JP2013092517A - Dynamic clock area bypass for scan chain - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide an integrated circuit including a scan test circuit and another circuit to be tested using the scan test circuit.SOLUTION: The scan test circuit includes a clock area bypass circuit configured to selectively bypass at least one scan chain having a plurality of sub-chains related to individual clock areas, and one or a plurality of sub-chains. The scan chain is configured to form a series shift register including some of all the sub-chains in operation in a scan shift mode, and one of the remaining sub-chains is bypassed by the clock area bypass circuit not to be a part of the series shift register in the scan shift mode. The clock area bypass circuit serves to shorten a test time of a scan test period and to reduce the power consumption by selectively bypassing a part of the scan chain related to a specific clock area.

Description

スキャン、テスト回路およびスキャン・テスト回路を使用して試験を受けるさらなる回路を備える集積回路に関する。   The present invention relates to an integrated circuit comprising a scan, a test circuit and a further circuit to be tested using the scan test circuit.

集積回路は、様々な内部故障状態の試験を容易にするスキャン・テスト回路を組み込むように設計されることが多い。そのようなスキャン・テスト回路は、典型的にはスキャン・チェーンを備えており、スキャン・チェーンは、入力のテスト・パターンを集積回路の組合せ論理に適用し、対応する結果を読み出すための、直列シフト・レジスタを形成するために使用されるフリップ・フロップのチェーンである。スキャン・チェーンのフリップ・フロップのうちの所与の１つを、「スキャン・セル」と本明細書でより一般的に呼ばれるものの例として見ることができる。   Integrated circuits are often designed to incorporate scan test circuitry that facilitates testing of various internal fault conditions. Such scan test circuits typically comprise a scan chain that applies a test pattern of input to the integrated circuit combinatorial logic and reads the corresponding result in series. A chain of flip-flops used to form a shift register. A given one of the scan chain flip-flops can be seen as an example of what is more commonly referred to herein as a "scan cell".

一例示的な構成において、スキャン・テスト回路を備える集積回路は、スキャン・シフト・モードの動作および機能モードの動作を持つ場合がある。フラグを使用して、集積回路がスキャン・シフト・モードであるか、それとも機能モードであるかを示すことができる。スキャン・シフト・モードでは、スキャン・チェーンのフリップ・フロップが、直列シフト・レジスタとして構成される。次いで、スキャン・チェーンのフリップ・フロップにより形成された直列シフト・レジスタの中へ、テスト・パターンがシフト入力される。一度所望のテスト・パターンがシフト入力されると、スキャン・シフト・モードがディセーブルされ、集積回路はその機能モードの状態になる。次いで、この機能モードの動作期間に生じる内部組合せ論理結果が、スキャン・フリップ・フロップのチェーンによって取り込まれる。次いで、新しいテスト・パターンがスキャン入力されるので、スキャン・フリップ・フロップにより形成された直列シフト・レジスタから取り込まれた組合せ論理結果をシフト出力することを可能にするために、集積回路はもう一度そのスキャン・シフト・モードの動作状態になる。このプロセスは、全ての所望のテスト・パターンが集積回路に適用されるまで繰り返される。   In one exemplary configuration, an integrated circuit comprising a scan test circuit may have a scan shift mode operation and a functional mode operation. A flag can be used to indicate whether the integrated circuit is in scan shift mode or functional mode. In scan shift mode, the scan chain flip-flops are configured as serial shift registers. The test pattern is then shifted into the serial shift register formed by the scan chain flip-flops. Once the desired test pattern is shifted in, the scan shift mode is disabled and the integrated circuit is in its functional mode. The internal combinatorial logic results that occur during this functional mode of operation are then captured by the chain of scan flip flops. A new test pattern is then scanned in so that the integrated circuit once again has the ability to shift out the combinational logic result taken from the serial shift register formed by the scan flip-flop. The scan shift mode is activated. This process is repeated until all desired test patterns have been applied to the integrated circuit.

集積回路がますます複雑になるにつれて、所与の集積回路を試験するときに適用される必要があるテスト・パターンの数を減らし、したがって要する試験時間も減らす、スキャン圧縮技法が開発されてきた。しかし、高レベルのスキャン圧縮を使用することは、診断の分解能、すなわち、組合せ論理内で、特定の故障を正確な故障または故障の組に帰する能力に悪影響を及ぼす。結果として、スキャン圧縮を使用するときは、圧縮レベルと診断の分解能の間にトレードオフが存在する。圧縮したスキャン・テストに関するさらなる詳細は、本発明の譲受人に譲渡された、参照により本明細書に組み込まれる、「Ｔｅｓｔｉｎｇ ａ Ｃｉｒｃｕｉｔ ｗｉｔｈ Ｃｏｍｐｒｅｓｓｅｄ Ｓｃａｎ Ｓｕｂｓｅｔｓ」と題する、米国特許第７，８３１，８７６号に開示されている。   As integrated circuits have become increasingly complex, scan compression techniques have been developed that reduce the number of test patterns that need to be applied when testing a given integrated circuit, and thus reduce the test time required. However, using a high level of scan compression adversely affects diagnostic resolution, ie, the ability to attribute a particular fault to an exact fault or set of faults within the combinatorial logic. As a result, there is a trade-off between compression level and diagnostic resolution when using scan compression. Further details regarding the compressed scan test can be found in US Pat. No. 7,831,876, entitled “Testing a Circuit with Compressed Scan Subsets” assigned to the assignee of the present invention and incorporated herein by reference. Is disclosed.

米国特許第７，８３１，８７６号US Pat. No. 7,831,876

それにもかかわらず、圧縮したスキャン・テストおよび圧縮しないスキャン・テストの両方で、試験時間のさらなる減少ならびにスキャン・テスト期間の集積回路の電力消費など、他のスキャン・テスト性能パラメータの改善の必要が残っている。   Nevertheless, both compressed and uncompressed scan tests need to improve other scan test performance parameters, such as further reduction in test time and power consumption of integrated circuits during the scan test period. Remaining.

本発明の例示的な実施形態は、所与のテスト・パターンでアクティブでないクロック領域に関連するスキャン・チェーンの部分を選択的にバイパスすることにより、スキャン・テストで実質的な改善を可能にする。特定のクロック領域に関連するスキャン・チェーンの部分を選択的にバイパスすることにより、スキャン・テスト期間の試験時間と電力消費の両方を減らすことができる。   Exemplary embodiments of the present invention allow substantial improvements in scan testing by selectively bypassing portions of the scan chain associated with inactive clock regions in a given test pattern . By selectively bypassing the portion of the scan chain associated with a particular clock domain, both test time and power consumption during the scan test period can be reduced.

本発明の一実施形態において、集積回路は、スキャン・テスト回路およびスキャン・テスト回路を使用して試験を受けるさらなる回路を備える。スキャン・テスト回路は、それぞれ別個のクロック領域に関連した複数のサブチェーンを有する少なくとも１つのスキャン・チェーン、およびサブチェーンのうちの１つまたは複数を選択的にバイパスするように構成されたクロック領域バイパス回路を備える。スキャン・チェーンは、スキャン・シフト・モードの動作において、サブチェーンを全部よりは少なく含む直列シフト・レジスタを形成するように構成可能であり、サブチェーンのうちの少なくとも残りの１つが、スキャン・シフト・モードにおいて直列シフト・レジスタの部分でないように、クロック領域バイパス回路によりバイパスされる。より具体的には、クロック領域バイパス回路は、特定のテスト・パターンの取込み段階でアクティブでないと決定される１つまたは複数のサブチェーンをバイパスするように構成することができ、それによって、クロック領域バイパス回路は、異なるテスト・パターンについて異なるサブチェーンをバイパスする。   In one embodiment of the present invention, the integrated circuit comprises a scan test circuit and additional circuitry that is tested using the scan test circuit. The scan test circuit includes at least one scan chain having a plurality of sub-chains each associated with a separate clock region, and a clock region configured to selectively bypass one or more of the sub-chains A bypass circuit is provided. The scan chain can be configured to form a serial shift register that includes fewer than all of the subchains in scan shift mode operation, with at least one of the subchains having a scan shift Bypassed by the clock domain bypass circuit so that it is not part of the serial shift register in mode. More specifically, the clock domain bypass circuit can be configured to bypass one or more sub-chains that are determined to be inactive during the acquisition phase of a particular test pattern, whereby the clock domain The bypass circuit bypasses different subchains for different test patterns.

１つまたは複数の例示的な実施形態において、クロック領域バイパス回路は複数のクロック領域バイパス・マルチプレクサおよび複数のクロック領域バイパス・レジスタを備え、クロック領域バイパス・レジスタが、クロック領域バイパス・マルチプレクサのそれぞれの選択ラインに適用するそれぞれの制御値を記憶する。サブチェーンのそれぞれを、クロック領域バイパス・マルチプレクサのうちの１つおよびクロック領域バイパス・レジスタのうちの１つと関連付けることができる。   In one or more exemplary embodiments, the clock region bypass circuit comprises a plurality of clock region bypass multiplexers and a plurality of clock region bypass registers, wherein the clock region bypass registers are in each of the clock region bypass multiplexers. Each control value applied to the selected line is stored. Each of the subchains can be associated with one of the clock region bypass multiplexers and one of the clock region bypass registers.

クロック領域バイパス・マルチプレクサのうちの所与の１つは、少なくとも、サブチェーンのうちの対応する１つの入力に結合される第１の入力、およびサブチェーンのうちの対応する１つの出力に結合される第２の入力を有し、所与のクロック領域バイパス・マルチプレクサが、その関連するクロック領域バイパス・レジスタ内に記憶される制御値に応答して、その対応するサブチェーンを選択的にバイパスするように構成される。   A given one of the clock domain bypass multiplexers is coupled to at least a first input coupled to a corresponding one input of the sub-chain and a corresponding one output of the sub-chain. A given clock domain bypass multiplexer selectively bypasses its corresponding sub-chain in response to a control value stored in its associated clock domain bypass register. Configured as follows.

１つまたは複数の例示的な実施形態におけるスキャン・テスト回路は、復元器、圧縮器、および復元器のそれぞれの出力と圧縮器のそれぞれの入力との間で、互いに並列に配置された上記のスキャン・チェーンを含む複数のスキャン・チェーンをさらに備えることができる。スキャン・テスト信号が、復元器のそれぞれの入力に適用される。スキャン・テスト信号に基づく復元器からのスキャン・テスト入力データは、スキャン・テストで使用するためにスキャン・チェーンにシフト入力され、スキャン・テストの結果を示すスキャン・テスト出力データは、その後スキャン・チェーンから圧縮器にシフト出力される。   The scan test circuit in one or more exemplary embodiments includes the decompressor, the compressor, and the decompressor described above disposed in parallel with each other between the respective output of the decompressor and the respective input of the compressor. A plurality of scan chains including the scan chain may be further provided. A scan test signal is applied to each input of the restorer. The scan test input data from the restorer based on the scan test signal is shifted into the scan chain for use in the scan test, and the scan test output data indicating the scan test result is Shift output from the chain to the compressor.

上に記載した種類のクロック領域バイパス回路を備えるスキャン・テスト回路は、所与のテスト・パターンについてアクティブでないそれらのサブチェーンをバイパスするように、１つまたは複数の例示的な実施形態で構成することができ、それによりデータを対応するスキャン・チェーンにシフト入力し、かつ対応するスキャン・チェーンからシフト出力するために必要なクロック・サイクルの数を減少させ、このことによってスキャン・テスト期間の試験時間ならびに電力消費が減少する結果となる。これらの改善は、集積回路の面積要件または機能タイミング要件に、なんら重要な悪影響を及ぼすことなく提供される。テスト・パターンは、これ以外は従来型であるテスト生成ツールで、クロック領域バイパス回路の動作を考慮に入れたやり方で生成し、それに応じて予期されるスキャン・テストの応答を決定することができる。   A scan test circuit comprising a clock domain bypass circuit of the type described above is configured in one or more exemplary embodiments to bypass those subchains that are not active for a given test pattern. Can reduce the number of clock cycles required to shift data into and out of the corresponding scan chain, thereby testing the scan test period The result is a reduction in time and power consumption. These improvements are provided without any significant adverse impact on the integrated circuit area or functional timing requirements. Test patterns can be generated by other traditional test generation tools in a way that takes into account the operation of the clock domain bypass circuit, and the expected scan test response can be determined accordingly. .

例示的な実施形態における、テスタおよび被試験集積回路を含む集積回路試験システムを示すブロック図である。1 is a block diagram illustrating an integrated circuit test system including a tester and an integrated circuit under test in an exemplary embodiment. FIG. スキャン・テスト回路のスキャン・チェーンを図１の集積回路内の組合せ論理間に配置することができるやり方の一例を例示する図である。FIG. 2 illustrates an example of how a scan chain of scan test circuitry may be placed between combinational logic in the integrated circuit of FIG. 図２のスキャン・テスト回路の複数クロック領域スキャン・チェーンを示しており、スキャン・テスト回路の関連するクロック領域バイパス回路は取り除かれている図である。FIG. 3 illustrates a multiple clock domain scan chain of the scan test circuit of FIG. 2 with the associated clock domain bypass circuit of the scan test circuit removed. 関連するクロック領域バイパス回路を示している、図３の複数クロック領域スキャン・チェーンを表す別の図である。FIG. 4 is another diagram representing the multiple clock domain scan chain of FIG. 3 showing an associated clock domain bypass circuit. 図４のクロック領域バイパス回路のクロック領域バイパス・レジスタの１つの可能な実装を示す図である。FIG. 5 illustrates one possible implementation of the clock domain bypass register of the clock domain bypass circuit of FIG. 図４および図５のクロック領域バイパス回路の動作を例示するタイミング図である。FIG. 6 is a timing diagram illustrating the operation of the clock domain bypass circuit of FIGS. 4 and 5. 図１の試験システムの、１つの可能な実装を示す図である。FIG. 2 illustrates one possible implementation of the test system of FIG. 図４および図５に例示された種類のクロック領域バイパス回路を備える集積回路設計を生成するための処理システムのブロック図である。FIG. 6 is a block diagram of a processing system for generating an integrated circuit design comprising a clock domain bypass circuit of the type illustrated in FIGS. 4 and 5.

本発明の実施形態が、例示的な試験システム、およびその集積回路のさらなる回路のスキャン・テストをサポートするためのスキャン・テスト回路を備える対応する集積回路とともに、本明細書において例示される。しかし、本発明の実施形態は、スキャン・チェーンの一部を選択的にバイパスすることによって、スキャン・テスト期間の試験時間の減少および／または電力消費の低減を可能にすることが望ましい、任意の試験システムまたは関連する集積回路に、より一般的に適用可能であることが理解されよう。   Embodiments of the present invention are illustrated herein along with an exemplary test system and corresponding integrated circuit comprising a scan test circuit to support further circuit scan testing of the integrated circuit. However, embodiments of the present invention desirably allow for reduced test time and / or reduced power consumption during the scan test period by selectively bypassing portions of the scan chain. It will be appreciated that it is more generally applicable to test systems or related integrated circuits.

図１は、試験システム１００がテスタ１０２および被試験集積回路１０４を含む、本発明の実施形態を示す。集積回路１０４はスキャン・テスト回路１０６を備え、スキャン・テスト回路１０６は、スキャン・テスト回路１０６を使用する試験を受ける、さらなる内部回路１０８と結合される。テスタ１０２は、集積回路のスキャン・テストに関連するスキャン・データ１１０を記憶する。そのようなスキャン・データは、テスト・パターン生成器１１２によって提供されるテスト・パターンに対応することができる。他の実施形態において、テスト・パターン生成器１１２など、テスタ１０２の少なくとも一部を、集積回路１０４の中に組み込むことができる。別法として、テスタ１０２の全体を、集積回路１０４の中に組み込むことができる。   FIG. 1 illustrates an embodiment of the invention in which a test system 100 includes a tester 102 and an integrated circuit 104 under test. The integrated circuit 104 includes a scan test circuit 106 that is coupled to additional internal circuitry 108 that undergoes testing using the scan test circuit 106. Tester 102 stores scan data 110 associated with integrated circuit scan testing. Such scan data can correspond to a test pattern provided by the test pattern generator 112. In other embodiments, at least a portion of tester 102, such as test pattern generator 112, can be incorporated into integrated circuit 104. Alternatively, the entire tester 102 can be incorporated into the integrated circuit 104.

図１に示される試験システム１００の具体的な構成は単なる例示であり、他の実施形態における試験システム１００は、それらの具体的に示された構成に加えて、またはそれらの具体的に示された構成の代わりに、そのようなシステムの従来の実装で通例見られる種類の１つまたは複数の要素を含む、他の要素を含むことができる。例えば、テスタ１０２の様々な要素またはシステム１００の他の部分は、限定でなく単に例として、マイクロプロセッサ、中央処理装置（ＣＰＵ）、デジタル・シグナル・プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、または他の種類のデータ処理デバイス、ならびにこれらおよび他のデバイスの部分または組合せを使用して実装することができる。   The specific configuration of the test system 100 shown in FIG. 1 is merely exemplary, and the test system 100 in other embodiments is shown in addition to or specifically shown in their specific configuration. Instead of other configurations, other elements can be included, including one or more elements of the type commonly found in conventional implementations of such systems. For example, the various elements of tester 102 or other portions of system 100 may include, by way of example and not limitation, a microprocessor, central processing unit (CPU), digital signal processor (DSP), application specific integrated circuit (ASIC). ), Field programmable gate array (FPGA), or other types of data processing devices, and parts or combinations of these and other devices.

本発明の実施形態は、圧縮したスキャン・テストまたは圧縮しないスキャン・テストを使用するように構成することができ、本発明は、この点について制限されない。しかし、図２に示される例示的な実施形態は、主として圧縮したスキャン・テストとの関連で記載することとする。   Embodiments of the invention can be configured to use a compressed scan test or an uncompressed scan test, and the invention is not limited in this respect. However, the exemplary embodiment shown in FIG. 2 will be described primarily in the context of a compressed scan test.

ここで図２を参照すると、集積回路１０４の、１つの可能性のある構成の部分が、詳細に示される。この圧縮したスキャン・テスト構成では、スキャン・テスト回路１０６は、復元器２００、圧縮器２０２、複数のスキャン・チェーン２０４−ｋ（ただし、ｋ＝１、２、…、Ｋ）を備える。スキャン・チェーン２０４のそれぞれは、複数のスキャン・セル２０６を備え、集積回路１０４のスキャン・シフト・モードの動作では直列シフト・レジスタとして動作し、集積回路１０４の機能モードの動作では被試験回路２０７から機能データを取り込むように構成可能である。スキャン・チェーン２０４の少なくとも１つが複数クロック領域スキャン・チェーン、すなわち、それぞれ別個のクロック領域に関連するサブチェーンを備えるスキャン・チェーンであることが仮定される。   Referring now to FIG. 2, one possible configuration portion of the integrated circuit 104 is shown in detail. In this compressed scan test configuration, the scan test circuit 106 includes a decompressor 200, a compressor 202, and a plurality of scan chains 204-k (where k = 1, 2,..., K). Each of the scan chains 204 includes a plurality of scan cells 206 that operate as a serial shift register in scan shift mode operation of the integrated circuit 104 and a circuit under test 207 in function mode operation of the integrated circuit 104. It can be configured to capture functional data from It is assumed that at least one of the scan chains 204 is a multiple clock domain scan chain, i.e. a scan chain with sub-chains each associated with a separate clock domain.

スキャン・チェーン２０４は、全体として、復元器２００のそれぞれの出力と圧縮機２０２のそれぞれの入力の間で、互いに並列に配置され、それによって、スキャン・シフト・モードの動作では、復元器２００からのスキャン・テスト入力データがスキャン・チェーン２０４にシフト入力され、スキャン・テスト出力データがスキャン・チェーン２０４から圧縮器２０２にシフト出力される。   The scan chain 204 is generally placed in parallel with each other between the respective output of the decompressor 200 and the respective input of the compressor 202, so that in scan shift mode operation, from the decompressor 200 The scan test input data is shifted into the scan chain 204, and the scan test output data is shifted out from the scan chain 204 to the compressor 202.

第１のスキャン・チェーン２０４−１は、長さｎ１であり、したがって、２０６−１から２０６−ｎ１と示されるｎ１個のスキャン・セルを備える。より一般的には、スキャン・チェーン２０４−ｋは長さがｎｋであり、したがって、全部でｎｋ個のスキャン・セルを備える。 The first scan chain 204-1 is of length n 1 and thus comprises n 1 scan cells denoted 206-1 to 206-n 1 . More generally, the scan chains 204-k is the n k long, therefore, it comprises a total of n k-number of scan cells.

本発明の実施形態において、スキャン・チェーン２０４の長さは、スキャン・テスト・パターンの所望の組を全てのスキャン・チェーンの中にシフト入力するために、同じ長さの時間が必要であるように、バランスをとる。したがって、限定ではないが、スキャン・チェーン２０４の全ては、ｎ１＝ｎ２＝…＝ｎｋ＝ｎであるような長さｎであると仮定することができる。 In an embodiment of the present invention, the length of scan chain 204 is such that the same amount of time is required to shift the desired set of scan test patterns into all the scan chains. To balance. Thus, without limitation, it can be assumed that all of the scan chains 204 are of length n such that n 1 = n 2 =... = N k = n.

本実施形態の被試験回路２０７は、複数の組合せ論理ブロックを備え、その例示的なブロック２０８、２１０および２１２が示される。組合せ論理ブロックは、１次入力２１４と１次出力２１６の間に例示的に配置され、スキャン・チェーン２０４によってお互いから分離される。   The circuit under test 207 of this embodiment includes a plurality of combinational logic blocks, and exemplary blocks 208, 210, and 212 are shown. Combinatorial logic blocks are illustratively placed between primary input 214 and primary output 216 and are separated from one another by scan chain 204.

２０８、２１０および２１２などの組合せ論理ブロックは、本発明の実施形態でスキャン・テスト回路を使用して試験を受ける「さらなる回路」として本明細書でより一般的に呼ばれるものの例として見ることができる。例として、集積回路１０４のそのような内部回路ブロックは、ハード・ディスク・ドライブ（ＨＤＤ）の１つまたは複数の磁気記憶ディスクからデータを読み出しかつ書き込むために設計される、ハード・ディスク・ドライブ（ＨＤＤ）コントローラ用途で、システム−オン−チップ（ＳＯＣ）集積回路のそれぞれの読出しチャネルおよびさらなるコアなど、様々な集積回路コアの部分を代表することができる。他の実施形態において、スキャン・チェーンによる試験を受ける回路ブロックは、任意の組合せで、他の種類の機能論理回路を備えることができ、用語「さらなる回路」は、論理回路の任意のそのような構成を対象とするように、広く解釈されることを意図している。   Combinatorial logic blocks such as 208, 210, and 212 may be viewed as examples of what is more commonly referred to herein as “further circuits” that are tested using scan test circuitry in embodiments of the present invention. . By way of example, such internal circuit blocks of integrated circuit 104 are hard disk drives (designed to read and write data from one or more magnetic storage disks of a hard disk drive (HDD). For HDD) controller applications, various integrated circuit core portions can be represented, such as the respective read channels and additional cores of system-on-chip (SOC) integrated circuits. In other embodiments, the circuit blocks that are tested by the scan chain may comprise other types of functional logic circuits in any combination, and the term “further circuit” may be any such logic circuit It is intended to be broadly interpreted to cover composition.

スキャン・テスト回路１０６の復元器２００は、テスタ１０２から圧縮したスキャン・データを受信し、そのスキャン・データを復元して、スキャン・シフト・モードの動作でそのようなチェーンがそれぞれ直列シフト・レジスタとして構成されるとき、スキャン・チェーン２０４にシフト入力されるスキャン・テスト入力データを生成する。スキャン・テスト回路１０６の圧縮器２０２は、やはりそのようなチェーンがスキャン・シフト・モードの動作でそれぞれ直列シフト・レジスタとして構成されるとき、スキャン・チェーン２０４からシフト出力されたスキャン・テスト出力データを受信し、そのスキャン・テスト出力データを、テスタ１０２に送り戻すために圧縮する。   The decompressor 200 of the scan test circuit 106 receives the compressed scan data from the tester 102, decompresses the scan data, and each such chain is connected to the serial shift register in scan shift mode operation. Scan test input data that is shifted into the scan chain 204 is generated. The compressor 202 of the scan test circuit 106 also scan data output shifted from the scan chain 204 when such a chain is configured as a serial shift register in scan shift mode operation, respectively. , And compresses the scan test output data for transmission back to the tester 102.

圧縮したスキャン入力データは、テスタ１０２によって復元器２００のＮ個のスキャン・入力に適用され、圧縮したスキャン出力データは、圧縮器２０２からＮ個のスキャン出力を介してテスタ１０２に戻して提供される。前に言及した通り、Ｋ個のスキャン・チェーン２０４は、示したように、復元器２００のそれぞれの出力と圧縮機２０２のそれぞれの入力の間に並列に配置される。個別のスキャン・チェーン２０４のそれぞれは、集積回路１０４のスキャン・シフト・モードの動作で、直列シフト・レジスタとして動作し、さらに集積回路１０４の機能モードの動作で、組合せ論理要素から機能データを取り込むようにも構成可能である。   The compressed scan input data is applied to the N scans / inputs of the decompressor 200 by the tester 102, and the compressed scan output data is provided from the compressor 202 back to the tester 102 via the N scan outputs. The As previously mentioned, the K scan chains 204 are placed in parallel between each output of the decompressor 200 and each input of the compressor 202 as shown. Each of the individual scan chains 204 operates as a serial shift register in the scan shift mode operation of the integrated circuit 104 and further captures functional data from the combinational logic element in the functional mode operation of the integrated circuit 104. It can also be configured.

スキャン・チェーン２０４の数Ｋは、一般に、圧縮機２０２のスキャン・テスト出力の数Ｎよりもはるかに大きい。ＫとＮの比は、スキャン・テスト回路１０６で提供される、スキャン・テスト・パターン圧縮の程度の尺度を与える。しかし、圧縮機出力の数が、復元器入力の数と同じである必要はないことに留意されたい。例えば、Ｎ個の復元器入力およびＬ個の圧縮器出力があり、Ｎ≠ＬであるがＮとＬの両方がＫよりもはるかに小さい場合がある。   The number K of scan chains 204 is generally much larger than the number N of scan test outputs of the compressor 202. The ratio of K and N provides a measure of the degree of scan test pattern compression provided by the scan test circuit 106. However, it should be noted that the number of compressor outputs need not be the same as the number of decompressor inputs. For example, there may be N decompressor inputs and L compressor outputs, where N ≠ L, but both N and L may be much smaller than K.

復元器２００のスキャン入力は、本明細書においてより一般的に集積回路１０４の「スキャン・チャネル」と呼ばれるものの、それぞれ１つに対応すると見られて良い。   Although the scan inputs of restorer 200 are more generally referred to herein as “scan channels” of integrated circuit 104, they may be viewed as corresponding to one each.

復元器２００および圧縮機２０２などスキャン圧縮要素の動作に関するさらなる詳細は、上で引用した米国特許第７，８３１，８７６号において見ることができる。さらに、復元器２００および圧縮機２０２などスキャン圧縮要素が、本発明の他の実施形態では存在しない場合がある。復元器２００および圧縮機２０２が省かれた、スキャン圧縮なしの本発明の実施形態において、スキャン・チャネルは、単純に、スキャン・チェーン２０４のそれぞれの１つに対応して良い。   Further details regarding the operation of scan compression elements such as decompressor 200 and compressor 202 can be found in US Pat. No. 7,831,876, cited above. Further, scan compression elements such as decompressor 200 and compressor 202 may not be present in other embodiments of the present invention. In embodiments of the present invention without scan compression, where the decompressor 200 and compressor 202 are omitted, the scan channel may simply correspond to each one of the scan chains 204.

本実施形態でスキャン・チェーン２０４に適用される所与のテスト・パターンは、スキャン・ベクトルとして見ることができ、スキャン・ベクトルは、スキャン・テスト入力データがスキャン・チェーン２０４の全てにシフト入力されるシフトイン（ｓｈｉｆｔ−ｉｎ）段階、その後の機能データが取り込まれる取込み段階、その後のスキャン・テスト出力データがスキャン・チェーン２０４の全てからシフト出力されるシフトアウト（ｓｈｉｆｔ−ｏｕｔ）段階を含む。異なるテスト・パターンのためにスキャン・ベクトルは、互いに重なり合って良く、その場合、入力データが所与のテスト・パターンのためにシフト入力されるとき、前のパターンのために取り込まれたデータがシフト出力されて良い。シフトイン段階およびシフトアウト段階は、本明細書において、個別にまたは総称して、スキャン・ベクトルまたは関連するテスト・パターンの、１つまたは複数のスキャン・シフト段階と呼ばれる場合がある。   A given test pattern applied to the scan chain 204 in this embodiment can be viewed as a scan vector, which is scanned into the scan chain 204 with the scan test input data shifted in all. A shift-in stage, a subsequent capture stage in which functional data is captured, and a shift-out stage in which subsequent scan test output data is shifted out of all of the scan chain 204. For different test patterns, the scan vectors may overlap each other, in which case when the input data is shifted in for a given test pattern, the data captured for the previous pattern is shifted It can be output. The shift-in and shift-out stages may be referred to herein individually or collectively as one or more scan shift stages of a scan vector or associated test pattern.

前に示したように、集積回路スキャン・テストにおいて重要な問題には、試験時間および電力消費が挙げられる。本実施形態のスキャン・テスト回路１０６は、１つまたは複数のスキャン・チェーン２０４の特定のサブチェーンを動的にバイパスすることにより、これらの問題に対処する。この機能性は、以下で、図３、図４および図５と併せてより詳細に記載されるような、スキャン・テスト回路内に組み込まれるクロック領域バイパス回路によって実装される。   As indicated previously, important issues in integrated circuit scan testing include test time and power consumption. The scan test circuit 106 of the present embodiment addresses these issues by dynamically bypassing certain subchains of one or more scan chains 204. This functionality is implemented by a clock domain bypass circuit incorporated in the scan test circuit, as described in more detail below in conjunction with FIGS.

図３は、スキャン・テスト回路１０６の特定のスキャン・チェーン２０４−ｋをより詳細に示す。示されるスキャン・チェーンは、本明細書においてさらに一般的に、複数クロック領域スキャン・チェーンと呼ばれるもの、すなわち、集積回路１０４のそれぞれの個別のクロック領域に関連する複数のサブチェーンを含むスキャン・チェーンの例である。このスキャン・チェーン２０４−ｋは、それに関連するクロック領域バイパス回路を有するが、その回路はこの特定の図には示されていないと仮定される。   FIG. 3 shows the particular scan chain 204-k of the scan test circuit 106 in more detail. The scan chain shown is more generally referred to herein as a multiple clock region scan chain, ie, a scan chain that includes a plurality of subchains associated with each individual clock region of the integrated circuit 104. It is an example. This scan chain 204-k has a clock domain bypass circuit associated with it, which is assumed not to be shown in this particular figure.

本発明のこの実施形態におけるサブチェーン３００のそれぞれは、２つ以上のスキャン・セル２０６を含む。より具体的には、スキャン・チェーン２０４−ｋは、それぞれクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３およびＣＬＫ４に関連する４つのサブチェーン３００−１、３００−２、３００−３および３００−４にグループ分けされる、スキャン・セル２０６−１から２０６−ｎｋを備える。この実施形態において、クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３およびＣＬＫ４のそれぞれは、集積回路１０４の異なるクロック領域に関連すると仮定される。しかし、本明細書で使用される用語「クロック領域」は、広く解釈されることを意図しており、したがってクロック信号の中でいずれかの特定の関係を必要とするものであるとか、いずれかの特定の関係を排除するものであるとかと見られるべきでないことを理解されたい。 Each of the subchains 300 in this embodiment of the present invention includes two or more scan cells 206. More specifically, scan chain 204-k is grouped into four sub-chains 300-1, 300-2, 300-3, and 300-4 that are associated with clock signals CLK1, CLK2, CLK3, and CLK4, respectively. Scan cells 206-1 to 206- nk . In this embodiment, each of the clock signals CLK1, CLK2, CLK3, and CLK4 is assumed to be associated with a different clock domain of the integrated circuit 104. However, as used herein, the term “clock domain” is intended to be broadly interpreted and therefore may require any specific relationship in the clock signal, either It should be understood that it should not be seen as excluding certain relationships.

本実施形態におけるスキャン・セル２０６のそれぞれは、データ入力（Ｄ）、データ出力（Ｑ）、スキャン入力（ＳＩ）、スキャン出力（ＳＯ）およびクロック入力（ＣＬＫ）を有し、明示的には示されない追加のまたは代替の入力および出力を含むことができる。サブチェーン３００のそれぞれの２つ以上のスキャン・セル２０６は、そのサブチェーンに関連する、対応するクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３またはＣＬＫ４によってクロック制御される。   Each of the scan cells 206 in this embodiment has a data input (D), a data output (Q), a scan input (SI), a scan output (SO), and a clock input (CLK), which are explicitly shown. Additional or alternative inputs and outputs not included can be included. Each two or more scan cells 206 of a subchain 300 are clocked by a corresponding clock signal CLK1, CLK2, CLK3 or CLK4 associated with that subchain.

サブチェーン３００−１は、より具体的にはＦＦ１−Ｃ１からＦＦａ−Ｃ１として示されるスキャン・セル２０６を含み、ここで、ａはそのサブチェーン内のスキャン・セルの総数を指定する変数である。同様に、サブチェーン３００−２は、より具体的にはＦＦ１−Ｃ２からＦＦｂ−Ｃ２として示されるスキャン・セル２０６を含み、サブチェーン３００−３は、より具体的にはＦＦ１−Ｃ３からＦＦｃ−Ｃ３として示されるスキャン・セル２０６を含み、サブチェーン３００−４は、より具体的にはＦＦ１−Ｃ４からＦＦｄ−Ｃ４として示されるスキャン・セル２０６を含み、ここで、ｂ、ｃおよびｄはそれぞれのサブチェーン内のスキャン・セルの総数を指定する変数である。本実施形態において、ａ、ｂ、ｃおよびｄのそれぞれは、２以上であると仮定される。サブチェーン３００は、それぞれが異なる数のスキャン・セル２０６を有して良く、または２つ以上のサブチェーンが同じ数のスキャン・セルを有して良い。   Subchain 300-1 includes scan cells 206, more specifically shown as FF1-C1 to FFa-C1, where a is a variable that specifies the total number of scan cells in the subchain. . Similarly, subchain 300-2 includes scan cells 206, more specifically shown as FF1-C2 to FFb-C2, and subchain 300-3 more specifically, FF1-C3 to FFc- Sub-chain 300-4 includes scan cells 206 shown as FF1-C4 to FFd-C4, where b, c, and d are each This variable specifies the total number of scan cells in the subchain. In this embodiment, each of a, b, c and d is assumed to be 2 or more. Sub-chain 300 may each have a different number of scan cells 206, or two or more sub-chains may have the same number of scan cells.

本実施形態におけるサブチェーン３００−１、３００−２、３００−３および３００−４は、それぞれのロックアップ・ラッチ３０２−１、３０２−２、３０２−３および３０２−４によってお互いから分離される。これらのロックアップ・ラッチのそれぞれは、対応するクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３またはＣＬＫ４によってクロック制御される、イネーブル入力（ＥＮ）を有するＤ型フリップ・フロップとして実装される。サブチェーン３００−１、３００−２、３００−３および３００−４と関連するロックアップ・ラッチは、より具体的には、それぞれ、ＬＬ−Ｃ１、ＬＬ−Ｃ２、ＬＬ−Ｃ３およびＬＬ−Ｃ４として示される。   The sub-chains 300-1, 300-2, 300-3 and 300-4 in this embodiment are separated from each other by respective lock-up latches 302-1, 302-2, 302-3 and 302-4. . Each of these lockup latches is implemented as a D-type flip-flop having an enable input (EN) that is clocked by a corresponding clock signal CLK1, CLK2, CLK3 or CLK4. The lock-up latches associated with sub-chains 300-1, 300-2, 300-3 and 300-4 are more specifically as LL-C1, LL-C2, LL-C3 and LL-C4, respectively. Indicated.

スキャン・シフト・モードの動作において、スキャン・チェーン２０４−ｋは、全部よりは少ないサブチェーン３００を含む直列シフト・レジスタを形成するよう構成可能である。したがって、１つまたは複数のサブチェーン３００は、スキャン・シフト・モードでスキャン・チェーン２０４−ｋにより形成される直列シフト・レジスタの部分でないように、上記のクロック領域バイパス回路によって選択的にバイパスされ得る。より具体的には、クロック領域バイパス回路は、特定のテスト・パターンについてアクティブでないと決定された１つまたは複数のサブチェーン３００をバイパスするように構成され、それによって、クロック領域バイパス回路は、異なるテスト・パターンについて、サブチェーン３００のうちの異なるものをバイパスすることができる。   In scan shift mode operation, scan chain 204-k can be configured to form a serial shift register that includes fewer than all sub-chains 300. Accordingly, one or more subchains 300 are selectively bypassed by the clock domain bypass circuit described above so that they are not part of the serial shift register formed by scan chain 204-k in scan shift mode. obtain. More specifically, the clock domain bypass circuit is configured to bypass one or more subchains 300 determined to be inactive for a particular test pattern, whereby the clock domain bypass circuit is different. For the test pattern, different ones of the sub-chains 300 can be bypassed.

本実施形態のクロック領域バイパス機能性は、少なくとも部分的には、クロック領域の全てが、適用されるあらゆるテスト・パターンで使用されるわけではないという、認識に基づいている。例えば、図３の構成で、サブチェーンのそれぞれがたった２つのスキャン・セルを含み、それによりスキャン・チェーン全体が多くとも８つのスキャン・セルを含むと仮定する。したがって、スキャン・チェーン全体の内容をシフト入力または出力するためには、８クロック・サイクルを必要とする。１つの特定のクロック領域が、所与のテスト・パターンの関連する機能データ取込み段階で使用されない場合、そのアクティブでないクロック領域を、スキャン・データが対応するサブチェーンを通ってシフトされないようなやり方でバイパスすれば、２クロック・サイクルだけスキャン・シフト時間を減少することができ、その結果、所与のテスト・パターンについて２５％のスキャン・シフト時間の節約になる。   The clock domain bypass functionality of this embodiment is based at least in part on the recognition that not all of the clock domain is used in every applied test pattern. For example, assume that in the configuration of FIG. 3, each of the sub-chains contains only two scan cells, so that the entire scan chain contains at most eight scan cells. Thus, 8 clock cycles are required to shift in or out the entire scan chain contents. If one particular clock region is not used in the associated functional data acquisition phase of a given test pattern, that inactive clock region is moved in such a way that the scan data is not shifted through the corresponding subchain. Bypassing, the scan shift time can be reduced by two clock cycles, resulting in a 25% scan shift time saving for a given test pattern.

したがって、適用される各テスト・パターンについてアイドル状態すなわちアクティブでないクロック領域を識別し、対応するテスト・パターンが適用されるとき、それらのアクティブでないクロック領域をバイパスすることによって、スキャン・テスト時間を著しく減少することが達成可能である。バイパスされるサブチェーンのクロック領域がアクティブでないため、それらのスキャン・セルにより故障が検出されないので、それらのサブチェーン内のスキャン・セルの内容をシフト出力する必要はない。換言すれば、所与のテスト・パターンの取込み段階でパルスを受けない任意のクロック領域について、それらのスキャン・セルには故障が伝播されないので、対応するスキャン・セルから内容をシフト出力する必要がない。したがって、本実施形態において、所与のテスト・パターンについて、そのテスト・パターンの取込み段階で、対応するクロック領域がアクティブな特定のサブチェーンのみ、シフト出力する。   Therefore, the scan test time is significantly reduced by identifying idle or inactive clock regions for each applied test pattern and bypassing those inactive clock regions when the corresponding test pattern is applied. Decreasing is achievable. There is no need to shift out the contents of the scan cells in those sub-chains because no faults are detected by those scan cells since the clock domain of the bypassed sub-chains is not active. In other words, for any clock domain that is not pulsed during the acquisition phase of a given test pattern, no faults are propagated to those scan cells, so the content must be shifted out of the corresponding scan cell. Absent. Therefore, in the present embodiment, for a given test pattern, only a specific sub-chain in which the corresponding clock domain is active is shifted out at the stage of capturing the test pattern.

図４は、図３のスキャン・チェーン２０４−ｋならびにその関連するクロック領域バイパス回路４００を示す。クロック領域バイパス回路４００は、上記のように、１つまたは複数のサブチェーン３００を選択的にバイパスするように構成され、それによってスキャン・シフト・モードの動作でスキャン・チェーン２０４−ｋが、全部よりは少ないサブチェーン３００を含む直列シフト・レジスタを形成する。本実施形態におけるクロック領域バイパス回路４００は、複数のクロック領域バイパス・マルチプレクサ４０２および複数のクロック領域バイパス・レジスタ４０４を備える。   FIG. 4 shows the scan chain 204-k of FIG. 3 and its associated clock domain bypass circuit 400. The clock domain bypass circuit 400 is configured to selectively bypass one or more sub-chains 300 as described above, so that the scan chain 204-k is fully operated in scan shift mode operation. A serial shift register including fewer subchains 300 is formed. The clock domain bypass circuit 400 in this embodiment includes a plurality of clock domain bypass multiplexers 402 and a plurality of clock domain bypass registers 404.

本実施形態におけるクロック領域バイパス・マルチプレクサ４０２は、より具体的には、サブチェーン３００−１、３００−２、３００−３および３００−４のうちのそれぞれ１つと関連する、２対１マルチプレクサ４０５−１、４０５−２、４０５−３および４０５−４を備える。マルチプレクサ４０５は、図に示すように、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３およびＣＬＫ４クロック領域間の、スキャン・パス・スキャン・チェーン２０４−ｋの中に配置され、そのような各マルチプレクサ４０５は、対応するクロック領域のロックアップ・ラッチ３０２に直接続いている。   More specifically, the clock domain bypass multiplexer 402 in this embodiment is a two-to-one multiplexer 405-associated with each one of the sub-chains 300-1, 300-2, 300-3, and 300-4. 1, 405-2, 405-3 and 405-4. Multiplexers 405 are located in the scan path scan chain 204-k between the CLK1, CLK2, CLK3 and CLK4 clock domains, as shown, with each such multiplexer 405 having a corresponding clock domain. Directly following the lock-up latch 302 of FIG.

本実施形態におけるクロック領域バイパス・レジスタ４０４は、より具体的には、サブチェーン３００−１、３００−２、３００−３および３００−４のうちのそれぞれ１つと関連する、シフトアウト・バイパス・レジスタ４１０−１、４１０−２、４１０−３および４１０−４を備える。クロック領域バイパス・レジスタ４０４は、クロック領域バイパス・マルチプレクサ４０２のそれぞれの選択ラインに適用するそれぞれの制御値を記憶し、これらの記憶した値が、対応するクロック領域ＣＬＫ１、ＣＬＫ２、ＣＬＫ３およびＣＬＫ４が所与のテスト・パターンについてバイパスされるのか、それともバイパスされないのかを制御する。   More specifically, clock region bypass register 404 in this embodiment is a shift-out bypass register associated with each one of sub-chains 300-1, 300-2, 300-3, and 300-4. 410-1, 410-2, 410-3 and 410-4. The clock domain bypass register 404 stores the respective control values to be applied to the respective select lines of the clock domain bypass multiplexer 402, and these stored values are stored in the corresponding clock domains CLK1, CLK2, CLK3 and CLK4. Controls whether a given test pattern is bypassed or not bypassed.

クロック領域バイパス・マルチプレクサ４０５のうちの所与の１つは、対応する１つのサブチェーン３００の入力に結合される第１の入力、および対応する１つのサブチェーン３００の出力に結合される第２の入力を有する。所与のクロック領域バイパス・マルチプレクサは、その関連するクロック領域バイパス・レジスタ４１０内に記憶される制御値に応答して、その関連するサブチェーン３００を選択的にバイパスするように構成される。本実施形態において、レジスタ４１０に記憶される論理「１」値は、スキャン・シフト・モードにおいて対応するサブチェーンがバイパスされることを示し、レジスタ４１０に記憶される論理「０」値は、スキャン・シフト・モードにおいて対応するサブチェーンがバイパスされないことを示す。したがって、例えば、レジスタ４１０−２が論理「１」値を記憶し、他のレジスタが論理「０」値を記憶する場合、サブチェーン３００−２がバイパスされ、スキャン・チェーン２０４−ｋにより形成される直列シフト・レジスタはサブチェーン３００−１、３００−３および３００−４を含むことになる。   A given one of the clock domain bypass multiplexers 405 has a first input coupled to the input of the corresponding one sub-chain 300 and a second coupled to the output of the corresponding one sub-chain 300. Input. A given clock domain bypass multiplexer is configured to selectively bypass its associated subchain 300 in response to a control value stored in its associated clock domain bypass register 410. In this embodiment, a logical “1” value stored in register 410 indicates that the corresponding sub-chain is bypassed in scan shift mode, and a logical “0” value stored in register 410 is scan Indicates that the corresponding sub-chain is not bypassed in shift mode. Thus, for example, if register 410-2 stores a logic "1" value and other registers store a logic "0" value, sub-chain 300-2 is bypassed and formed by scan chain 204-k. The serial shift register will include sub-chains 300-1, 300-3 and 300-4.

図５に示されるように、クロック領域バイパス・レジスタ４１０−ｊのうちの所与の１つは、本実施形態ではｊ＝１、２、３または４であるが、セット可能なＤ型フリップ・フロップ５００およびロジック・ゲート５０２を備える。フリップ・フロップ５００は、Ｄと示され、例示的にＶＳＳまたはグランドの電位に結合されるデータ入力、Ｑと示され、クロック領域バイパス・マルチプレクサ４０５のうちの対応する１つの選択ラインに結合されるデータ出力、バイパス信号ラインに結合されるセット入力、およびＣＬＫと示され、関連するクロック領域のクロック信号ＣＬＫＸおよびスキャン・イネーブル（ＳＥ）信号の関数として駆動されるクロック入力を有する。 As shown in FIG. 5, a given one of the clock domain bypass registers 410-j is j = 1, 2, 3 or 4 in this embodiment, but is a settable D-type flip-flop. A flop 500 and a logic gate 502 are provided. Flip-flop 500 is labeled D and illustratively a data input coupled to the potential of VSS or ground, denoted Q, and coupled to a corresponding select line of clock domain bypass multiplexer 405. It has a data output, a set input coupled to the bypass signal line, and a clock input, denoted CLK, that is driven as a function of the clock signal CLK X and scan enable (SE) signal of the associated clock domain.

ＳＥ信号は、本発明のこの実施形態における例示で、論理「１」レベルであると仮定される第１の論理レベルに駆動され、集積回路１０４をスキャン・シフト・モードの動作状態にし、本発明のこの実施形態における例示で、論理「０」レベルであると仮定される第２の論理レベルに駆動され、集積回路１０４を機能モードの動作状態にするが、本発明の他の実施形態では、他の種類および組合せの動作モードおよびスキャン・イネーブル信号伝達が使用されて良い。例えば、集積回路１０４の異なる部分およびその関連するスキャン・テスト回路１０６は、別個のスキャン・イネーブル信号を使用して制御されて良い。   The SE signal is driven to a first logic level, assumed to be a logic “1” level, in this embodiment of the invention, bringing the integrated circuit 104 into scan shift mode operation, and the present invention. Illustratively in this embodiment, it is driven to a second logic level, which is assumed to be a logic “0” level, to place integrated circuit 104 in a functional mode of operation, but in other embodiments of the invention, Other types and combinations of operating modes and scan enable signaling may be used. For example, different portions of the integrated circuit 104 and its associated scan test circuit 106 may be controlled using separate scan enable signals.

論理ゲート５０２は、フリップ・フロップ５００のクロック信号入力に、関連するクロック領域およびＳＥ信号のクロック信号ＣＬＫＸの関数として適用するための信号を生成するよう、動作する。本実施形態における論理ゲートは、より具体的には、関連するクロック領域のクロック信号ＣＬＫＸを受信するよう適合された非反転入力、およびＳＥ信号を受信するように適合された反転入力を有するＡＮＤゲートを備え、それにより、フリップ・フロップ５００のクロック入力に適用されるＡＮＤゲート５０２により生成される信号は、ＳＥ信号を反転したものによりゲートされた関連するクロック領域のクロック信号ＣＬＫＸに対応する。 The logic gate 502 operates to generate a signal for application to the clock signal input of the flip-flop 500 as a function of the clock signal CLK X of the associated clock domain and SE signal. The logic gate in this embodiment more specifically has an non-inverting input adapted to receive the clock signal CLK X of the associated clock domain and an inverting input adapted to receive the SE signal. The signal generated by AND gate 502 applied to the clock input of flip-flop 500 corresponds to the clock signal CLK X in the associated clock domain gated by the inverted SE signal. .

したがって、ＳＥ信号が、スキャン・シフト・モードの動作に対応する、論理「１」レベルであるとき、ＳＥ信号を反転したものは、論理「０」であり、したがって、ＣＬＫＸがフリップ・フロップ５００のクロック入力に適用されることを、ＡＮＤゲート５０２が阻止する。したがって、スキャン・イネーブル信号が、テスト・パターンの取込み段階で生じる、論理「０」レベルであるとき、フリップ・フロップ５００は、図５の実施形態で、そのＤ入力に常に存在する論理「０」値を記憶するように、単にリセットされ得る。 Thus, when the SE signal is at a logic “1” level, corresponding to scan shift mode operation, the inverted version of the SE signal is a logic “0”, so CLK X is flip flop 500. AND gate 502 prevents it from being applied to the other clock inputs. Thus, when the scan enable signal is at a logic “0” level, which occurs during the test pattern capture phase, the flip-flop 500 is a logic “0” that is always present at its D input in the embodiment of FIG. It can simply be reset to store the value.

したがって、この構成によって、ＳＥ信号が論理「１」レベルであるとき、フリップ・フロップ５００に適用されるクロック信号をオフにする。バイパス信号ライン上の下向きの遷移によって、フリップ・フロップに記憶された値を論理「１」値に戻す設定をする。したがって、バイパス信号が、論理「１」レベルから論理「０」レベルに遷移するとき、フリップ・フロップのＱ出力は、論理「０」レベルから論理「１」レベルに遷移する。   Thus, this configuration turns off the clock signal applied to flip-flop 500 when the SE signal is at a logic “1” level. A downward transition on the bypass signal line sets the value stored in the flip-flop back to a logic “1” value. Thus, when the bypass signal transitions from a logic “1” level to a logic “0” level, the Q output of the flip-flop transitions from a logic “0” level to a logic “1” level.

スキャン・シフト段階が完了した直後、そしてそれは関連する取込み段階の開始時点であって良いが、バイパス信号は論理「１」レベルから論理「０」レベルに遷移し、次いで残りの取込み段階のために論理「１」レベルに戻る。取込み段階の期間、ＳＥ信号は論理「０」レベルであり、したがってＣＬＫＸ信号の取込みの期間に遷移が生じる場合、その遷移はゲート５０２を介してフリップ・フロップ５００のＣＬＫ入力に伝播し、Ｑ出力を論理「１」レベルから論理「０」レベルに遷移させる。 Immediately after the scan shift phase is complete and it may be the start of the associated acquisition phase, the bypass signal transitions from a logic “1” level to a logic “0” level and then for the remaining acquisition phase. Return to logic "1" level. During the acquisition phase, the SE signal is at a logic “0” level, so if a transition occurs during the acquisition of the CLK X signal, the transition propagates through the gate 502 to the CLK input of the flip-flop 500 and Q The output is transitioned from a logic “1” level to a logic “0” level.

図６は、図４および図５のクロック領域バイパス回路の動作を例示する。このタイミング図は、２つのテスト・パターンにわたる、バイパス信号、ＳＥ信号およびクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３およびＣＬＫ４の波形の例を示す。前に言及した通り、テスト・パターン１と示される第１のテスト・パターンのシフトアウト段階は、テスト・パターン２と示される第２のテスト・パターンのシフトイン段階と重なり合う。これらの段階は、図６のタイミング図の内容において、より一般的に、シフト段階と呼ばれる。   FIG. 6 illustrates the operation of the clock domain bypass circuit of FIGS. 4 and 5. This timing diagram shows examples of the waveforms of the bypass signal, the SE signal and the clock signals CLK1, CLK2, CLK3 and CLK4 over two test patterns. As previously mentioned, the shift-out phase of the first test pattern, designated as test pattern 1, overlaps the shift-in phase of the second test pattern, designated as test pattern 2. These stages are more commonly referred to as shift stages in the content of the timing diagram of FIG.

第１のテスト・パターンが適用される前に、バイパス信号が論理「１」レベルに設定され、ＳＥ信号が論理「０」レベルに設定され、バイパス・シフト・レジスタ・フリップ・フロップ５００のＱ出力を論理「０」レベルに設定するために、ＣＬＫＸ信号がそれぞれ１回パルスを受ける。試験がシフト段階に入ると、ＡＮＤゲート５０２を介してクロック信号を遮断するように、ＳＥ信号が論理「１」レベルに設定され、それによってフリップ・フロップ５００Ｑの出力が論理「０」レベルのままになる。シフト段階が完了すると、取込み段階が始まる。 Before the first test pattern is applied, the bypass signal is set to a logic "1" level, the SE signal is set to a logic "0" level, and the Q output of the bypass shift register flip-flop 500 Is set to a logic “0” level, each CLK X signal is pulsed once. When the test enters the shift phase, the SE signal is set to a logic “1” level to block the clock signal through AND gate 502, thereby leaving the output of flip-flop 500Q at a logic “0” level. become. When the shift phase is complete, the capture phase begins.

バイパス信号は、取込み段階の開始時点で論理「０」レベルへと１回パルスを受け、このことで、フリップ・フロップ５００のＱ出力が論理「１」レベルへと動くことになる。ＣＬＫＸが、その後、取込み段階の期間に、少なくとも１回の遷移をする場合、対応するフリップ・フロップ５００のＱ出力が論理「０」レベルに戻り、このことは、対応するクロック領域がバイパスされるべきでないことを意味する。取込み段階の期間に対応するクロック信号に遷移がない、アクティブでないクロック領域では、関連するバイパス・レジスタ内のフリップ・フロップ５００のＱ出力は、論理「１」レベルのままとなる。図６の例において、取込み段階の期間にＣＬＫ１クロック信号およびＣＬＫ４クロック信号にクロック・パルスがあり、このことは、ＣＬＫ１クロック領域およびＣＬＫ４クロック領域がこの取込み段階でアクティブであり、一方ＣＬＫ２クロック領域およびＣＬＫ３クロック領域はこの取込み段階でアクティブでないことを意味する。アクティブな特定のクロック領域は、一般に、対応する、適用されるテスト・パターンによって、取込み段階から取込み段階へと変化する。 The bypass signal is pulsed once to a logic “0” level at the beginning of the acquisition phase, which causes the Q output of flip-flop 500 to move to a logic “1” level. If CLK X subsequently makes at least one transition during the acquisition phase, the Q output of the corresponding flip-flop 500 returns to a logic “0” level, which bypasses the corresponding clock domain. Means not to be. In an inactive clock domain where there is no transition in the clock signal corresponding to the period of the acquisition phase, the Q output of flip flop 500 in the associated bypass register remains at a logic “1” level. In the example of FIG. 6, there are clock pulses on the CLK1 and CLK4 clock signals during the acquisition phase, which means that the CLK1 clock region and the CLK4 clock region are active during this acquisition phase, while the CLK2 clock region and The CLK3 clock domain means that it is not active at this acquisition stage. The specific active clock domain generally varies from acquisition phase to acquisition phase depending on the corresponding applied test pattern.

テスト・パターン１の取込み段階が完了した後、このプロセスは、テスト・パターン２から始まる、それぞれのさらなるテスト・パターンを繰り返す。   After the test pattern 1 acquisition phase is complete, the process repeats each additional test pattern, starting with test pattern 2.

したがって、サブチェーン３００−ｊのうちの１つのバイパスを指定する論理「１」値は、それぞれの適用されるテスト・パターンの取込み段階の期間に１回生じる、バイパス信号ラインのアサートに応答して、対応するクロック領域バイパス・レジスタ４１０−ｊに記憶される。これは、フリップ・フロップ５００の設定とも呼ばれ、バイパス信号は、本実施形態ではアクティブ・ローである。さらに、レジスタ４１０−ｊは、複数の異なるテスト・パターンのそれぞれが、スキャン・チェーンに適用されるとともにリセットされる。これは、前に示したように、ＳＥ信号が論理「０」レベルであり、したがってスキャン・シフト・モード以外であるときに生じる。より具体的には、クロック領域バイパス・レジスタ４１０のそれぞれは、各テスト・パターンのスキャン・シフト段階の終了に続いてリセットされる。   Thus, a logical “1” value designating a bypass of one of the sub-chains 300-j is responsive to the assertion of the bypass signal line occurring once during each applied test pattern capture phase. Stored in the corresponding clock domain bypass register 410-j. This is also called the setting of the flip-flop 500, and the bypass signal is active low in this embodiment. Further, register 410-j is reset as each of a plurality of different test patterns is applied to the scan chain. This occurs when the SE signal is at a logic “0” level, and thus is not in scan shift mode, as previously indicated. More specifically, each of the clock domain bypass registers 410 is reset following the end of the scan shift phase of each test pattern.

図４に例示されるように、クロック領域バイパス回路４００は、サブチェーン３００の１つまたは複数の全体をバイパスし、これにより、バイパスされるサブチェーンのスキャン・セルの全長により与えられるクロック・サイクルの数だけ、必要なスキャン・シフト時間を減少することができる。特定のクロック領域がバイパスされるとき、その領域内のスキャン・セルの内容は保持され、次のテスト・パターンで使用できることに留意されたい。したがって、特定のクロック領域が所与のテスト・パターンの取込み段階でアクティブでない場合、この特定のクロック領域のクロック信号は次のテスト・パターンのスキャン・シフト段階のためにオフにされるべきであり、その結果、スキャン・セルはその内容を保持する。   As illustrated in FIG. 4, the clock domain bypass circuit 400 bypasses one or more of the subchains 300, thereby providing a clock cycle that is provided by the total length of the bypassed scan cells of the subchain. The required scan shift time can be reduced by the number of. Note that when a particular clock region is bypassed, the contents of the scan cells within that region are preserved and can be used in the next test pattern. Therefore, if a particular clock region is not active during a given test pattern acquisition phase, the clock signal for this particular clock region should be turned off for the next test pattern scan shift phase. As a result, the scan cell retains its contents.

上記のように、クロック領域バイパス・レジスタ４１０は、すべてのテスト・パターンのスキャン・シフト段階の完了後、論理「１」値に設定される、クロック領域バイパス・レジスタ４１０個々の記憶された値を有する。次のテスト・パターンのためにどのクロック領域がシフト出力されるべきでないのかを決定することが容易になるように、所与のテスト・パターンの実際のスキャン・シフト段階の終了後、１つまたは複数の追加のクロック・サイクルが加えられる場合があることに留意されたい。例えば、１つまたは複数の追加のサイクルが、スキャン・シフト段階の終了と取込み段階の開始の間に導入されて良く、スキャン・シフト・クロックがオフにされるとともに、レジスタ４１０の全ての中に「１」値を記憶するように、そのようなサイクルを使用して、それぞれのバイパス・レジスタ４１０内のフリップ・フロップ５００のセット入力をアサートすることができる。次いで、取込み段階の期間に、アクティブなクロック領域に関連するバイパス・レジスタのうちの選択されたものを論理「０」値にリセットすることができ、それによって、残りのバイパス・レジスタは「１」値を記憶し続け、それに応じて残りのバイパス・レジスタのアクティブでないクロック領域が、次のスキャン・シフト段階でバイパスされることになる。   As described above, the clock domain bypass register 410 stores the stored value of each clock domain bypass register 410 that is set to a logical “1” value after the scan shift phase of all test patterns is completed. Have. To facilitate determining which clock domain should not be shifted out for the next test pattern, one or more after the actual scan shift phase of a given test pattern Note that multiple additional clock cycles may be added. For example, one or more additional cycles may be introduced between the end of the scan shift phase and the start of the acquisition phase, with the scan shift clock turned off and in all of registers 410 Such a cycle can be used to assert the set input of flip-flop 500 in each bypass register 410 to store a “1” value. Then, during the capture phase, a selected one of the bypass registers associated with the active clock region can be reset to a logic “0” value, thereby causing the remaining bypass registers to be “1”. The value will continue to be stored, and the inactive clock domain of the remaining bypass registers will be bypassed accordingly in the next scan shift stage.

この種類の構成において、バイパス・レジスタの全ては、第１のテスト・パターンの開始前、最初に論理「０」値を記憶するようにリセットされ、次いで、バイパス・レジスタの全ては、取込み段階の開始時点または開始近くで、バイパス信号の単一のアサートにより、論理「１」値を記憶するように設定され、最後にアクティブなクロック領域に対応するバイパス・レジスタのうちの選択されたものが、取込み段階の期間の関連するクロック信号内の少なくとも１回の遷移の発生に応答して、再び論理「０」値にリセットされる。このプロセスを、各テスト・パターンで繰り返す。上に示したように、次のテスト・パターンのスキャン・シフト段階の期間、前のテスト・パターンのアクティブでないクロック領域内のスキャン・セルは、その内容を保持することになる。多数の代替の信号伝達構成を使用して、所望の、アクティブでないクロック領域をバイパスすることが可能となるように、バイパス・レジスタ内に制御値を記憶することができる。   In this type of configuration, all of the bypass registers are first reset to store a logic “0” value before the start of the first test pattern, and then all of the bypass registers are in the acquisition phase. At or near the start, a single assertion of the bypass signal is set to store a logic “1” value, and the selected one of the bypass registers corresponding to the last active clock region is In response to the occurrence of at least one transition in the associated clock signal during the acquisition phase, it is reset again to a logic “0” value. This process is repeated for each test pattern. As indicated above, during the next test pattern scan shift phase, the scan cells in the inactive clock region of the previous test pattern will retain their contents. A number of alternative signaling configurations can be used to store the control values in the bypass register so that the desired, inactive clock region can be bypassed.

スキャン・チェーンが等しい長さｎである実施形態における各テスト・パターンについて、そのテスト・パターンの試験時間を減らすために、各スキャン・チェーン内に少なくとも１つの未使用のクロック領域があるべきである。未使用のクロック領域がない場合、そのテスト・パターンは、変更なしにそのまま適用されて良い。   For each test pattern in an embodiment where the scan chains are of equal length n, there should be at least one unused clock region in each scan chain to reduce the test time for that test pattern . If there is no unused clock domain, the test pattern can be applied as is without modification.

図４および図５に示される特定の回路は、単に例示的な例として提示され、多数のクロック領域バイパス回路の代替構成を使用して、本明細書に開示するような試験時間および電力消費の減少を可能にすることができると理解されたい。集積回路の面積要件または機能タイミング要件に、なんら重要な悪影響を及ぼすことなく、これらの減少を達成することができる。   The particular circuits shown in FIGS. 4 and 5 are presented merely as illustrative examples, and use multiple clock domain bypass circuit alternative configurations to reduce test time and power consumption as disclosed herein. It should be understood that a reduction can be made possible. These reductions can be achieved without any significant adverse impact on the area requirements or functional timing requirements of the integrated circuit.

図１の試験システム１００内のテスタ１０２は、特定の形態をとる必要がなく、様々な従来型の試験システム構成を直接的に変更して、本明細書に開示する遷移制御機能性をサポートすることができる。図７に１つの可能な例が示されており、ここではテスタ７０２は、載置板７０４を備え、本明細書に開示の技法を使用してスキャン・テストを受けるべき集積回路７０５が載置板７０４の中央部７０６に実装される。テスタ７０２は、記憶されたコンピュータ・コードを実行するために、プロセッサ７０７およびメモリ要素７０８も備える。本実施形態において、プロセッサ７０７は、テスト・パターン発生器７１２を実装するものとして示される。関連するスキャン・データ７１０は、メモリ７０８に記憶される。多くの代替テスタを使用して、本明細書に開示するように集積回路のスキャン・テストを実施することができる。また、前に示したように代替実施形態において、組込み自己診断（ＢＩＳＴ）構成のように、テスタの部分は、それ自体を集積回路内に組み込むことができる。   The tester 102 in the test system 100 of FIG. 1 does not need to take a specific form and directly changes various conventional test system configurations to support the transition control functionality disclosed herein. be able to. One possible example is shown in FIG. 7, where the tester 702 includes a mounting plate 704 on which an integrated circuit 705 to be subjected to a scan test using the techniques disclosed herein is mounted. Mounted on the central portion 706 of the plate 704. Tester 702 also includes a processor 707 and a memory element 708 for executing stored computer code. In this embodiment, the processor 707 is shown as implementing a test pattern generator 712. Associated scan data 710 is stored in memory 708. Many alternative testers can be used to perform integrated circuit scan testing as disclosed herein. Also, as shown previously, in an alternative embodiment, a portion of the tester can be incorporated within an integrated circuit, such as a built-in self-test (BIST) configuration.

集積回路設計のスキャン・チェーン、遷移コントローラおよび他のスキャン・テスト回路を形成するためのスキャン・セルの挿入は、図８に示される種類の処理システム８００で実施することができる。本実施形態のそのような処理システムは、より具体的には、クロック領域バイパス回路４００を有するスキャン・テスト回路１０６を含む集積回路１０４などの集積回路の設計に使用するために構成された設計システムを備える。   Insertion of scan cells to form integrated circuit design scan chains, transition controllers and other scan test circuits may be implemented in a processing system 800 of the type shown in FIG. Such a processing system of the present embodiment is more specifically a design system configured for use in the design of an integrated circuit such as integrated circuit 104 that includes a scan test circuit 106 having a clock domain bypass circuit 400. Is provided.

システム８００は、メモリ８０４に結合されるプロセッサ８０２を備える。プロセッサ８０２は、処理システムが１つまたは複数のネットワークを介して他のシステムおよびデバイスと通信することを可能とするためのネットワーク・インターフェイス８０６と、さらに結合される。したがって、ネットワーク・インターフェイス８０６は、１つまたは複数の送受信器を備える。プロセッサ８０２は、集積回路設計ソフトウェア８１６の使用と併せて、コア設計８１２およびスキャン・セル８１４ならびに本明細書に開示するやり方で関連するクロック領域バイパス回路を補足するための、スキャン・モジュール８１０を実装する。   System 800 includes a processor 802 that is coupled to a memory 804. The processor 802 is further coupled with a network interface 806 to allow the processing system to communicate with other systems and devices via one or more networks. Accordingly, the network interface 806 comprises one or more transceivers. Processor 802 implements scan module 810 to supplement core design 812 and scan cell 814 and associated clock domain bypass circuitry in the manner disclosed herein, in conjunction with the use of integrated circuit design software 816. To do.

例として、スキャン・チェーン２０４および関連するクロック領域バイパス回路４００を備えるスキャン・チェーン回路１０６は、ＲＴＬ記述を使用してシステム８００内で生成され、次いで指定の技術ライブラリを使用してゲート・レベルに合成することができる。次いで、テスト生成ツールを使用してテスト・パターンを生成するために、テスト生成モデルを作成することができる。制御ファイルを使用して、テスト生成ツールに、クロック領域がバイパスされるやり方などの情報を提供することができる。一度対応するルールが整ったら、ルール・チェッカを実行することができ、したがってテスト生成ツールは、クロック領域バイパス回路の動作を考慮に入れたスキャン・チェーンの可視性を有することになる。次いで、テスト・パターンを、従来のやり方で生成することができる。   As an example, scan chain circuit 106 with scan chain 204 and associated clock domain bypass circuit 400 is generated in system 800 using an RTL description and then gated using a specified technology library. Can be synthesized. A test generation model can then be created to generate a test pattern using a test generation tool. The control file can be used to provide information to the test generation tool, such as how the clock domain is bypassed. Once the corresponding rules are in place, a rule checker can be run, so the test generation tool will have scan chain visibility that takes into account the operation of the clock domain bypass circuit. A test pattern can then be generated in a conventional manner.

テスト・パターン生成の期間、テスト生成ツールは、クロック領域バイパス回路の機能性に関する情報を有し、そのような機能性を考慮に入れた、各スキャン・チャネルに対して期待される応答を生成する。したがって、テスト生成ツールにより提供される、期待される応答は、所与のテスト・パターンの取込み段階でそれらのクロック領域がアクティブであるかアクティブでないかに基づいて、所与のテスト・パターンについて１つまたは複数のクロック領域をバイパスすることを反映することになる。   During the test pattern generation, the test generation tool has information about the functionality of the clock domain bypass circuit and generates the expected response for each scan channel taking such functionality into account. . Thus, the expected response provided by the test generation tool is 1 for a given test pattern based on whether those clock regions are active or inactive during the acquisition phase of the given test pattern. Reflects bypassing one or more clock regions.

８１０、８１２、８１４および８１６などの要素は、少なくとも部分的に、メモリ８０４内に記憶されるソフトウェアの形態で実装され、プロセッサ８０２により処理される。例えば、メモリ８０４は、プロセッサ８０２により実行されるプログラム・コードを記憶し、集積回路設計プロセス全体の中で、モジュール８１０の特定のスキャン・チェーンおよび遷移制御回路挿入機能性を実装することができる。メモリ８０４は、本明細書でより一般的にコンピュータ可読媒体と呼ばれるもの、またはその中に組み込まれたコンピュータ・プログラム・コードを有する他の種類のコンピュータ・プログラム製品の例であり、例えば、任意の組合せの、ＲＡＭもしくはＲＯＭ、磁気メモリ、光学メモリ、または他の種類の記憶デバイスなどの電子メモリを含んで良い。プロセッサ８０２は、マイクロプロセッサ、ＣＰＵ、ＡＳＩＣ、ＦＰＧＡまたは他の種類の処理デバイスならびにそのようなデバイスの部分または組合せを含んで良い。   Elements such as 810, 812, 814 and 816 are at least partially implemented in the form of software stored in memory 804 and processed by processor 802. For example, the memory 804 may store program code executed by the processor 802 and may implement the particular scan chain and transition control circuit insertion functionality of the module 810 during the entire integrated circuit design process. Memory 804 is an example of what is more generally referred to herein as a computer-readable medium, or other type of computer program product having computer program code embedded therein, such as any A combination of electronic memories such as RAM or ROM, magnetic memory, optical memory, or other types of storage devices may be included. The processor 802 may include a microprocessor, CPU, ASIC, FPGA or other type of processing device as well as parts or combinations of such devices.

上に示したように、本発明の実施形態は、集積回路の形態で実装されて良い。そのような所与の集積回路の実装では、典型的には、半導体ウェハの表面に、同一のダイが繰り返しパターンで形成される。各ダイは、本明細書に記載のスキャン・テスト回路を含み、他の構造または回路を含むことができる。個別のダイは、ウェハから切断され、またはさいころ状に切られ、次いで集積回路としてパッケージされる。当業者なら、ウェハをさいころ状に切り、ダイをパッケージして集積回路を製造する方法を知っているであろう。そのように製造された集積回路は、本発明の一部であると考えられる。   As indicated above, embodiments of the present invention may be implemented in the form of an integrated circuit. In such a given integrated circuit implementation, the same die is typically formed in a repeating pattern on the surface of the semiconductor wafer. Each die includes a scan test circuit described herein and can include other structures or circuits. Individual dies are cut from the wafer or diced and then packaged as an integrated circuit. Those skilled in the art will know how to diced the wafer and package the die to produce an integrated circuit. Integrated circuits so manufactured are considered part of this invention.

また、本明細書に記載の本発明の実施形態は、単に例示を意図していることが強調されるべきである。例えば、本発明の他の実施形態は、本明細書に記載された実施形態に含まれるものとは異なる種類および構成のクロック領域バイパス回路、論理ゲートおよび他の回路要素ならびに本明細書に記載された実施形態に含まれるものとは異なる種類および構成のバイパス信号およびテスト・パターン段階を備える、種々多様な他の種類のスキャン・テスト回路を使用して実装することができる。以下の特許請求の範囲内の、これらおよび多くの他の変更実施形態が、当業者には容易に明らかとなるであろう。   It should also be emphasized that the embodiments of the invention described herein are intended to be exemplary only. For example, other embodiments of the present invention are described herein with different types and configurations of clock domain bypass circuits, logic gates, and other circuit elements, as well as those included in the embodiments described herein. It can be implemented using a wide variety of other types of scan test circuits with different types and configurations of bypass signals and test pattern stages than those included in the embodiments. These and many other variations within the scope of the following claims will be readily apparent to those skilled in the art.

Claims (10)

スキャン・テスト回路と、
前記スキャン・テスト回路を使用して試験を受けるさらなる回路とを備え、
前記スキャン・テスト回路が、それぞれ別個のクロック領域に関連する複数のサブチェーンを有する、少なくとも１つのスキャン・チェーンを備え、
前記スキャン・テスト回路が、前記サブチェーンのうちの１つまたは複数を選択的にバイパスするよう構成されるクロック領域バイパス回路をさらに備え、
前記スキャン・チェーンが、スキャン・シフト・モードの動作において、前記サブチェーンを全部よりは少なく含む直列シフト・レジスタを形成するように構成可能であり、前記サブチェーンのうちの少なくとも残りの１つが、前記スキャン・シフト・モードにおいて前記直列シフト・レジスタの部分でないように、前記クロック領域バイパス回路によりバイパスされる、
集積回路。 A scan test circuit;
And further circuitry to be tested using the scan test circuit,
The scan test circuit comprises at least one scan chain having a plurality of sub-chains each associated with a separate clock domain;
The scan test circuit further comprises a clock domain bypass circuit configured to selectively bypass one or more of the sub-chains;
The scan chain may be configured to form a serial shift register that includes less than all of the sub-chains in scan shift mode operation, wherein at least the remaining one of the sub-chains is Bypassed by the clock domain bypass circuit so that it is not part of the serial shift register in the scan shift mode.
Integrated circuit. 前記クロック領域バイパス回路が、特定のテスト・パターンの取込み段階でアクティブでないと決定される、前記サブチェーンのうちの１つまたは複数をバイパスするよう構成される、請求項１に記載の集積回路。   The integrated circuit of claim 1, wherein the clock domain bypass circuit is configured to bypass one or more of the sub-chains that are determined to be inactive during a particular test pattern acquisition stage. 前記クロック領域バイパス回路が、
複数のクロック領域バイパス・マルチプレクサと、
複数のクロック領域バイパス・レジスタとを備え、
前記クロック領域バイパス・レジスタが、前記クロック領域バイパス・マルチプレクサのそれぞれの選択ラインに適用するためのそれぞれの制御値を記憶する、
請求項１に記載の集積回路。 The clock domain bypass circuit,
Multiple clock region bypass multiplexers;
With multiple clock region bypass registers,
The clock domain bypass register stores a respective control value for application to a respective select line of the clock domain bypass multiplexer;
The integrated circuit according to claim 1. 前記クロック領域バイパス・マルチプレクサのうちの所与の１つが、少なくとも、前記サブチェーンのうちの対応する１つの入力に結合される第１の入力と、前記サブチェーンのうちの前記対応する１つの出力に結合される第２の入力とを有し、前記所与のクロック領域バイパス・マルチプレクサが、その関連するクロック領域バイパス・レジスタに記憶される前記制御値に応答して、その対応するサブチェーンを選択的にバイパスするようにさらに構成される、請求項３に記載の集積回路。   A given one of the clock domain bypass multiplexers at least a first input coupled to a corresponding one of the sub-chains and the corresponding one of the sub-chains; And the given clock domain bypass multiplexer is responsive to the control value stored in its associated clock domain bypass register for its corresponding sub-chain. The integrated circuit of claim 3, further configured to selectively bypass. 前記クロック領域バイパス・レジスタのうちの所与の１つが、電位に結合されるデータ入力、前記クロック領域バイパス・マルチプレクサの対応する１つの前記選択ラインに結合されるデータ出力、バイパス信号ラインに結合されるセット入力、および前記関連するクロック領域のクロック信号およびスキャン・イネーブル信号の関数として駆動されるクロック入力を有するフリップ・フロップを備える、請求項３に記載の集積回路。   A given one of the clock domain bypass registers is coupled to a data input coupled to a potential, a data output coupled to a corresponding one of the select lines of the clock domain bypass multiplexer, and a bypass signal line. 4. The integrated circuit of claim 3, comprising a flip-flop having a set input and a clock input driven as a function of the clock signal and scan enable signal of the associated clock domain. 前記所与のクロック領域バイパス・レジスタが、前記関連するクロック領域の前記クロック信号および前記スキャン・イネーブル信号の関数として、前記フリップ・フロップの前記クロック信号入力に適用するための信号を生成するように動作する、少なくとも１つの論理ゲートをさらに備える、請求項５に記載の集積回路。   The given clock domain bypass register generates a signal to apply to the clock signal input of the flip-flop as a function of the clock signal and the scan enable signal of the associated clock domain. 6. The integrated circuit of claim 5, further comprising at least one logic gate that operates. 前記制御値が、所与のテスト・パターンの取込み段階で、前記バイパス信号ラインのアサートに応答して、前記所与のクロック領域バイパス・レジスタ内に記憶され、さらにそのレジスタが、複数の異なるテスト・パターンのそれぞれを前記スキャン・チェーンに適用することと併せて、後でリセットされる、請求項５に記載の集積回路。   The control value is stored in the given clock domain bypass register in response to assertion of the bypass signal line at the capture stage of a given test pattern, and the register further includes a plurality of different tests. The integrated circuit of claim 5, wherein each of the patterns is reset later in conjunction with applying each of the patterns to the scan chain. 前記スキャン・テスト回路が、
復元器と、
圧縮器と、
少なくとも１つのスキャン・チェーンを含む複数のスキャン・チェーンであって、前記スキャン・チェーンが前記復元器のそれぞれの出力と前記圧縮器のそれぞれの入力の間で、お互いに並列に配置される複数のスキャン・チェーンと
をさらに備え、
スキャン・テスト信号が、前記復元器のそれぞれの入力に適用され、
前記復元器からのスキャン・テスト入力データが、前記スキャン・テストで使用するために前記スキャン・チェーンにシフト入力され、
前記スキャン・テストの結果を示すスキャン・テスト出力データが、後で前記スキャン・チェーンから前記圧縮器にシフト出力される、
請求項１に記載の集積回路。 The scan test circuit comprises:
A restorer,
A compressor;
A plurality of scan chains including at least one scan chain, wherein the scan chains are arranged in parallel with each other between each output of the decompressor and each input of the compressor; Further comprising a scan chain,
A scan test signal is applied to each input of the restorer;
Scan test input data from the decompressor is shifted into the scan chain for use in the scan test,
Scan test output data indicating the result of the scan test is later shifted out of the scan chain to the compressor.
The integrated circuit according to claim 1. それぞれ別個のクロック領域に関連する複数のサブチェーンを含む、少なくとも１つのスキャン・チェーンを構成することと、
スキャン・シフト・モードの動作において、前記サブチェーンのうちの少なくとも１つをバイパスすることとを含み、
前記スキャン・シフト・モードの動作における前記スキャン・チェーンを使用して形成される直列シフト・レジスタが、前記サブチェーンを全部よりは少なく含み、前記サブチェーンのうちの任意の残りのものが、前記直列シフト・レジスタの部分でないようにバイパスされる、
方法。 Configuring at least one scan chain including a plurality of sub-chains each associated with a separate clock domain;
Bypassing at least one of the sub-chains in scan shift mode operation;
A serial shift register formed using the scan chain in operation in the scan shift mode includes less than all of the sub-chains, and any remaining ones of the sub-chains are Bypassed to be not part of the serial shift register,
Method. 集積回路をスキャン・テストに使用するコンピュータ・プログラム・コードをその中に組み込んでいる一時的でないコンピュータ可読記憶媒体を備えるコンピュータ・プログラム製品であって、前記コンピュータ・プログラム・コードが試験システム内で実行されると、前記試験システムに請求項９に記載の前記方法の前記ステップを実施させる、コンピュータ・プログラム製品。   A computer program product comprising a non-transitory computer readable storage medium having incorporated therein computer program code for use in an integrated circuit for scan testing, the computer program code executing in a test system A computer program product that, when executed, causes the test system to perform the steps of the method of claim 9.
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