JP2013085134A - Analog-digital conversion device - Google Patents
Analog-digital conversion device Download PDFInfo
- Publication number
- JP2013085134A JP2013085134A JP2011223950A JP2011223950A JP2013085134A JP 2013085134 A JP2013085134 A JP 2013085134A JP 2011223950 A JP2011223950 A JP 2011223950A JP 2011223950 A JP2011223950 A JP 2011223950A JP 2013085134 A JP2013085134 A JP 2013085134A
- Authority
- JP
- Japan
- Prior art keywords
- conversion
- value
- prediction
- bits
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
Description
この発明は、アナログ・デジタル変換装置に関し、特に逐次比較方式のアナログ・デジタル変換装置に関する。 The present invention relates to an analog / digital converter, and more particularly to a successive approximation type analog / digital converter.
逐次比較型のアナログ・デジタル(AD:Analog-to-Digital)変換装置は、基準電圧とアナログ入力電位の比較を、そのAD変換装置の分解能に応じたビット数だけ繰り返すことによって変換結果を得る。この方式のAD変換装置は、変換に時間がかかること、および、電位比較を繰り返すため、変換時の消費電力が大きいという問題がある。そこで、前回までの変換結果を利用して一部のビットを予測することによって、変換するビット数を削減する技術が提案されている。 A successive approximation type analog-to-digital (AD) conversion device obtains a conversion result by repeating a comparison between a reference voltage and an analog input potential by the number of bits corresponding to the resolution of the AD conversion device. This type of AD converter has problems that it takes a long time for conversion and that the power consumption during conversion is large because potential comparison is repeated. Therefore, a technique has been proposed in which the number of bits to be converted is reduced by predicting some bits using the conversion results up to the previous time.
たとえば、特開2006−108893号公報(特許文献1)に記載されたnビットの分解能のAD変換装置は、前i回(iは2以上の整数)の変換結果を互いに比較することにより、前記前i回の変換結果における最上位ビットからの連続した一致ビットの数n'を検出する。そして、このAD変換装置は、今回の変換時には、AD変換を下位側の(n−n')ビットについてのみ行い、上位側n'ビットについては前記前i回の変換結果の上位側n'ビットのデータを利用する。 For example, an AD converter having an n-bit resolution described in Japanese Patent Application Laid-Open No. 2006-108893 (Patent Document 1) compares the conversion results i previous (i is an integer of 2 or more) with each other, thereby The number n ′ of consecutive matching bits from the most significant bit in the previous i conversion results is detected. The AD converter performs AD conversion only on the lower (n−n ′) bits at the time of the current conversion, and the upper n ′ bits of the previous i conversion results for the upper n ′ bits. Use the data.
上記に関連する技術として、特開平5−343995号公報(特許文献2)には、AD変換されたデジタル信号の冗長部分を削減するための技術が開示されている。具体的にこの文献に記載のAD変換装置は、入力されたアナログ信号の最大値及び最小値をそれぞれ検出し、検出した最大値及び最小値をそれぞれ記憶する。そして、このAD変換装置は、記憶した最大値と最小値の差が予め設定されたデジタル信号の最大値になるように入力アナログ信号をAD変換する。 As a technique related to the above, Japanese Patent Application Laid-Open No. 5-343959 (Patent Document 2) discloses a technique for reducing redundant portions of a digital signal after AD conversion. Specifically, the AD converter described in this document detects the maximum value and the minimum value of the input analog signal, and stores the detected maximum value and minimum value, respectively. The AD conversion apparatus AD converts the input analog signal so that the difference between the stored maximum value and minimum value becomes the maximum value of the preset digital signal.
上記の特開2006−108893号公報(特許文献1)に記載された技術は、前回までの変換結果の範囲から、今回のアナログ入力の範囲を予測する。そのため、この技術は、比較的安定したアナログ入力値が得られる用途には適しているが、入力値の変動が大きい場合には予測はずれを起こしやすいという問題がある。予測はずれを起こした場合はリカバリー処理として、通常通り全ビットのAD変換を実施することとなる。 The technique described in the above Japanese Unexamined Patent Publication No. 2006-108893 (Patent Document 1) predicts the current analog input range from the previous conversion result range. For this reason, this technique is suitable for applications in which relatively stable analog input values can be obtained, but there is a problem that prediction is liable to occur when the input values fluctuate greatly. When a misprediction occurs, AD conversion of all bits is performed as usual as a recovery process.
この発明は、上記の問題点を考慮してなされたものである。この発明の目的は、前回までのAD変換結果を利用して予測変換を行なう逐次比較方式のAD変換装置において、従来よりも予測精度を向上させることで、予測はずれを起こし難くすることである。 The present invention has been made in consideration of the above problems. An object of the present invention is to make it difficult to cause misregistration by improving prediction accuracy in a successive approximation type AD conversion apparatus that performs prediction conversion using AD conversion results up to the previous time.
この発明の実施の一形態によるアナログ・デジタル変換装置は、サンプルホールド回路と、変換部と、変化量算出部と、変化量記憶部と、最大変化量抽出部と、変換値予測部とを備える。サンプルホールド回路は、入力信号をサンプリングして次のサンプリング時まで保持する。変換部は、サンプルホールド回路によって現在保持されている入力信号を、前回までに得られたAD変換結果を利用してAD変換する。変化量算出部は、変換部によって入力信号のAD変換が実行される度に、新たに得られたAD変換結果と1つ前に得られたAD変換結果との変化量を算出する。変化量記憶部は、前回までのAD変換結果に基づいて変化量算出部によって算出された所定数の変化量を記憶する。最大変化量抽出部は、変化量記憶部に記憶されている所定数の変化量のうちで最大変化量を抽出する。変換値予測部は、最大変化量抽出部によって抽出された最大変化量に基づいて、AD変換によって求める全ビットのうちの1または複数ビットの予測値を決定する。変換部は、変換値予測部によって予測値が決定された1または複数ビットを除く残余のビットの値を逐次比較方式によって決定する。 An analog-digital conversion apparatus according to an embodiment of the present invention includes a sample hold circuit, a conversion unit, a change amount calculation unit, a change amount storage unit, a maximum change amount extraction unit, and a conversion value prediction unit. . The sample hold circuit samples the input signal and holds it until the next sampling. The conversion unit AD converts the input signal currently held by the sample hold circuit using the AD conversion results obtained up to the previous time. The change amount calculation unit calculates a change amount between the newly obtained AD conversion result and the previous AD conversion result every time AD conversion of the input signal is executed by the conversion unit. The change amount storage unit stores a predetermined number of change amounts calculated by the change amount calculation unit based on the previous AD conversion results. The maximum change amount extraction unit extracts the maximum change amount from a predetermined number of change amounts stored in the change amount storage unit. The conversion value prediction unit determines a prediction value of one or a plurality of bits among all the bits obtained by AD conversion based on the maximum change amount extracted by the maximum change amount extraction unit. The conversion unit determines the value of the remaining bits excluding one or a plurality of bits for which the prediction value is determined by the conversion value prediction unit by a successive approximation method.
上記の実施の形態によれば、前回までの複数回数のAD変換結果に基づいて抽出された最大変化量にもとづいて今回のAD変換値の予測を行なうので、従来よりも予測精度を上げることができる。 According to the above embodiment, the current AD conversion value is predicted based on the maximum amount of change extracted based on a plurality of AD conversion results up to the previous time. it can.
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The same or corresponding parts are denoted by the same reference numerals, and the description thereof will not be repeated.
<実施の形態1>
[AD変換装置1の構成]
図1は、この発明の実施の形態1によるAD変換装置1の構成を示すブロック図である。図1を参照して、AD変換装置1は、サンプルホールド(S/H:Sample-and-Hold)回路10と、AD変換部11と、変換結果を格納するためのレジスタ20,21と、変化量算出回路22と、算出した所定数の変化量を保持する変化量記憶部23と、最大変化量抽出回路24と、変換値予測回路30とを含む。以下の説明では、AD変換装置1によるAD変換の分解能をNビットとする。
<
[Configuration of AD Converter 1]
FIG. 1 is a block diagram showing a configuration of an
(サンプルホールド回路10)
サンプルホールド回路10は、入力されたアナログ信号Ainをサンプリングして次のサンプリング時まで保持する。
(Sample hold circuit 10)
The sample hold
(AD変換部11)
AD変換部11は、サンプルホールド回路10によって現在保持されている入力信号を、前回までに得られたAD変換結果を利用してAD変換する。具体的には、AD変換部11は、比較器12と、逐次比較レジスタ13と、DA(Digital-to-Analog)変換器14と、予測変換制御回路15とを含む。
(AD converter 11)
The
予測変換制御回路15を含まない場合のAD変換部11の構成は、通常の逐次比較方式と同じである。この場合の具体的なAD変換処理手順は次のとおりである。
The configuration of the
まず始めに、逐次比較レジスタ13は、最上位ビット(MSB:Most Significant Bit)を“1”に設定して、Nビットのデジタル信号“10…0”を出力する。逐次比較レジスタ13の出力は、DA変換器14によってアナログ信号に変換され比較器12に出力される。比較器12は、サンプルホールド回路10に保持されたアナログ入力信号Ainと、DA変換器14の出力とを比較する。この結果、サンプルホールド回路10の出力が、DA変換器14の出力以下の場合(すなわち、比較器12の出力が“0”の場合)には、逐次比較レジスタ13は、MSBを“0”に戻し、次のビットを“1”に設定して、Nビットのデジタル信号“010…0”を出力する。比較器12は、再び、サンプルホールド回路10の出力と、逐次比較レジスタ13の出力信号のDA変換結果とを比較する。
First, the successive approximation register 13 sets the most significant bit (MSB) to “1” and outputs an N-bit digital signal “10... 0”. The output of the
一方、サンプルホールド回路10の出力のほうが、デジタル信号“10…0”のDA変換結果よりも大きい場合(すなわち、比較器12の出力が“1”の場合)には、逐次比較レジスタ13は、MSBを“1”にしたまま、次のビットを“1”に設定して、Nビットのデジタル信号“110…0”を出力する。比較器12は、再び、サンプルホールド回路10の出力と、逐次比較レジスタ13の出力信号のDA変換結果とを比較する。このようにして、最上位ビット(MSB)から最下位ビット(LSB:Least Significant Bit)まで全ビット(ビット数N)のAD変換値が決定される。
On the other hand, when the output of the
予測変換制御回路15は、変換値予測回路30による予測結果を格納するための予測変換制御レジスタ16を含む。予測変換制御レジスタ16には、AD変換で求めるNビットのうちの上位Uビットの予測値が格納される(なお、このビット数Uは、前回までのAD変換結果に応じて変動する)。予測変換制御回路15は、AD変換処理の最初に、予測変換制御レジスタ16に格納されているUビットの予測値を逐次比較レジスタ13の上位Uビットにそれぞれ出力する。逐次比較レジスタ13は、この上位Uビットの予測値を利用して、それよりも下位の(N−U)ビット(第U+1ビット目からLSBまで)のAD変換値を逐次比較方式によって決定する。
The prediction
(レジスタ20,21)
レジスタ20は、AD変換部11によって入力信号のAD変換が実行される度に新たに得られたNビットの変換結果を格納する。このときレジスタ20に格納されていた1つ前のAD変換結果は、レジスタ21に転送される。
(Registers 20, 21)
The
(変化量算出回路22)
変化量算出回路22は、AD変換部11によって入力信号AinのAD変換が実行される度に、新たに得られたAD変換結果と1つ前に得られたAD変換結果との変化量を算出する。具体的には、変化量算出回路22は、レジスタ20に保持されているX回目のAD変換結果からレジスタ21に保持されているX−1回目のAD変換結果を減算する。
(Change amount calculation circuit 22)
The change
(変化量記憶部23)
変化量記憶部23は、変化量算出回路22によって算出された変化量を現在までのp回分記憶する(pは予め設定される)。具体的に変化量記憶部23は、変化量を蓄積するためのp個の変化量蓄積レジスタR1〜Rpを含む。変化量算出回路22によって算出された変化量はレジスタRpに保持される。このとき、これまでレジスタR2〜Rpに保持されていた変化量は、レジスタR1〜Rp−1にそれぞれシフトされる。
(Change amount storage unit 23)
The change
(最大変化量抽出回路24)
最大変化量抽出回路24は、変化量記憶部23に記憶されているp個の変化量の絶対値のうちの最大値(最大変化量)を抽出する。
(Maximum change extraction circuit 24)
The maximum change
(変換値予測回路30)
変換値予測回路30は、最大変化量抽出回路24によって抽出された最大変化量と、レジスタ20に保持されている前回(X回目)の変換結果とに基づいて、今回(X+1回目)のAD変換によって求める全ビット(Nビット)のうち上位1または複数ビット(Uビット)の予測値を生成する。具体的には、図1に示すように変換値予測回路30は、演算器31と、レジスタ32,33と、一致ビット判定部34とを含む。
(Conversion value prediction circuit 30)
Based on the maximum change amount extracted by the maximum change
演算器31は、最大変化量抽出回路24によって抽出された最大変化量を前回(X回目)のAD変換結果に加算することによって予測最大値を算出し、算出した予測最大値をレジスタ32に保持する。予測最大値を算出する際にキャリーが発生した場合には、予測最大値は全ビット“1”とする。さらに、演算器31は、最大変化量抽出回路24によって抽出された最大変化量を前回(X回目)のAD変換結果から減算することによって予測最小値を算出し、算出した予測最小値をレジスタ32に保持する。予測最小値を算出する際にボローが発生した場合には、予測最小値は全ビット“0”とする。
The
一致ビット判定部34は、レジスタ32,33に保持されている予測最大値と予測最小値とが、MSBから1ビット以上連続して一致するか否かを判定する。MSBから1ビット以上連続して一致する不変ビット(ビット数C、ただし、1≦C<N)がある場合には、一致ビット判定部34は、不変ビットの値を予測値として予測変換制御回路15に出力する。
The coincidence
一方、MSBから1ビット以上連続して一致する不変ビットが無い場合(すなわち、予測最大値のMSBと予測最小値のMSBとが一致しない場合)には、予測変換制御回路15は予測値を設定できない。この場合、AD変換部11は、予測変換を行なわずに逐次比較方式によって入力信号Ainに対応する全ビットのAD変換値を決定する。
On the other hand, when there is no invariant bit that continuously matches one or more bits from the MSB (that is, when the MSB of the predicted maximum value does not match the MSB of the predicted minimum value), the predictive
[AD変換装置1の動作]
図2は、図1のAD変換装置1の動作を示すフローチャートである。以下、図1、図2を参照してAD変換装置1の動作について説明する。
[Operation of AD Converter 1]
FIG. 2 is a flowchart showing the operation of the
(AD変換1回目)
第1回目のAD変換(図2のステップS101)では、AD変換部11は、逐次比較方式によって、サンプルホールド回路10に第1回目の時点で保持されている入力信号Ainに対応する全ビットのAD変換値を決定する。第1回目のAD変換結果は、レジスタ20に格納される(ステップS102)。
(AD conversion first time)
In the first AD conversion (step S101 in FIG. 2), the
(AD変換2回目)
第2回目のAD変換(ステップS103)では、AD変換部11は、逐次比較方式によって、サンプルホールド回路10に第2回目の時点で保持されている入力信号Ainに対応する全ビットのAD変換値を決定する。
(2nd AD conversion)
In the second AD conversion (step S103), the
次のステップS104で、第1回目(X−1回目)のAD変換結果がレジスタ20からレジスタ21にシフトされ、第2回目(X回目)のAD変換結果はレジスタ20に保持される。なお、第2回目のAD変換では、図2のステップS104〜S111において、X=2である。
In the next step S104, the first (X-1) th AD conversion result is shifted from the
次のステップS105で、変化量算出回路22は、レジスタ20に保持された第2回目(X回目)のAD変換結果とレジスタ21に保持された第1回目(X−1回目)の変換結果との変化量を算出する。
In the next step S105, the change
次のステップS106で、変化量算出回路22によって算出された変化量は、変化量蓄積レジスタRpに保持される。このとき、レジスタR2〜Rpに保持されていた変化量(AD変換2日目の場合には各レジスタの初期値)は、レジスタR1〜Rp−1にそれぞれシフトされる。
In the next step S106, the change amount calculated by the change
次のステップS107で、最大変化量抽出回路24は、変化量蓄積レジスタR1からRpに格納されている変化量の絶対値の最大値(AD変換2回目の場合には、第1回目と第2回目の間の変化量の絶対値)を抽出する。
In the next step S107, the maximum change
次のステップS108で、演算器31は次式(1),(2)の演算によって予測最大値および予測最小値を算出する。算出された予測最大値および予測最小値は、レジスタ32,33にそれぞれ格納される。
In the next step S108, the
予測最大値=X回目(2回目)変換結果+最大変化量 ・・・(1)
予測最小値=X回目(2回目)変換結果−最大変化量 ・・・(2)
次のステップS109で、一致ビット判定部34は、予測最大値と予測最小値とにMSBから連続して一致するビットがあるか否かを判定する。そして、次のステップS110で、一致ビット判定部34は、MSBから連続した一致ビットの値によってX+1回目(3回目)のAD変換に用いる予測値を生成し、生成した予測値を予測変換制御回路15に出力する。
Predicted maximum value = Xth (second) conversion result + maximum change amount (1)
Predicted minimum value = Xth (second) conversion result−maximum change amount (2)
In the next step S109, the coincidence
(AD変換3回目以降)
予測変換制御回路15は、ステップS110で生成された予測値を利用してX+1回目(3回目)のAD変換を行なう(ステップS111)。以下、パラメータXの値を1ずつ増加しながら、ステップS104〜S111が繰り返される。
(After the third AD conversion)
The predictive
[予測変換によるAD変換の具体例]
以下、図3〜図5を参照して、実施の形態1の場合のAD変換処理の具体例について説明する。
[Specific example of AD conversion by predictive conversion]
A specific example of the AD conversion process in the first embodiment will be described below with reference to FIGS.
図3は、入力信号Ainの一例を示す図である。図3の縦軸は、入力信号AinのAD変換結果(分解能10ビット)を10進数で表わした値を示し、図3の横軸は、AD変換の回数を示す。AD変換は図1のサンプルホールド回路10によって入力信号Ainがサンプリングされる度に実行される。
FIG. 3 is a diagram illustrating an example of the input signal Ain. The vertical axis in FIG. 3 shows the value of the AD conversion result (
図4は、図3に示す入力信号が入力された場合に、第8回目までのAD変換結果に基づいて第9回目の予測値を生成する方法について説明するための図である。図4に示すように、第8回目のAD変換結果は10進数で表わすと1017であり、最大変化量は148(第6回目と第7回目との変化量)である。この場合、第8回目のAD変換結果に最大変化量を加算するとオーバーフローが生じるので予測最大値は1023(“11111_11111”)になる。第8回目のAD変換結果から最大変化量を減じることによって予測最小値は869(“11011_00101”)となる。この場合、MSB(第9ビット)から連続する2ビットの値(“11”)が共通するので、この2ビットの値が予測値として第9回目のAD変換に用いられる。 FIG. 4 is a diagram for explaining a method for generating a ninth predicted value based on the AD conversion results up to the eighth time when the input signal shown in FIG. 3 is input. As shown in FIG. 4, the eighth AD conversion result is 1017 in decimal notation, and the maximum change amount is 148 (change amount between the sixth time and the seventh time). In this case, if the maximum change amount is added to the eighth AD conversion result, an overflow occurs, so the predicted maximum value is 1023 (“11111_11111”). The predicted minimum value becomes 869 (“11011 — 00101”) by subtracting the maximum change amount from the eighth AD conversion result. In this case, since the 2-bit value (“11”) continuous from the MSB (9th bit) is common, the 2-bit value is used as the predicted value for the ninth AD conversion.
図5は、実施の形態1の比較例として従来の予測変換方法によって第9回目の予測値を決定する方法について説明するための図である。入力信号は図4の場合と同じであり、図3に示した入力信号が用いられている。 FIG. 5 is a diagram for describing a method for determining a ninth predicted value by a conventional predictive conversion method as a comparative example of the first embodiment. The input signal is the same as in FIG. 4, and the input signal shown in FIG. 3 is used.
図5に示す予測変換方法では、特開2006−108893号公報(特許文献1)と同様に第1回目から第8回目のAD変換結果を比較することにより、これら8回の変換結果におけるMSBから連続した一致ビットが検出される。図5の場合、連続して一致するビットはMSBのみであり、MSBの値“1”が予測値として用いられる。 In the predictive conversion method shown in FIG. 5, the first to eighth AD conversion results are compared with each other from the MSB in these eight conversion results in the same manner as in Japanese Patent Laid-Open No. 2006-108893 (Patent Document 1). Successive match bits are detected. In the case of FIG. 5, the MSB is the only consecutive bit that matches, and the MSB value “1” is used as the predicted value.
[実施の形態1の効果]
(予測精度の向上、変換時間の短縮)
図4と図5を比較すれば明らかなように、本実施の形態の方法による図4の場合の方が、予測精度が高いために、より多くのビットを予測することができ(すなわち、予測範囲を狭めることができ)、結果としてAD変換時間を短縮することができる。さらに、予測精度の向上によって、予測はずれを起き難くすることができる。
[Effect of Embodiment 1]
(Prediction accuracy improvement, conversion time reduction)
As is clear from a comparison between FIG. 4 and FIG. 5, since the prediction accuracy is higher in the case of FIG. 4 according to the method of the present embodiment, more bits can be predicted (that is, prediction is performed). As a result, the AD conversion time can be shortened. Furthermore, prediction errors can be made difficult to occur by improving the prediction accuracy.
図6は、図5と同じ予測変換方法を用いた場合において、入力信号のAD変換結果に対応して決まる予測範囲の一例を示す図である。図6において、入力信号のAD変換結果を実線で示し、予測範囲をドットで表示している。AD変換の分解能は8ビットである。 FIG. 6 is a diagram illustrating an example of a prediction range determined corresponding to an AD conversion result of an input signal when the same prediction conversion method as that in FIG. 5 is used. In FIG. 6, the AD conversion result of the input signal is indicated by a solid line, and the prediction range is indicated by dots. The resolution of AD conversion is 8 bits.
図6に示すように、前回までの複数回のAD変換結果を比較して、MSBから連続して一致するビット数が増加するにつれて予測範囲が狭くなる。たとえば、上位2ビットが共通(“00”)の場合には、予測範囲は“0000_0000”から“0011_1111”である。上位1ビットが共通(“1”)の場合には、予測範囲は“1000_0000”から“1111_1111”である。MSBから連続して一致するビットがない場合には、全範囲を逐次比較方式によってAD変換しなければならない。 As shown in FIG. 6, the prediction range becomes narrower as the number of consecutively matching bits from the MSB increases by comparing the AD conversion results of a plurality of times up to the previous time. For example, when the upper 2 bits are common (“00”), the prediction range is “0000 — 0000” to “0011 — 1111”. When the upper 1 bit is common (“1”), the prediction range is “1000 — 0000” to “1111 — 1111”. If there is no consecutively consistent bit from the MSB, the entire range must be AD converted using the successive approximation method.
図7は、本実施の形態の方法に従ってAD変換を行なう場合において、入力信号のAD変換結果に対応して決まる予測範囲の一例を示す図である。図7において、入力信号のAD変換結果を実線で示し、予測範囲をドットで表示している。入力信号は図6の場合と同じである。AD変換の分解能は8ビットである。 FIG. 7 is a diagram illustrating an example of a prediction range determined in accordance with the AD conversion result of the input signal when AD conversion is performed according to the method of the present embodiment. In FIG. 7, the AD conversion result of the input signal is indicated by a solid line, and the prediction range is indicated by dots. The input signal is the same as in FIG. The resolution of AD conversion is 8 bits.
図6と図7を比較すれば明らかなように、本実施の形態の方法による図7の場合の方が、予測範囲が狭い(すなわち、予測精度が高い)ことがわかる。このため、AD変換時間を短縮することができる。 As is clear from a comparison between FIG. 6 and FIG. 7, it can be seen that the prediction range in FIG. 7 by the method of the present embodiment is narrower (that is, the prediction accuracy is higher). For this reason, AD conversion time can be shortened.
ただし、入力信号が入力範囲の中央値(“1000_0000”)付近の場合には、最上位ビットが変化する場合があるので、予測範囲が全範囲(“0000_0000”〜“1111_1111”)となる場合が生じる。このような場合においても予測変換を可能にする方法については、図23〜図27を参照して後述する。 However, when the input signal is in the vicinity of the median value (“1000 — 0000”) of the input range, the most significant bit may change, so the prediction range may be the entire range (“0000 — 0000” to “1111 — 1111”). Arise. A method for enabling predictive conversion even in such a case will be described later with reference to FIGS.
(消費電力の低減)
図8は、本実施の形態による他の効果について説明するための図である。図8(A)のタイミング図は、予測変換を行なわない従来の逐次比較方式の場合を示し、図8(B)のタイミング図は、本実施の形態に従って予測変換を行なう場合を示す。AD変換の分解能を10ビットとする。
(Reduction of power consumption)
FIG. 8 is a diagram for explaining another effect of the present embodiment. The timing diagram of FIG. 8A shows the case of a conventional successive approximation method that does not perform prediction conversion, and the timing diagram of FIG. 8B shows the case of performing prediction conversion according to the present embodiment. The resolution of AD conversion is 10 bits.
図8(A)を参照して、予測変換を行なわない場合には、時刻t1〜t2の間で、図1のサンプルホールド回路10は入力信号をサンプルホールドする。次の時刻t2〜t4の間でサンプリングされた入力信号に対応する10ビットのAD変換値を決定するために、図1の逐次比較レジスタ13の設定値に対応するアナログ参照信号と入力信号との比較が合計10回行われる。
Referring to FIG. 8A, when predictive conversion is not performed, sample-and-
図8(B)を参照して、図1の変換値予測回路30によって上位3ビットの予測値が得られている場合には、残りの下位7ビットの変換値を決定するための比較動作が、時刻t2〜t3の間で実行される。したがって3回分の比較動作(時刻t3〜時刻t4)を行なわなくてよいので、消費電力が低減される。
Referring to FIG. 8B, when the conversion
(時間分解能の向上)
図9は、本実施の形態によるさらに他の効果について説明するための図である。図9(A)のタイミング図は、予測変換を行なわない従来の逐次比較方式の場合を示し、図9(B)のタイミング図は、本実施の形態に従って予測変換を行なう場合を示す。
(Improved time resolution)
FIG. 9 is a diagram for explaining still another effect according to the present embodiment. The timing diagram of FIG. 9A shows the case of a conventional successive approximation method that does not perform prediction conversion, and the timing diagram of FIG. 9B shows the case of performing prediction conversion according to the present embodiment.
図9(A)を参照して、予測変換を行なわない場合には、1データのAD変換に時刻t1から時刻t3までの時間を要したとする。図9(B)を参照して、予測変換を行なう場合には、図8で説明したように比較動作の回数が減るので、1データのAD変換に要する時間が時刻t1から時刻t2までとなって減少する。したがって、AD変換が終了するとすぐに、図1のサンプルホールド回路10が次の入力信号のサンプルホールドを行なうようにすれば、全体として短時間で多くのAD変換結果が得られる。すなわち、入力信号をAD変換する際の時間分解能が向上することがわかる。
Referring to FIG. 9A, when predictive conversion is not performed, it is assumed that time from time t1 to time t3 is required for AD conversion of one data. Referring to FIG. 9B, when predictive conversion is performed, the number of comparison operations decreases as described with reference to FIG. 8, and therefore, the time required for AD conversion of one data is from time t1 to time t2. Decrease. Therefore, if the sample and hold
<実施の形態2>
[AD変換装置2の構成]
図10は、この発明の実施の形態2によるAD変換装置2の構成を示すブロック図である。図10の変換値予測回路30Aは、予測ビット制御レジスタ35をさらに含む点で、図1の変換値予測回路30と異なる。予測ビット制御レジスタ35には、予測値を設定するビット数の最大値Mが予め格納される。以下の説明では、MSBを含めた上位Mビットを予測対象ビットと称する。予測対象ビットには予測値が設定可能である。
<
[Configuration of AD Converter 2]
FIG. 10 is a block diagram showing the configuration of the
図10の変換値予測回路30Aにおいて、演算器31およびレジスタ32,33の動作は図1の場合と同じである。すなわち、演算器31は、最大変化量抽出回路24によって抽出された最大変化量を前回(X回目)のAD変換結果に加算することによって予測最大値を算出し、算出した予測最大値をレジスタ32に格納する。さらに、演算器31は、最大変化量抽出回路24によって抽出された最大変化量を前回(X回目)のAD変換結果から減算することによって予測最小値を算出し、算出した予測最小値をレジスタ32に保持する。
In the conversion
一致ビット判定部34Aは、レジスタ32,33に保持されている予測最大値と予測最小値とが、MSBから1ビット以上連続して一致するか否かを判定する。MSBから1ビット以上連続して一致する不変ビットのビット数Cが最大値Mよりも大きい場合には、一致ビット判定部34Aは、予測最大値または予測最小値の上位Mビットの値を今回(X+1回目)のAD変換の予測値として予測変換制御回路15に出力する。不変ビットのビット数Cが最大値M以下の場合には、一致ビット判定部34Aは、不変ビットの全部の値を今回(X+1回目)のAD変換の予測値として予測変換制御回路15に出力する。すなわち、MSBから連続して一致する予測対象ビットの値が今回(X+1回目)のAD変換の予測値に利用される。
The coincidence
図10のその他の点は図1の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。 Since the other points of FIG. 10 are the same as those of FIG. 1, the same or corresponding parts are denoted by the same reference numerals, and description thereof will not be repeated.
[AD変換装置2の動作]
図11は、図10のAD変換装置2の動作を示すフローチャートである。図11のフローチャートは、図2のステップS109,S110に代えてステップS109A,S110Aが設けられている点で、図2のフローチャートと異なる。
[Operation of AD converter 2]
FIG. 11 is a flowchart showing the operation of the
ステップS109Aにおいて、図10の一致ビット判定部34Aは、ステップS108で算出された予測最大値と予測最小値とを比較して、MSBから連続して一致する予測対象ビットの有無を判定する。そして、次のステップS110Aで、一致ビット判定部34Aは、MSBから連続して一致した予測対象ビットの値によってX+1回目のAD変換に用いる予測値を生成し、生成した予測値を予測変換制御回路15に出力する。
In step S109A, the matching
図11のその他のステップは図2の場合と同じであるので、同一または相当するステップには同一の参照符号を付して説明を繰り返さない。 Since the other steps in FIG. 11 are the same as those in FIG. 2, the same or corresponding steps are denoted by the same reference numerals, and description thereof will not be repeated.
[実施の形態2の効果]
上記のとおり、実施の形態2のAD変換装置2によれば、予測変換で予測値を決定するビット数の上限を任意に設定できるので、予測範囲の縮小・拡大が可能になる。
[Effect of Embodiment 2]
As described above, according to the
<実施の形態3>
[AD変換装置3の構成]
図12は、この発明の実施の形態3によるAD変換装置3の構成を示すブロック図である。図12のAD変換装置3は、AD変換結果が異常(予測範囲外)であるか否かを検出するための異常検出回路(異常判定部とも称する)25をさらに含む点で図1のAD変換装置1と異なる。さらに、AD変換装置3の変化量記憶部23Aには、各レジスタR1〜Rpの値を初期化するためのリセット回路RSが設けられる。
<
[Configuration of AD Conversion Device 3]
FIG. 12 is a block diagram showing the configuration of the
AD変換結果が予測範囲外の場合、予測値が設定されたビットよりも下位側のビットのAD変換値は全て“0”または全て“1”になる。異常検出回路25は、AD変換値がこのように“0”または“1”に張り付くことを検出することによって、AD変換結果が異常(予測範囲外)であることを検出する。
When the AD conversion result is out of the prediction range, the AD conversion values of the bits on the lower side of the bit for which the prediction value is set are all “0” or all “1”. The
異常検出回路25によってAD変換結果の異常が検出された場合には、リセット回路RSはレジスタR1〜Rpの値を初期化する。これによって、次回以降のAD変換で誤った予測値が用いられることを防止し、AD変換結果の信頼性を高めることができる。
When the
異常検出回路25によってAD変換結果の異常が検出された場合には、さらに、予測変換制御回路15は、変換値予測回路による予測値を利用せずに逐次比較方式で全ビットのAD変換値を決定する。
When an abnormality of the AD conversion result is detected by the
図12のその他の点は図1の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。 The other points in FIG. 12 are the same as those in FIG. 1, and therefore, the same or corresponding parts are denoted by the same reference numerals and description thereof will not be repeated.
[AD変換装置3の動作]
図13は、図12のAD変換装置3の動作を示すフローチャートである。図12のフローチャートは、ステップS112,S113をさらに含む点で図2のフローチャートと異なる。
[Operation of AD converter 3]
FIG. 13 is a flowchart showing the operation of the
図12、図13を参照して、ステップS104で、X−1回目の変換結果がレジスタ20からレジスタ21にシフトされ、X回目のAD変換結果がレジスタ20に保持される。このステップS104までのAD変換装置3の動作は図2の場合と同じである。
Referring to FIGS. 12 and 13, in step S <b> 104, the X−1th conversion result is shifted from
次のステップS112は、予測変換が行なわれる第3回目以降(X≧3)のAD変換結果に対して実行される。ステップS112において、異常検出回路25は、レジスタ20に保持されたX回目の変換結果と一致ビット判定部34による判定結果とから、サンプルホールド回路10に保持されているアナログ入力信号Ainが予測範囲内か否か、すなわち、予測値が設定されたビットよりも下位のビットのAD変換値が全て“0”または全て“1”になっていないかどうかを判定する。
The next step S112 is executed for the AD conversion results after the third time (X ≧ 3) in which the predictive conversion is performed. In step S112, the
この判定の結果、アナログ入力信号Ainが予測範囲内の場合には(ステップS112でOK)、ステップ105に処理が進む。ステップS105以降の各ステップの動作は図2の場合と同じである。 If the result of this determination is that the analog input signal Ain is within the predicted range (OK in step S112), processing proceeds to step 105. The operation of each step after step S105 is the same as that in FIG.
一方、アナログ入力信号Ainが予測範囲外の場合には(ステップS112でNG)、変化量蓄積レジスタR1〜Rpの値がリセットされた後(ステップS113),ステップS101に処理が戻る。ステップS101では、AD変換が予測変換を用いずにAD変換が再度実行される。さらに、ステップS103で予測変換を用いずに次の回のAD変換が実行される。その後、ステップS104以降の各ステップが実行される。 On the other hand, if the analog input signal Ain is outside the prediction range (NG in step S112), the values of the change amount accumulation registers R1 to Rp are reset (step S113), and the process returns to step S101. In step S101, AD conversion is performed again without using predictive conversion. In step S103, the next AD conversion is executed without using the prediction conversion. Then, each step after step S104 is executed.
[AD変換装置3の効果]
実施の形態4のAD変換装置4では、各回のAD変換を実行後に、AD変換結果が異常(すなわち入力信号が予測範囲外)となっているか否かが判定される。そして、AD変換結果が異常の場合には、変化量蓄積レジスタR1〜Rpを初期化するとともに、予測変換を用いずにAD変換が再実行されるので、信頼性の高いAD変換結果を得ることができる。
[Effect of AD conversion device 3]
In the
<実施の形態4>
[AD変換装置4の構成]
図14は、この発明の実施の形態4によるAD変換装置3の構成を示すブロック図である。図14のAD変換装置4は、AD変換結果が異常(予測範囲外)であるか否かを検出するための異常検出回路(異常判定部とも称する)26をさらに含む点で図1のAD変換装置1と異なる。さらに、図14のAD変換装置4では、AD変換部11Aの構成と、変換値予測回路30Bの一致ビット判定部34Bの構成とが、図1の場合と異なる。具体的に、AD変換部11Aは、比較器12の比較結果を保持するコンペアレジスタ17をさらに含む。変換値予測回路30Bの一致ビット判定部34Bは、予測範囲確認値(予測上限値、予測下限値)を生成する予測範囲確認値生成部36をさらに含む。以下、上記の異常検出回路26、AD変換部11A、および一致ビット判定部34Bの動作を信号の流れに沿って説明する。
<
[Configuration of AD Conversion Device 4]
FIG. 14 is a block diagram showing the configuration of the
まず、一致ビット判定部34Bは、レジスタ32,33に保持されている予測最大値および予測最小値に基づいて、次回のAD変換の予測値を生成するとともに、予測範囲の上限値および下限値を生成する。たとえば、レジスタ32に保持されている予測最大値を“10110_00110”とし、レジスタ33に保持されている予測最小値を“10101_11110”とする。この場合、一致ビット判定部34Bは、予測値として上位3ビット“101”を生成し、予測範囲の上限値(予測上限値)として“10111_11111”を生成し、予測範囲の下限値(予測下限値)として、“10100_00000”を生成する。すなわち、予測上限値は、予測値が与えられたビットよりも下位のビットを全て“1”としたものであり、予測下限値は、予測値が与えられたビットよりも下位のビットを全て“0”としたものである。この後、一致ビット判定部34Bは、生成した予測値、予測上限値、および予測下限値を予測変換制御回路15Aに出力する。
First, the coincidence bit determination unit 34B generates a predicted value of the next AD conversion based on the predicted maximum value and the predicted minimum value held in the
予測変換制御回路15Aは、サンプルホールド回路10によって新たに入力信号Ainがサンプリングされると、まず、予測上限値をDA変換器14に出力する。比較器12は、サンプルホールド回路10に保持されている入力信号AinとDA変換後の予測上限値とを比較し、比較結果をコンペアレジスタ17に出力する。次に予測変換制御回路15Aは、予測下限値をDA変換器14に出力する。比較器12は、サンプルホールド回路10に保持されている入力信号AinとDA変換後の予測下限値とを比較し、比較結果をコンペアレジスタ17に出力する。
When the input signal Ain is newly sampled by the sample and hold
異常検出回路26は、コンペアレジスタ17に保持されている比較結果を受けて、予測上限値に対応するアナログ値がサンプルホールド回路10に保持されている入力信号Ainよりも小さいか否か、もしくは、予測下限値に対応するアナログ値がサンプルホールド回路10に保持されている入力信号Ainよりも大きいか否かを判定する。予測上限値に対応するアナログ値が入力信号Ainよりも小さい場合、もしくは、予測下限値に対応するアナログ値が入力信号Ainよりも大きい場合、異常検出回路26は、予測変換制御回路15Aに異常発生(入力信号が予測範囲外であること)を通知する。
The
予測変換制御回路15Aは、異常検出回路26から異常発生の通知を受けていない場合には、一致ビット判定部34Bから出力された予測値を利用して、予測値が設定されたビットよりも下位側のビットについて逐次比較方式によってAD変換値を決定する。一方、予測変換制御回路15Aは、異常検出回路26から異常発生の通知を受けている場合には、予測変換を行なわずに全ビットのAD変換値を逐次比較方式によって決定する。
When the prediction
図14のその他の点は図1の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。 The other points of FIG. 14 are the same as those of FIG. 1, and therefore, the same or corresponding parts are denoted by the same reference numerals and description thereof will not be repeated.
[AD変換装置4によるAD変換動作]
図15は、図14のAD変換装置4の動作を示すフローチャートである。図15のフローチャートは、ステップS114〜S116をさらに含む点で図1のフローチャートと異なる。
[AD conversion operation by AD converter 4]
FIG. 15 is a flowchart showing the operation of the
図14、図15を参照して、ステップS109で、一致ビット判定部34Bは、ステップS108で算出された予測最大値と予測最小値とを比較して、MSBから連続して一致するビットがあるか否かを判定する。そして、次のステップS110で、一致ビット判定部34Bは、MSBから連続した一致ビットの値によってX+1回目のAD変換に用いる予測値を生成し、生成した予測値を予測変換制御回路15Aに出力する。このステップS110までのAD変換装置4の動作は図2の場合と同じである。
Referring to FIG. 14 and FIG. 15, in step S109, the coincidence bit determination unit 34B compares the predicted maximum value calculated in step S108 with the predicted minimum value, and there are bits that continuously match from the MSB. It is determined whether or not. Then, in the next step S110, the matching bit determination unit 34B generates a prediction value used for the X + 1th AD conversion based on the value of the matching bit continuous from the MSB, and outputs the generated prediction value to the prediction
次のステップS114において、一致ビット判定部34Bは、ステップS109、S110の結果に基づいて予測範囲の確認値(予測上限値、予測下限値)を生成する。生成された予測上限値および予測下限値は予測変換制御回路15Aに出力される。
In the next step S114, the matching bit determination unit 34B generates a prediction range confirmation value (prediction upper limit value, prediction lower limit value) based on the results of steps S109 and S110. The generated prediction upper limit value and prediction lower limit value are output to the prediction
次のステップS115で、予測上限値および予測下限値が順に予測変換制御回路15AからDA変換器14に出力されることによって、比較器12は、予測上限値に対応するアナログ値とサンプルホールド回路10に保持されている入力信号Ainとを比較するとともに、予測下限値に対応するアナログ値とサンプルホールド回路10に保持されている入力信号Ainとを比較する。
In the next step S115, the prediction upper limit value and the prediction lower limit value are sequentially output from the prediction
異常検出回路26は、予測上限値に対応するアナログ値が入力信号Ain以上であり、かつ、予測下限値に対応するアナログ値が入力信号Ain以下の場合には(ステップS115でYES)、予測変換制御回路15Aに正常(入力信号Ainが予測範囲内)を通知する。この場合、予測変換制御回路15Aは、ステップS110で生成された予測値を利用してX+1回目のAD変換を行なう(ステップS111)。以下、パラメータXの値を1ずつ増加しながら、ステップS104以降の各ステップが繰り返される。
When the analog value corresponding to the prediction upper limit value is equal to or greater than the input signal Ain and the analog value corresponding to the prediction lower limit value is equal to or less than the input signal Ain (YES in step S115), the
一方、予測上限値に対応するアナログ値が入力信号Ainより小さいか、もしくは、予測下限値に対応するアナログ値が入力信号Ainより大きい場合には(ステップS115でNO)、異常検出回路26は、予測変換制御回路15Aに異常(入力信号Ainが予測範囲外)を通知する。この場合、予測変換制御回路15Aは、予測変換によらずにX+1回目のAD変換を実行することによって全ビットのAD変換値を逐次比較方式によって決定する(ステップS116)。以下、パラメータXの値を1ずつ増加しながら、ステップS104以降の各ステップが繰り返される。
On the other hand, when the analog value corresponding to the predicted upper limit value is smaller than the input signal Ain or the analog value corresponding to the predicted lower limit value is larger than the input signal Ain (NO in step S115), the
[AD変換装置4の効果]
実施の形態4のAD変換装置4では、各回のAD変換を実行する前に、入力信号が予測範囲に入っているか否かが判定されるので、異常(予測範囲外)という結果になっても変化量蓄積レジスタR1〜Rpを初期化する必要がない。そして、異常の場合には、予測変換を用いずにAD変換が実行されるので、実施の形態3の場合よりも信頼性の高いAD変換結果を得ることができる。
[Effect of AD conversion device 4]
In the
<実施の形態5>
[AD変換装置5の構成]
図16は、この発明の実施の形態5によるAD変換装置5の構成を示すブロック図である。実施の形態5のAD変換装置5は、実施の形態2のAD変換装置2と実施の形態3のAD変換装置3とを組み合せたものである。すなわち、図16において、変換値予測回路30Aは、予測ビット制御レジスタ35をさらに含む点で、実施の形態3で説明した図12の変換値予測回路30と異なる。予測ビット制御レジスタ35には、予測値を設定するビット数の最大値Mが格納される。MSBを含めた上位Mビットを予測対象ビットと称する。
<
[Configuration of AD Conversion Device 5]
FIG. 16 is a block diagram showing a configuration of an
図16の変換値予測回路30Aにおいて、一致ビット判定部34Aは、レジスタ32,33に保持されている予測最大値と予測最小値とを比較して、MSB側から1ビット以上連続して一致する予測対象ビットの有無を判定する。そして、一致ビット判定部34Aは、MSB側から連続して一致する予測対象ビットがあれば、その値を予測値として予測変換制御回路15に出力する。
In the conversion
異常検出回路25は、レジスタ20に保持されたX回目のAD変換結果を受けて、予測値が設定されたビットよりも下位側のビットのAD変換値が全て“0”または全て“1”となる異常状態(すなわち、AD変換結果が予測範囲外)となっているか否かを判定する。
The
異常検出回路25によってAD変換結果の異常が検出された場合には、リセット回路RSはレジスタR1〜Rpの値を初期化する。これによって、次回以降のAD変換で誤った予測値が用いられることを防止し、AD変換結果の信頼性を高めることができる。この場合、予測変換制御回路15は、今回と次回のAD変換では、変換値予測回路による予測値を利用せずに逐次比較方式で全ビットのAD変換値を決定する。
When the
さらに、異常検出回路25によってAD変換結果の異常が検出された場合には、異常検出回路25は、予測ビット制御レジスタ35に設定されている最大値Mを減少させる。これによってAD変換の予測範囲を広げることができる。
Further, when an abnormality of the AD conversion result is detected by the
図16のその他の点は図1、図12で説明したとおりであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。 Since the other points of FIG. 16 are as described in FIGS. 1 and 12, the same or corresponding parts are denoted by the same reference numerals and description thereof will not be repeated.
[AD変換装置5によるAD変換動作]
図17は、図16のAD変換装置5の動作を示すフローチャートである。図17のフローチャートは、ステップS113に代えてステップS113Aが設けられている点で、図13のフローチャートと異なる。
[AD conversion operation by AD converter 5]
FIG. 17 is a flowchart showing the operation of the
図16、図17を参照して、ステップS112で、異常検出回路25は、サンプルホールド回路10に保持されているアナログ入力信号Ainが予測範囲内か否か、すなわち、予測値が与えられたビットよりも下位のビットのAD変換値が全て“0”または全て“1”になっていないかどうかを判定する。この判定の結果、アナログ入力信号Ainが予測範囲外の場合に(ステップS112でNG)、ステップS113Aに処理が進む。
16 and 17, in step S112, the
ステップS113Aにおいて、変化量蓄積レジスタR1〜Rpの値がリセットされる。さらに、異常検出回路25は、予測ビット制御レジスタ35に設定されている最大値Mを減少させる。これによってAD変換の予測範囲が広がる。その後ステップS101に処理が戻る。
In step S113A, the values of the change amount accumulation registers R1 to Rp are reset. Further, the
図17のフローチャートは、さらに、ステップS109,S110に代えてステップS109A,S110Aがそれぞれ設けられている点で、図13のフローチャートと異なる。 The flowchart of FIG. 17 further differs from the flowchart of FIG. 13 in that steps S109A and S110A are provided in place of steps S109 and S110, respectively.
ステップS109Aにおいて、図16の一致ビット判定部34Aは、ステップS108で算出された予測最大値と予測最小値とを比較して、MSBから連続して一致する予測対象ビットの有無を判定する。そして、次のステップS110Aで、一致ビット判定部34Aは、MSBから連続して一致した予測対象ビットの値によってX+1回目のAD変換に用いる予測値を生成し、生成した予測値を予測変換制御回路15に出力する。
In step S109A, the coincidence
図17のその他のステップは図2、図13で説明したとおりであるので、同一または相当するステップには同一の参照符号を付して説明を繰り返さない。 Other steps in FIG. 17 are as described in FIGS. 2 and 13, and thus the same or corresponding steps are denoted by the same reference numerals and description thereof will not be repeated.
[AD変換装置5の効果]
実施の形態5のAD変換装置5によれば、予測範囲外の信号が入力された場合に、予測値のビット数が削減されるので、その後のAD変換が予測範囲外となる確率を減らすことができる。
[Effect of AD conversion device 5]
According to the
<実施の形態5の変形例>
[AD変換装置6の構成]
図18は、この発明の実施の形態5の変形例によるAD変換装置6の構成を示すブロック図である。実施の形態5の変形例によるAD変換装置6は、実施の形態2のAD変換装置2と実施の形態4のAD変換装置4とを組み合わせたものである。すなわち、図18において、変換値予測回路30Cは、予測ビット制御レジスタ35をさらに含む点で、実施の形態4で説明した図14の変換値予測回路30Bと異なる。予測ビット制御レジスタ35には、予測値を設定するビット数の最大値Mが格納される。MSBを含めた上位Mビットを予測対象ビットと称する。
<Modification of
[Configuration of AD Conversion Device 6]
FIG. 18 is a block diagram showing a configuration of
図18の変換値予測回路30Cにおいて、一致ビット判定部34Cは、レジスタ32,33に保持されている予測最大値と予測最小値とを比較して、MSB側から1ビット以上連続して一致する予測対象ビットの有無を判定する。そして、一致ビット判定部34Aは、MSB側から連続して一致する予測対象ビットがあれば、その値を予測値として予測変換制御回路15に出力するともに、予測範囲の上限値および下限値を生成して予測変換制御回路15に出力する。
In the converted
図18のその他の点は図14の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。 The other points in FIG. 18 are the same as those in FIG. 14, and therefore, the same or corresponding parts are denoted by the same reference numerals and description thereof will not be repeated.
[AD変換装置6によるAD変換動作]
図19は、図18のAD変換装置6の動作を示すフローチャートである。図19のフローチャートは、ステップS109,S110に代えてステップS109A,S110Aがそれぞれ設けられている点で、図15のフローチャートと異なる。
[AD conversion operation by AD converter 6]
FIG. 19 is a flowchart showing the operation of the
ステップS109Aにおいて、図18の一致ビット判定部34Cは、ステップS108で算出された予測最大値と予測最小値とを比較して、MSBから連続して一致する予測対象ビットの有無を判定する。そして、次のステップS110Aで、一致ビット判定部34Aは、MSBから連続して一致した予測対象ビットの値によってX+1回目のAD変換に用いる予測値を生成し、生成した予測値を予測変換制御回路15に出力する。
In step S109A, the matching
図19のその他のステップは図2、図15で説明したとおりであるので、同一または相当するステップには同一の参照符号を付して説明を繰り返さない。 Other steps in FIG. 19 are the same as those described in FIGS. 2 and 15, and therefore the same or corresponding steps are denoted by the same reference numerals and description thereof will not be repeated.
[AD変換装置6の効果]
AD変換装置6によれば、予測範囲外の信号が入力された場合に、予測値のビット数が削減されるので、その後のAD変換が予測範囲外となる確率を減らすことができる。
[Effect of AD converter 6]
According to the
<実施の形態6>
[AD変換装置7の構成]
図20は、この発明の実施の形態6によるAD変換装置7の構成を示すブロック図である。図20の変化量記憶部23Bは、初期値設定回路ISを含む点で図1の変化量記憶部23と異なる。
<
[Configuration of AD Converter 7]
FIG. 20 is a block diagram showing a configuration of an
初期値設定回路ISは、変化量蓄積レジスタR1〜Rpの初期値を設定する。変化量蓄積レジスタR1〜Rpに初期値を設定することにより、第2回目のAD変換から予測変換を行なうことができる。 The initial value setting circuit IS sets initial values of the change amount accumulation registers R1 to Rp. By setting initial values in the change amount accumulation registers R1 to Rp, predictive conversion can be performed from the second AD conversion.
なお、各レジスタR1〜Rpの初期値として最大値(“11…1”)を設定した場合には、第1〜第p回目までのAD変換では予測変換が行なわれず、p+1回目から予測変換が行なわれることになる。 When the maximum value (“11... 1”) is set as the initial value of each register R1 to Rp, prediction conversion is not performed in the first to pth AD conversions, and prediction conversion is performed from the p + 1th time. Will be done.
[AD変換装置7によるAD変換動作]
図21は、図20のAD変換装置7の動作を示すフローチャートである。図21のフローチャートは、ステップS101の前にステップS119を含む点で図2のフローチャートと異なる。ステップS119では、変化量蓄積レジスタR1〜Rpの初期値が設定される。
[AD conversion operation by AD converter 7]
FIG. 21 is a flowchart showing the operation of the
なお、実施の形態6の場合には、第2回目のAD変換から予測変換が可能であるので、図2のフローチャートと異なり、図21のフローチャートにはステップS103が設けられていない。ステップS104〜S106は、第2回目以降(X≧2)から実行される。 In the case of the sixth embodiment, since predictive conversion is possible from the second AD conversion, step S103 is not provided in the flowchart of FIG. 21, unlike the flowchart of FIG. Steps S104 to S106 are executed from the second time onward (X ≧ 2).
<実施の形態7>
上記の各実施の形態において、変換値予測回路30,30A,30B,30Cは、動作状態および非動作状態のいずれかに切換え可能としてもよい。変換値予測回路30,30A,30B、30Cは、非動作状態のとき、AD変換に用いられる予測値を生成しない。この場合、AD変換部11は、通常の逐次比較方式で全ビットのAD変換値を決定する。変化量記憶部23,23A,23Bは変化量のモニターのみを行なう。
<
In each of the above-described embodiments, the conversion
<実施の形態8>
上記の各実施の形態において、変換値予測回路30,30A,30B,30Cは、AD変換によって求める全ビットのうち1または複数の特定ビットについては、前回までのAD変換結果によらずに予め設定された予測値を直接与えるようにしてもよい。この場合、変換値予測回路30,30A,30B,30Cは、これらの特定ビットを除く残余のビットのうち一部の予測値を、最大変化量抽出回路24によって抽出された最大変化量に基づいて決定する。
<Eighth embodiment>
In each of the embodiments described above, the conversion
上記の構成によれば、使用条件や動作時間に応じて値が固定できるビットが予め想定できる場合に、それ以外のビットについて予測変換を行なうことによって、さらなる高速化および低消費電力化が可能になる。 According to the above configuration, when a bit whose value can be fixed according to the use condition and operation time can be assumed in advance, by performing predictive conversion on the other bits, it is possible to further increase the speed and reduce the power consumption. Become.
<実施の形態9>
[実施の形態1〜8のAD変換装置の問題点]
図22は、これまで説明した各実施の形態によるAD変換装置の問題点について説明するための図である。図22では、入力信号Ainの電圧波形が実線で示される。入力信号Ainの入力電圧範囲は0〜5Vである。
<
[Problems of AD converters of first to eighth embodiments]
FIG. 22 is a diagram for explaining a problem of the AD converter according to each embodiment described so far. In FIG. 22, the voltage waveform of the input signal Ain is indicated by a solid line. The input voltage range of the input signal Ain is 0-5V.
図22を参照して、入力信号Ainの電圧値が入力電圧範囲の中央値2.5V付近の場合には、図1の予測最大値のMSBと予測最小値のMSBとが異なる確率が高くなる。この場合、MSBから連続して一致するビットが得られないので、全ビットのAD変換を行なうことになる。 Referring to FIG. 22, when the voltage value of input signal Ain is around the median value of 2.5 V in the input voltage range, the probability that the predicted maximum value MSB and the predicted minimum value MSB in FIG. . In this case, since consecutively matching bits cannot be obtained from the MSB, AD conversion of all bits is performed.
たとえば、図22で前回の入力電圧がV1の場合には、予測最大値と予測最小値のいずれも2.5Vよりも大きいので、予測最大値のMSBと予測最小値のMSBはいずれも“1”となり、少なくともMSBについては予測値を設定することができる。 For example, in FIG. 22, when the previous input voltage is V1, since both the predicted maximum value and the predicted minimum value are larger than 2.5V, the MSB of the predicted maximum value and the MSB of the predicted minimum value are both “1”. “, And at least the predicted value can be set for the MSB.
ところが、図22において前回の入力電圧がV3の場合には、予測最大値は2.5Vよりも大きくなる(MSBは“1”)のに対して、予測最小値は2.5Vよりも小さくなる(MSBは“0”)。この場合、今回の入力電圧V4が予測範囲の中に入っているのにもかかわらず、予測変換を行なうことができない。図22において、前回の入力電圧がV5であり、今回の入力電圧がV6である場合も同様である。 However, in FIG. 22, when the previous input voltage is V3, the predicted maximum value is larger than 2.5V (MSB is “1”), whereas the predicted minimum value is smaller than 2.5V. (MSB is “0”). In this case, prediction conversion cannot be performed even though the current input voltage V4 is within the prediction range. In FIG. 22, the same applies when the previous input voltage is V5 and the current input voltage is V6.
実施の形態9によるAD変換装置8は、入力信号が入力範囲の中央付近で変動する場合でも、予測変換を可能にするものである。以下、具体的に説明する。
The
[AD変換装置8の構成]
図23は、この発明の実施の形態9によるAD変換装置8の構成を示すブロック図である。図23のAD変換装置8では、AD変換部11Bの構成および動作が図1のAD変換装置1のAD変換部11と異なる。さらに、図23のAD変換装置8は、図1と同じ第1の変換値予測回路30の他に、第2の変換値予測回路41を含む点で図1のAD変換装置1と異なる。図23のその他の点は図1の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
[Configuration of AD Converter 8]
FIG. 23 is a block diagram showing a configuration of the
(AD変換部11Bの構成および動作)
図23を参照して、AD変換部11Bは、比較器12と、逐次比較レジスタ13と、DA変換器14と、予測変換制御回路15Bと、MSB判定回路40とを含む。このうち、比較器12、逐次比較レジスタ13、およびDA変換器14は図1の場合と同じである。
(Configuration and operation of
Referring to FIG. 23,
予測変換制御回路15Bは、第1または第2の変換値予測回路30,41から受けた予測結果に基づいて、逐次比較レジスタ13の上位ビットに予測値を設定する。AD変換部11Bは、予測値が設定されたビット以外について逐次比較方式によってAD変換値を決定する。さらに、以下に詳しく説明するように、AD変換部11Bは、全ビットのAD変換に先行してMSBのAD変換値のみを逐次比較方式によって決定する場合がある。
The prediction
MSB判定回路40は、AD変換部11Bが決定した今回のMSBのAD変換値を受けて、レジスタ20に保持されている前回(X回目)のAD変換結果のMSBと比較し、前回(X回目)と今回(X+1回目)とでMSBが変化したか否かを判定する。
The
(第2の変換値予測回路41の構成および動作)
第2の変換値予測回路41は、一致ビット判定部34によってMSBから連続して一致するビットが得られなかった場合(すなわち、予測最大値のMSBと予測最小値のMSBとが異なる場合)、もしくは、MSB判定回路40によって前回(X回目)と今回(X+1回目)とでMSBが変化していると判定された場合に、AD変換の予測値を生成するために設けられている。図23に示すように、変換値予測回路41は、有効ビット数抽出回路43と、予測値設定回路44と、選択回路42とを含む。
(Configuration and operation of second conversion value prediction circuit 41)
The second conversion value prediction circuit 41, when the coincidence
有効ビット数抽出回路43は、最大変化量抽出回路24によって抽出された最大変化量について、MSB側から見て最初に“1”が現れるビット(言い換えると、最大変化量の有効ビット数K)を抽出する。全ビット数をNとして、MSB側からLビット目に最初に“1”が現れるとすると、最大変化量の有効ビット数Kは、N−(L−1)である。
The effective bit
予測値設定回路44は、今回(X+1回目)のMSBが“1”の場合、MSB側から数えて第2ビット目から第(L−1)ビット目(すなわち、第(N−K)ビット目)までの各ビットの予測値を“0”にする。予測値設定回路44は、今回(X+1回目)のMSBが“0”の場合、MSB側から数えて第2ビット目から第(L−1)ビット目(すなわち、第(N−K)ビット目)までの各ビットの予測値を“1”にする。
When the MSB of this time (X + 1) is “1”, the predicted
なお、予測値設定回路44は、最大変化量の有効ビット数KがNまたはN−1の場合(すなわち、フルスケールに近い場合)、言い換えると、L=1またはL=2の場合には予測値を設定しない。この場合、AD変換部11Bは、予測変換を行なわずに、既にAD変換値が確定しているMSBを除いて、MSBの次のビットからLSBまでを逐次比較方式によって決定する。
Note that the prediction
選択回路42は、予測最大値のMSBと予測最小値のMSBが一致しない場合、もしくは、前回(X回目)のAD変換結果のMSBと今回(X+1回目)のMSBとが一致しない場合に、予測値設定回路44によって生成された予測値を今回(X+1回目)のAD変換の予測値に選択する。選択回路42は、それ以外の場合には、一致ビット判定部34によって生成された予測値を今回(X+1回目)のAD変換の予測値に選択する。
The
[AD変換の具体例]
図24は、図23のAD変換装置8によるAD変換の具体例について説明するための図である。図24には、8ビットの分解能のAD変換において、前回(X回目)のAD変換結果が“0111_1110”であり、抽出された最大変化量が“0000_0110”となる例が記載されている。
[Specific examples of AD conversion]
FIG. 24 is a diagram for explaining a specific example of AD conversion by the
実施の形態1で説明したように、図23の第1の変換値予測回路30の演算器31は、予測最大値(“1000_0100”)および予測最小値(“0111_1000”)を算出して、レジスタ32,33にそれぞれ記憶させる。一致ビット判定部34は、予測最大値と予測最小値とを比較して、MSBから連続して一致するビットの有無を判定する。図24に示す例では、予測最大値のMSBと予測最小値のMSBが異なるのでMSBから連続して一致するビットはない。このため、今回(X+1回目)のAD変換結果が“1000_0010”となっていて、予測最大値と予測最小値の間にあったとしても、予測変換を行なうことができない。
As described in the first embodiment, the
一方、本実施の形態の場合には、まず、AD変換部11Bが、今回の入力信号Ainに対応したMSBのAD変換値である“1”を確定する。さらに、有効ビット数抽出回路43が、最大変化量(“0000_0110”)について最初に“1”が現れるビットである第2ビット(MSBから6ビット目)を抽出する(すなわち、最大変化量の有効ビット数は3である)。これらの結果を受けて、予測値設定回路44は、MSB側から数えて第2ビット目から第5ビット目(第6ビットから第3ビットまで)の予測値を“0”(MSBの値を反転したもの)に設定する。この予測値は、選択回路42によって選択されることによって、予測変換制御回路15Bに出力される。
On the other hand, in the case of the present embodiment, first, the
[AD変換装置8によるAD変換動作]
図25は、AD変換装置8によるAD変換手順を示したフローチャートである。図23、図25を参照して、ステップS201で、X回目のAD変換結果がレジスタ20に格納されると、変化量算出回路22がX回目とX−1回目との変化量を算出し、最大変化量抽出回路24は、X回目までの所定回数のAD変換結果に基づいて最大変化量を抽出する。第1の変換値予測回路30の演算器31は、X回目のAD変換結果と抽出された最大変化量に基づいて、予測最大値(X回目のAD変換結果+最大変化量)および予測最小値(X回目のAD変換結果−最大変化量)を算出してレジスタ32,33に格納する。
[AD conversion operation by AD converter 8]
FIG. 25 is a flowchart showing an AD conversion procedure by the
次のステップS202で、一致ビット判定部34は、予測最大値と予測最小値とを比較して、MSBから1ビット以上連続して一致するビット(不変ビットと称する)が有るか否かを判定する。不変ビットがある場合には(ステップS202でYES)、予測変換制御回路15Bは、不変ビットの値を予測値に設定する(ステップS203)。その後、ステップS209で、AD変換部11Bは、不変ビットよりも下位側(Lビット目からLSBまで)の各ビットのAD変換値を逐次比較方式で決定する。こうして、X+1回目のAD変換が完了する。
In the next step S202, the matching
一方、不変ビットが無い場合(予測最大値のMSBと予測最小値のMSBが一致しない場合)には(ステップS202でNO)、AD変換部11Bは、サンプルホールド回路10に保持されている入力信号Ainに基づいて、X+1回目のAD変換におけるMSBの値のみを決定する(ステップS204)。
On the other hand, when there is no invariant bit (when the MSB of the predicted maximum value and the MSB of the predicted minimum value do not match) (NO in step S202), the
次のステップS205で、有効ビット数抽出回路43は、最大変化量抽出回路24で抽出された最大変化量について、MSB側から見て最初に“1”が現れるビット(MSBからLビット目とする)を抽出する。
In the next step S205, the effective bit
次に、予測値設定回路44は、ステップSS204で確定したMSBが“1”の場合(ステップS206でYES)、MSBの次のビットから第L−1ビット目までの予測値を“0”に設定する(ステップS207)。予測値設定回路44は、ステップS204で確定したMSBが“0”の場合(ステップS206でNO)、MSBの次のビットから第L−1ビット目までの予測値を“1”に設定する(ステップS208)。なお、予測値設定回路44は、最大変化量の有効ビット数KがNまたはN−1の場合、すなわち、L=1またはL=2の場合には予測値を設定しない。この場合、予測変換制御回路15Bは、予測変換を行なわずに、MSBの次のビットからLSBまでのAD変換値を逐次比較方式によって決定する。
Next, when the MSB determined in step SS204 is “1” (YES in step S206), the predicted
ステップS207,S208で予測値が決定されると、次のステップS209で、AD変換部11Bは、Lビット目からLSBまでのAD変換値を逐次比較方式で決定する。こうして、X+1回目のAD変換が完了する。
When the predicted values are determined in steps S207 and S208, in the next step S209, the
[AD変換動作の変形例]
図26は、図25のAD変換手順の変形例を示すフローチャートである。図25、図26を参照して、変形例によるAD変換手順では、サンプルホールド回路10によって新しい入力信号Ainがサンプリングされる度に、逐次比較方式によってMSBの値を決定するステップS204が最初に必ず実行される。
[Modification of AD conversion operation]
FIG. 26 is a flowchart showing a modification of the AD conversion procedure of FIG. Referring to FIGS. 25 and 26, in the AD conversion procedure according to the modification, every time a new input signal Ain is sampled by the sample and hold
次のステップS210で、MSB判定回路40は、前回(X回目)のAD変換結果のMSBと比較して、ステップS204で決定した今回(X+1回目)のMSBが変化しているか否かを判定する。前回からMSBが変化していない場合には(ステップS204でNO)、ステップS201に処理が進む。
In the next step S210, the
ステップS201で、最大変化量抽出回路24は、X回目までの所定回数のAD変換結果に基づいて最大変化量を抽出する。第1の変換値予測回路30の演算器31は、予測最大値(X回目のAD変換結果+最大変化量)および予測最小値(X回目のAD変換結果−最大変化量)を算出してレジスタ32,33に格納する。
In step S201, the maximum change
次のステップS203で、一致ビット判定部34は、予測最大値と予測最小値とを比較して、MSBから1ビット以上連続して一致するビット(不変ビット)を検出する。予測変換制御回路15Bは、検出した不変ビットの値を予測値に設定する。その後、ステップS209で、AD変換部11Bは、検出した不変ビットよりも下位のLビット目からLSBまでのAD変換値を逐次比較方式で決定する。こうして、X+1回目のAD変換が完了する。
In the next step S203, the matching
一方、前回からMSBが変換している場合には(ステップS210でYES)、ステップS205に処理が進む。以降の手順(ステップS205〜S209)は、図25の場合と同じであるので、同一のステップには同一の参照符号を付して説明を繰り返さない。 On the other hand, if the MSB has been converted since the previous time (YES in step S210), the process proceeds to step S205. Since the subsequent procedures (steps S205 to S209) are the same as those in FIG. 25, the same steps are denoted by the same reference numerals and description thereof will not be repeated.
[実施の形態9の効果]
上記のように実施の形態9のAD変換装置8によれば、入力信号Ainが入力電圧範囲の中央値付近で変動するために、第1の変換値予測回路30で算出される予測最大値のMSBと予測最小値のMSBが異なっている場合や、前回のAD変換値のMSBと今回のAD変換値のMSBとが異なる場合でも、予測変換が可能になる。このため、逐次比較方式によってAD変換を実施するビット数を削減することができるので、AD変換時間を短縮し、消費電力を低減することができる。
[Effect of Embodiment 9]
As described above, according to the
<実施の形態10>
[AD変換装置9の動作]
図27は、この発明の実施の形態10によるAD変換装置9の構成を示すブロック図である。図27のAD変換装置9は、異常検出回路25をさらに含む点で図23のAD変換装置8と異なる。異常検出回路25は、実施の形態3の図12で説明したものと同様のものであり、AD変換結果が異常(予測範囲外)であるか否かを検出する。具体的には、異常検出回路25は、予測値が設定されたビットよりも下位側のビットのAD変換値が、全て“0”または全て“1”になっているか否かを検出する。
<
[Operation of AD converter 9]
FIG. 27 is a block diagram showing a configuration of the
予測変換制御回路15Bは、AD変換結果が異常(予測範囲外)であることが検出された場合には、逐次比較方式で全ビットのAD変換を再度実行する。さらに、変化量蓄積レジスタR1〜Rpの値が初期化される。これによって、次回以降のAD変換で誤った予測値が用いられることを防止し、AD変換結果の信頼性を高めることができる。
When it is detected that the AD conversion result is abnormal (out of the prediction range), the predictive
図27のその他の点は図23の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。 The other points in FIG. 27 are the same as those in FIG. 23, and therefore the same or corresponding parts are denoted by the same reference numerals and description thereof will not be repeated.
[AD変換装置9の効果]
実施の形態10のAD変換装置9では、各回のAD変換を実行後に、AD変換結果が異常(すなわち入力信号が予測範囲外)となっているか否かが判定される。そして、AD変換結果が異常の場合には、変化量蓄積レジスタR1〜Rpを初期化するとともに、予測変換を用いずにAD変換が再実行されるので、信頼性の高いAD変換結果を得ることができる。
[Effect of AD converter 9]
In the
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The embodiment disclosed this time must be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
1〜9 アナログ・デジタル変換装置、10 サンプルホールド回路、11,11A,11B AD変換部、12 比較器、13 逐次比較レジスタ、14 DA変換器、15,15A,15B 予測変換制御回路、16 予測変換制御レジスタ、17 コンペアレジスタ、20,21,32,33 レジスタ、22 変化量算出回路、23,23A,23B 変化量記憶部、24 最大変化量抽出回路、25,26 異常検出回路、30,30A,30B,30C,41 変換値予測回路、31 演算器、34,34A,34B,34C 一致ビット判定部、35 予測ビット制御レジスタ、36 予測範囲確認値生成部、40 MSB判定回路、42 選択回路、43 有効ビット数抽出回路、44 予測値設定回路、IS 初期値設定回路、R1〜Rp 変化量蓄積レジスタ、RS リセット回路。 1 to 9 Analog / digital conversion device, 10 sample hold circuit, 11, 11A, 11B AD converter, 12 comparator, 13 successive approximation register, 14 DA converter, 15, 15A, 15B prediction conversion control circuit, 16 prediction conversion Control register, 17 compare register, 20, 21, 32, 33 register, 22 variation calculation circuit, 23, 23A, 23B variation storage unit, 24 maximum variation extraction circuit, 25, 26 abnormality detection circuit, 30, 30A, 30B, 30C, 41 Conversion value prediction circuit, 31 arithmetic unit, 34, 34A, 34B, 34C coincidence bit determination unit, 35 prediction bit control register, 36 prediction range confirmation value generation unit, 40 MSB determination circuit, 42 selection circuit, 43 Effective bit number extraction circuit, 44 predicted value setting circuit, IS initial value setting circuit, R1 to Rp Change accumulation register, RS reset circuit.
Claims (13)
前記サンプルホールド回路によって現在保持されている入力信号を、前回までに得られたAD変換結果を利用してAD変換する変換部と、
前記変換部によって入力信号のAD変換が実行される度に、新たに得られたAD変換結果と1つ前に得られたAD変換結果との変化量を算出する変化量算出部と、
前回までのAD変換結果に基づいて前記変化量算出部によって算出された所定数の変化量を記憶する変化量記憶部と、
前記変化量記憶部に記憶されている所定数の変化量のうちで最大変化量を抽出する最大変化量抽出部と、
前記最大変化量抽出部によって抽出された最大変化量に基づいて、AD変換によって求める全ビットのうちの1または複数ビットの予測値を決定する変換値予測部とを備え、
前記変換部は、前記変換値予測部によって予測値が決定された1または複数ビットを除く残余のビットの値を逐次比較方式によって決定する、アナログ・デジタル変換装置。 A sample hold circuit that samples the input signal and holds it until the next sampling;
A conversion unit that AD-converts an input signal currently held by the sample-and-hold circuit using an AD conversion result obtained up to the previous time;
A change amount calculation unit that calculates a change amount between a newly obtained AD conversion result and the previous AD conversion result each time AD conversion of an input signal is executed by the conversion unit;
A change amount storage unit that stores a predetermined number of change amounts calculated by the change amount calculation unit based on the previous AD conversion results;
A maximum change amount extraction unit for extracting a maximum change amount from a predetermined number of change amounts stored in the change amount storage unit;
A conversion value prediction unit that determines a prediction value of one or a plurality of bits out of all bits obtained by AD conversion based on the maximum change amount extracted by the maximum change amount extraction unit;
The analog-to-digital conversion apparatus, wherein the conversion unit determines a value of remaining bits excluding one or a plurality of bits for which a prediction value is determined by the conversion value prediction unit, by a successive comparison method.
前記変換値予測部は、最上位ビットから1ビット以上連続して一致する1または複数の不変ビットがある場合には、前記1または複数の不変ビットの全部または最上位ビット側の一部の値を、今回のAD変換の予測値に決定する、請求項1に記載のアナログ・デジタル変換装置。 The conversion value prediction unit calculates a prediction maximum value by adding the maximum change amount extracted by the maximum change amount extraction unit to the previous AD conversion result, and the maximum change extracted by the maximum change amount extraction unit A prediction minimum value is calculated by subtracting the amount from the previous AD conversion result, and it is determined whether or not the calculated prediction maximum value and the prediction minimum value continuously match one or more bits from the most significant bit;
When there is one or a plurality of invariant bits that continuously match one or more bits from the most significant bit, the conversion value predicting unit determines all of the one or a plurality of invariant bits or a partial value on the most significant bit side. The analog / digital conversion apparatus according to claim 1, wherein: is determined as a predicted value of the current AD conversion.
前記変換値予測部は、前記1または複数の不変ビットのビット数が最大値Mよりも大きい場合は、算出した予測最大値または予測最小値のうち上位Mビットの値を今回のAD変換の予測値に決定し、
前記変換値予測部は、前記1または複数の不変ビットのビット数が設定された最大値M以下の場合には、前記1または複数の不変ビットの全部の値を今回のAD変換の予測値に決定する、請求項2に記載のアナログ・デジタル変換装置。 A maximum value M is preset for the number of bits for which the predicted value is determined by the converted value predicting unit,
When the number of bits of the one or more invariant bits is larger than the maximum value M, the conversion value prediction unit predicts the value of the upper M bits of the calculated prediction maximum value or prediction minimum value for the current AD conversion. Determine the value,
When the number of bits of the one or more invariant bits is equal to or less than the set maximum value M, the conversion value prediction unit converts all the values of the one or more invariant bits into prediction values for the current AD conversion. The analog-to-digital converter according to claim 2, wherein the analog-to-digital converter is determined.
前記変換値予測部は、前記1または複数の不変ビットのビット数が最大値Mよりも大きい場合は、算出した予測最大値または予測最小値のうち上位Mビットの値を今回のAD変換の予測値に決定し、
前記変換値予測部は、前記1または複数の不変ビットのビット数が設定された最大値M以下の場合には、前記1または複数の不変ビットの全部の値を今回のAD変換の予測値に決定し、
前記異常判定部が異常と判定した場合には、前記変換値予測部は、最大値Mの設定値を現在の設定値よりも小さな値に変更し、変更後の最大値Mに従って今回のAD変換に用いられる予測値を決定する、請求項4または5に記載のアナログ・デジタル変換装置。 A maximum value M is preset for the number of bits for which the predicted value is determined by the converted value predicting unit,
When the number of bits of the one or more invariant bits is larger than the maximum value M, the conversion value prediction unit predicts the value of the upper M bits of the calculated prediction maximum value or prediction minimum value for the current AD conversion. Determine the value,
When the number of bits of the one or more invariant bits is equal to or less than the set maximum value M, the conversion value prediction unit converts all the values of the one or more invariant bits into prediction values for the current AD conversion. Decide
When the abnormality determination unit determines that there is an abnormality, the conversion value prediction unit changes the set value of the maximum value M to a value smaller than the current set value, and the current AD conversion according to the changed maximum value M The analog / digital conversion apparatus according to claim 4, wherein a prediction value used in the determination is determined.
前記変換値予測部は、決定された今回の最上位ビットの値が前回のAD変換結果の最上位ビットの値から変化している場合には、今回のAD変換で求めるNビットから最上位ビットと前記最大変化量抽出部によって抽出された最大変化量の有効ビット数Kに対応するビットとを除いた、第2番目から第(N−K)番目までの各ビットの予測値を、前記変換部によって決定された最上位ビットの値を反転した値に決定する、請求項1に記載のアナログ・デジタル変換装置。 The conversion unit determines the value of the most significant bit of the digital value corresponding to the input signal currently held by the sample and hold circuit by a successive approximation method,
When the value of the most significant bit determined this time has changed from the value of the most significant bit of the previous AD conversion result, the conversion value predicting unit determines from the N bit to the most significant bit obtained in the current AD conversion. And the predicted value of each bit from the second to the (N−K) th, excluding the bits corresponding to the number K of effective bits of the maximum variation extracted by the maximum variation extraction unit, The analog / digital conversion apparatus according to claim 1, wherein the value of the most significant bit determined by the unit is determined to be an inverted value.
前記変換値予測部は、最上位ビットの次のビットから1ビット以上連続して一致する1または複数の不変ビットがある場合には、前記1または複数の不変ビットの全部または最上位ビット側の一部の値を、今回のAD変換の予測値に決定する、請求項9に記載のアナログ・デジタル変換装置。 If the value of the most significant bit of the current time coincides with the value of the most significant bit of the previous time, the conversion value prediction unit determines the maximum change amount extracted by the maximum change amount extraction unit as a result of the previous AD conversion To calculate the predicted maximum value by subtracting the maximum change amount extracted by the maximum change amount extraction unit from the previous AD conversion result, and calculate the predicted maximum value and the prediction It is determined whether the minimum value and the next bit after the most significant bit continuously match one or more bits.
When there is one or a plurality of invariant bits that continuously match one or more bits from the bit next to the most significant bit, the conversion value predicting unit determines that all or one of the one or more invariant bits or The analog / digital conversion apparatus according to claim 9, wherein a part of the values is determined as a predicted value of the current AD conversion.
前記所定数のレジスタの各々には初期値が予め設定される、請求項1または2に記載のアナログ・デジタル変換装置。 The change amount storage unit includes a predetermined number of registers for storing the predetermined number of change amounts, respectively.
The analog / digital conversion apparatus according to claim 1, wherein an initial value is preset in each of the predetermined number of registers.
前記変換値予測部は、非動作状態のとき、今回のAD変換に用いられる1または複数の予測値の決定を行わず、
前記変換部は、前記変換値予測部が非動作状態のとき、逐次比較方式で全ビットの変換値を決定する、請求項1または2に記載のアナログ・デジタル変換装置。 The conversion value prediction unit can be switched between an operating state and a non-operating state,
The conversion value prediction unit does not determine one or more prediction values used for the current AD conversion when in the non-operating state,
The analog / digital conversion apparatus according to claim 1, wherein the conversion unit determines conversion values of all bits by a successive approximation method when the conversion value prediction unit is in an inoperative state.
前記変換値予測部は、1または複数の特定ビットを除く残余のビットのうち一部を、前記最大変化量抽出部によって抽出された最大変化量に基づいて決定する、請求項1に記載のアナログ・デジタル変換装置。 The conversion value prediction unit gives a prediction value set in advance for one or a plurality of specific bits among all bits obtained by AD conversion, regardless of the previous AD conversion result,
2. The analog according to claim 1, wherein the conversion value prediction unit determines a part of the remaining bits excluding one or a plurality of specific bits based on the maximum change amount extracted by the maximum change amount extraction unit. -Digital conversion device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011223950A JP2013085134A (en) | 2011-10-11 | 2011-10-11 | Analog-digital conversion device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011223950A JP2013085134A (en) | 2011-10-11 | 2011-10-11 | Analog-digital conversion device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013085134A true JP2013085134A (en) | 2013-05-09 |
Family
ID=48529880
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011223950A Pending JP2013085134A (en) | 2011-10-11 | 2011-10-11 | Analog-digital conversion device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2013085134A (en) |
-
2011
- 2011-10-11 JP JP2011223950A patent/JP2013085134A/en active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6563349B2 (en) | Circuit and method for detection and correction of DAC mismatch error in ADC | |
CN104052478B (en) | System and method for the background calibration of ADC reference voltages | |
US9432046B1 (en) | Successive approximation analog-to-digital converter | |
US20160191072A1 (en) | Reduction of input dependent capacitor dac switching current in flash-sar analog-to-digital converters | |
EP2546992A1 (en) | Stochastic A/D converter and method for using the same | |
EP3447921B1 (en) | Hybrid successive approximation register analog to digital converter | |
US10432213B1 (en) | Successive approximation register (SAR) analog to digital converter (ADC) with overlapping reference voltage ranges | |
US10630304B1 (en) | Sub-ranging analog-to-digital converter | |
US11876652B2 (en) | Direct digital sequence detection and equalization | |
JP2019165365A (en) | Signal processing device | |
JPH08256060A (en) | Comparative a/d converter | |
CN115833835A (en) | Successive approximation type analog-to-digital converter, oversampling method and device | |
JP6213570B2 (en) | A / D converter and calibration method of A / D converter | |
JP5680796B2 (en) | ADC with resolution detector and variable dither | |
US8130129B2 (en) | Analog-to-digital conversion | |
US9941896B2 (en) | Analog to digital converter error rate reduction | |
KR100884166B1 (en) | Ad/da conversion compatible device | |
JP2006108893A (en) | Method and device for sequential comparison type ad conversion | |
JP2013085134A (en) | Analog-digital conversion device | |
TW201349755A (en) | Multiplying analog-to-digital converter and pipeline analog-to-digital converter using the same | |
US10505557B2 (en) | Analog-to-digital converter, electronic device, and method of controlling analog-to-digital converter | |
WO2019113772A1 (en) | Method for analog-digital conversion and analog-digital converter | |
CN113098519A (en) | Pre-adding circuit for expanding single-bit coherent accumulation algorithm | |
JP6225240B2 (en) | Integrated circuit | |
JP2012253717A (en) | Ad conversion circuit |