JP2013085134A - Analog-digital conversion device - Google Patents
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Abstract
Description
この発明は、アナログ・デジタル変換装置に関し、特に逐次比較方式のアナログ・デジタル変換装置に関する。 The present invention relates to an analog / digital converter, and more particularly to a successive approximation type analog / digital converter.
逐次比較型のアナログ・デジタル（ＡＤ：Analog-to-Digital）変換装置は、基準電圧とアナログ入力電位の比較を、そのＡＤ変換装置の分解能に応じたビット数だけ繰り返すことによって変換結果を得る。この方式のＡＤ変換装置は、変換に時間がかかること、および、電位比較を繰り返すため、変換時の消費電力が大きいという問題がある。そこで、前回までの変換結果を利用して一部のビットを予測することによって、変換するビット数を削減する技術が提案されている。 A successive approximation type analog-to-digital (AD) conversion device obtains a conversion result by repeating a comparison between a reference voltage and an analog input potential by the number of bits corresponding to the resolution of the AD conversion device. This type of AD converter has problems that it takes a long time for conversion and that the power consumption during conversion is large because potential comparison is repeated. Therefore, a technique has been proposed in which the number of bits to be converted is reduced by predicting some bits using the conversion results up to the previous time.
たとえば、特開２００６−１０８８９３号公報（特許文献１）に記載されたｎビットの分解能のＡＤ変換装置は、前ｉ回（ｉは２以上の整数）の変換結果を互いに比較することにより、前記前ｉ回の変換結果における最上位ビットからの連続した一致ビットの数ｎ'を検出する。そして、このＡＤ変換装置は、今回の変換時には、ＡＤ変換を下位側の（ｎ−ｎ'）ビットについてのみ行い、上位側ｎ'ビットについては前記前ｉ回の変換結果の上位側ｎ'ビットのデータを利用する。 For example, an AD converter having an n-bit resolution described in Japanese Patent Application Laid-Open No. 2006-108893 (Patent Document 1) compares the conversion results i previous (i is an integer of 2 or more) with each other, thereby The number n ′ of consecutive matching bits from the most significant bit in the previous i conversion results is detected. The AD converter performs AD conversion only on the lower (n−n ′) bits at the time of the current conversion, and the upper n ′ bits of the previous i conversion results for the upper n ′ bits. Use the data.
上記に関連する技術として、特開平５−３４３９９５号公報（特許文献２）には、ＡＤ変換されたデジタル信号の冗長部分を削減するための技術が開示されている。具体的にこの文献に記載のＡＤ変換装置は、入力されたアナログ信号の最大値及び最小値をそれぞれ検出し、検出した最大値及び最小値をそれぞれ記憶する。そして、このＡＤ変換装置は、記憶した最大値と最小値の差が予め設定されたデジタル信号の最大値になるように入力アナログ信号をＡＤ変換する。 As a technique related to the above, Japanese Patent Application Laid-Open No. 5-343959 (Patent Document 2) discloses a technique for reducing redundant portions of a digital signal after AD conversion. Specifically, the AD converter described in this document detects the maximum value and the minimum value of the input analog signal, and stores the detected maximum value and minimum value, respectively. The AD conversion apparatus AD converts the input analog signal so that the difference between the stored maximum value and minimum value becomes the maximum value of the preset digital signal.
上記の特開２００６−１０８８９３号公報（特許文献１）に記載された技術は、前回までの変換結果の範囲から、今回のアナログ入力の範囲を予測する。そのため、この技術は、比較的安定したアナログ入力値が得られる用途には適しているが、入力値の変動が大きい場合には予測はずれを起こしやすいという問題がある。予測はずれを起こした場合はリカバリー処理として、通常通り全ビットのＡＤ変換を実施することとなる。 The technique described in the above Japanese Unexamined Patent Publication No. 2006-108893 (Patent Document 1) predicts the current analog input range from the previous conversion result range. For this reason, this technique is suitable for applications in which relatively stable analog input values can be obtained, but there is a problem that prediction is liable to occur when the input values fluctuate greatly. When a misprediction occurs, AD conversion of all bits is performed as usual as a recovery process.
この発明は、上記の問題点を考慮してなされたものである。この発明の目的は、前回までのＡＤ変換結果を利用して予測変換を行なう逐次比較方式のＡＤ変換装置において、従来よりも予測精度を向上させることで、予測はずれを起こし難くすることである。 The present invention has been made in consideration of the above problems. An object of the present invention is to make it difficult to cause misregistration by improving prediction accuracy in a successive approximation type AD conversion apparatus that performs prediction conversion using AD conversion results up to the previous time.
この発明の実施の一形態によるアナログ・デジタル変換装置は、サンプルホールド回路と、変換部と、変化量算出部と、変化量記憶部と、最大変化量抽出部と、変換値予測部とを備える。サンプルホールド回路は、入力信号をサンプリングして次のサンプリング時まで保持する。変換部は、サンプルホールド回路によって現在保持されている入力信号を、前回までに得られたＡＤ変換結果を利用してＡＤ変換する。変化量算出部は、変換部によって入力信号のＡＤ変換が実行される度に、新たに得られたＡＤ変換結果と１つ前に得られたＡＤ変換結果との変化量を算出する。変化量記憶部は、前回までのＡＤ変換結果に基づいて変化量算出部によって算出された所定数の変化量を記憶する。最大変化量抽出部は、変化量記憶部に記憶されている所定数の変化量のうちで最大変化量を抽出する。変換値予測部は、最大変化量抽出部によって抽出された最大変化量に基づいて、ＡＤ変換によって求める全ビットのうちの１または複数ビットの予測値を決定する。変換部は、変換値予測部によって予測値が決定された１または複数ビットを除く残余のビットの値を逐次比較方式によって決定する。 An analog-digital conversion apparatus according to an embodiment of the present invention includes a sample hold circuit, a conversion unit, a change amount calculation unit, a change amount storage unit, a maximum change amount extraction unit, and a conversion value prediction unit. . The sample hold circuit samples the input signal and holds it until the next sampling. The conversion unit AD converts the input signal currently held by the sample hold circuit using the AD conversion results obtained up to the previous time. The change amount calculation unit calculates a change amount between the newly obtained AD conversion result and the previous AD conversion result every time AD conversion of the input signal is executed by the conversion unit. The change amount storage unit stores a predetermined number of change amounts calculated by the change amount calculation unit based on the previous AD conversion results. The maximum change amount extraction unit extracts the maximum change amount from a predetermined number of change amounts stored in the change amount storage unit. The conversion value prediction unit determines a prediction value of one or a plurality of bits among all the bits obtained by AD conversion based on the maximum change amount extracted by the maximum change amount extraction unit. The conversion unit determines the value of the remaining bits excluding one or a plurality of bits for which the prediction value is determined by the conversion value prediction unit by a successive approximation method.
上記の実施の形態によれば、前回までの複数回数のＡＤ変換結果に基づいて抽出された最大変化量にもとづいて今回のＡＤ変換値の予測を行なうので、従来よりも予測精度を上げることができる。 According to the above embodiment, the current AD conversion value is predicted based on the maximum amount of change extracted based on a plurality of AD conversion results up to the previous time. it can.
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The same or corresponding parts are denoted by the same reference numerals, and the description thereof will not be repeated.
＜実施の形態１＞
［ＡＤ変換装置１の構成］
図１は、この発明の実施の形態１によるＡＤ変換装置１の構成を示すブロック図である。図１を参照して、ＡＤ変換装置１は、サンプルホールド（Ｓ／Ｈ：Sample-and-Hold）回路１０と、ＡＤ変換部１１と、変換結果を格納するためのレジスタ２０，２１と、変化量算出回路２２と、算出した所定数の変化量を保持する変化量記憶部２３と、最大変化量抽出回路２４と、変換値予測回路３０とを含む。以下の説明では、ＡＤ変換装置１によるＡＤ変換の分解能をＮビットとする。
<
[Configuration of AD Converter 1]
FIG. 1 is a block diagram showing a configuration of an
（サンプルホールド回路１０）
サンプルホールド回路１０は、入力されたアナログ信号Ａｉｎをサンプリングして次のサンプリング時まで保持する。
(Sample hold circuit 10)
The sample hold
（ＡＤ変換部１１）
ＡＤ変換部１１は、サンプルホールド回路１０によって現在保持されている入力信号を、前回までに得られたＡＤ変換結果を利用してＡＤ変換する。具体的には、ＡＤ変換部１１は、比較器１２と、逐次比較レジスタ１３と、ＤＡ（Digital-to-Analog）変換器１４と、予測変換制御回路１５とを含む。
(AD converter 11)
The
予測変換制御回路１５を含まない場合のＡＤ変換部１１の構成は、通常の逐次比較方式と同じである。この場合の具体的なＡＤ変換処理手順は次のとおりである。
The configuration of the
まず始めに、逐次比較レジスタ１３は、最上位ビット（ＭＳＢ：Most Significant Bit）を“１”に設定して、Ｎビットのデジタル信号“１０…０”を出力する。逐次比較レジスタ１３の出力は、ＤＡ変換器１４によってアナログ信号に変換され比較器１２に出力される。比較器１２は、サンプルホールド回路１０に保持されたアナログ入力信号Ａｉｎと、ＤＡ変換器１４の出力とを比較する。この結果、サンプルホールド回路１０の出力が、ＤＡ変換器１４の出力以下の場合（すなわち、比較器１２の出力が“０”の場合）には、逐次比較レジスタ１３は、ＭＳＢを“０”に戻し、次のビットを“１”に設定して、Ｎビットのデジタル信号“０１０…０”を出力する。比較器１２は、再び、サンプルホールド回路１０の出力と、逐次比較レジスタ１３の出力信号のＤＡ変換結果とを比較する。
First, the successive approximation register 13 sets the most significant bit (MSB) to “1” and outputs an N-bit digital signal “10... 0”. The output of the
一方、サンプルホールド回路１０の出力のほうが、デジタル信号“１０…０”のＤＡ変換結果よりも大きい場合（すなわち、比較器１２の出力が“１”の場合）には、逐次比較レジスタ１３は、ＭＳＢを“１”にしたまま、次のビットを“１”に設定して、Ｎビットのデジタル信号“１１０…０”を出力する。比較器１２は、再び、サンプルホールド回路１０の出力と、逐次比較レジスタ１３の出力信号のＤＡ変換結果とを比較する。このようにして、最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ：Least Significant Bit）まで全ビット（ビット数Ｎ）のＡＤ変換値が決定される。
On the other hand, when the output of the
予測変換制御回路１５は、変換値予測回路３０による予測結果を格納するための予測変換制御レジスタ１６を含む。予測変換制御レジスタ１６には、ＡＤ変換で求めるＮビットのうちの上位Ｕビットの予測値が格納される（なお、このビット数Ｕは、前回までのＡＤ変換結果に応じて変動する）。予測変換制御回路１５は、ＡＤ変換処理の最初に、予測変換制御レジスタ１６に格納されているＵビットの予測値を逐次比較レジスタ１３の上位Ｕビットにそれぞれ出力する。逐次比較レジスタ１３は、この上位Ｕビットの予測値を利用して、それよりも下位の（Ｎ−Ｕ）ビット（第Ｕ＋１ビット目からＬＳＢまで）のＡＤ変換値を逐次比較方式によって決定する。
The prediction
（レジスタ２０，２１）
レジスタ２０は、ＡＤ変換部１１によって入力信号のＡＤ変換が実行される度に新たに得られたＮビットの変換結果を格納する。このときレジスタ２０に格納されていた１つ前のＡＤ変換結果は、レジスタ２１に転送される。
(Registers 20, 21)
The
（変化量算出回路２２）
変化量算出回路２２は、ＡＤ変換部１１によって入力信号ＡｉｎのＡＤ変換が実行される度に、新たに得られたＡＤ変換結果と１つ前に得られたＡＤ変換結果との変化量を算出する。具体的には、変化量算出回路２２は、レジスタ２０に保持されているＸ回目のＡＤ変換結果からレジスタ２１に保持されているＸ−１回目のＡＤ変換結果を減算する。
(Change amount calculation circuit 22)
The change
（変化量記憶部２３）
変化量記憶部２３は、変化量算出回路２２によって算出された変化量を現在までのｐ回分記憶する（ｐは予め設定される）。具体的に変化量記憶部２３は、変化量を蓄積するためのｐ個の変化量蓄積レジスタＲ１〜Ｒｐを含む。変化量算出回路２２によって算出された変化量はレジスタＲｐに保持される。このとき、これまでレジスタＲ２〜Ｒｐに保持されていた変化量は、レジスタＲ１〜Ｒｐ−１にそれぞれシフトされる。
(Change amount storage unit 23)
The change
（最大変化量抽出回路２４）
最大変化量抽出回路２４は、変化量記憶部２３に記憶されているｐ個の変化量の絶対値のうちの最大値（最大変化量）を抽出する。
(Maximum change extraction circuit 24)
The maximum change
（変換値予測回路３０）
変換値予測回路３０は、最大変化量抽出回路２４によって抽出された最大変化量と、レジスタ２０に保持されている前回（Ｘ回目）の変換結果とに基づいて、今回（Ｘ＋１回目）のＡＤ変換によって求める全ビット（Ｎビット）のうち上位１または複数ビット（Ｕビット）の予測値を生成する。具体的には、図１に示すように変換値予測回路３０は、演算器３１と、レジスタ３２，３３と、一致ビット判定部３４とを含む。
(Conversion value prediction circuit 30)
Based on the maximum change amount extracted by the maximum change
演算器３１は、最大変化量抽出回路２４によって抽出された最大変化量を前回（Ｘ回目）のＡＤ変換結果に加算することによって予測最大値を算出し、算出した予測最大値をレジスタ３２に保持する。予測最大値を算出する際にキャリーが発生した場合には、予測最大値は全ビット“１”とする。さらに、演算器３１は、最大変化量抽出回路２４によって抽出された最大変化量を前回（Ｘ回目）のＡＤ変換結果から減算することによって予測最小値を算出し、算出した予測最小値をレジスタ３２に保持する。予測最小値を算出する際にボローが発生した場合には、予測最小値は全ビット“０”とする。
The
一致ビット判定部３４は、レジスタ３２，３３に保持されている予測最大値と予測最小値とが、ＭＳＢから１ビット以上連続して一致するか否かを判定する。ＭＳＢから１ビット以上連続して一致する不変ビット（ビット数Ｃ、ただし、１≦Ｃ＜Ｎ）がある場合には、一致ビット判定部３４は、不変ビットの値を予測値として予測変換制御回路１５に出力する。
The coincidence
一方、ＭＳＢから１ビット以上連続して一致する不変ビットが無い場合（すなわち、予測最大値のＭＳＢと予測最小値のＭＳＢとが一致しない場合）には、予測変換制御回路１５は予測値を設定できない。この場合、ＡＤ変換部１１は、予測変換を行なわずに逐次比較方式によって入力信号Ａｉｎに対応する全ビットのＡＤ変換値を決定する。
On the other hand, when there is no invariant bit that continuously matches one or more bits from the MSB (that is, when the MSB of the predicted maximum value does not match the MSB of the predicted minimum value), the predictive
［ＡＤ変換装置１の動作］
図２は、図１のＡＤ変換装置１の動作を示すフローチャートである。以下、図１、図２を参照してＡＤ変換装置１の動作について説明する。
[Operation of AD Converter 1]
FIG. 2 is a flowchart showing the operation of the
（ＡＤ変換１回目）
第１回目のＡＤ変換（図２のステップＳ１０１）では、ＡＤ変換部１１は、逐次比較方式によって、サンプルホールド回路１０に第１回目の時点で保持されている入力信号Ａｉｎに対応する全ビットのＡＤ変換値を決定する。第１回目のＡＤ変換結果は、レジスタ２０に格納される（ステップＳ１０２）。
(AD conversion first time)
In the first AD conversion (step S101 in FIG. 2), the
（ＡＤ変換２回目）
第２回目のＡＤ変換（ステップＳ１０３）では、ＡＤ変換部１１は、逐次比較方式によって、サンプルホールド回路１０に第２回目の時点で保持されている入力信号Ａｉｎに対応する全ビットのＡＤ変換値を決定する。
(2nd AD conversion)
In the second AD conversion (step S103), the
次のステップＳ１０４で、第１回目（Ｘ−１回目）のＡＤ変換結果がレジスタ２０からレジスタ２１にシフトされ、第２回目（Ｘ回目）のＡＤ変換結果はレジスタ２０に保持される。なお、第２回目のＡＤ変換では、図２のステップＳ１０４〜Ｓ１１１において、Ｘ＝２である。
In the next step S104, the first (X-1) th AD conversion result is shifted from the
次のステップＳ１０５で、変化量算出回路２２は、レジスタ２０に保持された第２回目（Ｘ回目）のＡＤ変換結果とレジスタ２１に保持された第１回目（Ｘ−１回目）の変換結果との変化量を算出する。
In the next step S105, the change
次のステップＳ１０６で、変化量算出回路２２によって算出された変化量は、変化量蓄積レジスタＲｐに保持される。このとき、レジスタＲ２〜Ｒｐに保持されていた変化量（ＡＤ変換２日目の場合には各レジスタの初期値）は、レジスタＲ１〜Ｒｐ−１にそれぞれシフトされる。
In the next step S106, the change amount calculated by the change
次のステップＳ１０７で、最大変化量抽出回路２４は、変化量蓄積レジスタＲ１からＲｐに格納されている変化量の絶対値の最大値（ＡＤ変換２回目の場合には、第１回目と第２回目の間の変化量の絶対値）を抽出する。
In the next step S107, the maximum change
次のステップＳ１０８で、演算器３１は次式（１），（２）の演算によって予測最大値および予測最小値を算出する。算出された予測最大値および予測最小値は、レジスタ３２，３３にそれぞれ格納される。
In the next step S108, the
予測最大値＝Ｘ回目（２回目）変換結果＋最大変化量 ・・・（１）
予測最小値＝Ｘ回目（２回目）変換結果−最大変化量 ・・・（２）
次のステップＳ１０９で、一致ビット判定部３４は、予測最大値と予測最小値とにＭＳＢから連続して一致するビットがあるか否かを判定する。そして、次のステップＳ１１０で、一致ビット判定部３４は、ＭＳＢから連続した一致ビットの値によってＸ＋１回目（３回目）のＡＤ変換に用いる予測値を生成し、生成した予測値を予測変換制御回路１５に出力する。
Predicted maximum value = Xth (second) conversion result + maximum change amount (1)
Predicted minimum value = Xth (second) conversion result−maximum change amount (2)
In the next step S109, the coincidence
（ＡＤ変換３回目以降）
予測変換制御回路１５は、ステップＳ１１０で生成された予測値を利用してＸ＋１回目（３回目）のＡＤ変換を行なう（ステップＳ１１１）。以下、パラメータＸの値を１ずつ増加しながら、ステップＳ１０４〜Ｓ１１１が繰り返される。
(After the third AD conversion)
The predictive
［予測変換によるＡＤ変換の具体例］
以下、図３〜図５を参照して、実施の形態１の場合のＡＤ変換処理の具体例について説明する。
[Specific example of AD conversion by predictive conversion]
A specific example of the AD conversion process in the first embodiment will be described below with reference to FIGS.
図３は、入力信号Ａｉｎの一例を示す図である。図３の縦軸は、入力信号ＡｉｎのＡＤ変換結果（分解能１０ビット）を１０進数で表わした値を示し、図３の横軸は、ＡＤ変換の回数を示す。ＡＤ変換は図１のサンプルホールド回路１０によって入力信号Ａｉｎがサンプリングされる度に実行される。
FIG. 3 is a diagram illustrating an example of the input signal Ain. The vertical axis in FIG. 3 shows the value of the AD conversion result (
図４は、図３に示す入力信号が入力された場合に、第８回目までのＡＤ変換結果に基づいて第９回目の予測値を生成する方法について説明するための図である。図４に示すように、第８回目のＡＤ変換結果は１０進数で表わすと１０１７であり、最大変化量は１４８（第６回目と第７回目との変化量）である。この場合、第８回目のＡＤ変換結果に最大変化量を加算するとオーバーフローが生じるので予測最大値は１０２３（“１１１１１＿１１１１１”）になる。第８回目のＡＤ変換結果から最大変化量を減じることによって予測最小値は８６９（“１１０１１＿００１０１”）となる。この場合、ＭＳＢ（第９ビット）から連続する２ビットの値（“１１”）が共通するので、この２ビットの値が予測値として第９回目のＡＤ変換に用いられる。 FIG. 4 is a diagram for explaining a method for generating a ninth predicted value based on the AD conversion results up to the eighth time when the input signal shown in FIG. 3 is input. As shown in FIG. 4, the eighth AD conversion result is 1017 in decimal notation, and the maximum change amount is 148 (change amount between the sixth time and the seventh time). In this case, if the maximum change amount is added to the eighth AD conversion result, an overflow occurs, so the predicted maximum value is 1023 (“11111_11111”). The predicted minimum value becomes 869 (“11011 — 00101”) by subtracting the maximum change amount from the eighth AD conversion result. In this case, since the 2-bit value (“11”) continuous from the MSB (9th bit) is common, the 2-bit value is used as the predicted value for the ninth AD conversion.
図５は、実施の形態１の比較例として従来の予測変換方法によって第９回目の予測値を決定する方法について説明するための図である。入力信号は図４の場合と同じであり、図３に示した入力信号が用いられている。 FIG. 5 is a diagram for describing a method for determining a ninth predicted value by a conventional predictive conversion method as a comparative example of the first embodiment. The input signal is the same as in FIG. 4, and the input signal shown in FIG. 3 is used.
図５に示す予測変換方法では、特開２００６−１０８８９３号公報（特許文献１）と同様に第１回目から第８回目のＡＤ変換結果を比較することにより、これら８回の変換結果におけるＭＳＢから連続した一致ビットが検出される。図５の場合、連続して一致するビットはＭＳＢのみであり、ＭＳＢの値“１”が予測値として用いられる。 In the predictive conversion method shown in FIG. 5, the first to eighth AD conversion results are compared with each other from the MSB in these eight conversion results in the same manner as in Japanese Patent Laid-Open No. 2006-108893 (Patent Document 1). Successive match bits are detected. In the case of FIG. 5, the MSB is the only consecutive bit that matches, and the MSB value “1” is used as the predicted value.
［実施の形態１の効果］
（予測精度の向上、変換時間の短縮）
図４と図５を比較すれば明らかなように、本実施の形態の方法による図４の場合の方が、予測精度が高いために、より多くのビットを予測することができ（すなわち、予測範囲を狭めることができ）、結果としてＡＤ変換時間を短縮することができる。さらに、予測精度の向上によって、予測はずれを起き難くすることができる。
[Effect of Embodiment 1]
(Prediction accuracy improvement, conversion time reduction)
As is clear from a comparison between FIG. 4 and FIG. 5, since the prediction accuracy is higher in the case of FIG. 4 according to the method of the present embodiment, more bits can be predicted (that is, prediction is performed). As a result, the AD conversion time can be shortened. Furthermore, prediction errors can be made difficult to occur by improving the prediction accuracy.
図６は、図５と同じ予測変換方法を用いた場合において、入力信号のＡＤ変換結果に対応して決まる予測範囲の一例を示す図である。図６において、入力信号のＡＤ変換結果を実線で示し、予測範囲をドットで表示している。ＡＤ変換の分解能は８ビットである。 FIG. 6 is a diagram illustrating an example of a prediction range determined corresponding to an AD conversion result of an input signal when the same prediction conversion method as that in FIG. 5 is used. In FIG. 6, the AD conversion result of the input signal is indicated by a solid line, and the prediction range is indicated by dots. The resolution of AD conversion is 8 bits.
図６に示すように、前回までの複数回のＡＤ変換結果を比較して、ＭＳＢから連続して一致するビット数が増加するにつれて予測範囲が狭くなる。たとえば、上位２ビットが共通（“００”）の場合には、予測範囲は“００００＿００００”から“００１１＿１１１１”である。上位１ビットが共通（“１”）の場合には、予測範囲は“１０００＿００００”から“１１１１＿１１１１”である。ＭＳＢから連続して一致するビットがない場合には、全範囲を逐次比較方式によってＡＤ変換しなければならない。 As shown in FIG. 6, the prediction range becomes narrower as the number of consecutively matching bits from the MSB increases by comparing the AD conversion results of a plurality of times up to the previous time. For example, when the upper 2 bits are common (“00”), the prediction range is “0000 — 0000” to “0011 — 1111”. When the upper 1 bit is common (“1”), the prediction range is “1000 — 0000” to “1111 — 1111”. If there is no consecutively consistent bit from the MSB, the entire range must be AD converted using the successive approximation method.
図７は、本実施の形態の方法に従ってＡＤ変換を行なう場合において、入力信号のＡＤ変換結果に対応して決まる予測範囲の一例を示す図である。図７において、入力信号のＡＤ変換結果を実線で示し、予測範囲をドットで表示している。入力信号は図６の場合と同じである。ＡＤ変換の分解能は８ビットである。 FIG. 7 is a diagram illustrating an example of a prediction range determined in accordance with the AD conversion result of the input signal when AD conversion is performed according to the method of the present embodiment. In FIG. 7, the AD conversion result of the input signal is indicated by a solid line, and the prediction range is indicated by dots. The input signal is the same as in FIG. The resolution of AD conversion is 8 bits.
図６と図７を比較すれば明らかなように、本実施の形態の方法による図７の場合の方が、予測範囲が狭い（すなわち、予測精度が高い）ことがわかる。このため、ＡＤ変換時間を短縮することができる。 As is clear from a comparison between FIG. 6 and FIG. 7, it can be seen that the prediction range in FIG. 7 by the method of the present embodiment is narrower (that is, the prediction accuracy is higher). For this reason, AD conversion time can be shortened.
ただし、入力信号が入力範囲の中央値（“１０００＿００００”）付近の場合には、最上位ビットが変化する場合があるので、予測範囲が全範囲（“００００＿００００”〜“１１１１＿１１１１”）となる場合が生じる。このような場合においても予測変換を可能にする方法については、図２３〜図２７を参照して後述する。 However, when the input signal is in the vicinity of the median value (“1000 — 0000”) of the input range, the most significant bit may change, so the prediction range may be the entire range (“0000 — 0000” to “1111 — 1111”). Arise. A method for enabling predictive conversion even in such a case will be described later with reference to FIGS.
（消費電力の低減）
図８は、本実施の形態による他の効果について説明するための図である。図８（Ａ）のタイミング図は、予測変換を行なわない従来の逐次比較方式の場合を示し、図８（Ｂ）のタイミング図は、本実施の形態に従って予測変換を行なう場合を示す。ＡＤ変換の分解能を１０ビットとする。
(Reduction of power consumption)
FIG. 8 is a diagram for explaining another effect of the present embodiment. The timing diagram of FIG. 8A shows the case of a conventional successive approximation method that does not perform prediction conversion, and the timing diagram of FIG. 8B shows the case of performing prediction conversion according to the present embodiment. The resolution of AD conversion is 10 bits.
図８（Ａ）を参照して、予測変換を行なわない場合には、時刻ｔ１〜ｔ２の間で、図１のサンプルホールド回路１０は入力信号をサンプルホールドする。次の時刻ｔ２〜ｔ４の間でサンプリングされた入力信号に対応する１０ビットのＡＤ変換値を決定するために、図１の逐次比較レジスタ１３の設定値に対応するアナログ参照信号と入力信号との比較が合計１０回行われる。
Referring to FIG. 8A, when predictive conversion is not performed, sample-and-
図８（Ｂ）を参照して、図１の変換値予測回路３０によって上位３ビットの予測値が得られている場合には、残りの下位７ビットの変換値を決定するための比較動作が、時刻ｔ２〜ｔ３の間で実行される。したがって３回分の比較動作（時刻ｔ３〜時刻ｔ４）を行なわなくてよいので、消費電力が低減される。
Referring to FIG. 8B, when the conversion
（時間分解能の向上）
図９は、本実施の形態によるさらに他の効果について説明するための図である。図９（Ａ）のタイミング図は、予測変換を行なわない従来の逐次比較方式の場合を示し、図９（Ｂ）のタイミング図は、本実施の形態に従って予測変換を行なう場合を示す。
(Improved time resolution)
FIG. 9 is a diagram for explaining still another effect according to the present embodiment. The timing diagram of FIG. 9A shows the case of a conventional successive approximation method that does not perform prediction conversion, and the timing diagram of FIG. 9B shows the case of performing prediction conversion according to the present embodiment.
図９（Ａ）を参照して、予測変換を行なわない場合には、１データのＡＤ変換に時刻ｔ１から時刻ｔ３までの時間を要したとする。図９（Ｂ）を参照して、予測変換を行なう場合には、図８で説明したように比較動作の回数が減るので、１データのＡＤ変換に要する時間が時刻ｔ１から時刻ｔ２までとなって減少する。したがって、ＡＤ変換が終了するとすぐに、図１のサンプルホールド回路１０が次の入力信号のサンプルホールドを行なうようにすれば、全体として短時間で多くのＡＤ変換結果が得られる。すなわち、入力信号をＡＤ変換する際の時間分解能が向上することがわかる。
Referring to FIG. 9A, when predictive conversion is not performed, it is assumed that time from time t1 to time t3 is required for AD conversion of one data. Referring to FIG. 9B, when predictive conversion is performed, the number of comparison operations decreases as described with reference to FIG. 8, and therefore, the time required for AD conversion of one data is from time t1 to time t2. Decrease. Therefore, if the sample and hold
＜実施の形態２＞
［ＡＤ変換装置２の構成］
図１０は、この発明の実施の形態２によるＡＤ変換装置２の構成を示すブロック図である。図１０の変換値予測回路３０Ａは、予測ビット制御レジスタ３５をさらに含む点で、図１の変換値予測回路３０と異なる。予測ビット制御レジスタ３５には、予測値を設定するビット数の最大値Ｍが予め格納される。以下の説明では、ＭＳＢを含めた上位Ｍビットを予測対象ビットと称する。予測対象ビットには予測値が設定可能である。
<
[Configuration of AD Converter 2]
FIG. 10 is a block diagram showing the configuration of the
図１０の変換値予測回路３０Ａにおいて、演算器３１およびレジスタ３２，３３の動作は図１の場合と同じである。すなわち、演算器３１は、最大変化量抽出回路２４によって抽出された最大変化量を前回（Ｘ回目）のＡＤ変換結果に加算することによって予測最大値を算出し、算出した予測最大値をレジスタ３２に格納する。さらに、演算器３１は、最大変化量抽出回路２４によって抽出された最大変化量を前回（Ｘ回目）のＡＤ変換結果から減算することによって予測最小値を算出し、算出した予測最小値をレジスタ３２に保持する。
In the conversion
一致ビット判定部３４Ａは、レジスタ３２，３３に保持されている予測最大値と予測最小値とが、ＭＳＢから１ビット以上連続して一致するか否かを判定する。ＭＳＢから１ビット以上連続して一致する不変ビットのビット数Ｃが最大値Ｍよりも大きい場合には、一致ビット判定部３４Ａは、予測最大値または予測最小値の上位Ｍビットの値を今回（Ｘ＋１回目）のＡＤ変換の予測値として予測変換制御回路１５に出力する。不変ビットのビット数Ｃが最大値Ｍ以下の場合には、一致ビット判定部３４Ａは、不変ビットの全部の値を今回（Ｘ＋１回目）のＡＤ変換の予測値として予測変換制御回路１５に出力する。すなわち、ＭＳＢから連続して一致する予測対象ビットの値が今回（Ｘ＋１回目）のＡＤ変換の予測値に利用される。
The coincidence
図１０のその他の点は図１の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。 Since the other points of FIG. 10 are the same as those of FIG. 1, the same or corresponding parts are denoted by the same reference numerals, and description thereof will not be repeated.
［ＡＤ変換装置２の動作］
図１１は、図１０のＡＤ変換装置２の動作を示すフローチャートである。図１１のフローチャートは、図２のステップＳ１０９，Ｓ１１０に代えてステップＳ１０９Ａ，Ｓ１１０Ａが設けられている点で、図２のフローチャートと異なる。
[Operation of AD converter 2]
FIG. 11 is a flowchart showing the operation of the
ステップＳ１０９Ａにおいて、図１０の一致ビット判定部３４Ａは、ステップＳ１０８で算出された予測最大値と予測最小値とを比較して、ＭＳＢから連続して一致する予測対象ビットの有無を判定する。そして、次のステップＳ１１０Ａで、一致ビット判定部３４Ａは、ＭＳＢから連続して一致した予測対象ビットの値によってＸ＋１回目のＡＤ変換に用いる予測値を生成し、生成した予測値を予測変換制御回路１５に出力する。
In step S109A, the matching
図１１のその他のステップは図２の場合と同じであるので、同一または相当するステップには同一の参照符号を付して説明を繰り返さない。 Since the other steps in FIG. 11 are the same as those in FIG. 2, the same or corresponding steps are denoted by the same reference numerals, and description thereof will not be repeated.
［実施の形態２の効果］
上記のとおり、実施の形態２のＡＤ変換装置２によれば、予測変換で予測値を決定するビット数の上限を任意に設定できるので、予測範囲の縮小・拡大が可能になる。
[Effect of Embodiment 2]
As described above, according to the
＜実施の形態３＞
［ＡＤ変換装置３の構成］
図１２は、この発明の実施の形態３によるＡＤ変換装置３の構成を示すブロック図である。図１２のＡＤ変換装置３は、ＡＤ変換結果が異常（予測範囲外）であるか否かを検出するための異常検出回路（異常判定部とも称する）２５をさらに含む点で図１のＡＤ変換装置１と異なる。さらに、ＡＤ変換装置３の変化量記憶部２３Ａには、各レジスタＲ１〜Ｒｐの値を初期化するためのリセット回路ＲＳが設けられる。
<
[Configuration of AD Conversion Device 3]
FIG. 12 is a block diagram showing the configuration of the
ＡＤ変換結果が予測範囲外の場合、予測値が設定されたビットよりも下位側のビットのＡＤ変換値は全て“０”または全て“１”になる。異常検出回路２５は、ＡＤ変換値がこのように“０”または“１”に張り付くことを検出することによって、ＡＤ変換結果が異常（予測範囲外）であることを検出する。
When the AD conversion result is out of the prediction range, the AD conversion values of the bits on the lower side of the bit for which the prediction value is set are all “0” or all “1”. The
異常検出回路２５によってＡＤ変換結果の異常が検出された場合には、リセット回路ＲＳはレジスタＲ１〜Ｒｐの値を初期化する。これによって、次回以降のＡＤ変換で誤った予測値が用いられることを防止し、ＡＤ変換結果の信頼性を高めることができる。
When the
異常検出回路２５によってＡＤ変換結果の異常が検出された場合には、さらに、予測変換制御回路１５は、変換値予測回路による予測値を利用せずに逐次比較方式で全ビットのＡＤ変換値を決定する。
When an abnormality of the AD conversion result is detected by the
図１２のその他の点は図１の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。 The other points in FIG. 12 are the same as those in FIG. 1, and therefore, the same or corresponding parts are denoted by the same reference numerals and description thereof will not be repeated.
［ＡＤ変換装置３の動作］
図１３は、図１２のＡＤ変換装置３の動作を示すフローチャートである。図１２のフローチャートは、ステップＳ１１２，Ｓ１１３をさらに含む点で図２のフローチャートと異なる。
[Operation of AD converter 3]
FIG. 13 is a flowchart showing the operation of the
図１２、図１３を参照して、ステップＳ１０４で、Ｘ−１回目の変換結果がレジスタ２０からレジスタ２１にシフトされ、Ｘ回目のＡＤ変換結果がレジスタ２０に保持される。このステップＳ１０４までのＡＤ変換装置３の動作は図２の場合と同じである。
Referring to FIGS. 12 and 13, in step S <b> 104, the X−1th conversion result is shifted from
次のステップＳ１１２は、予測変換が行なわれる第３回目以降（Ｘ≧３）のＡＤ変換結果に対して実行される。ステップＳ１１２において、異常検出回路２５は、レジスタ２０に保持されたＸ回目の変換結果と一致ビット判定部３４による判定結果とから、サンプルホールド回路１０に保持されているアナログ入力信号Ａｉｎが予測範囲内か否か、すなわち、予測値が設定されたビットよりも下位のビットのＡＤ変換値が全て“０”または全て“１”になっていないかどうかを判定する。
The next step S112 is executed for the AD conversion results after the third time (X ≧ 3) in which the predictive conversion is performed. In step S112, the
この判定の結果、アナログ入力信号Ａｉｎが予測範囲内の場合には（ステップＳ１１２でＯＫ）、ステップ１０５に処理が進む。ステップＳ１０５以降の各ステップの動作は図２の場合と同じである。 If the result of this determination is that the analog input signal Ain is within the predicted range (OK in step S112), processing proceeds to step 105. The operation of each step after step S105 is the same as that in FIG.
一方、アナログ入力信号Ａｉｎが予測範囲外の場合には（ステップＳ１１２でＮＧ）、変化量蓄積レジスタＲ１〜Ｒｐの値がリセットされた後（ステップＳ１１３），ステップＳ１０１に処理が戻る。ステップＳ１０１では、ＡＤ変換が予測変換を用いずにＡＤ変換が再度実行される。さらに、ステップＳ１０３で予測変換を用いずに次の回のＡＤ変換が実行される。その後、ステップＳ１０４以降の各ステップが実行される。 On the other hand, if the analog input signal Ain is outside the prediction range (NG in step S112), the values of the change amount accumulation registers R1 to Rp are reset (step S113), and the process returns to step S101. In step S101, AD conversion is performed again without using predictive conversion. In step S103, the next AD conversion is executed without using the prediction conversion. Then, each step after step S104 is executed.
［ＡＤ変換装置３の効果］
実施の形態４のＡＤ変換装置４では、各回のＡＤ変換を実行後に、ＡＤ変換結果が異常（すなわち入力信号が予測範囲外）となっているか否かが判定される。そして、ＡＤ変換結果が異常の場合には、変化量蓄積レジスタＲ１〜Ｒｐを初期化するとともに、予測変換を用いずにＡＤ変換が再実行されるので、信頼性の高いＡＤ変換結果を得ることができる。
[Effect of AD conversion device 3]
In the
＜実施の形態４＞
［ＡＤ変換装置４の構成］
図１４は、この発明の実施の形態４によるＡＤ変換装置３の構成を示すブロック図である。図１４のＡＤ変換装置４は、ＡＤ変換結果が異常（予測範囲外）であるか否かを検出するための異常検出回路（異常判定部とも称する）２６をさらに含む点で図１のＡＤ変換装置１と異なる。さらに、図１４のＡＤ変換装置４では、ＡＤ変換部１１Ａの構成と、変換値予測回路３０Ｂの一致ビット判定部３４Ｂの構成とが、図１の場合と異なる。具体的に、ＡＤ変換部１１Ａは、比較器１２の比較結果を保持するコンペアレジスタ１７をさらに含む。変換値予測回路３０Ｂの一致ビット判定部３４Ｂは、予測範囲確認値（予測上限値、予測下限値）を生成する予測範囲確認値生成部３６をさらに含む。以下、上記の異常検出回路２６、ＡＤ変換部１１Ａ、および一致ビット判定部３４Ｂの動作を信号の流れに沿って説明する。
<
[Configuration of AD Conversion Device 4]
FIG. 14 is a block diagram showing the configuration of the
まず、一致ビット判定部３４Ｂは、レジスタ３２，３３に保持されている予測最大値および予測最小値に基づいて、次回のＡＤ変換の予測値を生成するとともに、予測範囲の上限値および下限値を生成する。たとえば、レジスタ３２に保持されている予測最大値を“１０１１０＿００１１０”とし、レジスタ３３に保持されている予測最小値を“１０１０１＿１１１１０”とする。この場合、一致ビット判定部３４Ｂは、予測値として上位３ビット“１０１”を生成し、予測範囲の上限値（予測上限値）として“１０１１１＿１１１１１”を生成し、予測範囲の下限値（予測下限値）として、“１０１００＿０００００”を生成する。すなわち、予測上限値は、予測値が与えられたビットよりも下位のビットを全て“１”としたものであり、予測下限値は、予測値が与えられたビットよりも下位のビットを全て“０”としたものである。この後、一致ビット判定部３４Ｂは、生成した予測値、予測上限値、および予測下限値を予測変換制御回路１５Ａに出力する。
First, the coincidence bit determination unit 34B generates a predicted value of the next AD conversion based on the predicted maximum value and the predicted minimum value held in the
予測変換制御回路１５Ａは、サンプルホールド回路１０によって新たに入力信号Ａｉｎがサンプリングされると、まず、予測上限値をＤＡ変換器１４に出力する。比較器１２は、サンプルホールド回路１０に保持されている入力信号ＡｉｎとＤＡ変換後の予測上限値とを比較し、比較結果をコンペアレジスタ１７に出力する。次に予測変換制御回路１５Ａは、予測下限値をＤＡ変換器１４に出力する。比較器１２は、サンプルホールド回路１０に保持されている入力信号ＡｉｎとＤＡ変換後の予測下限値とを比較し、比較結果をコンペアレジスタ１７に出力する。
When the input signal Ain is newly sampled by the sample and hold
異常検出回路２６は、コンペアレジスタ１７に保持されている比較結果を受けて、予測上限値に対応するアナログ値がサンプルホールド回路１０に保持されている入力信号Ａｉｎよりも小さいか否か、もしくは、予測下限値に対応するアナログ値がサンプルホールド回路１０に保持されている入力信号Ａｉｎよりも大きいか否かを判定する。予測上限値に対応するアナログ値が入力信号Ａｉｎよりも小さい場合、もしくは、予測下限値に対応するアナログ値が入力信号Ａｉｎよりも大きい場合、異常検出回路２６は、予測変換制御回路１５Ａに異常発生（入力信号が予測範囲外であること）を通知する。
The
予測変換制御回路１５Ａは、異常検出回路２６から異常発生の通知を受けていない場合には、一致ビット判定部３４Ｂから出力された予測値を利用して、予測値が設定されたビットよりも下位側のビットについて逐次比較方式によってＡＤ変換値を決定する。一方、予測変換制御回路１５Ａは、異常検出回路２６から異常発生の通知を受けている場合には、予測変換を行なわずに全ビットのＡＤ変換値を逐次比較方式によって決定する。
When the prediction
図１４のその他の点は図１の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。 The other points of FIG. 14 are the same as those of FIG. 1, and therefore, the same or corresponding parts are denoted by the same reference numerals and description thereof will not be repeated.
［ＡＤ変換装置４によるＡＤ変換動作］
図１５は、図１４のＡＤ変換装置４の動作を示すフローチャートである。図１５のフローチャートは、ステップＳ１１４〜Ｓ１１６をさらに含む点で図１のフローチャートと異なる。
[AD conversion operation by AD converter 4]
FIG. 15 is a flowchart showing the operation of the
図１４、図１５を参照して、ステップＳ１０９で、一致ビット判定部３４Ｂは、ステップＳ１０８で算出された予測最大値と予測最小値とを比較して、ＭＳＢから連続して一致するビットがあるか否かを判定する。そして、次のステップＳ１１０で、一致ビット判定部３４Ｂは、ＭＳＢから連続した一致ビットの値によってＸ＋１回目のＡＤ変換に用いる予測値を生成し、生成した予測値を予測変換制御回路１５Ａに出力する。このステップＳ１１０までのＡＤ変換装置４の動作は図２の場合と同じである。
Referring to FIG. 14 and FIG. 15, in step S109, the coincidence bit determination unit 34B compares the predicted maximum value calculated in step S108 with the predicted minimum value, and there are bits that continuously match from the MSB. It is determined whether or not. Then, in the next step S110, the matching bit determination unit 34B generates a prediction value used for the X + 1th AD conversion based on the value of the matching bit continuous from the MSB, and outputs the generated prediction value to the prediction
次のステップＳ１１４において、一致ビット判定部３４Ｂは、ステップＳ１０９、Ｓ１１０の結果に基づいて予測範囲の確認値（予測上限値、予測下限値）を生成する。生成された予測上限値および予測下限値は予測変換制御回路１５Ａに出力される。
In the next step S114, the matching bit determination unit 34B generates a prediction range confirmation value (prediction upper limit value, prediction lower limit value) based on the results of steps S109 and S110. The generated prediction upper limit value and prediction lower limit value are output to the prediction
次のステップＳ１１５で、予測上限値および予測下限値が順に予測変換制御回路１５ＡからＤＡ変換器１４に出力されることによって、比較器１２は、予測上限値に対応するアナログ値とサンプルホールド回路１０に保持されている入力信号Ａｉｎとを比較するとともに、予測下限値に対応するアナログ値とサンプルホールド回路１０に保持されている入力信号Ａｉｎとを比較する。
In the next step S115, the prediction upper limit value and the prediction lower limit value are sequentially output from the prediction
異常検出回路２６は、予測上限値に対応するアナログ値が入力信号Ａｉｎ以上であり、かつ、予測下限値に対応するアナログ値が入力信号Ａｉｎ以下の場合には（ステップＳ１１５でＹＥＳ）、予測変換制御回路１５Ａに正常（入力信号Ａｉｎが予測範囲内）を通知する。この場合、予測変換制御回路１５Ａは、ステップＳ１１０で生成された予測値を利用してＸ＋１回目のＡＤ変換を行なう（ステップＳ１１１）。以下、パラメータＸの値を１ずつ増加しながら、ステップＳ１０４以降の各ステップが繰り返される。
When the analog value corresponding to the prediction upper limit value is equal to or greater than the input signal Ain and the analog value corresponding to the prediction lower limit value is equal to or less than the input signal Ain (YES in step S115), the
一方、予測上限値に対応するアナログ値が入力信号Ａｉｎより小さいか、もしくは、予測下限値に対応するアナログ値が入力信号Ａｉｎより大きい場合には（ステップＳ１１５でＮＯ）、異常検出回路２６は、予測変換制御回路１５Ａに異常（入力信号Ａｉｎが予測範囲外）を通知する。この場合、予測変換制御回路１５Ａは、予測変換によらずにＸ＋１回目のＡＤ変換を実行することによって全ビットのＡＤ変換値を逐次比較方式によって決定する（ステップＳ１１６）。以下、パラメータＸの値を１ずつ増加しながら、ステップＳ１０４以降の各ステップが繰り返される。
On the other hand, when the analog value corresponding to the predicted upper limit value is smaller than the input signal Ain or the analog value corresponding to the predicted lower limit value is larger than the input signal Ain (NO in step S115), the
［ＡＤ変換装置４の効果］
実施の形態４のＡＤ変換装置４では、各回のＡＤ変換を実行する前に、入力信号が予測範囲に入っているか否かが判定されるので、異常（予測範囲外）という結果になっても変化量蓄積レジスタＲ１〜Ｒｐを初期化する必要がない。そして、異常の場合には、予測変換を用いずにＡＤ変換が実行されるので、実施の形態３の場合よりも信頼性の高いＡＤ変換結果を得ることができる。
[Effect of AD conversion device 4]
In the
＜実施の形態５＞
［ＡＤ変換装置５の構成］
図１６は、この発明の実施の形態５によるＡＤ変換装置５の構成を示すブロック図である。実施の形態５のＡＤ変換装置５は、実施の形態２のＡＤ変換装置２と実施の形態３のＡＤ変換装置３とを組み合せたものである。すなわち、図１６において、変換値予測回路３０Ａは、予測ビット制御レジスタ３５をさらに含む点で、実施の形態３で説明した図１２の変換値予測回路３０と異なる。予測ビット制御レジスタ３５には、予測値を設定するビット数の最大値Ｍが格納される。ＭＳＢを含めた上位Ｍビットを予測対象ビットと称する。
<
[Configuration of AD Conversion Device 5]
FIG. 16 is a block diagram showing a configuration of an
図１６の変換値予測回路３０Ａにおいて、一致ビット判定部３４Ａは、レジスタ３２，３３に保持されている予測最大値と予測最小値とを比較して、ＭＳＢ側から１ビット以上連続して一致する予測対象ビットの有無を判定する。そして、一致ビット判定部３４Ａは、ＭＳＢ側から連続して一致する予測対象ビットがあれば、その値を予測値として予測変換制御回路１５に出力する。
In the conversion
異常検出回路２５は、レジスタ２０に保持されたＸ回目のＡＤ変換結果を受けて、予測値が設定されたビットよりも下位側のビットのＡＤ変換値が全て“０”または全て“１”となる異常状態（すなわち、ＡＤ変換結果が予測範囲外）となっているか否かを判定する。
The
異常検出回路２５によってＡＤ変換結果の異常が検出された場合には、リセット回路ＲＳはレジスタＲ１〜Ｒｐの値を初期化する。これによって、次回以降のＡＤ変換で誤った予測値が用いられることを防止し、ＡＤ変換結果の信頼性を高めることができる。この場合、予測変換制御回路１５は、今回と次回のＡＤ変換では、変換値予測回路による予測値を利用せずに逐次比較方式で全ビットのＡＤ変換値を決定する。
When the
さらに、異常検出回路２５によってＡＤ変換結果の異常が検出された場合には、異常検出回路２５は、予測ビット制御レジスタ３５に設定されている最大値Ｍを減少させる。これによってＡＤ変換の予測範囲を広げることができる。
Further, when an abnormality of the AD conversion result is detected by the
図１６のその他の点は図１、図１２で説明したとおりであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。 Since the other points of FIG. 16 are as described in FIGS. 1 and 12, the same or corresponding parts are denoted by the same reference numerals and description thereof will not be repeated.
［ＡＤ変換装置５によるＡＤ変換動作］
図１７は、図１６のＡＤ変換装置５の動作を示すフローチャートである。図１７のフローチャートは、ステップＳ１１３に代えてステップＳ１１３Ａが設けられている点で、図１３のフローチャートと異なる。
[AD conversion operation by AD converter 5]
FIG. 17 is a flowchart showing the operation of the
図１６、図１７を参照して、ステップＳ１１２で、異常検出回路２５は、サンプルホールド回路１０に保持されているアナログ入力信号Ａｉｎが予測範囲内か否か、すなわち、予測値が与えられたビットよりも下位のビットのＡＤ変換値が全て“０”または全て“１”になっていないかどうかを判定する。この判定の結果、アナログ入力信号Ａｉｎが予測範囲外の場合に（ステップＳ１１２でＮＧ）、ステップＳ１１３Ａに処理が進む。
16 and 17, in step S112, the
ステップＳ１１３Ａにおいて、変化量蓄積レジスタＲ１〜Ｒｐの値がリセットされる。さらに、異常検出回路２５は、予測ビット制御レジスタ３５に設定されている最大値Ｍを減少させる。これによってＡＤ変換の予測範囲が広がる。その後ステップＳ１０１に処理が戻る。
In step S113A, the values of the change amount accumulation registers R1 to Rp are reset. Further, the
図１７のフローチャートは、さらに、ステップＳ１０９，Ｓ１１０に代えてステップＳ１０９Ａ，Ｓ１１０Ａがそれぞれ設けられている点で、図１３のフローチャートと異なる。 The flowchart of FIG. 17 further differs from the flowchart of FIG. 13 in that steps S109A and S110A are provided in place of steps S109 and S110, respectively.
ステップＳ１０９Ａにおいて、図１６の一致ビット判定部３４Ａは、ステップＳ１０８で算出された予測最大値と予測最小値とを比較して、ＭＳＢから連続して一致する予測対象ビットの有無を判定する。そして、次のステップＳ１１０Ａで、一致ビット判定部３４Ａは、ＭＳＢから連続して一致した予測対象ビットの値によってＸ＋１回目のＡＤ変換に用いる予測値を生成し、生成した予測値を予測変換制御回路１５に出力する。
In step S109A, the coincidence
図１７のその他のステップは図２、図１３で説明したとおりであるので、同一または相当するステップには同一の参照符号を付して説明を繰り返さない。 Other steps in FIG. 17 are as described in FIGS. 2 and 13, and thus the same or corresponding steps are denoted by the same reference numerals and description thereof will not be repeated.
［ＡＤ変換装置５の効果］
実施の形態５のＡＤ変換装置５によれば、予測範囲外の信号が入力された場合に、予測値のビット数が削減されるので、その後のＡＤ変換が予測範囲外となる確率を減らすことができる。
[Effect of AD conversion device 5]
According to the
＜実施の形態５の変形例＞
［ＡＤ変換装置６の構成］
図１８は、この発明の実施の形態５の変形例によるＡＤ変換装置６の構成を示すブロック図である。実施の形態５の変形例によるＡＤ変換装置６は、実施の形態２のＡＤ変換装置２と実施の形態４のＡＤ変換装置４とを組み合わせたものである。すなわち、図１８において、変換値予測回路３０Ｃは、予測ビット制御レジスタ３５をさらに含む点で、実施の形態４で説明した図１４の変換値予測回路３０Ｂと異なる。予測ビット制御レジスタ３５には、予測値を設定するビット数の最大値Ｍが格納される。ＭＳＢを含めた上位Ｍビットを予測対象ビットと称する。
<Modification of
[Configuration of AD Conversion Device 6]
FIG. 18 is a block diagram showing a configuration of
図１８の変換値予測回路３０Ｃにおいて、一致ビット判定部３４Ｃは、レジスタ３２，３３に保持されている予測最大値と予測最小値とを比較して、ＭＳＢ側から１ビット以上連続して一致する予測対象ビットの有無を判定する。そして、一致ビット判定部３４Ａは、ＭＳＢ側から連続して一致する予測対象ビットがあれば、その値を予測値として予測変換制御回路１５に出力するともに、予測範囲の上限値および下限値を生成して予測変換制御回路１５に出力する。
In the converted
図１８のその他の点は図１４の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。 The other points in FIG. 18 are the same as those in FIG. 14, and therefore, the same or corresponding parts are denoted by the same reference numerals and description thereof will not be repeated.
［ＡＤ変換装置６によるＡＤ変換動作］
図１９は、図１８のＡＤ変換装置６の動作を示すフローチャートである。図１９のフローチャートは、ステップＳ１０９，Ｓ１１０に代えてステップＳ１０９Ａ，Ｓ１１０Ａがそれぞれ設けられている点で、図１５のフローチャートと異なる。
[AD conversion operation by AD converter 6]
FIG. 19 is a flowchart showing the operation of the
ステップＳ１０９Ａにおいて、図１８の一致ビット判定部３４Ｃは、ステップＳ１０８で算出された予測最大値と予測最小値とを比較して、ＭＳＢから連続して一致する予測対象ビットの有無を判定する。そして、次のステップＳ１１０Ａで、一致ビット判定部３４Ａは、ＭＳＢから連続して一致した予測対象ビットの値によってＸ＋１回目のＡＤ変換に用いる予測値を生成し、生成した予測値を予測変換制御回路１５に出力する。
In step S109A, the matching
図１９のその他のステップは図２、図１５で説明したとおりであるので、同一または相当するステップには同一の参照符号を付して説明を繰り返さない。 Other steps in FIG. 19 are the same as those described in FIGS. 2 and 15, and therefore the same or corresponding steps are denoted by the same reference numerals and description thereof will not be repeated.
［ＡＤ変換装置６の効果］
ＡＤ変換装置６によれば、予測範囲外の信号が入力された場合に、予測値のビット数が削減されるので、その後のＡＤ変換が予測範囲外となる確率を減らすことができる。
[Effect of AD converter 6]
According to the
＜実施の形態６＞
［ＡＤ変換装置７の構成］
図２０は、この発明の実施の形態６によるＡＤ変換装置７の構成を示すブロック図である。図２０の変化量記憶部２３Ｂは、初期値設定回路ＩＳを含む点で図１の変化量記憶部２３と異なる。
<
[Configuration of AD Converter 7]
FIG. 20 is a block diagram showing a configuration of an
初期値設定回路ＩＳは、変化量蓄積レジスタＲ１〜Ｒｐの初期値を設定する。変化量蓄積レジスタＲ１〜Ｒｐに初期値を設定することにより、第２回目のＡＤ変換から予測変換を行なうことができる。 The initial value setting circuit IS sets initial values of the change amount accumulation registers R1 to Rp. By setting initial values in the change amount accumulation registers R1 to Rp, predictive conversion can be performed from the second AD conversion.
なお、各レジスタＲ１〜Ｒｐの初期値として最大値（“１１…１”）を設定した場合には、第１〜第ｐ回目までのＡＤ変換では予測変換が行なわれず、ｐ＋１回目から予測変換が行なわれることになる。 When the maximum value (“11... 1”) is set as the initial value of each register R1 to Rp, prediction conversion is not performed in the first to pth AD conversions, and prediction conversion is performed from the p + 1th time. Will be done.
［ＡＤ変換装置７によるＡＤ変換動作］
図２１は、図２０のＡＤ変換装置７の動作を示すフローチャートである。図２１のフローチャートは、ステップＳ１０１の前にステップＳ１１９を含む点で図２のフローチャートと異なる。ステップＳ１１９では、変化量蓄積レジスタＲ１〜Ｒｐの初期値が設定される。
[AD conversion operation by AD converter 7]
FIG. 21 is a flowchart showing the operation of the
なお、実施の形態６の場合には、第２回目のＡＤ変換から予測変換が可能であるので、図２のフローチャートと異なり、図２１のフローチャートにはステップＳ１０３が設けられていない。ステップＳ１０４〜Ｓ１０６は、第２回目以降（Ｘ≧２）から実行される。 In the case of the sixth embodiment, since predictive conversion is possible from the second AD conversion, step S103 is not provided in the flowchart of FIG. 21, unlike the flowchart of FIG. Steps S104 to S106 are executed from the second time onward (X ≧ 2).
＜実施の形態７＞
上記の各実施の形態において、変換値予測回路３０，３０Ａ，３０Ｂ，３０Ｃは、動作状態および非動作状態のいずれかに切換え可能としてもよい。変換値予測回路３０，３０Ａ，３０Ｂ、３０Ｃは、非動作状態のとき、ＡＤ変換に用いられる予測値を生成しない。この場合、ＡＤ変換部１１は、通常の逐次比較方式で全ビットのＡＤ変換値を決定する。変化量記憶部２３，２３Ａ，２３Ｂは変化量のモニターのみを行なう。
<
In each of the above-described embodiments, the conversion
＜実施の形態８＞
上記の各実施の形態において、変換値予測回路３０，３０Ａ，３０Ｂ，３０Ｃは、ＡＤ変換によって求める全ビットのうち１または複数の特定ビットについては、前回までのＡＤ変換結果によらずに予め設定された予測値を直接与えるようにしてもよい。この場合、変換値予測回路３０，３０Ａ，３０Ｂ，３０Ｃは、これらの特定ビットを除く残余のビットのうち一部の予測値を、最大変化量抽出回路２４によって抽出された最大変化量に基づいて決定する。
<Eighth embodiment>
In each of the embodiments described above, the conversion
上記の構成によれば、使用条件や動作時間に応じて値が固定できるビットが予め想定できる場合に、それ以外のビットについて予測変換を行なうことによって、さらなる高速化および低消費電力化が可能になる。 According to the above configuration, when a bit whose value can be fixed according to the use condition and operation time can be assumed in advance, by performing predictive conversion on the other bits, it is possible to further increase the speed and reduce the power consumption. Become.
＜実施の形態９＞
［実施の形態１〜８のＡＤ変換装置の問題点］
図２２は、これまで説明した各実施の形態によるＡＤ変換装置の問題点について説明するための図である。図２２では、入力信号Ａｉｎの電圧波形が実線で示される。入力信号Ａｉｎの入力電圧範囲は０〜５Ｖである。
<
[Problems of AD converters of first to eighth embodiments]
FIG. 22 is a diagram for explaining a problem of the AD converter according to each embodiment described so far. In FIG. 22, the voltage waveform of the input signal Ain is indicated by a solid line. The input voltage range of the input signal Ain is 0-5V.
図２２を参照して、入力信号Ａｉｎの電圧値が入力電圧範囲の中央値２．５Ｖ付近の場合には、図１の予測最大値のＭＳＢと予測最小値のＭＳＢとが異なる確率が高くなる。この場合、ＭＳＢから連続して一致するビットが得られないので、全ビットのＡＤ変換を行なうことになる。 Referring to FIG. 22, when the voltage value of input signal Ain is around the median value of 2.5 V in the input voltage range, the probability that the predicted maximum value MSB and the predicted minimum value MSB in FIG. . In this case, since consecutively matching bits cannot be obtained from the MSB, AD conversion of all bits is performed.
たとえば、図２２で前回の入力電圧がＶ１の場合には、予測最大値と予測最小値のいずれも２．５Ｖよりも大きいので、予測最大値のＭＳＢと予測最小値のＭＳＢはいずれも“１”となり、少なくともＭＳＢについては予測値を設定することができる。 For example, in FIG. 22, when the previous input voltage is V1, since both the predicted maximum value and the predicted minimum value are larger than 2.5V, the MSB of the predicted maximum value and the MSB of the predicted minimum value are both “1”. “, And at least the predicted value can be set for the MSB.
ところが、図２２において前回の入力電圧がＶ３の場合には、予測最大値は２．５Ｖよりも大きくなる（ＭＳＢは“１”）のに対して、予測最小値は２．５Ｖよりも小さくなる（ＭＳＢは“０”）。この場合、今回の入力電圧Ｖ４が予測範囲の中に入っているのにもかかわらず、予測変換を行なうことができない。図２２において、前回の入力電圧がＶ５であり、今回の入力電圧がＶ６である場合も同様である。 However, in FIG. 22, when the previous input voltage is V3, the predicted maximum value is larger than 2.5V (MSB is “1”), whereas the predicted minimum value is smaller than 2.5V. (MSB is “0”). In this case, prediction conversion cannot be performed even though the current input voltage V4 is within the prediction range. In FIG. 22, the same applies when the previous input voltage is V5 and the current input voltage is V6.
実施の形態９によるＡＤ変換装置８は、入力信号が入力範囲の中央付近で変動する場合でも、予測変換を可能にするものである。以下、具体的に説明する。
The
［ＡＤ変換装置８の構成］
図２３は、この発明の実施の形態９によるＡＤ変換装置８の構成を示すブロック図である。図２３のＡＤ変換装置８では、ＡＤ変換部１１Ｂの構成および動作が図１のＡＤ変換装置１のＡＤ変換部１１と異なる。さらに、図２３のＡＤ変換装置８は、図１と同じ第１の変換値予測回路３０の他に、第２の変換値予測回路４１を含む点で図１のＡＤ変換装置１と異なる。図２３のその他の点は図１の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
[Configuration of AD Converter 8]
FIG. 23 is a block diagram showing a configuration of the
（ＡＤ変換部１１Ｂの構成および動作）
図２３を参照して、ＡＤ変換部１１Ｂは、比較器１２と、逐次比較レジスタ１３と、ＤＡ変換器１４と、予測変換制御回路１５Ｂと、ＭＳＢ判定回路４０とを含む。このうち、比較器１２、逐次比較レジスタ１３、およびＤＡ変換器１４は図１の場合と同じである。
(Configuration and operation of
Referring to FIG. 23,
予測変換制御回路１５Ｂは、第１または第２の変換値予測回路３０，４１から受けた予測結果に基づいて、逐次比較レジスタ１３の上位ビットに予測値を設定する。ＡＤ変換部１１Ｂは、予測値が設定されたビット以外について逐次比較方式によってＡＤ変換値を決定する。さらに、以下に詳しく説明するように、ＡＤ変換部１１Ｂは、全ビットのＡＤ変換に先行してＭＳＢのＡＤ変換値のみを逐次比較方式によって決定する場合がある。
The prediction
ＭＳＢ判定回路４０は、ＡＤ変換部１１Ｂが決定した今回のＭＳＢのＡＤ変換値を受けて、レジスタ２０に保持されている前回（Ｘ回目）のＡＤ変換結果のＭＳＢと比較し、前回（Ｘ回目）と今回（Ｘ＋１回目）とでＭＳＢが変化したか否かを判定する。
The
（第２の変換値予測回路４１の構成および動作）
第２の変換値予測回路４１は、一致ビット判定部３４によってＭＳＢから連続して一致するビットが得られなかった場合（すなわち、予測最大値のＭＳＢと予測最小値のＭＳＢとが異なる場合）、もしくは、ＭＳＢ判定回路４０によって前回（Ｘ回目）と今回（Ｘ＋１回目）とでＭＳＢが変化していると判定された場合に、ＡＤ変換の予測値を生成するために設けられている。図２３に示すように、変換値予測回路４１は、有効ビット数抽出回路４３と、予測値設定回路４４と、選択回路４２とを含む。
(Configuration and operation of second conversion value prediction circuit 41)
The second conversion value prediction circuit 41, when the coincidence
有効ビット数抽出回路４３は、最大変化量抽出回路２４によって抽出された最大変化量について、ＭＳＢ側から見て最初に“１”が現れるビット（言い換えると、最大変化量の有効ビット数Ｋ）を抽出する。全ビット数をＮとして、ＭＳＢ側からＬビット目に最初に“１”が現れるとすると、最大変化量の有効ビット数Ｋは、Ｎ−（Ｌ−１）である。
The effective bit
予測値設定回路４４は、今回（Ｘ＋１回目）のＭＳＢが“１”の場合、ＭＳＢ側から数えて第２ビット目から第（Ｌ−１）ビット目（すなわち、第（Ｎ−Ｋ）ビット目）までの各ビットの予測値を“０”にする。予測値設定回路４４は、今回（Ｘ＋１回目）のＭＳＢが“０”の場合、ＭＳＢ側から数えて第２ビット目から第（Ｌ−１）ビット目（すなわち、第（Ｎ−Ｋ）ビット目）までの各ビットの予測値を“１”にする。
When the MSB of this time (X + 1) is “1”, the predicted
なお、予測値設定回路４４は、最大変化量の有効ビット数ＫがＮまたはＮ−１の場合（すなわち、フルスケールに近い場合）、言い換えると、Ｌ＝１またはＬ＝２の場合には予測値を設定しない。この場合、ＡＤ変換部１１Ｂは、予測変換を行なわずに、既にＡＤ変換値が確定しているＭＳＢを除いて、ＭＳＢの次のビットからＬＳＢまでを逐次比較方式によって決定する。
Note that the prediction
選択回路４２は、予測最大値のＭＳＢと予測最小値のＭＳＢが一致しない場合、もしくは、前回（Ｘ回目）のＡＤ変換結果のＭＳＢと今回（Ｘ＋１回目）のＭＳＢとが一致しない場合に、予測値設定回路４４によって生成された予測値を今回（Ｘ＋１回目）のＡＤ変換の予測値に選択する。選択回路４２は、それ以外の場合には、一致ビット判定部３４によって生成された予測値を今回（Ｘ＋１回目）のＡＤ変換の予測値に選択する。
The
［ＡＤ変換の具体例］
図２４は、図２３のＡＤ変換装置８によるＡＤ変換の具体例について説明するための図である。図２４には、８ビットの分解能のＡＤ変換において、前回（Ｘ回目）のＡＤ変換結果が“０１１１＿１１１０”であり、抽出された最大変化量が“００００＿０１１０”となる例が記載されている。
[Specific examples of AD conversion]
FIG. 24 is a diagram for explaining a specific example of AD conversion by the
実施の形態１で説明したように、図２３の第１の変換値予測回路３０の演算器３１は、予測最大値（“１０００＿０１００”）および予測最小値（“０１１１＿１０００”）を算出して、レジスタ３２，３３にそれぞれ記憶させる。一致ビット判定部３４は、予測最大値と予測最小値とを比較して、ＭＳＢから連続して一致するビットの有無を判定する。図２４に示す例では、予測最大値のＭＳＢと予測最小値のＭＳＢが異なるのでＭＳＢから連続して一致するビットはない。このため、今回（Ｘ＋１回目）のＡＤ変換結果が“１０００＿００１０”となっていて、予測最大値と予測最小値の間にあったとしても、予測変換を行なうことができない。
As described in the first embodiment, the
一方、本実施の形態の場合には、まず、ＡＤ変換部１１Ｂが、今回の入力信号Ａｉｎに対応したＭＳＢのＡＤ変換値である“１”を確定する。さらに、有効ビット数抽出回路４３が、最大変化量（“００００＿０１１０”）について最初に“１”が現れるビットである第２ビット（ＭＳＢから６ビット目）を抽出する（すなわち、最大変化量の有効ビット数は３である）。これらの結果を受けて、予測値設定回路４４は、ＭＳＢ側から数えて第２ビット目から第５ビット目（第６ビットから第３ビットまで）の予測値を“０”（ＭＳＢの値を反転したもの）に設定する。この予測値は、選択回路４２によって選択されることによって、予測変換制御回路１５Ｂに出力される。
On the other hand, in the case of the present embodiment, first, the
［ＡＤ変換装置８によるＡＤ変換動作］
図２５は、ＡＤ変換装置８によるＡＤ変換手順を示したフローチャートである。図２３、図２５を参照して、ステップＳ２０１で、Ｘ回目のＡＤ変換結果がレジスタ２０に格納されると、変化量算出回路２２がＸ回目とＸ−１回目との変化量を算出し、最大変化量抽出回路２４は、Ｘ回目までの所定回数のＡＤ変換結果に基づいて最大変化量を抽出する。第１の変換値予測回路３０の演算器３１は、Ｘ回目のＡＤ変換結果と抽出された最大変化量に基づいて、予測最大値（Ｘ回目のＡＤ変換結果＋最大変化量）および予測最小値（Ｘ回目のＡＤ変換結果−最大変化量）を算出してレジスタ３２，３３に格納する。
[AD conversion operation by AD converter 8]
FIG. 25 is a flowchart showing an AD conversion procedure by the
次のステップＳ２０２で、一致ビット判定部３４は、予測最大値と予測最小値とを比較して、ＭＳＢから１ビット以上連続して一致するビット（不変ビットと称する）が有るか否かを判定する。不変ビットがある場合には（ステップＳ２０２でＹＥＳ）、予測変換制御回路１５Ｂは、不変ビットの値を予測値に設定する（ステップＳ２０３）。その後、ステップＳ２０９で、ＡＤ変換部１１Ｂは、不変ビットよりも下位側（Ｌビット目からＬＳＢまで）の各ビットのＡＤ変換値を逐次比較方式で決定する。こうして、Ｘ＋１回目のＡＤ変換が完了する。
In the next step S202, the matching
一方、不変ビットが無い場合（予測最大値のＭＳＢと予測最小値のＭＳＢが一致しない場合）には（ステップＳ２０２でＮＯ）、ＡＤ変換部１１Ｂは、サンプルホールド回路１０に保持されている入力信号Ａｉｎに基づいて、Ｘ＋１回目のＡＤ変換におけるＭＳＢの値のみを決定する（ステップＳ２０４）。
On the other hand, when there is no invariant bit (when the MSB of the predicted maximum value and the MSB of the predicted minimum value do not match) (NO in step S202), the
次のステップＳ２０５で、有効ビット数抽出回路４３は、最大変化量抽出回路２４で抽出された最大変化量について、ＭＳＢ側から見て最初に“１”が現れるビット（ＭＳＢからＬビット目とする）を抽出する。
In the next step S205, the effective bit
次に、予測値設定回路４４は、ステップＳＳ２０４で確定したＭＳＢが“１”の場合（ステップＳ２０６でＹＥＳ）、ＭＳＢの次のビットから第Ｌ−１ビット目までの予測値を“０”に設定する（ステップＳ２０７）。予測値設定回路４４は、ステップＳ２０４で確定したＭＳＢが“０”の場合（ステップＳ２０６でＮＯ）、ＭＳＢの次のビットから第Ｌ−１ビット目までの予測値を“１”に設定する（ステップＳ２０８）。なお、予測値設定回路４４は、最大変化量の有効ビット数ＫがＮまたはＮ−１の場合、すなわち、Ｌ＝１またはＬ＝２の場合には予測値を設定しない。この場合、予測変換制御回路１５Ｂは、予測変換を行なわずに、ＭＳＢの次のビットからＬＳＢまでのＡＤ変換値を逐次比較方式によって決定する。
Next, when the MSB determined in step SS204 is “1” (YES in step S206), the predicted
ステップＳ２０７，Ｓ２０８で予測値が決定されると、次のステップＳ２０９で、ＡＤ変換部１１Ｂは、Ｌビット目からＬＳＢまでのＡＤ変換値を逐次比較方式で決定する。こうして、Ｘ＋１回目のＡＤ変換が完了する。
When the predicted values are determined in steps S207 and S208, in the next step S209, the
［ＡＤ変換動作の変形例］
図２６は、図２５のＡＤ変換手順の変形例を示すフローチャートである。図２５、図２６を参照して、変形例によるＡＤ変換手順では、サンプルホールド回路１０によって新しい入力信号Ａｉｎがサンプリングされる度に、逐次比較方式によってＭＳＢの値を決定するステップＳ２０４が最初に必ず実行される。
[Modification of AD conversion operation]
FIG. 26 is a flowchart showing a modification of the AD conversion procedure of FIG. Referring to FIGS. 25 and 26, in the AD conversion procedure according to the modification, every time a new input signal Ain is sampled by the sample and hold
次のステップＳ２１０で、ＭＳＢ判定回路４０は、前回（Ｘ回目）のＡＤ変換結果のＭＳＢと比較して、ステップＳ２０４で決定した今回（Ｘ＋１回目）のＭＳＢが変化しているか否かを判定する。前回からＭＳＢが変化していない場合には（ステップＳ２０４でＮＯ）、ステップＳ２０１に処理が進む。
In the next step S210, the
ステップＳ２０１で、最大変化量抽出回路２４は、Ｘ回目までの所定回数のＡＤ変換結果に基づいて最大変化量を抽出する。第１の変換値予測回路３０の演算器３１は、予測最大値（Ｘ回目のＡＤ変換結果＋最大変化量）および予測最小値（Ｘ回目のＡＤ変換結果−最大変化量）を算出してレジスタ３２，３３に格納する。
In step S201, the maximum change
次のステップＳ２０３で、一致ビット判定部３４は、予測最大値と予測最小値とを比較して、ＭＳＢから１ビット以上連続して一致するビット（不変ビット）を検出する。予測変換制御回路１５Ｂは、検出した不変ビットの値を予測値に設定する。その後、ステップＳ２０９で、ＡＤ変換部１１Ｂは、検出した不変ビットよりも下位のＬビット目からＬＳＢまでのＡＤ変換値を逐次比較方式で決定する。こうして、Ｘ＋１回目のＡＤ変換が完了する。
In the next step S203, the matching
一方、前回からＭＳＢが変換している場合には（ステップＳ２１０でＹＥＳ）、ステップＳ２０５に処理が進む。以降の手順（ステップＳ２０５〜Ｓ２０９）は、図２５の場合と同じであるので、同一のステップには同一の参照符号を付して説明を繰り返さない。 On the other hand, if the MSB has been converted since the previous time (YES in step S210), the process proceeds to step S205. Since the subsequent procedures (steps S205 to S209) are the same as those in FIG. 25, the same steps are denoted by the same reference numerals and description thereof will not be repeated.
［実施の形態９の効果］
上記のように実施の形態９のＡＤ変換装置８によれば、入力信号Ａｉｎが入力電圧範囲の中央値付近で変動するために、第１の変換値予測回路３０で算出される予測最大値のＭＳＢと予測最小値のＭＳＢが異なっている場合や、前回のＡＤ変換値のＭＳＢと今回のＡＤ変換値のＭＳＢとが異なる場合でも、予測変換が可能になる。このため、逐次比較方式によってＡＤ変換を実施するビット数を削減することができるので、ＡＤ変換時間を短縮し、消費電力を低減することができる。
[Effect of Embodiment 9]
As described above, according to the
＜実施の形態１０＞
［ＡＤ変換装置９の動作］
図２７は、この発明の実施の形態１０によるＡＤ変換装置９の構成を示すブロック図である。図２７のＡＤ変換装置９は、異常検出回路２５をさらに含む点で図２３のＡＤ変換装置８と異なる。異常検出回路２５は、実施の形態３の図１２で説明したものと同様のものであり、ＡＤ変換結果が異常（予測範囲外）であるか否かを検出する。具体的には、異常検出回路２５は、予測値が設定されたビットよりも下位側のビットのＡＤ変換値が、全て“０”または全て“１”になっているか否かを検出する。
<
[Operation of AD converter 9]
FIG. 27 is a block diagram showing a configuration of the
予測変換制御回路１５Ｂは、ＡＤ変換結果が異常（予測範囲外）であることが検出された場合には、逐次比較方式で全ビットのＡＤ変換を再度実行する。さらに、変化量蓄積レジスタＲ１〜Ｒｐの値が初期化される。これによって、次回以降のＡＤ変換で誤った予測値が用いられることを防止し、ＡＤ変換結果の信頼性を高めることができる。
When it is detected that the AD conversion result is abnormal (out of the prediction range), the predictive
図２７のその他の点は図２３の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。 The other points in FIG. 27 are the same as those in FIG. 23, and therefore the same or corresponding parts are denoted by the same reference numerals and description thereof will not be repeated.
［ＡＤ変換装置９の効果］
実施の形態１０のＡＤ変換装置９では、各回のＡＤ変換を実行後に、ＡＤ変換結果が異常（すなわち入力信号が予測範囲外）となっているか否かが判定される。そして、ＡＤ変換結果が異常の場合には、変化量蓄積レジスタＲ１〜Ｒｐを初期化するとともに、予測変換を用いずにＡＤ変換が再実行されるので、信頼性の高いＡＤ変換結果を得ることができる。
[Effect of AD converter 9]
In the
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The embodiment disclosed this time must be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
１〜９ アナログ・デジタル変換装置、１０ サンプルホールド回路、１１，１１Ａ，１１Ｂ ＡＤ変換部、１２ 比較器、１３ 逐次比較レジスタ、１４ ＤＡ変換器、１５，１５Ａ，１５Ｂ 予測変換制御回路、１６ 予測変換制御レジスタ、１７ コンペアレジスタ、２０，２１，３２，３３ レジスタ、２２ 変化量算出回路、２３，２３Ａ，２３Ｂ 変化量記憶部、２４ 最大変化量抽出回路、２５，２６ 異常検出回路、３０，３０Ａ，３０Ｂ，３０Ｃ，４１ 変換値予測回路、３１ 演算器、３４，３４Ａ，３４Ｂ，３４Ｃ 一致ビット判定部、３５ 予測ビット制御レジスタ、３６ 予測範囲確認値生成部、４０ ＭＳＢ判定回路、４２ 選択回路、４３ 有効ビット数抽出回路、４４ 予測値設定回路、ＩＳ 初期値設定回路、Ｒ１〜Ｒｐ 変化量蓄積レジスタ、ＲＳ リセット回路。 1 to 9 Analog / digital conversion device, 10 sample hold circuit, 11, 11A, 11B AD converter, 12 comparator, 13 successive approximation register, 14 DA converter, 15, 15A, 15B prediction conversion control circuit, 16 prediction conversion Control register, 17 compare register, 20, 21, 32, 33 register, 22 variation calculation circuit, 23, 23A, 23B variation storage unit, 24 maximum variation extraction circuit, 25, 26 abnormality detection circuit, 30, 30A, 30B, 30C, 41 Conversion value prediction circuit, 31 arithmetic unit, 34, 34A, 34B, 34C coincidence bit determination unit, 35 prediction bit control register, 36 prediction range confirmation value generation unit, 40 MSB determination circuit, 42 selection circuit, 43 Effective bit number extraction circuit, 44 predicted value setting circuit, IS initial value setting circuit, R1 to Rp Change accumulation register, RS reset circuit.
Claims (13)
前記サンプルホールド回路によって現在保持されている入力信号を、前回までに得られたＡＤ変換結果を利用してＡＤ変換する変換部と、
前記変換部によって入力信号のＡＤ変換が実行される度に、新たに得られたＡＤ変換結果と１つ前に得られたＡＤ変換結果との変化量を算出する変化量算出部と、
前回までのＡＤ変換結果に基づいて前記変化量算出部によって算出された所定数の変化量を記憶する変化量記憶部と、
前記変化量記憶部に記憶されている所定数の変化量のうちで最大変化量を抽出する最大変化量抽出部と、
前記最大変化量抽出部によって抽出された最大変化量に基づいて、ＡＤ変換によって求める全ビットのうちの１または複数ビットの予測値を決定する変換値予測部とを備え、
前記変換部は、前記変換値予測部によって予測値が決定された１または複数ビットを除く残余のビットの値を逐次比較方式によって決定する、アナログ・デジタル変換装置。 A sample hold circuit that samples the input signal and holds it until the next sampling;
A conversion unit that AD-converts an input signal currently held by the sample-and-hold circuit using an AD conversion result obtained up to the previous time;
A change amount calculation unit that calculates a change amount between a newly obtained AD conversion result and the previous AD conversion result each time AD conversion of an input signal is executed by the conversion unit;
A change amount storage unit that stores a predetermined number of change amounts calculated by the change amount calculation unit based on the previous AD conversion results;
A maximum change amount extraction unit for extracting a maximum change amount from a predetermined number of change amounts stored in the change amount storage unit;
A conversion value prediction unit that determines a prediction value of one or a plurality of bits out of all bits obtained by AD conversion based on the maximum change amount extracted by the maximum change amount extraction unit;
The analog-to-digital conversion apparatus, wherein the conversion unit determines a value of remaining bits excluding one or a plurality of bits for which a prediction value is determined by the conversion value prediction unit, by a successive comparison method.
前記変換値予測部は、最上位ビットから１ビット以上連続して一致する１または複数の不変ビットがある場合には、前記１または複数の不変ビットの全部または最上位ビット側の一部の値を、今回のＡＤ変換の予測値に決定する、請求項１に記載のアナログ・デジタル変換装置。 The conversion value prediction unit calculates a prediction maximum value by adding the maximum change amount extracted by the maximum change amount extraction unit to the previous AD conversion result, and the maximum change extracted by the maximum change amount extraction unit A prediction minimum value is calculated by subtracting the amount from the previous AD conversion result, and it is determined whether or not the calculated prediction maximum value and the prediction minimum value continuously match one or more bits from the most significant bit;
When there is one or a plurality of invariant bits that continuously match one or more bits from the most significant bit, the conversion value predicting unit determines all of the one or a plurality of invariant bits or a partial value on the most significant bit side. The analog / digital conversion apparatus according to claim 1, wherein: is determined as a predicted value of the current AD conversion.
前記変換値予測部は、前記１または複数の不変ビットのビット数が最大値Ｍよりも大きい場合は、算出した予測最大値または予測最小値のうち上位Ｍビットの値を今回のＡＤ変換の予測値に決定し、
前記変換値予測部は、前記１または複数の不変ビットのビット数が設定された最大値Ｍ以下の場合には、前記１または複数の不変ビットの全部の値を今回のＡＤ変換の予測値に決定する、請求項２に記載のアナログ・デジタル変換装置。 A maximum value M is preset for the number of bits for which the predicted value is determined by the converted value predicting unit,
When the number of bits of the one or more invariant bits is larger than the maximum value M, the conversion value prediction unit predicts the value of the upper M bits of the calculated prediction maximum value or prediction minimum value for the current AD conversion. Determine the value,
When the number of bits of the one or more invariant bits is equal to or less than the set maximum value M, the conversion value prediction unit converts all the values of the one or more invariant bits into prediction values for the current AD conversion. The analog-to-digital converter according to claim 2, wherein the analog-to-digital converter is determined.
前記変換値予測部は、前記１または複数の不変ビットのビット数が最大値Ｍよりも大きい場合は、算出した予測最大値または予測最小値のうち上位Ｍビットの値を今回のＡＤ変換の予測値に決定し、
前記変換値予測部は、前記１または複数の不変ビットのビット数が設定された最大値Ｍ以下の場合には、前記１または複数の不変ビットの全部の値を今回のＡＤ変換の予測値に決定し、
前記異常判定部が異常と判定した場合には、前記変換値予測部は、最大値Ｍの設定値を現在の設定値よりも小さな値に変更し、変更後の最大値Ｍに従って今回のＡＤ変換に用いられる予測値を決定する、請求項４または５に記載のアナログ・デジタル変換装置。 A maximum value M is preset for the number of bits for which the predicted value is determined by the converted value predicting unit,
When the number of bits of the one or more invariant bits is larger than the maximum value M, the conversion value prediction unit predicts the value of the upper M bits of the calculated prediction maximum value or prediction minimum value for the current AD conversion. Determine the value,
When the number of bits of the one or more invariant bits is equal to or less than the set maximum value M, the conversion value prediction unit converts all the values of the one or more invariant bits into prediction values for the current AD conversion. Decide
When the abnormality determination unit determines that there is an abnormality, the conversion value prediction unit changes the set value of the maximum value M to a value smaller than the current set value, and the current AD conversion according to the changed maximum value M The analog / digital conversion apparatus according to claim 4, wherein a prediction value used in the determination is determined.
前記変換値予測部は、決定された今回の最上位ビットの値が前回のＡＤ変換結果の最上位ビットの値から変化している場合には、今回のＡＤ変換で求めるＮビットから最上位ビットと前記最大変化量抽出部によって抽出された最大変化量の有効ビット数Ｋに対応するビットとを除いた、第２番目から第（Ｎ−Ｋ）番目までの各ビットの予測値を、前記変換部によって決定された最上位ビットの値を反転した値に決定する、請求項１に記載のアナログ・デジタル変換装置。 The conversion unit determines the value of the most significant bit of the digital value corresponding to the input signal currently held by the sample and hold circuit by a successive approximation method,
When the value of the most significant bit determined this time has changed from the value of the most significant bit of the previous AD conversion result, the conversion value predicting unit determines from the N bit to the most significant bit obtained in the current AD conversion. And the predicted value of each bit from the second to the (N−K) th, excluding the bits corresponding to the number K of effective bits of the maximum variation extracted by the maximum variation extraction unit, The analog / digital conversion apparatus according to claim 1, wherein the value of the most significant bit determined by the unit is determined to be an inverted value.
前記変換値予測部は、最上位ビットの次のビットから１ビット以上連続して一致する１または複数の不変ビットがある場合には、前記１または複数の不変ビットの全部または最上位ビット側の一部の値を、今回のＡＤ変換の予測値に決定する、請求項９に記載のアナログ・デジタル変換装置。 If the value of the most significant bit of the current time coincides with the value of the most significant bit of the previous time, the conversion value prediction unit determines the maximum change amount extracted by the maximum change amount extraction unit as a result of the previous AD conversion To calculate the predicted maximum value by subtracting the maximum change amount extracted by the maximum change amount extraction unit from the previous AD conversion result, and calculate the predicted maximum value and the prediction It is determined whether the minimum value and the next bit after the most significant bit continuously match one or more bits.
When there is one or a plurality of invariant bits that continuously match one or more bits from the bit next to the most significant bit, the conversion value predicting unit determines that all or one of the one or more invariant bits or The analog / digital conversion apparatus according to claim 9, wherein a part of the values is determined as a predicted value of the current AD conversion.
前記所定数のレジスタの各々には初期値が予め設定される、請求項１または２に記載のアナログ・デジタル変換装置。 The change amount storage unit includes a predetermined number of registers for storing the predetermined number of change amounts, respectively.
The analog / digital conversion apparatus according to claim 1, wherein an initial value is preset in each of the predetermined number of registers.
前記変換値予測部は、非動作状態のとき、今回のＡＤ変換に用いられる１または複数の予測値の決定を行わず、
前記変換部は、前記変換値予測部が非動作状態のとき、逐次比較方式で全ビットの変換値を決定する、請求項１または２に記載のアナログ・デジタル変換装置。 The conversion value prediction unit can be switched between an operating state and a non-operating state,
The conversion value prediction unit does not determine one or more prediction values used for the current AD conversion when in the non-operating state,
The analog / digital conversion apparatus according to claim 1, wherein the conversion unit determines conversion values of all bits by a successive approximation method when the conversion value prediction unit is in an inoperative state.
前記変換値予測部は、１または複数の特定ビットを除く残余のビットのうち一部を、前記最大変化量抽出部によって抽出された最大変化量に基づいて決定する、請求項１に記載のアナログ・デジタル変換装置。 The conversion value prediction unit gives a prediction value set in advance for one or a plurality of specific bits among all bits obtained by AD conversion, regardless of the previous AD conversion result,
2. The analog according to claim 1, wherein the conversion value prediction unit determines a part of the remaining bits excluding one or a plurality of specific bits based on the maximum change amount extracted by the maximum change amount extraction unit. -Digital conversion device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2011223950A JP2013085134A (en) | 2011-10-11 | 2011-10-11 | Analog-digital conversion device |
Applications Claiming Priority (1)
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Family Applications (1)
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