JP2013055558A - Information processing device - Google Patents

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  • Detection And Prevention Of Errors In Transmission (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide an information processing device that allows the fault detection probability of a circuit generating an error detection code to be further increased.SOLUTION: An information processing device 100 sends data which was input into a communication raw data receiving unit 2 to a check sum generation unit 4 functioning as error detection code generation means, and generates a check sum which is an error detection code by calculation. A verification data generation unit 1 functioning as inspection data generation means generates inspection data on the basis of data input previously if communication raw data has not been present for a period equal to or longer than a preset period, and hands over the inspection data to the check sum generation unit 4.

Description

本発明は、データの通信時や保管時における誤り検出のための誤り検出符号を生成する手段を備える情報処理装置に関する。   The present invention relates to an information processing apparatus including means for generating an error detection code for error detection during data communication or storage.

デジタルデータの送受信や格納データの書き込み、読み出し時のエラー(誤り)を検出する手法として、データにチェックサム等のデータ自体から算出可能な誤り検出符号を付加しておき、受信後や書き込み、読み出し後のデータから求めた誤り検出符号の値と付加されている符号とを比較する手法が知られている。   As a technique for detecting errors during transmission / reception of digital data, writing / reading of stored data, and error (error), an error detection code that can be calculated from the data itself, such as a checksum, is added to the data, and after reception, writing, or reading There is known a method of comparing the value of an error detection code obtained from subsequent data with an added code.

データ送受信における具体例を図8に示す。通信データ70をチェックサム生成回路4に入力し(図8(a))、データのビット値を加算してその総和の下位ビットをチェックサム71として通信データ70に付加し(図8(b))、受信した側では、チェックサム71を除いた通信データ70を取り出し、(図8(c))、受信側のチェックサム生成回路4aへと入力して、生成したチェックサム71’を受信したチェックサム71と比較する(図8(d))。両者が一致しない場合に、データ通信に誤りが発生したと判定するものである。   A specific example of data transmission / reception is shown in FIG. The communication data 70 is input to the checksum generation circuit 4 (FIG. 8A), the bit values of the data are added, and the lower bit of the sum is added to the communication data 70 as the checksum 71 (FIG. 8B). On the receiving side, the communication data 70 excluding the checksum 71 is taken out (FIG. 8 (c)) and input to the receiving checksum generation circuit 4a to receive the generated checksum 71 ′. Compared with the checksum 71 (FIG. 8D). When the two do not match, it is determined that an error has occurred in the data communication.

しかしながら、誤り検出符号を生成する回路自体が故障して間違った誤り検出符号が付加されてしまうと、データ自体に誤りがないにもかかわらず、誤りがあると誤判定してしまう。そこでこうした誤り検出符号を生成する回路について故障判定を行う必要性がある。   However, if the error detection code generating circuit itself fails and an incorrect error detection code is added, it is erroneously determined that there is an error even though the data itself has no error. Therefore, it is necessary to make a failure determination for a circuit that generates such an error detection code.

このような回路の故障判定手法として、特許文献1に記載されているように検査パターンを演算装置に入力し、その出力値を検査パターンに対する期待値と比較することで演算回路の故障を検出する手法がある。   As such a circuit failure determination method, a test pattern is input to an arithmetic unit as described in Patent Document 1, and a fault of the arithmetic circuit is detected by comparing the output value with an expected value for the test pattern. There is a technique.

特開2006−319055号公報JP 2006-319055 A

しかしながら、この手法では、検査パターンによっては、演算回路が故障している場合であっても出力値が期待値に偶然一致してしまう可能性がある。   However, with this method, depending on the test pattern, the output value may coincide with the expected value even when the arithmetic circuit is out of order.

そこで本発明は、誤り検出符号を生成する回路の故障検出確率をよりいっそう向上させることを可能とした情報処理装置を提供することを課題とする。   Therefore, an object of the present invention is to provide an information processing apparatus that can further improve the failure detection probability of a circuit that generates an error detection code.

上記課題を解決するため、本発明にかかる情報処理装置は、入力されたデータから演算により誤り検出符号を生成する誤り検出符号生成手段を備える情報処理装置において、予め設定した期間以上の期間、誤り検出手段への入力データが存在しない場合には、それ以前に入力されたデータに基づいて検査用データを生成し、誤り検出符号生成手段に当該検査用データを受け渡す検査用データ生成手段をさらに備えていることを特徴とする。   In order to solve the above-described problem, an information processing apparatus according to the present invention includes an error detection code generation unit that generates an error detection code by calculation from input data. In the case where there is no input data to the detection means, inspection data generation means for generating inspection data based on data input before that and delivering the inspection data to the error detection code generation means is further provided. It is characterized by having.

入力データに対する誤り検出符号の期待値を記憶する期待値記憶部と、記憶されている期待値と誤り検出符号生成手段で生成された誤り検出符号とを比較する比較器とを備えるとよい。   An expected value storage unit that stores an expected value of the error detection code for the input data, and a comparator that compares the stored expected value with the error detection code generated by the error detection code generation unit may be provided.

検査用データ生成手段は、誤り検出符号生成手段に受け渡すデータ中のビットの0/1の出現確率が50%に近づくよう検査用データの調整を行うとよい。   The inspection data generation means may adjust the inspection data so that the 0/1 appearance probability of bits in the data delivered to the error detection code generation means approaches 50%.

本発明によれば、予め定めた期間以上、誤り検出符号生成手段へのデータ入力がない空白状態が続いた場合には、それ以前のデータに基づいて新たな検査用データを作成して誤り検出手段で誤り検出符号を生成することにより、誤り検出符号生成手段の検証を行うための多様な検証データを取得することができる。この検証データを用いて検証を行うことで誤り検出符号生成手段の故障を早期に発見することができる。   According to the present invention, when a blank state in which no data is input to the error detection code generation means continues for a predetermined period or longer, new inspection data is created based on the previous data and error detection is performed. By generating an error detection code by means, various verification data for verifying the error detection code generation means can be acquired. By performing verification using this verification data, a failure of the error detection code generation means can be detected early.

誤り検出符号の期待値を記憶しておき、これと生成された誤り検出符号とを比較することで、誤り検出符号生成手段の故障を確実に把握することができる。   By storing the expected value of the error detection code and comparing this with the generated error detection code, the failure of the error detection code generation means can be reliably grasped.

検査用データ生成の際に、誤り検出手段に受け渡すデータ中のビットの0/1の出現確率を50%に近づくよう調整することで、網羅性の高い検査用データを生成して、誤り検出符号の生成回路の故障を早期に判定することができる。   When generating inspection data, by adjusting the 0/1 occurrence probability of the bits in the data passed to the error detection means to approach 50%, it is possible to generate inspection data with high completeness and error detection. The failure of the code generation circuit can be determined early.

本発明にかかる情報処理装置の第1の実施形態を示すブロック構成図である。It is a block block diagram which shows 1st Embodiment of the information processing apparatus concerning this invention. 図1の装置における誤り検出符号生成処理を示すフローチャートである。It is a flowchart which shows the error detection code production | generation process in the apparatus of FIG. 図1の装置における処理における生成データ例を示す表である。It is a table | surface which shows the example of the production | generation data in the process in the apparatus of FIG. 図3の処理の変形例である。It is a modification of the process of FIG. 図1の装置において通信データ送信部に送られるデータ列の構成を示す図である。It is a figure which shows the structure of the data sequence sent to a communication data transmission part in the apparatus of FIG. 本発明にかかる情報処理装置の第2の実施形態を示すブロック構成図である。It is a block block diagram which shows 2nd Embodiment of the information processing apparatus concerning this invention. 図6の装置における誤り検出符号生成処理を示すフローチャートである。It is a flowchart which shows the error detection code production | generation process in the apparatus of FIG. 生成された通信データの送受信時の処理を示す図である。It is a figure which shows the process at the time of transmission / reception of the produced | generated communication data.

以下、添付図面を参照して本発明の好適な実施の形態について詳細に説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の参照番号を附し、重複する説明は省略する。   DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, preferred embodiments of the invention will be described in detail with reference to the accompanying drawings. In order to facilitate the understanding of the description, the same reference numerals are given to the same components in the drawings as much as possible, and duplicate descriptions are omitted.

図1に、本発明にかかる情報処理装置100の第1の実施形態のブロック構成を示す。ここでは、別途処理されたデータを他のシステムに送信する送信部のみを記す。なお、この送受信は、情報処理装置の外部の別の情報処理装置との送受信に限るものではなく、情報処理装置に接続される記憶装置等の外部機器、内蔵機器とのデータ送受信を含む。   FIG. 1 shows a block configuration of a first embodiment of an information processing apparatus 100 according to the present invention. Here, only a transmission unit that transmits separately processed data to another system will be described. This transmission / reception is not limited to transmission / reception to / from another information processing apparatus outside the information processing apparatus, but includes data transmission / reception to / from an external device such as a storage device connected to the information processing apparatus or a built-in device.

この情報処理装置100は、後述する検査データを生成し、検査用データ生成手段として機能する検証データ生成部1と、送信される通信生データを取得する通信生データ受信部2と、通信生データと検査データのいずれかを選択するデータ選択部3と、入力データから誤り検出符号であるチェックサムを生成し、誤り検出符号生成手段として機能するチェックサム生成部4と、通信データにチェックサムを付加して送信する通信データ送信部5とを備える。検証データ生成部1には、データの検証を行うデータ検証手段10と、乱数を発生する乱数発生手段11とを備えている。   This information processing apparatus 100 generates inspection data, which will be described later, and a verification data generation unit 1 that functions as an inspection data generation unit, a communication raw data reception unit 2 that acquires communication raw data to be transmitted, and communication raw data And a data selection unit 3 for selecting one of the check data, a checksum that is an error detection code from input data, a checksum generation unit 4 that functions as an error detection code generation unit, and a checksum for communication data And a communication data transmission unit 5 for transmission by addition. The verification data generation unit 1 includes data verification means 10 for verifying data and random number generation means 11 for generating random numbers.

この装置における誤り検出符号生成処理のフローチャートを図2に示す。この処理は検証データ生成部1を中心に所定のタイミングで繰り返し実行される。   A flow chart of error detection code generation processing in this apparatus is shown in FIG. This process is repeatedly executed at a predetermined timing with the verification data generation unit 1 as the center.

最初に、通信生データ受信部2により通信生データを取得し、データ検証手段10へ送る(ステップS1)。当該タイムステップで生データが存在するか否かを判定し(ステップS2)、生データがある場合には、ステップS3へと移行する。ステップS3では、データ検証手段10が、過去の一定期間(所定期間)の生データのビット中の1の出現率を算出する。続いて、データ選択部3は、生データか検証用データかを区別するフラグ値に生データであることを示す0をセットしてデータをチェックサム生成部4へ受け渡す(ステップS4)。生データを受け取ったチェックサム生成部4は、チェックサム値を算出し(ステップS5)、生データ、フラグ値とともに通信データ送信部5へと受け渡し、通信データ送信部5は、受け取ったデータから通信データを生成して、データ送信を実行する(ステップS6)。送信データ7は、図5に示されるように通信データ本体70にチェックサム71とフラグ72を付加したものとなる。受信側はフラグ72を参照することで、生データか検証データかを判定することができる。   First, communication raw data is acquired by the communication raw data receiving unit 2 and sent to the data verification means 10 (step S1). It is determined whether or not raw data exists at the time step (step S2). If there is raw data, the process proceeds to step S3. In step S3, the data verification means 10 calculates the appearance rate of 1 in the bits of the raw data for a certain past period (predetermined period). Subsequently, the data selection unit 3 sets 0 indicating the raw data to the flag value for distinguishing whether the data is the raw data or the verification data, and transfers the data to the checksum generation unit 4 (step S4). The checksum generation unit 4 that has received the raw data calculates a checksum value (step S5), passes the raw data and the flag value to the communication data transmission unit 5, and the communication data transmission unit 5 communicates from the received data. Data is generated and data transmission is executed (step S6). The transmission data 7 is obtained by adding a checksum 71 and a flag 72 to the communication data main body 70 as shown in FIG. The receiving side can determine whether the data is raw data or verification data by referring to the flag 72.

一方、生データがない場合には、ステップS7へと移行して、前回までのタイムステップで求めた過去の一定期間の生データのビット中の1の出現率に基づいて、乱数発生手段11を用いて検査用データを生成し、データ選択部3へと送り、例えば、生データが記憶されるバッファに格納する。あわせて、データ選択部3は、生データか検証用データかを区別するフラグ値に検証用データであることを示す1をセットしてデータをチェックサム生成部4へ受け渡し(ステップS8)、ステップS5へと移行する。その後の処理は、生データが存在する場合と同様である。   On the other hand, if there is no raw data, the process proceeds to step S7, where the random number generating means 11 is changed based on the appearance rate of 1 in the bit of the raw data in the past fixed period obtained in the previous time step. The data for inspection is generated using the data and sent to the data selection unit 3 and stored in, for example, a buffer in which raw data is stored. At the same time, the data selection unit 3 sets 1 indicating the verification data to the flag value for distinguishing whether the data is the raw data or the verification data, and delivers the data to the checksum generation unit 4 (step S8). The process proceeds to S5. The subsequent processing is the same as when raw data exists.

ステップS7における検証用データの生成処理について、以下、具体例を挙げて説明する。図3は、データ生成を説明する表である。ここでは、通信される生データは、bit0からbit3までの4ビットのデータであり、タイムステップt1からt10までのうち、t6とt10に通信データがないと仮定する(上段左の表参照)。   The verification data generation process in step S7 will be described below with a specific example. FIG. 3 is a table for explaining data generation. Here, it is assumed that the raw data to be communicated is 4-bit data from bit0 to bit3, and that there is no communication data at t6 and t10 among time steps t1 to t10 (see the table on the upper left).

各段の中央の表は、時刻t1からの累積での通信生データ中の各ビットの1の出現率を示している。例えば、t5におけるbit0の累積1出現率は、それまでの通信データ中では、1が5回中3回出現しているため、60%になる。同様に、bit2からbit4の出現率は0%,40%、80%となる。この累積は、直前のタイムステップn回分として行うほかに、n回周期でリセットするようにしてもよい。いずれの場合でもnを十分に大きくとることで、短期的なデータの偏在の影響を抑制することができる。   The table at the center of each stage shows the appearance rate of 1 for each bit in the communication raw data accumulated from time t1. For example, the cumulative 1 appearance rate of bit 0 at t5 is 60% because 1 appears 3 times out of 5 in the communication data so far. Similarly, the appearance rates of bit2 to bit4 are 0%, 40%, and 80%. This accumulation may be carried out for n time steps immediately before, or may be reset at a cycle of n times. In either case, the influence of the uneven distribution of short-term data can be suppressed by making n sufficiently large.

通信データが存在しない場合は、検証データ生成部で生成したデータを挿入する。挿入するデータの作成に際しては、各ビットの値は重み付け乱数により生成する。このとき、本例では、前回までのビット中の1出現率に応じた確率で0が発生するよう重み付けを行う。例えば、乱数発生手段11は0から1の間の数値をランダムに発生するものとし、60%の確率で0を発生したい場合には、0.6以下の乱数値が返された場合には、0を、0.6を超える乱数値が返された場合には、1をビットに挿入するようにすればよい。   If communication data does not exist, the data generated by the verification data generation unit is inserted. When creating the data to be inserted, the value of each bit is generated by a weighted random number. At this time, in this example, weighting is performed so that 0 is generated with a probability corresponding to the appearance rate of 1 in the previous bits. For example, the random number generation means 11 generates a numerical value between 0 and 1 at random, and when it is desired to generate 0 with a probability of 60%, when a random value of 0.6 or less is returned, When a random value exceeding 0 and 0.6 is returned, 1 may be inserted into the bit.

具体的には、丸2に示すt5時点の1発生確率に応じて、丸3で示すt6時点の検証用データが挿入され、丸5に示すt9時点の1発生確率に応じて、丸6で示すt10時点の検証用データが挿入される。これにより、丸4、丸7で示すようにt10時点の1出現率は挿入前に比較していずれのビットも50%に近づく。このように0/1の出現確率を50%に近づけるよう調整することで、検証用データの網羅性が高まり、チェックサム生成部4の故障を早期、かつ、確実に判断することが容易になる。   Specifically, the verification data at the time t6 indicated by the circle 3 is inserted according to the occurrence probability at the time t5 indicated by the circle 2, and the circle 6 according to the one occurrence probability at the time t9 indicated by the circle 5 The verification data at time t10 shown is inserted. As a result, as shown by circles 4 and 7, the rate of 1 appearance at time t10 is close to 50% for all bits compared to before insertion. Thus, by adjusting the appearance probability of 0/1 to approach 50%, the completeness of the verification data is increased, and it is easy to determine the failure of the checksum generation unit 4 early and reliably. .

この例では、挿入されるデータについて、0を発生する確率が50%以上のときには、0が、50%未満のときには1が各ビットに挿入されているが、重み付け乱数を使用した場合には、いずれかのビットに逆の値が挿入される場合もある。このように逆の値が挿入されることがあっても、長期的には累積の発生確率は50%に収束していくことになる。   In this example, for the inserted data, when the probability of generating 0 is 50% or more, 0 is inserted in each bit, and when it is less than 50%, 1 is inserted in each bit. The opposite value may be inserted into any of the bits. Even if the opposite value is inserted in this way, the cumulative probability of occurrence converges to 50% in the long term.

あるいは、図4に示されるように、1の出現確率が50%以上の場合には、α%の確率で0を発生し、1の出現確率が50%未満の場合には、(100−α)%の確率で0を発生するようにする。ここで、αは51〜99に設定されるが、低い確率で設定すると、収束が遅くなり、高い確率で設定すると収束が早くなる反面、収束した数値が逆にはずれて発散する可能性があるため、60程度が好ましい。   Alternatively, as shown in FIG. 4, when the occurrence probability of 1 is 50% or more, 0 is generated with a probability of α%, and when the appearance probability of 1 is less than 50%, (100−α ) 0 is generated with a probability of%. Here, α is set to 51 to 99. If the probability is set with a low probability, the convergence is delayed. If the probability is set with a high probability, the convergence is accelerated. On the other hand, the converged numerical value may be deviated and diverge. Therefore, about 60 is preferable.

なお、ここでは、1の出現確率が50%に近づくように検査データを作成しているが、出現確率が50%以外の所定の確率(例えば、40%や70%等)に近づくように検査データを作成してもよい。   Here, the inspection data is created so that the appearance probability of 1 approaches 50%, but the inspection is performed so that the appearance probability approaches a predetermined probability other than 50% (for example, 40%, 70%, etc.). Data may be created.

次に、本発明にかかる情報処理装置の第2の実施形態を、図6のブロック構成図を参照して説明する。この第2の実施形態の情報処理装置101は、第1の実施形態の情報処理装置100に、チェックサム検証部6を追加したものである。このチェックサム検証部6は、と、比較器61とを備えている。   Next, a second embodiment of the information processing apparatus according to the present invention will be described with reference to the block diagram of FIG. The information processing apparatus 101 according to the second embodiment is obtained by adding a checksum verification unit 6 to the information processing apparatus 100 according to the first embodiment. The checksum verification unit 6 includes a comparator 61.

具体的なチェックサム検証部6の処理を図7のフローチャートを参照して説明する。最初に、期待値記憶部60から入力データに対応するチェックサム値の期待値を読み込む(ステップS11)。次に、チェックサム生成部4で生成したチェックサム値とこの期待値とを比較器61で比較する(ステップS12)。両者が一致する場合は、チェックサム生成部4に異常はないと判定する(ステップS13)、一方、両者が一致しない場合には、チェックサム生成部4に異常ありと判定する。このように、チェックサムの検証を行うことで、チェックサム生成部4の異常を早期に判定することが可能となる。   A specific process of the checksum verification unit 6 will be described with reference to a flowchart of FIG. First, the expected value of the checksum value corresponding to the input data is read from the expected value storage unit 60 (step S11). Next, the checksum value generated by the checksum generator 4 is compared with the expected value by the comparator 61 (step S12). If they match, it is determined that there is no abnormality in the checksum generator 4 (step S13). On the other hand, if they do not match, it is determined that the checksum generator 4 is abnormal. Thus, by performing checksum verification, it is possible to determine an abnormality in the checksum generation unit 4 at an early stage.

以上の説明では、誤り検出符号としてチェックサム値を用いる場合を例に説明したが、その他の誤り検出符号、例えば、パリティビット、巡回符号、ハッシュ関数等を用いる場合にも適用可能である。   In the above description, the case where the checksum value is used as the error detection code has been described as an example. However, the present invention can also be applied to the case where other error detection codes such as a parity bit, a cyclic code, and a hash function are used.

1…検証データ生成部、2…通信生データ受信部、3…データ選択部、4…チェックサム生成部、4a…チェックサム生成回路、5…通信データ送信部、6…チェックサム検証部、10…データ検証手段、11…乱数発生手段、60…期待値記憶部、61…比較器、70…通信データ、70…通信データ本体、71…チェックサム、72…フラグ、100、101…情報処理装置。   DESCRIPTION OF SYMBOLS 1 ... Verification data generation part, 2 ... Communication raw data reception part, 3 ... Data selection part, 4 ... Checksum generation part, 4a ... Checksum generation circuit, 5 ... Communication data transmission part, 6 ... Checksum verification part, 10 ... Data verification means, 11 ... Random number generation means, 60 ... Expected value storage section, 61 ... Comparator, 70 ... Communication data, 70 ... Communication data body, 71 ... Checksum, 72 ... Flag, 100, 101 ... Information processing apparatus .

Claims (3)

入力されたデータから演算により誤り検出符号を生成する誤り検出符号生成手段を備える情報処理装置において、
予め設定した期間以上の期間、前記誤り検出符号生成手段への入力データが存在しない場合には、それ以前に入力されたデータに基づいて検査用データを生成し、前記誤り検出符号生成手段に当該検査用データを受け渡す検査用データ生成手段をさらに備えていることを特徴とする情報処理装置。
In an information processing apparatus including error detection code generation means for generating an error detection code by calculation from input data,
When there is no input data to the error detection code generation means for a period longer than a preset period, test data is generated based on data input before that, and the error detection code generation means An information processing apparatus further comprising inspection data generating means for transferring inspection data.
入力データに対する誤り検出符号の期待値を記憶する期待値記憶部と、記憶されている期待値と前記誤り検出符号生成手段で生成された誤り検出符号とを比較する比較器とを備える請求項1記載の情報処理装置。 2. An expected value storage unit for storing an expected value of an error detection code for input data, and a comparator for comparing the stored expected value with the error detection code generated by the error detection code generation means. The information processing apparatus described. 前記検査用データ生成手段は、前記誤り検出符号生成手段に受け渡すデータ中のビットの0/1の出現確率が50%に近づくよう検査用データの調整を行うことを特徴とする請求項1または2に記載の情報処理装置。 The inspection data generation means adjusts the inspection data so that the 0/1 appearance probability of bits in the data delivered to the error detection code generation means approaches 50%. 2. The information processing apparatus according to 2.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017004060A (en) * 2015-06-04 2017-01-05 本田技研工業株式会社 Arithmetic processing system having highly reliable program check function, multi-core system, and multiprocessor system
JP2019139704A (en) * 2018-02-15 2019-08-22 三洋テクノソリューションズ鳥取株式会社 Information management system, information collection system, and information terminal device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06324892A (en) * 1993-05-14 1994-11-25 Matsushita Electric Ind Co Ltd Parity error self-diagnosing mechanism

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06324892A (en) * 1993-05-14 1994-11-25 Matsushita Electric Ind Co Ltd Parity error self-diagnosing mechanism

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017004060A (en) * 2015-06-04 2017-01-05 本田技研工業株式会社 Arithmetic processing system having highly reliable program check function, multi-core system, and multiprocessor system
JP2019139704A (en) * 2018-02-15 2019-08-22 三洋テクノソリューションズ鳥取株式会社 Information management system, information collection system, and information terminal device

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