JP2013055485A - 画像信号生成装置、画像信号生成方法およびプログラム - Google Patents

Abstract

【課題】スーパーハイビジョン画像において、ＳＤＴＶ画像やＨＤＴＶ画像に比べて画像処理が複雑になるのを回避する。
【解決手段】画像の（２ｍ×ｎ）個のエリアのそれぞれに含まれる複数の画素のそれぞれを示す複数の画素データを送信するための（２ｍ×ｎ）個のエリア信号を並行して受信する画像信号生成装置であって、受信したエリア信号のそれぞれに含まれる複数の画素データを（２ｍ×ｎ）個の第１のフレームメモリのそれぞれに記憶させ、記憶された複数の画素データを、上記の画像において隣接する（２ｍ×ｎ）個の画素のそれぞれを示す（２ｍ×ｎ）個の画素データから構成される複数の画素データ群として認識し、複数の画素データ群のそれぞれを構成する画素データのそれぞれを、（２ｍ×ｎ）個の第２のフレームメモリのそれぞれに重複することなく記憶させ、記憶された複数の画素データを（２ｍ×ｎ）個の画像信号のそれぞれとして出力させる。
【選択図】図５

Description

本発明は、画像の複数のエリア信号を受信し、受信した複数のエリア信号から、複数の画像信号を生成する画像信号生成装置、画像信号生成方法およびプログラムに関する。

ＳＤＴＶ（Ｓｔａｎｄａｒｄ Ｄｅｆｉｎｉｔｉｏｎ ＴｅｌｅＶｉｓｉｏｎ）画像、および、ＨＤＴＶ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ ＴｅｌｅＶｉｓｉｏｎ）画像は、水平方向および垂直方向の有効画素数が決められた１つの画像信号によって構成された画像である。

図７１は、ＳＤＴＶ画像およびＨＤＴＶ画像の画素の構成を説明するための図である。

図７１においては複数の円のそれぞれが画素を表しているが、円で表した画素の数はＳＤＴＶ画像およびＨＤＴＶ画像の実際の有効画素数を示したものではない。

ＳＤＴＶ画像の有効画素数は、垂直方向に４８０画素、水平方向に７２０画素となっている。また、ＨＤＴＶ画像の有効画素数は、垂直方向に１０８０画素、水平方向に１９２０画素となっている。

ＳＤＴＶ画像およびＨＤＴＶ画像では、複数の画素のそれぞれの垂直座標および水平座標から、それら複数の画素の位置を求めて様々な画像処理を行っている。

図７２は、ＳＤＴＶ画像およびＨＤＴＶ画像における画像の合成処理の一例を説明するための図である。

波形を用いた２つの画像の合成処理では、図７２に示すように垂直座標および水平座標をもとに波形信号を生成する。そして、画像信号Ａおよび画像信号Ｂを、生成した波形信号を用いて合成することによって画像信号Ｃが生成される。

ここで、デュアルグリーン方式のスーパーハイビジョン画像について説明する。

図７３は、デュアルグリーン方式のスーパーハイビジョン画像の画素の構成を説明するための図であり、（ａ）はデュアルグリーン方式のスーパーハイビジョン画像の画素の構成を示す図、（ｂ）はデュアルグリーン方式のスーパーハイビジョン画像を構成する４つの種類の画像のそれぞれの構造を示す図である。

デュアルグリーン方式のスーパーハイビジョン画像は図７３（ａ）に示すように、垂直方向に７６８０画素、水平方向に４３２０画素の画像であり、相互に異なるサンプリング位置の複数の画素からなる４つの種類の画像（Ｇ１画像、Ｇ２画像、Ｂ画像、Ｒ画像）で構成されている。図７３（ａ）においては、Ｇ１画像の画素を「Ｇ１」と示し、Ｇ２画像の画素を「Ｇ２」と示し、Ｂ画像の画素を「Ｂ」と示し、Ｒ画像の画素を「Ｒ」と示している。

また、４つの種類の画像のそれぞれは、図７３（ｂ）に示すように、垂直方向および水平方向に等分割される。具体的には４個のエリアに等分割される。そして、４個のエリアのそれぞれに含まれる複数の画素のそれぞれを示す複数の画素データを含む４個のエリア信号Ａ１〜Ａ４がＨＤ−ＳＤＩ信号によって送信される。なお、ＨＤ−ＳＤＩ信号は、１１２５ライン×２２００サンプルという構成になっており、そのうちの１０８０ライン×１９２０サンプルを画素データの送信に利用している。画素データは、ＨＤ−ＳＤＩ信号の第２１ライン以降に含まれる。

なお、スーパーハイビジョン画像はプログレッシブ画像である。そのため、画像を構成する複数の画素のうち、奇数ラインの画素を示す画素データと偶数ラインの画素を示す画素データとの両方が同時に送信され、例えば画像処理を行う画像処理装置等にて受信される。つまり、スーパーハイビジョン画像では、画素データが２ライン毎に送信される。

なお、スーパーハイビジョン画像に関する技術が例えば、特許文献１に開示されている。

特開２００９−２６８０１７号公報

図７４は、スーパーハイビジョン画像を構成するＧ１画像の受信タイミングを説明するための図である。また、図７５は、スーパーハイビジョン画像を構成するＧ２画像の受信タイミングを説明するための図である。図７６は、スーパーハイビジョン画像を構成するＢ画像の受信タイミングを説明するための図である。図７７は、スーパーハイビジョン画像を構成するＲ画像の受信タイミングを説明するための図である。

図７４〜７７では、エリア信号Ａ１〜Ａ４のそれぞれに含まれる画素データが示す画素のスーパーハイビジョン画像における垂直画像および水平座標を示している。なお、以降、座標を例えば（１，０）のように表す。この例は、垂直座標の値が１であり、水平座標の値が０であることを示している。

スーパーハイビジョン画像では、相互に異なる８つの座標の画素を示す画素データが、例えば画像処理装置等にて同時に受信されることになる。例えば、図７４に示すＧ１画像の場合、画像開始点の８つの画素の垂直座標および水平座標は、以下の（１）〜（８）に示す座標となる。

（１）エリア信号Ａ１：奇数ラインの座標：（０，０）
（２）エリア信号Ａ１：偶数ラインの座標：（２，０）
（３）エリア信号Ａ２：偶数ラインの座標：（０，３８４０）
（４）エリア信号Ａ２：偶数ラインの座標：（２，３８４０）
（５）エリア信号Ａ３：奇数ラインの座標：（２１６０，０）
（６）エリア信号Ａ３：偶数ラインの座標：（２１６２，０）
（７）エリア信号Ａ４：奇数ラインの座標：（２１６０，３８４０）
（８）エリア信号Ａ４：偶数ラインの座標：（２１６２，３８４０）
従って、スーパーハイビジョン画像をリアルタイムに画像処理する場合、受信するタイミングが異なるエリア信号の境界処理を考慮することが必要となる。つまり、スーパーハイビジョン画像では、ＳＤＴＶ画像やＨＤＴＶ画像に比べて画像処理が複雑になってしまうという問題点がある。

本発明は、スーパーハイビジョン画像において、ＳＤＴＶ画像やＨＤＴＶ画像に比べて画像処理が複雑になるのを回避することができる画像信号生成装置、画像信号生成方法およびプログラムを提供することを目的とする。

上記目的を達成するために本発明の画像信号生成装置は、画像を垂直方向に２ｍ個および水平方向にｎ個（ｍ，ｎは自然数）に等分割した（２ｍ×ｎ）個のエリアのそれぞれに含まれる複数の画素のそれぞれを示す複数の画素データを水平方向のライン毎に送信するための（２ｍ×ｎ）個のエリア信号を並行して受信する画像信号生成装置であって、
前記受信した（２ｍ×ｎ）個のエリア信号のそれぞれに含まれる複数の画素データを記憶する（２ｍ×ｎ）個の第１のフレームメモリと、
（２ｍ×ｎ）個の第２のフレームメモリと、
前記（２ｍ×ｎ）個の第１のフレームメモリのそれぞれに記憶された複数の画素データを、前記画像において垂直方向に隣接する２ｍ個の画素および水平方向に隣接するｎ個の画素からなる（２ｍ×ｎ）個の画素のそれぞれを示す（２ｍ×ｎ）個の画素データから構成される複数の画素データ群として認識する第１の制御部と、
前記複数の画素データ群のそれぞれを構成する（２ｍ×ｎ）個の画素データのそれぞれを、前記（２ｍ×ｎ）個の第２のフレームメモリのそれぞれに重複することなく記憶させる第２の制御部と、
前記（２ｍ×ｎ）個の第２のフレームメモリのそれぞれに記憶された複数の画素データを水平方向のライン毎に（２ｍ×ｎ）個の画像信号のそれぞれとして出力させる第３の制御部と、を有する。

また、上記目的を達成するために本発明の画像信号生成方法は、（２ｍ×ｎ）個（ｍ，ｎは自然数）の第１および第２のフレームメモリを有し、画像を垂直方向に２ｍ個および水平方向にｎ個に等分割した（２ｍ×ｎ）個のエリアのそれぞれに含まれる複数の画素のそれぞれを示す複数の画素データを水平方向のライン毎に送信するための（２ｍ×ｎ）個のエリア信号を並行して受信する画像信号生成装置における画像信号生成方法であって、
前記受信した（２ｍ×ｎ）個のエリア信号のそれぞれに含まれる複数の画素データを前記（２ｍ×ｎ）個の第１のフレームメモリのそれぞれに記憶させる処理と、
前記（２ｍ×ｎ）個の第１のフレームメモリのそれぞれに記憶された複数の画素データを、前記画像において垂直方向に隣接する２ｍ個の画素および水平方向に隣接するｎ個の画素からなる（２ｍ×ｎ）個の画素のそれぞれを示す（２ｍ×ｎ）個の画素データから構成される複数の画素データ群として認識する処理と、
前記複数の画素データ群のそれぞれを構成する（２ｍ×ｎ）個の画素データのそれぞれを、前記（２ｍ×ｎ）個の第２のフレームメモリのそれぞれに重複することなく記憶させる記憶処理と、
前記（２ｍ×ｎ）個の第２のフレームメモリのそれぞれに記憶された複数の画素データを水平方向のライン毎に（２ｍ×ｎ）個の画像信号のそれぞれとして出力させる処理と、を有する。

また、上記目的を達成するために本発明のプログラムは、（２ｍ×ｎ）個（ｍ，ｎは自然数）の第１および第２のフレームメモリを有し、画像を垂直方向に２ｍ個および水平方向にｎ個に等分割した（２ｍ×ｎ）個のエリアのそれぞれに含まれる複数の画素のそれぞれを示す複数の画素データを水平方向のライン毎に送信するための（２ｍ×ｎ）個のエリア信号を並行して受信する画像信号生成装置に、
前記受信した（２ｍ×ｎ）個のエリア信号のそれぞれに含まれる複数の画素データを前記（２ｍ×ｎ）個の第１のフレームメモリのそれぞれに記憶させる機能と、
前記（２ｍ×ｎ）個の第１のフレームメモリのそれぞれに記憶された複数の画素データを、前記画像において垂直方向に隣接する２ｍ個の画素および水平方向に隣接するｎ個の画素からなる（２ｍ×ｎ）個の画素のそれぞれを示す（２ｍ×ｎ）個の画素データから構成される複数の画素データ群として認識する機能と、
前記複数の画素データ群のそれぞれを構成する（２ｍ×ｎ）個の画素データのそれぞれを、前記（２ｍ×ｎ）個の第２のフレームメモリのそれぞれに重複することなく記憶させる記憶機能と、
前記（２ｍ×ｎ）個の第２のフレームメモリのそれぞれに記憶された複数の画素データを水平方向のライン毎に（２ｍ×ｎ）個の画像信号のそれぞれとして出力させる機能と、を実現させる。

本発明は以上説明したように構成されているので、（２ｍ×ｎ）個の画像信号間には、エリアの境界が存在しない。

従って、スーパーハイビジョン画像において、ＳＤＴＶ画像やＨＤＴＶ画像に比べて画像処理が複雑になるのを回避することができる。

本発明の画像信号生成装置を適用した画像処理装置の実施の一形態の構成を示すブロック図である。 図１に示した並び替え処理部が、受信したエリア信号Ａ１〜Ａ４から、画像信号Ｐ１〜Ｐ４を生成する動作の概要を説明するための図である。 ３画素×３画素のデジタル・フィルタの演算処理を説明するための図である。 画像信号Ｐ１〜Ｐ４を用いた場合の３画素×３画素のデジタル・フィルタの演算処理を説明するための図である。 図１に示した並び替え処理部の一構成例を示すブロック図である。 図１に示した並び替え処理部がエリア信号Ａ１〜Ａ４のそれぞれから画像信号Ｐ１を生成する動作を説明するための図である。 図１に示した並び替え処理部がエリア信号Ａ１〜Ａ４のそれぞれから画像信号Ｐ１を生成する動作を説明するための図である。 図１に示した並び替え処理部がエリア信号Ａ１〜Ａ４のそれぞれから画像信号Ｐ１を生成する動作を説明するための図である。 図１に示した並び替え処理部がエリア信号Ａ１〜Ａ４のそれぞれから画像信号Ｐ１を生成する動作を説明するための図である。 図１に示した並び替え処理部がエリア信号Ａ１〜Ａ４のそれぞれから画像信号Ｐ１を生成する動作を説明するための図である。 図１に示した並び替え処理部がエリア信号Ａ１〜Ａ４のそれぞれから画像信号Ｐ１を生成する動作を説明するための図である。 図１に示した並び替え処理部がエリア信号Ａ１〜Ａ４のそれぞれから画像信号Ｐ１を生成する動作を説明するための図である。 図１に示した並び替え処理部がエリア信号Ａ１〜Ａ４のそれぞれから画像信号Ｐ１を生成する動作を説明するための図である。 図１に示した並び替え処理部がエリア信号Ａ１〜Ａ４のそれぞれから画像信号Ｐ２を生成する動作を説明するための図である。 図１に示した並び替え処理部がエリア信号Ａ１〜Ａ４のそれぞれから画像信号Ｐ２を生成する動作を説明するための図である。 図１に示した並び替え処理部がエリア信号Ａ１〜Ａ４のそれぞれから画像信号Ｐ２を生成する動作を説明するための図である。 図１に示した並び替え処理部がエリア信号Ａ１〜Ａ４のそれぞれから画像信号Ｐ２を生成する動作を説明するための図である。 図１に示した並び替え処理部がエリア信号Ａ１〜Ａ４のそれぞれから画像信号Ｐ２を生成する動作を説明するための図である。 図１に示した並び替え処理部がエリア信号Ａ１〜Ａ４のそれぞれから画像信号Ｐ２を生成する動作を説明するための図である。 図１に示した並び替え処理部がエリア信号Ａ１〜Ａ４のそれぞれから画像信号Ｐ２を生成する動作を説明するための図である。 図１に示した並び替え処理部がエリア信号Ａ１〜Ａ４のそれぞれから画像信号Ｐ２を生成する動作を説明するための図である。 図１に示した並び替え処理部がエリア信号Ａ１〜Ａ４のそれぞれから画像信号Ｐ３を生成する動作を説明するための図である。 図１に示した並び替え処理部がエリア信号Ａ１〜Ａ４のそれぞれから画像信号Ｐ３を生成する動作を説明するための図である。 図１に示した並び替え処理部がエリア信号Ａ１〜Ａ４のそれぞれから画像信号Ｐ３を生成する動作を説明するための図である。 図１に示した並び替え処理部がエリア信号Ａ１〜Ａ４のそれぞれから画像信号Ｐ３を生成する動作を説明するための図である。 図１に示した並び替え処理部がエリア信号Ａ１〜Ａ４のそれぞれから画像信号Ｐ３を生成する動作を説明するための図である。 図１に示した並び替え処理部がエリア信号Ａ１〜Ａ４のそれぞれから画像信号Ｐ３を生成する動作を説明するための図である。 図１に示した並び替え処理部がエリア信号Ａ１〜Ａ４のそれぞれから画像信号Ｐ３を生成する動作を説明するための図である。 図１に示した並び替え処理部がエリア信号Ａ１〜Ａ４のそれぞれから画像信号Ｐ３を生成する動作を説明するための図である。 図１に示した並び替え処理部がエリア信号Ａ１〜Ａ４のそれぞれから画像信号Ｐ４を生成する動作を説明するための図である。 図１に示した並び替え処理部がエリア信号Ａ１〜Ａ４のそれぞれから画像信号Ｐ４を生成する動作を説明するための図である。 図１に示した並び替え処理部がエリア信号Ａ１〜Ａ４のそれぞれから画像信号Ｐ４を生成する動作を説明するための図である。 図１に示した並び替え処理部がエリア信号Ａ１〜Ａ４のそれぞれから画像信号Ｐ４を生成する動作を説明するための図である。 図１に示した並び替え処理部がエリア信号Ａ１〜Ａ４のそれぞれから画像信号Ｐ４を生成する動作を説明するための図である。 図１に示した並び替え処理部がエリア信号Ａ１〜Ａ４のそれぞれから画像信号Ｐ４を生成する動作を説明するための図である。 図１に示した並び替え処理部がエリア信号Ａ１〜Ａ４のそれぞれから画像信号Ｐ４を生成する動作を説明するための図である。 図１に示した並び替え処理部がエリア信号Ａ１〜Ａ４のそれぞれから画像信号Ｐ４を生成する動作を説明するための図である。 図１に示した再配置処理部の一構成例を示すブロック図である。 図３８に示した再配置処理部が画像信号Ｐ１〜Ｐ４のそれぞれからエリア信号Ａ１を生成する動作を説明するための図である。 図３８に示した再配置処理部が画像信号Ｐ１〜Ｐ４のそれぞれからエリア信号Ａ１を生成する動作を説明するための図である。 図３８に示した再配置処理部が画像信号Ｐ１〜Ｐ４のそれぞれからエリア信号Ａ１を生成する動作を説明するための図である。 図３８に示した再配置処理部が画像信号Ｐ１〜Ｐ４のそれぞれからエリア信号Ａ１を生成する動作を説明するための図である。 図３８に示した再配置処理部が画像信号Ｐ１〜Ｐ４のそれぞれからエリア信号Ａ１を生成する動作を説明するための図である。 図３８に示した再配置処理部が画像信号Ｐ１〜Ｐ４のそれぞれからエリア信号Ａ１を生成する動作を説明するための図である。 図３８に示した再配置処理部が画像信号Ｐ１〜Ｐ４のそれぞれからエリア信号Ａ１を生成する動作を説明するための図である。 図３８に示した再配置処理部が画像信号Ｐ１〜Ｐ４のそれぞれからエリア信号Ａ１を生成する動作を説明するための図である。 図３８に示した再配置処理部が画像信号Ｐ１〜Ｐ４のそれぞれからエリア信号Ａ２を生成する動作を説明するための図である。 図３８に示した再配置処理部が画像信号Ｐ１〜Ｐ４のそれぞれからエリア信号Ａ２を生成する動作を説明するための図である。 図３８に示した再配置処理部が画像信号Ｐ１〜Ｐ４のそれぞれからエリア信号Ａ２を生成する動作を説明するための図である。 図３８に示した再配置処理部が画像信号Ｐ１〜Ｐ４のそれぞれからエリア信号Ａ２を生成する動作を説明するための図である。 図３８に示した再配置処理部が画像信号Ｐ１〜Ｐ４のそれぞれからエリア信号Ａ２を生成する動作を説明するための図である。 図３８に示した再配置処理部が画像信号Ｐ１〜Ｐ４のそれぞれからエリア信号Ａ２を生成する動作を説明するための図である。 図３８に示した再配置処理部が画像信号Ｐ１〜Ｐ４のそれぞれからエリア信号Ａ２を生成する動作を説明するための図である。 図３８に示した再配置処理部が画像信号Ｐ１〜Ｐ４のそれぞれからエリア信号Ａ２を生成する動作を説明するための図である。 図３８に示した再配置処理部が画像信号Ｐ１〜Ｐ４のそれぞれからエリア信号Ａ３を生成する動作を説明するための図である。 図３８に示した再配置処理部が画像信号Ｐ１〜Ｐ４のそれぞれからエリア信号Ａ３を生成する動作を説明するための図である。 図３８に示した再配置処理部が画像信号Ｐ１〜Ｐ４のそれぞれからエリア信号Ａ３を生成する動作を説明するための図である。 図３８に示した再配置処理部が画像信号Ｐ１〜Ｐ４のそれぞれからエリア信号Ａ３を生成する動作を説明するための図である。 図３８に示した再配置処理部が画像信号Ｐ１〜Ｐ４のそれぞれからエリア信号Ａ３を生成する動作を説明するための図である。 図３８に示した再配置処理部が画像信号Ｐ１〜Ｐ４のそれぞれからエリア信号Ａ３を生成する動作を説明するための図である。 図３８に示した再配置処理部が画像信号Ｐ１〜Ｐ４のそれぞれからエリア信号Ａ３を生成する動作を説明するための図である。 図３８に示した再配置処理部が画像信号Ｐ１〜Ｐ４のそれぞれからエリア信号Ａ３を生成する動作を説明するための図である。 図３８に示した再配置処理部が画像信号Ｐ１〜Ｐ４のそれぞれからエリア信号Ａ４を生成する動作を説明するための図である。 図３８に示した再配置処理部が画像信号Ｐ１〜Ｐ４のそれぞれからエリア信号Ａ４を生成する動作を説明するための図である。 図３８に示した再配置処理部が画像信号Ｐ１〜Ｐ４のそれぞれからエリア信号Ａ４を生成する動作を説明するための図である。 図３８に示した再配置処理部が画像信号Ｐ１〜Ｐ４のそれぞれからエリア信号Ａ４を生成する動作を説明するための図である。 図３８に示した再配置処理部が画像信号Ｐ１〜Ｐ４のそれぞれからエリア信号Ａ４を生成する動作を説明するための図である。 図３８に示した再配置処理部が画像信号Ｐ１〜Ｐ４のそれぞれからエリア信号Ａ４を生成する動作を説明するための図である。 図３８に示した再配置処理部が画像信号Ｐ１〜Ｐ４のそれぞれからエリア信号Ａ４を生成する動作を説明するための図である。 図３８に示した再配置処理部が画像信号Ｐ１〜Ｐ４のそれぞれからエリア信号Ａ４を生成する動作を説明するための図である。 ＳＤＴＶ画像およびＨＤＴＶ画像の画素の構成を説明するための図である。 ＳＤＴＶ画像およびＨＤＴＶ画像における画像の合成処理の一例を説明するための図である。 デュアルグリーン方式のスーパーハイビジョン画像の画素の構成を説明するための図であり、（ａ）はデュアルグリーン方式のスーパーハイビジョン画像の画素の構成を示す図、（ｂ）はデュアルグリーン方式のスーパーハイビジョン画像を構成する４つの種類の画像のそれぞれの構造を示す図である。 スーパーハイビジョン画像を構成するＧ１画像の受信タイミングを説明するための図である。 スーパーハイビジョン画像を構成するＧ２画像の受信タイミングを説明するための図である。 スーパーハイビジョン画像を構成するＢ画像の受信タイミングを説明するための図である。 スーパーハイビジョン画像を構成するＲ画像の受信タイミングを説明するための図である。

以下に、本発明の実施の形態について図面を参照して説明する。なお、上述したようにスーパーハイビジョン画像は４つの画像（Ｇ１画像、Ｇ２画像、Ｂ画像、Ｒ画像）で構成されているが、本実施形態では一例としてＧ１画像の場合について説明する。Ｇ２画像、Ｂ画像およびＲ画像の場合でも、画素の座標を置き換えるだけで、Ｇ１画像の場合と同様に考えることができる。

図１は、本発明の画像信号生成装置を適用した画像処理装置の実施の一形態の構成を示すブロック図である。

本実施形態の画像処理装置１０は図１に示すように、画像信号生成装置として動作する並び替え処理部１１と、再配置処理部１２と、画像処理部１３−１〜１３−８とを備えている。

並び替え処理部１１は、エリア信号Ａ１〜Ａ４のそれぞれを受信する。そして、並び替え処理部１１は、受信したエリア信号Ａ１〜Ａ４から、エリアの境界が存在せず、並列で画像処理を行うことが可能な画像信号Ｐ１〜Ｐ４を生成する。

再配置処理部１２は、画像信号Ｐ１〜Ｐ４から、もとのエリア信号Ａ１〜Ａ４を生成する。

図２は、図１に示した並び替え処理部１１が、受信したエリア信号Ａ１〜Ａ４から、画像信号Ｐ１〜Ｐ４を生成する動作の概要を説明するための図である。

図２（ａ）〜（ｄ）のそれぞれは、エリア信号Ａ１〜Ａ４のそれぞれに含まれる複数の画素データのそれぞれが示す複数の画素と、その画素のスーパーハイビジョン画像における座標を示している。図２（ａ）〜（ｄ）においては複数の画素のそれぞれを円で表している。なお、デュアルグリーン方式のスーパーハイビジョン画像のため、Ｇ１画像には奇数の座標は存在しない。

図２（ｅ）〜（ｈ）は、画像信号Ｐ１〜Ｐ４のそれぞれに含まれる複数の画素データのそれぞれが示す複数の画素と、その画素のスーパーハイビジョン画像における座標を示している。図２（ｅ）〜（ｈ）においては複数の画素のそれぞれを円で表している。

なお、図２（ａ）〜（ｈ）においては、図が煩雑になるのを回避するため、エリア信号Ａ１〜Ａ４および画像信号Ｐ１〜Ｐ４のそれぞれに含まれる複数の画素のうちの一部だけを示している。

並び替え処理部１１がエリア信号Ａ１によって最初に受信する画素データが示す画素のスーパーハイビジョン画像における座標は、図２（ａ）に示す（０，０）および（２，０）である。このうち（０，０）の座標の画素は、図２（ｅ）に示す画像信号Ｐ１における垂直開始点、水平開始点の画素となっている。また、（２，０）の座標の画素は、図２（ｇ）に示す画像信号Ｐ３の垂直開始点、水平開始点の画素となっている。

そして、並び替え処理部１１がエリア信号Ａ１によって次に受信する画素データが示す画素のスーパーハイビジョン画像における座標は、図２（ａ）に示す（０，２）および（２，２）である。このうち（０，２）の座標の画素は、図２（ｆ）に示す画像信号Ｐ２の垂直開始点、水平開始点となっている。また、（２，２）の座標の画素は、図２（ｈ）に示す画像信号Ｐ４の垂直開始点、水平開始点となっている。

画像信号Ｐ１〜Ｐ４のそれぞれの垂直開始点および水平開始点と、垂直開始点および水平終了点と、垂直終了点および水平開始点と、垂直終了点および水平終了点とのスーパーハイビジョン画像における座標をまとめると以下に示すようになる。

（１）画像信号Ｐ１
・垂直開始点、水平開始点：（０，０）
・垂直開始点、水平終了点：（０，７６７６）
・垂直終了点、水平開始点：（４３１６，０）
・垂直終了点、水平終了点：（４３１６，７６７６）
（２）画像信号Ｐ２
・垂直開始点、水平開始点：（０，２）
・垂直開始点、水平終了点：（０，７６７８）
・垂直終了点、水平開始点：（４３１６，２）
・垂直終了点、水平終了点：（４３１６，７６７８）
（３）画像信号Ｐ３
・垂直開始点、水平開始点：（２，０）
・垂直開始点、水平終了点：（２，７６７６）
・垂直終了点、水平開始点：（４３１８，０）
・垂直終了点、水平終了点：（４３１８，７６７６）
（４）画像信号Ｐ４
・垂直開始点、水平開始点：（２，２）
・垂直開始点、水平終了点：（２，７６７８）
・垂直終了点、水平開始点：（４３１８，２）
・垂直終了点、水平終了点：（４３１８，７６７８）
このように、並べ替え処理部１１は、エリア信号Ａ１〜Ａ４のそれぞれに含まれる複数の画素データを、水平方向および垂直方向の画素数が２個である４個の隣接する画素のそれぞれを示す４個の画素データのそれぞれから構成される複数の画素データ群として認識する。そして、並べ替え処理部１１は、複数の画素データ群のそれぞれに含まれる４個の画素データのそれぞれを、その４個の画素データのそれぞれが示す４個の画素におけるその画素データが示す画素のスーパーハイビジョン画像上の相対的な位置（座標）に応じて予め定められた画像信号Ｐ１〜Ｐ４のいずれかに含まれるようにする。

例えば図２（ａ）に示す４個の隣接する（０，０）、（０，２）、（２，０）および（２，２）の座標の画素について考えてみる。これらの座標の画素のそれぞれを示す画素データのうち、図中左上の画素である（０，０）の座標の画素を示す画素データは図２（ｅ）に示す画像信号Ｐ１に含まれる。また、図中右上の画素である（０，２）座標の画素を示す画素データは図２（ｆ）に示す画像信号Ｐ２に含まれる。また、図中左下の画素である（２，０）の画素を示す画素データは図２（ｇ）に示す画像信号Ｐ３に含まれる。また、図中右下の画素である（２，２）の画素を示す画素データは図２（ｈ）に示す画像信号Ｐ４に含まれる。

また、図２（ｅ）〜（ｈ）に示すように、エリア信号Ａ１〜Ａ４のそれぞれに含まれる複数の画素データの画像信号Ｐ１〜Ｐ４における位置は、エリア信号Ａ１〜Ａ４毎に４個の領域のいずれかに予め定められている。つまり、スーパーハイビジョン画像における４個のエリアのそれぞれは、画像信号Ｐ１〜Ｐ４における４個の領域のそれぞれと対応付けられている。例えば、エリア信号Ａ１に含まれる複数の画素データは、画像信号Ｐ１〜Ｐ４のそれぞれにおいて図中左上の領域に含まれることになる。

従って、画像信号Ｐ１〜Ｐ４間にはエリアの境界が存在せず、画像信号Ｐ１〜Ｐ４は並列して画像処理を行うことが可能となる。例えば、画像信号Ｐ１〜Ｐ４の垂直座標および水平座標をもとに、図７２に示したような波形を用いた２つの画像の合成処理を実現することができる。

また、画像信号Ｐ１〜Ｐ４を用いれば、相互に隣接する複数の画素のそれぞれを示す複数の画素データを同時に受信して演算を行うデジタル・フィルタ等も容易に実現することができる。

図３は、３画素×３画素のデジタル・フィルタの演算処理を説明するための図であり、（ａ）は３画素×３画素の配置を示す図、（ｂ）は３画素×３画素のデジタル・フィルタの演算処理を実現するための回路の一例を示す図である。図３（ａ）においては、９個の画素のそれぞれを、１〜９の数字を記載した円で表している。また、図３（ｂ）では、例えば図３（ａ）において数字の１を記載した円で表された画素のことを第１画素としている。

図３（ａ）に示すような３画素×３画素のデジタル・フィルタの演算処理の場合、図３（ｂ）に示すような回路を用いて、中心となる中心画素（第５画素）に隣接する複数の画素を中心画素と同じ位置に一致させる。その後、係数（フィルタ係数）との乗算を行ってその結果を全て加算する。これにより、中心画素（第５画素）のデータが生成される。

図４は、画像信号Ｐ１〜Ｐ４を用いた場合の３画素×３画素のデジタル・フィルタの演算処理を説明するための図であり、（ａ）は画像信号Ｐ１〜Ｐ４のそれぞれに含まれる画素データが示す画素を中心画素としたときの複数の遅延パターンのそれぞれを示す図、（ｂ）は画像信号Ｐ１〜Ｐ４によるデジタル・フィルタの演算処理を実現するための回路の一例を示す図である。図４（ａ）においては、９個の画素のそれぞれを、Ｐ１〜Ｐ４のそれぞれを記載した円で表している。Ｐ１〜Ｐ４のそれぞれを記載した円は、その画素データが画像信号Ｐ１〜Ｐ４のそれぞれに含まれる画素であることを示している。

図４（ｂ）に示すように、図３（ｂ）に示したような回路に、図４（ａ）に示したような複数の遅延パターンのそれぞれを切り替える切替器を追加するだけで、画像信号Ｐ１〜Ｐ４を用いたデジタル・フィルタの演算処理を実現することができる。

なお、エリア信号のままの状態では、エリアの境界点を挟む２つの画素のそれぞれを示す２つの画素データのそれぞれを受信するタイミングが著しく異なる。そのため、エリア信号のままの状態でデジタル・フィルタの演算処理を行う場合には、エリアの境界点を、複雑な遅延の切り替えを必要とする特異点として扱うことが必要となる。

次に、図１に示した並び替え処理部１１および再配置処理部１２の構成および動作について詳細に説明する。

まず、図１に示した並び替え処理部１１の構成および動作について説明する。

図５は、図１に示した並び替え処理部１１の一構成例を示すブロック図である。

図１に示した並び替え処理部１１は図５に示すように、入力端子１ａ〜５ａと、同期分離部１−１〜５−１と、Ａ１〜Ａ４用フレームメモリ部１−２〜４−２と、第１の制御部であるバッファメモリ書込制御部１−３〜４−３と、Ｐ１用バッファメモリ部１−４〜４−４と、Ｐ２用バッファメモリ部１−５〜４−５と、Ｐ３用バッファメモリ部１−６〜４−６と、Ｐ４用バッファメモリ部１−７〜４−７と、第２の制御部であるＰ１〜Ｐ４用フレームメモリ書込制御部１−８〜４−８と、第３の制御部であるＰ１〜Ｐ４用フレームメモリ読出制御部１−９〜４−９と、Ｐ１〜Ｐ４用フレームメモリ部１−１０〜４−１０と、出力端子１ｂ〜４ｂとを備えている。

なお、Ａ１〜Ａ４用フレームメモリ部１−２〜４−２のそれぞれは、垂直方向に１０８０個、水平方向に１９２０個の画素データを記憶する第１のフレームメモリであるフレームメモリを備えている。また、Ｐ１〜Ｐ４用フレームメモリ部１−１０〜４−１０のそれぞれは、垂直方向に１０８０個、水平方向に１９２０個の画素データを記憶する第２のフレームメモリであるフレームメモリを備えている。

また、Ｐ１用バッファメモリ部１−４〜４−４と、Ｐ２用バッファメモリ部１−５〜４−５と、Ｐ３用バッファメモリ部１−６〜４−６と、Ｐ４用バッファメモリ部１−７〜４−７とのそれぞれは、Ｐ１用フレームメモリ部１−１０と、Ｐ２用フレームメモリ部２−１０と、Ｐ３用フレームメモリ部３−１０と、Ｐ４用フレームメモリ部４−１０とのそれぞれへの画素データの書込み速度を調整するために、画素データを一時的に記憶するメモリとして設けられている。

図６〜１３は、図１および図５に示した並び替え処理部１１がエリア信号Ａ１〜Ａ４のそれぞれから画像信号Ｐ１を生成する動作を説明するための図である。また、図１４〜２１は、図１に示した並び替え処理部１１がエリア信号Ａ１〜Ａ４のそれぞれから画像信号Ｐ２を生成する動作を説明するための図である。また、図２２〜２９は、図１に示した並び替え処理部１１がエリア信号Ａ１〜Ａ４のそれぞれから画像信号Ｐ３を生成する動作を説明するための図である。また、図３０〜３７は、図１に示した並び替え処理部１１がエリア信号Ａ１〜Ａ４のそれぞれから画像信号Ｐ４を生成する動作を説明するための図である。

なお、図６〜３７のそれぞれは、後述する基準アドレスの推移に応じた並び替え処理部１１の時系列の動作を示している。

また、図６〜１３のうち、前半の図６〜９はエリア信号Ａ１〜Ａ４のそれぞれの画像開始点を含む図であり、後半の図１０〜１３はエリア信号Ａ１〜Ａ４のそれぞれの画像終了点を含む図である。これは、図１４〜２１、図２２〜２９および図３０〜３７についても同様である。

以下に、図５〜３７を参照しながら並べ替え処理部１１の構成および動作について説明するが、以下の説明において、先頭にｓを付加した数字（例えばｓ１０１）は、図５〜３７の図中に記載されているのと同じものであり、信号等を示している。

また、図５の図中、＊を付加した数字は、上記の先頭にｓを付加した数字が示す信号等の出力先を示すためのものである。例えば、図５の図中＊５は、Ｐ１用フレームメモリ書込制御部１−８から出力された信号（ｓ２１２）の出力先がＰ１用バッファメモリ部２−４であることを示している。

入力端子１ａ〜４ａのそれぞれは、エリア信号Ａ１〜Ａ４のそれぞれを受信する。具体的には、入力端子１ａはエリア信号Ａ１を受信し、入力端子２ａはエリア信号Ａ２を受信し、入力端子３ａはエリア信号Ａ３を受信し、入力端子４ａはエリア信号Ａ４を受信する。そして、入力端子１ａ〜４ａのそれぞれは、受信したエリア信号Ａ１〜Ａ４のそれぞれを出力する。

入力端子５ａは、基準同期信号を受信する。そして、入力端子５ａは、受信した基準同期信号を出力する。

同期分離部１−１〜４−１のそれぞれは、入力端子１ａ〜４ａのそれぞれから出力されたエリア信号Ａ１〜Ａ４（ｓ１０１〜ｓ４０１）のそれぞれを受け付ける。そして、同期分離部１−１〜１−４のそれぞれは、受け付けたエリア信号Ａ１〜Ａ４のそれぞれに挿入されている同期情報を抽出する。なお、同期情報とは例えば、フィールド同期信号や垂直同期信号、水平同期信号である。そして、同期分離部１−１〜４−１のそれぞれは、抽出した同期情報から、入力端子１ａ〜４ａのそれぞれにて受信されたエリア信号Ａ１〜Ａ４のそれぞれに含まれる複数の画素データのそれぞれを、Ａ１〜Ａ４用フレームメモリ部１−２〜４−２のそれぞれが備えるフレームメモリに記憶させる際の垂直座標および水平座標を示すアドレスを生成する。そして、同期分離部１−１〜４−１のそれぞれは、生成したアドレスを、Ａ１〜Ａ４用フレームメモリ部１−２〜４−２のそれぞれへ出力する。

同期分離部５−１は、入力端子５ａから出力された基準同期信号（ｓ５０１）を受け付ける。そして、同期分離部５−１は、受け付けた基準同期信号に挿入されている同期情報を抽出する。そして、同期分離部５−１は、抽出した同期情報から、垂直座標および水平座標を示す基準アドレスを生成する。基準アドレスは、図６〜３７に示すように、（０，０）、（０，１）、（０，２）、・・・、（０，１９１７）、（０，１９１８）、（０，１９１９）、（０，１９１９）、（１，０）、（１，１）、（１，２）、・・・、（５４１，１９１７）、（５４０，１９１９）、（５４１，１９１９）までの座標を順番に示す。つまり、基準アドレスは、（０，０）から水平座標の値を１つずつインクリメントしていき、水平座標の値が１９１９まで進むと、水平座標の値が０に戻るとともに、垂直座標の値が１つインクリメントされることを繰り返すものである。そして、同期分離部５−１は、生成した基準アドレスを、Ａ１〜Ａ４用フレームメモリ部１−２〜４−２と、バッファメモリ書込制御部１−３〜４−３と、Ｐ１〜Ｐ４用フレームメモリ書込制御部１−８〜４−８と、Ｐ１〜Ｐ４用フレームメモリ読出制御部１−９〜４−９とのそれぞれへ出力する。

Ａ１用フレームメモリ部１−２は、入力端子１ａから出力されたエリア信号Ａ１（ｓ１０１）を受け付ける。また、Ａ１用フレームメモリ部１−２は、同期分離部１−１から出力されたアドレス（ｓ１０２）を受け付ける。そして、Ａ１用フレームメモリ部１−２は、受け付けたエリア信号Ａ１に含まれる画素データを、受け付けたアドレスが示す座標に記憶させる。具体的には例えば、エリア信号Ａ１に含まれる（０，０）、（２，０）のそれぞれの座標の画素を示す画素データは、Ａ１用フレームメモリ部１−２のフレームメモリの座標（０，０）、（１，０）のそれぞれに記憶される。また、エリア信号Ａ１に含まれる（０，２）、（２，２）のそれぞれの座標の画素を示す画素データは、Ａ１用フレームメモリ部１−２のフレームメモリの座標（０，１）、（１，１）のそれぞれに記憶される。また、Ａ１用フレームメモリ部１−２は、同期分離部５−１から出力された基準アドレス（ｓ５０２）を受け付ける。そして、Ａ１用フレームメモリ部１−２は、受け付けた基準アドレスに従い、フレームメモリに記憶された画素データを読み出す。具体的にはＡ１用フレームメモリ部１−２から最初に画素データが読み出される場合を一例として説明すると、受け付けた基準アドレスの水平座標の値が０のとき、フレームメモリの座標（０，０）および（１，０）に記憶された画素データが読み出される。次に、受け付けた基準アドレスの水平座標の値が１のとき、フレームメモリ上の座標（０，１）および（１，１）に記憶された画素データが読み出される。同様の動作が、受け付けた基準アドレスの水平座標の値が１９１９になるまで実行されることにより、１ライン分の画素データの読出しが完了する。そして、Ａ１用フレームメモリ部１−２は、読出した画素データを含むエリア信号Ａ１（ｓ１０３）を出力する。エリア信号Ａ１（ｓ１０３）は、基準同期信号に同期した信号となっている。

Ａ２用フレームメモリ部２−２は、入力端子２ａから出力されたエリア信号Ａ２（ｓ２０１）を受け付ける。また、Ａ２用フレームメモリ部２−２は、同期分離部２−１から出力されたアドレス（ｓ２０２）を受け付ける。そして、Ａ２用フレームメモリ部２−２は、受け付けたエリア信号Ａ２に含まれる画素データを、受け付けたアドレスが示す座標に記憶させる。具体的には例えば、エリア信号Ａ２に含まれる（０，３８４０）、（２，３８４０）のそれぞれの座標の画素を示す画素データは、Ａ２用フレームメモリ部２−２のフレームメモリの座標（０，０）、（１，０）のそれぞれに記憶される。また、エリア信号Ａ２に含まれる（０，３８４２）、（２，３８４２）のそれぞれの座標の画素を示す画素データは、Ａ２用フレームメモリ部２−２のフレームメモリの座標（０，１）、（１，１）のそれぞれに記憶される。また、Ａ２用フレームメモリ部２−２は、同期分離部５−１から出力された基準アドレス（ｓ５０２）を受け付ける。そして、Ａ２用フレームメモリ部２−２は、受け付けた基準アドレスに従い、フレームメモリに記憶された画素データを読み出す。具体例としては上述したＡ１用フレームメモリ部１−２の場合と同様なので説明を省略する。そして、Ａ２用フレームメモリ部２−２は、読出した画素データを含むエリア信号Ａ２（ｓ２０３）を出力する。エリア信号Ａ２（ｓ２０３）は、基準同期信号に同期した信号となっている。

Ａ３用フレームメモリ部３−２は、入力端子３ａから出力されたエリア信号Ａ３（ｓ３０１）を受け付ける。また、Ａ３用フレームメモリ部３−２は、同期分離部３−１から出力されたアドレス（ｓ３０２）を受け付ける。そして、Ａ３用フレームメモリ部３−２は、受け付けたエリア信号Ａ３に含まれる画素データを、受け付けたアドレスが示す座標に記憶させる。具体的には例えば、エリア信号Ａ３に含まれる（２１６０，０）、（２１６２，０）のそれぞれの座標の画素を示す画素データは、Ａ３用フレームメモリ部３−２のフレームメモリの座標（０，０）、（１，０）のそれぞれに記憶される。また、エリア信号Ａ３に含まれる（２１６０，２）、（２１６２，２）のそれぞれの座標の画素を示す画素データは、Ａ３用フレームメモリ部３−２のフレームメモリの座標（０，１）、（１，１）のそれぞれに記憶される。また、Ａ３用フレームメモリ部３−２は、同期分離部５−１から出力された基準アドレス（ｓ５０２）を受け付ける。そして、Ａ３用フレームメモリ部３−２は、受け付けた基準アドレスに従い、フレームメモリに記憶された画素データを読み出す。具体例としては上述したＡ１用フレームメモリ部１−２の場合と同様なので説明を省略する。そして、Ａ３用フレームメモリ部３−２は、読出した画素データを含むエリア信号Ａ３（ｓ３０３）を出力する。エリア信号Ａ３（ｓ３０３）は、基準同期信号に同期した信号となっている。

Ａ４用フレームメモリ部４−２は、入力端子４ａから出力されたエリア信号Ａ４（ｓ４０１）を受け付ける。また、Ａ４用フレームメモリ部４−２は、同期分離部４−１から出力されたアドレス（ｓ４０２）を受け付ける。そして、Ａ４用フレームメモリ部４−２は、受け付けたエリア信号Ａ４に含まれる画素データを、受け付けたアドレスが示す座標に記憶させる。具体的には例えば、エリア信号Ａ４に含まれる（２１６０，３８４０）、（２１６２，３８４０）のそれぞれの座標の画素を示す画素データは、Ａ４用フレームメモリ部４−２のフレームメモリの座標（０，０）、（１，０）のそれぞれに記憶される。また、エリア信号Ａ４（ｓ４０１）に含まれる（２１６０，３８４２）、（２１６２，３８４２）のそれぞれの座標の画素を示す画素データは、Ａ４用フレームメモリ部４−２のフレームメモリの座標（０，１）、（１，１）のそれぞれに記憶される。また、Ａ４用フレームメモリ部４−２は、同期分離部５−１から出力された基準アドレス（ｓ５０２）を受け付ける。そして、Ａ４用フレームメモリ部４−２は、受け付けた基準アドレスに従い、フレームメモリに記憶された画素データを読み出す。具体例としては上述したＡ１用フレームメモリ部１−２の場合と同様なので説明を省略する。そして、Ａ４用フレームメモリ部４−２は、読出した画素データを含むエリア信号Ａ４（ｓ４０３）を出力する。エリア信号Ａ４（ｓ４０３）は、基準同期信号に同期した信号となっている。

バッファメモリ書込制御部１−３は、同期分離部５−１から出力された基準アドレス（ｓ５０２）を受け付ける。そして、バッファメモリ書込制御部１−３は、受け付けた基準アドレスに従い、Ａ１用フレームメモリ部１−２から出力されたエリア信号Ａ１（ｓ１０３）に含まれる複数の画素データのそれぞれを、Ｐ１〜Ｐ４用バッファメモリ部１−４〜１−７のいずれかに記憶させるための書込み制御信号（ｓ１０４〜ｓ１０７）を出力する。受け付けた基準アドレスの水平座標が偶数であるとき、図６〜図１１の「Ａ１：Ｐ１用バッファメモリ書込み制御（ｓ１０４）」に示すように、バッファメモリ書込制御部１−３は、Ｐ１用バッファメモリ部１−４へ書込み制御信号（ｓ１０４）を出力する。なお、図中の「Ｗｒｉｔｅ」は画素データの書込みを表している。それとともに、バッファメモリ書込制御部１−３は、図２２〜図２７の「Ａ１：Ｐ３用バッファメモリ書込み制御（ｓ１０６）」に示すように、Ｐ３用バッファメモリ部１−６へ書込み制御信号（ｓ１０６）を出力する。これにより、Ｐ１用バッファメモリ部１−４には、エリア信号Ａ１（ｓ１０３）に含まれる画素データのうち奇数ラインの画素データが記憶されることになる。また、Ｐ３用バッファメモリ部１−６には、エリア信号Ａ１に含まれる画素データのうち偶数ラインの画素データが記憶されることになる。具体的には例えば、図６、図１４、図２２および図３０の「エリア信号Ａ１（ｓ１０３）」に示す（０，０）、（０、４）のそれぞれの座標の画素を示す画素データは、Ｐ１用バッファメモリ部１−４に記憶されることになる。また、（２，０）、（２，４）のそれぞれの座標の画素を示す画素データは、Ｐ３用バッファメモリ部１−６に記憶されることになる。一方、受け付けた基準アドレスの水平座標が奇数であるとき、図１４〜図１９の「Ａ１：Ｐ２用バッファメモリ書込み制御（ｓ１０５）」に示すように、バッファメモリ書込制御部１−３は、Ｐ２用バッファメモリ部１−５へ書込み制御信号（ｓ１０５）を出力する。それとともに、バッファメモリ書込制御部１−３は、図３０〜図３５の「Ａ１：Ｐ４用バッファメモリ書込み制御（ｓ１０７）」に示すように、Ｐ４用バッファメモリ部１−７へ書込み制御信号（ｓ１０７）を出力する。これにより、Ｐ２用バッファメモリ部１−５には、エリア信号Ａ１に含まれる画素データのうち奇数ラインの画素データが記憶されることになる。また、Ｐ４用バッファメモリ部１−７には、エリア信号Ａ１に含まれる画素データのうち偶数ラインの画素データが記憶されることになる。具体的には例えば、図６、図１４、図２２および図３０の「エリア信号Ａ１（ｓ１０３）」に示す（０，２）、（０，６）のそれぞれの座標の画素を示す画素データは、Ｐ２用バッファメモリ部１−５に記憶されることになる。また、（２，２）、（２，６）のそれぞれの座標の画素を示す画素データは、Ｐ４用バッファメモリ部１−７に記憶されることになる。

バッファメモリ書込制御部２−３は、同期分離部５−１から出力された基準アドレス（ｓ５０２）を受け付ける。そして、バッファメモリ書込制御部１−３は、受け付けた基準アドレスに従い、Ａ２用フレームメモリ部２−２から出力されたエリア信号Ａ２（ｓ２０３）に含まれる複数の画素データのそれぞれを、Ｐ１〜Ｐ４用バッファメモリ部２−４〜２−７のいずれかに記憶させるための書込み制御信号（ｓ２０４〜ｓ２０７）を出力する。受け付けた基準アドレスの水平座標が偶数であるとき、図６〜図１１の「Ａ２：Ｐ１用バッファメモリ書込み制御（ｓ２０４）」に示すように、バッファメモリ書込制御部２−３は、Ｐ１用バッファメモリ部２−４へ書込み制御信号（ｓ２０４）を出力する。それとともに、バッファメモリ書込制御部２−３は、図２２〜図２７の「Ａ２：Ｐ３用バッファメモリ書込み制御（ｓ２０６）」に示すように、Ｐ３用バッファメモリ部２−６へ書込み制御信号（ｓ２０６）を出力する。これにより、Ｐ１用バッファメモリ部２−４には、エリア信号Ａ２に含まれる画素データのうち奇数ラインの画素データが記憶されることになる。また、Ｐ３用バッファメモリ部２−６には、エリア信号Ａ２に含まれる画素データのうち偶数ラインの画素データが記憶されることになる。具体的には例えば、図６、図１４、図２２および図３０の「エリア信号Ａ２（ｓ２０３）」に示す（０，３８４０）、（０，３８４４）のそれぞれの座標の画素を示す画素データは、Ｐ１用バッファメモリ部２−４に記憶されることになる。また、（２，３８４０）、（２，３８４４）のそれぞれの座標の画素を示す画素データは、Ｐ３用バッファメモリ部２−６に記憶されることになる。一方、受け付けた基準アドレスの水平座標が奇数であるとき、図１４〜図１９の「Ａ２：Ｐ２用バッファメモリ書込み制御（ｓ２０５）」に示すように、バッファメモリ書込制御部２−３は、Ｐ２用バッファメモリ部２−５へ書込み制御信号（ｓ２０５）を出力する。それとともに、バッファメモリ書込制御部２−３は、図３０〜図３５の「Ａ２：Ｐ４用バッファメモリ書込み制御（ｓ２０７）」に示すように、Ｐ４用バッファメモリ部２−７へ書込み制御信号（ｓ２０７）を出力する。これにより、Ｐ２用バッファメモリ部２−５には、エリア信号Ａ２に含まれる画素データのうち奇数ラインの画素データが記憶されることになる。また、Ｐ４用バッファメモリ部２−７には、エリア信号Ａ２に含まれる画素データのうち偶数ラインの画素データが記憶されることになる。具体的には例えば、図６、図１４、図２２および図３０の「エリア信号Ａ２（ｓ２０３）」に示す（０，３８４２）、（０，３８４６）のそれぞれの座標の画素を示す画素データは、Ｐ２用バッファメモリ部２−５に記憶されることになる。また、エリア信号Ａ２に含まれる（２，３８４２）、（２、３８４６）のそれぞれの座標の画素を示す画素データは、Ｐ４用バッファメモリ部２−７に記憶されることになる。

バッファメモリ書込制御部３−３は、同期分離部５−１から出力された基準アドレス（ｓ５０２）を受け付ける。そして、バッファメモリ書込制御部３−３は、受け付けた基準アドレスに従い、Ａ３用フレームメモリ部３−２から出力されたエリア信号Ａ３（ｓ３０３）に含まれる複数の画素データのそれぞれを、Ｐ１〜Ｐ４用バッファメモリ部３−４〜３−７のいずれかに記憶させるための書込み制御信号（ｓ３０４〜ｓ３０７）を出力する。受け付けた基準アドレスの水平座標が偶数であるとき、図６〜図１１の「Ａ３：Ｐ１用バッファメモリ書込み制御（ｓ３０４）」に示すように、バッファメモリ書込制御部３−３は、Ｐ１用バッファメモリ部３−４へ書込み制御信号（ｓ３０４）を出力する。それとともに、バッファメモリ書込制御部３−３は、図２２〜図２７の「Ａ３：Ｐ３用バッファメモリ書込み制御（ｓ３０６）」に示すように、Ｐ３用バッファメモリ部３−６へ書込み制御信号（ｓ３０６）を出力する。これにより、Ｐ１用バッファメモリ部３−４には、エリア信号Ａ３に含まれる画素データのうち奇数ラインの画素データが記憶されることになる。また、Ｐ３用バッファメモリ部３−６には、エリア信号Ａ３に含まれる画素データのうち偶数ラインの画素データが記憶されることになる。具体的には例えば、図６、図１４、図２２および図３０の「エリア信号Ａ３（ｓ３０３）」に示す（２１６０，０）、（２１６０，４）のそれぞれの座標の画素を示す画素データは、Ｐ１用バッファメモリ部３−４に記憶されることになる。また、（２１６２，０）、（２１６２，４）のそれぞれの座標の画素を示す画素データは、Ｐ３用バッファメモリ部３−６に記憶されることになる。一方、受け付けた基準アドレスの水平座標が奇数であるとき、図１４〜図１９の「Ａ３：Ｐ２用バッファメモリ書込み制御（ｓ３０５）」に示すように、バッファメモリ書込制御部３−３は、Ｐ２用バッファメモリ部３−５へ書込み制御信号（ｓ３０５）を出力する。それとともに、バッファメモリ書込制御部３−３は、図３０〜図３５の「Ａ３：Ｐ４用バッファメモリ書込み制御（ｓ３０７）」に示すように、Ｐ４用バッファメモリ部３−７へ書込み制御信号（ｓ３０７）を出力する。これにより、Ｐ２用バッファメモリ部３−５には、エリア信号Ａ３に含まれる画素データのうち奇数ラインの画素データが記憶されることになる。また、Ｐ４用バッファメモリ部３−７には、エリア信号Ａ３に含まれる画素データのうち偶数ラインの画素データが記憶されることになる。具体的には例えば、図６、図１４、図２２および図３０の「エリア信号Ａ３（ｓ３０３）」に示す（２１６０，２）、（２１６０，６）のそれぞれの座標の画素を示す画素データは、Ｐ２用バッファメモリ部３−５に記憶されることになる。また、（２１６２，２）、（２１６２，６）のそれぞれの座標の画素を示す画素データは、Ｐ４用バッファメモリ部３−７に記憶されることになる。

バッファメモリ書込制御部４−３は、同期分離部５−１から出力された基準アドレス（ｓ５０２）を受け付ける。そして、バッファメモリ書込制御部４−３は、受け付けた基準アドレスに従い、Ａ４用フレームメモリ部４−２から出力されたエリア信号Ａ４（ｓ４０３）に含まれる複数の画素データのそれぞれを、Ｐ１〜Ｐ４用バッファメモリ部４−４〜４−７のいずれかに記憶させるための書込み制御信号（ｓ４０４〜ｓ４０７）を出力する。受け付けた基準アドレスの水平座標が偶数であるとき、図６〜図１１の「Ａ４：Ｐ１用バッファメモリ書込み制御（ｓ４０４）」に示すように、バッファメモリ書込制御部４−３は、Ｐ１用バッファメモリ部４−４へ書込み制御信号（ｓ４０４）を出力する。それとともに、バッファメモリ書込制御部４−３は、図２２〜図２７の「Ａ４：Ｐ３用バッファメモリ書込み制御（ｓ４０６）」に示すように、Ｐ３用バッファメモリ部４−６へ書込み制御信号（ｓ４０６）を出力する。これにより、Ｐ１用バッファメモリ部４−４には、エリア信号Ａ４に含まれる画素データのうち奇数ラインの画素データが記憶されることになる。また、Ｐ３用バッファメモリ部４−６には、エリア信号Ａ４に含まれる画素データのうち偶数ラインの画素データが記憶されることになる。具体的には例えば、図６、図１４、図２２および図３０の「エリア信号Ａ４（ｓ４０３）」に示す（２１６０，３８４０）、（２１６０，３８４４）のそれぞれの座標の画素を示す画素データは、Ｐ１用バッファメモリ部４−４に記憶されることになる。また、（２１６２，３８４０）、（２１６２，３８４４）のそれぞれの座標の画素を示す画素データは、Ｐ３用バッファメモリ部４−６に記憶されることになる。一方、受け付けた基準アドレスの水平座標が奇数であるとき、図１４〜図１９の「Ａ４：Ｐ２用バッファメモリ書込み制御（ｓ４０５）」に示すように、バッファメモリ書込制御部４−３は、Ｐ２用バッファメモリ部４−５へ書込み制御信号（ｓ４０５）を出力する。それとともに、バッファメモリ書込制御部４−３は、図３０〜図３５の「Ａ４：Ｐ４用バッファメモリ書込み制御（ｓ４０７）」に示すように、Ｐ４用バッファメモリ部４−７へ書込み制御信号（ｓ４０７）を出力する。これにより、Ｐ２用バッファメモリ部４−５には、エリア信号Ａ４（ｓ４０３）に含まれる画素データのうち奇数ラインの画素データが記憶されることになる。また、Ｐ４用バッファメモリ部４−７には、エリア信号Ａ４（ｓ４０３）に含まれる画素データのうち偶数ラインの画素データが記憶されることになる。具体的には例えば、図６、図１４、図２２および図３０の「エリア信号Ａ４（ｓ４０３）」に示す（２１６０，３８４２）、（２１６０，３８４６）のそれぞれの座標の画素を示す画素データは、Ｐ２用バッファメモリ部３−５に記憶されることになる。また、（２１６２，３８４２）、（２１６２，３８４６）のそれぞれの座標の画素を示す画素データは、Ｐ４用バッファメモリ部４−７に記憶されることになる。

Ｐ１用バッファメモリ部１−４〜４−４のそれぞれは、バッファメモリ書込制御部１−３〜４−３のそれぞれから出力された書込み制御信号（ｓ１０４，ｓ２０４，ｓ３０４，ｓ４０４）のそれぞれを受け付けると、Ａ１〜Ａ４用フレームメモリ部１−２〜４−２のそれぞれから出力されたエリア信号Ａ１〜Ａ４（ｓ１０３，ｓ２０３，ｓ３０３，ｓ４０３）のそれぞれに含まれる複数の画素データのそれぞれを記憶する。なお、Ｐ１用バッファメモリ部１−４〜４−４のそれぞれは、エリア信号Ａ１〜Ａ４（ｓ１０３，ｓ２０３，ｓ３０３，ｓ４０３）のそれぞれの２ライン分に含まれる画素データを、奇数ラインと偶数ラインとで記憶する。例えば、ＨＤ−ＳＤＩ信号の第２１ラインによって送信されてきたエリア信号Ａ１〜Ａ４のそれぞれに含まれる画素データは、Ｐ１用バッファメモリ部１−４〜４−４のそれぞれにおいて奇数ラインに記憶される。また、第２２ラインによって送信されてきたエリア信号Ａ１〜Ａ４のそれぞれに含まれる画素データは、Ｐ１用バッファメモリ部１−４〜４−４のそれぞれにおいて偶数ラインに記憶される。より具体的には、ＨＤ−ＳＤＩ信号の第２１ラインによって送信されてきたエリア信号Ａ１に含まれる（０，０）の座標の画素を示す画素データは、Ｐ１用バッファメモリ部１−４の奇数ラインに記憶される。また、ＨＤ−ＳＤＩ信号の第２２ラインによって送信されてきたエリア信号Ａ１に含まれる（４，０）の座標の画素を示す画素データは、Ｐ１用バッファメモリ部１−４の偶数ラインに記憶される。同様に、ＨＤ−ＳＤＩ信号の第２１ラインによって送信されてきたエリア信号Ａ２に含まれる（０，３８４０）の座標の画素を示す画素データは、Ｐ１用バッファメモリ部２−４の奇数ラインに記憶される。また、ＨＤ−ＳＤＩ信号の第２２ラインによって送信されてきたエリア信号Ａ２に含まれる（４，３８４０）の座標の画素を示す画素データは、Ｐ１用バッファメモリ部２−４の偶数ラインに記憶される。同様に、ＨＤ−ＳＤＩ信号の第２１ラインによって送信されてきたエリア信号Ａ３に含まれる（２１６０，０）の座標の画素を示す画素データは、Ｐ１用バッファメモリ部３−４の奇数ラインに記憶される。また、ＨＤ−ＳＤＩ信号の第２２ラインによって送信されてきたエリア信号Ａ３に含まれる（２１６４，０）の座標の画素を示す画素データは、Ｐ１用バッファメモリ部３−４の偶数ラインに記憶される。同様に、ＨＤ−ＳＤＩ信号の第２１ラインによって送信されてきたエリア信号Ａ４に含まれる（２１６０，３８４０）の座標の画素を示す画素データは、Ｐ１用バッファメモリ部４−４の奇数ラインに記憶される。また、ＨＤ−ＳＤＩ信号の第２２ラインによって送信されてきたエリア信号Ａ４に含まれる（２１６４，３８４０）の座標の画素を示す画素データは、Ｐ１用バッファメモリ部４−４の偶数ラインに記憶される。また、Ｐ１用バッファメモリ部１−４〜４−４のそれぞれは、Ｐ１用フレームメモリ書込制御部１−８から出力された読出し制御信号（ｓ１１２、ｓ２１２、ｓ３１２、ｓ４１２）のそれぞれを受け付けると、記憶している画素データを記憶した順番と同じ順番で読出して出力する。このとき、Ｐ１用バッファメモリ部１−４〜４−４のそれぞれは、図８〜図１３の「Ａ１：Ｐ１用バッファメモリ読出し制御（ｓ１１２）」等に示すように、奇数ラインに記憶された画素データと偶数ラインに記憶された画素データとの両方を読出して出力する。なお、図中の「ＲＥＡＤ」は画素データの読出しを表している。具体的には例えば、Ｐ１用バッファメモリ部１−４は、Ｐ１用フレームメモリ書込制御部１−８から出力された読出し制御信号（ｓ１１２）を受け付けると、図８の「Ｐ１用バッファメモリ出力（ｓ１０８，ｓ２０８，ｓ３０８，ｓ４０８）」に示すように、エリア信号Ａ１に含まれる（０，０）、（４，０）のそれぞれの座標の画素を示す画素データを読出して出力することになる。同様に、Ｐ１用バッファメモリ部２−４は、Ｐ１用フレームメモリ書込制御部１−８から出力された読出し制御信号（ｓ２１２）を受け付けると、エリア信号Ａ２に含まれる（０，３８４０）、（４，３８４０）のそれぞれの座標の画素を示す画素データを読出して出力することになる。同様に、Ｐ１用バッファメモリ部３−４は、Ｐ１用フレームメモリ書込制御部１−８から出力された読出し制御信号（ｓ３１２）を受け付けると、エリア信号Ａ３に含まれる（２１６０，０）、（２１６４，０）のそれぞれの座標の画素を示す画素データを読出して出力することになる。同様に、Ｐ１用バッファメモリ部４−４は、Ｐ１用フレームメモリ書込制御部１−８から出力された読出し制御信号（ｓ４１２）を受け付けると、エリア信号Ａ４に含まれる（２１６０，３８４０）、（２１６４，３８４０）のそれぞれの座標の画素を示す画素データを読出して出力することになる。

Ｐ２用バッファメモリ部１−５〜４−５のそれぞれは、バッファメモリ書込制御部１−３〜４−３のそれぞれから出力された書込み制御信号（ｓ１０５，ｓ２０５，ｓ３０５，ｓ４０５）のそれぞれを受け付けると、Ａ１〜Ａ４用フレームメモリ部１−２〜４−２のそれぞれから出力されたエリア信号Ａ１〜Ａ４（ｓ１０３，ｓ２０３，ｓ３０３，ｓ４０３）のそれぞれに含まれる複数の画素データのそれぞれを記憶する。なお、Ｐ２用バッファメモリ部１−５〜４−５のそれぞれは、エリア信号Ａ１〜Ａ４（ｓ１０３，ｓ２０３，ｓ３０３，ｓ４０３）のそれぞれの２ライン分に含まれる画素データを、奇数ラインと偶数ラインとで記憶する。例えば、ＨＤ−ＳＤＩ信号の第２１ラインによって送信されてきたエリア信号Ａ１〜Ａ４のそれぞれに含まれる画素データは、Ｐ２用バッファメモリ部１−５〜４−５のそれぞれにおいて奇数ラインに記憶される。また、第２２ラインによって送信されてきたエリア信号Ａ１〜Ａ４のそれぞれに含まれる画素データは、Ｐ２用バッファメモリ部１−５〜４−５のそれぞれにおいて偶数ラインに記憶される。より具体的には、ＨＤ−ＳＤＩ信号の第２１ラインによって送信されてきたエリア信号Ａ１に含まれる（０，２）の座標の画素を示す画素データは、Ｐ２用バッファメモリ部１−５の奇数ラインに記憶される。また、ＨＤ−ＳＤＩ信号の第２２ラインによって送信されてきたエリア信号Ａ１に含まれる（４，２）の座標の画素を示す画素データは、Ｐ２用バッファメモリ部１−５の偶数ラインに記憶される。同様に、ＨＤ−ＳＤＩ信号の第２１ラインによって送信されてきたエリア信号Ａ２に含まれる（０，３８４２）の座標の画素を示す画素データは、Ｐ２用バッファメモリ部２−５の奇数ラインに記憶される。また、ＨＤ−ＳＤＩ信号の第２２ラインによって送信されてきたエリア信号Ａ２に含まれる（４，３８４２）の座標の画素を示す画素データは、Ｐ２用バッファメモリ部２−５の偶数ラインに記憶される。同様に、ＨＤ−ＳＤＩ信号の第２１ラインによって送信されてきたエリア信号Ａ３に含まれる（２１６０，２）の座標の画素を示す画素データは、Ｐ２用バッファメモリ部３−５の奇数ラインに記憶される。また、ＨＤ−ＳＤＩ信号の第２２ラインによって送信されてきたエリア信号Ａ３に含まれる（２１６４，２）の座標の画素を示す画素データは、Ｐ２用バッファメモリ部３−５の偶数ラインに記憶される。同様に、ＨＤ−ＳＤＩ信号の第２１ラインによって送信されてきたエリア信号Ａ４に含まれる（２１６０，３８４２）の座標の画素を示す画素データは、Ｐ２用バッファメモリ部４−５の奇数ラインに記憶される。また、ＨＤ−ＳＤＩ信号の第２２ラインによって送信されてきたエリア信号Ａ４に含まれる（２１６４，３８４２）の座標の画素を示す画素データは、Ｐ２用バッファメモリ部４−５の偶数ラインに記憶される。また、Ｐ２用バッファメモリ部１−５〜４−５のそれぞれは、Ｐ２用フレームメモリ書込制御部２−８から出力された読出し制御信号（ｓ１１３、ｓ２１３、ｓ３１３、ｓ４１３）のそれぞれを受け付けると、記憶している画素データを記憶した順番と同じ順番で読出して出力する。このとき、Ｐ２用バッファメモリ部１−５〜４−５のそれぞれは、図１６〜図２１の「Ａ１：Ｐ２用バッファメモリ読出し制御（ｓ１１３）」等に示すように、奇数ラインに記憶された画素データと偶数ラインに記憶された画素データとの両方を読出して出力する。具体的には例えば、Ｐ２用バッファメモリ部１−５は、Ｐ２用フレームメモリ書込制御部２−８から出力された読出し制御信号（ｓ１１３）を受け付けると、図１６の「Ｐ２用バッファメモリ出力（ｓ１０９，ｓ２０９，ｓ３０９，ｓ４０９）」に示すように、エリア信号Ａ１に含まれる（０，２）、（４，２）のそれぞれの座標の画素を示す画素データを読出して出力することになる。同様に、Ｐ２用バッファメモリ部２−５は、Ｐ２用フレームメモリ書込制御部２−８から出力された読出し制御信号（ｓ２１３）を受け付けると、エリア信号Ａ２に含まれる（０，３８４２）、（４，３８４２）のそれぞれの座標の画素を示す画素データを読出して出力することになる。同様に、Ｐ２用バッファメモリ部３−５は、Ｐ２用フレームメモリ書込制御部２−８から出力された読出し制御信号（ｓ３１３）を受け付けると、エリア信号Ａ３に含まれる（２１６０，２）、（２１６４，２）のそれぞれの座標の画素を示す画素データを読出して出力することになる。同様に、Ｐ２用バッファメモリ部４−５は、Ｐ２用フレームメモリ書込制御部２−８から出力された読出し制御信号（ｓ４１３）を受け付けると、エリア信号Ａ４に含まれる（２１６０，３８４２）、（２１６４，３８４２）のそれぞれの座標の画素を示す画素データを読出して出力することになる。

Ｐ３用バッファメモリ部１−６〜４−６のそれぞれは、バッファメモリ書込制御部１−３〜４−３のそれぞれから出力された書込み制御信号（ｓ１０６，ｓ２０６，ｓ３０６，ｓ４０６）のそれぞれを受け付けると、Ａ１〜Ａ４用フレームメモリ部１−２〜４−２のそれぞれから出力されたエリア信号Ａ１〜Ａ４（ｓ１０３，ｓ２０３，ｓ３０３，ｓ４０３）のそれぞれに含まれる複数の画素データのそれぞれを記憶する。なお、Ｐ３用バッファメモリ部１−６〜４−６のそれぞれは、エリア信号Ａ１〜Ａ４（ｓ１０３，ｓ２０３，ｓ３０３，ｓ４０３）のそれぞれの２ライン分に含まれる画素データを、奇数ラインと偶数ラインとで記憶する。例えば、ＨＤ−ＳＤＩ信号の第２１ラインによって送信されてきたエリア信号Ａ１〜Ａ４のそれぞれに含まれる画素データは、Ｐ３用バッファメモリ部１−６〜４−６のそれぞれにおいて奇数ラインに記憶される。また、第２２ラインによって送信されてきたエリア信号Ａ１〜Ａ４のそれぞれに含まれる画素データは、Ｐ３用バッファメモリ部１−６〜４−６のそれぞれにおいて偶数ラインに記憶される。より具体的には、ＨＤ−ＳＤＩ信号の第２１ラインによって送信されてきたエリア信号Ａ１に含まれる（２，０）の座標の画素を示す画素データは、Ｐ３用バッファメモリ部１−６の奇数ラインに記憶される。また、ＨＤ−ＳＤＩ信号の第２２ラインによって送信されてきたエリア信号Ａ１に含まれる（６，０）の座標の画素を示す画素データは、Ｐ３用バッファメモリ部１−６の偶数ラインに記憶される。同様に、ＨＤ−ＳＤＩ信号の第２１ラインによって送信されてきたエリア信号Ａ２に含まれる（２，３８４０）の座標の画素を示す画素データは、Ｐ３用バッファメモリ部２−６の奇数ラインに記憶される。また、ＨＤ−ＳＤＩ信号の第２２ラインによって送信されてきたエリア信号Ａ２に含まれる（６，３８４０）の座標の画素を示す画素データは、Ｐ３用バッファメモリ部２−６の偶数ラインに記憶される。同様に、ＨＤ−ＳＤＩ信号の第２１ラインによって送信されてきたエリア信号Ａ３に含まれる（２１６２，０）の座標の画素を示す画素データは、Ｐ３用バッファメモリ部３−６の奇数ラインに記憶される。また、ＨＤ−ＳＤＩ信号の第２２ラインによって送信されてきたエリア信号Ａ３に含まれる（２１６６，０）の座標の画素を示す画素データは、Ｐ３用バッファメモリ部３−６の偶数ラインに記憶される。同様に、ＨＤ−ＳＤＩ信号の第２１ラインによって送信されてきたエリア信号Ａ４に含まれる（２１６２，３８４０）の座標の画素を示す画素データは、Ｐ３用バッファメモリ部４−６の奇数ラインに記憶される。また、ＨＤ−ＳＤＩ信号の第２２ラインによって送信されてきたエリア信号Ａ４に含まれる（２１６６，３８４０）の座標の画素を示す画素データは、Ｐ３用バッファメモリ部４−６の偶数ラインに記憶される。また、Ｐ３用バッファメモリ部１−６〜４−６のそれぞれは、Ｐ３用フレームメモリ書込制御部３−８から出力された読出し制御信号（ｓ１１４、ｓ２１４、ｓ３１４、ｓ４１４）のそれぞれを受け付けると、記憶している画素データを記憶した順番と同じ順番で読出して出力する。このとき、Ｐ３用バッファメモリ部１−６〜４−６のそれぞれは、図２４〜図２９の「Ａ１：Ｐ３用バッファメモリ読出し制御（ｓ１１４）」等に示すように、奇数ラインに記憶された画素データと偶数ラインに記憶された画素データとの両方を読出して出力する。具体的には例えば、Ｐ３用バッファメモリ部１−６は、Ｐ３用フレームメモリ書込制御部３−８から出力された読出し制御信号（ｓ１１４）を受け付けると、図２４の「Ｐ３用バッファメモリ出力（ｓ１１０，ｓ２１０，ｓ３１０，ｓ４１０）」に示すように、エリア信号Ａ１に含まれる（２，０）、（６，０）のそれぞれの座標の画素を示す画素データを読出して出力することになる。同様に、Ｐ３用バッファメモリ部２−６は、Ｐ３用フレームメモリ書込制御部３−８から出力された読出し制御信号（ｓ２１４）を受け付けると、エリア信号Ａ２に含まれる（２，３８４０）、（６，３８４０）のそれぞれの座標の画素を示す画素データを読出して出力することになる。同様に、Ｐ３用バッファメモリ部３−６は、Ｐ３用フレームメモリ書込制御部３−８から出力された読出し制御信号（ｓ３１４）を受け付けると、エリア信号Ａ３に含まれる（２１６２，０）、（２１６６，０）のそれぞれの座標の画素を示す画素データを読出して出力することになる。同様に、Ｐ３用バッファメモリ部４−６は、Ｐ３用フレームメモリ書込制御部３−８から出力された読出し制御信号（ｓ４１４）を受け付けると、エリア信号Ａ４に含まれる（２１６２，３８４０）、（２１６６，３８４０）のそれぞれの座標の画素を示す画素データを読出して出力することになる。

Ｐ４用バッファメモリ部１−７〜４−７のそれぞれは、バッファメモリ書込制御部１−３〜４−３のそれぞれから出力された書込み制御信号（ｓ１０７，ｓ２０７，ｓ３０７，ｓ４０７）のそれぞれを受け付けると、Ａ１〜Ａ４用フレームメモリ部１−２〜４−２のそれぞれから出力されたエリア信号Ａ１〜Ａ４（ｓ１０３，ｓ２０３，ｓ３０３，ｓ４０３）のそれぞれに含まれる複数の画素データのそれぞれを記憶する。なお、Ｐ４用バッファメモリ部１−７〜４−７のそれぞれは、エリア信号Ａ１〜Ａ４（ｓ１０３，ｓ２０３，ｓ３０３，ｓ４０３）のそれぞれの２ライン分に含まれる画素データを、奇数ラインと偶数ラインとで記憶する。例えば、ＨＤ−ＳＤＩ信号の第２１ラインによって送信されてきたエリア信号Ａ１〜Ａ４のそれぞれに含まれる画素データは、Ｐ３用バッファメモリ部１−６〜４−６のそれぞれにおいて奇数ラインに記憶される。また、第２２ラインによって送信されてきたエリア信号Ａ１〜Ａ４のそれぞれに含まれる画素データは、Ｐ３用バッファメモリ部１−６〜４−６のそれぞれにおいて偶数ラインに記憶される。より具体的には、ＨＤ−ＳＤＩ信号の第２１ラインによって送信されてきたエリア信号Ａ１に含まれる（２，２）の座標の画素を示す画素データは、Ｐ４用バッファメモリ部１−７の奇数ラインに記憶される。また、ＨＤ−ＳＤＩ信号の第２２ラインによって送信されてきたエリア信号Ａ１に含まれる（６，２）の座標の画素を示す画素データは、Ｐ４用バッファメモリ部１−７の偶数ラインに記憶される。同様に、ＨＤ−ＳＤＩ信号の第２１ラインによって送信されてきたエリア信号Ａ２に含まれる（２，３８４２）の座標の画素を示す画素データは、Ｐ４用バッファメモリ部２−７の奇数ラインに記憶される。また、ＨＤ−ＳＤＩ信号の第２２ラインによって送信されてきたエリア信号Ａ２に含まれる（６，３８４２）の座標の画素を示す画素データは、Ｐ４用バッファメモリ部２−７の偶数ラインに記憶される。同様に、ＨＤ−ＳＤＩ信号の第２１ラインによって送信されてきたエリア信号Ａ３に含まれる（２１６２，２）の座標の画素を示す画素データは、Ｐ４用バッファメモリ部３−７の奇数ラインに記憶される。また、ＨＤ−ＳＤＩ信号の第２２ラインによって送信されてきたエリア信号Ａ３に含まれる（２１６６，２）の座標の画素を示す画素データは、Ｐ４用バッファメモリ部３−７の偶数ラインに記憶される。同様に、ＨＤ−ＳＤＩ信号の第２１ラインによって送信されてきたエリア信号Ａ４に含まれる（２１６２，３８４２）の座標の画素を示す画素データは、Ｐ４用バッファメモリ部４−７の奇数ラインに記憶される。また、ＨＤ−ＳＤＩ信号の第２２ラインによって送信されてきたエリア信号Ａ４に含まれる（２１６６，３８４２）の座標の画素を示す画素データは、Ｐ４用バッファメモリ部４−７の偶数ラインに記憶される。また、Ｐ４用バッファメモリ部１−７〜４−７のそれぞれは、Ｐ４用フレームメモリ書込制御部４−８から出力された読出し制御信号（ｓ１１５、ｓ２１５、ｓ３１５、ｓ４１５）のそれぞれを受け付けると、記憶している画素データを記憶した順番と同じ順番で読出して出力する。このとき、Ｐ４用バッファメモリ部１−７〜４−７のそれぞれは、図３２〜図３７の「Ａ１：Ｐ４用バッファメモリ読出し制御（ｓ１１５）」等に示すように、奇数ラインに記憶された画素データと偶数ラインに記憶された画素データとの両方を読出して出力する。具体的には例えば、Ｐ４用バッファメモリ部１−７は、Ｐ４用フレームメモリ書込制御部４−８から出力された読出し制御信号（ｓ１１５）を受け付けると、図３２の「Ｐ４用バッファメモリ出力（ｓ１１１，ｓ２１１，ｓ３１１，ｓ４１１）」に示すように、エリア信号Ａ１に含まれる（２，２）、（６，２）のそれぞれの座標の画素を示す画素データを読出して出力することになる。同様に、Ｐ４用バッファメモリ部２−７は、Ｐ４用フレームメモリ書込制御部４−８から出力された読出し制御信号（ｓ２１５）を受け付けると、エリア信号Ａ２に含まれる（２，３８４２）、（６，３８４２）のそれぞれの座標の画素を示す画素データを読出して出力することになる。同様に、Ｐ４用バッファメモリ部４−６は、Ｐ４用フレームメモリ書込制御部４−８から出力された読出し制御信号（ｓ３１５）を受け付けると、エリア信号Ａ３に含まれる（２１６２，２）、（２１６６，２）のそれぞれの座標の画素を示す画素データを読出して出力することになる。同様に、Ｐ４用バッファメモリ部４−７は、Ｐ４用フレームメモリ書込制御部４−８から出力された読出し制御信号（ｓ４１５）を受け付けると、エリア信号Ａ４に含まれる（２１６２，３８４２）、（２１６６，３８４２）のそれぞれの座標の画素を示す画素データを読出して出力することになる。

Ｐ１用フレームメモリ書込制御部１−８は、同期分離部５−１から出力された基準アドレス（ｓ５０２）を受け付ける。そして、Ｐ１用フレームメモリ書込制御部１−８は、受け付けた基準アドレスに従い、Ｐ１用バッファメモリ部１−４〜４−４のそれぞれに記憶された画素データを読み出させるための読出し制御信号（ｓ１１２、ｓ２１２、ｓ３１２、ｓ４１２）をＰ１用バッファメモリ部１−４〜４−４のそれぞれへ出力する。それとともに、Ｐ１用フレームメモリ書込制御部１−８は、受け付けた基準アドレスに従い、Ｐ１用バッファメモリ部１−４〜４−４のそれぞれから出力された画素データ（ｓ１０８、ｓ２０８、ｓ３０８、ｓ４０８）をＰ１用フレームメモリ部１−１０に記憶させるための書込み制御信号（ｓ１１６）をＰ１用フレームメモリ部１−１０へ出力する。具体的には、受け付けた基準アドレスの水平座標の値を４で除算した際の剰余が０であるとき、Ｐ１用フレームメモリ書込制御部１−８は、Ｐ１用バッファメモリ部１−４へ読出し制御信号（ｓ１１２）を出力するとともに、書込み制御信号（ｓ１１６）をＰ１用フレームメモリ部１−１０へ出力する。また、受け付けた基準アドレスの水平座標の値を４で除算した際の剰余が１であるとき、Ｐ１用フレームメモリ書込制御部１−８は、Ｐ１用バッファメモリ部２−４へ読出し制御信号（ｓ２１２）を出力するとともに、書込み制御信号（ｓ１１６）をＰ１用フレームメモリ部１−１０へ出力する。また、受け付けた基準アドレスの水平座標の値を４で除算した際の剰余が２であるとき、Ｐ１用フレームメモリ書込制御部１−８は、Ｐ１用バッファメモリ部３−４へ読出し制御信号（ｓ３１２）を出力するとともに、書込み制御信号（ｓ１１６）をＰ１用フレームメモリ部１−１０へ出力する。また、受け付けた基準アドレスの水平座標の値を４で除算した際の剰余が３であるとき、Ｐ１用フレームメモリ書込制御部１−８は、Ｐ１用バッファメモリ部４−４へ読出し制御信号（ｓ４１２）を出力するとともに、書込み制御信号（ｓ１１６）をＰ１用フレームメモリ部１−１０へ出力する。なお、書込み制御信号（ｓ１１６）には、画素データを記憶させるフレームメモリの座標を示す書込みアドレスが含まれている。書込み制御信号（ｓ１１６）に含まれる書込みアドレスが示す座標について、Ｐ１用フレームメモリ部１−１０に最初に画素データが記憶される場合を一例として説明する。この場合、読出し制御信号（ｓ１１２）とともに出力される書込み制御信号（ｓ１１６）に含まれる書込みアドレスが示す座標は、図８の「Ｐ１用フレームメモリ書込み制御（ｓ１１６）」に示すように、（０，０）、（１，０）となる。これにより、エリア信号Ａ１に含まれる（０，０）、（４，０）のそれぞれの座標の画素を示す画素データがフレームメモリの（０，０）、（１，０）のそれぞれに記憶されることになる。また、読出し制御信号（ｓ２１２）とともに出力される書込み制御信号（ｓ１１６）に含まれる書込みアドレスが示す座標は、（０，９６０）、（１，９６０）となる。これにより、エリア信号Ａ２に含まれる（０，３８４０）、（４，３８４０）のそれぞれの座標の画素を示す画素データがフレームメモリの（０，９６０）、（１，９６０）のそれぞれに記憶されることになる。また、読出し制御信号（ｓ３１２）とともに出力される書込み制御信号（ｓ１１６）に含まれる書込みアドレスが示す座標は、（５４０，０）、（５４１，０）となる。これにより、エリア信号Ａ３に含まれる（２１６０，０）、（２１６４，０）のそれぞれの座標の画素を示す画素データがフレームメモリの（５４０，０）、（５４１，０）のそれぞれに記憶されることになる。また、読出し制御信号（ｓ４１２）とともに出力される書込み制御信号（ｓ１１６）に含まれる書込みアドレスが示す座標は、（５４０，９６０）、（５４１，９６０）となる。これにより、エリア信号Ａ４に含まれる（２１６０，３８４０）、（２１６４，３８４０）のそれぞれの座標の画素を示す画素データがフレームメモリの（５４０，９６０）、（５４１，９６０）のそれぞれに記憶されることになる。

Ｐ２用フレームメモリ書込制御部２−８は、同期分離部５−１から出力された基準アドレス（ｓ５０２）を受け付ける。そして、Ｐ２用フレームメモリ書込制御部２−８は、受け付けた基準アドレスに従い、Ｐ２用バッファメモリ部１−５〜４−５のそれぞれに記憶された画素データを読み出させるための読出し制御信号（ｓ１１３、ｓ２１３、ｓ３１３、ｓ４１３）をＰ２用バッファメモリ部１−５〜４−５のそれぞれへ出力する。それとともに、Ｐ２用フレームメモリ書込制御部２−８は、受け付けた基準アドレスに従い、Ｐ２用バッファメモリ部１−５〜４−５のそれぞれから出力された画素データ（ｓ１０９、ｓ２０９、ｓ３０９、ｓ４０９）をＰ２用フレームメモリ部２−１０に記憶させるための書込み制御信号（ｓ２１６）をＰ２用フレームメモリ部２−１０へ出力する。具体的には、受け付けた基準アドレスの水平座標の値を４で除算した際の剰余が０であるとき、Ｐ２用フレームメモリ書込制御部２−８は、Ｐ２用バッファメモリ部１−５へ読出し制御信号（ｓ１１３）を出力するとともに、書込み制御信号（ｓ２１６）をＰ２用フレームメモリ部２−１０へ出力する。また、受け付けた基準アドレスの水平座標の値を４で除算した際の剰余が１であるとき、Ｐ２用フレームメモリ書込制御部２−８は、Ｐ２用バッファメモリ部２−５へ読出し制御信号（ｓ２１３）を出力するとともに、書込み制御信号（ｓ２１６）をＰ２用フレームメモリ部２−１０へ出力する。また、受け付けた基準アドレスの水平座標の値を４で除算した際の剰余が２であるとき、Ｐ２用フレームメモリ書込制御部２−８は、Ｐ２用バッファメモリ部３−５へ読出し制御信号（ｓ３１３）を出力するとともに、書込み制御信号（ｓ２１６）をＰ２用フレームメモリ部２−１０へ出力する。また、受け付けた基準アドレスの水平座標の値を４で除算した際の剰余が３であるとき、Ｐ２用フレームメモリ書込制御部２−８は、Ｐ２用バッファメモリ部４−５へ読出し制御信号（ｓ４１３）を出力するとともに、書込み制御信号（ｓ２１６）をＰ２用フレームメモリ部２−１０へ出力する。なお、書込み制御信号（ｓ２１６）には、画素データを記憶させるフレームメモリの座標を示す書込みアドレスが含まれている。書込み制御信号（ｓ２１６）に含まれる書込みアドレスが示す座標について、Ｐ２用フレームメモリ部２−１０に最初に画素データが記憶される場合を一例として説明する。この場合、読出し制御信号（ｓ１１３）とともに出力される書込み制御信号（ｓ２１６）に含まれる書込みアドレスが示す座標は、図１６の「Ｐ２用フレームメモリ書込み制御（ｓ２１６）」に示すように、（０，０）、（１，０）となる。これにより、エリア信号Ａ１に含まれる（０，２）、（４，２）のそれぞれの座標の画素を示す画素データがフレームメモリの（０，０）、（１，０）のそれぞれに記憶されることになる。また、読出し制御信号（ｓ２１３）とともに出力される書込み制御信号（ｓ２１６）に含まれる書込みアドレスが示す座標は、（０，９６０）、（１，９６０）となる。これにより、エリア信号Ａ２に含まれる（０，３８４２）、（４，３８４２）のそれぞれの座標の画素を示す画素データがフレームメモリの（０，９６０）、（１，９６０）のそれぞれに記憶されることになる。また、読出し制御信号（ｓ３１３）とともに出力される書込み制御信号（ｓ２１６）に含まれる書込みアドレスが示す座標は、（５４０，０）、（５４１，０）となる。これにより、エリア信号Ａ３に含まれる（２１６０，２）、（２１６４，２）のそれぞれの座標の画素を示す画素データがフレームメモリの（５４０，０）、（５４１，０）のそれぞれに記憶されることになる。また、読出し制御信号（ｓ４１３）とともに出力される書込み制御信号（ｓ２１６）に含まれる書込みアドレスが示す座標は、（５４０，９６０）、（５４１，９６０）となる。これにより、エリア信号Ａ４に含まれる（２１６０，３８４２）、（２１６４，３８４２）のそれぞれの座標の画素を示す画素データがフレームメモリの（５４０，９６０）、（５４１，９６０）のそれぞれに記憶されることになる。

Ｐ３用フレームメモリ書込制御部３−８は、同期分離部５−１から出力された基準アドレス（ｓ５０２）を受け付ける。そして、Ｐ３用フレームメモリ書込制御部３−８は、受け付けた基準アドレスに従い、Ｐ３用バッファメモリ部１−６〜４−６のそれぞれに記憶された画素データを読み出させるための読出し制御信号（ｓ１１４、ｓ２１４、ｓ３１４、ｓ４１４）をＰ３用バッファメモリ部１−６〜４−６のそれぞれへ出力する。それとともに、Ｐ３用フレームメモリ書込制御部３−８は、受け付けた基準アドレスに従い、Ｐ３用バッファメモリ部１−６〜４−６のそれぞれから出力された画素データ（ｓ１１０、ｓ２１０、ｓ３１０、ｓ４１０）をＰ３用フレームメモリ部３−１０に記憶させるための書込み制御信号（ｓ３１６）をＰ３用フレームメモリ部３−１０へ出力する。具体的には、受け付けた基準アドレスの水平座標の値を４で除算した際の剰余が０であるとき、Ｐ３用フレームメモリ書込制御部３−８は、Ｐ３用バッファメモリ部１−６へ読出し制御信号（ｓ１１４）を出力するとともに、書込み制御信号（ｓ３１６）をＰ３用フレームメモリ部３−１０へ出力する。また、受け付けた基準アドレスの水平座標の値を４で除算した際の剰余が１であるとき、Ｐ３用フレームメモリ書込制御部３−８は、Ｐ３用バッファメモリ部２−６へ読出し制御信号（ｓ２１４）を出力するとともに、書込み制御信号（ｓ３１６）をＰ３用フレームメモリ部３−１０へ出力する。また、受け付けた基準アドレスの水平座標の値を４で除算した際の剰余が２であるとき、Ｐ３用フレームメモリ書込制御部３−８は、Ｐ３用バッファメモリ部３−６へ読出し制御信号（ｓ３１４）を出力するとともに、書込み制御信号（ｓ３１６）をＰ３用フレームメモリ部３−１０へ出力する。また、受け付けた基準アドレスの水平座標の値を４で除算した際の剰余が３であるとき、Ｐ３用フレームメモリ書込制御部３−８は、Ｐ３用バッファメモリ部４−６へ読出し制御信号（ｓ４１４）を出力するとともに、書込み制御信号（ｓ３１６）をＰ３用フレームメモリ部３−１０へ出力する。なお、書込み制御信号（ｓ３１６）には、画素データを記憶させるフレームメモリ上の座標を示す書込みアドレスが含まれている。書込み制御信号（ｓ３１６）に含まれる書込みアドレスが示す座標について、Ｐ３用フレームメモリ部３−１０に最初に画素データが記憶される場合を一例として説明する。この場合、読出し制御信号（ｓ１１４）とともに出力される書込み制御信号（ｓ３１６）に含まれる書込みアドレスが示す座標は、図２４の「Ｐ３用フレームメモリ書込み制御（ｓ３１６）」に示すように、（０，０）、（１，０）となる。これにより、エリア信号Ａ１に含まれる（２，０）、（６，０）のそれぞれの座標の画素を示す画素データがフレームメモリの（０，０）、（１，０）のそれぞれに記憶されることになる。また、読出し制御信号（ｓ２１４）とともに出力される書込み制御信号（ｓ３１６）に含まれる書込みアドレスが示す座標は、（０，９６０）、（１，９６０）となる。これにより、エリア信号Ａ２に含まれる（２，３８４０）、（６，３８４０）のそれぞれの座標の画素を示す画素データがフレームメモリの（０，９６０）、（１，９６０）のそれぞれに記憶されることになる。また、読出し制御信号（ｓ３１４）とともに出力される書込み制御信号（ｓ３１６）に含まれる書込みアドレスが示す座標は、（５４０，０）、（５４１，０）となる。これにより、エリア信号Ａ３に含まれる（２１６２，０）、（２１６６，０）のそれぞれの座標の画素を示す画素データがフレームメモリの（５４０，０）、（５４１，０）のそれぞれに記憶されることになる。また、読出し制御信号（ｓ４１４）とともに出力される書込み制御信号（ｓ３１６）に含まれる書込みアドレスが示す座標は、（５４０，９６０）、（５４１，９６０）となる。これにより、エリア信号Ａ４に含まれる（２１６２，３８４０）、（２１６６，３８４０）のそれぞれの座標の画素を示す画素データがフレームメモリの（５４０，９６０）、（５４１，９６０）のそれぞれに記憶されることになる。

Ｐ４用フレームメモリ書込制御部４−８は、同期分離部５−１から出力された基準アドレス（ｓ５０２）を受け付ける。そして、Ｐ４用フレームメモリ書込制御部４−８は、受け付けた基準アドレスに従い、Ｐ４用バッファメモリ部１−７〜４−７のそれぞれに記憶された画素データを読み出させるための読出し制御信号（ｓ１１５、ｓ２１５、ｓ３１５、ｓ４１５）をＰ４用バッファメモリ部１−７〜４−７のそれぞれへ出力する。それとともに、Ｐ４用フレームメモリ書込制御部４−８は、受け付けた基準アドレスに従い、Ｐ４用バッファメモリ部１−７〜４−７のそれぞれから出力された画素データ（ｓ１１１、ｓ２１１、ｓ３１１、ｓ４１１）をＰ４用フレームメモリ部４−１０に記憶させるための書込み制御信号（ｓ４１６）をＰ４用フレームメモリ部４−１０へ出力する。具体的には、受け付けた基準アドレスの水平座標の値を４で除算した際の剰余が０であるとき、Ｐ４用フレームメモリ書込制御部４−８は、Ｐ４用バッファメモリ部１−７へ読出し制御信号（ｓ１１５）を出力するとともに、書込み制御信号（ｓ４１６）をＰ４用フレームメモリ部４−１０へ出力する。また、受け付けた基準アドレスの水平座標の値を４で除算した際の剰余が１であるとき、Ｐ４用フレームメモリ書込制御部４−８は、Ｐ４用バッファメモリ部２−７へ読出し制御信号（ｓ２１５）を出力するとともに、書込み制御信号（ｓ４１６）をＰ４用フレームメモリ部４−１０へ出力する。また、受け付けた基準アドレスの水平座標の値を４で除算した際の剰余が２であるとき、Ｐ４用フレームメモリ書込制御部４−８は、Ｐ４用バッファメモリ部３−７へ読出し制御信号（ｓ３１５）を出力するとともに、書込み制御信号（ｓ４１６）をＰ４用フレームメモリ部４−１０へ出力する。また、受け付けた基準アドレスの水平座標の値を４で除算した際の剰余が３であるとき、Ｐ４用フレームメモリ書込制御部４−８は、Ｐ４用バッファメモリ部４−７へ読出し制御信号（ｓ４１５）を出力するとともに、書込み制御信号（ｓ４１６）をＰ４用フレームメモリ部４−１０へ出力する。なお、書込み制御信号（ｓ４１６）には、画素データを記憶させるフレームメモリ上の座標を示す書込みアドレスが含まれている。書込み制御信号（ｓ４１６）に含まれる書込みアドレスが示す座標について、Ｐ４用フレームメモリ部４−１０に最初に画素データが記憶される場合を一例として説明する。この場合、読出し制御信号（ｓ１１５）とともに出力される書込み制御信号（ｓ４１６）に含まれる書込みアドレスが示す座標は、図３２の「Ｐ４用フレームメモリ書込み制御（ｓ４１６）」に示すように、（０，０）、（１，０）となる。これにより、エリア信号Ａ１に含まれる（２，２）、（６，２）のそれぞれの座標の画素を示す画素データがフレームメモリの（０，０）、（１，０）のそれぞれに記憶されることになる。また、読出し制御信号（ｓ２１５）とともに出力される書込み制御信号（ｓ４１６）に含まれる書込みアドレスが示す座標は、（０，９６０）、（１，９６０）となる。これにより、エリア信号Ａ２に含まれる（２，３８４２）、（６，３８４２）のそれぞれの座標の画素を示す画素データがフレームメモリの（０，９６０）、（１，９６０）のそれぞれに記憶されることになる。また、読出し制御信号（ｓ３１５）とともに出力される書込み制御信号（ｓ４１６）に含まれる書込みアドレスが示す座標は、（５４０，０）、（５４１，０）となる。これにより、エリア信号Ａ３に含まれる（２１６２，２）、（２１６６，２）のそれぞれの座標の画素を示す画素データがフレームメモリの（５４０，０）、（５４１，０）のそれぞれに記憶されることになる。また、読出し制御信号（ｓ４１５）とともに出力される書込み制御信号（ｓ４１６）に含まれる書込みアドレスが示す座標は、（５４０，９６０）、（５４１，９６０）となる。これにより、エリア信号Ａ４に含まれる（２１６２，３８４２）、（２１６６，３８４２）のそれぞれの座標の画素を示す画素データがフレームメモリの（５４０，９６０）、（５４１，９６０）のそれぞれに記憶されることになる。

Ｐ１用フレームメモリ読出制御部１−９は、同期分離部５−１から出力された基準アドレス（ｓ５０２）を受け付ける。そして、Ｐ１用フレームメモリ読出制御部１−９は、受け付けた基準アドレスに従い、Ｐ１用フレームメモリ部１−１０に記憶された画素データを読み出させるための読出し制御信号（ｓ１１７）をＰ１用フレームメモリ部１−１０へ出力する。なお、読出し制御信号（ｓ１１７）には、読み出す画素データのフレームメモリ上の座標を示す読出しアドレスが含まれている。読出し制御信号（ｓ１１７）に含まれる読出しアドレスが示す座標について、Ｐ１用フレームメモリ部１−１０から最初に画素データが読み出される場合を一例として説明する。この場合、受け付けた基準アドレスの水平座標の値が０であるとき、読出し制御信号（ｓ１１７）に含まれる読出しアドレスが示す座標は、図８の「Ｐ１用フレームメモリ読出し制御（ｓ１１７）」に示すように、（０，０）、（１，０）となる。これにより、図８の「Ｐ１用フレームメモリ出力（ｓ１１８）」に示すように、エリア信号Ａ１に含まれる（０，０）、（４，０）のそれぞれの座標の画素を示す画素データが読み出されることになる。また、受け付けた基準アドレスの水平座標の値が１であるとき、読出し制御信号（ｓ１１７）に含まれる読出しアドレスが示す座標は、（０，１）、（１，１）となる。これにより、エリア信号Ａ１に含まれる（０，４）、（４，４）のそれぞれの座標の画素を示す画素データが読み出されることになる。また、受け付けた基準アドレスの水平座標の値が２であるとき、読出し制御信号（ｓ１１７）に含まれる読出しアドレスが示す座標は、（０，２）、（１，２）となる。これにより、エリア信号Ａ１に含まれる（０，８）、（４，８）のそれぞれの座標の画素を示す画素データが読み出されることになる。また、受け付けた基準アドレスの水平座標の値が３であるとき、読出し制御信号（ｓ１１７）に含まれる読出しアドレスが示す座標は、（０，３）、（１，３）となる。これにより、エリア信号Ａ１に含まれる（０，１２）、（４，１２）のそれぞれの座標の画素を示す画素データが読み出されることになる。

Ｐ２用フレームメモリ読出制御部２−９は、同期分離部５−１から出力された基準アドレス（ｓ５０２）を受け付ける。そして、Ｐ２用フレームメモリ読出制御部２−９は、受け付けた基準アドレスに従い、Ｐ２用フレームメモリ部２−１０に記憶された画素データを読み出させるための読出し制御信号（ｓ２１７）をＰ２用フレームメモリ部２−１０へ出力する。なお、読出し制御信号（ｓ２１７）には、読み出す画素データのフレームメモリ上の座標を示す読出しアドレスが含まれている。読出し制御信号（ｓ２１７）に含まれる読出しアドレスが示す座標について、Ｐ２用フレームメモリ部２−１０から最初に画素データが読み出される場合を一例として説明する。この場合、受け付けた基準アドレスの水平座標の値が０であるとき、読出し制御信号（ｓ２１７）に含まれる読出しアドレスが示す座標は、図１６の「Ｐ２用フレームメモリ読出し制御（ｓ２１７）」に示すように、（０，０）、（１，０）となる。これにより、図１６の「Ｐ２用フレームメモリ出力（ｓ２１８）」に示すように、エリア信号Ａ１に含まれる（０，２）、（４，２）のそれぞれの座標の画素を示す画素データが読み出されることになる。また、受け付けた基準アドレスの水平座標の値が１であるとき、読出し制御信号（ｓ２１７）に含まれる読出しアドレスが示す座標は、（０，１）、（１，１）となる。これにより、エリア信号Ａ１に含まれる（０，６）、（４，６）のそれぞれの座標の画素を示す画素データが読み出されることになる。また、受け付けた基準アドレスの水平座標の値が２であるとき、読出し制御信号（ｓ２１７）に含まれる読出しアドレスが示す座標は、（０，２）、（１，２）となる。これにより、エリア信号Ａ１に含まれる（０，１０）、（４，１０）のそれぞれの座標の画素を示す画素データが読み出されることになる。また、受け付けた基準アドレスの水平座標の値が３であるとき、読出し制御信号（ｓ２１７）に含まれる読出しアドレスが示す座標は、（０，３）、（１，３）となる。これにより、エリア信号Ａ１に含まれる（０，１４）、（４，１４）のそれぞれの座標の画素を示す画素データが読み出されることになる。

Ｐ３用フレームメモリ読出制御部３−９は、同期分離部５−１から出力された基準アドレス（ｓ５０２）を受け付ける。そして、Ｐ３用フレームメモリ読出制御部３−９は、受け付けた基準アドレスに従い、Ｐ３用フレームメモリ部３−１０に記憶された画素データを読み出させるための読出し制御信号（ｓ３１７）をＰ３用フレームメモリ部３−１０へ出力する。なお、読出し制御信号（ｓ３１７）には、読み出す画素データのフレームメモリ上の座標を示す読出しアドレスが含まれている。読出し制御信号（ｓ３１７）に含まれる読出しアドレスが示す座標について、Ｐ３用フレームメモリ部３−１０から最初に画素データが読み出される場合を一例として説明する。この場合、受け付けた基準アドレスの水平座標の値が０であるとき、読出し制御信号（ｓ３１７）に含まれる読出しアドレスが示す座標は、図２４の「Ｐ３用フレームメモリ読出し制御（ｓ３１７）」に示すように、（０，０）、（１，０）となる。これにより、図２４の「Ｐ３用フレームメモリ出力（ｓ３１８）」に示すように、エリア信号Ａ１に含まれる（２，０）、（６，０）のそれぞれの座標の画素を示す画素データが読み出されることになる。また、受け付けた基準アドレスの水平座標の値が１であるとき、読出し制御信号（ｓ３１７）に含まれる読出しアドレスが示す座標は、（０，１）、（１，１）となる。これにより、エリア信号Ａ１に含まれる（２，４）、（６，４）のそれぞれの座標の画素を示す画素データが読み出されることになる。また、受け付けた基準アドレスの水平座標の値が２であるとき、読出し制御信号（ｓ３１７）に含まれる読出しアドレスが示す座標は、（０，２）、（１，２）となる。これにより、エリア信号Ａ１に含まれる（２，８）、（６，８）のそれぞれの座標の画素を示す画素データが読み出されることになる。また、受け付けた基準アドレスの水平座標の値が３であるとき、読出し制御信号（ｓ３１７）に含まれる読出しアドレスが示す座標は、（０，３）、（１，３）となる。これにより、エリア信号Ａ１に含まれる（２，１２）、（６，１２）のそれぞれの座標の画素を示す画素データが読み出されることになる。

Ｐ４用フレームメモリ読出制御部４−９は、同期分離部５−１から出力された基準アドレス（ｓ５０２）を受け付ける。そして、Ｐ４用フレームメモリ読出制御部４−９は、受け付けた基準アドレスに従い、Ｐ４用フレームメモリ部４−１０に記憶された画素データを読み出させるための読出し制御信号（ｓ４１７）をＰ４用フレームメモリ部４−１０へ出力する。なお、読出し制御信号（ｓ４１７）には、読み出す画素データのフレームメモリ上の座標を示す読出しアドレスが含まれている。読出し制御信号（ｓ４１７）に含まれる読出しアドレスが示す座標について、Ｐ４用フレームメモリ部４−１０から最初に画素データが読み出される場合を一例として説明する。この場合、受け付けた基準アドレスの水平座標の値が０であるとき、読出し制御信号（ｓ４１７）に含まれる読出しアドレスが示す座標は、図３２の「Ｐ４用フレームメモリ読出し制御（ｓ４１７）」に示すように、（０，０）、（１，０）となる。これにより、図３２の「Ｐ４用フレームメモリ出力（ｓ４１８）」に示すように、エリア信号Ａ１に含まれる（２，２）、（６，２）のそれぞれの座標の画素を示す画素データが読み出されることになる。また、受け付けた基準アドレスの水平座標の値が１であるとき、読出し制御信号（ｓ４１７）に含まれる読出しアドレスが示す座標は、（０，１）、（１，１）となる。これにより、エリア信号Ａ１に含まれる（２，６）、（６，６）のそれぞれの座標の画素を示す画素データが読み出されることになる。また、受け付けた基準アドレスの水平座標の値が２であるとき、読出し制御信号（ｓ４１７）に含まれる読出しアドレスが示す座標は、（０，２）、（１，２）となる。これにより、エリア信号Ａ１に含まれる（２，１０）、（６，１０）のそれぞれの座標の画素を示す画素データが読み出されることになる。また、受け付けた基準アドレスの水平座標の値が３であるとき、読出し制御信号（ｓ４１７）に含まれる読出しアドレスが示す座標は、（０，３）、（１，３）となる。これにより、エリア信号Ａ１に含まれる（２，１４）、（６，１４）のそれぞれの座標の画素を示す画素データが読み出されることになる。

Ｐ１用フレームメモリ部１−１０は、Ｐ１用フレームメモリ書込制御部１−８から出力された書込み制御信号（ｓ１１６）を受け付けると、Ｐ１用バッファメモリ部１−４〜４−４のそれぞれから出力された画素データを、受け付けた書込み制御信号（ｓ１１６）に含まれる書込みアドレスが示すフレームメモリの座標に記憶させる。また、Ｐ１用フレームメモリ部１−１０は、Ｐ１用フレームメモリ読出制御部１−９から出力された読出し制御信号（ｓ１１７）を受け付けると、受け付けた読出し制御信号（ｓ１１７）に含まれる読出しアドレスが示すフレームメモリの座標に記憶された画素データを読み出す。そして、Ｐ１用フレームメモリ部１−１０は、読出した画素データを含む信号を画像信号Ｐ１として出力する。

Ｐ２用フレームメモリ部２−１０は、Ｐ２用フレームメモリ書込制御部２−８から出力された書込み制御信号（ｓ２１６）を受け付けると、Ｐ２用バッファメモリ部１−５〜４−５のそれぞれから出力された画素データを、受け付けた書込み制御信号（ｓ２１６）に含まれる書込みアドレスが示すフレームメモリの座標に記憶させる。また、Ｐ２用フレームメモリ部２−１０は、Ｐ２用フレームメモリ読出制御部２−９から出力された読出し制御信号（ｓ２１７）を受け付けると、受け付けた読出し制御信号（ｓ２１７）に含まれる読出しアドレスが示すフレームメモリの座標に記憶された画素データを読み出す。そして、Ｐ２用フレームメモリ部２−１０は、読出した画素データを含む信号を画像信号Ｐ２として出力する。

Ｐ３用フレームメモリ部３−１０は、Ｐ３用フレームメモリ書込制御部３−８から出力された書込み制御信号（ｓ３１６）を受け付けると、Ｐ３用バッファメモリ部１−６〜４−６のそれぞれから出力された画素データを、受け付けた書込み制御信号（ｓ３１６）に含まれる書込みアドレスが示すフレームメモリの座標に記憶させる。また、Ｐ３用フレームメモリ部３−１０は、Ｐ３用フレームメモリ読出制御部３−９から出力された読出し制御信号（ｓ３１７）を受け付けると、受け付けた読出し制御信号（ｓ３１７）に含まれる読出しアドレスが示すフレームメモリの座標に記憶された画素データを読み出す。そして、Ｐ３用フレームメモリ部３−１０は、読出した画素データを含む信号を画像信号Ｐ３として出力する。

Ｐ４用フレームメモリ部４−１０は、Ｐ４用フレームメモリ書込制御部４−８から出力された書込み制御信号（ｓ４１６）を受け付けると、Ｐ４用バッファメモリ部１−７〜４−７のそれぞれから出力された画素データを、受け付けた書込み制御信号（ｓ４１６）に含まれる書込みアドレスが示すフレームメモリの座標に記憶させる。また、Ｐ４用フレームメモリ部４−１０は、Ｐ４用フレームメモリ読出制御部４−９から出力された読出し制御信号（ｓ４１７）を受け付けると、受け付けた読出し制御信号（ｓ４１７）に含まれる読出しアドレスが示すフレームメモリの座標に記憶された画素データを読み出す。そして、Ｐ４用フレームメモリ部４−１０は、読出した画素データを含む信号を画像信号Ｐ４として出力する。

出力端子１ｂ〜４ｂのそれぞれは、Ｐ１〜Ｐ４用フレームメモリ部１−１０〜４−１０のそれぞれから出力された画像信号Ｐ１〜Ｐ４（ｓ１１８、ｓ２１８、ｓ３１８、ｓ４１８）のそれぞれを受け付ける。そして、出力端子１ｂ〜４ｂのそれぞれは、受け付けた画像信号Ｐ１〜Ｐ４のそれぞれを出力する。具体的には、出力端子１ｂは画像信号Ｐ１を出力し、出力端子２ｂは画像信号Ｐ２を出力し、出力端子３ｂは画像信号Ｐ３を出力し、出力端子４ｂは画像信号Ｐ４を出力する。

なお、ここでは、並べ替え処理部１１における遅延量を１フレーム＋２ラインとしたが、Ａ１〜Ａ４用フレームメモリ部１−２〜４−２のそれぞれからの画素データの読出しを早めることにより、遅延量を（１／２）フレームまで抑制することが可能である。

次に、図１に示した再配置処理部１２の構成および動作について説明する。

図３８は、図１に示した再配置処理部１２の一構成例を示すブロック図である。

図１に示した再配置処理部１２は図３８に示すように、入力端子１ｃ〜５ｃと、同期分離部５−２と、Ｐ１〜Ｐ４用フレームメモリ部１−１１〜４−１１と、Ｐ１〜Ｐ４用フレームメモリ書込制御部１−１２〜４−１２と、Ｐ１〜Ｐ４用フレームメモリ読出制御部１−１３〜４−１３と、Ａ１用バッファメモリ部１−１４〜４−１４と、Ａ２用バッファメモリ部１−１５〜４−１５と、Ａ３用バッファメモリ部１−１６〜４−１６と、Ａ４用バッファメモリ部１−１７〜４−１７と、バッファメモリ読出制御部１−１８〜４−１８と、同期信号挿入部１−１９〜４−１９と、出力端子１ｄ〜４ｄとを備えている。

なお、Ｐ１〜Ｐ４用フレームメモリ部１−１１〜４−１１のそれぞれは、垂直方向に１０８０個、水平方向に１９２０個の画素データを記憶するフレームメモリを備えている。

図３９〜４６は、図１および図３８に示した再配置処理部１２が画像信号Ｐ１〜Ｐ４のそれぞれからエリア信号Ａ１を生成する動作を説明するための図である。また、図４７〜５４は、図３８に示した再配置処理部１２が画像信号Ｐ１〜Ｐ４のそれぞれからエリア信号Ａ２を生成する動作を説明するための図である。また、図５５〜６２は、図３８に示した再配置処理部１２が画像信号Ｐ１〜Ｐ４のそれぞれからエリア信号Ａ３を生成する動作を説明するための図である。また、図６３〜７０は、図３８に示した再配置処理部１２が画像信号Ｐ１〜Ｐ４のそれぞれからエリア信号Ａ４を生成する動作を説明するための図である。

なお、図３９〜７０は、後述する基準アドレスの推移に応じた再配置処理部１２の時系列の動作を示している。

また、図３９〜４６のうち、前半の図３９〜４２はエリア信号Ａ１〜Ａ４のそれぞれの画像開始点を含む図であり、後半の図４３〜４６はエリア信号Ａ１〜Ａ４のそれぞれの画像終了点を含む図である。これは、図４７〜５４、図５５〜６２および図６３〜７０についても同様である。

以下に、図３８〜図７０を参照しながら再配置処理部１２の構成および動作について説明するが、以下の説明において、先頭にｓを付加した数字（例えばｓ１１９）は、図３８〜７０の図中に記載されているのと同じものであり、信号等を示している。

また、図３８の図中、＊を付加した数字は、上記の先頭にｓを付加した数字が示す信号等の出力先を示すためのものである。例えば、図３８の図中＊２２は、バッファメモリ読出制御部１−１８から出力された信号（ｓ２３１）の出力先がＡ１用バッファメモリ部２−１４であることを示している。

入力端子１ｃ〜４ｃのそれぞれは、画像信号Ｐ１〜Ｐ４のそれぞれを受信する。具体的には、入力端子１ｃは画像信号Ｐ１を受信し、入力端子２ｃは画像信号Ｐ２を受信し、入力端子３ｃは画像信号Ｐ３を受信し、入力端子４ｃは画像信号Ｐ４を受信する。そして、入力端子１ｃ〜４ｃのそれぞれは、受信した画像信号Ｐ１〜Ｐ４のそれぞれを出力する。

入力端子５ｃは、基準同期信号を受信する。そして、入力端子５ｃは、受信した基準同期信号を出力する。

同期分離部５−２は、入力端子５ｃから出力された基準同期信号（ｓ５０３）を受け付ける。そして、同期分離部５−２は、受け付けた基準同期信号に挿入されている同期情報を抽出する。そして、同期分離部５−２は、抽出した同期情報から、垂直座標および水平座標を示す基準アドレスを生成する。ここで、生成される基準アドレスは、上述した同期分離部５−１にて生成される基準アドレスと同様に、（０，０）から水平座標の値を１つずつインクリメントしていき、水平座標の値が１９１９まで進むと、水平座標の値が０に戻るとともに、垂直座標の値が１つインクリメントされることを繰り返すものである。そして、同期分離部５−２は、生成した基準アドレスを、Ｐ１〜Ｐ４用フレームメモリ書込制御部１−１２〜４−１２と、Ｐ１〜Ｐ４用フレームメモリ読出制御部１−１３〜４−１３と、バッファメモリ読出制御部１−１８〜４−１８と、同期信号挿入部１−１９〜４−１９とのそれぞれへ出力する。

Ｐ１用フレームメモリ書込制御部１−１２は、同期分離部５−２から出力された基準アドレス（ｓ５０４）を受け付ける。そして、Ｐ１用フレームメモリ書込制御部１−１２は、受け付けた基準アドレスに従い、入力端子１ｃから出力された画像信号Ｐ１（ｓ１１９）に含まれる画素データを、Ｐ１用フレームメモリ部１−１１に記憶させるための書込み制御信号（ｓ１２０）を、Ｐ１用フレームメモリ部１−１１へ出力する。なお、書込み制御信号（ｓ１２０）には、画素データを書き込むフレームメモリの座標を示す書込みアドレスが含まれている。書込み制御信号（ｓ１２０）に含まれる書込みアドレスが示す座標について、Ｐ１用フレームメモリ部１−１１に最初に画素データを記憶させる場合を一例として説明する。この場合、受け付けた基準アドレスの水平座標の値が０であるとき、書込み制御信号（ｓ１２０）に含まれる書込みアドレスが示す座標は、図３９、図４７、図５５および図６３の「フレームメモリ書込み制御（ｓ１２０，ｓ２２０，ｓ３２０，ｓ４２０）」が示すように、（０，０）、（１，０）となる。これにより、画像信号Ｐ１（ｓ１１９）に含まれる画素データであり、エリア信号Ａ１に含まれていた（０，０）、（４，０）のそれぞれの座標の画素を示す画素データがフレームメモリの（０，０）、（１，０）のそれぞれに記憶されることになる。また、受け付けた基準アドレスの水平座標の値が１であるとき、書込み制御信号（ｓ１２０）に含まれる書込みアドレスが示す座標は、（０，１）、（１，１）となる。これにより、画像信号Ｐ１（ｓ１１９）に含まれる画素データであり、エリア信号Ａ１に含まれていた（０，４）、（４，４）のそれぞれの座標の画素を示す画素データがフレームメモリの（０，１）、（１，１）のそれぞれに記憶されることになる。また、受け付けた基準アドレスの水平座標の値が２であるとき、書込み制御信号（ｓ１２０）に含まれる書込みアドレスが示す座標は、（０，２）、（１，２）となる。これにより、画像信号Ｐ１（ｓ１１９）に含まれる画素データであり、エリア信号Ａ１に含まれていた（０，８）、（４，８）のそれぞれの座標の画素を示す画素データがフレームメモリの（０，２）、（１，２）のそれぞれに記憶されることになる。また、受け付けた基準アドレスの水平座標の値が３であるとき、書込み制御信号（ｓ１２０）に含まれる書込みアドレスが示す座標は、（０，３）、（１，３）となる。これにより、画像信号Ｐ１（ｓ１１９）に含まれる画素データであり、エリア信号Ａ１に含まれていた（０，１２）、（４，１２）のそれぞれの座標の画素を示す画素データがフレームメモリの（０，３）、（１，３）のそれぞれに記憶されることになる。

Ｐ２用フレームメモリ書込制御部２−１２は、同期分離部５−２から出力された基準アドレス（ｓ５０４）を受け付ける。そして、Ｐ２用フレームメモリ書込制御部２−１２は、受け付けた基準アドレスに従い、入力端子２ｃから出力された画像信号Ｐ２（ｓ２１９）に含まれる画素データを、Ｐ２用フレームメモリ部２−１１に記憶させるための書込み制御信号（ｓ２２０）を、Ｐ２用フレームメモリ部２−１１へ出力する。なお、書込み制御信号（ｓ２２０）には、画素データを書き込むフレームメモリの座標を示す書込みアドレスが含まれている。書込み制御信号（ｓ２２０）に含まれる書込みアドレスが示す座標について、Ｐ２用フレームメモリ部２−１１に最初に画素データを記憶させる場合を一例として説明する。この場合、受け付けた基準アドレスの水平座標の値が０であるとき、書込み制御信号（ｓ２２０）に含まれる書込みアドレスが示す座標は、図３９、図４７、図５５および図６３の「フレームメモリ書込み制御（ｓ１２０，ｓ２２０，ｓ３２０，ｓ４２０）」が示すように、（０，０）、（１，０）となる。これにより、画像信号Ｐ２（ｓ２１９）に含まれる画素データであり、エリア信号Ａ１に含まれていた（０，２）、（４，２）のそれぞれの座標の画素を示す画素データがフレームメモリの（０，０）、（１，０）のそれぞれに記憶されることになる。また、受け付けた基準アドレスの水平座標の値が１であるとき、書込み制御信号（ｓ２２０）に含まれる書込みアドレスが示す座標は、（０，１）、（１，１）となる。これにより、画像信号Ｐ２（ｓ２１９）に含まれる画素データであり、エリア信号Ａ１に含まれていた（０，６）、（４，６）のそれぞれの座標の画素を示す画素データがフレームメモリの（０，１）、（１，１）のそれぞれに記憶されることになる。また、受け付けた基準アドレスの水平座標の値が２であるとき、書込み制御信号（ｓ２２０）に含まれる書込みアドレスが示す座標は、（０，２）、（１，２）となる。これにより、画像信号Ｐ２（ｓ２１９）に含まれる画素データであり、エリア信号Ａ１に含まれていた（０，１０）、（４，１０）のそれぞれの座標の画素を示す画素データがフレームメモリの（０，２）、（１，２）のそれぞれに記憶されることになる。また、受け付けた基準アドレスの水平座標の値が３であるとき、書込み制御信号（ｓ２２０）に含まれる書込みアドレスが示す座標は、（０，３）、（１，３）となる。これにより、画像信号Ｐ２（ｓ２１９）に含まれる画素データであり、エリア信号Ａ１に含まれていた（０，１４）、（４，１４）のそれぞれの座標の画素を示す画素データがフレームメモリの（０，３）、（１，３）のそれぞれに記憶されることになる。

Ｐ３用フレームメモリ書込制御部３−１２は、同期分離部５−２から出力された基準アドレス（ｓ５０４）を受け付ける。そして、Ｐ３用フレームメモリ書込制御部３−１２は、受け付けた基準アドレスに従い、入力端子３ｃから出力された画像信号Ｐ３（ｓ３１９）に含まれる画素データを、Ｐ３用フレームメモリ部３−１１に記憶させるための書込み制御信号（ｓ３２０）を、Ｐ３用フレームメモリ部３−１１へ出力する。なお、書込み制御信号（ｓ３２０）には、画素データを書き込むフレームメモリの座標を示す書込みアドレスが含まれている。書込み制御信号（ｓ３２０）に含まれる書込みアドレスが示す座標について、Ｐ３用フレームメモリ部３−１１に最初に画素データを記憶させる場合を一例として説明する。この場合、受け付けた基準アドレスの水平座標の値が０であるとき、書込み制御信号（ｓ３２０）に含まれる書込みアドレスが示す座標は、図３９、図４７、図５５および図６３の「フレームメモリ書込み制御（ｓ１２０，ｓ２２０，ｓ３２０，ｓ４２０）」が示すように、（０，０）、（１，０）となる。これにより、画像信号Ｐ３（ｓ３１９）に含まれる画素データであり、エリア信号Ａ１に含まれていた（２，０）、（６，０）のそれぞれの座標の画素を示す画素データがフレームメモリの（０，０）、（１，０）のそれぞれに記憶されることになる。また、受け付けた基準アドレスの水平座標の値が１であるとき、書込み制御信号（ｓ３２０）に含まれる書込みアドレスが示す座標は、（０，１）、（１，１）となる。これにより、画像信号Ｐ３（ｓ３１９）に含まれる画素データであり、エリア信号Ａ１に含まれていた（２，４）、（６，４）のそれぞれの座標の画素を示す画素データがフレームメモリの（０，１）、（１，１）のそれぞれに記憶されることになる。また、受け付けた基準アドレスの水平座標の値が２であるとき、書込み制御信号（ｓ３２０）に含まれる書込みアドレスが示す座標は、（０，２）、（１，２）となる。これにより、画像信号Ｐ３（ｓ３１９）に含まれる画素データであり、エリア信号Ａ１に含まれていた（２，８）、（６，８）のそれぞれの座標の画素を示す画素データがフレームメモリの（０，２）、（１，２）のそれぞれに記憶されることになる。また、受け付けた基準アドレスの水平座標の値が３であるとき、書込み制御信号（ｓ３２０）に含まれる書込みアドレスが示す座標は、（０，３）、（１，３）となる。これにより、画像信号Ｐ３（ｓ３１９）に含まれる画素データであり、エリア信号Ａ１に含まれていた（２，１２）、（６，１２）のそれぞれの座標の画素を示す画素データがフレームメモリの（０，３）、（１，３）のそれぞれに記憶されることになる。

Ｐ４用フレームメモリ書込制御部４−１２は、同期分離部５−２から出力された基準アドレス（ｓ５０４）を受け付ける。そして、Ｐ４用フレームメモリ書込制御部４−１２は、受け付けた基準アドレスに従い、入力端子４ｃから出力された画像信号Ｐ３（ｓ４１９）に含まれる画素データを、Ｐ４用フレームメモリ部４−１１に記憶させるための書込み制御信号（ｓ４２０）を、Ｐ４用フレームメモリ部４−１１へ出力する。なお、書込み制御信号（ｓ４２０）には、画素データを書き込むフレームメモリの座標を示す書込みアドレスが含まれている。書込み制御信号（ｓ４２０）に含まれる書込みアドレスが示す座標について、Ｐ４用フレームメモリ部４−１１に最初に画素データを記憶させる場合を一例として説明する。この場合、受け付けた基準アドレスの水平座標の値が０であるとき、書込み制御信号（ｓ４２０）に含まれる書込みアドレスが示す座標は、図３９、図４７、図５５および図６３の「フレームメモリ書込み制御（ｓ１２０，ｓ２２０，ｓ３２０，ｓ４２０）」が示すように、（０，０）、（１，０）となる。これにより、画像信号Ｐ４（ｓ４１９）に含まれる画素データであり、エリア信号Ａ１に含まれていた（２，２）、（６，２）のそれぞれの座標の画素を示す画素データがフレームメモリの（０，０）、（１，０）のそれぞれに記憶されることになる。また、受け付けた基準アドレスの水平座標の値が１であるとき、書込み制御信号（ｓ４２０）に含まれる書込みアドレスが示す座標は、（０，１）、（１，１）となる。これにより、画像信号Ｐ４（ｓ４１９）に含まれる画素データであり、エリア信号Ａ１に含まれていた（２，６）、（６，６）のそれぞれの座標の画素を示す画素データがフレームメモリの（０，１）、（１，１）のそれぞれに記憶されることになる。また、受け付けた基準アドレスの水平座標の値が２であるとき、書込み制御信号（ｓ４２０）に含まれる書込みアドレスが示す座標は、（０，２）、（１，２）となる。これにより、画像信号Ｐ４（ｓ４１９）に含まれる画素データであり、エリア信号Ａ１に含まれていた（２，１０）、（６，１０）のそれぞれの座標の画素を示す画素データがフレームメモリの（０，２）、（１，２）のそれぞれに記憶されることになる。また、受け付けた基準アドレスの水平座標の値が３であるとき、書込み制御信号（ｓ４２０）に含まれる書込みアドレスが示す座標は、（０，３）、（１，３）となる。これにより、画像信号Ｐ４（ｓ４１９）に含まれる画素データであり、エリア信号Ａ１に含まれていた（２，１４）、（６，１４）のそれぞれの座標の画素を示す画素データがフレームメモリの（０，３）、（１，３）のそれぞれに記憶されることになる。

Ｐ１用フレームメモリ読出制御部１−１３は、同期分離部５−２から出力された基準アドレス（ｓ５０４）を受け付ける。そして、Ｐ１用フレームメモリ読出制御部１−１３は、受け付けた基準アドレスに従い、Ｐ１用フレームメモリ部１−１１に記憶された画素データを読み出させるための読出し制御信号（ｓ１２１）を、Ｐ１用フレームメモリ部１−１１へ出力する。それとともに、Ｐ１用フレームメモリ読出制御部１−１３は、受け付けた基準アドレスに従い、Ａ１〜Ａ４用バッファメモリ部１−１４〜１−１７のいずれかに、Ｐ１用フレームメモリ部１−１１から出力された画素データを記憶させるための書込み制御信号（ｓ１２３〜ｓ１２６）を出力する。具体的には、受け付けた基準アドレスの水平座標の値を４で除算した際の剰余が０である場合、Ｐ１用フレームメモリ読出制御部１−１３は、図３９〜４４の「Ａ１用バッファメモリ書込み制御（ｓ１２３，ｓ２２３，ｓ３２３，ｓ４２３）」に示すように、Ａ１用バッファメモリ部１−１４へ書込み制御信号（ｓ１２３）を出力する。それとともに、Ｐ１用フレームメモリ読出制御部１−１３は、Ｐ１用フレームメモリ部１−１１へ読出し制御信号（ｓ１２１）を出力する。また、受け付けた基準アドレスの水平座標の値を４で除算した際の剰余が１である場合、Ｐ１用フレームメモリ読出制御部１−１３は、図４７〜５２の「Ａ２用バッファメモリ書込み制御（ｓ１２４，ｓ２２４，ｓ３２４，ｓ４２４）」に示すように、Ａ２用バッファメモリ部１−１５へ書込み制御信号（ｓ１２４）を出力する。それとともに、Ｐ１用フレームメモリ読出制御部１−１３は、Ｐ１用フレームメモリ部１−１１へ読出し制御信号（ｓ１２１）を出力する。また、受け付けた基準アドレスの水平座標の値を４で除算した際の剰余が２である場合、Ｐ１用フレームメモリ読出制御部１−１３は、図５５〜６０の「Ａ３用バッファメモリ書込み制御（ｓ１２５，ｓ２２５，ｓ３２５，ｓ４２５）」に示すように、Ａ３用バッファメモリ部１−１６へ書込み制御信号（ｓ１２５）を出力する。それとともに、Ｐ１用フレームメモリ読出制御部１−１３は、Ｐ１用フレームメモリ部１−１１へ読出し制御信号（ｓ１２１）を出力する。また、受け付けた基準アドレスの水平座標の値を４で除算した際の剰余が３である場合、Ｐ１用フレームメモリ読出制御部１−１３は、図６３〜６８の「Ａ４用バッファメモリ書込み制御（ｓ１２６，ｓ２２６，ｓ３２６，ｓ４２６）」に示すように、Ａ４用バッファメモリ部１−１７へ書込み制御信号（ｓ１２６）を出力する。それとともに、Ｐ１用フレームメモリ読出制御部１−１３は、Ｐ１用フレームメモリ部１−１１へ読出し制御信号（ｓ１２１）を出力する。なお、読出し制御信号（ｓ１２１）には、読み出す画素データのフレームメモリの座標を示す読出しアドレスが含まれている。読出し制御信号（ｓ１２１）に含まれる読出しアドレスが示す座標について、Ｐ１用フレームメモリ部１−１１から最初に画素データが出力される場合を一例として説明する。この場合、書込み制御信号（ｓ１２３）とともに出力される読出し制御信号（ｓ１２１）に含まれる読出しアドレスが示す座標は、図３９、図４７、図５５および図６３の「フレームメモリ読出し制御（ｓ１２１，ｓ２２１，ｓ３２１，ｓ４２１）」に示すように、（０，０）、（１，０）となる。これにより、図３９、図４７、図５５および図６３の「フレームメモリ出力（ｓ１２２，ｓ２２２，ｓ３２２，ｓ４２２）」の「Ｐ１（奇数ライン）」および「Ｐ１（偶数ライン）」に示すように、エリア信号Ａ１に含まれていた（０，０）、（４，０）のそれぞれの座標の画素を示す画素データが読み出されることになる。また、書込み制御信号（ｓ１２４）とともに出力される読出し制御信号（ｓ１２１）に含まれる読出しアドレスが示す座標は、（０，９６０）、（１，９６０）となる。これにより、エリア信号Ａ２に含まれていた（０，３８４０）、（４，３８４０）のそれぞれの座標の画素を示す画素データが読み出されることになる。また、書込み制御信号（ｓ１２５）とともに出力される読出し制御信号（ｓ１２１）に含まれる読出しアドレスが示す座標は、（５４０，０）、（５４１，０）となる。これにより、エリア信号Ａ３に含まれていた（２１６０，０）、（２１６４，０）のそれぞれの座標の画素を示す画素データが読み出されることになる。また、書込み制御信号（ｓ１２６）とともに出力される読出し制御信号（ｓ１２１）に含まれる読出しアドレスが示す座標は、（５４０，９６０）、（５４１，９６１）となる。これにより、エリア信号Ａ４に含まれていた（２１６０，３８４０）、（２１６４，３８４０）のそれぞれの座標の画素を示す画素データが読み出されることになる。

Ｐ２用フレームメモリ読出制御部２−１３は、同期分離部５−２から出力された基準アドレス（ｓ５０４）を受け付ける。そして、Ｐ２用フレームメモリ読出制御部２−１３は、受け付けた基準アドレスに従い、Ｐ２用フレームメモリ部２−１１に記憶された画素データを読み出させるための読出し制御信号（ｓ２２１）を、Ｐ２用フレームメモリ部２−１１へ出力する。それとともに、Ｐ２用フレームメモリ読出制御部２−１３は、受け付けた基準アドレスに従い、Ａ１〜Ａ４用バッファメモリ部２−１４〜２−１７のいずれかに、Ｐ２用フレームメモリ部２−１１から出力された画素データを記憶させるための書込み制御信号（ｓ２２３〜ｓ２２６）を出力する。具体的には、受け付けた基準アドレスの水平座標の値を４で除算した際の剰余が０である場合、Ｐ２用フレームメモリ読出制御部２−１３は、図３９〜４４の「Ａ１用バッファメモリ書込み制御（ｓ１２３，ｓ２２３，ｓ３２３，ｓ４２３）」に示すように、Ａ１用バッファメモリ部２−１４へ書込み制御信号（ｓ２２３）を出力する。それとともに、Ｐ２用フレームメモリ読出制御部２−１３は、Ｐ２用フレームメモリ部２−１１へ読出し制御信号（ｓ２２１）を出力する。また、受け付けた基準アドレスの水平座標の値を４で除算した際の剰余が１である場合、Ｐ２用フレームメモリ読出制御部２−１３は、図４７〜５２の「Ａ２用バッファメモリ書込み制御（ｓ１２４，ｓ２２４，ｓ３２４，ｓ４２４）」に示すように、Ａ２用バッファメモリ部２−１５へ書込み制御信号（ｓ２２４）を出力する。それとともに、Ｐ２用フレームメモリ読出制御部２−１３は、Ｐ２用フレームメモリ部２−１１へ読出し制御信号（ｓ２２１）を出力する。また、受け付けた基準アドレスの水平座標の値を４で除算した際の剰余が２である場合、Ｐ２用フレームメモリ読出制御部２−１３は、図５５〜６０の「Ａ３用バッファメモリ書込み制御（ｓ１２５，ｓ２２５，ｓ３２５，ｓ４２５）」に示すように、Ａ３用バッファメモリ部２−１６へ書込み制御信号（ｓ２２５）を出力する。それとともに、Ｐ２用フレームメモリ読出制御部２−１３は、Ｐ２用フレームメモリ部２−１１へ読出し制御信号（ｓ２２１）を出力する。また、受け付けた基準アドレスの水平座標の値を４で除算した際の剰余が３である場合、Ｐ２用フレームメモリ読出制御部２−１３は、図６３〜６８の「Ａ４用バッファメモリ書込み制御（ｓ１２６，ｓ２２６，ｓ３２６，ｓ４２６）」に示すように、Ａ４用バッファメモリ部２−１７へ書込み制御信号（ｓ２２６）を出力する。それとともに、Ｐ２用フレームメモリ読出制御部２−１３は、Ｐ２用フレームメモリ部２−１１へ読出し制御信号（ｓ２２１）を出力する。なお、読出し制御信号（ｓ２２１）には、読み出す画素データのフレームメモリの座標を示す読出しアドレスが含まれている。読出し制御信号（ｓ２２１）に含まれる読出しアドレスが示す座標について、Ｐ２用フレームメモリ部２−１１から最初に画素データが出力される場合を一例として説明する。この場合、書込み制御信号（ｓ２２３）とともに出力される読出し制御信号（ｓ２２１）に含まれる読出しアドレスが示す座標は、図３９、図４７、図５５および図６３の「フレームメモリ読出し制御（ｓ１２１，ｓ２２１，ｓ３２１，ｓ４２１）」に示すように、（０，０）、（１，０）となる。これにより、図３９、図４７、図５５および図６３の「フレームメモリ出力（ｓ１２２，ｓ２２２，ｓ３２２，ｓ４２２）」の「Ｐ２（奇数ライン）」および「Ｐ２（偶数ライン）」に示すように、エリア信号Ａ１に含まれていた（０，２）、（４，２）のそれぞれの座標の画素を示す画素データが読み出されることになる。また、書込み制御信号（ｓ２２４）とともに出力される読出し制御信号（ｓ２２１）に含まれる読出しアドレスが示す座標は、（０，９６０）、（１，９６０）となる。これにより、エリア信号Ａ２に含まれていた（０，３８４２）、（４，３８４２）のそれぞれの座標の画素を示す画素データが読み出されることになる。また、書込み制御信号（ｓ２２５）とともに出力される読出し制御信号（ｓ２２１）に含まれる読出しアドレスが示す座標は、（５４０，０）、（５４１，０）となる。これにより、エリア信号Ａ３に含まれていた（２１６０，２）、（２１６４，２）のそれぞれの座標の画素を示す画素データが読み出されることになる。また、書込み制御信号（ｓ２２６）とともに出力される読出し制御信号（ｓ２２１）に含まれる読出しアドレスが示す座標は、（５４０，９６０）、（５４１，９６１）となる。これにより、エリア信号Ａ４に含まれていた（２１６０，３８４２）、（２１６４，３８４２）のそれぞれの座標の画素を示す画素データが読み出されることになる。

Ｐ３用フレームメモリ読出制御部３−１３は、同期分離部５−２から出力された基準アドレス（ｓ５０４）を受け付ける。そして、Ｐ３用フレームメモリ読出制御部３−１３は、受け付けた基準アドレスに従い、Ｐ３用フレームメモリ部３−１１に記憶された画素データを読み出させるための読出し制御信号（ｓ３２１）を、Ｐ３用フレームメモリ部３−１１へ出力する。それとともに、Ｐ３用フレームメモリ読出制御部３−１３は、受け付けた基準アドレスに従い、Ａ１〜Ａ４用バッファメモリ部３−１４〜３−１７のいずれかに、Ｐ３用フレームメモリ部３−１１から出力された画素データを記憶させるための書込み制御信号（ｓ３２３〜ｓ３２６）を出力する。具体的には、受け付けた基準アドレスの水平座標の値を４で除算した際の剰余が０である場合、Ｐ３用フレームメモリ読出制御部３−１３は、図３９〜４４の「Ａ１用バッファメモリ書込み制御（ｓ１２３，ｓ２２３，ｓ３２３，ｓ４２３）」に示すように、Ａ１用バッファメモリ部３−１４へ書込み制御信号（ｓ３２３）を出力する。それとともに、Ｐ３用フレームメモリ読出制御部３−１３は、Ｐ３用フレームメモリ部３−１１へ読出し制御信号（ｓ３２１）を出力する。また、受け付けた基準アドレスの水平座標の値を４で除算した際の剰余が１である場合、Ｐ３用フレームメモリ読出制御部３−１３は、図４７〜５２の「Ａ２用バッファメモリ書込み制御（ｓ１２４，ｓ２２４，ｓ３２４，ｓ４２４）」に示すように、Ａ２用バッファメモリ部３−１５へ書込み制御信号（ｓ３２４）を出力する。それとともに、Ｐ３用フレームメモリ読出制御部３−１３は、Ｐ３用フレームメモリ部３−１１へ読出し制御信号（ｓ３２１）を出力する。また、受け付けた基準アドレスの水平座標の値を４で除算した際の剰余が２である場合、Ｐ３用フレームメモリ読出制御部３−１３は、図５５〜６０の「Ａ３用バッファメモリ書込み制御（ｓ１２５，ｓ２２５，ｓ３２５，ｓ４２５）」に示すように、Ａ３用バッファメモリ部３−１６へ書込み制御信号（ｓ３２５）を出力する。それとともに、Ｐ３用フレームメモリ読出制御部３−１３は、Ｐ３用フレームメモリ部３−１１へ読出し制御信号（ｓ３２１）を出力する。また、受け付けた基準アドレスの水平座標の値を４で除算した際の剰余が３である場合、Ｐ３用フレームメモリ読出制御部３−１３は、図６３〜６８の「Ａ４用バッファメモリ書込み制御（ｓ１２６，ｓ２２６，ｓ３２６，ｓ４２６）」に示すように、Ａ４用バッファメモリ部３−１７へ書込み制御信号（ｓ３２６）を出力する。それとともに、Ｐ３用フレームメモリ読出制御部３−１３は、Ｐ３用フレームメモリ部３−１１へ読出し制御信号（ｓ３２１）を出力する。なお、読出し制御信号（ｓ３２１）には、読み出す画素データのフレームメモリの座標を示す読出しアドレスが含まれている。読出し制御信号（ｓ３２１）に含まれる読出しアドレスが示す座標について、Ｐ３用フレームメモリ部３−１１から最初に画素データが出力される場合を一例として説明する。この場合、書込み制御信号（ｓ３２３）とともに出力される読出し制御信号（ｓ３２１）に含まれる読出しアドレスが示す座標は、図３９、図４７、図５５および図６３の「フレームメモリ読出し制御（ｓ１２１，ｓ２２１，ｓ３２１，ｓ４２１）」が示すように、（０，０）、（１，０）となる。これにより、図３９、図４７、図５５および図６３の「フレームメモリ出力（ｓ１２２，ｓ２２２，ｓ３２２，ｓ４２２）」の「Ｐ３（奇数ライン）」および「Ｐ３（偶数ライン）」に示すように、エリア信号Ａ１に含まれていた（２，０）、（６，０）のそれぞれの座標の画素を示す画素データが読み出されることになる。また、書込み制御信号（ｓ３２４）とともに出力される読出し制御信号（ｓ３２１）に含まれる読出しアドレスが示す座標は、（０，９６０）、（１，９６０）となる。これにより、エリア信号Ａ２に含まれていた（２，３８４０）、（６，３８４０）のそれぞれの座標の画素を示す画素データが読み出されることになる。また、書込み制御信号（ｓ３２５）とともに出力される読出し制御信号（ｓ３２１）に含まれる読出しアドレスが示す座標は、（５４０，０）、（５４１，０）となる。これにより、エリア信号Ａ３に含まれていた（２１６２，０）、（２１６６，０）のそれぞれの座標の画素を示す画素データが読み出されることになる。また、書込み制御信号（ｓ３２６）とともに出力される読出し制御信号（ｓ３２１）に含まれる読出しアドレスが示す座標は、（５４０，９６０）、（５４１，９６１）となる。これにより、エリア信号Ａ４に含まれていた（２１６２，３８４０）、（２１６６，３８４０）のそれぞれの座標の画素を示す画素データが読み出されることになる。

Ｐ４用フレームメモリ読出制御部４−１３は、同期分離部５−２から出力された基準アドレス（ｓ５０４）を受け付ける。そして、Ｐ４用フレームメモリ読出制御部４−１３は、受け付けた基準アドレスに従い、Ｐ４用フレームメモリ部４−１１に記憶された画素データを読み出させるための読出し制御信号（ｓ４２１）を、Ｐ４用フレームメモリ部４−１１へ出力する。それとともに、Ｐ４用フレームメモリ読出制御部４−１３は、受け付けた基準アドレスに従い、Ａ１〜Ａ４用バッファメモリ部４−１４〜４−１７のいずれかに、Ｐ４用フレームメモリ部４−１１から出力された画素データを記憶させるための書込み制御信号（ｓ４２３〜ｓ４２６）を出力する。具体的には、受け付けた基準アドレスの水平座標の値を４で除算した際の剰余が０である場合、Ｐ４用フレームメモリ読出制御部４−１３は、図３９〜４４の「Ａ１用バッファメモリ書込み制御（ｓ１２３，ｓ２２３，ｓ３２３，ｓ４２３）」に示すように、Ａ１用バッファメモリ部４−１４へ書込み制御信号（ｓ４２３）を出力する。それとともに、Ｐ４用フレームメモリ読出制御部４−１３は、Ｐ４用フレームメモリ部４−１１へ読出し制御信号（ｓ４２１）を出力する。また、受け付けた基準アドレスの水平座標の値を４で除算した際の剰余が１である場合、Ｐ４用フレームメモリ読出制御部４−１３は、図４７〜５２の「Ａ２用バッファメモリ書込み制御（ｓ１２４，ｓ２２４，ｓ３２４，ｓ４２４）」に示すように、Ａ２用バッファメモリ部４−１５へ書込み制御信号（ｓ４２４）を出力する。それとともに、Ｐ４用フレームメモリ読出制御部４−１３は、Ｐ４用フレームメモリ部４−１１へ読出し制御信号（ｓ４２１）を出力する。また、受け付けた基準アドレスの水平座標の値を４で除算した際の剰余が２である場合、Ｐ４用フレームメモリ読出制御部４−１３は、図５５〜６０の「Ａ３用バッファメモリ書込み制御（ｓ１２５，ｓ２２５，ｓ３２５，ｓ４２５）」に示すように、Ａ４用バッファメモリ部４−１６へ書込み制御信号（ｓ４２５）を出力する。それとともに、Ｐ４用フレームメモリ読出制御部４−１３は、Ｐ４用フレームメモリ部４−１１へ読出し制御信号（ｓ４２１）を出力する。また、受け付けた基準アドレスの水平座標の値を４で除算した際の剰余が３である場合、Ｐ４用フレームメモリ読出制御部４−１３は、図６３〜６８の「Ａ４用バッファメモリ書込み制御（ｓ１２６，ｓ２２６，ｓ３２６，ｓ４２６）」に示すように、Ａ４用バッファメモリ部４−１７へ書込み制御信号（ｓ４２６）を出力する。それとともに、Ｐ４用フレームメモリ読出制御部４−１３は、Ｐ４用フレームメモリ部４−１１へ読出し制御信号（ｓ４２１）を出力する。なお、読出し制御信号（ｓ４２１）には、読み出す画素データのフレームメモリの座標を示す読出しアドレスが含まれている。読出し制御信号（ｓ４２１）に含まれる読出しアドレスが示す座標について、Ｐ４用フレームメモリ部４−１１から最初に画素データが出力される場合を一例として説明する。この場合、書込み制御信号（ｓ４２３）とともに出力される読出し制御信号（ｓ４２１）に含まれる読出しアドレスが示す座標は、図３９、図４７、図５５および図６３の「フレームメモリ読出し制御（ｓ１２１，ｓ２２１，ｓ３２１，ｓ４２１）」が示すように、（０，０）、（１，０）となる。これにより、図３９、図４７、図５５および図６３の「フレームメモリ出力（ｓ１２２，ｓ２２２，ｓ３２２，ｓ４２２）」の「Ｐ４（奇数ライン）」および「Ｐ４（偶数ライン）」に示すように、エリア信号Ａ１に含まれていた（２，２）、（６，２）のそれぞれの座標の画素を示す画素データが読み出されることになる。また、書込み制御信号（ｓ４２４）とともに出力される読出し制御信号（ｓ４２１）に含まれる読出しアドレスが示す座標は、（０，９６０）、（１，９６０）となる。これにより、エリア信号Ａ２に含まれていた（２，３８４２）、（６，３８４２）のそれぞれの座標の画素を示す画素データが読み出されることになる。また、書込み制御信号（ｓ４２５）とともに出力される読出し制御信号（ｓ４２１）に含まれる読出しアドレスが示す座標は、（５４０，０）、（５４１，０）となる。これにより、エリア信号Ａ３に含まれていた（２１６２，２）、（２１６６，２）のそれぞれの座標の画素を示す画素データが読み出されることになる。また、書込み制御信号（ｓ４２６）とともに出力される読出し制御信号（ｓ４２１）に含まれる読出しアドレスが示す座標は、（５４０，９６０）、（５４１，９６１）となる。これにより、エリア信号Ａ４に含まれていた（２１６２，３８４２）、（２１６６，３８４２）のそれぞれの座標の画素を示す画素データが読み出されることになる。

Ｐ１用フレームメモリ部１−１１は、入力端子１ｃから出力された画像信号Ｐ１（ｓ１１９）を受け付ける。また、Ｐ１用フレームメモリ部１−１１は、Ｐ１用フレームメモリ書込制御部１−１２から出力された書込み制御信号（ｓ１２０）を受け付ける。そして、Ｐ１用フレームメモリ部１−１１は、受け付けた画像信号Ｐ１に含まれる画素データを、受け付けた書込み制御信号に含まれる書込みアドレスが示す座標に記憶させる。また、Ｐ１用フレームメモリ部１−１１は、Ｐ１用フレームメモリ読出制御部１−１３から出力された読出し制御信号（ｓ１２１）を受け付けると、受け付けた読出し制御信号に含まれる読出しアドレスが示す座標に記憶された画素データを読み出す。そして、Ｐ１用フレームメモリ部１−１１は、読出した画素データを含む画像信号Ｐ１（ｓ１２２）を出力する。

Ｐ２用フレームメモリ部２−１１は、入力端子２ｃから出力された画像信号Ｐ２（ｓ２１９）を受け付ける。また、Ｐ２用フレームメモリ部２−１１は、Ｐ２用フレームメモリ書込制御部２−１２から出力された書込み制御信号（ｓ２２０）を受け付ける。そして、Ｐ２用フレームメモリ部２−１１は、受け付けた画像信号Ｐ２に含まれる画素データを、受け付けた書込み制御信号に含まれる書込みアドレスが示す座標に記憶させる。また、Ｐ２用フレームメモリ部２−１１は、Ｐ２用フレームメモリ読出制御部２−１３から出力された読出し制御信号（ｓ２２１）を受け付けると、受け付けた読出し制御信号に含まれる読出しアドレスが示す座標に記憶された画素データを読み出す。そして、Ｐ２用フレームメモリ部２−１１は、読出した画素データを含む画像信号Ｐ２（ｓ２２２）を出力する。

Ｐ３用フレームメモリ部３−１１は、入力端子３ｃから出力された画像信号Ｐ３（ｓ３１９）を受け付ける。また、Ｐ３用フレームメモリ部３−１１は、Ｐ３用フレームメモリ書込制御部３−１２から出力された書込み制御信号（ｓ３２０）を受け付ける。そして、Ｐ３用フレームメモリ部３−１１は、受け付けた画像信号Ｐ３に含まれる画素データを、受け付けた書込み制御信号に含まれる書込みアドレスが示す座標に記憶させる。また、Ｐ３用フレームメモリ部３−１１は、Ｐ３用フレームメモリ読出制御部３−１３から出力された読出し制御信号（ｓ３２１）を受け付けると、受け付けた読出し制御信号に含まれる読出しアドレスが示す座標に記憶された画素データを読み出す。そして、Ｐ３用フレームメモリ部３−１１は、読出した画素データを含む画像信号Ｐ３（ｓ３２２）を出力する。

Ｐ４用フレームメモリ部４−１１は、入力端子４ｃから出力された画像信号Ｐ４（ｓ４１９）を受け付ける。また、Ｐ４用フレームメモリ部４−１１は、Ｐ４用フレームメモリ書込制御部４−１２から出力された書込み制御信号（ｓ４２０）を受け付ける。そして、Ｐ４用フレームメモリ部４−１１は、受け付けた画像信号Ｐ４に含まれる画素データを、受け付けた書込み制御信号に含まれる書込みアドレスが示す座標に記憶させる。また、Ｐ４用フレームメモリ部４−１１は、Ｐ４用フレームメモリ読出制御部４−１３から出力された読出し制御信号（ｓ４２１）を受け付けると、受け付けた読出し制御信号に含まれる読出しアドレスが示す座標に記憶された画素データを読み出す。そして、Ｐ４用フレームメモリ部４−１１は、読出した画素データを含む画像信号Ｐ４（ｓ４２２）を出力する。

Ａ１用バッファメモリ部１−１４〜４−１４のそれぞれは、Ｐ１〜Ｐ４用フレームメモリ読出制御部１−１３〜４−１３のそれぞれから出力された書込み制御信号（ｓ１２３，ｓ２２３，ｓ３２３，ｓ４２３）を受け付けると、Ｐ１〜Ｐ４用フレームメモリ部１−１１〜４−１１のそれぞれから出力された画像信号Ｐ１〜Ｐ４（ｓ１２２，ｓ２２２，ｓ３２２，ｓ４２２）のそれぞれに含まれる画素データを、奇数ラインと偶数ラインとで記憶する。また、Ａ１用バッファメモリ部１−１４〜４−１４のそれぞれは、後述するバッファメモリ読出制御部１−１８から出力された読出し制御信号（ｓ１３１，ｓ２３１，ｓ３３１，ｓ４３１）のそれぞれを受け付けると、記憶している画素データを記憶した順番と同じ順番で読出して出力する。このとき、Ａ１用バッファメモリ部１−１４〜４−１４のそれぞれは、奇数ラインの画素データと偶数ラインの画素データとのいずれかを読出して出力する。

Ａ２用バッファメモリ部１−１５〜４−１５のそれぞれは、Ｐ１〜Ｐ４用フレームメモリ読出制御部１−１３〜４−１３のそれぞれから出力された書込み制御信号（ｓ１２４，ｓ２２４，ｓ３２４，ｓ４２４）を受け付けると、Ｐ１〜Ｐ４用フレームメモリ部１−１１〜４−１１のそれぞれから出力された画像信号Ｐ１〜Ｐ４（ｓ１２２，ｓ２２２，ｓ３２２，ｓ４２２）のそれぞれに含まれる画素データを、奇数ラインと偶数ラインとで記憶する。また、Ａ２用バッファメモリ部１−１５〜４−１５のそれぞれは、後述するバッファメモリ読出制御部２−１８から出力された読出し制御信号（ｓ１３２，ｓ２３２，ｓ３３２，ｓ４３２）のそれぞれを受け付けると、記憶している画素データを記憶した順番と同じ順番で読出して出力する。このとき、Ａ２用バッファメモリ部１−１５〜４−１５のそれぞれは、奇数ラインの画素データと偶数ラインの画素データとのいずれかを読出して出力する。

Ａ３用バッファメモリ部１−１６〜４−１６のそれぞれは、Ｐ１〜Ｐ４用フレームメモリ読出制御部１−１３〜４−１３のそれぞれから出力された書込み制御信号（ｓ１２５，ｓ２２５，ｓ３２５，ｓ４２５）を受け付けると、Ｐ１〜Ｐ４用フレームメモリ部１−１１〜４−１１のそれぞれから出力された画像信号Ｐ１〜Ｐ４（ｓ１２２，ｓ２２２，ｓ３２２，ｓ４２２）のそれぞれに含まれる画素データを、奇数ラインと偶数ラインとで記憶する。また、Ａ３用バッファメモリ部１−１６〜４−１６のそれぞれは、後述するバッファメモリ読出制御部３−１８から出力された読出し制御信号（ｓ１３３，ｓ２３３，ｓ３３３，ｓ４３３）のそれぞれを受け付けると、記憶している画素データを記憶した順番と同じ順番で読出して出力する。このとき、Ａ３用バッファメモリ部１−１６〜４−１６のそれぞれは、奇数ラインの画素データと偶数ラインの画素データとのいずれかを読出して出力する。

Ａ４用バッファメモリ部１−１７〜４−１７のそれぞれは、Ｐ１〜Ｐ４用フレームメモリ読出制御部１−１３〜４−１３のそれぞれから出力された書込み制御信号（ｓ１２６，ｓ２２６，ｓ３２６，ｓ４２６）を受け付けると、Ｐ１〜Ｐ４用フレームメモリ部１−１１〜４−１１のそれぞれから出力された画像信号Ｐ１〜Ｐ４（ｓ１２２，ｓ２２２，ｓ３２２，ｓ４２２）のそれぞれに含まれる画素データを、奇数ラインと偶数ラインとで記憶する。また、Ａ４用バッファメモリ部１−１７〜４−１７のそれぞれは、後述するバッファメモリ読出制御部４−１８から出力された読出し制御信号（ｓ１３４，ｓ２３４，ｓ３３４，ｓ４３４）のそれぞれを受け付けると、記憶している画素データを記憶した順番と同じ順番で読出して出力する。このとき、Ａ４用バッファメモリ部１−１７〜４−１７のそれぞれは、奇数ラインの画素データと偶数ラインの画素データとのいずれかを読出して出力する。

バッファメモリ読出制御部１−１８は、同期分離部５−２から出力された基準アドレス（ｓ５０４）を受け付ける。そして、バッファメモリ読出制御部１−１８は、受け付けた基準アドレスに従い、Ａ１用バッファメモリ部１−１４〜４−１４のそれぞれに記憶された画素データを読出して出力させるための読出し制御信号（ｓ１３１，ｓ２３１，ｓ３３１，ｓ４３１）を、Ａ１用バッファメモリ部１−１４〜４−１４のそれぞれへ出力する。具体的には、受け付けた基準アドレスの水平座標が偶数であるとき、図４１〜図４６の「Ｐ１：Ａ１用バッファメモリ読出し制御（ｓ１３１）」が示すように、バッファメモリ読出制御部１−１８は、Ａ１用バッファメモリ部１−１４へ読出し制御信号（ｓ１３１）を出力する。それとともに、バッファメモリ読出制御部１−１８は、図４１〜図４６の「Ｐ３：Ａ１用バッファメモリ読出し制御（ｓ３３１）」が示すように、Ａ１用バッファメモリ部３−１４へ読出し制御信号（ｓ３３１）を出力する。これにより、図４１の「Ａ１用バッファメモリ出力（ｓ１２７，ｓ２２７，ｓ３２７，ｓ４２７）」が示すように、エリア信号Ａ１に含まれる（０，０）の座標の画素を示す画素データがＡ１用バッファメモリ部１−１４から読み出されて出力されることになる。それとともに、エリア信号Ａ１に含まれる（２，０）の座標の画素を示す画素データがＡ１用バッファメモリ部３−１４から読み出されて出力されることになる。また、受け付けた基準アドレスの水平座標が奇数であるとき、図４１〜図４６の「Ｐ２：Ａ１用バッファメモリ読出し制御（ｓ２３１）」が示すように、バッファメモリ読出制御部１−１８は、Ａ１用バッファメモリ部２−１４へ読出し制御信号（ｓ２３１）を出力する。それとともに、バッファメモリ読出制御部１−１８は、図４１〜図４６の「Ｐ４：Ａ１用バッファメモリ読出し制御（ｓ４３１）」が示すように、Ａ１用バッファメモリ部４−１４へ読出し制御信号（ｓ４３１）を出力する。これにより、エリア信号Ａ１に含まれる（０，２）の座標の画素を示す画素データがＡ１用バッファメモリ部２−１４から読み出されて出力されることになる。それとともに、エリア信号Ａ１に含まれる（２，２）の座標の画素を示す画素データがＡ１用バッファメモリ部４−１４から読み出されて出力されることになる。

バッファメモリ読出制御部２−１８は、同期分離部５−２から出力された基準アドレス（ｓ５０４）を受け付ける。そして、バッファメモリ読出制御部２−１８は、受け付けた基準アドレスに従い、Ａ２用バッファメモリ部１−１５〜４−１５のそれぞれに記憶された画素データを読出して出力させるための読出し制御信号（ｓ１３２，ｓ２３２，ｓ３３２，ｓ４３２）を、Ａ２用バッファメモリ部１−１５〜４−１５のそれぞれへ出力する。具体的には、受け付けた基準アドレスの水平座標が偶数であるとき、図４９〜図５４の「Ｐ１：Ａ２用バッファメモリ読出し制御（ｓ１３２）」が示すように、バッファメモリ読出制御部２−１８は、Ａ２用バッファメモリ部１−１５へ読出し制御信号（ｓ１３２）を出力する。それとともに、バッファメモリ読出制御部２−１８は、図４９〜図５４の「Ｐ３：Ａ２用バッファメモリ読出し制御（ｓ３３２）」が示すように、Ａ２用バッファメモリ部３−１５へ読出し制御信号（ｓ３３２）を出力する。これにより、図４９の「Ａ２用バッファメモリ出力（ｓ１２８，ｓ２２８，ｓ３２８，ｓ４２８）」に示すように、エリア信号Ａ２に含まれる（０，３８４０）の座標の画素を示す画素データがＡ２用バッファメモリ部１−１５から読み出されて出力されることになる。それとともに、エリア信号Ａ２に含まれる（２，３８４０）の座標の画素を示す画素データがＡ２用バッファメモリ部３−１５から読み出されて出力されることになる。また、受け付けた基準アドレスの水平座標が奇数であるとき、図４９〜図５４の「Ｐ２：Ａ２用バッファメモリ読出し制御（ｓ２３２）」が示すように、バッファメモリ読出制御部２−１８は、Ａ２用バッファメモリ部２−１５へ読出し制御信号（ｓ２３２）を出力する。それとともに、バッファメモリ読出制御部２−１８は、図４９〜図５４の「Ｐ４：Ａ２用バッファメモリ読出し制御（ｓ４３２）」が示すように、Ａ２用バッファメモリ部４−１５へ読出し制御信号（ｓ４３２）を出力する。これにより、エリア信号Ａ２に含まれる（０，３８４２）の座標の画素を示す画素データがＡ２用バッファメモリ部２−１５から読み出されて出力されることになる。それとともに、エリア信号Ａ２に含まれる（２，３８４２）の座標の画素を示す画素データがＡ２用バッファメモリ部４−１５から読み出されて出力されることになる。

バッファメモリ読出制御部３−１８は、同期分離部５−２から出力された基準アドレス（ｓ５０４）を受け付ける。そして、バッファメモリ読出制御部３−１８は、受け付けた基準アドレスに従い、Ａ３用バッファメモリ部１−１６〜４−１６のそれぞれに記憶された画素データを読出して出力させるための読出し制御信号（ｓ１３３，ｓ２３３，ｓ３３３，ｓ４３３）を、Ａ３用バッファメモリ部１−１６〜４−１６のそれぞれへ出力する。具体的には、受け付けた基準アドレスの水平座標が偶数であるとき、図５７〜図６２の「Ｐ１：Ａ３用バッファメモリ読出し制御（ｓ１３３）」に示すように、バッファメモリ読出制御部３−１８は、Ａ３用バッファメモリ部１−１６へ読出し制御信号（ｓ１３３）を出力する。それとともに、バッファメモリ読出制御部３−１８は、図５７〜図６２の「Ｐ３：Ａ３用バッファメモリ読出し制御（ｓ３３３）」に示すように、Ａ３用バッファメモリ部３−１６へ読出し制御信号（ｓ３３３）を出力する。これにより、図５７の「Ａ３用バッファメモリ出力（ｓ１２９，ｓ２２９，ｓ３２９，ｓ４２９）」に示すように、エリア信号Ａ３に含まれる（２１６０，０）の座標の画素を示す画素データがＡ３用バッファメモリ部１−１６から読み出されて出力されることになる。それとともに、エリア信号Ａ３に含まれる（２１６２，０）の座標の画素を示す画素データがＡ３用バッファメモリ部３−１６から読み出されて出力されることになる。また、受け付けた基準アドレスの水平座標が奇数であるとき、図５７〜図６２の「Ｐ２：Ａ３用バッファメモリ読出し制御（ｓ２３３）」が示すように、バッファメモリ読出制御部３−１８は、Ａ３用バッファメモリ部２−１６へ読出し制御信号（ｓ２３３）を出力する。それとともに、バッファメモリ読出制御部３−１８は、図５７〜図６２の「Ｐ４：Ａ３用バッファメモリ読出し制御（ｓ４３３）」に示すように、Ａ３用バッファメモリ部４−１６へ読出し制御信号（ｓ４３３）を出力する。これにより、エリア信号Ａ３に含まれる（２１６０，２）の座標の画素を示す画素データがＡ３用バッファメモリ部２−１６から読み出されて出力されることになる。それとともに、エリア信号Ａ３に含まれる（２１６２，２）の座標の画素を示す画素データがＡ３用バッファメモリ部４−１６から読み出されて出力されることになる。

バッファメモリ読出制御部４−１８は、同期分離部５−２から出力された基準アドレス（ｓ５０４）を受け付ける。そして、バッファメモリ読出制御部４−１８は、受け付けた基準アドレスに従い、Ａ４用バッファメモリ部１−１７〜４−１７のそれぞれに記憶された画素データを読出して出力させるための読出し制御信号（ｓ１３４，ｓ２３４，ｓ３３４，ｓ４３４）を、Ａ４用バッファメモリ部１−１７〜４−１７のそれぞれへ出力する。具体的には、受け付けた基準アドレスの水平座標が偶数であるとき、図６５〜図７０の「Ｐ１：Ａ４用バッファメモリ読出し制御（ｓ１３４）」に示すように、バッファメモリ読出制御部４−１８は、Ａ４用バッファメモリ部１−１７へ読出し制御信号（ｓ１３４）を出力する。それとともに、バッファメモリ読出制御部４−１８は、図６５〜図７０の「Ｐ３：Ａ４用バッファメモリ読出し制御（ｓ３３４）」が示すように、Ａ４用バッファメモリ部３−１７へ読出し制御信号（ｓ３３４）を出力する。これにより、図６５の「Ａ４用バッファメモリ出力（ｓ１３０，ｓ２３０，ｓ３３０，ｓ４３０）」に示すように、エリア信号Ａ４に含まれる（２１６０，３８４０）の座標の画素を示す画素データがＡ４用バッファメモリ部１−１７から読み出されて出力されることになる。それとともに、エリア信号Ａ４に含まれる（２１６２，３８４０）の座標の画素を示す画素データがＡ４用バッファメモリ部３−１７から読み出されて出力されることになる。また、受け付けた基準アドレスの水平座標が奇数であるとき、図６５〜図７０の「Ｐ２：Ａ４用バッファメモリ読出し制御（ｓ２３４）」に示すように、バッファメモリ読出制御部４−１８は、Ａ４用バッファメモリ部２−１７へ読出し制御信号（ｓ２３４）を出力する。それとともに、バッファメモリ読出制御部４−１８は、図６５〜図７０の「Ｐ４：Ａ４用バッファメモリ読出し制御（ｓ４３４）」に示すように、Ａ４用バッファメモリ部４−１７へ読出し制御信号（ｓ４３４）を出力する。これにより、エリア信号Ａ４に含まれる（２１６０，３８４２）の座標の画素を示す画素データがＡ４用バッファメモリ部２−１７から読み出されて出力されることになる。それとともに、エリア信号Ａ４に含まれる（２１６２，３８４２）の座標の画素を示す画素データがＡ４用バッファメモリ部４−１７から読み出されて出力されることになる。

同期信号挿入部１−１９は、同期分離部５−２から出力された基準アドレス（ｓ５０４）を受け付ける。そして、同期信号挿入部１−１９は、受け付けた基準アドレスに基づき、ＨＤ−ＳＤＩ信号の規格に準拠した同期コードを生成する。また、同期信号挿入部１−１９は、Ａ１用バッファメモリ部１−１４〜４−１４のそれぞれから出力された画素データ（ｓ１２７、ｓ２２７、ｓ３２７、ｓ４２７）を受け付ける。そして、同期信号挿入部１−１９は、受け付けた画素データ（ｓ１２７、ｓ２２７、ｓ３２７、ｓ４２７）と、生成した同期コードとを含む信号を生成し、生成した信号をエリア信号Ａ１として出力する。なお、同期コードはＨＤ−ＳＤＩ規格で規定された多重期間に挿入される。これは、同期信号挿入部２−１９〜４−１９においても同様である。

同期信号挿入部２−１９は、同期分離部５−２から出力された基準アドレス（ｓ５０４）を受け付ける。そして、同期信号挿入部２−１９は、受け付けた基準アドレスに基づき、ＨＤ−ＳＤＩ信号の規格に準拠した同期コードを生成する。また、同期信号挿入部２−１９は、Ａ２用バッファメモリ部１−１５〜４−１５のそれぞれから出力された画素データ（ｓ１２８、ｓ２２８、ｓ３２８、ｓ４２８）を受け付ける。そして、同期信号挿入部２−１９は、受け付けた画素データ（ｓ１２８、ｓ２２８、ｓ３２８、ｓ４２８）と、生成した同期コードとを含む信号を生成し、生成した信号をエリア信号Ａ２として出力する。

同期信号挿入部３−１９は、同期分離部５−２から出力された基準アドレス（ｓ５０４）を受け付ける。そして、同期信号挿入部３−１９は、受け付けた基準アドレスに基づき、ＨＤ−ＳＤＩ信号の規格に準拠した同期コードを生成する。また、同期信号挿入部３−１９は、Ａ３用バッファメモリ部１−１６〜４−１６のそれぞれから出力された画素データ（ｓ１２９、ｓ２２９、ｓ３２９、ｓ４２９）を受け付ける。そして、同期信号挿入部３−１９は、受け付けた画素データ（ｓ１２９、ｓ２２９、ｓ３２９、ｓ４２９）と、生成した同期コードとを含む信号を生成し、生成した信号をエリア信号Ａ３として出力する。

同期信号挿入部４−１９は、同期分離部５−２から出力された基準アドレス（ｓ５０４）を受け付ける。そして、同期信号挿入部４−１９は、受け付けた基準アドレスに基づき、ＨＤ−ＳＤＩ信号の規格に準拠した同期コードを生成する。また、同期信号挿入部４−１９は、Ａ４用バッファメモリ部１−１７〜４−１７のそれぞれから出力された画素データ（ｓ１３０、ｓ２３０、ｓ３３０、ｓ４３０）を受け付ける。そして、同期信号挿入部４−１９は、受け付けた画素データ（ｓ１３０、ｓ２３０、ｓ３３０、ｓ４３０）と、生成した同期コードとを含む信号を生成し、生成した信号をエリア信号Ａ４として出力する。

出力端子１ｄ〜４ｄのそれぞれは、同期信号挿入部１−１９〜４−１９のそれぞれから出力されたエリア信号Ａ１〜Ａ４（ｓ１３５、ｓ２３５、ｓ３３５、ｓ４３５）のそれぞれを受け付ける。そして、出力端子１ｄ〜４ｄのそれぞれは、受け付けたエリア信号Ａ１〜Ａ４のそれぞれを出力する。具体的には、出力端子１ｄはエリア信号Ａ１を出力し、出力端子２ｄはエリア信号Ａ２を出力し、出力端子３ｄはエリア信号Ａ３を出力し、出力端子４ｄはエリア信号Ａ４を出力する。

なお、ここでは、再配置処理部１２における遅延量を１フレーム＋２ラインとしたが、Ｐ１〜Ｐ４用フレームメモリ部１−１１〜４−１１のそれぞれからの画素データの読出しを早めることにより、遅延量を（１／２）フレームまで抑制することが可能である。

このように本実施形態において画像信号生成装置として動作する並び替え処理部１１は、Ａ１〜Ａ４用フレームメモリ部１−２〜４−２と、Ｐ１〜Ｐ４用フレームメモリ部１−１０〜４−１０とを有する。

並べ替え処理部１１は、受信したエリア信号Ａ１〜Ａ４のそれぞれに含まれる複数の画素データをＡ１〜Ａ４用フレームメモリ部１−２〜４−２のそれぞれが備えるフレームメモリに記憶させる。

そして、並べ替え処理部１１は、Ａ１〜Ａ４用フレームメモリ部１−２〜４−２のそれぞれに記憶された複数の画素データを、スーパーハイビジョン画像において垂直方向に隣接する２個の画素および水平方向に隣接する２個の画素からなる４個の画素のそれぞれを示す４個の画素データから構成される複数の画素データ群として認識する。

そして、並べ替え処理部１１は、複数の画素データ群のそれぞれを構成する４個の画素データのそれぞれを、Ｐ１〜Ｐ４用フレームメモリ部１−１０〜４−１０のそれぞれが備えるフレームメモリに重複することなく記憶させる。

そして、並べ替え処理部１１は、Ｐ１〜Ｐ４用フレームメモリ部１−１０〜４−１０のそれぞれに記憶された複数の画素データを水平方向のライン毎に画像信号Ｐ１〜Ｐ４のそれぞれとして出力させる。

これにより、画像信号Ｐ１〜Ｐ４間には、エリアの境界が存在しない。

従って、スーパーハイビジョン画像において、ＳＤＴＶ画像やＨＤＴＶ画像に比べて画像処理が複雑になるのを回避することができる。

なお、本実施形態においては、画像が垂直方向および水平方向に２個に等分割された場合について説明した。但し、本発明は、画像が少なくとも垂直方向に２個に等分割された場合、すなわち、画像を垂直方向に２ｍ個および水平方向にｎ個（ｍ，ｎは自然数）に等分割した場合に適用することが可能であり、上述した効果を得ることができる。

また、本発明においては、画像信号生成装置内の処理は上述の専用のハードウェアにより実現されるもの以外に、その機能を実現するためのプログラムを画像信号生成装置にて読取可能な記録媒体に記録し、この記録媒体に記録されたプログラムを画像信号生成装置に読み込ませ、実行するものであっても良い。画像信号生成装置にて読取可能な記録媒体とは、フレキシブルディスク、光磁気ディスク、ＤＶＤ、ＣＤなどの移設可能な記録媒体の他、画像信号生成装置に内蔵されたＨＤＤなどを指す。

１ａ〜５ａ，１ｃ〜５ｃ 入力端子
１ｂ〜４ｂ，１ｄ〜４ｄ 出力端子
１−１，２−１，３−１，４−１，５−１ 同期分離部
１−２ Ａ１用フレームメモリ部
１−３ バッファメモリ書込制御部
１−４，２−４，３−４，４−４ Ｐ１用バッファメモリ部
１−５，２−５，３−５，４−５ Ｐ２用バッファメモリ部
１−６，２−６，３−６，４−６ Ｐ３用バッファメモリ部
１−７，２−７，３−７，４−７ Ｐ４用バッファメモリ部
１−８，１−１２ Ｐ１用フレームメモリ書込制御部
１−９，１−１３ Ｐ１用フレームメモリ読出制御部
１−１０，１−１１ Ｐ１用フレームメモリ部
１−１４，２−１４，３−１４，４−１４ Ａ１用バッファメモリ部
１−１５，２−１５，３−１５，４−１５ Ａ２用バッファメモリ部
１−１６，２−１６，３−１６，４−１６ Ａ３用バッファメモリ部
１−１７，２−１７，３−１７，４−１７ Ａ４用バッファメモリ部
１−１８，２−１８，３−１８，４−１８ バッファメモリ読出制御部
１−１９，２−１９，３−１９，４−１９ 同期信号挿入部
２−８，２−１２ Ｐ２用フレームメモリ書込制御部
２−９，２−１３ Ｐ２用フレームメモリ読出制御部
２−１０，２−１１ Ｐ２用フレームメモリ部
３−８，３−１２ Ｐ３用フレームメモリ書込制御部
３−９，３−１３ Ｐ３用フレームメモリ読出制御部
３−１０，３−１１ Ｐ３用フレームメモリ部
４−８，４−１２ Ｐ４用フレームメモリ書込制御部
４−９，４−１３ Ｐ４用フレームメモリ読出制御部
４−１０，４−１１ Ｐ４用フレームメモリ部

Claims (9)

1. 画像を垂直方向に２ｍ個および水平方向にｎ個（ｍ，ｎは自然数）に等分割した（２ｍ×ｎ）個のエリアのそれぞれに含まれる複数の画素のそれぞれを示す複数の画素データを水平方向のライン毎に送信するための（２ｍ×ｎ）個のエリア信号を並行して受信する画像信号生成装置であって、
   前記受信した（２ｍ×ｎ）個のエリア信号のそれぞれに含まれる複数の画素データを記憶する（２ｍ×ｎ）個の第１のフレームメモリと、
   （２ｍ×ｎ）個の第２のフレームメモリと、
   前記（２ｍ×ｎ）個の第１のフレームメモリのそれぞれに記憶された複数の画素データを、前記画像において垂直方向に隣接する２ｍ個の画素および水平方向に隣接するｎ個の画素からなる（２ｍ×ｎ）個の画素のそれぞれを示す（２ｍ×ｎ）個の画素データから構成される複数の画素データ群として認識する第１の制御部と、
   前記複数の画素データ群のそれぞれを構成する（２ｍ×ｎ）個の画素データのそれぞれを、前記（２ｍ×ｎ）個の第２のフレームメモリのそれぞれに重複することなく記憶させる第２の制御部と、
   前記（２ｍ×ｎ）個の第２のフレームメモリのそれぞれに記憶された複数の画素データを水平方向のライン毎に（２ｍ×ｎ）個の画像信号のそれぞれとして出力させる第３の制御部と、を有する画像信号生成装置。
2. 請求項１に記載の画像信号生成装置において、
   前記第２の制御部は、前記複数の画素データ群のそれぞれを構成する（２ｍ×ｎ）個の画素データのそれぞれを、前記（２ｍ×ｎ）個の第２のフレームメモリのうち、当該（２ｍ×ｎ）個の画素データのそれぞれが示す（２ｍ×ｎ）個の画素における当該画素データが示す画素の前記画像上の相対的な位置に応じて予め定められた第２のフレームメモリに記憶させる画像信号生成装置。
3. 請求項２に記載の画像信号生成装置において、
   前記（２ｍ×ｎ）個の第２のフレームメモリのそれぞれは、前記（２ｍ×ｎ）個のエリアのそれぞれと対応付けられた（２ｍ×ｎ）個の領域に分割され、
   前記第２の制御部は、前記複数の画素データ群のそれぞれを構成する（２ｍ×ｎ）個の画素データのそれぞれを、前記予め定められた第２のフレームメモリの前記（２ｍ×ｎ）個の領域のうち、当該画素データが示す画素が含まれていたエリアに対応する領域に記憶させる画像信号生成装置。
4. （２ｍ×ｎ）個（ｍ，ｎは自然数）の第１および第２のフレームメモリを有し、画像を垂直方向に２ｍ個および水平方向にｎ個に等分割した（２ｍ×ｎ）個のエリアのそれぞれに含まれる複数の画素のそれぞれを示す複数の画素データを水平方向のライン毎に送信するための（２ｍ×ｎ）個のエリア信号を並行して受信する画像信号生成装置における画像信号生成方法であって、
   前記受信した（２ｍ×ｎ）個のエリア信号のそれぞれに含まれる複数の画素データを前記（２ｍ×ｎ）個の第１のフレームメモリのそれぞれに記憶させる処理と、
   前記（２ｍ×ｎ）個の第１のフレームメモリのそれぞれに記憶された複数の画素データを、前記画像において垂直方向に隣接する２ｍ個の画素および水平方向に隣接するｎ個の画素からなる（２ｍ×ｎ）個の画素のそれぞれを示す（２ｍ×ｎ）個の画素データから構成される複数の画素データ群として認識する処理と、
   前記複数の画素データ群のそれぞれを構成する（２ｍ×ｎ）個の画素データのそれぞれを、前記（２ｍ×ｎ）個の第２のフレームメモリのそれぞれに重複することなく記憶させる記憶処理と、
   前記（２ｍ×ｎ）個の第２のフレームメモリのそれぞれに記憶された複数の画素データを水平方向のライン毎に（２ｍ×ｎ）個の画像信号のそれぞれとして出力させる処理と、を有する画像信号生成方法。
5. 請求項４に記載の画像信号生成方法において、
   前記記憶処理は、前記複数の画素データ群のそれぞれを構成する（２ｍ×ｎ）個の画素データのそれぞれを、前記（２ｍ×ｎ）個の第２のフレームメモリのうち、当該（２ｍ×ｎ）個の画素データのそれぞれが示す（２ｍ×ｎ）個の画素における当該画素データが示す画素の前記画像上の相対的な位置に応じて予め定められた第２のフレームメモリに記憶させる処理である画像信号生成方法。
6. 請求項５に記載の画像信号生成方法において、
   前記（２ｍ×ｎ）個の第２のフレームメモリのそれぞれは、前記（２ｍ×ｎ）個のエリアのそれぞれと対応付けられた（２ｍ×ｎ）個の領域に分割され、
   前記記憶処理は、前記複数の画素データ群のそれぞれを構成する（２ｍ×ｎ）個の画素データのそれぞれを、前記予め定められた第２のフレームメモリの前記（２ｍ×ｎ）個の領域のうち、当該画素データが示す画素が含まれていたエリアに対応する領域に記憶させる画像信号生成方法。
7. （２ｍ×ｎ）個（ｍ，ｎは自然数）の第１および第２のフレームメモリを有し、画像を垂直方向に２ｍ個および水平方向にｎ個に等分割した（２ｍ×ｎ）個のエリアのそれぞれに含まれる複数の画素のそれぞれを示す複数の画素データを水平方向のライン毎に送信するための（２ｍ×ｎ）個のエリア信号を並行して受信する画像信号生成装置に、
   前記受信した（２ｍ×ｎ）個のエリア信号のそれぞれに含まれる複数の画素データを前記（２ｍ×ｎ）個の第１のフレームメモリのそれぞれに記憶させる機能と、
   前記（２ｍ×ｎ）個の第１のフレームメモリのそれぞれに記憶された複数の画素データを、前記画像において垂直方向に隣接する２ｍ個の画素および水平方向に隣接するｎ個の画素からなる（２ｍ×ｎ）個の画素のそれぞれを示す（２ｍ×ｎ）個の画素データから構成される複数の画素データ群として認識する機能と、
   前記複数の画素データ群のそれぞれを構成する（２ｍ×ｎ）個の画素データのそれぞれを、前記（２ｍ×ｎ）個の第２のフレームメモリのそれぞれに重複することなく記憶させる記憶機能と、
   前記（２ｍ×ｎ）個の第２のフレームメモリのそれぞれに記憶された複数の画素データを水平方向のライン毎に（２ｍ×ｎ）個の画像信号のそれぞれとして出力させる機能と、を実現させるためのプログラム。
8. 請求項７に記載のプログラムにおいて、
   前記記憶機能は、前記複数の画素データ群のそれぞれを構成する（２ｍ×ｎ）個の画素データのそれぞれを、前記（２ｍ×ｎ）個の第２のフレームメモリのうち、当該（２ｍ×ｎ）個の画素データのそれぞれが示す（２ｍ×ｎ）個の画素における当該画素データが示す画素の前記画像上の相対的な位置に応じて予め定められた第２のフレームメモリに記憶させる機能であるプログラム。
9. 請求項８に記載のプログラムにおいて、
   前記（２ｍ×ｎ）個の第２のフレームメモリのそれぞれは、前記（２ｍ×ｎ）個のエリアのそれぞれと対応付けられた（２ｍ×ｎ）個の領域に分割され、
   前記記憶機能は、前記複数の画素データ群のそれぞれを構成する（２ｍ×ｎ）個の画素データのそれぞれを、前記予め定められた第２のフレームメモリの前記（２ｍ×ｎ）個の領域のうち、当該画素データが示す画素が含まれていたエリアに対応する領域に記憶させる機能であるプログラム。