JP2013054414A - 情報処理装置 - Google Patents
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Abstract
【解決手段】本発明の情報処理装置および情報処理方法によれば、複数のPCIeカードのそれぞれについて、その状態を個別に管理するデータ領域を設けることで、異常が発生したPCIeカードに係る命令をスキップすることが可能になり、情報処理装置全体のシステムリセットを回避できる。
【選択図】図11
Description
図1は、本発明の第1の実施形態による情報処理装置100の構成の一例を概略的に示すブロック図である。図1に示した情報処理装置100の構成要素について説明する。図1の情報処理装置は、IO(In/Out)コントローラ110と、プロセッサ120と、メモリ130と、PCIeスイッチ140と、複数のPCIeカード180〜183とを具備している。
データ領域510の構成要素について説明する。データ領域510は、第1〜第4の例外フラグ520〜523を具備している。なお、データ領域510は、プロセッサ120に含まれていても良いし、メモリ130に含まれていても良い。
図13Aおよび図13Bのフローチャートは、合計16個のステップ610−1〜610−16を具備している。
第1のステップ610−1では、例外状態レジスタ(ESR)121−61よりPCIeコントローラ123からの障害割り込みかを確認する。
第1のステップ610−1の次に、第2のステップ610−2が実行される。
第3のステップ610−3の次に、第4のステップ610−4が実行される。
障害要因がある場合(Yes)は、次に、第5のステップ610−5が実行される。
障害要因が無い場合(No)は、次に、第13のステップ610−13が実行される。
第5のステップ610−5の次に、第6のステップ610−6が実行される。
コンプリーションタイムアウトが検出されている場合(Yes)は、次に、第7のステップ610−7が実行される。
コンプリーションタイムアウトが検出されていない場合(No)は、次に、第13のステップ610−13が実行される。
第7のステップ610−7の次に、第8のステップ610−8が実行される。
第8のステップ610−8の次に、第9のステップ610−9が実行される。
PCIeカード180〜183へのロード命令である場合(Yes)は、次に、第10のステップ610−10が実行される。
PCIeカード180〜183へのロード命令ではない場合(No)は、次に、第15のステップ610−15が実行される。
第10のステップ610−10の次に、第11のステップ610−11が実行される。
第11のステップ610−11の次に、第12のステップ610−12が実行される。
第13のステップ610−13の次に、第14のステップ610−14が実行される。
第15のステップ610−15の次に、第16のステップ610−16が実行される。
本発明の第1の実施形態では、PCIeカード180〜183が故障により無応答になった場合に、情報処理装置100の全体をリセットすることなく復旧することについて説明した。しかし、PCIeの規格には、他にもさまざまな障害を検出する機能があり、本発明ではそれらにも対応することが出来る。そのような情報処理装置および情報処理方法を、本発明の第2の実施形態として、以下に説明する。
PCIeカード180〜183の障害を、PCIeスイッチ140のダウンストリームポート143〜146が検出する場合の情報処理装置および情報処理方法について、本発明の第3の実施形態として説明する。
100 情報処理装置
110 IOコントローラ
120 プロセッサ
121 コア
121−0〜121−31 汎用レジスタ
121−40 プログラムカウンタ
121−41 コントロールレジスタ
121−50 割込アドレスレジスタ
121−51 割込状態レジスタ
121−60 例外アドレスレジスタ
121−61 例外状態レジスタ
122、123 PCIeコントローラ
124 メモリコントローラ
125 内部バス
130 メモリ
140 PCIeスイッチ
141 アップストリームポート
142〜146 ダウンストリームポート
147 内部バス
150〜153 PCIe配線
160〜163 PCIe配線
170 バス
180〜183 PCIeカード
200 コンフィグレーション空間
201 PCI3.0互換コンフィグレーション空間ヘッダ
202 PCIe機能構造体
203 PCIコンフィグレーション空間
204 PCIe拡張コンフィグレーション空間
210 AER機能構造体
211 PCIe拡張機能ヘッダ
212 訂正不能障害状態レジスタ
213 訂正不能障害マスクレジスタ
214 訂正不能障害深刻度レジスタ
215 訂正可能障害状態レジスタ
216 訂正可能障害マスクレジスタ
217 AER機能および制御レジスタ
218 ヘッダログレジスタ
219 ルート障害コマンド
220 ルート障害状態
221 障害ソースIDレジスタ
222 訂正可能障害ソースIDレジスタ
223 トランザクション層パケットプレフィックスログレジスタ
400 ファームウェア
500 ドライバ
510 データ領域
520〜523 PCIeカード3の例外フラグ
530 MMIO空間読み出し
600、610、620、630 例外ハンドラ
2000 周辺装置
3000 周辺装置
Claims (8)
- 複数のPCIe(Peripheral Component Interconnect Express)カードと、
前記複数のPCIeカードを制御するためのファームウェアを実行するプロセッサと、
前記複数のPCIeカードのそれぞれについて、異常の発生を検知するPCIeコントローラと、
前記それぞれのPCIeカードについて、前記異常の情報を個別に管理するデータ領域と
を具備し、
前記プロセッサは、前記データ領域が管理する前記情報に基づいて、前記異常が発生したPCIeカードに対する命令をスキップすることで、前記ファームウェアの実行を継続する
情報処理装置。 - 請求項1に記載の情報処理装置において、
前記ファームウェアを格納するメモリ
をさらに具備し、
前記メモリは、
前記PCIeコントローラによる前記検知の結果を前記データ領域の前記情報に反映する例外ハンドラと、
前記データ領域を参照し、前記それぞれのPCIeカードに対する命令が正常終了したかどうかを判断し、前記判断の結果を前記ファームウェアに返すドライバと
をさらに格納する
情報処理装置。 - 請求項2に記載の情報処理装置において、
前記ファームウェアは、前記それぞれのPCIeカードについて、MMIO(Memory Mapped In/Out)空間の読み出しを、前記ドライバを介して指示し、前記読み出しが成功すれば前記制御を継続し、前記読み出しが失敗すれば所定の障害処理を行う
情報処理装置。 - 請求項2または3に記載の情報処理装置において、
前記例外ハンドラは、前記異常の種別を判断し、前記異常が前記複数のPCIeカードのいずれかに関連するものである場合に前記データ領域に対する前記反映を行い、かつ、前記異常が前記いずれかのPCIeカードに対するMMIO空間の読み出し命令に関連するものである場合に前記命令のアドレスに所定の値を加算することで前記プロセッサの前記スキップを設定する
情報処理装置。 - 請求項1〜4のいずれかに記載の情報処理装置において、
前記PCIeコントローラは、前記それぞれのPCIeカードについて、故障による無応答が発生した場合に、前記異常の検知を行う
情報処理装置。 - 請求項1〜5のいずれかに記載の情報処理装置において、
前記PCIeコントローラは、前記それぞれのPCIeカードについて、コンプリータアボートが発生した場合に、前記異常の検知を行う
情報処理装置。 - 請求項1〜6のいずれかに記載の情報処理装置において、
前記PCIeコントローラは、前記それぞれのPCIeカードについて、不正なトランザクション層パケットが受信された場合に、前記異常の検知を行う
情報処理装置。 - プロセッサがファームウェアを実行することで複数のPCIeカードを制御するステップと、
前記複数のPCIeカードのそれぞれについて、異常の発生をPCIeコントローラで検知するステップと、
前記それぞれのPCIeカードについて、前記異常の情報をデータ領域で個別に管理するステップと
を具備し、
前記制御するステップは、
前記データ領域で管理された前記情報に基づいて、前記異常が発生したPCIeカードに対する命令をスキップして、前記ファームウェアの実行を継続するステップ
を具備する
情報処理方法。
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