JP2013045911A - Semiconductor device and manufacturing method of semiconductor device - Google Patents

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徹 舛友
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device in which a high withstand voltage region and a low withstand voltage region are formed on an SOI wafer and which is capable of suppressing electrostatic attraction in a work stage and occurrence of abnormal discharge during a manufacturing step.SOLUTION: A semiconductor device comprises: a semiconductor layer 2; an insulating layer 3 formed on the semiconductor layer 2; a first region 10a of a semiconductor formed on the insulating layer 3; a second region 20 of the semiconductor formed on the insulating layer 3 and adjacent to the first region 10a; and a first insulating wall 30a of the semiconductor which is formed on the insulating layer 3, surrounds a side surface of the first region 10a so as to cover the surface, and has an opening 31a opened so as to directly connect the first region 10a and the second region 20.

Description

本発明は高耐圧素子と低耐圧素子とを混載した半導体装置であって、特にＳＯＩウェハを用いて製造される半導体装置に関する。   The present invention relates to a semiconductor device in which a high breakdown voltage element and a low breakdown voltage element are mixedly mounted, and more particularly to a semiconductor device manufactured using an SOI wafer.

ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ウェハに、高耐圧素子と低耐圧素子とを混載させた半導体装置がある。このような半導体装置では、高耐圧素子から発生するノイズが低耐圧素子の動作に影響を与えないように、高耐圧素子と低耐圧素子との間に絶縁物を設けて、異なる耐圧性能の素子同士を電気的に完全に分離することが行われている。   There is a semiconductor device in which a high breakdown voltage element and a low breakdown voltage element are mixedly mounted on an SOI (Silicon On Insulator) wafer. In such a semiconductor device, an insulator is provided between the high breakdown voltage element and the low breakdown voltage element so that noise generated from the high breakdown voltage element does not affect the operation of the low breakdown voltage element. It is performed to completely separate each other electrically.

高耐圧素子と低耐圧素子とを分離した半導体装置に関する技術が特許文献１、２に開示されている。特許文献１（特開２００９−１７０６７１号公報）には、高耐圧の横型ＭＯＳトランジスタと、制御回路とを同じ半導体基板に含む半導体装置の製造方法が開示されている。この半導体装置は、埋め込み酸化膜を有するＳＯＩ基板のＳＯＩ層に、横型ＭＯＳトランジスタが形成され、横型トランジスタが埋め込み酸化膜に達する分離絶縁トレンチに取り囲まれて絶縁分離されている。また、ＳＯＩ層の表層部に形成されたソース領域と、ドレイン領域との間にあるＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化膜の直下に、先端が埋め込み酸化膜に達していない障壁絶縁トレンチが配置されている。特許文献１ではこのような半導体装置の製造方法として、分離絶縁トレンチと障壁絶縁トレンチとを同じ絶縁トレンチ形成工程で形成することを特徴としている。   Patent Documents 1 and 2 disclose techniques related to a semiconductor device in which a high voltage element and a low voltage element are separated. Patent Document 1 (Japanese Unexamined Patent Application Publication No. 2009-170671) discloses a method for manufacturing a semiconductor device including a high breakdown voltage lateral MOS transistor and a control circuit on the same semiconductor substrate. In this semiconductor device, a lateral MOS transistor is formed in an SOI layer of an SOI substrate having a buried oxide film, and the lateral transistor is surrounded and isolated by an isolation insulating trench reaching the buried oxide film. In addition, a barrier insulating trench whose tip does not reach the buried oxide film is disposed directly under the LOCOS (Local Oxidation of Silicon) oxide film between the source region and the drain region formed in the surface layer portion of the SOI layer. ing. In Patent Document 1, as a method for manufacturing such a semiconductor device, an isolation insulating trench and a barrier insulating trench are formed in the same insulating trench formation step.

特許文献２（特開２００５−１２３５１２号公報）には、低電位基準回路と高電位基準回路とを混載した半導体装置が開示されている。この半導体装置は、高耐圧分離領域と、中継半導体素子と、絶縁隔壁とを備える。高耐圧分離領域は、低電位基準回路の領域と高電位基準回路の領域との間に位置する。中継半導体素子は、低電位基準回路と高電位基準回路との間の信号の伝達を媒介する。絶縁隔壁は、低電位基準回路の領域と高電位基準回路の領域との少なくとも一方の領域と、中継半導体素子との間に位置し、トレンチ状の溝に絶縁物が充填されたものである。特許文献２の半導体装置は、中継半導体素子の出力配線が絶縁隔壁を跨いで出力側の回路領域に配されていることを特徴としており、高電位である出力配線による影響を回避することができるとしている。   Japanese Patent Laid-Open No. 2005-123512 discloses a semiconductor device in which a low potential reference circuit and a high potential reference circuit are mixedly mounted. This semiconductor device includes a high breakdown voltage isolation region, a relay semiconductor element, and an insulating partition. The high breakdown voltage isolation region is located between the low potential reference circuit region and the high potential reference circuit region. The relay semiconductor element mediates transmission of signals between the low potential reference circuit and the high potential reference circuit. The insulating partition wall is located between at least one of the low potential reference circuit region and the high potential reference circuit region and the relay semiconductor element, and has a trench-like groove filled with an insulator. The semiconductor device of Patent Document 2 is characterized in that the output wiring of the relay semiconductor element is arranged in the circuit region on the output side across the insulating partition wall, and it is possible to avoid the influence of the output wiring having a high potential. It is said.

特開２００９−１７０６７１号公報JP 2009-170671 A 特開２００５−１２３５１２号公報JP 2005-123512 A

高耐圧素子と低耐圧素子とを混載させる場合、各素子が形成される領域を絶縁体で囲んで電気的に分離するレイアウトが一般的である。これは高耐圧素子の領域と低耐圧素子の領域とを電気的に完全に分離することで、リーク電流に基づく影響を減少できるのと同時に、拡散層の空乏化を利用した分離と比較してチップ面積を小さくできるためである。   When a high breakdown voltage element and a low breakdown voltage element are mixedly mounted, a layout in which a region where each element is formed is surrounded by an insulator and electrically separated is common. This is because the high-voltage element region and the low-voltage element region can be electrically separated completely to reduce the influence of leakage current, and at the same time, compared with the separation utilizing depletion of the diffusion layer. This is because the chip area can be reduced.

ＳＯＩウェハに、高耐圧素子の領域と低耐圧素子の領域とを絶縁体で電気的に完全に分離するように形成した場合、分離されている領域はＳＯＩウェハの支持基板から電気的にフローティングの状態となる。従って、ＳＯＩウェハに高耐圧素子の領域と低耐圧素子の領域とを絶縁体で電気的に完全に分離するように形成した後に、イオン注入など電荷がチャージされるようなプロセスを実行すると、電気的にフローティングの領域がチャージされてしまう。その結果、製造工程の中で、チャージされた半導体装置が作業ステージに静電吸着したり、異常放電を引き起こしたりするおそれがある。   When an SOI wafer is formed such that the high breakdown voltage element region and the low breakdown voltage element region are electrically separated from each other by an insulator, the separated region is electrically floating from the support substrate of the SOI wafer. It becomes a state. Accordingly, when a process in which charges are charged, such as ion implantation, is performed after forming a region of a high breakdown voltage element and a region of a low breakdown voltage element on an SOI wafer so as to be electrically completely separated by an insulator. As a result, the floating region is charged. As a result, the charged semiconductor device may be electrostatically attracted to the work stage or cause abnormal discharge in the manufacturing process.

以下に、発明を実施するための形態で使用される符号を括弧（ ）付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。   Hereinafter, means for solving the problems will be described using the reference numerals used in the embodiments for carrying out the invention with parentheses (). This symbol is added to clarify the correspondence between the description of the claims and the description of the mode for carrying out the invention, and the technical scope of the invention described in the claims. Must not be used to interpret

本発明の半導体装置（１）は、半導体層（２）と、半導体層（２）の上に形成された絶縁層（３）と、絶縁層（３）の上に形成された半導体の第１領域（１０ａ）と、絶縁層（３）の上に形成され第１領域（１０ａ）に隣接する半導体の第２領域（２０）と、絶縁層（３）の上に形成され、第１領域（１０ａ）の側面を覆うように取り囲み、第１領域（１０ａ）と第２領域（２０）とが直接接続するように開口された開口部（３１ａ）を有する絶縁体の第１絶縁壁（３０ａ）とを具備する。   The semiconductor device (1) of the present invention includes a semiconductor layer (2), an insulating layer (3) formed on the semiconductor layer (2), and a semiconductor first formed on the insulating layer (3). A region (10a), a semiconductor second region (20) formed on the insulating layer (3) and adjacent to the first region (10a), and an insulating layer (3) are formed on the first region (10a). A first insulating wall (30a) of an insulator that surrounds the side surface of 10a) and has an opening (31a) opened so as to directly connect the first region (10a) and the second region (20). It comprises.

本発明の半導体装置の製造方法は、第１半導体層（２）と、第１半導体層（２）の上に形成された絶縁層（３）と、絶縁層（３）の上に形成された第２半導体層（４）とを含むＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ウェハの第２半導体層（４）に、第２半導体層（４）の第１領域（１０ａ）の側面を覆うように取り囲み、第１領域（１０ａ）と第１領域（１０ａ）に隣接する第２半導体層（４）の第２領域（２０）とが直接接続するように開口された第１開口部（３１ａ）を有する絶縁体の絶縁壁（３０ａ）を形成する工程と、第１領域（１０ａ）と第２領域（２０）とのそれぞれにイオン注入を行う工程とを具備する。   The semiconductor device manufacturing method of the present invention is formed on the first semiconductor layer (2), the insulating layer (3) formed on the first semiconductor layer (2), and the insulating layer (3). A second semiconductor layer (4) of an SOI (Silicon On Insulator) wafer including the second semiconductor layer (4) is surrounded so as to cover the side surface of the first region (10a) of the second semiconductor layer (4), An insulator having a first opening (31a) opened to directly connect one region (10a) and a second region (20) of a second semiconductor layer (4) adjacent to the first region (10a) Forming an insulating wall (30a), and performing ion implantation on each of the first region (10a) and the second region (20).

本発明の半導体装置は、ＳＯＩウェハに高耐圧素子の領域と低耐圧素子の領域とが形成された半導体装置であって、製造工程の中で、作業ステージに静電吸着したり、異常放電を引き起こしたりすることを抑えることができる。   The semiconductor device of the present invention is a semiconductor device in which a high breakdown voltage element region and a low breakdown voltage element region are formed on an SOI wafer. Can be suppressed.

図１は、本発明の半導体装置１の内部の平面図である。FIG. 1 is a plan view of the inside of a semiconductor device 1 of the present invention. 図２は、図１のＡ−Ａ’に相当する断面図である。FIG. 2 is a cross-sectional view corresponding to A-A ′ of FIG. 1. 図３Ａは、ＳＯＩウェハに、酸化膜４０と、シリコン窒化膜５０と、フォトレジスト６０とが形成されたことを示す断面図である。FIG. 3A is a cross-sectional view showing that an oxide film 40, a silicon nitride film 50, and a photoresist 60 are formed on an SOI wafer. 図３Ｂは、分離領域７０の上方に開口部を有するシリコン窒化膜５０が形成されたことを示す断面図である。FIG. 3B is a cross-sectional view showing that the silicon nitride film 50 having an opening is formed above the isolation region 70. 図３Ｃは、ＬＯＣＯＳ法に基づいて酸化膜４０が膨張したことを示す断面図である。FIG. 3C is a cross-sectional view showing that the oxide film 40 has expanded based on the LOCOS method. 図３Ｄは、酸化膜４０の上に、トレンチ用マスクとなる層が成膜されたことを示す断面図である。FIG. 3D is a cross-sectional view showing that a layer serving as a trench mask is formed on the oxide film 40. 図３Ｅは、分離領域７０の上方にトレンチ開口部８１を有するトレンチ用マスクとしてのシリコン窒化膜８０が形成されたことを示す断面図である。FIG. 3E is a cross-sectional view showing that a silicon nitride film 80 is formed as a trench mask having a trench opening 81 above the isolation region 70. 図３Ｆは、トレンチ９０が形成されたことを示す断面図である。FIG. 3F is a cross-sectional view showing that the trench 90 is formed. 図３Ｇは、トレンチ９０がトレンチ埋め込み用の絶縁体で埋められたことを示す断面図である。FIG. 3G is a cross-sectional view showing that the trench 90 is filled with an insulator for filling the trench. 図３Ｈは、不要なシリコン酸化膜１００と、一部のシリコン窒化膜８０とが除去され、平坦化されたことを示す断面図である。FIG. 3H is a cross-sectional view showing that unnecessary silicon oxide film 100 and part of silicon nitride film 80 are removed and planarized. 図３Ｉは、回路形成層４に、絶縁壁３０ａの開口部３１ａと絶縁壁３０ｂとが形成されたことを示す断面図である。FIG. 3I is a cross-sectional view showing that the opening 31 a of the insulating wall 30 a and the insulating wall 30 b are formed in the circuit forming layer 4. 図３Ｊは、回路形成層４とそれに接続する配線１１０が形成されたことを示す断面図である。FIG. 3J is a cross-sectional view showing that the circuit forming layer 4 and the wiring 110 connected thereto are formed. 図４Ａは、ＳＯＩウェハに、酸化膜１４０と、シリコン窒化膜１５０と、フォトレジスト１６０とが形成されたことを示す断面図である。4A is a cross-sectional view showing that an oxide film 140, a silicon nitride film 150, and a photoresist 160 are formed on an SOI wafer. 図４Ｂは、分離領域７０の上方にトレンチ開口部１５１を有するトレンチ用マスクとしてのシリコン窒化膜１５０が形成されたことを示す断面図である。FIG. 4B is a cross-sectional view showing that a silicon nitride film 150 is formed as a trench mask having a trench opening 151 above the isolation region 70. 図４Ｃは、トレンチ１９０が形成されたことを示す断面図である。FIG. 4C is a cross-sectional view showing that the trench 190 is formed. 図４Ｄは、分離領域７０ａの上方にトレンチ開口部２０１を有するトレンチ用マスクとしてのフォトレジスト２００が形成されたことを示す断面図である。FIG. 4D is a cross-sectional view showing that a photoresist 200 is formed as a trench mask having a trench opening 201 above the isolation region 70a. 図４Ｅは、トレンチ２１０が形成されたことを示す断面図である。FIG. 4E is a cross-sectional view showing that the trench 210 has been formed. 図４Ｆは、トレンチ１９０及びトレンチ２１０がトレンチ埋め込み用の絶縁体で埋められたことを示す断面図である。FIG. 4F is a cross-sectional view showing that the trench 190 and the trench 210 are filled with an insulator for filling the trench. 図４Ｇは、不要なシリコン酸化膜２２０が除去され、平坦化されたことを示す断面図である。FIG. 4G is a cross-sectional view showing that unnecessary silicon oxide film 220 has been removed and planarized. 図４Ｈは、回路形成層４に、絶縁壁３０ａの開口部３１ａと絶縁壁３０ｂとが形成されたことを示す断面図である。4H is a cross-sectional view showing that the opening 31a of the insulating wall 30a and the insulating wall 30b are formed in the circuit forming layer 4. FIG. 図４Ｉは、半導体装置１の他の製造方法を示した図である。FIG. 4I is a diagram showing another method for manufacturing the semiconductor device 1. 図５は、本発明の第２の実施の形態による半導体装置１ａの内部の平面図である。FIG. 5 is a plan view of the inside of the semiconductor device 1a according to the second embodiment of the present invention. 図６は、本発明の第３の実施の形態による半導体装置１ｂの内部の平面図である。FIG. 6 is a plan view of the inside of the semiconductor device 1b according to the third embodiment of the present invention. 図７は、図６のＤ−Ｄ’に相当する断面図である。FIG. 7 is a cross-sectional view corresponding to D-D ′ in FIG. 6. 図８Ａは、絶縁壁３５ａがない場合の、高耐圧領域１０ａと低耐圧素子２０ａとを示した図である。FIG. 8A is a diagram showing the high breakdown voltage region 10a and the low breakdown voltage element 20a when there is no insulating wall 35a. 図８Ｂは、絶縁壁３５ａがある場合の、高耐圧領域１０ａと低耐圧領域２０ａとを示した図である。FIG. 8B is a diagram showing the high withstand voltage region 10a and the low withstand voltage region 20a when the insulating wall 35a is present.

以下、添付図面を参照して本発明の実施の形態による半導体装置を説明する。   Hereinafter, semiconductor devices according to embodiments of the present invention will be described with reference to the accompanying drawings.

（第１の実施の形態）
本発明の第１の実施の形態を説明する。本発明の半導体装置は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ウェハに、高耐圧素子や低耐圧素子を含む所望の回路が形成されたものである。図１は、本発明の半導体装置１の内部の平面図である。図１の平面図では、半導体装置１の一部分が示されている。図２は、図１のＡ−Ａ’に相当する断面図である。尚、図１の平面図は、図２のＢ−Ｂ’の位置に相当する半導体装置１の内部の平面図である。図１及び図２では、本発明の半導体装置１を説明するための主要な構成を示しており、高耐圧素子、低耐圧素子及び配線などは省略されている。図１及び図２を参照すると、半導体装置１は、支持基板２と、埋め込み酸化膜３と、回路形成層４とを具備する。 (First embodiment)
A first embodiment of the present invention will be described. In the semiconductor device of the present invention, a desired circuit including a high voltage element and a low voltage element is formed on an SOI (Silicon On Insulator) wafer. FIG. 1 is a plan view of the inside of a semiconductor device 1 of the present invention. In the plan view of FIG. 1, a part of the semiconductor device 1 is shown. FIG. 2 is a cross-sectional view corresponding to AA ′ of FIG. The plan view of FIG. 1 is a plan view of the inside of the semiconductor device 1 corresponding to the position BB ′ of FIG. 1 and 2 show a main configuration for explaining the semiconductor device 1 of the present invention, and a high breakdown voltage element, a low breakdown voltage element, wiring, and the like are omitted. Referring to FIGS. 1 and 2, the semiconductor device 1 includes a support substrate 2, a buried oxide film 3, and a circuit formation layer 4.

支持基板２は、ＳＯＩウェハとして供給される支持基板である。支持基板２は、シリコンウェハの半導体層である。埋め込み酸化膜３は、ＳＯＩウェハとして供給される埋め込み酸化膜である。埋め込み酸化膜３は、支持基板２の一方の面の全面に形成されたシリコン酸化膜の絶縁層である。回路形成層４は、ＳＯＩウェハの活性基板として供給された半導体層に、高耐圧素子（図示略）、低耐圧素子（図示略）及び配線（図示略）などを含む所望の回路が形成された層である。   The support substrate 2 is a support substrate supplied as an SOI wafer. The support substrate 2 is a semiconductor layer of a silicon wafer. The buried oxide film 3 is a buried oxide film supplied as an SOI wafer. The buried oxide film 3 is a silicon oxide film insulating layer formed on the entire surface of one surface of the support substrate 2. In the circuit formation layer 4, a desired circuit including a high breakdown voltage element (not shown), a low breakdown voltage element (not shown), a wiring (not shown), and the like is formed on a semiconductor layer supplied as an active substrate of an SOI wafer. Is a layer.

回路形成層４は、複数の高耐圧領域１０（１０ａ〜１０ｅ）と、低耐圧領域２０と、複数の絶縁壁３０（３０ａ〜３０ｅ）と、酸化膜４０とを具備する。尚、図１では低耐圧領域２０は１つが図示されているが、低耐圧領域２０は複数であってもよい。   The circuit formation layer 4 includes a plurality of high breakdown voltage regions 10 (10a to 10e), a low breakdown voltage region 20, a plurality of insulating walls 30 (30a to 30e), and an oxide film 40. In FIG. 1, one low withstand voltage region 20 is illustrated, but a plurality of low withstand voltage regions 20 may be provided.

複数の高耐圧領域１０（１０ａ〜１０ｅ）の各々は、埋め込み酸化膜３の上に形成された半導体の領域であって、高耐圧素子（図示略）が形成されている領域である。複数の高耐圧領域１０（１０ａ〜１０ｅ）の各々には、例えば２５Ｖ以上の電圧が供給される。低耐圧領域２０は、埋め込み酸化膜３の上に形成された半導体の領域であって、低耐圧素子（図示略）が形成されている領域である。低耐圧領域２０には、例えば５Ｖ以下の電圧が供給される。   Each of the plurality of high breakdown voltage regions 10 (10a to 10e) is a semiconductor region formed on the buried oxide film 3, and is a region where a high breakdown voltage element (not shown) is formed. For example, a voltage of 25 V or more is supplied to each of the plurality of high breakdown voltage regions 10 (10a to 10e). The low breakdown voltage region 20 is a semiconductor region formed on the buried oxide film 3 and a region where a low breakdown voltage element (not shown) is formed. For example, a voltage of 5 V or less is supplied to the low withstand voltage region 20.

複数の絶縁壁３０（３０ａ〜３０ｅ）の各々は、埋め込み酸化膜３の上に形成されたシリコン酸化膜などの絶縁体である。複数の絶縁壁３０（３０ａ〜３０ｅ）は、同様であるため絶縁壁３０ａを例にその詳細を説明する。
絶縁壁３０ａは、高耐圧領域１０ａに供給される電圧が、隣接する低耐圧領域２０に影響を与えないように、高耐圧領域１０ａの側面を覆うように取り囲む。絶縁壁３０ａは、取り囲んだ内側の高耐圧領域１０ａと、外側の低耐圧領域２０とが電気的に直接接続するように開口された開口部３１ａを有する。つまり、絶縁壁３０ａは、図２の絶縁壁３０ｂと同様に酸化膜４０の下から埋め込み酸化膜３に渡って形成された部分と、酸化膜４０の下から埋め込み酸化膜３に渡って開口された開口部３１ａとを有している。このように形成された絶縁壁３０ａは、高耐圧領域１０ａに供給される電圧が隣接する低耐圧領域２０に影響を与えないように高耐圧領域１０ａの側面を覆うように取り囲みつつ、開口部３１ａによって高耐圧領域１０ａと低耐圧領域２０とが電気的に完全に絶縁されないように作用する。 Each of the plurality of insulating walls 30 (30a to 30e) is an insulator such as a silicon oxide film formed on the buried oxide film 3. Since the plurality of insulating walls 30 (30a to 30e) are the same, the details will be described by taking the insulating wall 30a as an example.
The insulating wall 30a surrounds the side face of the high breakdown voltage region 10a so that the voltage supplied to the high breakdown voltage region 10a does not affect the adjacent low breakdown voltage region 20. The insulating wall 30a has an opening 31a that is opened so that the inner high breakdown voltage region 10a and the outer low breakdown voltage region 20 are directly connected to each other. That is, the insulating wall 30a is opened from the bottom of the oxide film 40 to the buried oxide film 3 and from the bottom of the oxide film 40 to the buried oxide film 3, similarly to the insulating wall 30b of FIG. And an opening 31a. The insulating wall 30a thus formed surrounds the side face of the high breakdown voltage region 10a so that the voltage supplied to the high breakdown voltage region 10a does not affect the adjacent low breakdown voltage region 20, and the opening 31a Therefore, the high breakdown voltage region 10a and the low breakdown voltage region 20 are prevented from being completely electrically insulated.

酸化膜４０は回路形成層４の上層に形成されたフィールド酸化膜である。   The oxide film 40 is a field oxide film formed in the upper layer of the circuit formation layer 4.

本発明の半導体装置１は、高耐圧領域１０ａが、底面を埋め込み酸化膜３に覆われ、側面を絶縁壁３０ａに囲まれているが、開口部３１ａによって低耐圧領域２０と電気的に接続される。高耐圧領域１０ａと接続された低耐圧領域２０は、絶縁壁３０ｅの開口部３１ｅに基づいて外側の高耐圧領域１０ｅとも接続されている。図示は省略されているが、高耐圧領域１０ｅも更に外側の領域と接続され、最終的にウェハのエッジなどを介して支持基板２と接続される。このように、本発明の半導体装置１は、各絶縁壁３０（３０ａ〜３０ｅ）の開口部に基づいて、高耐圧領域１０ａ、高耐圧領域１０ｂ、高耐圧領域１０ｃ、高耐圧領域１０ｄ、高耐圧領域１０ｅ、低耐圧領域２０、及び支持基板２が電気的に接続されている。このように形成された本発明の半導体装置１は、複数の絶縁壁３０（３０ａ〜３０ｅ）に基づいて、異なる耐圧領域に供給される電圧の違いによる影響を抑えつつ、異なる耐圧領域同士を電気的に繋がった状態にすることができる。これによって、本発明の半導体装置１は、イオン注入工程にて受ける電荷のチャージを回路形成層４の全体及び支持基板２に分散させることが可能となり、チャージによる影響を回避することが出来る。即ち、製造工程のイオン注入後に、半導体装置１が作業ステージに静電吸着したり、異常放電を引き起こしたりすることを防げる効果を奏している。尚、複数の絶縁壁３０（３０ａ〜３０ｅ）の各々は、複数の高耐圧領域１０（１０ａ〜１０ｅ）の各々と低耐圧領域２０とが電気的に繋がった状態となるような開口部を備えていればよいため、埋め込み酸化膜３と酸化膜４０との間の一部が開口したような開口部であってもよい。また、複数の絶縁壁３０（３０ａ〜３０ｅ）の各々は、複数の開口部を有していても良い。   In the semiconductor device 1 of the present invention, the high breakdown voltage region 10a is covered with the buried oxide film 3 at the bottom and surrounded by the insulating wall 30a, but is electrically connected to the low breakdown voltage region 20 through the opening 31a. The The low breakdown voltage region 20 connected to the high breakdown voltage region 10a is also connected to the outer high breakdown voltage region 10e based on the opening 31e of the insulating wall 30e. Although not shown, the high withstand voltage region 10e is also connected to the outer region, and finally connected to the support substrate 2 via the edge of the wafer. As described above, the semiconductor device 1 of the present invention has the high breakdown voltage region 10a, the high breakdown voltage region 10b, the high breakdown voltage region 10c, the high breakdown voltage region 10d, and the high breakdown voltage based on the openings of the insulating walls 30 (30a to 30e). The region 10e, the low withstand voltage region 20, and the support substrate 2 are electrically connected. The semiconductor device 1 of the present invention formed as described above is configured to electrically connect different withstand voltage regions based on the plurality of insulating walls 30 (30a to 30e) while suppressing the influence due to the difference in voltage supplied to the different withstand voltage regions. Can be in a connected state. As a result, the semiconductor device 1 of the present invention can disperse the charge of the charge received in the ion implantation process over the entire circuit forming layer 4 and the support substrate 2, and can avoid the influence of the charge. In other words, it is possible to prevent the semiconductor device 1 from being electrostatically attracted to the work stage or causing abnormal discharge after ion implantation in the manufacturing process. Each of the plurality of insulating walls 30 (30a to 30e) includes an opening that allows each of the plurality of high breakdown voltage regions 10 (10a to 10e) and the low breakdown voltage region 20 to be in an electrically connected state. Therefore, an opening portion in which a part between the buried oxide film 3 and the oxide film 40 is opened may be used. Each of the plurality of insulating walls 30 (30a to 30e) may have a plurality of openings.

本発明の第１の実施の形態による半導体装置１の製造方法を説明する。図３Ａ〜図３Ｊは、半導体装置１の製造方法を示した図である。図３Ａ〜図３Ｊを参照しながら本発明の半導体装置１の製造方法を説明する。尚、図３Ａ〜図３Ｊは、図２の断面構造を製造する方法を示したものである。   A method for manufacturing the semiconductor device 1 according to the first embodiment of the present invention will be described. 3A to 3J are views showing a method for manufacturing the semiconductor device 1. A method for manufacturing the semiconductor device 1 of the present invention will be described with reference to FIGS. 3A to 3J. 3A to 3J show a method for manufacturing the cross-sectional structure of FIG.

絶縁壁の形成工程：
まず、支持基板２と、埋め込み酸化膜３と、回路が形成される前の活性基板である回路形成層４とを含むＳＯＩウェハの回路形成層４に、絶縁壁３０ａ及び絶縁壁３０ｂが形成される。尚、半導体装置１のその他の絶縁壁３０ｃ〜３０ｅも同様の製造方法である。 Insulating wall formation process:
First, the insulating wall 30a and the insulating wall 30b are formed on the circuit forming layer 4 of the SOI wafer including the support substrate 2, the buried oxide film 3, and the circuit forming layer 4 which is an active substrate before the circuit is formed. The The other insulating walls 30c to 30e of the semiconductor device 1 are manufactured in the same manner.

図３Ａは、ＳＯＩウェハに、酸化膜４０と、シリコン窒化膜５０と、フォトレジスト６０とが形成されたことを示す断面図である。図３Ａを参照すると、ＳＯＩウェハの回路形成層４上に、熱酸化に基づいてシリコン酸化膜である酸化膜４０が形成される。酸化膜４０の上には、ＣＶＤ（化学気相成長）に基づいてシリコン窒化膜５０が形成される。シリコン窒化膜５０の上には、高耐圧領域１０ａと低耐圧領域２０との間、及び高耐圧素子１０ｂと低耐圧素子２０との間に位置する素子の分離領域７０の上方を開口するようにフォトレジスト６０が形成される。フォトレジスト６０をマスクとして、シリコン窒化膜５０はドライエッチングされる。ドライエッチング後、フォトレジスト６０は除去される。   FIG. 3A is a cross-sectional view showing that an oxide film 40, a silicon nitride film 50, and a photoresist 60 are formed on an SOI wafer. Referring to FIG. 3A, an oxide film 40, which is a silicon oxide film, is formed on the circuit formation layer 4 of the SOI wafer based on thermal oxidation. A silicon nitride film 50 is formed on the oxide film 40 based on CVD (chemical vapor deposition). On the silicon nitride film 50, an opening is formed between the high breakdown voltage region 10 a and the low breakdown voltage region 20 and above the isolation region 70 of the element located between the high breakdown voltage element 10 b and the low breakdown voltage element 20. A photoresist 60 is formed. The silicon nitride film 50 is dry etched using the photoresist 60 as a mask. After the dry etching, the photoresist 60 is removed.

図３Ｂは、分離領域７０の上方に開口部を有するシリコン窒化膜５０が形成されたことを示す断面図である。酸化膜４０は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法に基づいて膨張する。図３Ｃは、ＬＯＣＯＳ法に基づいて酸化膜４０が膨張したことを示す断面図である。シリコン窒化膜５０はウェットエッチングで除去される。   FIG. 3B is a cross-sectional view showing that the silicon nitride film 50 having an opening is formed above the isolation region 70. The oxide film 40 expands based on a LOCOS (Local Oxidation of Silicon) method. FIG. 3C is a cross-sectional view showing that the oxide film 40 has expanded based on the LOCOS method. The silicon nitride film 50 is removed by wet etching.

次に、酸化膜４０の上に、トレンチ用マスクが形成される。図３Ｄは、酸化膜４０の上に、トレンチ用マスクとなるシリコン窒化膜８０が成膜されたことを示す断面図である。シリコン窒化膜８０はＣＶＤ法によって形成される。シリコン窒化膜８０の上に、高耐圧領域１０ａと低耐圧領域２０との間、及び高耐圧領域１０ｂと低耐圧領域２０との間に位置する素子の分離領域７０の上方を開口するようにフォトレジスト（図示略）が形成される。このとき、フォトレジストは、絶縁壁３０ａの開口部３１ａと、絶縁壁３０ｂの開口部とを形成するために、分離領域７０の中でそれらの位置の上方は開口せずに覆う。図３Ｄでは、フォトレジストは絶縁壁３０ａの開口部３１ａを形成するために、分離領域７０の中の一部である分離領域７０ａの上方を開口せずに覆う。即ち、分離領域７０ａの位置が、開口部３１ａとなる領域である。フォトレジストをマスクとして、シリコン窒化膜８０及び酸化膜４０はドライエッチングされる。ドライエッチング後、フォトレジストは除去される。   Next, a trench mask is formed on the oxide film 40. FIG. 3D is a cross-sectional view showing that a silicon nitride film 80 serving as a trench mask is formed on the oxide film 40. The silicon nitride film 80 is formed by a CVD method. On the silicon nitride film 80, a photo is opened so as to open above the isolation region 70 of the element located between the high breakdown voltage region 10a and the low breakdown voltage region 20 and between the high breakdown voltage region 10b and the low breakdown voltage region 20. A resist (not shown) is formed. At this time, the photoresist covers the upper portion of the isolation region 70 without opening in order to form the opening 31a of the insulating wall 30a and the opening of the insulating wall 30b. In FIG. 3D, the photoresist covers the upper part of the isolation region 70a, which is a part of the isolation region 70, without opening, in order to form the opening 31a of the insulating wall 30a. That is, the position of the separation region 70a is a region that becomes the opening 31a. Using the photoresist as a mask, the silicon nitride film 80 and the oxide film 40 are dry etched. After dry etching, the photoresist is removed.

図３Ｅは、分離領域７０の上方にトレンチ開口部８１を有するトレンチ用マスクとしてのシリコン窒化膜８０が形成されたことを示す断面図である。このようにして、回路形成層４の上に、高耐圧領域１０ａと低耐圧領域２０との間、及び高耐圧領域１０ｂと低耐圧領域２０との間に位置する分離領域７０の上方にトレンチ用開口部８１を有するシリコン窒化膜８０が形成される。但し、シリコン窒化膜８０は、分離領域７０の中の一部である分離領域７０ａの上方にはトレンチ用開口部８１を有していない。   FIG. 3E is a cross-sectional view showing that a silicon nitride film 80 is formed as a trench mask having a trench opening 81 above the isolation region 70. In this way, on the circuit forming layer 4, the trench is formed above the isolation region 70 located between the high breakdown voltage region 10 a and the low breakdown voltage region 20 and between the high breakdown voltage region 10 b and the low breakdown voltage region 20. A silicon nitride film 80 having an opening 81 is formed. However, the silicon nitride film 80 does not have the trench opening 81 above the isolation region 70 a which is a part of the isolation region 70.

図３Ｆは、トレンチ９０が形成されたことを示す断面図である。シリコン窒化膜８０をマスクとして、トレンチ用開口部８１の下方に位置する回路形成層４の表面から、厚み方向に埋め込み酸化膜３までドライエッチングされ、トレンチ９０が形成される。   FIG. 3F is a cross-sectional view showing that the trench 90 is formed. Using the silicon nitride film 80 as a mask, the trench 90 is formed by dry etching from the surface of the circuit formation layer 4 located below the trench opening 81 to the buried oxide film 3 in the thickness direction.

図３Ｇは、トレンチ９０がトレンチ埋め込み用の絶縁体で埋められたことを示す断面図である。ここでは、減圧ＣＶＤなどの方法に基づいて、シリコン酸化膜１００を埋め込む方法が例示される。   FIG. 3G is a cross-sectional view showing that the trench 90 is filled with an insulator for filling the trench. Here, a method of embedding the silicon oxide film 100 based on a method such as low pressure CVD is exemplified.

図３Ｈは、不要なシリコン酸化膜１００と、一部のシリコン窒化膜８０とが除去され、平坦化されたことを示す断面図である。不要なシリコン酸化膜１００と、シリコン窒化膜８０とは、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）で研磨及び除去される。更に、表面の不要なシリコン窒化膜８０は、ウェットエッチングによって除去される。   FIG. 3H is a cross-sectional view showing that unnecessary silicon oxide film 100 and part of silicon nitride film 80 are removed and planarized. Unnecessary silicon oxide film 100 and silicon nitride film 80 are polished and removed by CMP (Chemical Mechanical Polishing). Further, the unnecessary silicon nitride film 80 on the surface is removed by wet etching.

図３Ｉは、回路形成層４に、絶縁壁３０ａの開口部３１ａと絶縁壁３０ｂとが形成されたことを示す断面図である。このようにして、ＳＯＩウェハの回路形成層４に、開口部３１ａを有する絶縁壁３０ａと、同様の開口部を有する絶縁壁３０ｂとを形成することができる。このとき、高耐圧領域１０ａは、底面を埋め込み酸化膜３に覆われ、側面を絶縁壁３０ａに囲まれているが、開口部３１ａによって低耐圧領域２０と電気的に接続されている。そして、高耐圧領域１０ａと接続された低耐圧領域２０は、更に外側の高耐圧領域と接続され、最終的に支持基板２と電気的に接続されている。   FIG. 3I is a cross-sectional view showing that the opening 31 a of the insulating wall 30 a and the insulating wall 30 b are formed in the circuit forming layer 4. In this way, the insulating wall 30a having the opening 31a and the insulating wall 30b having the same opening can be formed in the circuit forming layer 4 of the SOI wafer. At this time, the high breakdown voltage region 10a is covered with the buried oxide film 3 at the bottom surface and surrounded by the insulating wall 30a, but is electrically connected to the low breakdown voltage region 20 through the opening 31a. The low withstand voltage region 20 connected to the high withstand voltage region 10 a is further connected to the outer high withstand voltage region and finally electrically connected to the support substrate 2.

素子形成工程（イオン注入工程）：
高耐圧領域１０ａ、高耐圧領域１０ｂ、及び、低耐圧領域２０のそれぞれは、所定のイオン注入がなされ、高耐圧素子及び低耐圧素子などの各種素子が形成される。このとき、半導体装置１は、絶縁壁３０ａの開口部３１ａ及び絶縁壁３０ｂの開口部に基づいて、高耐圧領域１０ａ、高耐圧領域１０ｂ、低耐圧領域２０、及び支持基板２が電気的に接続されているため、イオン注入工程にて受ける電荷のチャージを回路形成層４の全体及び支持基板２に分散させることができる。その結果、イオン注入後に、半導体装置１が作業ステージに静電吸着したり、異常放電を引き起こしたりすることを防げる効果を奏している。 Element formation process (ion implantation process):
Each of the high breakdown voltage region 10a, the high breakdown voltage region 10b, and the low breakdown voltage region 20 is subjected to predetermined ion implantation to form various elements such as a high breakdown voltage element and a low breakdown voltage element. At this time, in the semiconductor device 1, the high breakdown voltage region 10a, the high breakdown voltage region 10b, the low breakdown voltage region 20, and the support substrate 2 are electrically connected based on the opening 31a of the insulating wall 30a and the opening of the insulating wall 30b. Therefore, the charge of the charge received in the ion implantation process can be dispersed throughout the circuit forming layer 4 and the support substrate 2. As a result, it is possible to prevent the semiconductor device 1 from being electrostatically attracted to the work stage or causing abnormal discharge after ion implantation.

配線形成工程：
更に、高耐圧素子及び低耐圧素子と接続するための配線などが形成される。図３Ｊは、回路形成層４とそれに接続する配線１１０が形成されたことを示す断面図である。 Wiring formation process:
Further, wiring for connecting to the high voltage element and the low voltage element is formed. FIG. 3J is a cross-sectional view showing that the circuit forming layer 4 and the wiring 110 connected thereto are formed.

本発明の第１の実施の形態による半導体装置１の他の製造方法を説明する。図４Ａ〜図４Ｉは、半導体装置１の他の製造方法を示した図である。図４Ａ〜図４Ｉを参照しながら本発明の半導体装置１の製造方法を説明する。尚、前述と同じ構成には、同じ符号を用いて説明する。   Another method for manufacturing the semiconductor device 1 according to the first embodiment of the present invention will be described. 4A to 4I are diagrams showing another manufacturing method of the semiconductor device 1. A method for manufacturing the semiconductor device 1 of the present invention will be described with reference to FIGS. The same components as those described above will be described using the same reference numerals.

絶縁壁の形成工程：
先程の製造方法と同様に、支持基板２と、埋め込み酸化膜３と、回路が形成される前の活性基板である回路形成層４とを含むＳＯＩウェハの回路形成層４に、絶縁壁３０ａ及び絶縁壁３０ｂを形成する。尚、半導体装置１のその他の絶縁壁３０ｃ〜３０ｅも同様の製造方法である。 Insulating wall formation process:
Similar to the previous manufacturing method, the insulating wall 30a and the insulating wall 30a and the circuit forming layer 4 of the SOI wafer including the support substrate 2, the buried oxide film 3, and the circuit forming layer 4 which is an active substrate before the circuit is formed are provided. An insulating wall 30b is formed. The other insulating walls 30c to 30e of the semiconductor device 1 are manufactured in the same manner.

まず、ディープトレンチ用のマスクが形成される。図４Ａは、ＳＯＩウェハに、酸化膜１４０と、シリコン窒化膜１５０と、フォトレジスト１６０とが形成されたことを示す断面図である。図４Ａを参照すると、ＳＯＩウェハの回路形成層４上に、熱酸化に基づいてシリコン酸化膜である酸化膜１４０が形成される。酸化膜１４０の上には、ＣＶＤに基づいてシリコン窒化膜１５０が形成される。シリコン窒化膜１５０の上には、高耐圧領域１０ａと低耐圧領域２０との間、及び高耐圧素子１０ｂと低耐圧素子２０との間に位置する素子の分離領域７０の上方を開口するようにフォトレジスト１６０が形成される。このとき、フォトレジスト１６０は、絶縁壁３０ａの開口部３１ａと、絶縁壁３０ｂの開口部とを形成するために、分離領域７０の中でそれらの位置の上方は開口せずに覆っている。図４Ａでは、フォトレジスト１６０は絶縁壁３０ａの開口部３１ａを形成するために、分離領域７０の中の一部である分離領域７０ａの上方を開口せずに覆う。即ち、分離領域７０ａの位置が、開口部３１ａとなる領域である。フォトレジスト１６０をマスクとして、シリコン窒化膜１５０はドライエッチングされる。ドライエッチング後、フォトレジスト１６０は除去される。   First, a deep trench mask is formed. 4A is a cross-sectional view showing that an oxide film 140, a silicon nitride film 150, and a photoresist 160 are formed on an SOI wafer. Referring to FIG. 4A, an oxide film 140, which is a silicon oxide film, is formed on the circuit formation layer 4 of the SOI wafer based on thermal oxidation. A silicon nitride film 150 is formed on the oxide film 140 based on CVD. On the silicon nitride film 150, an opening is formed between the high breakdown voltage region 10 a and the low breakdown voltage region 20 and above the isolation region 70 of the element located between the high breakdown voltage element 10 b and the low breakdown voltage element 20. A photoresist 160 is formed. At this time, in order to form the opening 31a of the insulating wall 30a and the opening of the insulating wall 30b, the photoresist 160 covers the upper portion of the isolation region 70 without opening. In FIG. 4A, the photoresist 160 covers the isolation region 70a, which is a part of the isolation region 70, without opening, in order to form the opening 31a of the insulating wall 30a. That is, the position of the separation region 70a is a region that becomes the opening 31a. The silicon nitride film 150 is dry etched using the photoresist 160 as a mask. After the dry etching, the photoresist 160 is removed.

図４Ｂは、分離領域７０の上方にトレンチ開口部１５１を有するトレンチ用マスクとしてのシリコン窒化膜１５０が形成されたことを示す断面図である。このようにして、回路形成層４の上に、高耐圧領域１０ａと低耐圧領域２０との間、及び高耐圧領域１０ｂと低耐圧領域２０との間に位置する分離領域７０の上方にトレンチ用開口部１５１を有するシリコン窒化膜１５０が形成される。但し、シリコン窒化膜１５０は、分離領域７０の中の一部である分離領域７０ａの上方にはトレンチ用開口部１５１を有していない。   FIG. 4B is a cross-sectional view showing that a silicon nitride film 150 is formed as a trench mask having a trench opening 151 above the isolation region 70. In this way, on the circuit forming layer 4, the trench is formed above the isolation region 70 located between the high breakdown voltage region 10 a and the low breakdown voltage region 20 and between the high breakdown voltage region 10 b and the low breakdown voltage region 20. A silicon nitride film 150 having an opening 151 is formed. However, the silicon nitride film 150 does not have the trench opening 151 above the isolation region 70 a which is a part of the isolation region 70.

図４Ｃは、トレンチ１９０が形成されたことを示す断面図である。シリコン窒化膜１５０をマスクとして、トレンチ用開口部１５１の下方に位置する回路形成層４の表面から、厚み方向に埋め込み酸化膜３までドライエッチングされ、トレンチ１９０が形成される。   FIG. 4C is a cross-sectional view showing that the trench 190 is formed. Using the silicon nitride film 150 as a mask, the trench 190 is formed by dry etching from the surface of the circuit formation layer 4 located below the trench opening 151 to the buried oxide film 3 in the thickness direction.

次に、シャロートレンチ用のマスクが形成される。図４Ｄは、分離領域７０ａの上方にトレンチ開口部２０１を有するトレンチ用マスクとしてのフォトレジスト２００が形成されたことを示す断面図である。まず、図４Ｃのシリコン窒化膜１５０の上及びトレンチ１９０の内部を埋めるように、フォトレジスト２００が形成される。フォトレジスト２００には、絶縁壁３０ａの開口部３１ａと、絶縁壁３０ｂの開口部とを形成するために、分離領域７０の中の一部である分離領域７０ａの上方にトレンチ用開口部２０１が形成される。   Next, a mask for a shallow trench is formed. FIG. 4D is a cross-sectional view showing that a photoresist 200 is formed as a trench mask having a trench opening 201 above the isolation region 70a. First, a photoresist 200 is formed so as to fill the silicon nitride film 150 and the inside of the trench 190 in FIG. 4C. In the photoresist 200, in order to form the opening 31a of the insulating wall 30a and the opening of the insulating wall 30b, a trench opening 201 is provided above the isolation region 70a which is a part of the isolation region 70. It is formed.

フォトレジスト２００をマスクとして、トレンチ用開口部２０１の下方に位置する回路形成層４の表面から、厚み方向に埋め込み酸化膜３に達しないようにドライエッチングされて、トレンチ２１０が形成される。ドライエッチング後、フォトレジスト２００は除去される。図４Ｅは、トレンチ２１０が形成されたことを示す断面図である。図４Ｅに示すように、トレンチ２１０はトレンチ１９０よりも浅いトレンチである。   Using the photoresist 200 as a mask, the surface of the circuit forming layer 4 located below the trench opening 201 is dry-etched so as not to reach the buried oxide film 3 in the thickness direction, thereby forming the trench 210. After the dry etching, the photoresist 200 is removed. FIG. 4E is a cross-sectional view showing that the trench 210 has been formed. As shown in FIG. 4E, the trench 210 is a shallower trench than the trench 190.

図４Ｆは、トレンチ１９０及びトレンチ２１０がトレンチ埋め込み用の絶縁体で埋められたことを示す断面図である。ここでは、高密度プラズマ酸化膜ＣＶＤなどの方法に基づいて、シリコン酸化膜２２０を埋め込む方法が例示される。   FIG. 4F is a cross-sectional view showing that the trench 190 and the trench 210 are filled with an insulator for filling the trench. Here, a method of embedding the silicon oxide film 220 is exemplified based on a method such as high-density plasma oxide film CVD.

図４Ｇは、不要なシリコン酸化膜２２０が除去され、平坦化されたことを示す断面図である。不要なシリコン酸化膜２２０は、ＣＭＰで研磨及び除去される。更に、不要なシリコン酸化膜２２０及びシリコン窒化膜１５０は、ウェットエッチングによって除去される。   FIG. 4G is a cross-sectional view showing that unnecessary silicon oxide film 220 has been removed and planarized. Unnecessary silicon oxide film 220 is polished and removed by CMP. Further, unnecessary silicon oxide film 220 and silicon nitride film 150 are removed by wet etching.

図４Ｈは、回路形成層４に、絶縁壁３０ａの開口部３１ａと絶縁壁３０ｂとが形成されたことを示す断面図である。このようにして、ＳＯＩウェハの回路形成層４に、開口部３１ａを有する絶縁壁３０ａと、同様の開口部を有する絶縁壁３０ｂとを形成することができる。ここでも、高耐圧領域１０ａは、底面を埋め込み酸化膜３に覆われ、側面を絶縁壁３０ａに囲まれているが、開口部３１ａによって低耐圧領域２０と電気的に接続されている。そして、高耐圧領域１０ａと接続された低耐圧領域２０は、更に外側の高耐圧領域と接続され、最終的に支持基板２と電気的に接続されている。   4H is a cross-sectional view showing that the opening 31a of the insulating wall 30a and the insulating wall 30b are formed in the circuit forming layer 4. FIG. In this way, the insulating wall 30a having the opening 31a and the insulating wall 30b having the same opening can be formed in the circuit forming layer 4 of the SOI wafer. Here, the high breakdown voltage region 10a is covered with the buried oxide film 3 at the bottom and surrounded by the insulating wall 30a at the side, but is electrically connected to the low breakdown voltage region 20 through the opening 31a. The low withstand voltage region 20 connected to the high withstand voltage region 10 a is further connected to the outer high withstand voltage region and finally electrically connected to the support substrate 2.

素子形成工程（イオン注入工程）：
高耐圧領域１０ａ、高耐圧領域１０ｂ、及び、低耐圧領域２０のそれぞれは、所定のイオン注入がなされ、高耐圧素子及び低耐圧素子などの各種素子が形成される。このとき、半導体装置１は、絶縁壁３０ａの開口部３１ａ及び絶縁壁３０ｂの開口部に基づいて、高耐圧領域１０ａ、高耐圧領域１０ｂ、低耐圧領域２０、及び支持基板２が電気的に接続されているため、イオン注入工程にて受ける電荷のチャージを回路形成層４の全体及び支持基板２に分散させることができる。その結果、イオン注入後に、半導体装置１が作業ステージに静電吸着したり、異常放電を引き起こしたりすることを防げる効果を奏している。 Element formation process (ion implantation process):
Each of the high breakdown voltage region 10a, the high breakdown voltage region 10b, and the low breakdown voltage region 20 is subjected to predetermined ion implantation to form various elements such as a high breakdown voltage element and a low breakdown voltage element. At this time, in the semiconductor device 1, the high breakdown voltage region 10a, the high breakdown voltage region 10b, the low breakdown voltage region 20, and the support substrate 2 are electrically connected based on the opening 31a of the insulating wall 30a and the opening of the insulating wall 30b. Therefore, the charge of the charge received in the ion implantation process can be dispersed throughout the circuit forming layer 4 and the support substrate 2. As a result, it is possible to prevent the semiconductor device 1 from being electrostatically attracted to the work stage or causing abnormal discharge after ion implantation.

配線形成工程：
更に、高耐圧素子及び低耐圧素子と接続するための配線などが形成される。図４Ｉは、回路形成層４とそれに接続する配線２３０などが形成されたことを示す断面図である。 Wiring formation process:
Further, wiring for connecting to the high voltage element and the low voltage element is formed. FIG. 4I is a cross-sectional view showing that the circuit formation layer 4 and wiring 230 connected thereto are formed.

尚、本発明の半導体装置１は、ＳＯＩウェハに高耐圧領域と低耐圧領域とが形成された状態と、ウェハから切り出されて個別の半導体装置となった状態とを含むものとする。   The semiconductor device 1 of the present invention includes a state in which a high breakdown voltage region and a low breakdown voltage region are formed on an SOI wafer and a state in which the semiconductor device 1 is cut out from the wafer to become an individual semiconductor device.

（第２の実施の形態）
本発明の第２の実施の形態を説明する。本発明の第２の実施の形態の説明では、第１の実施の形態と同じ構成には同じ符号を用いて重複する説明を省略する。図５は、本発明の第２の実施の形態による半導体装置１ａの内部の平面図である。図５の平面図では、半導体装置１ａの一部分が示されている。尚、図５の平面図のＣ−Ｃ’に相当する断面図は、図２と同様である。従って、半導体装置１ａは、支持基板２と、埋め込み酸化膜３と、回路形成層４とを具備している。 (Second Embodiment)
A second embodiment of the present invention will be described. In the description of the second embodiment of the present invention, the same components as those in the first embodiment are denoted by the same reference numerals, and redundant description is omitted. FIG. 5 is a plan view of the inside of the semiconductor device 1a according to the second embodiment of the present invention. In the plan view of FIG. 5, a part of the semiconductor device 1a is shown. A sectional view corresponding to CC ′ in the plan view of FIG. 5 is the same as FIG. Therefore, the semiconductor device 1 a includes the support substrate 2, the buried oxide film 3, and the circuit formation layer 4.

複数の高耐圧領域１０（１０ａ〜１０ｄ）の各々は、電源供給部３００（３００ａ〜３００ｄ）を備えている。各電源供給部３００（３００ａ〜３００ｄ）には、例えば２５Ｖ以上の電圧が供給される。同様に、低耐圧領域２０は、電源供給部３１０を備えている。電源供給部３１０には、例えば５Ｖ以下の電圧が供給される。   Each of the plurality of high breakdown voltage regions 10 (10a to 10d) includes a power supply unit 300 (300a to 300d). For example, a voltage of 25 V or more is supplied to each power supply unit 300 (300a to 300d). Similarly, the low withstand voltage region 20 includes a power supply unit 310. For example, a voltage of 5 V or less is supplied to the power supply unit 310.

電源供給部３００（３００ａ〜３００ｄ）、及び、電源供給部３１０は、同様であるため電源供給部３００ａを例に詳細に説明する。電源供給部３００ａは、ノイズ源であると同時にリーク電流の供給源である。従って、電源供給部３００ａは、絶縁壁３０ａの開口部３１ａから最も遠い位置の近傍に配置される。このように配置されることによって、本発明の第２の実施の形態の半導体装置１ａは、ある耐圧領域に基づくリーク電流が他の耐圧領域に及ぼす影響を最小限に抑える効果を奏している。   Since the power supply unit 300 (300a to 300d) and the power supply unit 310 are similar, the power supply unit 300a will be described in detail as an example. The power supply unit 300a is a noise source and a leak current supply source. Therefore, the power supply unit 300a is disposed in the vicinity of the position farthest from the opening 31a of the insulating wall 30a. By arranging in this way, the semiconductor device 1a according to the second embodiment of the present invention has an effect of minimizing the influence of a leakage current based on a certain withstand voltage region on other withstand voltage regions.

本発明の第２の実施の形態の半導体装置１ａは、第１の実施の形態の半導体装置１と同様に、複数の絶縁壁３０（３０ａ〜３０ｅ）に基づいて、異なる耐圧領域に供給される電圧の違いによる影響を抑えつつ、異なる耐圧領域同士を電気的に繋がった状態にすることができる。これによって、本発明の半導体装置１ａも、製造工程のイオン注入後に、半導体装置１が作業ステージに静電吸着したり、異常放電を引き起こしたりすることを防げる効果を奏している。   Similar to the semiconductor device 1 of the first embodiment, the semiconductor device 1a of the second embodiment of the present invention is supplied to different breakdown voltage regions based on the plurality of insulating walls 30 (30a to 30e). Different pressure-resistant regions can be electrically connected while suppressing the influence due to the difference in voltage. Thus, the semiconductor device 1a of the present invention also has an effect of preventing the semiconductor device 1 from being electrostatically attracted to the work stage or causing abnormal discharge after ion implantation in the manufacturing process.

本発明の第２の実施の形態の半導体装置１ａの製造方法は、第１の実施の形態と同様に製造される。詳細には、回路形成層４に複数の絶縁壁３０（３０ａ〜３０ｂ）を形成する方法は、図３Ａ〜図３Ｉ及び図４Ａ〜図４Ｈと同様である。その後、例えば、電源供給部３００ａが形成される段階において、電源供給部３００ａは絶縁壁３０ａの開口部３１ａから最も遠い位置に形成される。これらの工程を経ることによって、本発明の第２の実施の形態の半導体装置１ａは製造される。   The manufacturing method of the semiconductor device 1a according to the second embodiment of the present invention is manufactured in the same manner as in the first embodiment. Specifically, the method of forming the plurality of insulating walls 30 (30a to 30b) in the circuit forming layer 4 is the same as that in FIGS. 3A to 3I and FIGS. 4A to 4H. Thereafter, for example, when the power supply unit 300a is formed, the power supply unit 300a is formed at a position farthest from the opening 31a of the insulating wall 30a. Through these steps, the semiconductor device 1a according to the second embodiment of the present invention is manufactured.

（第３の実施の形態）
本発明の第３の実施の形態を説明する。本発明の第３の実施の形態の説明では、第１の実施の形態と同じ構成には同じ符号を用いて重複する説明を省略する。図６は、本発明の半導体装置１ｂの内部の平面図である。図６の平面図では、半導体装置１ｂの一部分が示されている。図７は、図６のＤ−Ｄ’に相当する断面図である。尚、図６の平面図は、図７のＥ−Ｅ’の位置に相当する半導体装置１ｂの内部の平面図である。図６では、本発明の半導体装置１ｂを説明するための主要な構成を示しており、高耐圧素子及び配線などは省略されている。また、図７でも、高耐圧素子、低耐圧素子、及び配線などは省略されている。図６及び図７を参照すると、半導体装置１ｂは、支持基板２と、埋め込み酸化膜３と、回路形成層４とを具備する。 (Third embodiment)
A third embodiment of the present invention will be described. In the description of the third embodiment of the present invention, the same components as those in the first embodiment are denoted by the same reference numerals, and redundant description is omitted. FIG. 6 is a plan view of the inside of the semiconductor device 1b of the present invention. In the plan view of FIG. 6, a part of the semiconductor device 1b is shown. FIG. 7 is a cross-sectional view corresponding to DD ′ in FIG. Note that the plan view of FIG. 6 is a plan view of the inside of the semiconductor device 1b corresponding to the position of EE ′ of FIG. FIG. 6 shows a main configuration for explaining the semiconductor device 1b of the present invention, and high voltage elements and wirings are omitted. In FIG. 7, the high breakdown voltage element, the low breakdown voltage element, the wiring, and the like are omitted. 6 and 7, the semiconductor device 1 b includes a support substrate 2, a buried oxide film 3, and a circuit formation layer 4.

回路形成層４は、複数の高耐圧領域１０（１０ａ、１０ｅ、１０ｆ）と、低耐圧領域２０と、複数の絶縁壁３０（３０ａ、３０ｅ、３０ｆ）と、複数の絶縁壁３５（３５ａ、３５ｆ）と、酸化膜４０とを具備する。尚、図６では低耐圧領域２０は１つが図示されているが、低耐圧領域２０は複数であってもよい。   The circuit formation layer 4 includes a plurality of high breakdown voltage regions 10 (10a, 10e, 10f), a low breakdown voltage region 20, a plurality of insulating walls 30 (30a, 30e, 30f), and a plurality of insulating walls 35 (35a, 35f). ) And the oxide film 40. In FIG. 6, one low withstand voltage region 20 is illustrated, but a plurality of low withstand voltage regions 20 may be provided.

複数の高耐圧領域１０（１０ａ、１０ｅ、１０ｆ）の各々は、埋め込み酸化膜３の上に形成された半導体の領域であって、高耐圧素子（図示略）が形成されている領域である。複数の高耐圧領域１０（１０ａ、１０ｅ、１０ｆ）の各々には、例えば２５Ｖ以上の電圧が供給される。低耐圧領域２０は、埋め込み酸化膜３の上に形成された半導体の領域であって、低耐圧素子２１（２１ａ、２１ｆ）が形成されている領域である。低耐圧領域２０には、例えば５Ｖ以下の電圧が供給される。   Each of the plurality of high breakdown voltage regions 10 (10a, 10e, 10f) is a semiconductor region formed on the buried oxide film 3, and is a region where a high breakdown voltage element (not shown) is formed. For example, a voltage of 25 V or more is supplied to each of the plurality of high breakdown voltage regions 10 (10a, 10e, 10f). The low breakdown voltage region 20 is a semiconductor region formed on the buried oxide film 3, and is a region where the low breakdown voltage elements 21 (21a, 21f) are formed. For example, a voltage of 5 V or less is supplied to the low withstand voltage region 20.

複数の絶縁壁３０（３０ａ、３０ｅ、３０ｆ）の各々は、埋め込み酸化膜３の上に形成されたシリコン酸化膜などの絶縁体である。   Each of the plurality of insulating walls 30 (30a, 30e, 30f) is an insulator such as a silicon oxide film formed on the buried oxide film 3.

複数の絶縁壁３５（３５ａ、３５ｆ）の各々は、複数の絶縁壁３０（３０ａ、３０ｅ、３０ｆ）と同様に、埋め込み酸化膜３の上に形成されたシリコン酸化膜などの絶縁体である。複数の絶縁壁３５（３５ａ、３５ｆ）は、同様であるため絶縁壁３５ａを例にその詳細を説明する。
絶縁壁３５ａは、高耐圧領域１０ａに供給される電圧が、低耐圧領域２０の低耐圧素子２１ａに影響を与えないように形成される。詳細には、絶縁壁３５ａは、開口部３１ａと低耐圧素子２１ａとを結ぶ直線上に、その直線と直交する向きに配置される。このように形成された絶縁壁３５ａは、開口部３１ａを介して伝わる高耐圧領域１０ａのリーク電流が、低耐圧素子２１ａに影響を与えることを防ぐように作用する。 Each of the plurality of insulating walls 35 (35a, 35f) is an insulator such as a silicon oxide film formed on the buried oxide film 3 similarly to the plurality of insulating walls 30 (30a, 30e, 30f). Since the plurality of insulating walls 35 (35a, 35f) are the same, the details will be described using the insulating wall 35a as an example.
The insulating wall 35a is formed so that the voltage supplied to the high withstand voltage region 10a does not affect the low withstand voltage element 21a in the low withstand voltage region 20. Specifically, the insulating wall 35a is arranged on a straight line connecting the opening 31a and the low breakdown voltage element 21a in a direction orthogonal to the straight line. The insulating wall 35a thus formed acts to prevent the leakage current of the high breakdown voltage region 10a transmitted through the opening 31a from affecting the low breakdown voltage element 21a.

図８Ａは、絶縁壁３５ａが無い場合の、高耐圧領域１０ａと低耐圧素子２０ａとを示した図である。図８Ａに示すように、開口部３１ａと低耐圧素子２０ａとの距離Ｌ１が短い場合、低耐圧素子２１ａは高耐圧領域１０ａからのリーク電流などの影響を受けやすい。図８Ｂは、絶縁壁３５ａが有る場合の、高耐圧領域１０ａと低耐圧領域２０ａとを示した図である。図８Ｂに示すように、開口部３１ａと低耐圧素子２０ａとを平面視したときの最短距離は距離Ｌ１であり図８Ａと同じである。しかし、絶縁壁３５ａによって、開口部３１ａと低耐圧素子２１ａとは、半導体領域としては距離Ｌ１より長い距離Ｌ２離れて配置されることになる。その結果、本発明の半導体装置１ｂは、開口部３１ａから低耐圧素子２１ａまでの距離が十分にとれない場合でも、高耐圧領域１０ａと低耐圧領域２０とに基づいて形成される半導体の空乏層によって分離幅（長さ）を広げることが可能となる。即ち、本発明の半導体装置１ｂは、高耐圧領域１０ａと低耐圧素子２１ａとの距離が近い場合でも、耐圧性能を高く出来ると共に、チップ面積の増大も抑制することが可能である。   FIG. 8A is a diagram showing the high breakdown voltage region 10a and the low breakdown voltage element 20a when there is no insulating wall 35a. As shown in FIG. 8A, when the distance L1 between the opening 31a and the low breakdown voltage element 20a is short, the low breakdown voltage element 21a is easily affected by a leakage current from the high breakdown voltage region 10a. FIG. 8B is a diagram showing the high withstand voltage region 10a and the low withstand voltage region 20a when the insulating wall 35a is provided. As shown in FIG. 8B, the shortest distance when the opening 31a and the low breakdown voltage element 20a are viewed in plan is the distance L1, which is the same as FIG. 8A. However, due to the insulating wall 35a, the opening 31a and the low breakdown voltage element 21a are arranged at a distance L2 longer than the distance L1 as a semiconductor region. As a result, the semiconductor device 1b according to the present invention has a semiconductor depletion layer formed on the basis of the high breakdown voltage region 10a and the low breakdown voltage region 20 even when the distance from the opening 31a to the low breakdown voltage element 21a is not sufficient. This makes it possible to increase the separation width (length). That is, the semiconductor device 1b of the present invention can improve the withstand voltage performance and suppress the increase in the chip area even when the distance between the high withstand voltage region 10a and the low withstand voltage element 21a is short.

本発明の第３の実施の形態の半導体装置１ｂは、第１の実施の形態と同様に、複数の絶縁壁３０（３０ａ、３０ｅ、３０ｆ）と、複数の絶縁壁３５（３５ａ、３５ｆ）に基づいて、異なる耐圧領域に供給される電圧の違いによる影響を抑えつつ、異なる耐圧領域同士を電気的に繋がった状態にすることができる。これによって、本発明の半導体装置１ｂも、製造工程のイオン注入後に、半導体装置１ｂが作業ステージに静電吸着したり、異常放電を引き起こしたりすることを防げる効果を奏している。   As in the first embodiment, the semiconductor device 1b according to the third embodiment of the present invention includes a plurality of insulating walls 30 (30a, 30e, 30f) and a plurality of insulating walls 35 (35a, 35f). Based on this, it is possible to make the different withstand voltage regions electrically connected to each other while suppressing the influence of the difference in voltage supplied to the different withstand voltage regions. Thus, the semiconductor device 1b of the present invention also has an effect of preventing the semiconductor device 1b from being electrostatically attracted to the work stage or causing abnormal discharge after ion implantation in the manufacturing process.

本発明の第３の実施の形態の半導体装置１ｂの製造方法は、第１の実施の形態と同様に製造される。詳細には、回路形成層４に、複数の絶縁壁３０（３０ａ、３０ｅ、３０ｆ）を形成する方法は、図３Ａ〜図３Ｉ及び図４Ａ〜図４Ｈと同様である。複数の絶縁壁３５（３５ａ、３５ｆ）は、図３Ｆのトレンチ９０や、図４Ｃのトレンチ１９０と同じタイミングで同様のトレンチが形成され、その後トレンチが絶縁体で埋められることで形成される。トレンチを形成するとき、例えば絶縁壁３５ａは、開口部３１ａが形成される箇所と、低耐圧素子２１ａが形成される箇所とを結ぶ直線上で、その直線と直交する向きにトレンチが形成される。その後の工程は、第１の実施の形態と同様である。
尚、本発明の第１〜第３の実施の形態は、矛盾の無い範囲で組み合わせることができる。 The manufacturing method of the semiconductor device 1b according to the third embodiment of the present invention is manufactured in the same manner as in the first embodiment. Specifically, the method of forming the plurality of insulating walls 30 (30a, 30e, 30f) in the circuit forming layer 4 is the same as that in FIGS. 3A to 3I and FIGS. 4A to 4H. The plurality of insulating walls 35 (35a, 35f) are formed by forming similar trenches at the same timing as the trench 90 in FIG. 3F and the trench 190 in FIG. 4C, and then filling the trenches with an insulator. When forming a trench, for example, the insulating wall 35a has a trench formed in a direction perpendicular to the straight line connecting a location where the opening 31a is formed and a location where the low breakdown voltage element 21a is formed. . Subsequent processes are the same as those in the first embodiment.
In addition, the 1st-3rd embodiment of this invention can be combined in the range without a contradiction.

１、１ａ、１ｂ 半導体装置
２ 支持基板
３ 埋め込み酸化膜
４ 回路形成層
１０（１０ａ〜１０ｆ） 高耐圧領域
２０ 低耐圧領域
２１（２１ａ、２１ｆ） 低耐圧素子
３０（３０ａ〜３０ｅ） 絶縁壁
３１ａ、３１ｅ 開口部
３５（３５ａ、３５ｆ） 絶縁壁
４０ 酸化膜
５０ シリコン酸化膜
６０ シリコン窒化膜
７０、７０ａ 分離領域
８０ シリコン窒化膜
８１ トレンチ開口部
９０ トレンチ
１００ シリコン酸化膜
１１０ 配線
１４０ シリコン酸化膜
１５０ シリコン窒化膜
１６０ フォトレジスト
２００ フォトレジスト
２０１ トレンチ開口部
２１０ トレンチ
２２０ シリコン酸化膜
２３０ 配線
３００（３００ａ〜３００ｄ） 電源供給部 1, 1a, 1b Semiconductor device 2 Support substrate 3 Embedded oxide film 4 Circuit forming layer 10 (10a to 10f) High breakdown voltage region 20 Low breakdown voltage region 21 (21a, 21f) Low breakdown voltage element 30 (30a to 30e) Insulating wall 31a, 31e Opening 35 (35a, 35f) Insulating wall 40 Oxide film 50 Silicon oxide film 60 Silicon nitride film 70, 70a Isolation region 80 Silicon nitride film 81 Trench opening 90 Trench 100 Silicon oxide film 110 Wiring 140 Silicon oxide film 150 Silicon nitride Film 160 Photoresist 200 Photoresist 201 Trench opening 210 Trench 220 Silicon oxide film 230 Wiring 300 (300a to 300d) Power supply part

Claims (8)

半導体層と、
前記半導体層の上に形成された絶縁層と、
前記絶縁層の上に形成された半導体の第１領域と、
前記絶縁層の上に形成され、前記第１領域に隣接する半導体の第２領域と、
前記絶縁層の上に形成され、前記第１領域の側面を覆うように取り囲み、前記第１領域と前記第２領域とが直接接続するように開口された開口部を有する絶縁体の第１絶縁壁と
を具備する
半導体装置。 A semiconductor layer;
An insulating layer formed on the semiconductor layer;
A first region of a semiconductor formed on the insulating layer;
A second region of the semiconductor formed on the insulating layer and adjacent to the first region;
A first insulation of an insulator formed on the insulating layer, surrounding the side surface of the first region, and having an opening opened so as to directly connect the first region and the second region. A semiconductor device comprising a wall. 請求項１に記載の半導体装置であって、
前記第１領域は、
前記第１領域内に形成される素子に電力を供給する電源供給部
を含み、
前記電源供給部は、前記開口部から最も遠い位置の近傍に配置される
半導体装置。 The semiconductor device according to claim 1,
The first region is
A power supply unit for supplying power to the element formed in the first region;
The power supply unit is disposed in the vicinity of a position farthest from the opening. 請求項１又は２に記載の半導体装置であって、
前記絶縁層の上に形成された絶縁体の第２絶縁壁
を更に具備し、
前記第２領域は、
前記開口部の近傍において、前記第１領域に形成される素子よりも低い耐圧性能の低耐圧素子
を含み、
前記第２絶縁壁は、前記開口部と前記低耐圧素子とを結ぶ直線上に配置される
半導体装置。 The semiconductor device according to claim 1 or 2,
A second insulating wall formed on the insulating layer;
The second region is
In the vicinity of the opening, including a low breakdown voltage element having a lower breakdown voltage performance than the element formed in the first region,
The second insulating wall is disposed on a straight line connecting the opening and the low breakdown voltage element. 請求項１乃至３の何れか一項に記載の半導体装置であって、
前記半導体層と、前記第２領域とは電気的に接続される
半導体装置。 A semiconductor device according to any one of claims 1 to 3,
The semiconductor layer and the second region are electrically connected to each other. A semiconductor device. 請求項１乃至４の何れか一項に記載の半導体装置であって、
前記第１絶縁壁は、前記開口部が前記絶縁層の近傍に位置し、前記開口部の上方の前記第１領域と前記第２領域とが直接接続しないように絶縁する
半導体装置。 A semiconductor device according to any one of claims 1 to 4,
The first insulating wall is a semiconductor device in which the opening is positioned in the vicinity of the insulating layer and the first region and the second region above the opening are not directly connected to each other. 第１半導体層と、前記第１半導体層の上に形成された絶縁層と、前記絶縁層の上に形成された第２半導体層とを含むＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ウェハの前記第２半導体層に、前記第２半導体層の第１領域の側面を覆うように取り囲み、前記第１領域と前記第１領域に隣接する前記第２半導体層の第２領域とが直接接続するように開口された第１開口部を有する絶縁体の絶縁壁を形成する工程と、
前記第１領域と前記第２領域とのそれぞれにイオン注入を行う工程と
を具備する
半導体装置の製造方法。 The second semiconductor layer of an SOI (Silicon On Insulator) wafer including a first semiconductor layer, an insulating layer formed on the first semiconductor layer, and a second semiconductor layer formed on the insulating layer And surrounding the side surface of the first region of the second semiconductor layer so as to directly connect the first region and the second region of the second semiconductor layer adjacent to the first region. Forming an insulating wall of an insulator having a first opening;
A method for manufacturing a semiconductor device, comprising: performing ion implantation in each of the first region and the second region. 請求項６に記載の半導体装置の製造方法であって、
前記絶縁壁を形成する工程は、
前記第２半導体層の上に、前記第１領域と前記第２領域との間に位置する分離領域の上方に第２開口部を有するマスクを形成する工程と、前記マスクは前記分離領域の中の一部である第１分離領域の上方は覆っており、
前記第２開口部の下方に位置する前記第２半導体層の表面から、厚み方向に前記絶縁層までトレンチを形成する工程と、
前記トレンチを絶縁体で埋める工程と
を含む
半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 6,
The step of forming the insulating wall includes
Forming a mask having a second opening on the second semiconductor layer above the separation region located between the first region and the second region; and the mask is located in the separation region. Covering the upper part of the first separation region which is a part of
Forming a trench from the surface of the second semiconductor layer located below the second opening to the insulating layer in the thickness direction;
And a step of filling the trench with an insulator. 請求項６に記載の半導体装置の製造方法であって、
前記絶縁壁を形成する工程は、
前記第２半導体層の上に、前記第１領域と前記第２領域との間に位置する分離領域の上方に第２開口部を有する第１マスクを形成する工程と、前記第１マスクは前記分離領域の中の一部である第１分離領域の上方は覆っており、
前記第２開口部の下方に位置する前記第２半導体層の表面から、厚み方向に前記絶縁層まで第１トレンチを形成する工程と、
前記第１マスクの上に、前記第１分離領域の上方に第３開口部を有する第２マスクを形成する工程と、
前記第３開口部の下方に位置する前記第２半導体層の表面から、厚み方向に前記第１トレンチよりも浅い第２トレンチを形成する工程と、
前記第２マスクを除去する工程と、
前記第１トレンチ及び前記第２トレンチを絶縁体で埋める工程と
を含む
半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 6,
The step of forming the insulating wall includes
Forming a first mask having a second opening on the second semiconductor layer above a separation region located between the first region and the second region; and The upper part of the first separation region that is a part of the separation region is covered,
Forming a first trench from the surface of the second semiconductor layer located below the second opening to the insulating layer in the thickness direction;
Forming a second mask having a third opening above the first separation region on the first mask;
Forming a second trench shallower than the first trench in the thickness direction from the surface of the second semiconductor layer located below the third opening;
Removing the second mask;
And filling the first trench and the second trench with an insulator.
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