JP2013038347A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、隣り合う端子が短絡しているか否かを検出することができる半導体装置に関する。 The present invention relates to a semiconductor device capable of detecting whether adjacent terminals are short-circuited.
半導体装置を電子装置の一部として使用するためには、半導体装置をプリント配線基板に実装する必要がある。一方、特許文献１には、チップが動作している状態での回路ブロックの電流を測定するための技術が記載されている。具体的には、回路ブロックごとに電源を供給するスイッチを設け、このスイッチの端子間電圧と、オン抵抗とに基づいて電流を算出する、というものである。 In order to use a semiconductor device as a part of an electronic device, it is necessary to mount the semiconductor device on a printed wiring board. On the other hand, Patent Document 1 describes a technique for measuring a current of a circuit block in a state where a chip is operating. Specifically, a switch for supplying power is provided for each circuit block, and the current is calculated based on the voltage between the terminals of the switch and the ON resistance.
半導体装置をプリント配線基板に実装する際に、隣り合う端子同士が短絡する可能性がある。特許文献１に記載の技術を、端子同士の短絡の検出に用いることも考えられる。しかし、半導体装置の端子のうちユーザが使用しない端子（以下、未使用端子と記載）が存在し、かつこの未使用端子がオープンのままである場合、特許文献１に記載の技術では、未使用端子とその隣に位置する端子が短絡したことを検出することは難しい。 When a semiconductor device is mounted on a printed wiring board, adjacent terminals may be short-circuited. It is also conceivable to use the technique described in Patent Document 1 for detecting a short circuit between terminals. However, when there is a terminal that is not used by the user (hereinafter referred to as an unused terminal) among the terminals of the semiconductor device, and this unused terminal remains open, the technique described in Patent Document 1 is not used. It is difficult to detect that a terminal and a terminal located next to it are short-circuited.
本発明によれば、複数の端子と、
前記複数の端子それぞれに設けられた短絡検出部と、
前記短絡検出部の設定を制御する制御部と、
を備え、
前記短絡検出部は、
一端が前記端子に接続する抵抗素子と、
前記抵抗素子の他端を電源及び接地の一方に選択的に接続させる電圧選択部と、
前記抵抗素子と前記端子の間に設けられたスイッチ素子と、
前記抵抗素子の前記一端の電圧を測定する電圧測定部と、
を有し、
前記制御部は、
前記スイッチ素子を制御する端子制御部と、
前記電圧選択部を制御する接続制御部と、
を有する半導体装置が提供される。
According to the present invention, a plurality of terminals;
A short circuit detector provided in each of the plurality of terminals;
A control unit for controlling the setting of the short-circuit detection unit;
With
The short circuit detector is
A resistance element having one end connected to the terminal;
A voltage selector for selectively connecting the other end of the resistance element to one of a power source and a ground;
A switch element provided between the resistance element and the terminal;
A voltage measuring unit for measuring the voltage at the one end of the resistance element;
Have
The controller is
A terminal control unit for controlling the switch element;
A connection control unit for controlling the voltage selection unit;
A semiconductor device is provided.
本発明によれば、隣り合う２つの端子が短絡した場合、抵抗素子の一端の電圧が、短絡していない場合と比べて異なる値を示す。抵抗素子の他端は電源又は接地の一方に接続されているため、２つの端子のいずれかがオープンである場合においても、上記した効果を得ることができる。従って、未使用端子がオープンのままである場合においても、未使用端子とその隣に位置する端子が短絡したことを検出することができる。 According to the present invention, when two adjacent terminals are short-circuited, the voltage at one end of the resistance element shows a different value compared to a case where the terminals are not short-circuited. Since the other end of the resistance element is connected to one of the power supply and the ground, the above-described effect can be obtained even when one of the two terminals is open. Therefore, even when the unused terminal remains open, it is possible to detect that the unused terminal and the terminal located adjacent thereto are short-circuited.
本発明によれば、未使用端子がオープンのままである場合においても、未使用端子とその隣に位置する端子が短絡したことを検出することができる。 According to the present invention, even when an unused terminal remains open, it is possible to detect that an unused terminal and a terminal located adjacent thereto are short-circuited.
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In all the drawings, the same reference numerals are given to the same components, and the description will be omitted as appropriate.
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置１０の構成を示す回路図である。半導体装置１０は、半導体チップをリードフレームやインターポーザに搭載し、その後封止樹脂で封止した構造を有している。半導体装置１０は、プリント配線基板に実装された状態で、電子装置の一部として機能する。半導体装置１０は、プリント配線基板に接続するための端子２００を有している。端子２００は、例えばリード、又はハンダボールである。
(First embodiment)
FIG. 1 is a circuit diagram showing a configuration of a semiconductor device 10 according to the first embodiment. The semiconductor device 10 has a structure in which a semiconductor chip is mounted on a lead frame or an interposer and then sealed with a sealing resin. The semiconductor device 10 functions as a part of the electronic device when mounted on the printed wiring board. The semiconductor device 10 has a
半導体装置１０を有する電子装置としては、例えば自動車などの車両制御装置がある。車両制御装置は、例えば車両のブレーキ制御やエンジン制御などを行うＥＣＵ（Electronic Control Unit）である。このような用途において、半導体装置１０をプリント配線基板に実装するときに、半導体装置１０の端子２００が互いに短絡していないか検出することは、電子装置の信頼性を高める上で望ましい。
As an electronic device having the semiconductor device 10, there is a vehicle control device such as an automobile. The vehicle control device is an ECU (Electronic Control Unit) that performs vehicle brake control, engine control, and the like, for example. In such an application, when the semiconductor device 10 is mounted on a printed wiring board, it is desirable to detect whether the
半導体装置１０は、複数の端子２００のほかに、短絡検出部、及び制御部を有している。
In addition to the plurality of
短絡検出部は、抵抗素子６２、電圧選択部６４、スイッチ素子６６、及び電圧測定回路７０を有している。抵抗素子６２は、一端が端子２００に接続している。電圧選択部６４は、抵抗素子６２の他端を電源及び接地の一方に選択的に接続させる。電圧選択部６４は、例えばマルチプレクサである。スイッチ素子６６は、例えば電界効果型トランジスタであり、抵抗素子６２と端子２００の間に設けられている。すなわちスイッチ素子６６は、抵抗素子６２と端子２００との間の接続をオン／オフする。電圧測定回路７０は、抵抗素子６２の一端（すなわち端子２００と接続する側の端部）の電圧を測定する。
The short circuit detection unit includes a resistance element 62, a voltage selection unit 64, a switch element 66, and a voltage measurement circuit 70. One end of the resistance element 62 is connected to the
制御部は、端子制御回路（端子制御部）２０及び接続制御回路（接続制御部）３０を備えている。端子制御回路２０は、スイッチ素子６６のオン／オフを制御する。接続制御回路３０は、電圧選択部６４を制御する。 The control unit includes a terminal control circuit (terminal control unit) 20 and a connection control circuit (connection control unit) 30. The terminal control circuit 20 controls on / off of the switch element 66. The connection control circuit 30 controls the voltage selection unit 64.
本実施形態において、半導体装置１０はさらに測定端子選択回路５０、選択制御回路４０、異常検出回路８０、出力端子２０２、及び記憶装置１２０を有している。 In the present embodiment, the semiconductor device 10 further includes a measurement terminal selection circuit 50, a selection control circuit 40, an abnormality detection circuit 80, an output terminal 202, and a storage device 120.
測定端子選択回路５０は、いずれの短絡検出回路６０を電圧測定回路７０に接続するかを選択する回路である。具体的には、測定端子選択回路５０は、短絡検出回路６０別に、スイッチ素子５２を有している。スイッチ素子５２は、例えば電界効果型トランジスタであり、抵抗素子６２の一端側と、電圧測定回路７０の間に設けられている。選択制御回路４０は、測定端子選択回路５０のスイッチ素子５２を制御する。 The measurement terminal selection circuit 50 is a circuit that selects which short-circuit detection circuit 60 is connected to the voltage measurement circuit 70. Specifically, the measurement terminal selection circuit 50 includes a switch element 52 separately from the short circuit detection circuit 60. The switch element 52 is, for example, a field effect transistor, and is provided between one end side of the resistance element 62 and the voltage measurement circuit 70. The selection control circuit 40 controls the switch element 52 of the measurement terminal selection circuit 50.
異常検出回路８０は、電圧測定回路７０が測定した電圧に基づいて、端子２００に短絡があるか否かを判断する。具体的には、異常検出回路８０は、電圧測定回路７０が測定した電圧が、端子２００に短絡が生じていないときの抵抗素子６２の一端側の電圧（以下、基準電圧と記載）に対して一定以上離れていたとき、端子２００に短絡が生じていると判断する。この判断の具体例については、後述する。出力端子２０２は、異常検出回路８０の判断結果を外部に出力する。
The abnormality detection circuit 80 determines whether or not there is a short circuit in the
記憶装置１２０は、電圧制御情報及び接続制御情報を、複数の端子２００別に記憶している。電圧制御情報は、電圧選択部６４が電源及び接地のいずれを抵抗素子６２の他端に接続すべきかを示している。接続制御情報は、スイッチ素子６６がオンすべきか否かを示している。また記憶装置１２０は、異常検出回路８０が判断に用いるための基準電圧も記憶している。
The storage device 120 stores voltage control information and connection control information for each of the plurality of
次に、本実施形態に係る半導体装置において、第１の端子２００−１と、第２の端子２００−２が短絡しているか否かを検出する方法について説明する。第１の端子２００−１は未使用端子でオープンのままであり、かつ第２の端子２００−２はプルダウンされている。さらに、第２の端子２００−２を介して第１の端子２００−１とは逆側に位置する第３の端子２００−３はプルアップされている場合を考える。 Next, in the semiconductor device according to the present embodiment, a method for detecting whether or not the first terminal 200-1 and the second terminal 200-2 are short-circuited will be described. The first terminal 200-1 is an unused terminal and remains open, and the second terminal 200-2 is pulled down. Further, consider a case where the third terminal 200-3 located on the opposite side of the first terminal 200-1 is pulled up via the second terminal 200-2.
半導体装置１０をプリント配線基板に実装する者（以下、ユーザと記載）は、あらかじめ、プリント配線基板に実装するときに処置した端子情報に基づいた制御用の情報をコード化して、記憶装置１２０へ書き込む。書き込まれた情報は、記憶装置１２０内の所定のアドレスに記憶される。なお、ここでの書き込みとは、例えば記憶装置１２０がフラッシュＥＥＰＲＯＭである場合、フラッシュＥＥＰＲＯＭへユーザーコードを書き込むことである。 A person who mounts the semiconductor device 10 on a printed wiring board (hereinafter referred to as a user) encodes information for control based on terminal information that has been processed when the semiconductor device 10 is mounted on the printed wiring board in advance to the storage device 120. Write. The written information is stored at a predetermined address in the storage device 120. Here, the writing means writing a user code in the flash EEPROM when the storage device 120 is a flash EEPROM, for example.
制御用の情報には、上記した電圧制御情報及び接続制御情報のほかに、選択制御回路４０が測定端子選択回路５０を制御するための情報も含まれている。記憶装置１２０に記憶されている情報のうち、接続制御情報は、データバス１２１を介して端子制御回路２０によって読み出され、電圧制御情報は、データバス１２２を介して接続制御回路３０に読み出される。また選択制御回路４０が測定端子選択回路５０を制御するための情報は、データバス１２３を介して選択制御回路４０に読み出される。 The control information includes information for the selection control circuit 40 to control the measurement terminal selection circuit 50 in addition to the voltage control information and connection control information described above. Of the information stored in the storage device 120, the connection control information is read by the terminal control circuit 20 via the data bus 121, and the voltage control information is read to the connection control circuit 30 via the data bus 122. . Information for the selection control circuit 40 to control the measurement terminal selection circuit 50 is read to the selection control circuit 40 via the data bus 123.
またユーザは、記憶装置１２０に、異常検出回路８０が異常の有無を判断するための基準電圧を書き込む。この基準電圧は、データバス１２４を介して異常検出回路８０に読み出される。 In addition, the user writes a reference voltage for the abnormality detection circuit 80 to determine whether there is an abnormality in the storage device 120. This reference voltage is read to the abnormality detection circuit 80 via the data bus 124.
そして端子制御回路２０は、記憶装置１２０から読み出した接続制御情報に基づいて、複数の短絡検出回路６０それぞれについて、隣接端子処置信号Ａを生成し、生成した隣接端子処置信号Ａをスイッチ素子６６のゲート電極に印加することにより、スイッチ素子６６を制御する。 Then, the terminal control circuit 20 generates the adjacent terminal treatment signal A for each of the plurality of short circuit detection circuits 60 based on the connection control information read from the storage device 120, and the generated adjacent terminal treatment signal A of the switch element 66. The switch element 66 is controlled by applying the voltage to the gate electrode.
また接続制御回路３０は、記憶装置１２０から読み出した電圧制御情報に基づいて、複数の短絡検出回路６０それぞれについて、電圧負荷極性信号Ｂを生成し、生成した電圧負荷極性信号Ｂを電圧選択部６４に入力することにより、電圧選択部６４を制御する。 Further, the connection control circuit 30 generates the voltage load polarity signal B for each of the plurality of short circuit detection circuits 60 based on the voltage control information read from the storage device 120, and the generated voltage load polarity signal B is used as the voltage selection unit 64. To control the voltage selection unit 64.
さらに選択制御回路４０は、記憶装置１２０から読み出した情報に基づいて、複数のスイッチ素子５２に入力すべき測定対象端子指定信号Ｃを生成し、生成した測定対象端子指定信号Ｃをスイッチ素子５２のゲート電極に入力することにより、いずれの短絡検出回路６０における電圧測定を行うかを制御する。 Further, the selection control circuit 40 generates the measurement target terminal designation signal C to be input to the plurality of switch elements 52 based on the information read from the storage device 120, and the generated measurement target terminal designation signal C is transmitted to the switch element 52. By inputting to the gate electrode, it is controlled which of the short-circuit detection circuits 60 performs voltage measurement.
例えば図１に示す例では、第１の端子２００−１のスイッチ素子６６はＯＮされ、第２の端子２００−２のスイッチ素子６６はＯＮされ、第３の端子２００−３はＯＦＦされる。また第１の端子２００−１の抵抗素子６２は、他端が電源に接続され、第２の端子２００−２の抵抗素子６２は、他端が電源に接続され、第３の端子２００−３の抵抗素子６２は、他端が接地される。そして測定端子選択回路５０のスイッチ素子５２のうち、第２の端子２００−２の抵抗素子６２の一端に接続しているスイッチ素子５２のみがＯＮされ、他のスイッチ素子５２はＯＦＦされる。 For example, in the example shown in FIG. 1, the switch element 66 of the first terminal 200-1 is turned on, the switch element 66 of the second terminal 200-2 is turned on, and the third terminal 200-3 is turned off. The other end of the resistance element 62 of the first terminal 200-1 is connected to the power source, and the other end of the resistance element 62 of the second terminal 200-2 is connected to the power source, and the third terminal 200-3. The other end of the resistance element 62 is grounded. Of the switch elements 52 of the measurement terminal selection circuit 50, only the switch element 52 connected to one end of the resistance element 62 of the second terminal 200-2 is turned on, and the other switch elements 52 are turned off.
このような状態において、第１の端子２００−１と第２の端子２００−２の間に短絡が生じると、第２の端子２００−２に接続している抵抗素子６２の一端側の電圧は、短絡が生じていない場合（すなわち記憶装置１２０が記憶している基準電圧）とは異なる値を示す。従って、異常検出回路８０は、第１の端子２００−１と第２の端子２００−２の間に短絡が生じたことを検出できる。この検出結果は、異常がない場合も含め、出力端子２０２を介して外部に出力される。 In such a state, when a short circuit occurs between the first terminal 200-1 and the second terminal 200-2, the voltage on one end side of the resistance element 62 connected to the second terminal 200-2 is This indicates a value different from the case where no short circuit occurs (that is, the reference voltage stored in the storage device 120). Therefore, the abnormality detection circuit 80 can detect that a short circuit has occurred between the first terminal 200-1 and the second terminal 200-2. This detection result is output to the outside through the output terminal 202 even when there is no abnormality.
なお、第１の端子２００−１の短絡検出回路６０において、抵抗素子６２は接地され、第２の端子２００−２の短絡検出回路６０において、抵抗素子６２が電源に接続されても良い。逆に、第１の端子２００−１の短絡検出回路６０において、抵抗素子６２が電源に接続され、第２の端子２００−２の短絡検出回路６０において、抵抗素子６２が接地されても良い。 In the short circuit detection circuit 60 of the first terminal 200-1, the resistance element 62 may be grounded, and in the short circuit detection circuit 60 of the second terminal 200-2, the resistance element 62 may be connected to a power source. Conversely, in the short circuit detection circuit 60 of the first terminal 200-1, the resistance element 62 may be connected to the power source, and in the short circuit detection circuit 60 of the second terminal 200-2, the resistance element 62 may be grounded.
一方、第２の端子２００−２がプルアップされている場合、第１の端子２００−１のスイッチ素子６６はＯＮされ、第２の端子２００−２のスイッチ素子６６はＯＮされ、第３の端子２００−３はＯＦＦされる。また第１の端子２００−１の抵抗素子６２は、他端が接地に接続され、第２の端子２００−２の抵抗素子６２は、他端が接地に接続され、第３の端子２００−３の抵抗素子６２は、他端が接地される。そして測定端子選択回路５０のスイッチ素子５２のうち、第２の端子２００−２の抵抗素子６２の一端に接続しているスイッチ素子５２のみがＯＮされ、他のスイッチ素子５２はＯＦＦされる。 On the other hand, when the second terminal 200-2 is pulled up, the switch element 66 of the first terminal 200-1 is turned on, the switch element 66 of the second terminal 200-2 is turned on, and the third terminal 200-2 is turned on. The terminal 200-3 is turned off. Further, the other end of the resistance element 62 of the first terminal 200-1 is connected to the ground, and the other end of the resistance element 62 of the second terminal 200-2 is connected to the ground, and the third terminal 200-3. The other end of the resistance element 62 is grounded. Of the switch elements 52 of the measurement terminal selection circuit 50, only the switch element 52 connected to one end of the resistance element 62 of the second terminal 200-2 is turned on, and the other switch elements 52 are turned off.
このような状態においても、第１の端子２００−１と第２の端子２００−２の間に短絡が生じると、第２の端子２００−２に接続している抵抗素子６２の一端側の電圧は、短絡が生じていない場合（すなわち記憶装置１２０が記憶している基準電圧）とは異なる値を示す。従って、異常検出回路８０は、第１の端子２００−１と第２の端子２００−２の間に短絡が生じたことを検出できる。 Even in such a state, when a short circuit occurs between the first terminal 200-1 and the second terminal 200-2, the voltage on one end side of the resistance element 62 connected to the second terminal 200-2. Indicates a value different from that when no short circuit occurs (that is, the reference voltage stored in the storage device 120). Therefore, the abnormality detection circuit 80 can detect that a short circuit has occurred between the first terminal 200-1 and the second terminal 200-2.
なお、この場合においても、第１の端子２００−１の短絡検出回路６０において、抵抗素子６２は接地され、第２の端子２００−２の短絡検出回路６０において、抵抗素子６２が電源に接続されても良い。逆に、第１の端子２００−１の短絡検出回路６０において、抵抗素子６２が電源に接続され、第２の端子２００−２の短絡検出回路６０において、抵抗素子６２が接地されても良い。 Even in this case, in the short circuit detection circuit 60 of the first terminal 200-1, the resistance element 62 is grounded, and in the short circuit detection circuit 60 of the second terminal 200-2, the resistance element 62 is connected to the power source. May be. Conversely, in the short circuit detection circuit 60 of the first terminal 200-1, the resistance element 62 may be connected to the power source, and in the short circuit detection circuit 60 of the second terminal 200-2, the resistance element 62 may be grounded.
以上、本実施形態によれば、未使用端子がオープンのままである場合においても、未使用端子とその隣に位置する端子が短絡したことを検出することができる。 As described above, according to the present embodiment, even when the unused terminal remains open, it is possible to detect that the unused terminal and the terminal located adjacent thereto are short-circuited.
（第２の実施形態）
図２は、第２の実施形態に係る半導体装置１０の構成を示す回路図である。本実施形態に係る半導体装置１０は、以下の点を除いて、第１の実施形態に係る半導体装置１０と同様の構成である。
(Second Embodiment)
FIG. 2 is a circuit diagram showing a configuration of the semiconductor device 10 according to the second embodiment. The semiconductor device 10 according to the present embodiment has the same configuration as the semiconductor device 10 according to the first embodiment except for the following points.
まず、端子制御回路２０、接続制御回路３０、及び選択制御回路４０の代わりに、シフトレジスタ１４０を有している。シフトレジスタ１４０は、端子２００別に設けられており、直列に接続されている。そして記憶装置１２０と最初のシフトレジスタ１４０の間には、一次格納レジスタ１３０が設けられている。一次格納レジスタ１３０と記憶装置１２０は、一本のデータバス１２５によって接続されている。
First, a shift register 140 is provided instead of the terminal control circuit 20, the connection control circuit 30, and the selection control circuit 40. The shift register 140 is provided for each terminal 200 and is connected in series. A
シフトレジスタ１４０に入力される情報は、例えば最初のビットが隣接端子処置信号Ａに対応しており、２番目のビットが電圧負荷極性信号Ｂに対応しており、３番目のビットが測定対象端子指定信号Ｃに対応している。最初のビットすなわち隣接端子処置信号Ａが１の場合、スイッチ素子６６はオンする。２番目のビットすなわち電圧負荷極性信号Ｂが１の場合、電圧選択部６４は抵抗素子６２の他端を電源に接続する。３番目のビットすなわち測定対象端子指定信号Ｃが１の場合、スイッチ素子５２はオンする。 The information input to the shift register 140 includes, for example, the first bit corresponding to the adjacent terminal treatment signal A, the second bit corresponding to the voltage load polarity signal B, and the third bit corresponding to the measurement target terminal. Corresponds to the designation signal C. When the first bit, that is, the adjacent terminal treatment signal A is 1, the switch element 66 is turned on. When the second bit, that is, the voltage load polarity signal B is 1, the voltage selection unit 64 connects the other end of the resistance element 62 to the power source. When the third bit, that is, the measurement target terminal designation signal C is 1, the switch element 52 is turned on.
そして図２に示す例では、記憶装置１２０から一次格納レジスタ１３０に読み出される信号は、「１，１，０」となる。このため、第１の端子２００−１に対応するシフトレジスタ１４０−１には、「１，１，０」が入力され、第２の端子２００−２に対応するシフトレジスタ１４０−２には、「１，１，１」が入力され、第３の端子２００−３に対応するシフトレジスタには、「０，０，０」が入力される。
In the example illustrated in FIG. 2, the signal read from the storage device 120 to the
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、記憶装置１２０に接続するデータバスを少なくすることができるため、半導体装置１０の配線の設計が容易になる。この効果は、記憶装置１２０の近傍に一次格納レジスタ１３０を設けたり、シフトレジスタ１４０を端子２００の近傍に設けることで、さらに大きくなる。
Also according to this embodiment, the same effect as that of the first embodiment can be obtained. In addition, since the number of data buses connected to the storage device 120 can be reduced, the wiring of the semiconductor device 10 can be easily designed. This effect is further increased by providing the
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。 As mentioned above, although embodiment of this invention was described with reference to drawings, these are the illustrations of this invention, Various structures other than the above are also employable.
１０ 半導体装置
２０ 端子制御回路
３０ 接続制御回路
４０ 選択制御回路
５０ 測定端子選択回路
５２ スイッチ素子
６０ 短絡検出回路
６２ 抵抗素子
６４ 電圧選択部
６６ スイッチ素子
７０ 電圧測定回路
８０ 異常検出回路
１２０ 記憶装置
１２１ データバス
１２２ データバス
１２３ データバス
１２４ データバス
１２５ データバス
１３０ 一次格納レジスタ
１４０ シフトレジスタ
２００ 端子
２０２ 出力端子
DESCRIPTION OF SYMBOLS 10 Semiconductor device 20 Terminal control circuit 30 Connection control circuit 40 Selection control circuit 50 Measurement terminal selection circuit 52 Switch element 60 Short circuit detection circuit 62 Resistance element 64 Voltage selection part 66 Switch element 70 Voltage measurement circuit 80 Abnormality detection circuit 120 Storage device 121 Data Bus 122 Data bus 123 Data bus 124 Data bus 125
Claims (5)
前記複数の端子それぞれに設けられた短絡検出部と、
前記短絡検出部の設定を制御する制御部と、
を備え、
前記短絡検出部は、
一端が前記端子に接続する抵抗素子と、
前記抵抗素子の他端を電源及び接地の一方に選択的に接続させる電圧選択部と、
前記抵抗素子と前記端子の間に設けられたスイッチ素子と、
前記抵抗素子の前記一端の電圧を測定する電圧測定部と、
を有し、
前記制御部は、
前記スイッチ素子を制御する端子制御部と、
前記電圧選択部を制御する接続制御部と、
を有する半導体装置。 Multiple terminals,
A short circuit detector provided in each of the plurality of terminals;
A control unit for controlling the setting of the short-circuit detection unit;
With
The short circuit detector is
A resistance element having one end connected to the terminal;
A voltage selector for selectively connecting the other end of the resistance element to one of a power source and a ground;
A switch element provided between the resistance element and the terminal;
A voltage measuring unit for measuring the voltage at the one end of the resistance element;
Have
The controller is
A terminal control unit for controlling the switch element;
A connection control unit for controlling the voltage selection unit;
A semiconductor device.
前記電圧選択部が電源及び接地のいずれを前記抵抗素子の前記他端に接続すべきかを示す電圧制御情報、及び前記スイッチ素子がオンすべきか否かを示す接続制御情報を、前記複数の端子別に記憶する制御情報記憶部をさらに備える半導体装置。 The semiconductor device according to claim 1,
Voltage control information indicating whether the voltage selection unit should connect a power source or ground to the other end of the resistance element, and connection control information indicating whether the switch element should be turned on, for each of the plurality of terminals. A semiconductor device further comprising a control information storage unit for storing.
前記端子制御部及び前記接続制御部は、前記端子別に設けられたシフトレジスタであり、
前記複数の端子それぞれの前記シフトレジスタは直列に接続されており、
前記制御情報記憶部と最初の前記シフトレジスタの間に設けられた一次格納レジスタを備える半導体装置。 The semiconductor device according to claim 2,
The terminal control unit and the connection control unit are shift registers provided for each of the terminals,
The shift register of each of the plurality of terminals is connected in series,
A semiconductor device comprising a primary storage register provided between the control information storage unit and the first shift register.
第１の前記端子はオープンであり、かつ前記第１の端子の隣に位置する第２の前記端子はプルアップされており、
前記第１の端子の前記電圧選択部は、前記第１の端子に対応する前記抵抗素子の前記他端を接地させ、
前記第２の端子の前記電圧選択部は、前記第２の端子に対応する前記抵抗素子の前記他端を接地させる半導体装置。 The semiconductor device according to claim 1,
The first terminal is open and the second terminal located next to the first terminal is pulled up;
The voltage selection unit of the first terminal grounds the other end of the resistance element corresponding to the first terminal;
The semiconductor device in which the voltage selection unit of the second terminal grounds the other end of the resistance element corresponding to the second terminal.
第１の前記端子はオープンであり、かつ前記第１の端子の隣に位置する第２の前記端子はプルダウンされており、
前記第１の端子の前記電圧選択部は、前記第１の端子に対応する前記抵抗素子の前記他端を電源に接続させ、
前記第２の端子の前記電圧選択部は、前記第２の端子に対応する前記抵抗素子の前記他端を電源に接続させる半導体装置。 The semiconductor device according to claim 1,
The first terminal is open, and the second terminal located next to the first terminal is pulled down;
The voltage selection unit of the first terminal connects the other end of the resistance element corresponding to the first terminal to a power source,
The voltage selection unit of the second terminal is a semiconductor device that connects the other end of the resistance element corresponding to the second terminal to a power source.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011175318A JP2013038347A (en) | 2011-08-10 | 2011-08-10 | Semiconductor device |
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| JP2013038347A true JP2013038347A (en) | 2013-02-21 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019013076A (en) * | 2017-06-29 | 2019-01-24 | 富士電機株式会社 | Control circuit of switching power source device |
| CN109314082A (en) * | 2016-06-14 | 2019-02-05 | 索尼公司 | Circuit element, storage device, electronic equipment, the method for writing information to the method in circuit element and reading information from circuit element |
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2011
- 2011-08-10 JP JP2011175318A patent/JP2013038347A/en not_active Withdrawn
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