JP2013034298A - Dc/dc converter and power supply module - Google Patents
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Abstract
Description
本発明は、DC/DC変換器及び電源モジュールに関する。 The present invention relates to a DC / DC converter and a power supply module.
携帯電話やパソコンなどに搭載される回路は、充電池や外部電源などの電源から電力の供給を受けて駆動する。このような回路は、正常に駆動できる電圧範囲(耐圧)が決まっている。電源の出力電圧は、回路の耐圧より大きい場合が多い。従って、回路に電力を供給する場合は、電源と回路との間に電源の出力電圧を降圧する電圧変換器が必要となる。 A circuit mounted on a mobile phone or a personal computer is driven by receiving power from a power source such as a rechargeable battery or an external power source. Such a circuit has a voltage range (withstand voltage) that can be normally driven. The output voltage of the power supply is often larger than the withstand voltage of the circuit. Therefore, when power is supplied to the circuit, a voltage converter that steps down the output voltage of the power supply is required between the power supply and the circuit.
DC電源の出力電圧を降圧してDC電圧を出力する場合は、DC/DC変換器が用いられる。DC/DC変換器としては、インダクタ等の磁性材料を使用するDC/DC変換器や、スイッチ及びキャパシタを組み合わせたスイッチトキャパシタDC/DC変換器等が知られている。磁性材料を使用するDC/DC変換器の場合、磁性材料が放射する磁束を考慮にいれた回路設計が必要となり、回路設計が複雑になるという問題がある。一方、スイッチトキャパシタDC/DC変換器の場合は、磁束が発生しないことや、スイッチとキャパシタとで構成されるため1チップ化が実現可能であること等の利点がある。 When the output voltage of the DC power source is stepped down to output a DC voltage, a DC / DC converter is used. As the DC / DC converter, a DC / DC converter using a magnetic material such as an inductor, a switched capacitor DC / DC converter in which a switch and a capacitor are combined, and the like are known. In the case of a DC / DC converter using a magnetic material, there is a problem that circuit design is required in consideration of the magnetic flux radiated from the magnetic material, and the circuit design is complicated. On the other hand, in the case of a switched capacitor DC / DC converter, there are advantages such that no magnetic flux is generated and that a single chip can be realized because it is composed of a switch and a capacitor.
スイッチトキャパシタDC/DC変換器(以下「SC変換器」と称する。)は、スイッチ及びキャパシタの構成等によって直並列方式などいくつかの方式に分類される。例えば、直並列方式のSC変換器は、複数のキャパシタを直列接続にして充電し、その後並列接続に切り替えて放電を行うことで、入力電圧よりも低い電圧に変換して出力する。複数のキャパシタの個数をN個とすると、直並列方式では、SC変換器に入力される入力電圧をm/N (1<m≦N)倍に降圧して出力できる。 Switched capacitor DC / DC converters (hereinafter referred to as “SC converters”) are classified into several systems such as a series-parallel system depending on the configuration of the switches and capacitors. For example, a serial-parallel SC converter charges a plurality of capacitors connected in series, then switches to a parallel connection and discharges, thereby converting to a voltage lower than the input voltage and outputting. When the number of capacitors is N, in the serial-parallel system, the input voltage input to the SC converter can be stepped down by m / N (1 <m ≦ N) times and output.
しかしながら直並列方式のSC変換器は、降圧の分解能をあげる、すなわち上述したm/N倍のNの値を大きくするためには、キャパシタの個数Nを増やさなければならない。キャパシタは、スイッチと比較して素子が大きいため、キャパシタの個数を増やすとSC変換器の回路規模が大きくなるという問題がある。 However, the serial-parallel SC converter has to increase the number N of capacitors in order to increase the step-down resolution, that is, to increase the above-mentioned m / N times N value. Since the capacitor has a larger element than the switch, there is a problem that the circuit scale of the SC converter increases when the number of capacitors is increased.
そこで、特許文献1には、スイッチの切り替え方を変えることで、N個のキャパシタでの入力電圧に対し、出力電圧を1/2n−1倍降圧する(n≦N)SC変換器が開示されている。特許文献1に開示されるSC変換器は、2の累乗分の1を掛け合わせた電圧で、N個のキャパシタを充電することで、入力電圧に対し出力電圧を2m−1/2n−1倍降圧することができる(n,m≦N)。
Therefore,
直並列方式のSC変換器は、充電及び放電の2ステップを繰り返し行う。一方、特許文献1に開示されるSC変換器は、N+1ステップかけて2の累乗分の1を掛け合わせた電圧で、N個のキャパシタを充電する。特許文献1に開示されるSC変換器は、降圧比によっては、スイッチ及びキャパシタで構成される回路の後段に設けられるレギュレータでの電力損失が大きくなる場合があり、その場合に、SC変換器の電力変換効率が低下するという問題がある。
A serial-parallel SC converter repeatedly performs two steps of charging and discharging. On the other hand, the SC converter disclosed in
本発明は、上述の点を鑑みてなされたものであり、電力変換効率を向上させることができるDC/DC変換器及び電源モジュールを提供するものである。 The present invention has been made in view of the above points, and provides a DC / DC converter and a power supply module that can improve power conversion efficiency.
本発明に係るDC/DC変換器は、入力電圧Vinに対し出力電圧Vout=(s/r)×Vinを出力するDC/DC変換器であって、N個のキャパシタと、3N−2個のスイッチと、を備え、前記3N−2個のスイッチのオンオフを切り替えることにより、r≦2(N−1)の場合、前記入力電圧Vinの2(N−1)分の1の整数倍を掛け合わせた電圧で、前記N個のキャパシタを充電し、r≦Tri(N+1)(Tri(x)はトリボナッチ数列)の場合、前記入力電圧VinのTri(N+1)分の1の整数倍を掛け合わせた電圧で、前記N個のキャパシタを充電し、r≦Fib(N+1)(Fib(x)はフィボナッチ数列)の場合、前記入力電圧VinのFib(N+1)分の1の整数倍を掛け合わせた電圧で、前記N個のキャパシタを充電し、r≦Nの場合、前記入力電圧VinのN分の1を掛け合わせた電圧で、前記N個のキャパシタを充電し、該第1〜第Nキャパシタの充電電圧を単独にもしくはいくつか加算して、前記出力電圧Voutを生成することを特徴とする。 The DC / DC converter according to the present invention is a DC / DC converter that outputs an output voltage Vout = (s / r) × Vin with respect to an input voltage Vin, and includes N capacitors, 3N−2 And by switching on and off the 3N-2 switches, when r ≦ 2 (N−1) , the input voltage Vin is multiplied by an integral multiple of 1/2 (N−1). The N capacitors are charged with the combined voltage. When r ≦ Tri (N + 1) (Tri (x) is a tribonacci number sequence), the input voltage Vin is multiplied by an integral multiple of 1 / Tri (N + 1). The N capacitors are charged at a predetermined voltage, and when r ≦ Fib (N + 1) (Fib (x) is a Fibonacci sequence), the input voltage Vin is multiplied by an integral multiple of 1 / Fib (N + 1). The N keys The capacitor is charged, and when r ≦ N, the N capacitors are charged with a voltage obtained by multiplying 1 / N of the input voltage Vin, and the charging voltages of the first to Nth capacitors are set individually or The output voltage Vout is generated by adding several.
また、本発明に係るDC/DC変換器は、入力電圧Vinに対し出力電圧Vout=(s/r)×Vinを生成するDC/DC変換器であって、N個のキャパシタと、3N−2個のスイッチと、前記N個のキャパシタ及び前記3N−2個のスイッチによって降圧した前記出力電圧をさらに降圧して出力するレギュレータと、を備え、前記3N−2個のスイッチのオンオフを切り替えることにより、r≦2(N−1)の場合、前記入力電圧Vinの2(N−1)分の1の整数倍を掛け合わせた電圧で、前記N個のキャパシタを充電し、r≦Tri(N+1)(Tri(x)はトリボナッチ数列)の場合、前記入力電圧VinのTri(N+1)分の1の整数倍を掛け合わせた電圧で、前記N個のキャパシタを充電し、r≦Fib(N+1)(Fib(x)はフィボナッチ数列)の場合、前記入力電圧VinのFib(N+1)分の1の整数倍を掛け合わせた電圧で、前記N個のキャパシタを充電し、r≦Nの場合、前記入力電圧VinのN分の1を掛け合わせた電圧で、前記N個のキャパシタを充電し、該第1〜第Nキャパシタの充電電圧を単独にもしくはいくつか加算して、前記出力電圧Voutを生成することを特徴とする。 The DC / DC converter according to the present invention is a DC / DC converter that generates an output voltage Vout = (s / r) × Vin with respect to an input voltage Vin, and includes N capacitors, 3N−2 And a regulator that further lowers and outputs the output voltage stepped down by the N capacitors and the 3N-2 switches, and switching on and off the 3N-2 switches. , R ≦ 2 (N−1) , the N capacitors are charged with a voltage obtained by multiplying the input voltage Vin by an integral multiple of 2 (N−1) and r ≦ Tri (N + 1). ) (Tri (x) is a Tribonacci sequence), the N capacitors are charged with a voltage obtained by multiplying the input voltage Vin by an integral multiple of 1 / Tri (N + 1), and r ≦ Fib (N + 1) (F ib (x) is a Fibonacci sequence), the N capacitors are charged with a voltage obtained by multiplying the input voltage Vin by an integer multiple of Fib (N + 1). If r ≦ N, the input The N capacitors are charged with a voltage obtained by multiplying 1 / N of the voltage Vin, and the output voltage Vout is generated by adding the charging voltages of the first to Nth capacitors individually or in some number. It is characterized by that.
また、本発明に係る電源モジュールは、入力電圧Vinを生成する電源と、入力電圧Vinに対し出力電圧Vout=(s/r)×Vinを生成するDC/DC変換器と、を備え、前記DC/DC変換器は、N個のキャパシタと、3N−2個のスイッチと、前記N個のキャパシタ及び前記3N−2個のスイッチによって降圧した前記出力電圧をさらに降圧して出力するレギュレータと、を備え、前記3N−2個のスイッチのオンオフを切り替えることにより、r≦2(N−1)の場合、前記入力電圧Vinの2(N−1)分の1の整数倍を掛け合わせた電圧で、前記N個のキャパシタを充電し、r≦Tri(N+1)(Tri(x)はトリボナッチ数列)の場合、前記入力電圧VinのTri(N+1)分の1の整数倍を掛け合わせた電圧で、前記N個のキャパシタを充電し、r≦Fib(N+1)(Fib(x)はフィボナッチ数列)の場合、前記入力電圧VinのFib(N+1)分の1の整数倍を掛け合わせた電圧で、前記N個のキャパシタを充電し、r≦Nの場合、前記入力電圧VinのN分の1を掛け合わせた電圧で、前記N個のキャパシタを充電し、該第1〜第Nキャパシタの充電電圧を単独にもしくはいくつか加算して、前記出力電圧Voutを生成することを特徴とする。 The power supply module according to the present invention includes a power supply that generates the input voltage Vin, and a DC / DC converter that generates an output voltage Vout = (s / r) × Vin with respect to the input voltage Vin, and the DC The / DC converter includes N capacitors, 3N-2 switches, and a regulator that further steps down and outputs the output voltage stepped down by the N capacitors and the 3N-2 switches. And by switching on and off the 3N-2 switches, when r ≦ 2 (N−1) , a voltage obtained by multiplying the input voltage Vin by an integral multiple of 1 / (N−1). When the N capacitors are charged and r ≦ Tri (N + 1) (Tri (x) is a Tribonacci sequence), the input voltage Vin is multiplied by an integral multiple of 1 / Tri (N + 1). In the case of charging the N capacitors and r ≦ Fib (N + 1) (Fib (x) is a Fibonacci sequence), the input voltage Vin is multiplied by an integral multiple of 1 / Fib (N + 1). The N capacitors are charged. When r ≦ N, the N capacitors are charged with a voltage obtained by multiplying 1 / N of the input voltage Vin, and the charging voltages of the first to Nth capacitors are charged. The output voltage Vout is generated by adding a few or several.
本発明によれば、DC/DC変換器及び電源モジュールの電力変換効率を向上させることができる。 ADVANTAGE OF THE INVENTION According to this invention, the power conversion efficiency of a DC / DC converter and a power supply module can be improved.
(第1実施形態)
図1を用いて、本実施形態に係る電源モジュール1を説明する。電源モジュール1は、電源11、スイッチトキャパシタ部12、レギュレータ13、及び制御部14を備えている。電源モジュール1は、負荷回路Rに接続される。電源モジュール1は、負荷回路Rに電力を供給する。
(First embodiment)
A
電源11は、例えばバッテリーなどの充電池であり、スイッチトキャパシタ部12に電圧Vinを供給する。
The
スイッチトキャパシタ部12は、複数のスイッチ及び複数のキャパシタで構成される回路である。電源11から供給される電圧Vin(以下、「入力電圧Vin」とする)をs/r倍に降圧した出力電圧Voutをレギュレータ13に出力する。レギュレータ13は、出力電圧Voutをさらに降圧し、一定電圧Vを生成する。制御部14は、スイッチトキャパシタ部12のスイッチを制御し、スイッチトキャパシタ部12の状態を遷移させる。また、制御部14は、スイッチの制御方法を変えることで、降圧比(s/r)を可変に制御する。スイッチトキャパシタ部12、レギュレータ13及び制御部14をあわせてDC/DC変換器とする。スイッチトキャパシタ部12及びレギュレータ13の詳細については後述する。
The switched
負荷回路Rは、電源モジュール1が電力を供給する回路である。例えば、電源モジュール1が携帯電話に搭載される場合、負荷回路Rは、例えば画像処理回路や通信回路など、携帯電話の機能を実現する回路である。
The load circuit R is a circuit that supplies power from the
図2を用いてスイッチトキャパシタ部12の詳細を説明する。図2に示すように、スイッチトキャパシタ部12は、複数のキャパシタ及び複数のスイッチを有する。スイッチトキャパシタ部12は、入力電圧Vinが印可される入力側正極端子Vin+及び入力側負極端子Vin−、出力電圧Voutが印可される出力側正極端子Vout+及び出力側負極端子Vout−を備える。
Details of the switched
スイッチトキャパシタ部12は、第1〜第NキャパシタC1〜CNを有する。第1〜第NキャパシタC1〜CNは、後述する複数のスイッチを介してそれぞれが直列・並列に接続される。第1〜第NキャパシタC1〜CNは、いずれも容量値が等しいものとする。ただし、各キャパシタC1〜CNの充電電圧が異なる場合は、各キャパシタC1〜CNの容量値が異なる方が電力変換効率が向上するときがある。したがって、第1〜第NキャパシタC1〜CNの容量値については、全て等しい値の場合に限定されない。
The switched
スイッチトキャパシタ部12は、一端が第n(n=1,2,・・・,N−1)キャパシタCnの一端に接続され、他端が第n+1キャパシタCn+1に接続された第1nスイッチS1nを有する第1スイッチ群を備える。第11スイッチS11は、一端が第1キャパシタC1の一端に、他端が第2キャパシタC2の一端に接続される。同様に、第1N−1スイッチS1N−1は、一端が第N−1キャパシタCN−1の一端に、他端が第NキャパシタCNの一端に接続される。
The switched
スイッチトキャパシタ部12は、一端が第nキャパシタCnの他端に接続された第2nスイッチS2nを有する第2スイッチ群を有する。第2nスイッチS2nの他端同士は互いに接続される。第21スイッチS21は、一端が第1キャパシタC1の他端に、他端が第22〜第2N−1スイッチS22〜S2N−1スイッチの他端に接続される。
The switched
スイッチトキャパシタ部12は、一端が第nキャパシタCnの他端に接続され、他端が第n+1キャパシタCn+1の一端に接続された第3nスイッチを有する第3スイッチ群を備える。第31スイッチS31は、一端が第1キャパシタC1の他端に接続され、他端が第2キャパシタC2の一端に接続される。
The switched
スイッチトキャパシタ部12は、一端が入力側正極端子Vin+に接続され、他端が第1キャパシタC1の一端に接続される第4スイッチS4を備える。上述した第1〜第3スイッチ群及び第4スイッチS4は、図1に示す制御部14によってオン/オフが制御される。
The switched
スイッチトキャパシタ部12の入力側負極端子Vin−は、第2スイッチ群の第2nスイッチS2nの他端に接続される。出力側正極端子Vout+は、第NキャパシタCNの一端に接続される。出力側負極端子Vout−は、第NキャパシタCNの他端に接続される。
The input-side negative terminal Vin− of the switched
続いて、スイッチトキャパシタ部12の動作について説明する。後段の負荷回路Rによってスイッチトキャパシタ部12に求められる降圧比は異なる。本実施形態に係るスイッチトキャパシタ部12は、求められる降圧比1/rに応じて、異なる4つのモードで動作する。
Next, the operation of the switched
(デジタル選択モード)
スイッチトキャパシタ部12の降圧比が1/rであるとする。rが、r≦2(N−1)である場合、制御部14は、デジタル選択モードで動作するようスイッチトキャパシタ部12を制御する。この場合、制御部14は、第1〜第3スイッチ群及び第4スイッチS4のオン/オフを切り替えることで、入力電圧Vinの2(N−1)分の1の整数倍を掛け合わせた電圧で、第1〜第NキャパシタC1〜CNを充電する。
(Digital selection mode)
It is assumed that the step-down ratio of the switched
具体的には、第1〜第NキャパシタC1〜CNが直列接続され、この第1〜第NキャパシタC1〜CNの両端に入力電圧Vinが印可される第1期間と、直列接続された第j〜第NキャパシタCj〜CNと、第j−1キャパシタCj−1とが並列接続される第j期間(j=2〜N−1)と、第N−1キャパシタCN−1と第NキャパシタCNとが並列接続される第N期間と、を繰り返すように、制御部14は各スイッチを制御する。
Specifically, the first to Nth capacitors C1 to CN are connected in series, and the first period in which the input voltage Vin is applied to both ends of the first to Nth capacitors C1 to CN, and the jth connected in series. -Jth period (j = 2 to N-1) in which the Nth capacitor Cj to CN and the j-1 capacitor Cj-1 are connected in parallel, the N-1 capacitor CN-1 and the Nth capacitor CN. The
以下、説明を簡略化するため、N=4の場合について説明する。つまり、スイッチトキャパシタ部12に求められる降圧比が1/8以上である場合、スイッチトキャパシタ部12は、デジタル選択モードで動作する。
Hereinafter, in order to simplify the description, a case where N = 4 will be described. That is, when the step-down ratio required for the switched
図3は、N=4の場合のスイッチトキャパシタ部12を示す図である。ここでは、スイッチトキャパシタ部12が、第1〜第4期間を繰り返すことで、入力電圧Vinを1/8倍に降圧した出力電圧Vout=1/8Vinを生成する場合について説明する。なお、制御部14は、図示しない内部クロックまたは外部から供給されるクロックに基づき第1〜第4期間を切り替えるようスイッチトキャパシタ部12を制御する。
FIG. 3 is a diagram illustrating the switched
(第1期間)
まず、第1期間の間、全てのキャパシタC1〜C4が直列接続される。直列接続された第1〜第4キャパシタC1〜C4の両端に入力電圧Vinが印可され、第1〜第4キャパシタC1〜C4が入力電圧Vinで充電される。具体的には、制御部14が第4スイッチS4及び第3スイッチ群をオンし、第1スイッチ群及び第2スイッチ群をオフするようスイッチトキャパシタ部12を制御することで、第1〜第4キャパシタC1〜C4を直列接続し、両端に入力電圧Vinを印可する。
(First period)
First, during the first period, all the capacitors C1 to C4 are connected in series. The input voltage Vin is applied to both ends of the first to fourth capacitors C1 to C4 connected in series, and the first to fourth capacitors C1 to C4 are charged with the input voltage Vin. Specifically, the
図4に、第4スイッチS4及び第3スイッチ群をオンし、第1,第2スイッチ群をオフした場合のスイッチトキャパシタ部12の瞬時等価回路を示す。図4に示す抵抗Ronは、第4スイッチS4または第3スイッチ群の各スイッチのオン抵抗である。
FIG. 4 shows an instantaneous equivalent circuit of the switched
第1〜第4キャパシタC1〜C4の容量値はそれぞれ等しく、またオン抵抗Ronの影響を考慮しない場合、各第1〜第4キャパシタにはそれぞれ等しい電荷が充電される。 The capacitance values of the first to fourth capacitors C1 to C4 are equal to each other, and when the influence of the on-resistance Ron is not considered, the first to fourth capacitors are charged with the same charge.
つまり、第1期間の入力電圧Vinと各キャパシタC1〜CNの電圧Vc1〜VcNの関係は次式に示す通りである。 That is, the relationship between the input voltage Vin in the first period and the voltages Vc1 to VcN of the capacitors C1 to CN is as shown in the following equation.
(第2期間)
次に、第2期間の間、第1キャパシタC1と、直列接続された第2〜第4キャパシタC2〜C4とが並列接続される。具体的には、制御部14は、第11スイッチS11、第21スイッチS21及び第32,第33スイッチS32,S33をオンし、それ以外のスイッチをオフするようスイッチトキャパシタ部12を制御する。
(Second period)
Next, during the second period, the first capacitor C1 and the second to fourth capacitors C2 to C4 connected in series are connected in parallel. Specifically, the
図5に、第11スイッチS11、第21スイッチS21及び第32,第33スイッチS32,S33をオンし、それ以外のスイッチをオフした場合のスイッチトキャパシタ部12の瞬時等価回路を示す。図5に示すように、最初の1周期目は第2〜第4キャパシタC2〜C4の電圧Vc2〜Vc4はそれぞれ1/3Vc1となる。
FIG. 5 shows an instantaneous equivalent circuit of the switched
(第3期間)
第3期間の間、第2キャパシタC2と、直列接続された第3,第4キャパシタC3,C4とが並列接続される。具体的には、制御部14は、第12スイッチS12、第22スイッチS22及び第33スイッチS33をオンし、それ以外のスイッチをオフするようスイッチトキャパシタ部12を制御する。
(Third period)
During the third period, the second capacitor C2 and the third and fourth capacitors C3 and C4 connected in series are connected in parallel. Specifically, the
図6に、第12スイッチS12、第22スイッチS22及び第33スイッチS33をオンし、それ以外のスイッチをオフした場合のスイッチトキャパシタ部12の瞬時等価回路を示す。図6に示すように、第3,第4キャパシタC3,C4の電圧Vc3,Vc4はそれぞれ1/2Vc2となる。
FIG. 6 shows an instantaneous equivalent circuit of the switched
このように、第j期間(j=2,3,・・・,N−1)の間の、各キャパシタの電圧の関係は次式に示す通りである。 Thus, the relationship between the voltages of the capacitors during the jth period (j = 2, 3,..., N−1) is as shown in the following equation.
(第4期間)
第4期間の間、第3キャパシタC3と第4キャパシタC4とが並列接続される。具体的には、制御部14は、第13スイッチS13及び第23スイッチS23をオンし、それ以外のスイッチをオフするようスイッチトキャパシタ部12を制御する。
(4th period)
During the fourth period, the third capacitor C3 and the fourth capacitor C4 are connected in parallel. Specifically, the
図7に、第13スイッチS13及び第23スイッチS23をオンし、それ以外のスイッチをオフした場合のスイッチトキャパシタ部12の瞬時等価回路を示す。図7に示すように、第4キャパシタC4の電圧Vc4は、第3キャパシタVc3と等しくVc4=Vc3となる。
FIG. 7 shows an instantaneous equivalent circuit of the switched
このように、第N期間の間、第N−1キャパシタCN−1の電圧VcN−1と、第NキャパシタVcNとの関係は、VcN−1=VcNとなる。 Thus, during the Nth period, the relationship between the voltage VcN-1 of the (N-1) th capacitor CN-1 and the Nth capacitor VcN is VcN-1 = VcN.
第1〜第4期間を繰り返すことにより、定常状態での各キャパシタC1〜CNの電圧Vc1〜VcNは、次式の通りになる。 By repeating the first to fourth periods, the voltages Vc1 to VcN of the capacitors C1 to CN in the steady state are as follows.
N=4の場合、第1キャパシタC1の電圧Vc1はVc1=1/2Vin、第2キャパシタC2の電圧Vc2はVc2=1/4Vin、第3,第4キャパシタC3,C4の電圧Vc3,Vc3はVc3=Vc4=1/8Vinとなる。出力側正極端子Vout+は第4キャパシタC4の一端に接続され、出力側負極端子Vout−は第4キャパシタC4の他端に接続されているため、出力電圧Voutは定常状態で1/8Vinとなる。 When N = 4, the voltage Vc1 of the first capacitor C1 is Vc1 = 1 / 2Vin, the voltage Vc2 of the second capacitor C2 is Vc2 = 1 / 4Vin, and the voltages Vc3, Vc3 of the third and fourth capacitors C3, C4 are Vc3. = Vc4 = 1/8 Vin. Since the output-side positive terminal Vout + is connected to one end of the fourth capacitor C4 and the output-side negative terminal Vout− is connected to the other end of the fourth capacitor C4, the output voltage Vout is 1/8 Vin in a steady state.
このように、第1〜第4期間を繰り返すことで、入力電圧Vinの2(N−1)分の1の整数倍を掛け合わせた電圧で、第1〜第NキャパシタC1〜CNを充電することができ、スイッチトキャパシタ部12は、入力電圧Vinに対して1/8倍に降圧した出力電圧Voutを生成することができる。
In this way, by repeating the first to fourth periods, the first to Nth capacitors C1 to CN are charged with a voltage obtained by multiplying the input voltage Vin by an integral multiple of 1 / (N-1). The switched
(トリボナッチモード)
スイッチトキャパシタ部12の降圧比が1/rであり、rが、r≦Tri(N+1)である場合、制御部14は、トリボナッチモードで動作するようスイッチトキャパシタ部12を制御する。この場合、制御部14は、第1〜第3スイッチ群及び第4スイッチS4のオン/オフを切り替えることで、入力電圧VinのTri(N+1)分の1の整数倍を掛け合わせた電圧で、第1〜第NキャパシタC1〜CNを充電する。ここで、Tri(x)は、いわゆるトリボナッチ数列をあらわし、次式で定義される。
Tri(0)=0
Tri(1)=1
Tri(2)=1
Tri(x+3)=Tri(x)+Tri(x+1)+Tri(x+2)
(Tribonacci mode)
When the step-down ratio of the switched
Tri (0) = 0
Tri (1) = 1
Tri (2) = 1
Tri (x + 3) = Tri (x) + Tri (x + 1) + Tri (x + 2)
スイッチトキャパシタ部12がトリボナッチモードで動作する場合、第1〜第3キャパシタC1〜C3が直列接続され、第1〜第3キャパシタC1〜C3の両端に入力電圧Vinが印可されるとともに、直列接続された第3k−2,第3k−1,及び第3kキャパシタと、第3k−3キャパシタとが並列接続される第1期間と、直列接続された第3k−1,第3k,及び第3k+1キャパシタと、第3k−2キャパシタとが並列接続される第2期間と、直列接続された第3k,第3k+1,及び第3k+2キャパシタと、第3k−1キャパシタとが並列接続される(kは、2以上、N/3以下の整数)第3期間と、を繰り返すように、制御部14は、第1〜第3スイッチ群及び第4スイッチS4のオンオフを切り替えるよう制御する。
When the switched
以下、説明を簡略化するため、N=4の場合について説明する。つまり、スイッチトキャパシタ部12に求められる降圧比が1/7以上である場合、スイッチトキャパシタ部12は、トリボナッチモードで動作する。
Hereinafter, in order to simplify the description, a case where N = 4 will be described. That is, when the step-down ratio required for the switched
本実施形態では、スイッチトキャパシタ部12がトリボナッチモードで動作し、第1〜第3期間を繰り返すことで、入力電圧Vinを1/7倍に降圧した出力電圧Vout=1/7Vinを生成する場合について説明する。
In the present embodiment, when the switched
(第1期間)
まず、第1期間の間、第1〜第3キャパシタC1〜C3が直列接続され、第3キャパシタC3と第4キャパシタC4とが並列接続される。また、直列接続された第1〜第3キャパシタC1〜C3の両端に入力電圧Vinが印可される。具体的には、制御部14が第4スイッチS4、第23スイッチS23、第13スイッチS13、及び第31、第32スイッチS31,S32をオンし、それ以外のスイッチをオフするようにスイッチトキャパシタ部12を制御する。
(First period)
First, during the first period, the first to third capacitors C1 to C3 are connected in series, and the third capacitor C3 and the fourth capacitor C4 are connected in parallel. The input voltage Vin is applied to both ends of the first to third capacitors C1 to C3 connected in series. Specifically, the switched capacitor unit is configured so that the
図8に、第4スイッチS4、第23スイッチS23、第13スイッチS13、及び第31、第32スイッチS31,S32をオンし、それ以外のスイッチをオフした場合のスイッチトキャパシタ部12の瞬時等価回路を示す。この場合、第1〜第4キャパシタC1〜C4の各電圧Vc1〜Vc4は、ほぼ1/3Vinとなる。
FIG. 8 shows an instantaneous equivalent circuit of the switched
つまり、第1期間の入力電圧Vinと各キャパシタC1〜CNの電圧Vc1〜VcNの関係は次式に示す通りである。
Vin=Vc1+Vc2+Vc3
Vc(3k−3)=Vc(3k−2)+Vc(3k−1)+Vc3k
That is, the relationship between the input voltage Vin in the first period and the voltages Vc1 to VcN of the capacitors C1 to CN is as shown in the following equation.
Vin = Vc1 + Vc2 + Vc3
Vc (3k-3) = Vc (3k-2) + Vc (3k-1) + Vc3k
(第2期間)
次に、第2期間の間、第1キャパシタC1と、直列接続された第2〜第4キャパシタC2〜C4とが並列接続される。具体的には、制御部14は、第11スイッチS11、第21スイッチS21及び第32,第33スイッチS32,S33をオンし、それ以外のスイッチをオフするようスイッチトキャパシタ部12を制御する。
(Second period)
Next, during the second period, the first capacitor C1 and the second to fourth capacitors C2 to C4 connected in series are connected in parallel. Specifically, the
この場合のスイッチトキャパシタ部12の瞬時等価回路は、図5に示す回路と同じになる。従って、第2〜第4キャパシタC2〜C4の電圧Vc2〜Vc4はそれぞれ1/3Vc1となる。
The instantaneous equivalent circuit of the switched
また、第2期間の間の各キャパシタの電圧の関係は次式に示す通りとなる。
Vc(3k−2)=Vc(3k−1)+Vc3k+Vc(3k+1)
Further, the relationship between the voltages of the capacitors during the second period is as shown in the following equation.
Vc (3k-2) = Vc (3k-1) + Vc3k + Vc (3k + 1)
(第3期間)
第3期間の間、第2キャパシタC2と、直列接続された第3,第4キャパシタC3,C4とが並列接続される。具体的には、制御部14は、第12スイッチS12、第22スイッチS22及び第33スイッチS33をオンし、それ以外のスイッチをオフするようスイッチトキャパシタ部12を制御する。
(Third period)
During the third period, the second capacitor C2 and the third and fourth capacitors C3 and C4 connected in series are connected in parallel. Specifically, the
この場合のスイッチトキャパシタ部12の瞬時等価回路は、図6に示す回路と同じになる。従って、第3,第4キャパシタC3,C4の電圧Vc3,Vc4はそれぞれ1/2Vc2となる。
The instantaneous equivalent circuit of the switched
また、第3期間の間の各キャパシタの電圧の関係は次式に示す通りとなる。
Vc(3k−1)=Vc3k+Vc(3k+1)+Vc(3k+2)
Further, the relationship between the voltages of the capacitors during the third period is as shown in the following equation.
Vc (3k-1) = Vc3k + Vc (3k + 1) + Vc (3k + 2)
第1〜第3期間を繰り返すことにより、定常状態での各キャパシタC1〜CNの電圧Vc1〜VcNは、次式の通りになる。 By repeating the first to third periods, the voltages Vc1 to VcN of the capacitors C1 to CN in the steady state are as follows.
N=4の場合、第1キャパシタC1の電圧Vc1はVc1=4/7Vin、第2キャパシタC2の電圧Vc2はVc2=2/7Vin、第3,第4キャパシタC3,C4の電圧Vc3,Vc3はVc3=Vc4=1/7Vinとなる。出力側正極端子Vout+は第4キャパシタC4の一端に接続され、出力側負極端子Vout−は第4キャパシタC4の他端に接続されているため、出力電圧Voutは定常状態で1/7Vinとなる。 When N = 4, the voltage Vc1 of the first capacitor C1 is Vc1 = 4/7 Vin, the voltage Vc2 of the second capacitor C2 is Vc2 = 2/7 Vin, and the voltages Vc3, Vc3 of the third and fourth capacitors C3, C4 are Vc3. = Vc4 = 1/7 Vin. Since the output-side positive terminal Vout + is connected to one end of the fourth capacitor C4 and the output-side negative terminal Vout− is connected to the other end of the fourth capacitor C4, the output voltage Vout is 1/7 Vin in a steady state.
このように、第1〜第3期間を繰り返すことで、入力電圧VinのTri(N+1)分の1の整数倍を掛け合わせた電圧で、第1〜第NキャパシタC1〜CNを充電することができ、スイッチトキャパシタ部12は、入力電圧Vinに対して1/7倍に降圧した出力電圧Voutを生成することができる。また、スイッチトキャパシタ部12の動作における繰り返し回数は第1〜第3期間の3回ですみ、N個の期間を繰り返すデジタル選択モードに比べ繰り返し回数が少ない。
In this way, by repeating the first to third periods, the first to Nth capacitors C1 to CN can be charged with a voltage obtained by multiplying the input voltage Vin by an integral multiple of 1 / Tri (N + 1). In addition, the switched
(フィボナッチモード)
スイッチトキャパシタ部12の降圧比が1/rであり、rが、r≦Fib(N+1)である場合、制御部14は、フィボナッチモードで動作するようスイッチトキャパシタ部12を制御する。この場合、制御部14は、第1〜第3スイッチ群及び第4スイッチS4のオン/オフを切り替えることで、入力電圧VinのFib(N+1)分の1の整数倍を掛け合わせた電圧で、第1〜第NキャパシタC1〜CNを充電する。ここで、Fib(x)は、いわゆるフィボナッチ数列をあらわし、次式で定義される。
Fib(0)=0
Fib(1)=1
Fib(x+2)=Fib(x)+Fib(x+1)
(Fibonacci mode)
When the step-down ratio of the switched
Fib (0) = 0
Fib (1) = 1
Fib (x + 2) = Fib (x) + Fib (x + 1)
スイッチトキャパシタ部12がフィボナッチモードで動作する場合、第1及び第2キャパシタC1,C2が直列接続され、第1及び第2キャパシタC1,C2の両端に入力電圧Vinが印可されるとともに、直列接続された第2k−1及び第2kキャパシタと、第2k−2キャパシタとが並列接続される第1期間と、直列接続された第2、第3キャパシタC2,C3と、第1キャパシタC1とが並列接続され、直列接続された第2k及び第2k+1キャパシタと、第2k−1キャパシタとが並列接続される(kは、2以上、N/2以下の整数)第2期間と、を繰り返すように、制御部14は、第1〜第3スイッチ群及び第4スイッチS4のオンオフを切り替えるよう制御する。
When the switched
以下、説明を簡略化するため、N=4の場合について説明する。つまり、スイッチトキャパシタ部12に求められる降圧比が1/5以上である場合、スイッチトキャパシタ部12は、フィボナッチモードで動作する。
Hereinafter, in order to simplify the description, a case where N = 4 will be described. That is, when the step-down ratio required for the switched
本実施形態では、スイッチトキャパシタ部12がフィボナッチモードで動作し、第1、第2期間を繰り返すことで、入力電圧Vinを1/5倍に降圧した出力電圧Vout=1/5Vinを生成する場合について説明する。
In the present embodiment, the switched
(第1期間)
まず、第1期間の間、第1,第2キャパシタC1,C2が直列接続され、第2キャパシタC2と直列接続された第3,第4キャパシタC3,C4とが並列接続される。また、直列接続された第1,第2キャパシタC1,C2の両端に入力電圧Vinが印可される。具体的には、制御部14が第4スイッチS4、第12スイッチS12、第22スイッチS22、及び第31、第33スイッチS31,S33をオンし、それ以外のスイッチをオフするようにスイッチトキャパシタ部12を制御する。
(First period)
First, during the first period, the first and second capacitors C1 and C2 are connected in series, and the third and fourth capacitors C3 and C4 connected in series with the second capacitor C2 are connected in parallel. The input voltage Vin is applied to both ends of the first and second capacitors C1 and C2 connected in series. Specifically, the switched capacitor unit is configured so that the
図9に、第4スイッチS4、第12スイッチS12、第22スイッチS22、及び第31、第33スイッチS31,S33をオンし、それ以外のスイッチをオフした場合のスイッチトキャパシタ部12の瞬時等価回路を示す。この場合、第1〜第4キャパシタC1〜C4の各電圧Vc1〜Vc4は、Vc1≒Vc2≒1/2Vin、Vc3≒Vc4≒1/4Vinとなる。
FIG. 9 shows an instantaneous equivalent circuit of the switched
つまり、第1期間の入力電圧Vinと各キャパシタC1〜CNの電圧Vc1〜VcNの関係は次式に示す通りである。
Vin=Vc1+Vc2
Vc(2k−2)=Vc(2k−1)+Vc2k
That is, the relationship between the input voltage Vin in the first period and the voltages Vc1 to VcN of the capacitors C1 to CN is as shown in the following equation.
Vin = Vc1 + Vc2
Vc (2k-2) = Vc (2k-1) + Vc2k
(第2期間)
次に、第2期間の間、第1キャパシタC1と直列接続された第2,第3キャパシタC2,C3とが並列接続され、第2キャパシタC2と直列接続された第3,第4キャパシタC3,C4とが並列接続される。具体的には、制御部14は、第11スイッチS11、第21,第22スイッチS21,S22及び第32,第33スイッチS32,S33をオンし、それ以外のスイッチをオフするようスイッチトキャパシタ部12を制御する。
(Second period)
Next, during the second period, the second and third capacitors C2 and C3 connected in series with the first capacitor C1 are connected in parallel, and the third and fourth capacitors C3 and C3 connected in series with the second capacitor C2 are connected. C4 is connected in parallel. Specifically, the
図10に、第11スイッチS11、第21,第22スイッチS21,S22及び第32,第33スイッチS32,S33をオンし、それ以外のスイッチをオフした場合のスイッチトキャパシタ部12の瞬時等価回路を示す。この場合、第2〜第4キャパシタC2〜C4の各電圧Vc2〜Vc4は、Vc2=Vc3=1/2Vc1、Vc4=1/4Vc1となる。
FIG. 10 shows an instantaneous equivalent circuit of the switched
また、第2期間の間の各キャパシタの電圧の関係は次式に示す通りとなる。
Vc1=Vc2+Vc3
Vc(2k−1)=Vc2k+Vc(2k+1)
Further, the relationship between the voltages of the capacitors during the second period is as shown in the following equation.
Vc1 = Vc2 + Vc3
Vc (2k-1) = Vc2k + Vc (2k + 1)
第1,第2期間を繰り返すことにより、定常状態での各キャパシタC1〜CNの電圧Vc1〜VcNは、次式の通りになる。 By repeating the first and second periods, the voltages Vc1 to VcN of the capacitors C1 to CN in the steady state are as follows.
N=4の場合、第1キャパシタC1の電圧Vc1はVc1=3/5Vin、第2キャパシタC2の電圧Vc2はVc2=2/5Vin、第3,第4キャパシタC3,C4の電圧Vc3,Vc3はVc3=Vc4=1/5Vinとなる。出力側正極端子Vout+は第4キャパシタC4の一端に接続され、出力側負極端子Vout−は第4キャパシタC4の他端に接続されているため、出力電圧Voutは定常状態で1/5Vinとなる。 When N = 4, the voltage Vc1 of the first capacitor C1 is Vc1 = 3/5 Vin, the voltage Vc2 of the second capacitor C2 is Vc2 = 2/5 Vin, and the voltages Vc3, Vc3 of the third and fourth capacitors C3, C4 are Vc3. = Vc4 = 1 / 5Vin. Since the output-side positive terminal Vout + is connected to one end of the fourth capacitor C4 and the output-side negative terminal Vout− is connected to the other end of the fourth capacitor C4, the output voltage Vout is 1/5 Vin in a steady state.
このように、第1,第2期間を繰り返すことで、入力電圧VinのFib(N+1)分の1の整数倍を掛け合わせた電圧で、第1〜第NキャパシタC1〜CNを充電することができ、スイッチトキャパシタ部12は、入力電圧Vinに対して1/5倍に降圧した出力電圧Voutを生成することができる。また、スイッチトキャパシタ部12の動作における繰り返し回数は第1、第2期間の2回ですみ、N個の期間を繰り返すデジタル選択モードに比べ繰り返し回数が少ない。
Thus, by repeating the first and second periods, the first to Nth capacitors C1 to CN can be charged with a voltage obtained by multiplying the input voltage Vin by an integral multiple of Fib (N + 1). The switched
(直並列モード)
スイッチトキャパシタ部12の降圧比が1/rであり、rが、r≦Nである場合、制御部14は、直並列モードで動作するようスイッチトキャパシタ部12を制御する。この場合、制御部14は、第1〜第3スイッチ群及び第4スイッチS4のオン/オフを切り替えることで、入力電圧VinのN分の1を掛け合わせた電圧で、第1〜第NキャパシタC1〜CNを充電する。
(Series-parallel mode)
When the step-down ratio of the switched
スイッチトキャパシタ部12が直並列モードで動作する場合、第1〜第NキャパシタC1〜CNのうちk個のキャパシタが直列接続され、k個のキャパシタの両端に入力電圧Vinが印可される第1期間と、k個のキャパシタのうち1個のキャパシタが直列接続される第2期間とを繰り返すように、制御部14は、第1〜第3スイッチ群及び第4スイッチS4のオンオフを切り替えるよう制御する。
When the switched
以下、説明を簡略化するため、N=4の場合について説明する。つまり、スイッチトキャパシタ部12に求められる降圧比が1/4以上である場合、スイッチトキャパシタ部12は、直並列モードで動作する。
Hereinafter, in order to simplify the description, a case where N = 4 will be described. That is, when the step-down ratio required for the switched
本実施形態では、スイッチトキャパシタ部12が直並列モードで動作し、第1、第2期間を繰り返すことで、入力電圧Vinを1/4倍に降圧した出力電圧Vout=1/4Vinを生成する場合について説明する。
In the present embodiment, when the switched
(第1期間)
まず、第1期間の間、第1〜第NキャパシタC1〜CNが直列接続される。また、直列接続された第1〜第NキャパシタC1〜CNの両端に入力電圧Vinが印可される。具体的には、制御部14が第4スイッチS4、第3スイッチ群をオンし、第1,第2スイッチ群をオフするようにスイッチトキャパシタ部12を制御する。
(First period)
First, during the first period, the first to Nth capacitors C1 to CN are connected in series. The input voltage Vin is applied to both ends of the first to Nth capacitors C1 to CN connected in series. Specifically, the
この場合のスイッチトキャパシタ部12の瞬時等価回路は、図4に示す回路と同じになる。従って、第1〜第1キャパシタC1〜C4の電圧Vc1〜Vc4はそれぞれ1/4Vinとなる。
The instantaneous equivalent circuit of the switched
また、第2期間の間の各キャパシタの電圧の関係は次式に示す通りとなる。
Vcj=Vin/N (j=1,2,・・・,N)
Further, the relationship between the voltages of the capacitors during the second period is as shown in the following equation.
Vcj = Vin / N (j = 1, 2,..., N)
(第2期間)
次に、第2期間の間、第1〜第NキャパシタC1〜CNは、それぞれ並列接続される。具体的には、制御部14が第4スイッチS4、第3スイッチ群をオフし、第1,第2スイッチ群をオンするようにスイッチトキャパシタ部12を制御する。
図11に、制御部14が第4スイッチS4、第3スイッチ群をオフし、第1,第2スイッチ群をオンした場合のスイッチトキャパシタ部12の瞬時等価回路を示す。この場合、第2〜第4キャパシタC2〜C4の各電圧Vc2〜Vc4は、Vc1と等しくなる。
(Second period)
Next, during the second period, the first to Nth capacitors C1 to CN are respectively connected in parallel. Specifically, the
FIG. 11 shows an instantaneous equivalent circuit of the switched
つまり、第1期間の入力電圧Vinと各キャパシタC1〜CNの電圧Vc1〜VcNは、互いにほぼ等しくなる。 That is, the input voltage Vin in the first period and the voltages Vc1 to VcN of the capacitors C1 to CN are substantially equal to each other.
第1〜第3期間を繰り返すことにより、定常状態での各キャパシタC1〜CNの電圧Vc1〜VcNは、次式の通りになる。
Vcj=Vin/N (j=1,2,・・・,N)
By repeating the first to third periods, the voltages Vc1 to VcN of the capacitors C1 to CN in the steady state are as follows.
Vcj = Vin / N (j = 1, 2,..., N)
N=4の場合、第1〜第4キャパシタC1〜C4の電圧Vc1〜Vc4はVc1=Vc2=Vc3=Vc4=1/4Vinとなる。出力側正極端子Vout+は第4キャパシタC4の一端に接続され、出力側負極端子Vout−は第4キャパシタC4の他端に接続されているため、出力電圧Voutは定常状態で1/4Vinとなる。 When N = 4, the voltages Vc1 to Vc4 of the first to fourth capacitors C1 to C4 are Vc1 = Vc2 = Vc3 = Vc4 = 1/4 Vin. Since the output-side positive terminal Vout + is connected to one end of the fourth capacitor C4 and the output-side negative terminal Vout− is connected to the other end of the fourth capacitor C4, the output voltage Vout is ¼ Vin in a steady state.
このように、第1,第2期間を繰り返すことで、入力電圧VinのN分の1を掛け合わせた電圧で、第1〜第NキャパシタC1〜CNを充電することができ、スイッチトキャパシタ部12は、入力電圧Vinに対して1/N倍に降圧した出力電圧Voutを生成することができる。また、スイッチトキャパシタ部12の動作における繰り返し回数は第1、第2期間の2回ですみ、N個の期間を繰り返すデジタル選択モードに比べ繰り返し回数が少ない。
As described above, by repeating the first and second periods, the first to Nth capacitors C1 to CN can be charged with a voltage obtained by multiplying 1 / N of the input voltage Vin, and the switched
次に、図12を用いて、本実施形態に係るレギュレータ13の一例について説明する。図12に示すレギュレータ13は、スイッチトキャパシタ部12の出力電圧Voutを降圧し、一定電圧Vを生成する。スイッチトキャパシタ部12は、入力電圧Vinを1/r倍して出力電圧Voutを生成するが、負荷回路Rに必要な電圧を必ずしも生成できるとは限らない。また、入力電圧Vinが変動すると、出力電圧Voutも変動してしまう。そこで、スイッチトキャパシタ部12の後段にレギュレータ13を設け、出力電圧Vout及び負荷回路Rに必要な電圧に応じて、出力電圧Voutを降圧することで、負荷回路Rに一定電圧Vを供給する。
Next, an example of the
図12に示す、レギュレータ13は、一端がスイッチトキャパシタ部12の出力側正極端子Vout+に接続され、他端が負荷回路Rの一端に接続された可変抵抗R1、及び一端が負荷回路Rの一端に接続され、他端が負荷回路Rの他端に接続されたキャパシタCrを有している。
The
レギュレータ13は、出力電圧Voutを可変抵抗R1で降圧することで一定電圧Vを生成する。このとき、可変抵抗R1の抵抗値R1を、出力電圧Voutと負荷抵抗Rに必要な電圧に応じて変更することで、出力電圧Voutによらず一定電圧Vを生成することができる。可変抵抗R1の抵抗値R1は、制御部14が制御してもよく、またレギュレータ13に抵抗値を制御するための制御部を設けても良い。
The
レギュレータ13で出力電圧Voutを降圧する場合、可変抵抗R1で電力が消費される。出力電圧Voutと一定電圧Vとの差が大きいほど可変抵抗R1で消費される電力が大きくなる。従って、スイッチトキャパシタ部12が、一定電圧Vに近い出力電圧Voutを生成するほど、レギュレータ13での消費電力が少なくなる。これにより、DC/DC変換器の消費電力を少なくし、電力変換効率を向上させることができる。
When the output voltage Vout is stepped down by the
続いて、図13を用いて本実施形態に係る電源モジュール1を用いた場合の効果について説明する。図13は、スイッチトキャパシタ部12が有するキャパシタの個数Nと、各動作モード時の降圧比1/rのrとの関係を示す図である。例えば、キャパシタの個数が2個であり、動作モードが直並列モードである場合、r=2、すなわち降圧比は1/2倍となる。
Then, the effect at the time of using the
例えば、スイッチトキャパシタ部12が直並列モードのみで動作する場合、キャパシタの個数を変更することで、スイッチトキャパシタ部12の降圧比は、1/2,1/3,・・・と変更することができる。しかし、スイッチトキャパシタ部12の降圧比の分解能を向上させるためにはキャパシタの個数を増やすしかない。
For example, when the switched
また、スイッチトキャパシタ部12がデジタル選択モードのみで動作する場合、キャパシタの個数を変更することで、スイッチトキャパシタ部12の降圧比は、1/2,1/4,1/8,・・・と変更させることができる。スイッチトキャパシタ部12が直並列モードのみで動作する場合に比べ、降圧比を小さくすることができる。例えば、キャパシタの個数が3個の場合、直並列モードでの降圧比は1/3であるのに対し、デジタル選択モードでは1/4となる。
When the switched
一方、一定電圧Vとして入力電圧Vinを1/3倍に降圧した電圧を得たい場合、直並列モードの場合は、キャパシタの個数を3個としてスイッチトキャパシタ部12を動作させればよい。しかし、デジタル選択モードの場合、スイッチトキャパシタ部12では入力電圧Vinを1/3倍に降圧できないため、スイッチトキャパシタ部12で入力電圧Vinを1/2倍に降圧した出力電圧Voutを、さらにレギュレータ13で一定電圧V=1/3Vinとなるよう降圧する必要がある。そのため、降圧比によっては、レギュレータ13での電力損失が大きくなってしまう。
On the other hand, when it is desired to obtain a voltage obtained by stepping down the input voltage Vin by a factor of 1/3 as a constant voltage V, in the case of the series-parallel mode, the switched
そこで、本実施形態に係る電源モジュール1では、降圧比1/rに応じてスイッチトキャパシタ部12の動作モードを変更することによって、レギュレータ13の電力損失を抑えられる動作モードを選択でき、電源モジュール1の電力損失を抑制することができる。従って、DC/DC変換器、及び電源モジュール1の消費電力を削減し、電力変換効率を向上させることができる。
Therefore, in the
図14を用いて、本実施形態に係るDC/DC変換器のシミュレーション結果を示す。ここでは、入力電圧Vinを12V、N=4、第1〜第4キャパシタC1〜C4の容量及びキャパシタCrの容量をそれぞれC1=C2=C3=C4=Cr=3μF、負荷回路Rの抵抗値Rを10Ω、第1〜第4期間等の切り替え周期(クロック周期)を2μs、第1〜第3スイッチ群、第4スイッチS4のオン抵抗Ron=0.1Ωとしてシミュレーションを行った。 The simulation result of the DC / DC converter according to the present embodiment is shown using FIG. Here, the input voltage Vin is 12V, N = 4, the capacitances of the first to fourth capacitors C1 to C4 and the capacitance of the capacitor Cr are C1 = C2 = C3 = C4 = Cr = 3 μF, and the resistance value R of the load circuit R, respectively. Was set to 10Ω, the switching period (clock period) of the first to fourth periods, etc. was set to 2 μs, the on-resistance Ron of the first to third switch groups and the fourth switch S4 was set to 0.1Ω.
図14は、一定電圧Vの値を変更した場合のDC/DC変換器の電力変換効率ηを示す図である。図14に示す太い破線は、直並列モードのみの場合の電力変換効率を示す。直並列モード時の降圧比は1/4倍である。一定電圧Vが大きい場合、電力変換効率は大きいが、一定電圧Vが小さくなるに従い電力変換効率が低下していく。 FIG. 14 is a diagram illustrating the power conversion efficiency η of the DC / DC converter when the value of the constant voltage V is changed. The thick broken line shown in FIG. 14 shows the power conversion efficiency in the case of only the serial-parallel mode. The step-down ratio in the series-parallel mode is 1/4 times. When the constant voltage V is large, the power conversion efficiency is large, but as the constant voltage V decreases, the power conversion efficiency decreases.
細い点線は、フィボナッチモードのみの場合の電力変換効率を示す。フィボナッチモード時の降圧比は1/5倍である。直並列モード時と同様に、一定電圧Vが大きい場合、電力変換効率は大きいが、一定電圧Vが小さくなるに従い電力変換効率が低下していく。但し、フィボナッチモードのみの場合は、1/5倍以上には降圧できないため、一定電圧Vは約2.3V以上にはならない。 A thin dotted line shows the power conversion efficiency in the case of only the Fibonacci mode. The step-down ratio in Fibonacci mode is 1/5. As in the series-parallel mode, when the constant voltage V is large, the power conversion efficiency is large, but the power conversion efficiency decreases as the constant voltage V decreases. However, in the case of only the Fibonacci mode, the voltage cannot be lowered to 1/5 or more, so the constant voltage V does not exceed about 2.3V.
太い点線は、トリボナッチモードのみの場合の電圧変換効率を示す。トリボナッチモード時の降圧比は1/7倍である。直並列モード時と同様に、一定電圧Vが大きい場合、電力変換効率は大きいが、一定電圧Vが小さくなるに従い電力変換効率が低下していく。但し、トリボナッチモードのみの場合は、1/7倍以上には降圧できないため、一定電圧Vは約1.6V以上にはならない。 The thick dotted line indicates the voltage conversion efficiency in the case of only the tribonacci mode. The step-down ratio in the tribonacci mode is 1/7. As in the series-parallel mode, when the constant voltage V is large, the power conversion efficiency is large, but the power conversion efficiency decreases as the constant voltage V decreases. However, in the tribonacci mode only, the voltage cannot be reduced to 1/7 or more, so the constant voltage V does not exceed about 1.6V.
細い破線は、デジタル選択モードのみの場合の電圧変換効率を示す。デジタル選択モード時の降圧比は1/8倍である。直並列モード時と同様に、一定電圧Vが大きい場合、電力変換効率は大きいが、一定電圧Vが小さくなるに従い電力変換効率が低下していく。但し、デジタル選択モードのみの場合は、1/8倍以上には降圧できないため、一定電圧Vは約1.4V以上にはならない。 The thin broken line indicates the voltage conversion efficiency in the digital selection mode only. The step-down ratio in the digital selection mode is 1/8 times. As in the series-parallel mode, when the constant voltage V is large, the power conversion efficiency is large, but the power conversion efficiency decreases as the constant voltage V decreases. However, in the case of only the digital selection mode, since the voltage cannot be stepped down to 1/8 or more, the constant voltage V does not exceed about 1.4V.
本実施形態に係るDC/DC変換器の場合、デジタル選択モードで入力電圧Vinを降圧できる範囲(図14では、一定電圧Vが1V<V≦約1.4Vの範囲)では、スイッチトキャパシタ部12はデジタル選択モードで動作する。デジタル選択モードでは降圧できず、トリボナッチモードで入力電圧Vinを降圧できる範囲(一定電圧Vが約1.4V<V≦約1.6Vの範囲)では、スイッチトキャパシタ部12はトリボナッチモードで動作する。トリボナッチモードでは降圧できず、フィボナッチモードで入力電圧Vinを降圧できる範囲(一定電圧Vが約1.6V<V≦約2.3Vの範囲)では、スイッチトキャパシタ部12はフィボナッチモードで動作する。フィボナッチモードでは降圧できず、直並列モードで入力電圧Vinを降圧できる範囲(一定電圧Vが約2.3V<V≦約2.9Vの範囲)では、スイッチトキャパシタ部12は直並列モードで動作する。
In the case of the DC / DC converter according to the present embodiment, the switched
この場合の電力変換効率を図14の直線で示す。図14で示すように、本実施形態に係るDC/DC変換器の場合、一定電圧Vが約1.1Vから約2.9Vの範囲で変化しても約70%以上の電力変換効率を実現できる。このように、本実施形態に係るDC/DC変換器は、スイッチトキャパシタ部12の動作モードを降圧比に応じて変更することで、一定電圧Vが幅広く変化しても電力変換効率を向上させることができる。
The power conversion efficiency in this case is indicated by a straight line in FIG. As shown in FIG. 14, in the case of the DC / DC converter according to this embodiment, even if the constant voltage V changes in the range of about 1.1V to about 2.9V, a power conversion efficiency of about 70% or more is realized. it can. As described above, the DC / DC converter according to the present embodiment improves the power conversion efficiency even when the constant voltage V changes widely by changing the operation mode of the switched
図15は、一定電圧VをV=2.25Vに固定し、負荷回路Rの抵抗値Rを変更することで、負荷回路Rに流れる出力電流Ioutを変更した場合のシミュレーション結果を示す図である。それ以外の構成要素の値は図14と同じである。図15の横軸は出力電流Ioutを、縦軸は電力変換効率ηを示している。 FIG. 15 is a diagram illustrating a simulation result when the output current Iout flowing through the load circuit R is changed by fixing the constant voltage V to V = 2.25 V and changing the resistance value R of the load circuit R. . The values of the other components are the same as in FIG. The horizontal axis in FIG. 15 indicates the output current Iout, and the vertical axis indicates the power conversion efficiency η.
図15の点線は、フィボナッチモードのみの場合の電力変換効率を示す。フィボナッチモード時の降圧比は1/5倍である。フィボナッチモード時には出力電流Ioutが0.45A以下の場合は、電力変換効率は約90%以上であるが、0.45より大きくなると、一定電圧Vが2.25Vより小さくなってしまい、DC/DC変換器が動作できなくなる。 The dotted line in FIG. 15 shows the power conversion efficiency in the case of only the Fibonacci mode. The step-down ratio in Fibonacci mode is 1/5. In the Fibonacci mode, when the output current Iout is 0.45 A or less, the power conversion efficiency is about 90% or more. However, when the output current Iout is greater than 0.45, the constant voltage V becomes smaller than 2.25 V, and the DC / DC The converter becomes inoperable.
図15の破線は、直並列モードのみの場合の電力変換効率を示す。直並列モード時の降圧比は1/4倍である。直並列モード時には、電力変換効率は約73.5%程度とフィボナッチモードより低くなるが、出力電流Ioutが0.45Aより大きくなっても一定電圧Vを2.25Vとすることができる。 The broken line in FIG. 15 indicates the power conversion efficiency in the case of only the serial / parallel mode. The step-down ratio in the series-parallel mode is 1/4 times. In the series-parallel mode, the power conversion efficiency is about 73.5%, which is lower than that of the Fibonacci mode. However, the constant voltage V can be 2.25 V even when the output current Iout is larger than 0.45 A.
そこで、本実施形態のDC/DC変換器では、降圧比によってスイッチトキャパシタ部12の動作モードを変更するだけでなく、負荷回路Rの抵抗値Rの変化によって出力電流Ioutが変化した場合にも動作モードを変更することで、一定電圧Vを一定に保つことができる。この場合、制御部14は、例えばレギュレータ13の出力電流Iout及び出力電圧Voutを観測し、これらの値に応じて動作モードを変更するようにする。
Therefore, the DC / DC converter of this embodiment not only changes the operation mode of the switched
図2に示すスイッチトキャパシタ部12は、充放電するキャパシタの最大個数を変更できず、降圧比1/r倍のrの値がキャパシタの個数Nによって決定される。そこで、図16に示すように、第4スイッチS4以外にも一端が入力側正極端子Vin+に接続された複数のスイッチをスイッチトキャパシタ部12に設ける。
The switched
図16に示すスイッチトキャパシタ部12は、一端が入力側正極端子Vin+に接続され、他端が第nキャパシタCnに接続された第4nスイッチS4n(n=2,3,・・・,N−1)を備える。第4スイッチS4及び第4nスイッチS4nをあわせて第4スイッチ群と称する。第4スイッチ群は制御部14によって制御される。
The switched
制御部14は、スイッチトキャパシタ部12の降圧動作に使用するキャパシタの個数に応じて第4スイッチ群を制御する。具体的には、N個のキャパシタを用いて入力電圧Vinの降圧を行う場合は、第4スイッチS4をオンとし、それ以外の第4スイッチ群のスイッチをオフする。また、N−n個のキャパシタを用いて入力電圧Vinを降圧を行う場合は、第4nスイッチS4nをオンとし、それ以外の第4スイッチ群のスイッチをオフする。これにより、スイッチトキャパシタ部12の充放電するキャパシタの最大個数を変更でき、スイッチトキャパシタ部12の降圧比をより柔軟に変更することができる。
The
また、上述した実施形態では、スイッチトキャパシタ部12の降圧比s/rのsをs=1として説明したが、1≦s<rの値とすることができる。この場合、図16に示すように一端が出力側正極端子Vout+に接続された複数のスイッチをスイッチトキャパシタ部12に設ける。
In the above-described embodiment, s of the step-down ratio s / r of the switched
図16に示すスイッチトキャパシタ部12は、一端が出力側正極端子Vout+に接続され、他端が第nキャパシタCnに接続された第5nスイッチS5n(n=1,2,・・・,N)を有する第5スイッチ群を有する。第5スイッチ群は制御部14によって制御される。
The switched
制御部14は、スイッチトキャパシタ部12の降圧比s/rのsの値に応じて第1〜第5スイッチ群を制御する。具体的には、sの値に応じて出力側に近いp(p=1,2,・・・,N)個のキャパシタを直列接続し、p個のキャパシタの両端を出力側正極端子Vout+と出力側負極端子Vout−とに接続することで、入力電圧Vinをs/r倍した出力電圧Voutを生成する。制御部14は、p個のキャパシタの両端を出力側正極端子Vout+及び出力側負極端子Vout−に接続するために、第5(N−p+1)スイッチS5(N−p+1)をオンとし、それ以外の第5スイッチ群のスイッチをオフする。また、制御部14は、p個のキャパシタが直列接続されるよう第1〜第3スイッチ群を制御する。このスイッチの制御は、直並列モード及びフィボナッチモードの場合は第2期間に、トリボナッチモードの場合は第3期間に、デジタル選択モードの場合は第N期間に行われる。
The
このように第4,第5スイッチ群を追加することで、スイッチトキャパシタ部12の降圧比s/rをより柔軟に変更することができる。そのため、出力電圧Voutを一定電圧Vにより近い値に降圧することができるようになり、レギュレータ13での消費電力をより削減することができる。これにより、DC/DC変換器の電力変換効率をより向上させることができる。
Thus, by adding the fourth and fifth switch groups, the step-down ratio s / r of the switched
なお、上述した実施形態では、SC変換器を用いて入力電圧Vinをs/r(s<r)に降圧して出力電圧Voutを生成する場合について説明したが、同様の回路構成のSC変換器を用いて、各スイッチの制御を変更することによって、入力電圧Vinをs/r(s>r)に昇圧して出力電圧Voutを生成することもできる。 In the above-described embodiment, the case where the output voltage Vout is generated by reducing the input voltage Vin to s / r (s <r) using the SC converter has been described. However, the SC converter having the same circuit configuration is used. By changing the control of each switch using, the input voltage Vin can be boosted to s / r (s> r) to generate the output voltage Vout.
最後に、上述した各実施形態の説明は本開示の一例であり、本開示は上述の実施の形態に限定されることはない。このため、上述した各実施の形態以外であっても、本開示に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることは勿論である。 Finally, the description of each embodiment described above is an example of the present disclosure, and the present disclosure is not limited to the above-described embodiment. For this reason, it is a matter of course that various modifications can be made in accordance with the design and the like as long as they do not depart from the technical idea according to the present disclosure other than the embodiments described above.
11 電源
12 スイッチトキャパシタ部
13 レギュレータ
14 制御部
11
Claims (8)
N個のキャパシタと、
3N−2個のスイッチと、を備え、
前記3N−2個のスイッチのオンオフを切り替えることにより、
r≦2(N−1)の場合、前記入力電圧Vinの2(N−1)分の1の整数倍を掛け合わせた電圧で、前記N個のキャパシタを充電し、
r≦Tri(N+1)(Tri(x)はトリボナッチ数列)の場合、前記入力電圧VinのTri(N+1)分の1の整数倍を掛け合わせた電圧で、前記N個のキャパシタを充電し、
r≦Fib(N+1)(Fib(x)はフィボナッチ数列)の場合、前記入力電圧VinのFib(N+1)分の1の整数倍を掛け合わせた電圧で、前記N個のキャパシタを充電し、
r≦Nの場合、前記入力電圧VinのN分の1を掛け合わせた電圧で、前記N個のキャパシタを充電し、
該第1〜第Nキャパシタの充電電圧を単独にもしくはいくつか加算して、前記出力電圧Voutを生成することを特徴とするDC/DC変換器。 A DC / DC converter that outputs an output voltage Vout = (s / r) × Vin with respect to an input voltage Vin,
N capacitors,
3N-2 switches, and
By switching on and off the 3N-2 switches,
When r ≦ 2 (N−1) , the N capacitors are charged with a voltage obtained by multiplying the input voltage Vin by an integer multiple of 1 / (N−1) .
If r ≦ Tri (N + 1) (Tri (x) is a Tribonacci sequence), the N capacitors are charged with a voltage obtained by multiplying the input voltage Vin by an integral multiple of 1 / Tri (N + 1).
When r ≦ Fib (N + 1) (Fib (x) is a Fibonacci sequence), the N capacitors are charged with a voltage obtained by multiplying the input voltage Vin by an integral multiple of Fib (N + 1).
When r ≦ N, the N capacitors are charged with a voltage obtained by multiplying 1 / N of the input voltage Vin,
A DC / DC converter characterized in that the output voltage Vout is generated by adding the charging voltages of the first to Nth capacitors individually or by adding several.
前記3N−2個のスイッチは、
一端が第n(n=1,2,・・・,N−1)キャパシタの一端に接続され、他端が第n+1キャパシタの一端に接続された第1nスイッチを有する第1スイッチ群と、
一端が第nキャパシタの他端に接続された第2nスイッチを有し、該第2nスイッチの他端同士が接続されている第2スイッチ群と、
一端が第nキャパシタの他端に接続され、他端が第n+1キャパシタの一端に接続された第3nスイッチを有する第3スイッチ群と、
一端が入力端子に接続され、他端が前記第1キャパシタの一端に接続された第4スイッチと、を備えることを特徴とする請求項1に記載のDC/DC変換器。 The N capacitors are first to Nth capacitors,
The 3N-2 switches are
A first switch group having a first n switch having one end connected to one end of an nth (n = 1, 2,..., N−1) capacitor and the other end connected to one end of an (n + 1) th capacitor;
A second switch group having one second end connected to the other end of the nth capacitor and the other end of the second nswitch connected to each other;
A third switch group having a third n switch having one end connected to the other end of the nth capacitor and the other end connected to one end of the (n + 1) th capacitor;
The DC / DC converter according to claim 1, further comprising: a fourth switch having one end connected to an input terminal and the other end connected to one end of the first capacitor.
第1〜第Nキャパシタが直列接続され、該第1〜第Nキャパシタの両端に前記入力電圧Vinが印可される第1期間と、
直列接続された第j〜第Nキャパシタと、第j−1キャパシタとが並列接続される第j期間(j=2〜N−1)と、
第N−1キャパシタと第Nキャパシタとが並列接続される第N期間と、
を繰り返すように前記第1〜第3スイッチ群及び前記第4スイッチのオンオフを切り替えることを特徴とする請求項2に記載のDC/DC変換器。 When r ≦ 2 (N−1) ,
A first period in which first to Nth capacitors are connected in series, and the input voltage Vin is applied to both ends of the first to Nth capacitors;
A j-th period (j = 2 to N−1) in which the jth to Nth capacitors connected in series and the j−1th capacitor are connected in parallel;
An Nth period in which the N-1th capacitor and the Nth capacitor are connected in parallel;
The DC / DC converter according to claim 2, wherein the first to third switch groups and the fourth switch are switched on and off so as to repeat the above.
第1〜第3キャパシタが直列接続され、該第1〜第3キャパシタの両端に前記入力電圧Vinが印可されるとともに、直列接続された第3k−2,第3k−1,及び第3kキャパシタと、第3k−3キャパシタとが並列接続される第1期間と、
直列接続された第3k−1,第3k,及び第3k+1キャパシタと、第3k−2キャパシタとが並列接続される第2期間と、
直列接続された第3k,第3k+1,及び第3k+2キャパシタと、第3k−1キャパシタとが並列接続される(kは、2以上、N/3以下の整数)第3期間と、
を繰り返すように前記第1〜第3スイッチ群及び前記第4スイッチのオンオフを切り替えることを特徴とする請求項2に記載のDC/DC変換器。 If r ≦ Tri (N + 1),
First to third capacitors are connected in series, the input voltage Vin is applied to both ends of the first to third capacitors, and the 3k-2, 3k-1, and 3k capacitors connected in series; A first period in which the third k-3 capacitors are connected in parallel;
A second period in which the 3k-1, 3k, and 3k + 1 capacitors connected in series and the 3k-2 capacitor are connected in parallel;
A third period in which the 3k, 3k + 1, and 3k + 2 capacitors connected in series and the 3k-1 capacitor are connected in parallel (k is an integer of 2 or more and N / 3 or less);
The DC / DC converter according to claim 2, wherein the first to third switch groups and the fourth switch are switched on and off so as to repeat the above.
第1及び第2キャパシタが直列接続され、該第1及び第2キャパシタの両端に前記入力電圧Vinが印可されるとともに、直列接続された第2k−1及び第2kキャパシタと、第2k−2キャパシタとが並列接続される第1期間と、
直列接続された第2、第3キャパシタと、第1キャパシタとが並列接続され、直列接続された第2k及び第2k+1キャパシタと、第2k−1キャパシタとが並列接続される(kは、2以上、N/2以下の整数)第2期間と、
を繰り返すように前記第1〜第3スイッチ群及び前記第4スイッチのオンオフを切り替えることを特徴とする請求項2に記載のDC/DC変換器。 If r ≦ Fib (N + 1),
The first and second capacitors are connected in series, the input voltage Vin is applied to both ends of the first and second capacitors, and the 2k-1 and 2k capacitors connected in series, and the second k-2 capacitor A first period in which and are connected in parallel;
The second and third capacitors connected in series and the first capacitor are connected in parallel, and the second k and second k + 1 capacitors connected in series and the second k−1 capacitor are connected in parallel (k is 2 or more). , N / 2 or less integer) second period;
The DC / DC converter according to claim 2, wherein the first to third switch groups and the fourth switch are switched on and off so as to repeat the above.
第1〜第Nキャパシタのうちr個のキャパシタが直列接続され、該r個のキャパシタの両端に前記入力電圧Vinが印可される第1期間と、
前記r個のキャパシタのうちs個のキャパシタが直列接続される第2期間と
を繰り返すように前記第1〜第3スイッチ群及び前記第4スイッチのオンオフを切り替えることを特徴とする請求項2に記載のDC/DC変換器。 If r ≦ N,
A first period in which r capacitors among the first to Nth capacitors are connected in series, and the input voltage Vin is applied to both ends of the r capacitors;
The on-off of the first to third switch groups and the fourth switch is switched so as to repeat a second period in which s capacitors among the r capacitors are connected in series. The DC / DC converter as described.
N個のキャパシタと、
3N−2個のスイッチと、
前記N個のキャパシタ及び前記3N−2個のスイッチによって降圧した前記出力電圧をさらに降圧して出力するレギュレータと、を備え、
前記3N−2個のスイッチのオンオフを切り替えることにより、
r≦2(N−1)の場合、前記入力電圧Vinの2(N−1)分の1の整数倍を掛け合わせた電圧で、前記N個のキャパシタを充電し、
r≦Tri(N+1)(Tri(x)はトリボナッチ数列)の場合、前記入力電圧VinのTri(N+1)分の1の整数倍を掛け合わせた電圧で、前記N個のキャパシタを充電し、
r≦Fib(N+1)(Fib(x)はフィボナッチ数列)の場合、前記入力電圧VinのFib(N+1)分の1の整数倍を掛け合わせた電圧で、前記N個のキャパシタを充電し、
r≦Nの場合、前記入力電圧VinのN分の1を掛け合わせた電圧で、前記N個のキャパシタを充電し、
該第1〜第Nキャパシタの充電電圧を単独にもしくはいくつか加算して、前記出力電圧Voutを生成することを特徴とするDC/DC変換器。 A DC / DC converter that generates an output voltage Vout = (s / r) × Vin with respect to an input voltage Vin,
N capacitors,
3N-2 switches,
A regulator that further steps down and outputs the output voltage stepped down by the N capacitors and the 3N-2 switches,
By switching on and off the 3N-2 switches,
When r ≦ 2 (N−1) , the N capacitors are charged with a voltage obtained by multiplying the input voltage Vin by an integer multiple of 1 / (N−1) .
If r ≦ Tri (N + 1) (Tri (x) is a Tribonacci sequence), the N capacitors are charged with a voltage obtained by multiplying the input voltage Vin by an integral multiple of 1 / Tri (N + 1).
When r ≦ Fib (N + 1) (Fib (x) is a Fibonacci sequence), the N capacitors are charged with a voltage obtained by multiplying the input voltage Vin by an integral multiple of Fib (N + 1).
When r ≦ N, the N capacitors are charged with a voltage obtained by multiplying 1 / N of the input voltage Vin,
A DC / DC converter characterized in that the output voltage Vout is generated by adding the charging voltages of the first to Nth capacitors individually or by adding several.
入力電圧Vinに対し出力電圧Vout=(s/r)×Vinを生成するDC/DC変換器と、を備え、
前記DC/DC変換器は、
N個のキャパシタと、
3N−2個のスイッチと、
前記N個のキャパシタ及び前記3N−2個のスイッチによって降圧した前記出力電圧をさらに降圧して出力するレギュレータと、を備え、
前記3N−2個のスイッチのオンオフを切り替えることにより、
r≦2(N−1)の場合、前記入力電圧Vinの2(N−1)分の1の整数倍を掛け合わせた電圧で、前記N個のキャパシタを充電し、
r≦Tri(N+1)(Tri(x)はトリボナッチ数列)の場合、前記入力電圧VinのTri(N+1)分の1の整数倍を掛け合わせた電圧で、前記N個のキャパシタを充電し、
r≦Fib(N+1)(Fib(x)はフィボナッチ数列)の場合、前記入力電圧VinのFib(N+1)分の1の整数倍を掛け合わせた電圧で、前記N個のキャパシタを充電し、
r≦Nの場合、前記入力電圧VinのN分の1を掛け合わせた電圧で、前記N個のキャパシタを充電し、
該第1〜第Nキャパシタの充電電圧を単独にもしくはいくつか加算して、前記出力電圧Voutを生成することを特徴とする電源モジュール。 A power supply for generating an input voltage Vin;
A DC / DC converter that generates an output voltage Vout = (s / r) × Vin with respect to the input voltage Vin,
The DC / DC converter is:
N capacitors,
3N-2 switches,
A regulator that further steps down and outputs the output voltage stepped down by the N capacitors and the 3N-2 switches,
By switching on and off the 3N-2 switches,
When r ≦ 2 (N−1) , the N capacitors are charged with a voltage obtained by multiplying the input voltage Vin by an integer multiple of 1 / (N−1) .
If r ≦ Tri (N + 1) (Tri (x) is a Tribonacci sequence), the N capacitors are charged with a voltage obtained by multiplying the input voltage Vin by an integral multiple of 1 / Tri (N + 1).
When r ≦ Fib (N + 1) (Fib (x) is a Fibonacci sequence), the N capacitors are charged with a voltage obtained by multiplying the input voltage Vin by an integral multiple of Fib (N + 1).
When r ≦ N, the N capacitors are charged with a voltage obtained by multiplying 1 / N of the input voltage Vin,
The power supply module, wherein the output voltage Vout is generated by adding the charging voltages of the first to Nth capacitors individually or by adding several.
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