JP2013026438A - Semiconductor device built-in substrate module and method of manufacturing the same - Google Patents

Semiconductor device built-in substrate module and method of manufacturing the same Download PDF

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device built-in substrate module, along with its manufacturing method, for higher integration and smaller size of a semiconductor device equipped with a specific function, and for simpler and more efficient manufacturing process related to component mounting, capable of realizing a good circuit characteristic.SOLUTION: In a semiconductor device built-in substrate module 10, a substrate device part 20 which incorporates a semiconductor device 30 having a wafer level CSP structure and a coil part 50 which is a functional part having a desired function are integrally formed on a core substrate 21. A terminal part 52 of a coil pattern 51 of the coil part 50 is electrically connected to a post-like electrode 36 of the semiconductor device 30 by way of a through electrode 23 provided at such position as face each other across the semiconductor device 30.

Description

本発明は、特定の機能を備えた半導体装置内蔵基板モジュール、及び、該半導体装置内蔵基板モジュールの製造方法に関する。   The present invention relates to a semiconductor device built-in substrate module having a specific function and a method of manufacturing the semiconductor device built-in substrate module.

近年、携帯電話機やスマートフォン、スレート型パソコン、ポータブルナビゲーション機器等の携帯型の情報端末機器の普及が著しい。このような情報端末機器においては、小型化や高機能化に対する市場の要望が高く、その要望に応えるため電子機器に搭載される半導体装置の高密度実装技術が重要な役割を担っている。   In recent years, portable information terminal devices such as mobile phones, smartphones, slate computers, and portable navigation devices have become widespread. In such information terminal equipment, market demand for miniaturization and high functionality is high, and high-density mounting technology for semiconductor devices mounted on electronic equipment plays an important role in order to meet the demand.

従来、高密度実装技術を適用した半導体装置の例としては、例えばＣＳＰ（Chip Size Package；チップサイズパッケージ）型の半導体チップを、基板の一面側に直接搭載した構成や、一対のコア基板間に挟み込んだ構成、あるいは、コア基板に設けられた開口部（キャビティ）内に埋め込んだ構成等が知られている。このような構成を有する半導体装置においては、半導体チップに設けられた端子が、基板側に設けられた接続パッドや配線層、導線等を介して、所望の機能回路や機能部品に接続されている。ここで、機能回路又は機能部品とは、例えば電源供給回路や、非接触給電システム（又は、ワイヤレス充電システム）に適用される受電用コイル、携帯電話や無線ＬＡＮ（Local Area Network；ローカルエリアネットワーク）、ＧＰＳ（Global Positioning System；グローバル・ポジショニング・システム）等の無線通信システムに適用されるアンテナ等の、特定の機能を有する回路部や電子部品である。これらの機能回路や機能部品（以下、「機能部」と総称する）は、上述した基板に高密度実装された半導体チップに所定の電源電圧を供給したり、あるいは、当該半導体チップと信号を送受することにより動作が制御される。
上述したような半導体装置については、例えば特許文献１〜３に記載されている。 Conventionally, examples of semiconductor devices to which high-density mounting technology is applied include, for example, a configuration in which a CSP (Chip Size Package) type semiconductor chip is directly mounted on one side of a substrate, or between a pair of core substrates. A structure in which the structure is sandwiched or a structure in which an opening (cavity) provided in a core substrate is embedded is known. In a semiconductor device having such a configuration, a terminal provided on a semiconductor chip is connected to a desired functional circuit or functional component via a connection pad, a wiring layer, a conductive wire, or the like provided on the substrate side. . Here, the functional circuit or the functional component refers to, for example, a power supply circuit, a coil for receiving power applied to a non-contact power feeding system (or wireless charging system), a mobile phone, or a wireless LAN (Local Area Network). A circuit part or an electronic component having a specific function, such as an antenna applied to a wireless communication system such as GPS (Global Positioning System). These functional circuits and functional components (hereinafter collectively referred to as “functional units”) supply a predetermined power supply voltage to the semiconductor chip mounted on the above-described substrate at high density, or send / receive signals to / from the semiconductor chip. By doing so, the operation is controlled.
The semiconductor device as described above is described in Patent Documents 1 to 3, for example.

特開２００５−３３２８８７号公報JP 2005-332887 A 特開２００８−１３５７８１号公報JP 2008-135781 A 特開２００８−０５３３１９号公報JP 2008-053319 A

上述したような特定の機能を備えた半導体装置においては、半導体チップが搭載された基板と機能部が、独立した別個の基板モジュールや電子部品として構成されている。そのため、これらを搭載する情報端末機器においては、それぞれの部品を実装するためのスペースを必要とするため、情報端末機器の小型化や高集積化の妨げになるという問題を有していた。また、これらの部品を情報端末機器に実装する際には、例えば導線等により相互に接続する必要があるため、製造工程が煩雑になるという問題も有していた。さらに、半導体チップと機能部とを導線等を用いて相互に接続する構成においては、その配線長が長くなったり、配線抵抗にばらつきが生じることにより、信号遅延等による回路特性の劣化を招くという問題も有していた。   In a semiconductor device having a specific function as described above, a substrate on which a semiconductor chip is mounted and a functional unit are configured as independent and separate substrate modules and electronic components. For this reason, the information terminal device on which these components are mounted requires a space for mounting the respective components, and thus has a problem of hindering downsizing and high integration of the information terminal device. In addition, when these components are mounted on an information terminal device, it is necessary to connect to each other by, for example, a conductive wire, which causes a problem that the manufacturing process becomes complicated. Further, in the configuration in which the semiconductor chip and the functional unit are connected to each other using a conductive wire or the like, the wiring length becomes long or the wiring resistance varies, thereby causing deterioration of circuit characteristics due to signal delay or the like. He also had problems.

そこで、本発明は、上述した問題点に鑑み、特定の機能を備えた半導体装置の高集積化及び小型化を図ることができるとともに、部品実装に係る製造工程の簡略化や効率化を図ることができ、さらに、良好な回路特性を実現することができる半導体装置内蔵基板モジュール、及び、その製造方法を提供することを目的とする。   Accordingly, in view of the above-described problems, the present invention can achieve high integration and miniaturization of a semiconductor device having a specific function, and can simplify and increase the efficiency of a manufacturing process related to component mounting. It is another object of the present invention to provide a substrate module with a built-in semiconductor device and a method for manufacturing the same.

本発明に係る半導体装置内蔵基板モジュールは、
一面側から他面側にかけて貫通する開口部及び複数のスルーホールが設けられた絶縁性基板と、
一の面に集積回路が設けられた半導体基板を有し、前記絶縁性基板の前記開口部内に配置された半導体装置と、
前記絶縁性基板の前記一面側に設けられ、前記半導体基板の前記集積回路に接続する第１の配線層と、
前記絶縁性基板の前記他面側に設けられ、前記半導体基板の前記集積回路に接続する第２の配線層と、
前記絶縁性基板の前記複数のスルーホールに設けられ前記第１の配線層と前記第２の配線層とを接続する複数の貫通電極と、を備え、
前記絶縁性基板の前記一面または前記他面の法線方向に見たときに、前記開口部が前記複数のスルーホールの間に配置されるように、前記開口部及び前記複数のスルーホールが設けられていることを特徴とする。 A substrate module with a built-in semiconductor device according to the present invention,
An insulating substrate provided with an opening and a plurality of through holes penetrating from one side to the other side;
A semiconductor substrate having an integrated circuit on one surface, and disposed in the opening of the insulating substrate;
A first wiring layer provided on the one surface side of the insulating substrate and connected to the integrated circuit of the semiconductor substrate;
A second wiring layer provided on the other surface side of the insulating substrate and connected to the integrated circuit of the semiconductor substrate;
A plurality of through-electrodes provided in the plurality of through holes of the insulating substrate and connecting the first wiring layer and the second wiring layer;
The opening and the plurality of through holes are provided so that the opening is disposed between the plurality of through holes when viewed in the normal direction of the one surface or the other surface of the insulating substrate. It is characterized by being.

本発明に係る半導体装置内蔵基板モジュールの製造方法は、
一面側から他面側にかけて貫通する開口部が設けられた絶縁性基板を準備する工程と、
一の面に集積回路が設けられた半導体基板を有する半導体装置を、前記絶縁性基板の前記開口部内に埋め込む工程と、
前記絶縁性基板の前記一面側に第１の配線層を形成し、同時に、前記絶縁性基板の他面側に第２の配線層を形成する工程と、を含み、
前記絶縁性基板の前記一面及び前記他面間を貫通するように複数のスルーホールを形成する工程と、
導電性の材料によって前記複数のスルーホール内に、前記第１の配線層及び前記第２の配線層に接続するように複数の貫通電極を形成する工程と、を含み、
前記複数のスルーホールを形成する工程は、前記絶縁性基板の前記一面または前記他面の法線方向に見たときに、前記半導体装置が前記複数のスルーホールの間に配置されるように、前記複数のスルーホールを形成することを含むことを特徴とする。 A method for manufacturing a semiconductor device built-in substrate module according to the present invention includes:
Preparing an insulating substrate provided with an opening penetrating from one side to the other side;
Embedding a semiconductor device having a semiconductor substrate provided with an integrated circuit on one surface in the opening of the insulating substrate;
Forming a first wiring layer on the one surface side of the insulating substrate, and simultaneously forming a second wiring layer on the other surface side of the insulating substrate,
Forming a plurality of through holes so as to penetrate between the one surface and the other surface of the insulating substrate;
Forming a plurality of through-electrodes in the plurality of through holes so as to be connected to the first wiring layer and the second wiring layer by a conductive material,
In the step of forming the plurality of through holes, the semiconductor device is disposed between the plurality of through holes when viewed in the normal direction of the one surface or the other surface of the insulating substrate. Forming the plurality of through holes.

本発明によれば、特定の機能を備えた半導体装置内蔵基板モジュールの高集積化及び小型化を図ることができる。   According to the present invention, high integration and miniaturization of a semiconductor device built-in substrate module having a specific function can be achieved.

本発明に係る半導体装置内蔵基板モジュールの第１の実施形態を示す概略平面図である。1 is a schematic plan view showing a first embodiment of a substrate module with a built-in semiconductor device according to the present invention. 第１の実施形態に係る半導体装置内蔵基板モジュールを示す概略断面図である。1 is a schematic cross-sectional view showing a semiconductor device built-in substrate module according to a first embodiment. 本発明に係る半導体装置内蔵基板モジュールに適用される半導体装置の一例を示す概略構成図である。It is a schematic block diagram which shows an example of the semiconductor device applied to the board | substrate module with a built-in semiconductor device which concerns on this invention. 第１の実施形態に係る半導体装置内蔵基板モジュールの他の構成例を示す概略平面図である。It is a schematic plan view which shows the other structural example of the board | substrate module with a built-in semiconductor device which concerns on 1st Embodiment. 第１の実施形態に係る半導体装置内蔵基板モジュールの製造方法の一例を示す工程断面図（その１）である。It is process sectional drawing (the 1) which shows an example of the manufacturing method of the semiconductor device built-in substrate module which concerns on 1st Embodiment. 第１の実施形態に係る半導体装置内蔵基板モジュールの製造方法の一例を示す工程断面図（その２）である。It is process sectional drawing (the 2) which shows an example of the manufacturing method of the semiconductor device built-in substrate module which concerns on 1st Embodiment. 第１の実施形態に係る半導体装置内蔵基板モジュールの製造方法の一例を示す工程断面図（その３）である。It is process sectional drawing (the 3) which shows an example of the manufacturing method of the semiconductor device built-in substrate module which concerns on 1st Embodiment. 第１の実施形態に係る半導体装置内蔵基板モジュールの製造方法の一例を示す工程断面図（その４）である。FIG. 6D is a process cross-sectional view (part 4) illustrating the example of the method for manufacturing the substrate module with a built-in semiconductor device according to the first embodiment. 第１の実施形態に係る半導体装置内蔵基板モジュールの製造方法の一例を示す工程断面図（その５）である。It is process sectional drawing (the 5) which shows an example of the manufacturing method of the semiconductor device built-in substrate module which concerns on 1st Embodiment. 第１の実施形態に係る半導体装置内蔵基板モジュールの製造方法の一例を示す工程断面図（その６）である。It is process sectional drawing (the 6) which shows an example of the manufacturing method of the board | substrate module with a built-in semiconductor device which concerns on 1st Embodiment. 第１の実施形態に係る半導体装置内蔵基板モジュールの製造方法の一例を示す工程断面図（その７）である。It is process sectional drawing (the 7) which shows an example of the manufacturing method of the semiconductor device built-in substrate module which concerns on 1st Embodiment. 第１の実施形態に係る半導体装置内蔵基板モジュールの製造方法の一例を示す工程断面図（その８）である。It is process sectional drawing (the 8) which shows an example of the manufacturing method of the semiconductor device built-in substrate module which concerns on 1st Embodiment. 第１の実施形態に係る半導体装置内蔵基板モジュールの比較対象となる機能部の一例（比較例１）を示す概略構成図である。It is a schematic block diagram which shows an example (comparative example 1) of the function part used as the comparison object of the board | substrate module with a built-in semiconductor device which concerns on 1st Embodiment. 比較例１に係る半導体装置内蔵基板モジュール（基板装置部）の一例を示す概略断面図である。6 is a schematic cross-sectional view showing an example of a substrate module with a built-in semiconductor device (substrate device unit) according to Comparative Example 1. FIG. 本発明に係る半導体装置内蔵基板モジュールの第２の実施形態を示す概略平面図（その１）である。It is a schematic plan view (the 1) which shows 2nd Embodiment of the board | substrate module with a built-in semiconductor device which concerns on this invention. 本発明に係る半導体装置内蔵基板モジュールの第２の実施形態を示す概略平面図（その２）である。It is a schematic plan view (the 2) which shows 2nd Embodiment of the board | substrate module with a built-in semiconductor device which concerns on this invention. 第２の実施形態に係る半導体装置内蔵基板モジュールを示す概略断面図である。It is a schematic sectional drawing which shows the semiconductor device built-in substrate module which concerns on 2nd Embodiment. 第２の実施形態に係る半導体装置内蔵基板モジュールに適用される複数周波円偏波アンテナの基本構造を示す概略構成図である。It is a schematic block diagram which shows the basic structure of the multi-frequency circularly polarized wave antenna applied to the board | substrate module with a built-in semiconductor device which concerns on 2nd Embodiment. 第２の実施形態に係る半導体装置内蔵基板モジュールに適用される複数周波アンテナの等価回路の一例を示す回路構成図である。It is a circuit block diagram which shows an example of the equivalent circuit of the multi-frequency antenna applied to the board | substrate module with a built-in semiconductor device which concerns on 2nd Embodiment. 第２の実施形態に適用される複数周波円偏波アンテナにおける送受信動作時の配線状態を示す概念図である。It is a conceptual diagram which shows the wiring state at the time of the transmission / reception operation | movement in the multi-frequency circularly polarized wave antenna applied to 2nd Embodiment. 第２の実施形態に係る半導体装置内蔵基板モジュールの他の構成例を示す概略断面図である。It is a schematic sectional drawing which shows the other structural example of the board | substrate module with a built-in semiconductor device which concerns on 2nd Embodiment. 第２の実施形態に係る半導体装置内蔵基板モジュールの製造方法の一例を示す工程断面図（その１）である。It is process sectional drawing (the 1) which shows an example of the manufacturing method of the semiconductor device built-in substrate module which concerns on 2nd Embodiment. 第２の実施形態に係る半導体装置内蔵基板モジュールの製造方法の一例を示す工程断面図（その２）である。It is process sectional drawing (the 2) which shows an example of the manufacturing method of the semiconductor device built-in substrate module which concerns on 2nd Embodiment. 第２の実施形態に係る半導体装置内蔵基板モジュールの製造方法の一例を示す工程断面図（その３）である。It is process sectional drawing (the 3) which shows an example of the manufacturing method of the semiconductor device built-in substrate module which concerns on 2nd Embodiment. 第２の実施形態に係る半導体装置内蔵基板モジュールの製造方法の一例を示す工程断面図（その４）である。It is process sectional drawing (the 4) which shows an example of the manufacturing method of the semiconductor device built-in substrate module which concerns on 2nd Embodiment. 第２の実施形態に係る半導体装置内蔵基板モジュールの比較対象となる機能部の一例（比較例２）を示す概略構成図である。It is a schematic block diagram which shows an example (comparative example 2) of the function part used as the comparison object of the board | substrate module with a built-in semiconductor device which concerns on 2nd Embodiment. 第２の実施形態に係る半導体装置内蔵基板モジュールの比較対象となる構成例（比較例３）を示す概略構成図である。It is a schematic block diagram which shows the structural example (comparative example 3) used as the comparison object of the board | substrate module with a built-in semiconductor device which concerns on 2nd Embodiment. 比較例３に係る半導体装置内蔵基板モジュールにおける積層配線を各層ごとに個別に示した概略平面図である。It is the schematic plan view which showed individually the laminated wiring in the semiconductor device built-in substrate module which concerns on the comparative example 3 for every layer. 第２の実施形態に係る半導体装置内蔵基板モジュールを比較例３に対比させた概略構成図である。FIG. 10 is a schematic configuration diagram in which a semiconductor device built-in substrate module according to a second embodiment is compared with Comparative Example 3; 第２の実施形態に係る半導体装置内蔵基板モジュールにおける積層配線を各層ごとに個別に示した概略平面図である。It is the schematic plan view which showed separately the laminated wiring in the semiconductor device built-in substrate module which concerns on 2nd Embodiment for every layer.

以下、本発明に係る半導体装置内蔵基板モジュール及びその製造方法について、実施形態を示して詳しく説明する。
＜第１の実施形態＞
（半導体装置内蔵基板モジュール）
まず、本発明に係る半導体装置内蔵基板モジュールについて説明する。 Hereinafter, a semiconductor device built-in substrate module and a manufacturing method thereof according to the present invention will be described in detail with reference to embodiments.
<First Embodiment>
(Semiconductor device built-in substrate module)
First, a semiconductor device built-in substrate module according to the present invention will be described.

図１は、本発明に係る半導体装置内蔵基板モジュールの第１の実施形態を示す概略平面図であり、図２は、第１の実施形態に係る半導体装置内蔵基板モジュールを示す概略断面図である。図２は、図１に示す半導体装置内蔵基板モジュールにおけるII−II線（本明細書においては図１中に示したローマ数字の「２」に対応する記号として便宜的に「II」を用いる。）に沿った断面を示す図である。ここでは、図示の都合上、図１の紙面表面側の最表層、又は、図２の上面側の最上層となる保護絶縁膜を省略して示す。また、図１において、図示を明瞭にするために、コイルパターン及び端子部に便宜的にハッチングを施した。   FIG. 1 is a schematic plan view showing a first embodiment of a substrate module with a built-in semiconductor device according to the present invention, and FIG. 2 is a schematic cross-sectional view showing the substrate module with a built-in semiconductor device according to the first embodiment. . 2 uses the line II-II in the substrate module with a built-in semiconductor device shown in FIG. 1 (in this specification, “II” is used as a symbol corresponding to the Roman numeral “2” shown in FIG. 1 for the sake of convenience). It is a figure which shows the cross section along). Here, for the sake of illustration, the outermost surface layer on the paper surface side in FIG. 1 or the protective insulating film that is the uppermost layer on the upper surface side in FIG. 2 is omitted. Further, in FIG. 1, for the sake of clarity, the coil pattern and the terminal portion are hatched for convenience.

第１の実施形態に係る半導体装置内蔵基板モジュールは、概略、コア基板に半導体装置が埋め込まれた基板装置部と、所望の機能を実現するための回路パターンからなる機能部とが、一体的に形成されるとともに、相互に電気的に接続された構成を有している。ここで、本実施形態に係る半導体装置内蔵基板モジュールにおいては、基板装置部に内蔵される半導体装置として、ＣＳＰの一形態である、ウエハレベルＣＳＰ（又は、ウエハレベルパッケージ；ＷＬＰ）と呼ばれるパッケージ構造を有する半導体装置が適用される。また、本実施形態においては、機能部として、例えば非接触給電システム（又は、非接触充電システム）における送電又は受電回路に用いられるコイルパターンが適用される。   The substrate module with a built-in semiconductor device according to the first embodiment generally includes a substrate device unit in which a semiconductor device is embedded in a core substrate and a functional unit including a circuit pattern for realizing a desired function. It is formed and has a configuration electrically connected to each other. Here, in the semiconductor device built-in substrate module according to the present embodiment, a package structure called a wafer level CSP (or wafer level package; WLP), which is a form of CSP, as a semiconductor device built in the substrate device section. A semiconductor device having the above is applied. Moreover, in this embodiment, the coil pattern used for the power transmission or power receiving circuit in a non-contact electric power feeding system (or non-contact charging system) is applied as a function part, for example.

具体的には、例えば図１、図２に示すように、半導体装置内蔵基板モジュール１０は、矩形状のコア基板（絶縁性基板）２１に上記のパッケージ構造を有する半導体装置３０が内蔵された基板装置部２０と、当該基板装置部２０の、図１の紙面表面側、又は、図２の図面上面側（一面側）に一体的に設けられたコイル部５０とを備えている。そして、半導体装置３０とコイル部５０は、基板装置部２０に設けられた複数の配線層やビア、貫通電極を介して、電気的に接続されている。   Specifically, for example, as shown in FIGS. 1 and 2, a substrate module 10 with a built-in semiconductor device is a substrate in which a semiconductor device 30 having the above package structure is built in a rectangular core substrate (insulating substrate) 21. The apparatus unit 20 and the coil unit 50 provided integrally on the surface side of the paper surface of FIG. 1 or the upper surface side (one surface side) of FIG. 2 of the substrate device unit 20 are provided. The semiconductor device 30 and the coil unit 50 are electrically connected via a plurality of wiring layers, vias, and through electrodes provided in the substrate device unit 20.

（基板装置部）
基板装置部２０のコア基板２１には、複数の開口部（キャビティ）２１ｈが設けられ、各開口部２１ｈに半導体装置３０やチップ型のコンデンサ４０が埋め込まれている。ここで、コア基板２１の開口部２１ｈは、図２に示すように、コア基板２１をその厚さ方向に貫通するように、コア基板２１の、図面上面側から下面側（他面側）にかけて貫通する貫通孔である。また、本実施形態においては、コア基板２１に埋め込まれた半導体装置３０は、図１に示すように、その外形形状を規定する各辺が、矩形状のコア基板２１の外形形状を規定する直交する２辺の方向に対して所定の方向、すなわち、直交する２辺に対して所定の角度（図１では例えば概ね４５°）を有するように配置されている。 (Board device part)
The core substrate 21 of the substrate device unit 20 is provided with a plurality of openings (cavities) 21h, and a semiconductor device 30 and a chip-type capacitor 40 are embedded in each opening 21h. Here, as shown in FIG. 2, the opening 21h of the core substrate 21 extends from the upper surface side to the lower surface side (other surface side) of the core substrate 21 so as to penetrate the core substrate 21 in the thickness direction. It is a through hole that penetrates. In the present embodiment, as shown in FIG. 1, the semiconductor device 30 embedded in the core substrate 21 is orthogonal so that each side defining the outer shape defines the outer shape of the rectangular core substrate 21. It is arranged so as to have a predetermined direction with respect to the direction of the two sides, that is, a predetermined angle (for example, approximately 45 ° in FIG. 1) with respect to the two sides orthogonal to each other.

なお、図１、図２においては、コア基板２１に２個の半導体装置３０が埋め込まれた構成を示したが、本発明はこれに限定されるものではない。すなわち、本発明は、機能部を動作させるために必要な回路構成を備えた任意の数の半導体装置３０が埋め込まれているものであればよく、例えば、１個の半導体装置３０が埋め込まれた構成であってもよいし、３個以上の半導体装置３０が埋め込まれた構成であってもよい。また、本実施形態においては、コア基板２１に２個のチップ型のコンデンサ４０が埋め込まれた構成を示したが、本発明はこれに限定されるものではない。すなわち、本発明は、上記のコンデンサ４０に加え、又は、コンデンサ４０に替えて、他のチップ型の電子部品、例えばチップ型の抵抗素子等が１又は複数個埋め込まれた構成であってもよい。   1 and 2 show a configuration in which two semiconductor devices 30 are embedded in the core substrate 21, the present invention is not limited to this. In other words, the present invention is not limited as long as an arbitrary number of semiconductor devices 30 having a circuit configuration necessary for operating the functional unit are embedded. For example, one semiconductor device 30 is embedded. The configuration may be a configuration in which three or more semiconductor devices 30 are embedded. In the present embodiment, the configuration in which the two chip-type capacitors 40 are embedded in the core substrate 21 is shown, but the present invention is not limited to this. That is, the present invention may have a configuration in which one or a plurality of other chip-type electronic components, for example, a chip-type resistor element, are embedded in addition to or instead of the capacitor 40 described above. .

半導体装置３０については、詳しく後述するが、概略、図２の図面下面側に集積回路（図示を省略）が形成されたシリコン基板（半導体基板）３１と、当該シリコン基板３１の、図面下面側に設けられ、集積回路に接続された配線層３５及び外部接続用の柱状電極３６と、シリコン基板３１の下面側を封止する封止層３７と、を有している。また、チップ型コンデンサ４０は、例えば一対の対向電極４１間に誘電体層４２が挟持された構成を有している。   Although the semiconductor device 30 will be described in detail later, a silicon substrate (semiconductor substrate) 31 in which an integrated circuit (not shown) is formed on the lower surface side of the drawing in FIG. 2 and a lower surface side of the silicon substrate 31 in the drawing. A wiring layer 35 and a columnar electrode 36 for external connection, which are provided and connected to the integrated circuit, and a sealing layer 37 for sealing the lower surface side of the silicon substrate 31 are provided. The chip capacitor 40 has a configuration in which a dielectric layer 42 is sandwiched between a pair of counter electrodes 41, for example.

これらの半導体装置３０やコンデンサ４０の厚さ方向（図２の上下方向）の寸法は、コア基板２１の厚さ方向の寸法と略同一になるように設定されている。すなわち、コア基板２１の開口部２１ｈに半導体装置３０やコンデンサ４０を埋め込んだ状態で、コア基板２１の図面上面及び下面と、半導体装置３０やコンデンサ４０の図面上面及び下面が略面一となるように設定されている。   The dimensions of these semiconductor devices 30 and capacitors 40 in the thickness direction (the vertical direction in FIG. 2) are set to be substantially the same as the dimensions of the core substrate 21 in the thickness direction. That is, the upper surface and the lower surface of the core substrate 21 are substantially flush with the upper surface and the lower surface of the semiconductor device 30 and the capacitor 40 when the semiconductor device 30 and the capacitor 40 are embedded in the opening 21h of the core substrate 21. Is set to

コア基板２１は、例えばガラス繊維にエポキシ樹脂等を含浸させたシート状の絶縁材料からなるプリプレグと呼ばれる部材が適用される。図２に示すように、コア基板２１の図面上面２１ａ側には、例えばプリプレグからなる絶縁層（第１の絶縁層）２２ａ、２５ａが複数積層されている。また、コア基板２１の図面下面２１ｂ側にも、上面側と同様に、例えばプリプレグからなる絶縁層（第２の絶縁層）２２ｂ、２５ｂが複数積層されている。   For the core substrate 21, for example, a member called a prepreg made of a sheet-like insulating material in which glass fiber is impregnated with an epoxy resin or the like is applied. As shown in FIG. 2, a plurality of insulating layers (first insulating layers) 22 a and 25 a made of, for example, prepreg are stacked on the top surface 21 a side of the core substrate 21. Also, a plurality of insulating layers (second insulating layers) 22b and 25b made of, for example, a prepreg are stacked on the lower surface 21b side of the core substrate 21 as in the upper surface side.

絶縁層２２ａの図面上面側には所定の配線パターンを有する配線層２４ａが設けられている。また、絶縁層２２ｂの図面下面側には所定の配線パターンを有する配線層２４ｂが設けられ、絶縁層２２ｂを厚さ方向に貫通するビア２４ｖｂにより、当該配線層２４ｂと絶縁層２２ｂの上面側の配線層や電極が電気的に接続されている。図２に示した構成では、ビア２４ｖｂにより、配線層２４ｂと、コア基板２１に埋め込まれた半導体装置３０の柱状電極３６又はコンデンサ４０の対向電極４１とが電気的に接続されている。   A wiring layer 24a having a predetermined wiring pattern is provided on the upper surface side of the insulating layer 22a in the drawing. Further, a wiring layer 24b having a predetermined wiring pattern is provided on the lower surface side of the insulating layer 22b in the drawing, and vias 24vb penetrating the insulating layer 22b in the thickness direction are provided on the upper surface side of the wiring layer 24b and the insulating layer 22b. Wiring layers and electrodes are electrically connected. In the configuration shown in FIG. 2, the wiring layer 24 b and the columnar electrode 36 of the semiconductor device 30 embedded in the core substrate 21 or the counter electrode 41 of the capacitor 40 are electrically connected by the via 24 vb.

また、配線層２４ａと２４ｂは、絶縁層２２ａ、コア基板２１、絶縁層２２ｂをその厚さ方向、すなわち、絶縁層２２ａの図面上面側から絶縁層２２ｂの図面下面側に貫通するスルーホール２３ｈに設けられた貫通電極２３を介して、電気的に接続されている。ここで、貫通電極２３は、例えば図２に示すように、スルーホール２３ｈの内周面に沿って、絶縁層２２ａの図面上面側から絶縁層２２ｂの図面下面側に連続的に設けられた円筒状の導体部２３ａと、当該導体部２３ａの円筒形状の中央部分（中空部分）に円柱状に埋め込まれた、絶縁材料からなる埋込部２３ｂとを有している。このような貫通電極２３の一端側（絶縁層２２ａの図面上面側）及び他端側（絶縁層２２ｂの図面下面側）は、各々、配線層２４ａ及び２４ｂにより被覆されている。   The wiring layers 24a and 24b are formed in the through-hole 23h that penetrates the insulating layer 22a, the core substrate 21, and the insulating layer 22b in the thickness direction, that is, from the upper surface side of the insulating layer 22a to the lower surface side of the insulating layer 22b. It is electrically connected through the provided through electrode 23. Here, as shown in FIG. 2, for example, the through electrode 23 is a cylinder provided continuously from the upper surface side of the insulating layer 22a to the lower surface side of the insulating layer 22b along the inner peripheral surface of the through hole 23h. And a buried portion 23b made of an insulating material embedded in a cylindrical shape in a cylindrical central portion (hollow portion) of the conductor portion 23a. One end side (upper surface side of the insulating layer 22a) and the other end side (lower surface side of the insulating layer 22b) of the through electrode 23 are covered with wiring layers 24a and 24b, respectively.

なお、本実施形態においては、貫通電極２３として、円筒状の導体部２３ａとその中央部分の円柱状の埋込部２３ｂからなる構成を示したが、本発明はこれに限定されるものではない。すなわち、本発明は、スルーホール２３ｈ内全体に導電性材料のみを埋め込んだ導体部により貫通電極２３を構成するものであってもよい。   In the present embodiment, the through electrode 23 has a configuration including the cylindrical conductor portion 23a and the columnar embedded portion 23b at the center thereof, but the present invention is not limited to this. . That is, in the present invention, the through electrode 23 may be configured by a conductor portion in which only the conductive material is embedded in the entire through hole 23h.

また、絶縁層２５ｂの図２の図面下面側には、所定の配線パターンを有する配線層２６ｂが設けられ、絶縁層２５ｂを厚さ方向に貫通するビア２６ｖｂにより、当該配線層２６ｂが絶縁層２２ｂの下面側（すなわち、絶縁層２５ｂの上面側）の配線層２４ｂに電気的に接続されている。   Further, a wiring layer 26b having a predetermined wiring pattern is provided on the lower surface side of the insulating layer 25b in FIG. 2, and the wiring layer 26b is connected to the insulating layer 22b by a via 26vb penetrating the insulating layer 25b in the thickness direction. Is electrically connected to the wiring layer 24b on the lower surface side (that is, the upper surface side of the insulating layer 25b).

（コイル部）
絶縁層２５ａの図２の図面上面側には、所定の回路パターンを有するコイル部５０が設けられている。コイル部５０は、例えば図１に示すように、単一の導電層が矩形状、かつ、螺旋状に連続するようにパターニングされたコイルパターン５１と、当該コイルパターン５１の両端に設けられた一対の端子部５２とを有している。当該端子部５２は、絶縁層２５ａを厚さ方向に貫通するビア５２ｖにより、絶縁層２２ａの図２の図面上面側（すなわち、絶縁層２５ａの下面側）の配線層２４ａと電気的に接続されている。 (Coil part)
A coil portion 50 having a predetermined circuit pattern is provided on the upper surface side of the insulating layer 25a in FIG. For example, as shown in FIG. 1, the coil unit 50 includes a coil pattern 51 patterned so that a single conductive layer is rectangular and spirally continuous, and a pair of coils provided at both ends of the coil pattern 51. Terminal portion 52. The terminal portion 52 is electrically connected to the wiring layer 24a on the upper surface side of the insulating layer 22a in FIG. 2 (that is, the lower surface side of the insulating layer 25a) by a via 52v penetrating the insulating layer 25a in the thickness direction. ing.

ここで、本実施形態においては、コイルパターン５１の両端部に設けられる各端子部５２は、図２に示すように、絶縁層２２ａの図面上面側に設けられた配線層２４ａを介して、コア基板２１の下面側に貫通する貫通電極２３に電気的に接続されている。また、各端子部５２と、ビア５２ｖ、配線層２４ａ、貫通電極２３は、基板装置部２０を平面視した場合、即ち、コア基板２１の上面または下面の法線方向に見た場合に、略同一の位置に平面的に重なるように設けられている。そして、各端子部５２及び貫通電極２３は、コア基板２１に埋め込まれた特定の半導体装置３０を挟んで対向する位置に配置されている。換言すれば、基板装置部２０を平面視した場合、開口部２１ｈがスルーホール２３ｈ、２３ｈの間に配置されるように、開口部２１ｈ及び複数のスルーホール２３ｈ、２３ｈが設けられている。具体的には、例えば図１の図面左上側に示した半導体装置３０に設けられた集積回路をコイル部５０に接続される制御回路とした場合、半導体装置内蔵基板モジュール１０を平面視した際に、当該半導体装置３０の外形形状を規定する対向する２辺の外方の領域に各端子部５２及び貫通電極２３が設けられている。すなわち、図１、図２に示すように、矩形状の平面形状を有する基板装置部２０の、略中央部と左上角部近傍に各端子部５２及び貫通電極２３が設けられている。これは換言すると、コイルパターン５１の平面形状により規定される位置に設けられた一対の端子部５２の直下に各貫通電極２３が設けられ、当該貫通電極２３間の領域のコア基板２１に半導体装置３０が埋め込まれていることを意味する。さらに、基板装置部２０を平面視した場合、複数の開口部２１ｈ、２１ｈがコイルパターン５１に重なっている。同時に、基板装置部２０を平面視した場合、複数の開口部２１ｈ、２１ｈの間に複数のスルーホール２３ｈ、２３ｈのうちの一つが配置されるように、複数の開口部２１ｈ、２１ｈ及び複数のスルーホール２３ｈ、２３ｈが設けられている。本実施形態においては、半導体装置３０等が配置された複数の開口部２１ｈ、２１ｈ及び貫通電極２３が配置された複数のスルーホール２３ｈ、２３ｈが上述したように配置されているので、基板装置部２０を平面視した場合にコイルパターン５１が平面的な広がりを持っている場合に、当該コイルパターン５１に重なるように、半導体装置３０等が配置された複数の開口部２１ｈ、２１ｈを配置することによって、コイルが形成された半導体装置内蔵基板モジュールの高集積化及び小型化を図ることができる。   Here, in this embodiment, each terminal part 52 provided at both ends of the coil pattern 51 is connected to the core via the wiring layer 24a provided on the upper surface side of the insulating layer 22a as shown in FIG. It is electrically connected to a through electrode 23 that penetrates the lower surface side of the substrate 21. The terminal portions 52, the vias 52v, the wiring layers 24a, and the through electrodes 23 are substantially the same when the substrate device unit 20 is viewed in plan, that is, when viewed in the normal direction of the upper surface or the lower surface of the core substrate 21. They are provided so as to overlap the same position in a planar manner. The terminal portions 52 and the through electrodes 23 are arranged at positions facing each other with the specific semiconductor device 30 embedded in the core substrate 21 interposed therebetween. In other words, the opening 21h and the plurality of through holes 23h and 23h are provided so that the opening 21h is disposed between the through holes 23h and 23h when the substrate device unit 20 is viewed in plan. Specifically, for example, when an integrated circuit provided in the semiconductor device 30 shown on the upper left side of FIG. 1 is used as a control circuit connected to the coil unit 50, when the semiconductor device built-in substrate module 10 is viewed in plan view. The terminal portions 52 and the through electrodes 23 are provided in the outer regions of the two opposing sides that define the outer shape of the semiconductor device 30. That is, as shown in FIGS. 1 and 2, the terminal portions 52 and the through electrodes 23 are provided in the vicinity of the substantially central portion and upper left corner of the substrate device portion 20 having a rectangular planar shape. In other words, each through electrode 23 is provided directly below the pair of terminal portions 52 provided at a position defined by the planar shape of the coil pattern 51, and the semiconductor device is provided on the core substrate 21 in the region between the through electrodes 23. 30 is embedded. Furthermore, when the substrate device unit 20 is viewed in plan, the plurality of openings 21 h and 21 h overlap the coil pattern 51. At the same time, when the substrate device unit 20 is viewed in plan, the plurality of openings 21h, 21h and the plurality of openings 21h, 21h are arranged such that one of the plurality of through holes 23h, 23h is disposed between the plurality of openings 21h, 21h. Through holes 23h and 23h are provided. In the present embodiment, since the plurality of openings 21h and 21h in which the semiconductor device 30 and the like are arranged and the plurality of through holes 23h and 23h in which the through electrodes 23 are arranged are arranged as described above, the substrate device portion When the coil pattern 51 has a planar spread when the plane 20 is viewed in plan view, a plurality of openings 21h and 21h in which the semiconductor device 30 and the like are disposed are arranged so as to overlap the coil pattern 51. Therefore, it is possible to achieve high integration and miniaturization of the semiconductor device built-in substrate module in which the coil is formed.

なお、図１、図２に示した端子部５２及び貫通電極２３の配置は、実施形態の一例を示したものに過ぎない。本実施形態に示したように、螺旋状にパターニングされたコイルパターン５１においては、その両端に設けられる一対の端子部５２は、必然的に離間した位置に配置されることになるが、本発明はこのような端子部５２の配置に限定されるものではない。すなわち、本発明に係るコイル部に設けられる端子部、配線層及び貫通電極は、少なくとも特定の半導体装置３０を挟んで対向する位置に配置されているものであれば、例えば、制御回路である半導体装置３０からの配線長が極力短くなる位置や、配線長又は配線抵抗が均一化、あるいは、回路設計上適切に設定される位置に適宜配置されるものであってもよい。   In addition, arrangement | positioning of the terminal part 52 and the penetration electrode 23 which were shown in FIG. 1, FIG. 2 is only what showed an example of embodiment. As shown in the present embodiment, in the coil pattern 51 patterned in a spiral shape, the pair of terminal portions 52 provided at both ends of the coil pattern 51 are inevitably disposed at positions separated from each other. Is not limited to such an arrangement of the terminal portions 52. That is, if the terminal part, the wiring layer, and the through electrode provided in the coil part according to the present invention are arranged at positions facing at least the specific semiconductor device 30, for example, a semiconductor that is a control circuit The wiring length from the apparatus 30 may be appropriately disposed at a position where the wiring length is shortened as much as possible, a wiring length or a wiring resistance is uniform, or is appropriately set in circuit design.

このように、本実施形態に係る基板装置部２０においては、コア基板２１の上面側に、絶縁層２２ａ、配線層２４ａ及び絶縁層２５ａが順次積層された積層構造（第１の配線層）を有し、また、コア基板２１の下面側に、絶縁層２２ｂ、配線層２４ｂ、絶縁層２５ｂ及び配線層２６ｂが順次積層された積層構造（第２の配線層）を有している。加えて、本実施形態においては、当該基板装置部２０の絶縁層２５ａの上面側に、機能部となるコイル部５０のコイルパターン５１及び端子部５２が、他の配線層と同様の構造を有して設けられている。すなわち、本実施形態においては、図２に示した半導体装置内蔵基板モジュール１０が、半導体装置３０が埋め込まれたコア基板２１の図面上面側及び図面下面側に、各々、片面２層のビルドアップ基板構造を有するとともに、基板装置部２０とコイル部５０が一体的に形成された構成を有している。コイル部５０は配線層２４ａ、貫通電極２３、配線層２４ｂ及びビア２４ｖｂを介してシリコン基板３１の集積回路に接続されている。   As described above, in the substrate device unit 20 according to the present embodiment, the laminated structure (first wiring layer) in which the insulating layer 22a, the wiring layer 24a, and the insulating layer 25a are sequentially laminated on the upper surface side of the core substrate 21. In addition, the insulating layer 22b, the wiring layer 24b, the insulating layer 25b, and the wiring layer 26b are sequentially stacked on the lower surface side of the core substrate 21 (second wiring layer). In addition, in the present embodiment, the coil pattern 51 and the terminal portion 52 of the coil portion 50 serving as the functional portion have the same structure as the other wiring layers on the upper surface side of the insulating layer 25a of the substrate device portion 20. Is provided. That is, in the present embodiment, the substrate module 10 with a built-in semiconductor device shown in FIG. 2 has a single-sided two-layer build-up substrate on each of the upper surface side and the lower surface side of the core substrate 21 in which the semiconductor device 30 is embedded. While having a structure, it has the structure by which the board | substrate apparatus part 20 and the coil part 50 were integrally formed. The coil unit 50 is connected to the integrated circuit of the silicon substrate 31 through the wiring layer 24a, the through electrode 23, the wiring layer 24b, and the via 24vb.

そして、絶縁層２５ｂの図２の図面下面側には、当該絶縁層２５ｂ及びその下面側に設けられた配線層２６ｂを被覆するようにソルダーレジスト等の保護絶縁膜２７ｂが設けられている。保護絶縁膜２７ｂには配線層２６ｂの図２の図面下面側が露出する開口部２７ｈｂが設けられている。当該開口部２７ｈｂを介して露出する配線層２６ｂには外部接続用の半田ボール２８が接続されている。なお、図１、図２においては、図示の都合上、表示を省略したが、絶縁層２５ａの図２の図面上面側にも、当該絶縁層２５ａ及びその上面側に設けられたコイルパターン５１を被覆するようにソルダーレジスト等の保護絶縁膜が設けられている。   A protective insulating film 27b such as a solder resist is provided on the lower surface side of the insulating layer 25b in FIG. 2 so as to cover the insulating layer 25b and the wiring layer 26b provided on the lower surface side. The protective insulating film 27b is provided with an opening 27hb through which the lower surface side of the wiring layer 26b in FIG. 2 is exposed. A solder ball 28 for external connection is connected to the wiring layer 26b exposed through the opening 27hb. 1 and 2, the display is omitted for the sake of illustration, but the insulating layer 25 a and the coil pattern 51 provided on the upper surface side are also provided on the upper surface side of the insulating layer 25 a in FIG. 2. A protective insulating film such as a solder resist is provided so as to cover it.

なお、図２において、各絶縁層２２ａ、２２ｂ、２５ｂ上に設けられる配線層２４ａ、２４ｂ、２６ｂは、本実施形態に係る半導体装置内蔵基板モジュール１０の積層構造を構成する上で必要な一部の配線層を示したものであって、これに限定されるものではない。また、積層配線の層数についても、一例を示したものに過ぎず、これに限定されるものではなく、例えば配線層が１層のみであってもよいし、コア基板２１の上面側及び下面側に設けられる積層配線の層数が異なるものであってもよい。ここで、コア基板２１の上面側及び下面側に設けられる積層配線の層数（特に、プリプレグからなる絶縁層の数）を、同数になるように構成した場合には、後述する半導体装置内蔵基板モジュールの製造方法において、次のような利点を有している。すなわち、半導体装置内蔵基板モジュールを個片化するまでの工程において、集合基板状態のコア基板の上面側と下面側に生じる引っ張り応力を略均一化することができるので、コア基板２１の反りを軽減することができ、製造歩留まりを改善することができる。   In FIG. 2, the wiring layers 24a, 24b, and 26b provided on the insulating layers 22a, 22b, and 25b are a part necessary for configuring the stacked structure of the semiconductor device built-in substrate module 10 according to the present embodiment. However, the present invention is not limited to this. Further, the number of layers of the laminated wiring is only an example, and is not limited thereto. For example, the number of wiring layers may be only one, or the upper surface side and the lower surface of the core substrate 21. The number of layers of the laminated wiring provided on the side may be different. Here, when the number of laminated wiring layers provided on the upper surface side and the lower surface side of the core substrate 21 (particularly, the number of insulating layers made of prepreg) is configured to be the same number, the semiconductor device built-in substrate described later The module manufacturing method has the following advantages. That is, the tensile stress generated on the upper surface side and the lower surface side of the core substrate in the collective substrate state can be made substantially uniform in the process until the semiconductor device built-in substrate module is separated into individual pieces, thereby reducing the warpage of the core substrate 21. Manufacturing yield can be improved.

（半導体装置）
次に、本実施形態に係る半導体装置内蔵基板モジュールに適用可能な半導体装置について、図面を参照して詳しく説明する。
上述した実施形態（図２参照）においては、図示の都合上、半導体装置３０を簡略化して示したが、具体的には、以下に示すような構造を有する、ウエハレベルＣＳＰ構造の半導体装置が適用される。 (Semiconductor device)
Next, a semiconductor device applicable to the substrate module with a built-in semiconductor device according to the present embodiment will be described in detail with reference to the drawings.
In the embodiment described above (see FIG. 2), the semiconductor device 30 is shown in a simplified manner for the sake of illustration. Specifically, a semiconductor device having a wafer level CSP structure having the following structure is shown. Applied.

図３は、本発明に係る半導体装置内蔵基板モジュールに適用される半導体装置の一例を示す概略構成図である。図３（ａ）は、本構成例に係る半導体装置の概略平面図であり、図３（ｂ）は、本構成例に係る半導体装置の概略断面図である。ここで、図３（ｂ）は、図３（ａ）に示した半導体装置におけるIIIＢ−IIIＢ線（本明細書においては図３中に示したローマ数字の「３」に対応する記号として便宜的に「III」を用いる。）に沿った断面を示す図である。   FIG. 3 is a schematic configuration diagram showing an example of a semiconductor device applied to the semiconductor device built-in substrate module according to the present invention. FIG. 3A is a schematic plan view of the semiconductor device according to this configuration example, and FIG. 3B is a schematic cross-sectional view of the semiconductor device according to this configuration example. Here, FIG. 3B is a line IIIB-IIIB in the semiconductor device shown in FIG. 3A (in this specification, as a symbol corresponding to the Roman numeral “3” shown in FIG. 3). FIG. 3 is a diagram showing a cross-section along “III”.

本実施形態に適用可能な半導体装置３０は、例えば図３（ａ）、（ｂ）に示すように、所定の機能を有する集積回路（図示を省略）が、図３（ａ）の紙面表面側、又は、図３（ｂ）の上面２１ａ側に形成されたシリコン基板（半導体基板）３１を備えている。ここで、集積回路は、周知のトランジスタやダイオード、抵抗、コンデンサ等の各素子と、これらを相互に接続する配線層により形成されている。ここで、本実施形態においては、集積回路は、例えば非接触給電システムの受電回路としての機能を備えているものとする。   As shown in FIGS. 3A and 3B, for example, the semiconductor device 30 applicable to the present embodiment is an integrated circuit (not shown) having a predetermined function, which is the surface side of the paper surface of FIG. Alternatively, a silicon substrate (semiconductor substrate) 31 formed on the upper surface 21a side in FIG. Here, the integrated circuit is formed of each known element such as a transistor, a diode, a resistor, a capacitor, and the like, and a wiring layer that connects these elements to each other. Here, in the present embodiment, it is assumed that the integrated circuit has a function as a power receiving circuit of a non-contact power feeding system, for example.

図３（ａ）、（ｂ）に示すように、シリコン基板３１の上面３１ａには、集積回路の各素子に接続されたアルミニウム系金属等からなる複数の接続パッド３２が設けられている。また、シリコン基板３１の上面３１ａには、集積回路を保護するための絶縁膜として、酸化シリコンや窒化シリコン等からなるパッシベーション膜３３が設けられている。ここで、パッシベーション膜３３は、上述した複数の接続パッド３２ａを被覆するように設けられ、各接続パッド３２の図３（ｂ）の上面の一部（例えば中央部）を露出させる複数の開口部３３ｈが設けられている。   As shown in FIGS. 3A and 3B, the upper surface 31a of the silicon substrate 31 is provided with a plurality of connection pads 32 made of an aluminum-based metal or the like connected to each element of the integrated circuit. A passivation film 33 made of silicon oxide, silicon nitride or the like is provided on the upper surface 31a of the silicon substrate 31 as an insulating film for protecting the integrated circuit. Here, the passivation film 33 is provided so as to cover the plurality of connection pads 32a described above, and a plurality of openings for exposing a part (for example, the central portion) of the upper surface of FIG. 3B of each connection pad 32. 33h is provided.

パッシベーション膜３３の上面には、ポリイミド系樹脂等からなる絶縁膜３４が、シリコン基板３１の上面３１ａに関する法線の方向（図３（ａ）の紙面表面側、又は、図３（ｂ）の図面上面側）から見て、すなわち、シリコン基板３１を平面視して、パッシベーション膜３３の上面のうち、外周縁を含む領域を枠状に露出させるように矩形状又は正方形状に設けられている。パッシベーション膜３３の開口部３３ｈに対応する部分の絶縁膜３４には、開口部３４ｈが設けられ、各接続パッド３２の図３（ｂ）の上面の一部（例えば中央部）が露出されている。すなわち、各接続パッド３２の上面は、パッシベーション膜３３に設けられた開口部３３ｈに整合する位置に設けられた絶縁膜３４の開口部３４ｈを介して露出されている。   On the upper surface of the passivation film 33, an insulating film 34 made of polyimide resin or the like is in the direction of the normal line with respect to the upper surface 31a of the silicon substrate 31 (the surface side of the paper surface in FIG. 3A or the drawing in FIG. 3B). When viewed from the upper surface side, that is, when the silicon substrate 31 is viewed in plan, the upper surface of the passivation film 33 is provided in a rectangular shape or a square shape so as to expose a region including the outer peripheral edge in a frame shape. A portion of the insulating film 34 corresponding to the opening 33h of the passivation film 33 is provided with an opening 34h, and a part (for example, the center) of the upper surface of each connection pad 32 in FIG. . That is, the upper surface of each connection pad 32 is exposed through the opening 34 h of the insulating film 34 provided at a position aligned with the opening 33 h provided in the passivation film 33.

なお、本実施形態においては、図３（ａ）に示したように、複数の接続パッド３２が、シリコン基板３１の上面３１ａの外周縁に沿って、略矩形枠状をなすように配列されている場合を示したが、各接続パッド３２の配列はこれに限られるものではない。また、本実施形態では、図３（ａ）、（ｂ）に示したように、絶縁膜３４が、シリコン基板３１を、図３（ａ）の紙面表面側、又は、図３（ｂ）の図面上面側から平面視して、パッシベーション膜３３の外周縁部分の上面を枠状に露出させるように、絶縁膜３４を矩形状又は正方形状に設けた構成について説明したが、これに限られるものではない。すなわち、パッシベーション膜３３と絶縁膜３４の平面形状を異なるように設けた構成に限らず、パッシベーション膜３３と絶縁膜３４の平面形状を同一になるように設けて、シリコン基板３１の外周縁部分の上面３１ａを枠状に露出させるように構成したものであってもよい。   In the present embodiment, as shown in FIG. 3A, the plurality of connection pads 32 are arranged along the outer peripheral edge of the upper surface 31a of the silicon substrate 31 so as to form a substantially rectangular frame shape. However, the arrangement of the connection pads 32 is not limited to this. Further, in this embodiment, as shown in FIGS. 3A and 3B, the insulating film 34 is formed on the silicon substrate 31 on the paper surface side of FIG. 3A or in FIG. 3B. The configuration in which the insulating film 34 is provided in a rectangular shape or a square shape so that the upper surface of the outer peripheral edge portion of the passivation film 33 is exposed in a frame shape when viewed from the upper surface side of the drawing has been described. is not. That is, the planar shape of the passivation film 33 and the insulating film 34 is not limited to be different, and the planar shape of the passivation film 33 and the insulating film 34 is provided to be the same so that the outer peripheral edge portion of the silicon substrate 31 is formed. The upper surface 31a may be configured to be exposed in a frame shape.

また、図３（ａ）、（ｂ）に示すように、絶縁膜３４の、図３（ｂ）の上面には、複数の配線層３５が所定の配線パターンを有して延在するように設けられている。配線層３５は、例えば、絶縁膜３４の上面に設けられた銅等からなるシード金属層３５−１と、シード金属層３５−１の上面に設けられた銅等からなる配線金属層３５−２との２層構造を有している。各配線層３５の一端部３５ａは、パッシベーション膜３３及び絶縁膜３４に設けられた開口部３３ｈ、３４ｈを介して各接続パッド３２の上面に電気的に接続されている。また、各配線層３５の他端部には、ランド３５ｂが形成されている。そして、各配線層３５の一端部３５ａと他端部（ランド３５ｂ）の間は、これらと一体的に形成された引き回し線部３５ｃにより接続されている。   Further, as shown in FIGS. 3A and 3B, a plurality of wiring layers 35 extend with a predetermined wiring pattern on the upper surface of the insulating film 34 in FIG. 3B. Is provided. The wiring layer 35 includes, for example, a seed metal layer 35-1 made of copper or the like provided on the upper surface of the insulating film 34, and a wiring metal layer 35-2 made of copper or the like provided on the upper surface of the seed metal layer 35-1. And a two-layer structure. One end portion 35 a of each wiring layer 35 is electrically connected to the upper surface of each connection pad 32 through openings 33 h and 34 h provided in the passivation film 33 and the insulating film 34. A land 35 b is formed at the other end of each wiring layer 35. The one end 35a and the other end (land 35b) of each wiring layer 35 are connected by a lead wire portion 35c formed integrally therewith.

また、図３（ａ）、（ｂ）に示すように、各配線層３５のランド３５ｂの上面には、シリコン基板３１の上面３１ａに関する法線の方向に延在する、銅等からなる外部接続用の柱状電極３６が設けられ、ランド３５ｂと柱状電極３６が電気的に接続されている。ここで、柱状電極３６は、例えば図３（ａ）に示すように、矩形状のシリコン基板３１の各辺方向（図面上下方向及び左右方向）に等間隔を有するように正方配列されている。   Further, as shown in FIGS. 3A and 3B, the external connection made of copper or the like extending in the direction of the normal to the upper surface 31 a of the silicon substrate 31 is provided on the upper surface of the land 35 b of each wiring layer 35. The columnar electrode 36 is provided, and the land 35b and the columnar electrode 36 are electrically connected. Here, as shown in FIG. 3A, for example, the columnar electrodes 36 are squarely arranged so as to have equal intervals in each side direction (vertical direction and horizontal direction in the drawing) of the rectangular silicon substrate 31.

また、図３（ａ）、（ｂ）に示すように、配線層３５及び絶縁膜３４が設けられたシリコン基板３１の上面側には、パッシベーション膜３３の上面のうち、絶縁膜３４によって被覆されずに露出された領域と、絶縁膜３４の上面のうち、上述した柱状電極３６が設けられていない領域とを被覆するように、シリカフィラーを含むエポキシ系樹脂等からなる封止層３７が設けられている。封止層３７の上面は、平坦化されており、柱状電極３６の上面（端部）が露出するように略面一となるように設けられている。   3A and 3B, the upper surface side of the silicon substrate 31 provided with the wiring layer 35 and the insulating film 34 is covered with the insulating film 34 among the upper surface of the passivation film 33. A sealing layer 37 made of an epoxy resin containing silica filler or the like is provided so as to cover the exposed region and the region where the above-described columnar electrode 36 is not provided on the upper surface of the insulating film 34. It has been. The upper surface of the sealing layer 37 is flattened so as to be substantially flush with the upper surface (end portion) of the columnar electrode 36 being exposed.

このように、本実施形態に係る半導体装置内蔵基板モジュール１０においては、制御回路等の機能を有するウエハレベルＣＳＰ型の半導体装置３０が埋め込まれたコア基板２１の上面側に、機能部であるコイル部５０が、積層配線と同等の構造により一体的に設けられた構成を有している。したがって、本実施形態によれば、特定の機能部（コイル部５０）を備えた半導体装置内蔵基板モジュール１０を、一部品として提供することができるとともに、装置規模を小型化して実装スペースを小さくすることができる。また、半導体装置３０を内蔵した基板装置部２０とコイル部５０とを、導線等を用いて接続する必要がない。   As described above, in the substrate module 10 with a built-in semiconductor device according to the present embodiment, a coil as a functional unit is provided on the upper surface side of the core substrate 21 in which the wafer level CSP type semiconductor device 30 having a function such as a control circuit is embedded. The part 50 has a configuration in which it is integrally provided with a structure equivalent to the laminated wiring. Therefore, according to the present embodiment, the semiconductor device built-in substrate module 10 including the specific functional unit (coil unit 50) can be provided as one component, and the device scale can be reduced to reduce the mounting space. be able to. Further, it is not necessary to connect the substrate device unit 20 including the semiconductor device 30 and the coil unit 50 using a conductive wire or the like.

特に、本実施形態においては、機能部として非接触給電システムにおける送電又は受電回路に用いられるコイル部５０を備えることにより、次のような効果が得られる。すなわち、近年、携帯電話機やスマートフォン、スレート型パソコン、ポータブルナビゲーション機器等の携帯型の情報端末機器が普及しているが、これらの機器は内蔵するバッテリからの電力により駆動するため、バッテリが消耗した場合には、商用電源に接続してバッテリを充電する必要がある。ここで、現在、市場に普及している各種の情報端末機器においては、充電用端子として様々な規格が採用されているため、所有する情報端末機器に応じて、複数の充電用ケーブル等を所有する必要がある。また、バッテリの充電操作のたびに充電用ケーブルを接続する必要がある。そのため、情報端末機器の充電操作が非常に煩雑であった。近年、このような問題を解決するために、非接触給電システムの統一規格が策定され、一部の商品に採用されつつある。この場合、小型化や高機能化が求められる情報端末機器においては、受電回路の実装スペースが極力小さい方が好ましい。本実施形態に示したようなコイル部を備えた半導体装置内蔵基板モジュールは、今後、非接触給電システムを種々の情報端末機器に採用する際に、機器の小型化、高集積化及び部品実装、配線、工程の簡略化や効率化を図ることができる。   In particular, in the present embodiment, the following effects can be obtained by providing the coil unit 50 used in the power transmission or power reception circuit in the non-contact power feeding system as the functional unit. That is, in recent years, portable information terminal devices such as mobile phones, smartphones, slate computers, and portable navigation devices have become widespread, but these devices are driven by the power from the built-in battery, so the batteries are exhausted. In some cases, it is necessary to charge the battery by connecting to a commercial power source. Here, various types of information terminal devices that are currently popular in the market employ various standards for charging terminals, so they own multiple charging cables depending on the information terminal devices they own. There is a need to. Further, it is necessary to connect a charging cable every time the battery is charged. Therefore, the charging operation of the information terminal device is very complicated. In recent years, in order to solve such a problem, a unified standard for a non-contact power feeding system has been formulated and is being adopted for some products. In this case, in an information terminal device that is required to be downsized or highly functional, it is preferable that the mounting space of the power receiving circuit is as small as possible. The semiconductor device built-in substrate module provided with the coil portion as shown in the present embodiment will be used in the future when the non-contact power feeding system is adopted in various information terminal devices. Wiring and processes can be simplified and made more efficient.

また、本実施形態においては、コア基板２１に内蔵される半導体装置３０が、シリコン基板３１の上面側に、集積回路に接続される接続パッド３２と、外部接続端子である柱状電極３６との間に、任意の配線パターンを有する配線層３５を設けた構成を有している。このようなウエハレベルＣＳＰ型の半導体装置３０を適用することにより、シリコン基板３１の上面側に少なくとも１層分の配線層を設けることができる。そのため、このような半導体装置３０をコア基板２１に埋め込むことにより、ＣＳＰ型あるいはベアチップの半導体装置をコア基板に直接埋め込んだ場合に比較して、コア基板２１の上面側又は下面側に積層する絶縁層及び配線層の一部を、半導体装置３０本体内に備えることができる。したがって、積層配線の層数を実質的に削減することができるので、製造工程を簡略化又は効率化することができる。なお、この作用効果については、後述する比較検証において詳しく説明する。   In the present embodiment, the semiconductor device 30 built in the core substrate 21 is provided on the upper surface side of the silicon substrate 31 between the connection pads 32 connected to the integrated circuit and the columnar electrodes 36 that are external connection terminals. In addition, a wiring layer 35 having an arbitrary wiring pattern is provided. By applying such a wafer level CSP type semiconductor device 30, at least one wiring layer can be provided on the upper surface side of the silicon substrate 31. For this reason, by embedding such a semiconductor device 30 in the core substrate 21, an insulation layered on the upper surface side or the lower surface side of the core substrate 21 as compared with a case where a CSP type or bare chip semiconductor device is directly embedded in the core substrate. A part of the layer and the wiring layer can be provided in the main body of the semiconductor device 30. Therefore, since the number of layers of the laminated wiring can be substantially reduced, the manufacturing process can be simplified or made efficient. This action and effect will be described in detail in the comparative verification described later.

また、この場合、コア基板２１の上面側の上面側又は下面側に積層する配線層の設計段階で、ウエハレベルＣＳＰ型の半導体装置３０本体内に備える配線層についても、回路特性の検証や調整を同時に行いつつ、配線層のパターン形状等を適切に修正や変形することができる。したがって、本実施形態によれば、半導体装置内蔵基板モジュールの設計自由度を向上させることができるとともに、回路設計時の、異なる設計セクションや設計ツール間における設計データの移動や後戻りといった作業が削減されて、設計効率を向上させることができる。   In this case, the circuit characteristics of the wiring layer provided in the main body of the wafer level CSP type semiconductor device 30 are also verified and adjusted at the design stage of the wiring layer laminated on the upper surface side or the lower surface side of the upper surface side of the core substrate 21. At the same time, the pattern shape of the wiring layer can be appropriately corrected or deformed. Therefore, according to the present embodiment, the degree of freedom in designing the substrate module with a built-in semiconductor device can be improved, and the work of moving design data between different design sections and design tools and backtracking during circuit design can be reduced. Thus, the design efficiency can be improved.

加えて、本実施形態においては、特定の半導体装置３０を挟んで対向する位置に、機能部であるコイル部５０の端子部５２、及び、貫通電極２３が配置された構成を有している。換言すると、コイル部５０の相互に離間する位置に設けられた一対の端子部５２及びその直下の各貫通電極２３間の領域のコア基板２１に半導体装置３０が埋め込まれた構成を有している。これにより、複数の貫通電極２３間のコア基板２１のスペースを有効に活用することができるとともに、制御回路等の機能を有する半導体装置３０とコイル部５０との間の配線長を極力短くしたり、配線長や配線抵抗を適切に設定することができる。したがって、信号遅延等による回路特性の劣化を抑制して、信頼性の高い半導体装置内蔵基板モジュールを提供することができる。   In addition, in the present embodiment, the terminal part 52 of the coil part 50 that is a functional part and the through electrode 23 are arranged at positions facing each other with the specific semiconductor device 30 in between. In other words, the semiconductor device 30 is embedded in the core substrate 21 in a region between the pair of terminal portions 52 provided at positions where the coil portions 50 are separated from each other and the through electrodes 23 immediately below the pair of terminal portions 52. . As a result, the space of the core substrate 21 between the plurality of through electrodes 23 can be effectively utilized, and the wiring length between the semiconductor device 30 having a function such as a control circuit and the coil unit 50 can be shortened as much as possible. The wiring length and wiring resistance can be set appropriately. Therefore, it is possible to provide a highly reliable substrate module with a built-in semiconductor device by suppressing deterioration of circuit characteristics due to signal delay or the like.

また、本実施形態に適用されるウエハレベルＣＳＰ型の半導体装置３０においては、シリコン基板３１の上面側に、配線層３５に直接接続された柱状電極３６を有し、さらに、当該柱状電極３６の周側部を被覆するとともに、シリコン基板３１の上面側を保護する封止層３７を設けた構成を有している。これにより、製造工程や製品出荷後における半導体装置内蔵基板モジュール１０の内部応力や外部応力を緩和することができるとともに、汚染物や熱、湿気等の外的環境の影響を受けにくくすることができる。したがって、いわゆるベアチップの半導体装置に比較して、製品検査を簡単に行うことができ、コア基板２１への埋め込み前に不良品を適切に除去することができるとともに、集積回路の損傷や断線等の発生等を抑制することができ、回路特性が良好で、かつ、信頼性の高い半導体装置を適用することができる。   In addition, the wafer level CSP type semiconductor device 30 applied to the present embodiment has a columnar electrode 36 directly connected to the wiring layer 35 on the upper surface side of the silicon substrate 31. A sealing layer 37 that covers the peripheral side portion and protects the upper surface side of the silicon substrate 31 is provided. As a result, internal stress and external stress of the semiconductor device built-in substrate module 10 after the manufacturing process and product shipment can be relieved, and it is possible to make it less susceptible to the external environment such as contaminants, heat, and moisture. . Therefore, compared with a so-called bare chip semiconductor device, product inspection can be easily performed, defective products can be appropriately removed before being embedded in the core substrate 21, and damage to the integrated circuit, disconnection, and the like can be achieved. Occurrence and the like can be suppressed, and a semiconductor device with favorable circuit characteristics and high reliability can be used.

なお、図３（ｂ）に示した半導体装置３０においては、接続パッド３２と柱状電極３６に接続される配線層３５として、シード金属層３５−１と配線金属層３５−２からなる２層構造の配線を有している場合について説明した。この配線構造は、半導体装置３０の一例を説明するためのものに過ぎず、本発明はこれに限られるものではない。すなわち、半導体装置３０に適用される配線層３５は、例えば、単層の金属層又は導電層からなるものであってもよいし、３層以上の複数層の金属層又は導電層が積層された配線構造を有するものであってもよい。   In the semiconductor device 30 shown in FIG. 3B, the wiring layer 35 connected to the connection pad 32 and the columnar electrode 36 has a two-layer structure including a seed metal layer 35-1 and a wiring metal layer 35-2. The case where the wiring is provided has been described. This wiring structure is only for explaining an example of the semiconductor device 30, and the present invention is not limited to this. That is, the wiring layer 35 applied to the semiconductor device 30 may be composed of, for example, a single metal layer or a conductive layer, or a plurality of three or more metal layers or conductive layers are laminated. It may have a wiring structure.

図４は、第１の実施形態に係る半導体装置内蔵基板モジュールの他の構成例を示す概略平面図である。なお、図４に示した半導体装置内蔵基板モジュールにおけるII−II線に沿った断面構造は、図２に示したものと同等であるので、詳細な説明を省略する。   FIG. 4 is a schematic plan view showing another configuration example of the semiconductor device built-in substrate module according to the first embodiment. The cross-sectional structure taken along the line II-II in the semiconductor device built-in substrate module shown in FIG. 4 is the same as that shown in FIG.

上述した第１の実施形態においては、図１、図２に示したように、矩形状の平面形状を有する基板装置部２０（又は、コア基板２１）の外形形状を規定する直交する２辺に対して、所定の角度を有するように半導体装置３０を傾けて配置し、かつ、当該半導体装置３０を挟んで対向する位置に、コイル部５０の端子部５２及び当該端子部５２に接続される貫通電極２３を配置した構成を示したが、本発明はこれに限定されるものではない。すなわち、図４に示すように、半導体装置内蔵基板モジュール１０は、コア基板２１に埋め込まれた半導体装置３０の外形形状を規定する各辺が、矩形状の平面形状を有する基板装置部２０（又は、コア基板２１）の外形形状を規定する直交する２辺と同じ方向になるように半導体装置３０を配置した構成を有するものであってもよい。この場合、コイル部５０の端子部５２及び貫通電極２３は、当該半導体装置３０を挟んで対向する位置に配置される。具体的には、例えば図４に示すように、半導体装置内蔵基板モジュール１０を平面視した際に、コイルパターン５１の平面形状（螺旋形状）により規定される一対の端子部５２の位置が、基板装置部２０の図面略中央部と図面左方である場合には、当該端子部５２の直下に設けられた各貫通電極２３間の領域に、半導体装置３０の外形形状を規定する各辺が、矩形状の平面形状を有するコア基板２１の外形形状を規定する各辺と平行になるように配置される。本構成例においても、基板装置部２０を平面視した場合、開口部２１ｈがスルーホール２３ｈ、２３ｈの間に配置されるように、開口部２１ｈ及び複数のスルーホール２３ｈ、２３ｈが設けられている。また、基板装置部２０を平面視した場合、複数の開口部２１ｈ、２１ｈがコイルパターン５１に重なっている。さらに、基板装置部２０を平面視した場合、複数の開口部２１ｈ、２１ｈの間に複数のスルーホール２３ｈ、２３ｈのうちの一つが配置されるように、複数の開口部２１ｈ、２１ｈ及び複数のスルーホール２３ｈ、２３ｈが設けられている。   In the first embodiment described above, as shown in FIGS. 1 and 2, two orthogonal sides that define the outer shape of the substrate device unit 20 (or the core substrate 21) having a rectangular planar shape are used. On the other hand, the semiconductor device 30 is inclined and arranged so as to have a predetermined angle, and the terminal portion 52 of the coil portion 50 and the through-hole connected to the terminal portion 52 are disposed at positions facing each other across the semiconductor device 30. Although the configuration in which the electrode 23 is disposed is shown, the present invention is not limited to this. That is, as shown in FIG. 4, the substrate module 10 with a built-in semiconductor device has a substrate device unit 20 (or each side that defines the outer shape of the semiconductor device 30 embedded in the core substrate 21 having a rectangular planar shape). The semiconductor device 30 may be arranged in the same direction as two orthogonal sides that define the outer shape of the core substrate 21). In this case, the terminal portion 52 and the through electrode 23 of the coil portion 50 are arranged at positions facing each other with the semiconductor device 30 interposed therebetween. Specifically, for example, as shown in FIG. 4, when the semiconductor device built-in substrate module 10 is viewed in plan, the position of the pair of terminal portions 52 defined by the planar shape (spiral shape) of the coil pattern 51 is the substrate. When the device portion 20 is substantially at the center of the drawing and on the left side of the drawing, each side defining the outer shape of the semiconductor device 30 is formed in the region between the through electrodes 23 provided immediately below the terminal portion 52. It arrange | positions so that it may become parallel to each edge | side which prescribes | regulates the external shape of the core board | substrate 21 which has a rectangular planar shape. Also in this configuration example, the opening 21h and the plurality of through holes 23h and 23h are provided so that the opening 21h is disposed between the through holes 23h and 23h when the substrate device unit 20 is viewed in plan. . Further, when the substrate device unit 20 is viewed in plan, the plurality of openings 21 h and 21 h overlap the coil pattern 51. Furthermore, when the substrate device unit 20 is viewed in plan, the plurality of openings 21h and 21h and the plurality of openings 21h and 21h are arranged such that one of the plurality of through holes 23h and 23h is disposed between the plurality of openings 21h and 21h. Through holes 23h and 23h are provided.

（半導体装置内蔵基板モジュールの製造方法）
次に、本実施形態に係る半導体装置内蔵基板モジュールの製造方法について説明する。
図５〜図１２は、本実施形態に係る半導体装置内蔵基板モジュールの製造方法の一例を示す工程断面図である。ここでは、図２に示した断面構造を有する半導体装置内蔵基板モジュールについて製造方法を説明する。なお、図６は、図５（ｂ）に示すコア基板２１ｗの平面図である。すなわち、図５（ｂ）に示すコア基板２１ｗは、図６におけるＶＢ−ＶＢ線（本明細書においては図６中に示したローマ数字の「５」に対応する記号として便宜的に「Ｖ」を用いる。）に沿った断面である。 (Manufacturing method of substrate module with built-in semiconductor device)
Next, a method for manufacturing the semiconductor device built-in substrate module according to the present embodiment will be described.
5 to 12 are process cross-sectional views illustrating an example of a method for manufacturing a semiconductor device built-in substrate module according to the present embodiment. Here, a manufacturing method of the semiconductor device built-in substrate module having the cross-sectional structure shown in FIG. 2 will be described. FIG. 6 is a plan view of the core substrate 21w shown in FIG. That is, the core substrate 21w shown in FIG. 5 (b) has a VB-VB line in FIG. 6 (in this specification, “V” for convenience as a symbol corresponding to the Roman numeral “5” shown in FIG. 6). Is a cross-section along the line.

上述した半導体装置内蔵基板モジュール１０の製造方法は、まず、図５（ａ）に示すように、プリプレグからなる絶縁層２２ａと、ウエハレベルＣＳＰ型の半導体装置３０と、チップ型のコンデンサ４０と、を用意する。ここで、絶縁層２２ａは、後述する集合基板状態のコア基板２１ｗと同等の平面的な広がりを有している。また、半導体装置３０は、図３に示した構造を有し、シリコン基板３１の図面下面側に、予めダイアタッチフィルム（Die Attach Film；ＤＡＦ）が貼り付けられている。また、絶縁層２２ａの図面上面側には、チップ型のコンデンサ４０が実装される位置に、予め仮止め用の非導電性接着剤（Non Conductive Paste；ＮＣＰ）が滴下されている。そして、チップマウンタ装置により、絶縁層２２ａの上面側の所定の位置に、半導体装置３０と、チップ型のコンデンサ４０が搭載される。   As shown in FIG. 5A, first, the manufacturing method of the semiconductor device built-in substrate module 10 described above includes an insulating layer 22a made of prepreg, a wafer level CSP type semiconductor device 30, a chip type capacitor 40, Prepare. Here, the insulating layer 22a has a planar extent equivalent to a core substrate 21w in a collective substrate state to be described later. Further, the semiconductor device 30 has the structure shown in FIG. 3, and a die attach film (DAF) is pasted on the lower surface side of the silicon substrate 31 in advance. A non-conductive adhesive (NCP) for temporary fixing is dropped in advance on the upper surface side of the insulating layer 22a at a position where the chip-type capacitor 40 is mounted. Then, the semiconductor device 30 and the chip-type capacitor 40 are mounted at predetermined positions on the upper surface side of the insulating layer 22a by the chip mounter device.

次いで、図６に示すように、集合基板状態のコア基板２１ｗを準備する。ここで、コア基板２１ｗには、上述した半導体装置内蔵基板モジュール１０における基板装置部２０に適用されるコア基板２１の領域（以下、「基板モジュール形成領域」と記す）が、複数連続するように設定されている。各基板モジュール形成領域には、予め、コア基板２１ｗの図面上面側と下面側を貫通する開口部（キャビティ）２１ｈｗが複数設けられている。   Next, as shown in FIG. 6, a core substrate 21 w in a collective substrate state is prepared. Here, a plurality of regions of the core substrate 21 (hereinafter referred to as “substrate module formation region”) applied to the substrate device unit 20 in the semiconductor device built-in substrate module 10 described above are continuous with the core substrate 21w. Is set. Each substrate module forming region is provided with a plurality of openings (cavities) 21hw penetrating the upper surface side and the lower surface side of the core substrate 21w in advance.

そして、図５（ｂ）に示すように、上述した半導体装置３０やコンデンサ４０が搭載された絶縁層２２ａの図面上面側に、開口部２１ｈｗが設けられたコア基板２１ｗを積層する。このとき、絶縁層２２ａの上面に搭載された各半導体装置３０及びコンデンサ４０が、コア基板２１ｗに設けられた開口部２１ｈｗに嵌合するように、絶縁層２２ａの上面にコア基板２１ｗが積層される。さらに、絶縁層２２ａに積層されたコア基板２１ｗの図面上面、及び、半導体装置３０並びにコンデンサ４０の上面を覆うように、プリプレグからなる絶縁層２２ｂ及び銅箔等からなる金属導電層（第２の金属層）２４ｗｂを積層する（図中下向き矢印参照）。また、絶縁層２２ａの図面下面を覆うように、銅箔等からなる金属導電層（第１の金属層）２４ｗａを積層する（図中上向き矢印参照）。   Then, as shown in FIG. 5B, a core substrate 21w provided with an opening 21hw is laminated on the upper surface side of the insulating layer 22a on which the semiconductor device 30 and the capacitor 40 are mounted. At this time, the core substrate 21w is laminated on the upper surface of the insulating layer 22a so that each semiconductor device 30 and the capacitor 40 mounted on the upper surface of the insulating layer 22a are fitted in the opening 21hw provided in the core substrate 21w. The Further, the insulating layer 22b made of prepreg and the metal conductive layer made of copper foil (second layer) so as to cover the upper surface of the core substrate 21w laminated on the insulating layer 22a and the upper surface of the semiconductor device 30 and the capacitor 40 are covered. (Metal layer) 24 wb is laminated (see the downward arrow in the figure). Further, a metal conductive layer (first metal layer) 24wa made of copper foil or the like is laminated so as to cover the lower surface of the insulating layer 22a in the drawing (see the upward arrow in the figure).

次いで、図７（ａ）に示すように、絶縁層２２ａ、２２ｂ及び金属導電層２４ｗａ、２４ｗｂを積層したコア基板２１ｗを熱プレス（加熱加圧）することにより、各層を接合させるとともに硬化させる。これにより、コア基板２１ｗの各開口部２１ｈｗに、半導体装置３０及びコンデンサ４０が埋め込まれた積層基板が得られる。ここで、コア基板２１ｗ、及び、絶縁層２２ａ、２２ｂを構成するプリプレグは、例えばガラスエポキシ材を材料とする平板が適用される。なお、図６、図７において、符号２９で示す領域は、ダイシングストリートである。   Next, as shown in FIG. 7A, the core substrate 21w on which the insulating layers 22a and 22b and the metal conductive layers 24wa and 24wb are stacked is hot-pressed (heated and pressurized) to bond and cure the layers. Thereby, a laminated substrate in which the semiconductor device 30 and the capacitor 40 are embedded in each opening 21hw of the core substrate 21w is obtained. Here, as the prepreg constituting the core substrate 21w and the insulating layers 22a and 22b, for example, a flat plate made of a glass epoxy material is applied. In FIG. 6 and FIG. 7, the area indicated by reference numeral 29 is a dicing street.

次いで、図７（ｂ）に示すように、例えばレーザビア形成法を用いて、レーザドリル装置でコア基板２１ｗの図面上面側の金属導電層２４ｗｂ及び絶縁層２２ｂに穴あけ加工を行い、金属導電層２４ｗｂ及び絶縁層２２ｂにビア開口部２２ｈｂを形成する。ここで、ビア開口部２２ｈｂの形成位置は、コア基板２１ｗを図面上面側から平面視して、コア基板２１ｗの開口部２１ｈｗに埋め込まれた半導体装置３０の図面上面に露出する柱状電極３６、及び、コンデンサ４０の図面上面に露出する対向電極４１の配置位置と整合するように設定される。これにより、ビア開口部２２ｈｂ内に、半導体装置３０の図面上面に露出する柱状電極３６の端部、及び、コンデンサ４０の図面上面に露出する対向電極４１の端部が露出する。   Next, as shown in FIG. 7B, using a laser via formation method, for example, the metal conductive layer 24wb and the insulating layer 22b on the upper surface side of the core substrate 21w are punched with a laser drill device, and the metal conductive layer 24wb is formed. The via opening 22hb is formed in the insulating layer 22b. Here, the via opening 22hb is formed at a position where the columnar electrode 36 exposed on the upper surface of the semiconductor device 30 embedded in the opening 21hw of the core substrate 21w in a plan view of the core substrate 21w from the upper surface side of the drawing, and The capacitor 40 is set so as to be aligned with the arrangement position of the counter electrode 41 exposed on the upper surface of the drawing. As a result, the end portion of the columnar electrode 36 exposed on the top surface of the semiconductor device 30 and the end portion of the counter electrode 41 exposed on the top surface of the capacitor 40 are exposed in the via opening 22hb.

次いで、ビア開口部２２ｈｂ内をデスミア処理して、柱状電極３６及び対向電極４１が露出するビア開口部２２ｈｂの内部をクリーニングする。その後、図７（ｃ）に示すように、ビア開口部２２ｈｂ内に銅メッキからなるビア２４ｖｂを形成する。具体的には、ビア２４ｖｂの形成方法は、まず、少なくともビア開口部２２ｈｂを含む金属導電層２４ｗｂの上面側全域に銅の無電解メッキを行うことにより、ビア開口部２２ｈｂの内壁及び金属導電層２４ｗｂの上面に銅の薄膜を形成する。次いで、当該銅薄膜をメッキ電流路とした銅の電解メッキを行なうことにより、ビア開口部２２ｈｂ内に銅メッキを成長させてビア２４ｖｂを形成する。ここで、ビア２４ｖｂは、コア基板２１ｗの図面上面側の金属導電層２４ｗｂに電気的に接続されるように形成される。なお、銅の電解メッキにより形成された部分は、銅箔からなる金属導電層２４ｗｂと一体化するように形成されるので、図面においてもそれらの境界は図示していない。   Next, the inside of the via opening 22hb is desmeared to clean the inside of the via opening 22hb from which the columnar electrode 36 and the counter electrode 41 are exposed. Thereafter, as shown in FIG. 7C, a via 24vb made of copper plating is formed in the via opening 22hb. Specifically, the via 24vb is formed by first performing electroless plating of copper on the entire upper surface side of the metal conductive layer 24wb including at least the via opening 22hb, thereby forming the inner wall of the via opening 22hb and the metal conductive layer. A copper thin film is formed on the upper surface of 24 wb. Next, by performing electrolytic plating of copper using the copper thin film as a plating current path, the copper plating is grown in the via opening 22hb to form the via 24vb. Here, the via 24vb is formed so as to be electrically connected to the metal conductive layer 24wb on the upper surface side of the core substrate 21w in the drawing. In addition, since the part formed by the electrolytic plating of copper is formed so as to be integrated with the metal conductive layer 24wb made of copper foil, those boundaries are not shown in the drawing.

次いで、図８（ａ）に示すように、コア基板２１ｗの図面上面側及び下面側に絶縁層２２ａ、２２ｂ金属導電層２４ｗａ、２４ｗｂが積層された積層基板に対して、ドリル装置を用いてその厚さ方向に貫通するスルーホール２３ｈを形成する。ここで、スルーホール２３ｈは、図８（ａ）に示すように、コア基板２１ｗに埋め込まれた半導体装置３０を挟んで対向する位置に設けられる。   Next, as shown in FIG. 8 (a), a drilling device is used for the laminated substrate in which the insulating layers 22a and 22b and the metal conductive layers 24wa and 24wb are laminated on the upper surface side and the lower surface side of the core substrate 21w. A through hole 23h penetrating in the thickness direction is formed. Here, as shown in FIG. 8A, the through hole 23h is provided at a position facing the semiconductor device 30 embedded in the core substrate 21w.

次いで、スルーホール２３ｈ内をデスミア処理して、スルーホール２３ｈの内壁をクリーニングする。その後、図８（ｂ）、（ｃ）に示すように、スルーホール２３ｈ内に銅メッキからなる貫通電極２３を形成する。具体的には、貫通電極２３の形成方法は、まず、少なくともスルーホール２３ｈを含む金属導電層２４ｗｂの図面上面側全域、及び、金属導電層２４ｗａの図面下面側全域に銅の無電解メッキを行うことにより、スルーホール２３ｈの内壁及び金属導電層２４ｗｂの上面並びに金属導電層２４ｗａの下面に銅の薄膜を形成する。次いで、当該銅薄膜をメッキ電流路とした銅の電解メッキを行なうことにより、スルーホール２３ｈ内に銅メッキを成長させて導体部２３ａを形成する。ここで、スルーホール２３ｈ内に形成される導体部２３ａは、スルーホール２３ｈの大きさや電解メッキを行う際の諸条件等に基づいて、図８（ｂ）に示すように、スルーホール２３ｈの内壁面に銅メッキが成長し、中央部に空間（空洞）が形成された、円筒形状又は中空形状を有するものであっても良いし、スルーホール２３ｈ内が銅メッキで充填された円柱形状を有するものであってもよい。図８（ｂ）に示すように、導体部２３ａが円筒形状又は中空形状を有する場合には、図８（ｃ）に示すように、導体部２３ａの中央部の空間に、例えば印刷法等を用いて、エポキシ樹脂等の絶縁性のペーストを充填して穴埋めし、硬化させる。このように、導体部２３ａの中央部に埋込部２３ｂを形成することにより、スルーホール２３ｈを含む金属導電層２４ｗｂの図面上面側及び金属導電層２４ｗａの図面下面側に、さらに積層配線を形成する際に、中央部の空間部分により配線層の表面の平坦性が損なわれることを防止することができる。すなわち、貫通電極２３は、図８（ｃ）に示すように、導体部２３ａと埋込部２３ｂからなる構成を有するものであっても良いし、導体部２３ａを構成するメッキ材料からなる単一の構成からなるものであってもよい。   Next, the inside of the through hole 23h is desmeared to clean the inner wall of the through hole 23h. Thereafter, as shown in FIGS. 8B and 8C, a through electrode 23 made of copper plating is formed in the through hole 23h. Specifically, the through electrode 23 is formed by first electrolessly plating copper on the entire upper surface side of the metal conductive layer 24wb including the through hole 23h and on the entire lower surface side of the metal conductive layer 24wa. Thus, a copper thin film is formed on the inner wall of the through hole 23h, the upper surface of the metal conductive layer 24wb, and the lower surface of the metal conductive layer 24wa. Next, by performing electrolytic plating of copper using the copper thin film as a plating current path, the copper plating is grown in the through hole 23h to form the conductor portion 23a. Here, the conductor portion 23a formed in the through hole 23h is formed in the through hole 23h, as shown in FIG. 8B, based on the size of the through hole 23h, various conditions when performing electrolytic plating, and the like. It may have a cylindrical shape or a hollow shape in which copper plating grows on the wall surface and a space (cavity) is formed in the center, or has a cylindrical shape filled with copper plating in the through hole 23h. It may be a thing. As shown in FIG. 8 (b), when the conductor portion 23a has a cylindrical shape or a hollow shape, as shown in FIG. 8 (c), for example, a printing method or the like is applied to the central space of the conductor portion 23a. Used to fill the hole with an insulating paste such as epoxy resin and harden. In this way, by forming the embedded portion 23b in the central portion of the conductor portion 23a, further multilayer wiring is formed on the upper surface side of the metal conductive layer 24wb including the through hole 23h and the lower surface side of the metal conductive layer 24wa in the drawing. In doing so, it is possible to prevent the flatness of the surface of the wiring layer from being damaged by the space portion in the central portion. That is, as shown in FIG. 8C, the through electrode 23 may have a structure including a conductor portion 23a and a buried portion 23b, or a single electrode made of a plating material that forms the conductor portion 23a. It may consist of the following.

次いで、図８（ｃ）に示すように、スルーホール２３ｈ内の導体部２３ａ及び金属導電層２４ｗａ、２４ｗｂをメッキ電流路とした銅の電解メッキをさらに行なうことにより、少なくともスルーホール２３ｈ内に形成された貫通電極２３の図面上面側及び下面側を被覆するメッキ層を形成する。なお、この貫通電極２３の形成工程においても、銅の電解メッキにより形成された部分は、銅箔からなる金属導電層２４ｗａ、２４ｗｂと一体化するように形成されるので、図面においてもそれらの境界は図示していない。これに対して、スルーホール２３ｈ内に形成される貫通電極２３については、図示を明示するため、便宜的にハッチングの方向を変えて示した。   Next, as shown in FIG. 8C, copper is further electroplated using the conductor portion 23a in the through hole 23h and the metal conductive layers 24wa and 24wb as plating current paths, thereby forming at least in the through hole 23h. A plated layer is formed to cover the upper surface side and the lower surface side of the through electrode 23 in the drawing. Even in the step of forming the through electrode 23, the portion formed by electrolytic plating of copper is formed so as to be integrated with the metal conductive layers 24wa and 24wb made of copper foil. Is not shown. On the other hand, the through electrode 23 formed in the through hole 23h is shown by changing the hatching direction for the sake of convenience for the sake of clarity.

次いで、コア基板２１ｗの上面側に形成された金属導電層２４ｗｂを、フォトリソグラフィ法を用いて、露光、現像処理を行うことにより、図９（ａ）に示すように、絶縁層２２ｂの図面上面側に所定の配線パターンを有し、かつ、ビア２４ｖｂに接続された配線層２４ｂを形成する。また、コア基板２１ｗの下面側に形成された金属導電層２４ｗａについても同様に、フォトリソグラフィ法を用いて、露光、現像処理を行うことにより、図９（ａ）に示すように、絶縁層２２ａの図面下面側に所定の配線パターンを有する配線層２４ａを形成する。ここで、絶縁層２２ｂの図面上面に形成された配線層２４ｂと、絶縁層２２ａの図面下面に形成された配線層２４ａは、各々、上述した貫通電極２３の上端及び下端に接続するように形成されることにより、相互に電気的に接続される。このように、絶縁層２２ｂの図面上面側に形成される配線層２４ｂと、絶縁層２２ａの図面下面側に形成される配線層２４ａは、同等の製造方法を適用して形成することができ、そのプロセスの一部（例えば現像処理）を共通化することができる。   Next, the metal conductive layer 24wb formed on the upper surface side of the core substrate 21w is exposed and developed using a photolithography method, so that the upper surface of the insulating layer 22b in the drawing is shown in FIG. 9A. A wiring layer 24b having a predetermined wiring pattern on the side and connected to the via 24vb is formed. Similarly, the metal conductive layer 24wa formed on the lower surface side of the core substrate 21w is exposed and developed by using a photolithography method, so that the insulating layer 22a is formed as shown in FIG. 9A. A wiring layer 24a having a predetermined wiring pattern is formed on the lower surface side of FIG. Here, the wiring layer 24b formed on the upper surface of the insulating layer 22b and the wiring layer 24a formed on the lower surface of the insulating layer 22a are formed so as to be connected to the upper end and the lower end of the through electrode 23, respectively. By doing so, they are electrically connected to each other. As described above, the wiring layer 24b formed on the upper surface side of the insulating layer 22b and the wiring layer 24a formed on the lower surface side of the insulating layer 22a can be formed by applying an equivalent manufacturing method. A part of the process (for example, development processing) can be shared.

なお、配線層２４ａ、２４ｂを形成する際に用いられるフォトリソグラフィ法は、周知の手法を適用することができる。具体的には、銅箔からなる金属導電層２４ｗａ又は２４ｗｂを覆うように、感光性のメッキレジストを形成した後、パターン形状が描画されたフォトマスクを配置し、露光装置にて露光処理を行う。次いで、現像液を用いて現像処理を行うことにより、パターン形状に対応する領域のメッキレジストが残留する。次いで、所定のエッチング液を用いてエッチング処理を行うことにより、メッキレジストが残留していない領域の金属導電層２４ｗａ又は２４ｗｂが除去される。   A well-known method can be applied to the photolithography method used when forming the wiring layers 24a and 24b. Specifically, after a photosensitive plating resist is formed so as to cover the metal conductive layer 24wa or 24wb made of copper foil, a photomask on which a pattern shape is drawn is arranged, and exposure processing is performed by an exposure apparatus. . Next, by performing development processing using a developer, plating resist in a region corresponding to the pattern shape remains. Next, by performing an etching process using a predetermined etching solution, the metal conductive layer 24wa or 24wb in a region where no plating resist remains is removed.

次いで、図９（ｂ）に示すように、配線層２４ｂが形成された絶縁層２２ｂの図面上面を覆うように、プリプレグからなる絶縁層２５ｂ及び銅箔等からなる金属導電層（第２の金属層）２６ｗｂを積層する（図中下向き矢印参照）。また、配線層２４ａが形成された絶縁層２２ａの下面を覆うように、プリプレグからなる絶縁層２５ａ及び銅箔等からなる金属導電層（第１の金属層）２６ｗａを積層する（図中上向き矢印参照）。次いで、図１０（ａ）に示すように。絶縁層２５ａ、２５ｂ及び金属導電層２６ｗａ、２６ｗｂを積層したコア基板２１ｗを熱プレス（加熱加圧）することにより、各層を接合させるとともに硬化させる。   Next, as shown in FIG. 9B, an insulating layer 25b made of prepreg and a metal conductive layer made of copper foil (second metal) so as to cover the upper surface of the insulating layer 22b on which the wiring layer 24b is formed. Layer) 26wb is laminated (see the downward arrow in the figure). Further, an insulating layer 25a made of prepreg and a metal conductive layer (first metal layer) 26wa made of copper foil or the like are laminated so as to cover the lower surface of the insulating layer 22a on which the wiring layer 24a is formed (upward arrow in the figure) reference). Then, as shown in FIG. The core substrate 21w on which the insulating layers 25a and 25b and the metal conductive layers 26wa and 26wb are stacked is hot-pressed (heated and pressurized) to bond and harden the layers.

次いで、図１０（ｂ）に示すように、例えばレーザビア形成法を用いて、レーザドリル装置でコア基板２１ｗの図面上面側の金属導電層２６ｗｂ及び絶縁層２５ｂに穴あけ加工を行い、金属導電層２６ｗｂ及び絶縁層２５ｂにビア開口部（第２の開口部）２５ｈｂを形成する。また、コア基板２１ｗの図面下面側においても、金属導電層２６ｗａ及び絶縁層２５ａに穴あけ加工を行い、金属導電層２６ｗａ及び絶縁層２５ａにビア開口部（第１の開口部）２５ｈａを形成する。ここで、ビア開口部２５ｈａ及び２５ｈｂの形成位置は、コア基板２１ｗを図面上面側又は下面側から平面視して、配線層２４ａ、２４ｂの配線パターン、又は、ビア２４ｖｂの形成領域に整合するように設定される。これにより、ビア開口部２５ｈａ、２５ｈｂ内に、配線層２４ａ、２４ｂ、又は、ビア２４ｖｂが露出する。   Next, as shown in FIG. 10B, using a laser via formation method, for example, the metal conductive layer 26wb and the insulating layer 25b on the upper surface side of the core substrate 21w are punched with a laser drill device, and the metal conductive layer 26wb is formed. A via opening (second opening) 25hb is formed in the insulating layer 25b. Further, also on the lower surface side of the core substrate 21w in the drawing, the metal conductive layer 26wa and the insulating layer 25a are punched to form a via opening (first opening) 25ha in the metal conductive layer 26wa and the insulating layer 25a. Here, the formation positions of the via openings 25ha and 25hb are aligned with the wiring pattern of the wiring layers 24a and 24b or the formation region of the via 24vb when the core substrate 21w is viewed in plan from the upper surface side or the lower surface side of the drawing. Set to As a result, the wiring layers 24a and 24b or the via 24vb are exposed in the via openings 25ha and 25hb.

なお、上述したビア開口部２２ｈｂ、及び、今回のビア開口部２５ｈａ、２５ｈｂの形成位置については、特に、半導体装置３０の柱状電極３６やコンデンサ４０の対向電極４１、ビア２４ｖｂ、貫通電極２３の形成領域に整合するように設定することが好ましい。すなわち、レーザビア形成法による穴あけ加工時に、柱状電極３６や対向電極４１、ビア２４ｖｂ、貫通電極２３等の膜厚の厚い層上に穴あけ加工を行うことにより、膜厚の薄い配線層上に直接穴あけ加工をした場合に生じる、銅箔が焼き切れて消失する問題を防止することができる。ここで、穴あけ位置を含む配線層全体の銅箔を予め厚く形成することにより、上記の問題を防止することも考えられるが、この場合には、集合基板状態のコア基板２１ｗの上面側と下面側に生じる引っ張り応力が大きくなるとともに、その応力が不均衡になり、コア基板２１ｗに反り等が生じやすくなるという新たな問題が生じる。これに対して、柱状電極３６や対向電極４１、ビア２４ｖｂ等の形成領域上に穴あけ加工した場合には、上述したような問題を抑制することができる。   The formation positions of the above-described via opening 22hb and the current via openings 25ha and 25hb are particularly the formation of the columnar electrode 36 of the semiconductor device 30, the counter electrode 41 of the capacitor 40, the via 24vb, and the through electrode 23. It is preferable to set to match the area. That is, at the time of drilling by the laser via forming method, by drilling on a thick layer such as the columnar electrode 36, the counter electrode 41, the via 24vb, and the through electrode 23, the direct drilling is performed on the thin wiring layer. It is possible to prevent the problem that the copper foil burns out and disappears when it is processed. Here, it may be possible to prevent the above-mentioned problem by previously forming the copper foil of the entire wiring layer including the drilling position thick, but in this case, the upper surface side and the lower surface of the core substrate 21w in the collective substrate state As the tensile stress generated on the side increases, the stress becomes unbalanced, and a new problem arises that warpage or the like is likely to occur in the core substrate 21w. On the other hand, when a hole is formed on the formation region of the columnar electrode 36, the counter electrode 41, the via 24vb, and the like, the above-described problem can be suppressed.

次いで、ビア開口部２５ｈａ、２５ｈｂ内をデスミア処理して、配線層２４ａ、２４ｂが露出するビア開口部２５ｈａ、２５ｈｂの内部をクリーニングする。その後、図１０（ｃ）に示すように、ビア開口部２５ｈａ、２５ｈｂ内に銅メッキからなるビア５２ｖ、２６ｖｂを同時に形成する。具体的には、ビア５２ｖ、２６ｖｂの形成方法は、まず、少なくともビア開口部２５ｈａ、２５ｈｂを含む金属導電層２６ｗａの図面下面側全域及び金属導電層２６ｗｂの図面上面側全域に銅の無電解メッキを行うことにより、ビア開口部２５ｈａ、２５ｈｂの内壁及び金属導電層２４ｗａの図面下面、金属導電層２４ｗｂの図面上面に銅の薄膜を形成する。次いで、当該銅薄膜をメッキ電流路とした銅の電解メッキを行なうことにより、ビア開口部２５ｈａ、２５ｈｂ内に銅メッキを成長させてビア５２ｖ、２６ｖｂを同時に形成する。ここで、ビア２６ｖｂは、コア基板２１ｗの図面上面側の金属導電層２６ｗｂに電気的に接続されるように形成され、ビア５２ｖは、コア基板２１ｗの図面下面側の金属導電層２６ｗａに電気的に接続されるように形成される。なお、銅の電解メッキにより形成された部分は、銅箔からなる金属導電層２６ｗａ又は２６ｗｂと一体化するように形成されるので、図面においてもそれらの境界は図示していない。   Next, the inside of the via openings 25ha and 25hb is cleaned by desmearing the inside of the via openings 25ha and 25hb to expose the wiring layers 24a and 24b. Thereafter, as shown in FIG. 10C, vias 52v and 26vb made of copper plating are simultaneously formed in the via openings 25ha and 25hb. Specifically, the vias 52v and 26vb are formed by first electrolessly plating copper on the entire lower surface side of the metal conductive layer 26wa including the via openings 25ha and 25hb and on the entire upper surface side of the metal conductive layer 26wb. As a result, a copper thin film is formed on the inner walls of the via openings 25ha and 25hb, the lower surface of the metal conductive layer 24wa, and the upper surface of the metal conductive layer 24wb. Next, by performing electrolytic plating of copper using the copper thin film as a plating current path, the copper plating is grown in the via openings 25ha and 25hb to simultaneously form the vias 52v and 26vb. Here, the via 26vb is formed so as to be electrically connected to the metal conductive layer 26wb on the upper surface side of the core substrate 21w in the drawing, and the via 52v is electrically connected to the metal conductive layer 26wa on the lower surface side of the core substrate 21w in the drawing. It is formed so that it may be connected to. In addition, since the part formed by the electrolytic plating of copper is formed so as to be integrated with the metal conductive layer 26wa or 26wb made of copper foil, those boundaries are not shown in the drawing.

次いで、コア基板２１ｗの上面側に形成された金属導電層２６ｗｂを、フォトリソグラフィ法を用いて、露光、現像処理を行うことにより、図１１（ａ）に示すように、絶縁層２５ｂの図面上面側に所定の配線パターンを有し、かつ、ビア２６ｖｂに接続された配線層２６ｂを形成する。また、コア基板２１ｗの図面下面側に形成された金属導電層２６ｗａについても同様に、フォトリソグラフィ法を用いて、露光、現像処理を行うことにより、図１１（ａ）に示すように、絶縁層２５ａの図面下面側に所定の配線パターンを有し、かつ、ビア５２ｖに接続されたコイルパターン５１、及び、該コイルパターン５１の両端部に設けられた端子部５２を一体的に形成する。ここで、コイルパターン５１は、図１、図４に示したように、平面視して、矩形状、かつ、螺旋状に連続するパターンを有している。このコイルパターン５１及び端子部５２によりコイル部５０が構成される。コイル部５０は、端子部５２がビア５２ｖを介して、絶縁層２２ａの下面側に形成された配線層２４ａに接続されることにより、上述した貫通電極２３及び配線層２４ｂを介して半導体装置３０の柱状電極３６に電気的に接続される。このように、コア基板２１ｗの図面下面側に形成されるコイルパターン５１及び端子部５２は、コア基板２１ｗの図面上面側に形成される配線層２６ｂと同等の製造方法を適用して形成することができ、そのプロセスの一部（例えば現像処理）を共通化することができる。   Next, the metal conductive layer 26wb formed on the upper surface side of the core substrate 21w is subjected to exposure and development processing using a photolithography method, whereby the upper surface of the insulating layer 25b is illustrated in FIG. 11A. A wiring layer 26b having a predetermined wiring pattern on the side and connected to the via 26vb is formed. Similarly, the metal conductive layer 26wa formed on the lower surface side of the core substrate 21w is exposed and developed using a photolithography method, so that an insulating layer is formed as shown in FIG. A coil pattern 51 having a predetermined wiring pattern on the lower surface side of the drawing 25a and connected to the via 52v, and terminal portions 52 provided at both ends of the coil pattern 51 are integrally formed. Here, as shown in FIGS. 1 and 4, the coil pattern 51 has a rectangular and spiral continuous pattern in plan view. This coil pattern 51 and the terminal part 52 constitute a coil part 50. In the coil unit 50, the terminal unit 52 is connected to the wiring layer 24a formed on the lower surface side of the insulating layer 22a through the via 52v, whereby the semiconductor device 30 is connected to the coil unit 50 through the through electrode 23 and the wiring layer 24b. The columnar electrode 36 is electrically connected. As described above, the coil pattern 51 and the terminal portion 52 formed on the lower surface side of the core substrate 21w are formed by applying a manufacturing method equivalent to the wiring layer 26b formed on the upper surface side of the core substrate 21w. And part of the process (for example, development processing) can be shared.

次いで、図１１（ｂ）に示すように、コア基板２１ｗの図面上面側の、配線層２６ｂ及びビア２６ｖｂが形成された絶縁層２５ｂを覆うように、熱硬化性のエポキシ樹脂等からなるソルダーレジストが保護絶縁膜２７ｂとして形成される。ここで、保護絶縁膜２７ｂには、配線層２６ｂ及びビア２６ｖｂが露出する開口部２７ｈｂが形成される。また、コア基板２１ｗの図面下面側にも、コイルパターン５１、端子部５２及びビア５２ｖが形成された絶縁層２５ａを覆うように、保護絶縁膜２７ａが形成される。   Next, as shown in FIG. 11 (b), a solder resist made of a thermosetting epoxy resin or the like so as to cover the insulating layer 25b in which the wiring layer 26b and the via 26vb are formed on the upper surface side of the core substrate 21w. Is formed as the protective insulating film 27b. Here, an opening 27hb from which the wiring layer 26b and the via 26vb are exposed is formed in the protective insulating film 27b. A protective insulating film 27a is also formed on the lower surface side of the core substrate 21w so as to cover the insulating layer 25a in which the coil pattern 51, the terminal portion 52, and the via 52v are formed.

次いで、図１２（ａ）に示すように、コア基板２１ｗの図面上面側の保護絶縁膜２７ｂに形成された開口部２７ｈｂを介して、配線層２６ｂ又はビア２６ｖｂに接続されるように外部接続用の半田ボール２８が形成される。なお、ここでは、半田ボール２８を形成する場合について説明したが、ランドグリッドアレイ（Land grid array；ＬＧＡ）型のパッケージに適用されるような、半田印刷による突起状の電極パッドを形成するものであってもよい。   Next, as shown in FIG. 12A, for the external connection so as to be connected to the wiring layer 26b or the via 26vb through the opening 27hb formed in the protective insulating film 27b on the upper surface side of the core substrate 21w. Solder balls 28 are formed. Although the case where the solder balls 28 are formed has been described here, a protruding electrode pad is formed by solder printing as applied to a land grid array (LGA) type package. There may be.

次いで、図１２（ｂ）に示すように、図面上面側に半田ボール２８が形成されたコア基板２１ｗを、基板モジュール形成領域ごとにダイシングストリート２９（図６参照）に沿って切断して個片化することにより、図１、図２に示した半導体装置内蔵基板モジュール１０が複数個得られる。   Next, as shown in FIG. 12B, the core substrate 21w having the solder balls 28 formed on the upper surface side of the drawing is cut along the dicing street 29 (see FIG. 6) for each substrate module forming region. As a result, a plurality of semiconductor device built-in substrate modules 10 shown in FIGS. 1 and 2 are obtained.

このような半導体装置内蔵基板モジュール１０の製造方法においては、機能部であるコイル部５０のコイルパターン５１や端子部５２、ビア５２ｖを、基板装置部２０の積層配線を形成する際の製造プロセスを用いて、基板装置部２０と一体的に形成することができる。特に、コイル部５０の一部の構成について、その製造プロセスを共通化することができるので、製造プロセスを簡略化又は効率化しつつ、機能部が基板装置部に一体的に形成された半導体装置内蔵基板モジュールを実現することができる。   In such a manufacturing method of the semiconductor device built-in substrate module 10, the manufacturing process when forming the laminated wiring of the substrate device unit 20 with the coil pattern 51, the terminal unit 52, and the via 52 v of the coil unit 50, which is a functional unit, is performed. And can be formed integrally with the substrate device unit 20. In particular, since the manufacturing process can be made common for a part of the configuration of the coil unit 50, the functional unit is formed integrally with the substrate device unit while simplifying or improving the manufacturing process. A substrate module can be realized.

（比較検証）
次に、本実施形態に係る半導体装置内蔵基板モジュールの作用効果について、比較対象となる構成例（以下、「比較例１」と記す）を示して具体的に説明する。 (Comparison verification)
Next, the operational effects of the semiconductor device built-in substrate module according to the present embodiment will be specifically described with reference to a configuration example (hereinafter referred to as “Comparative Example 1”) to be compared.

まず、比較例１について説明する。
図１３は、本実施形態に係る半導体装置内蔵基板モジュールの比較対象となる機能部の一例（比較例１）を示す概略構成図である。図１３（ａ）は、比較例１に係る機能部の概略平面図であり、図１３（ｂ）は、比較例１に係る機能部の概略断面図である。ここで、図１３（ｂ）は、図１３（ａ）に示した平面図におけるＸIIIＢ−ＸIIIＢ線（本明細書においては図１３中に示したローマ数字の「１３」に対応する記号として便宜的に「ＸIII」を用いる。）に沿った断面を示す図である。また、図１４は、比較例１に係る半導体装置内蔵基板モジュール（基板装置部）の一例を示す概略断面図である。図１４（ａ）は、半導体装置内蔵基板モジュールにＣＳＰ型あるいはベアチップの半導体装置を内蔵した場合の概略断面図であり、図１４（ｂ）は、半導体装置内蔵基板モジュールにウエハレベルＣＳＰ型の半導体装置を内蔵した場合の概略断面図である。ここで、上述した実施形態と同等の構成については、同一又は同等の符号を付して示す。 First, Comparative Example 1 will be described.
FIG. 13 is a schematic configuration diagram illustrating an example (comparative example 1) of functional units to be compared with the semiconductor device built-in substrate module according to the present embodiment. 13A is a schematic plan view of a functional unit according to Comparative Example 1, and FIG. 13B is a schematic cross-sectional view of the functional unit according to Comparative Example 1. Here, FIG. 13B is an XIIIB-XIIIB line in the plan view shown in FIG. 13A (in this specification, as a symbol corresponding to the Roman numeral “13” shown in FIG. 13 for convenience. Is a diagram showing a cross section along “XIII”. FIG. 14 is a schematic cross-sectional view showing an example of a semiconductor device built-in substrate module (substrate device unit) according to Comparative Example 1. FIG. 14A is a schematic cross-sectional view when a CSP type or bare chip semiconductor device is built in a semiconductor device built-in substrate module, and FIG. 14B is a wafer level CSP type semiconductor incorporated in the semiconductor device built-in substrate module. It is a schematic sectional drawing at the time of incorporating a device. Here, about the structure equivalent to embodiment mentioned above, the same or equivalent code | symbol is attached | subjected and shown.

上述した実施形態に係る半導体装置内蔵基板モジュール１０の比較例１は、図１３、図１４に示すように、機能部であるコイル部５０ｐと、半導体装置３０ｐ又は３０ｑが内蔵された基板装置部２０ｐとが、別個の部品から構成されているものとする。   As shown in FIGS. 13 and 14, the comparative example 1 of the semiconductor device built-in substrate module 10 according to the embodiment described above includes a coil unit 50 p that is a functional unit and a substrate device unit 20 p in which the semiconductor device 30 p or 30 q is built. Are composed of separate parts.

コイル部５０ｐは、例えば図１３（ａ）、（ｂ）に示すように、コイルパターン５１ｐと、端子部５２ｐ、５２ｑと、基板貫通電極５３ｐ、５３ｑと、接続配線５４ｐと、外部接続端子５５ｐを有している。コイルパターン５１ｐは、プリント基板１１ｐの、図１３（ａ）の紙面表面側、又は、図１３（ｂ）の図面上面側に設けられ、矩形状かつ螺旋状に連続する回路パターンを有している。端子部５２ｐ、５２ｑは、コイルパターン５１ｐの両端に設けられている。ここで、コイルパターン５１ｐの外方に設けられた端子部５２ｐは、外部接続端子として適用される。一方、コイルパターン５１ｐの内方に設けられた端子部５２ｑは、基板貫通電極５３ｐを介して、プリント基板１１１の、図１３（ａ）の紙面裏面側、又は、図１３（ｂ）の図面下面側に設けられた接続配線５４ｐの一端側に接続されている。接続配線５４ｐの他端側は、コイルパターン５１ｐの外方の任意の位置に設けられた基板貫通電極５３ｑを介して、プリント基板１１ｐの図１３（ａ）の紙面表面側（又は、図１３（ｂ）の図面上面側）に設けられた外部接続端子５５ｐに接続されている。   For example, as shown in FIGS. 13A and 13B, the coil portion 50p includes a coil pattern 51p, terminal portions 52p and 52q, substrate through-electrodes 53p and 53q, a connection wiring 54p, and an external connection terminal 55p. Have. The coil pattern 51p is provided on the printed circuit board 11p on the surface side of the paper surface of FIG. 13A or the upper surface side of the drawing of FIG. 13B, and has a rectangular and spiral circuit pattern. . The terminal portions 52p and 52q are provided at both ends of the coil pattern 51p. Here, the terminal portion 52p provided outside the coil pattern 51p is applied as an external connection terminal. On the other hand, the terminal portion 52q provided on the inner side of the coil pattern 51p is connected to the printed circuit board 111 via the substrate through electrode 53p, on the back side of the paper surface of FIG. 13A or the lower surface of FIG. 13B. The connection wiring 54p provided on the side is connected to one end side. The other end side of the connection wiring 54p is on the paper surface side of FIG. 13A of the printed board 11p (or FIG. 13 (A) through the board through electrode 53q provided at an arbitrary position outside the coil pattern 51p. It is connected to the external connection terminal 55p provided on the upper surface side of b).

基板装置部２０ｐは、例えば図１４（ａ）に示すように、コア基板２１ｐに設けられた開口部２１ｈｐに、ＣＳＰ型あるいはベアチップの半導体装置３０ｐ、又は、図１４（ｂ）に示すように、ウエハレベルＣＳＰ型の半導体装置３０ｑが埋め込まれ、当該コア基板２１ｐの図面下面側には、絶縁層及び配線層からなる積層配線部２２ｐ、及び、外部接続用の半田ボール２８ｐが設けられている。なお、図１４（ａ）、（ｂ）において、コア基板２１ｐの図面上面側には、半導体装置３０ｐ、３０ｑをコア基板２１ｐに埋め込み、封止するための絶縁層２３ｐが設けられている。   For example, as shown in FIG. 14 (a), the substrate device unit 20p has a CSP type or bare chip semiconductor device 30p in the opening 21hp provided in the core substrate 21p, or as shown in FIG. 14 (b). A wafer level CSP type semiconductor device 30q is embedded, and a laminated wiring portion 22p composed of an insulating layer and a wiring layer and a solder ball 28p for external connection are provided on the lower surface side of the core substrate 21p in the drawing. 14A and 14B, an insulating layer 23p for embedding and sealing the semiconductor devices 30p and 30q in the core substrate 21p is provided on the upper surface side of the core substrate 21p.

そして、比較例１においては、図１３に示したコイル部５０ｐと、図１４に示した基板装置部２０ｐ（具体的には、制御回路が形成された半導体装置３０ｐ、３０ｑ）とが、図示を省略した導線や配線層を介して電気的に接続される。これにより、例えば非接触給電システムのコイル部５０ｐと、制御回路である半導体装置３０ｐ、３０ｑとが接続された構成が得られる。   In Comparative Example 1, the coil unit 50p shown in FIG. 13 and the substrate device unit 20p shown in FIG. 14 (specifically, the semiconductor devices 30p and 30q on which the control circuit is formed) are illustrated. They are electrically connected via the omitted conductors and wiring layers. Thereby, for example, a configuration in which the coil unit 50p of the non-contact power feeding system and the semiconductor devices 30p and 30q which are control circuits are connected is obtained.

このような比較例１においては、コイル部５０ｐと基板装置部２０ｐとが別部品として提供され、これらを導線や配線層を介して接続した構成を有しているため、これらの部品を電子機器に搭載する際に、当該部品の大きさに対応した実装スペースを必要とするという問題を有している。そのため、携帯型の情報端末機器等の電子機器における小型化や高集積化の妨げになるという問題を有している。また、比較例１においては、これらの部品を電子機器に実装する際に、導線や配線層により相互に接続する必要があるため、製造工程が煩雑になるという問題も有している。加えて、コイル部５０ｐと基板装置部２０ｐの半導体装置３０ｐ、３０ｑとを接続する配線長が長くなったり、配線抵抗が不均一になることにより、信号遅延等による回路特性の劣化を招くという問題も有している。   In such a comparative example 1, since the coil part 50p and the board | substrate apparatus part 20p are provided as another components, and it has the structure which connected these via the conducting wire or the wiring layer, these components are electronic equipment. There is a problem that a mounting space corresponding to the size of the component is required. Therefore, there is a problem that miniaturization and high integration are hindered in electronic devices such as portable information terminal devices. Moreover, in the comparative example 1, when these components are mounted on an electronic device, it is necessary to connect the components with each other by a conductive wire or a wiring layer, which causes a problem that the manufacturing process becomes complicated. In addition, the wiring length connecting the coil unit 50p and the semiconductor devices 30p and 30q of the substrate device unit 20p becomes long, and the wiring resistance becomes non-uniform, thereby causing deterioration of circuit characteristics due to signal delay or the like. Also have.

これに対して、本実施形態に係る半導体装置内蔵基板モジュール１０においては、コイル部５０がコア基板２１に設けられた積層配線と同様の構造により形成され、当該コイル部５０と基板装置部２０とが一体的に形成された構成を有している。これにより、機能部（コイル部５０）を備えた半導体装置内蔵基板モジュールを一部品として提供することができる。したがって、本実施形態に係る半導体装置内蔵基板モジュール１０を電子機器に搭載する場合であっても、その実装スペースを小さくして、携帯型の情報端末機器等の電子機器における小型化や高集積化に寄与することができる。また、比較例１のように、別部品を導線や配線層を介して接続する工程が不要になるので、製造方法を簡略化することができる。   On the other hand, in the semiconductor device built-in substrate module 10 according to the present embodiment, the coil unit 50 is formed by the same structure as the laminated wiring provided on the core substrate 21, and the coil unit 50, the substrate device unit 20, Has a structure formed integrally. Thereby, the board | substrate module with a built-in semiconductor device provided with the function part (coil part 50) can be provided as one component. Therefore, even when the semiconductor device built-in substrate module 10 according to the present embodiment is mounted on an electronic device, the mounting space is reduced, and the electronic device such as a portable information terminal device is downsized and highly integrated. Can contribute. Moreover, since the process of connecting another component via a conducting wire or a wiring layer is not required as in Comparative Example 1, the manufacturing method can be simplified.

加えて、本実施形態においては、コイル部５０の相互に離間する位置に設けられた一対の端子部５２及びその直下の各貫通電極２３間の領域のコア基板２１に半導体装置３０が埋め込まれた構成を有している。これにより、複数の貫通電極２３間のコア基板２１のスペースを有効に活用することができるとともに、比較例１の場合に比較して、コイル部５０と基板装置部２０の半導体装置３０との間の配線長を極力短くしたり、配線長や配線抵抗を回路設計上適切に設定することができるので、信号遅延等による回路特性の劣化を改善することができる。   In addition, in the present embodiment, the semiconductor device 30 is embedded in the core substrate 21 in a region between the pair of terminal portions 52 provided at positions where the coil portions 50 are separated from each other and the through electrodes 23 directly below the pair of terminal portions 52. It has a configuration. Thereby, the space of the core substrate 21 between the plurality of through-electrodes 23 can be effectively utilized, and the coil unit 50 and the semiconductor device 30 of the substrate device unit 20 can be compared with the case of the comparative example 1. Since the wiring length and wiring resistance can be set appropriately in circuit design, deterioration of circuit characteristics due to signal delay or the like can be improved.

また、本実施形態においては、シリコン基板３１上に任意の配線パターンを有する配線層３５が設けられたウエハレベルＣＳＰ型の半導体装置３０が、コア基板２１に埋め込まれている。これにより、シリコン基板３１上に少なくとも１層分の配線層を設けることができるので、コア基板２１上に形成される積層配線の一部を、半導体装置３０本体内に備えることができる。したがって、本実施形態によれば、図１４（ａ）に示したようなＣＳＰ型又はベアチップの半導体装置３０ｐがコア基板２１ｐに埋め込まれた比較例１に比較して、コア基板２１上に形成される積層配線の層数を実質的に削減して、製造工程を簡略化又は省略することができるとともに、半導体装置内蔵基板モジュールを薄型化することができる。加えて、このように、積層配線の層数を削減することにより、上述した製造方法において説明したような積層配線の製造工程において、コア基板への熱プレス工程（加熱加圧処理）の回数を減らすことができる。したがって、本実施形態によれば、コア基板に埋め込まれた半導体装置が加熱加圧処理により損傷を受けることを抑制することができ、製造歩留まりを改善することができる。   In this embodiment, a wafer level CSP type semiconductor device 30 in which a wiring layer 35 having an arbitrary wiring pattern is provided on a silicon substrate 31 is embedded in the core substrate 21. As a result, at least one wiring layer can be provided on the silicon substrate 31, so that a part of the laminated wiring formed on the core substrate 21 can be provided in the main body of the semiconductor device 30. Therefore, according to the present embodiment, the CSP type or bare chip semiconductor device 30p as shown in FIG. 14A is formed on the core substrate 21 as compared with the comparative example 1 embedded in the core substrate 21p. The number of stacked wiring layers can be substantially reduced, the manufacturing process can be simplified or omitted, and the semiconductor device built-in substrate module can be thinned. In addition, by reducing the number of layers of the multilayer wiring in this way, in the multilayer wiring manufacturing process as described in the above-described manufacturing method, the number of times of the hot press process (heat pressure treatment) to the core substrate can be reduced. Can be reduced. Therefore, according to the present embodiment, the semiconductor device embedded in the core substrate can be prevented from being damaged by the heat and pressure treatment, and the manufacturing yield can be improved.

なお、本実施形態においては、図２に示したように、コア基板２１の図面上面側に機能部であるコイル部５０が設けられ、図面下面側に外部接続用の半田ボール２８が設けられた構成において、半導体装置３０の集積回路及び配線層３５、柱状電極３６、封止層３７等が設けられた面（外部接続面）が、外部接続用の半田ボール２８が設けられた図面下面側になる、いわゆるフェースダウン型の埋め込み構造を有している場合について説明した。本発明はこれに限定されるものではなく、後述する第２の実施形態において説明するように、外部接続面が、機能部であるコイル部５０が設けられた図面上面側になる、いわゆるフェースアップ型の埋め込み構造を有しているものであってもよい。   In the present embodiment, as shown in FIG. 2, the coil part 50, which is a functional part, is provided on the upper surface side of the core substrate 21 in the drawing, and the solder balls 28 for external connection are provided on the lower surface side of the drawing. In the configuration, the surface (external connection surface) on which the integrated circuit and wiring layer 35 of the semiconductor device 30, the columnar electrode 36, the sealing layer 37, etc. are provided is on the lower surface side of the drawing where the solder balls 28 for external connection are provided. The case of having a so-called face-down type embedded structure has been described. The present invention is not limited to this, and as will be described in a second embodiment to be described later, a so-called face-up in which the external connection surface is on the upper surface side of the drawing in which the coil unit 50 as a functional unit is provided. It may have a mold embedding structure.

この場合、コイル部５０の端子部５２は、貫通電極２３を介することなく半導体装置３０の柱状電極３６に接続されることになる。ここで、半導体装置内蔵基板モジュール１０が、図２に示したように、コア基板２１の図面上面側に機能部であるコイル部５０が設けられ、図面下面側に外部接続用の半田ボール２８が設けられた構成を有する場合には、例えば半導体装置３０の接続パッド３２と半田ボール２８とを接続する配線経路に、コア基板２１を貫通する貫通電極が必要となる。したがって、回路設計上、コア基板２１の図面上面側と図面下面側の配線層を電気的に接続するために設けられた複数の貫通電極のうち、任意の２個の貫通電極間の領域のコア基板２１に半導体装置３０が配置されるように構成することにより、本実施形態と同等の作用効果を得ることができる。   In this case, the terminal portion 52 of the coil portion 50 is connected to the columnar electrode 36 of the semiconductor device 30 without passing through the through electrode 23. Here, as shown in FIG. 2, the substrate module 10 with a built-in semiconductor device is provided with a coil part 50 as a functional part on the upper surface side of the core substrate 21 in the drawing, and solder balls 28 for external connection on the lower surface side of the drawing. In the case of having the provided structure, for example, a through electrode penetrating the core substrate 21 is required in a wiring path that connects the connection pad 32 and the solder ball 28 of the semiconductor device 30. Accordingly, in the circuit design, the core in the region between any two through electrodes among the plurality of through electrodes provided to electrically connect the wiring layers on the upper surface side of the core substrate 21 and the lower surface side of the drawing. By configuring the semiconductor device 30 to be disposed on the substrate 21, it is possible to obtain the same operational effects as the present embodiment.

＜第２の実施形態＞
次に、本発明に係る半導体装置内蔵基板モジュールの第２の実施形態について説明する。ここでは、上述した第１の実施形態に示した機能部として、コイル部に替えてアンテナ部を有する場合について説明する。 <Second Embodiment>
Next, a second embodiment of the substrate module with a built-in semiconductor device according to the present invention will be described. Here, the case where it has an antenna part instead of a coil part as a functional part shown in 1st Embodiment mentioned above is demonstrated.

図１５、図１６は、本発明に係る半導体装置内蔵基板モジュールの第２の実施形態を示す概略平面図である。図１５は、第２の実施形態に係る半導体装置内蔵基板モジュールの上層アンテナパターンを示す概略平面図であり、図１６は、第２の実施形態に係る半導体装置内蔵基板モジュールの下層アンテナパターンを示す概略平面図である。また、図１７は、第２の実施形態に係る半導体装置内蔵基板モジュールを示す概略断面図である。図１７は、図１５、図１６に示す半導体装置内蔵基板モジュールにおけるXVII−XVII線（本明細書においては図１５、図１６中に示したローマ数字の「１７」に対応する記号として便宜的に「XVII」を用いる。）に沿った断面を示す図である。なお、図１５、図１６においては、図示の都合上、アンテナ部を構成するアンテナパターン及び接続端子部のみを示し、その平面形状を明瞭にするために、アンテナパターン及び接続端子部に便宜的にハッチングを施した。また、上述した第１の実施形態と同等の構成については、同一又は同等の符号を付してその説明を簡略化する。   15 and 16 are schematic plan views showing a second embodiment of the substrate module with a built-in semiconductor device according to the present invention. FIG. 15 is a schematic plan view showing the upper layer antenna pattern of the semiconductor device built-in substrate module according to the second embodiment, and FIG. 16 shows the lower layer antenna pattern of the semiconductor device built-in substrate module according to the second embodiment. It is a schematic plan view. FIG. 17 is a schematic cross-sectional view showing the substrate module with a built-in semiconductor device according to the second embodiment. 17 is an XVII-XVII line in the semiconductor device built-in substrate module shown in FIGS. 15 and 16 (in this specification, as a symbol corresponding to the Roman numeral “17” shown in FIGS. 15 and 16 for convenience. It is a figure which shows the cross section along "XVII." 15 and 16, for the sake of illustration, only the antenna pattern and the connection terminal part constituting the antenna part are shown, and the antenna pattern and the connection terminal part are shown for convenience in order to clarify the planar shape. Hatched. In addition, the same or equivalent reference numerals are given to the same components as those in the first embodiment described above, and the description is simplified.

第２の実施形態に係る半導体装置内蔵基板モジュールは、概略、第１の実施形態と同等の基板装置部と、例えば複数周波数に対応した無線通信システムに用いられるアンテナパターンからなるアンテナ部とが、一体的に形成されるとともに、相互に電気的に接続された構成を有している。ここでは、本実施形態の特徴であるアンテナ部について詳しく説明し、基板装置部についての説明を簡略化する。   The substrate module with a built-in semiconductor device according to the second embodiment is roughly the same as the substrate device portion of the first embodiment, and an antenna portion made of an antenna pattern used for a wireless communication system that supports a plurality of frequencies, for example. They are formed integrally and are electrically connected to each other. Here, the antenna unit, which is a feature of the present embodiment, will be described in detail, and the description of the substrate device unit will be simplified.

具体的には、例えば図１５〜図１７に示すように、半導体装置内蔵基板モジュール１０は、矩形状のコア基板２１に、上述した第１の実施形態（図３参照）に示したパッケージ構造を有する半導体装置３０が埋め込まれた基板装置部２０と、当該基板装置部２０の、図１５、図１６の紙面表面側、又は、図１７の図面上面側（一面側）に一体的に設けられたアンテナ部６０とを備えている。そして、半導体装置３０とアンテナ部６０は、基板装置部２０に設けられた複数の配線層やビア、貫通電極を介して、電気的に接続されている。   Specifically, for example, as shown in FIGS. 15 to 17, the substrate module 10 with a built-in semiconductor device has a package structure shown in the first embodiment (see FIG. 3) on a rectangular core substrate 21. The substrate device unit 20 in which the semiconductor device 30 is embedded, and the substrate device unit 20 are integrally provided on the surface side of the paper surface of FIGS. 15 and 16 or the upper surface side (one surface side) of FIG. And an antenna unit 60. The semiconductor device 30 and the antenna unit 60 are electrically connected via a plurality of wiring layers, vias, and through electrodes provided in the substrate device unit 20.

（基板装置部）
図１７に示すように、基板装置部２０のコア基板２１には、複数の開口部（キャビティ）２１ｈが設けられ、各開口部２１ｈに半導体装置３０やチップ型のコンデンサ４０が埋め込まれている。ここで、図１５、図１６に示した基板装置部２０においては、半導体装置３０の外形形状を規定する各辺が、矩形状のコア基板２１の外形形状を規定する直交する２辺の方向に対して所定の方向、すなわち、直交する２辺に対して所定の角度（図１５、図１６では例えば概ね４５°）を有するように、半導体装置３０が配置されている。 (Board device part)
As shown in FIG. 17, the core substrate 21 of the substrate device unit 20 is provided with a plurality of openings (cavities) 21h, and a semiconductor device 30 and a chip-type capacitor 40 are embedded in each opening 21h. Here, in the substrate device unit 20 shown in FIGS. 15 and 16, each side defining the outer shape of the semiconductor device 30 is in the direction of two orthogonal sides defining the outer shape of the rectangular core substrate 21. On the other hand, the semiconductor device 30 is arranged so as to have a predetermined angle (for example, approximately 45 ° in FIGS. 15 and 16) with respect to a predetermined direction, that is, two orthogonal sides.

なお、本実施形態においても、コア基板２１に２個の半導体装置３０が埋め込まれた構成を示したが、本発明はこれに限定されるものではなく、後述するように、１個の半導体装置３０が埋め込まれた構成であってもよいし、３個以上の半導体装置３０が埋め込まれた構成であってもよい。また、本発明は、コア基板２１に２個のチップ型のコンデンサ４０が埋め込まれた構成に限定されるものではなく、コンデンサ４０に加え、又は、コンデンサ４０に替えて、チップ型の抵抗素子等の他の電子部品が１又は複数個埋め込まれた構成であってもよい。   In the present embodiment, the configuration in which the two semiconductor devices 30 are embedded in the core substrate 21 is shown. However, the present invention is not limited to this, and as will be described later, one semiconductor device is provided. 30 may be a configuration in which three or more semiconductor devices 30 are embedded. Further, the present invention is not limited to the configuration in which the two chip-type capacitors 40 are embedded in the core substrate 21. In addition to the capacitor 40 or in place of the capacitor 40, a chip-type resistor element or the like is used. Another electronic component may be embedded in one or a plurality of other electronic components.

図１７に示すように、プリプレグからなるコア基板２１の図面上面２１ａ側には、プリプレグからなる絶縁層２２ａ、２５ａが複数積層されている。また、コア基板２１の図面下面２１ｂ側にも、上面側と同様に、プリプレグからなる絶縁層２２ｂ、２５ｂが複数積層されている。   As shown in FIG. 17, a plurality of insulating layers 22a and 25a made of prepreg are stacked on the side of the drawing upper surface 21a of the core substrate 21 made of prepreg. Also, a plurality of insulating layers 22b and 25b made of prepreg are laminated on the lower surface 21b side of the core substrate 21 as in the upper surface side.

絶縁層２２ａの図１７の図面上面側には所定の配線パターンを有する配線層２４ａ、及び、図１６に示すアンテナ部６０を構成する下層アンテナパターン６５、６６が設けられている（詳しくは後述する）。また、絶縁層２２ｂの図面下面側には所定の配線パターンを有する配線層２４ｂが設けられ、絶縁層２２ｂをその厚さ方向（図１７の上下方向）に貫通するビア２４ｖｂにより、当該配線層２４ｂと絶縁層２２ｂの図面上面側の配線層や電極（例えば、コア基板２１に埋め込まれた半導体装置３０の柱状電極３６やコンデンサ４０の対向電極４１）が電気的に接続されている。   A wiring layer 24a having a predetermined wiring pattern and lower antenna patterns 65 and 66 constituting the antenna unit 60 shown in FIG. 16 are provided on the upper surface side of the insulating layer 22a in FIG. 17 (details will be described later). ). A wiring layer 24b having a predetermined wiring pattern is provided on the lower surface side of the insulating layer 22b in the drawing, and the wiring layer 24b is formed by a via 24vb that penetrates the insulating layer 22b in the thickness direction (vertical direction in FIG. 17). A wiring layer and electrodes (for example, the columnar electrode 36 of the semiconductor device 30 embedded in the core substrate 21 and the counter electrode 41 of the capacitor 40) on the upper surface side of the insulating layer 22b are electrically connected.

また、絶縁層２２ａの図１７の図面上面側の配線層２４ａ、及び、下層アンテナパターン６６と、絶縁層２２ｂの図面下面側の配線層２４ｂは、絶縁層２２ａ、コア基板２１、絶縁層２２ｂを厚さ方向に貫通するスルーホール２３ｈに設けられた貫通電極２３を介して、電気的に接続されている。貫通電極２３は、例えば図１７に示すように、スルーホール２３ｈの内周面に沿った円筒状の導体部２３ａと、当該導体部２３ａの円筒形状の中央部分（中空部分）に埋め込まれた絶縁性の埋込部２３ｂとを有している。貫通電極２３の一端側（絶縁層２２ａの図面上面側）及び他端側（絶縁層２２ｂの図面下面側）は、各々、配線層２４ａ及び２４ｂにより被覆されている。   Also, the wiring layer 24a on the upper surface side of the insulating layer 22a in FIG. 17 and the lower layer antenna pattern 66, and the wiring layer 24b on the lower surface side of the insulating layer 22b in the drawing have the insulating layer 22a, the core substrate 21, and the insulating layer 22b. They are electrically connected through a through electrode 23 provided in a through hole 23h that penetrates in the thickness direction. For example, as shown in FIG. 17, the through electrode 23 includes a cylindrical conductor portion 23 a along the inner peripheral surface of the through hole 23 h and an insulation embedded in a cylindrical central portion (hollow portion) of the conductor portion 23 a. And an embedded portion 23b. One end side (upper surface side of the insulating layer 22a in the drawing) and the other end side (lower surface side of the insulating layer 22b in the drawing) of the through electrode 23 are covered with wiring layers 24a and 24b, respectively.

なお、図１７においては、図示の都合上、コア基板２１の図面左側の半導体装置３０を左右両側から挟み込むように、図面中央付近と図面左方に一対の貫通電極２３及び配線層２４ａを配置した構成を示したが、本発明はこれに限定されるものではない。本発明は、例えば図１５に示した左側又は右側の半導体装置３０を図面の上下両側から挟み込むように、半導体装置３０の上側及び下側の位置に一対の貫通電極２３及び配線層２４ａを配置した構成を有しているものであってもよい。すなわち、本実施形態に適用される貫通電極２３は、少なくとも特定の半導体装置３０を挟んで対向する位置に配置されているものであれば、例えば、無線信号制御回路である半導体装置３０からの配線長が極力短くなる位置や、配線長又は配線抵抗が均一化、あるいは、回路設計上適切に設定される位置に適宜配置される。このような観点から、図１６においては、便宜的に後述するアンテナ部６０の下層アンテナパターン６５、６６のみを図示し、図１７においてのみ、配線層２４ａ及び貫通電極２３を図示した。   In FIG. 17, for the sake of illustration, a pair of through electrodes 23 and a wiring layer 24a are arranged near the center of the drawing and on the left side of the drawing so as to sandwich the semiconductor device 30 on the left side of the core substrate 21 from the left and right sides. Although the configuration is shown, the present invention is not limited to this. In the present invention, for example, a pair of through electrodes 23 and a wiring layer 24a are arranged at the upper and lower positions of the semiconductor device 30 so as to sandwich the left or right semiconductor device 30 shown in FIG. It may have a configuration. That is, as long as the through electrode 23 applied to the present embodiment is arranged at a position facing at least the specific semiconductor device 30, for example, wiring from the semiconductor device 30 that is a radio signal control circuit It is appropriately arranged at a position where the length is as short as possible, a position where the wiring length or wiring resistance is made uniform, or is appropriately set in circuit design. From this point of view, FIG. 16 shows only lower-layer antenna patterns 65 and 66 of the antenna unit 60 described later for convenience, and only the wiring layer 24a and the through electrode 23 are shown in FIG.

また、絶縁層２５ｂの図１７の図面下面側には、所定の配線パターンを有する配線層２６ｂが設けられ、絶縁層２５ｂを厚さ方向に貫通するビア２６ｖｂにより、当該配線層２６ｂが絶縁層２２ｂの図面下面側の配線層２４ｂに電気的に接続されている。   A wiring layer 26b having a predetermined wiring pattern is provided on the lower surface side of the insulating layer 25b in FIG. 17, and the wiring layer 26b is connected to the insulating layer 22b by a via 26vb penetrating the insulating layer 25b in the thickness direction. Is electrically connected to the wiring layer 24b on the lower side of the drawing.

絶縁層２５ａの図１７の図面上面側には、図１６に示す所定の平面形状を有する上層アンテナパターン６１〜６３及び接続端子部６４が設けられている。アンテナ部６０については、詳しく後述するが、概略、図１５に示すように、絶縁層２５ａの図１７の図面上面側に設けられた上層アンテナパターン６１〜６３と、図１６に示すように、絶縁層２２ａの図１７の図面上面側（絶縁層２５ａの図面下面側）に設けられた下層アンテナパターン６５、６６と、図１７に示すように、絶縁層２５ａを厚さ方向に貫通し、上層アンテナパターン６１、６２と下層アンテナパターン６６、６５とを電気的に接続するビア６１ｖ、６２ｖと、を有している。また、図１５、図１６に示すように、基板装置部２０の紙面表面側には、上層アンテナパターン６１〜６３及び下層アンテナパターン６５、６６からなるアンテナ体（後述する図１９に示す回路構成に対応する）が４組設けられ、各アンテナ体が例えば９０°の角度を有して放射状又は十字状に配置されている。そして、図１５、図１６に示すように、隣接する２組のアンテナ体同士を１グループとして、各グループごとにアンテナ体同士が接続端子部６４を介して電気的に接続されている。接続端子部６４は、図１７に示すように、絶縁層２５ａを厚さ方向に貫通するビア６４ｖを介して、絶縁層２５ａの図面下面側（絶縁層２２ａの図面上面側）に設けられた配線層２４ａに電気的に接続されている。さらに、各組のアンテナ体の下層アンテナパターン６６同士が接続点６６ｃに共通に接続されている。   On the upper surface side of the insulating layer 25a in FIG. 17, upper-layer antenna patterns 61 to 63 having a predetermined planar shape shown in FIG. 16 and connection terminal portions 64 are provided. The antenna unit 60 will be described in detail later. As shown in FIG. 15, the upper layer antenna patterns 61 to 63 provided on the upper surface side of the insulating layer 25a in FIG. 17 and the insulating layer 25a are insulated as shown in FIG. The lower layer antenna patterns 65 and 66 provided on the upper surface side of the layer 22a in FIG. 17 (the lower surface side of the insulating layer 25a in FIG. 17) and the upper layer antenna through the insulating layer 25a in the thickness direction as shown in FIG. Vias 61v and 62v that electrically connect the patterns 61 and 62 and the lower antenna patterns 66 and 65 are provided. Further, as shown in FIGS. 15 and 16, on the paper surface side of the substrate device unit 20, an antenna body comprising upper layer antenna patterns 61 to 63 and lower layer antenna patterns 65 and 66 (with a circuit configuration shown in FIG. 19 described later). (Corresponding) are provided, and each antenna body is arranged radially or in a cross shape with an angle of 90 °, for example. As shown in FIGS. 15 and 16, two adjacent antenna bodies are grouped into one group, and the antenna bodies are electrically connected via a connection terminal portion 64 for each group. As shown in FIG. 17, the connection terminal portion 64 is a wiring provided on the lower surface side of the insulating layer 25a in the drawing (upper surface side of the insulating layer 22a) through the via 64v penetrating the insulating layer 25a in the thickness direction. It is electrically connected to the layer 24a. Furthermore, the lower antenna patterns 66 of the antenna bodies of each set are connected in common to the connection point 66c.

ここで、本実施形態においては、配線層２４ａ、及び、各アンテナ体の下層アンテナパターン６６が接続された貫通電極２３は、コア基板２１に埋め込まれた特定の半導体装置３０を挟んで対向する位置に配置されている。具体的には、例えば図１５の図面左側に示した半導体装置３０に設けられた集積回路をアンテナ部６０に接続される無線信号制御回路とした場合、半導体装置内蔵基板モジュール１０を平面視した際に、当該半導体装置３０外形形状を規定する対向する２辺の外方の領域に各貫通電極２３が設けられている。すなわち、図１７に示すように、矩形状の平面形状を有する基板装置部２０の、略中央部と左角部近傍に各貫通電極２３が設けられている。これは換言すると、上層アンテナパターン６１〜６３及び下層アンテナパターン６５、６６の平面形状により規定される位置に設けられた接続端子部６４の直下、及び、配線層２４ａの配線パターンの任意の位置に複数の貫通電極２３が設けられ、当該複数の貫通電極２３のうち、相互に離間する位置に設けられた任意の貫通電極２３間の領域のコア基板２１に半導体装置３０が埋め込まれていることを意味する。なお、図１７に示した配線層２４ａ及び貫通電極２３の配置は、実施形態の一例を示したものに過ぎない。   Here, in the present embodiment, the wiring layer 24a and the through electrode 23 to which the lower antenna pattern 66 of each antenna body is connected are opposed to each other with the specific semiconductor device 30 embedded in the core substrate 21 interposed therebetween. Is arranged. Specifically, for example, when the integrated circuit provided in the semiconductor device 30 shown on the left side of FIG. 15 is a wireless signal control circuit connected to the antenna unit 60, the semiconductor device built-in substrate module 10 is viewed in plan view. In addition, each through electrode 23 is provided in an outer region of two opposing sides that define the outer shape of the semiconductor device 30. That is, as shown in FIG. 17, each through electrode 23 is provided in the vicinity of the substantially central portion and the left corner portion of the substrate device portion 20 having a rectangular planar shape. In other words, at any position of the wiring pattern of the wiring layer 24a, directly below the connection terminal portion 64 provided at a position defined by the planar shape of the upper layer antenna patterns 61 to 63 and the lower layer antenna patterns 65 and 66. A plurality of through electrodes 23 are provided, and the semiconductor device 30 is embedded in the core substrate 21 in a region between any through electrodes 23 provided at positions separated from each other among the plurality of through electrodes 23. means. The arrangement of the wiring layer 24a and the through electrode 23 shown in FIG. 17 is merely an example of the embodiment.

このように、本実施形態に係る基板装置部２０においても、コア基板２１の上面側に、絶縁層２２ａ、配線層２４ａ及び絶縁層２５ａが順次積層された積層構造を有し、また、コア基板２１の下面側に、絶縁層２２ｂ、配線層２４ｂ、絶縁層２５ｂ及び配線層２６ｂが順次積層された積層構造を有している。加えて、本実施形態においては、当該基板装置部２０の絶縁層２２ａの上面側に、機能部となるアンテナ部６０の下層アンテナパターン６５、６６が、また、絶縁層２５ａの上面側に、アンテナ部６０の上層アンテナパターン６１〜６３及び接続端子部６４が、各々、他の配線層と同等の構造を有して設けられている。すなわち、本実施形態においては、図１６に示した半導体装置内蔵基板モジュール１０が、半導体装置３０が埋め込まれたコア基板２１の図面上面側及び図面下面側に、各々、片面２層のビルドアップ基板構造を有するとともに、基板装置部２０とアンテナ部６０が一体的に形成された構成を有している。   As described above, the substrate device unit 20 according to the present embodiment also has a laminated structure in which the insulating layer 22a, the wiring layer 24a, and the insulating layer 25a are sequentially laminated on the upper surface side of the core substrate 21, and the core substrate. 21 has a stacked structure in which an insulating layer 22b, a wiring layer 24b, an insulating layer 25b, and a wiring layer 26b are sequentially stacked. In addition, in this embodiment, the lower layer antenna patterns 65 and 66 of the antenna unit 60 serving as a functional unit are provided on the upper surface side of the insulating layer 22a of the substrate device unit 20, and the antenna is provided on the upper surface side of the insulating layer 25a. The upper layer antenna patterns 61 to 63 and the connection terminal portion 64 of the portion 60 are provided with the same structure as the other wiring layers. That is, in this embodiment, the semiconductor device built-in substrate module 10 shown in FIG. 16 has a single-sided two-layer build-up substrate on the upper surface side and lower surface side of the core substrate 21 in which the semiconductor device 30 is embedded. In addition to having a structure, the substrate device unit 20 and the antenna unit 60 are integrally formed.

そして、図１６に示すように、絶縁層２５ｂの図面下面側には、当該絶縁層２５ｂ及び配線層２６ｂを被覆するようにソルダーレジスト等の保護絶縁膜２７ｂが設けられている。保護絶縁膜２７ｂには配線層２６ｂが露出する開口部２７ｈｂが設けられ、当該開口部２７ｈｂを介して配線層２６ｂに外部接続用の半田ボール２８が接続されている。なお、図１５、図１６においては、図示の都合上、表示を省略したが、絶縁層２５ａの図１６の図面上面側にも、当該絶縁層２５ａ、上層アンテナパターン６１〜６３及び接続端子部６４を被覆するようにソルダーレジスト等の保護絶縁膜が設けられている。   As shown in FIG. 16, a protective insulating film 27b such as a solder resist is provided on the lower surface side of the insulating layer 25b so as to cover the insulating layer 25b and the wiring layer 26b. The protective insulating film 27b is provided with an opening 27hb through which the wiring layer 26b is exposed, and an external connection solder ball 28 is connected to the wiring layer 26b through the opening 27hb. 15 and 16, the display is omitted for the sake of illustration, but the insulating layer 25 a, the upper antenna patterns 61 to 63, and the connection terminal portion 64 are also provided on the upper surface side of the insulating layer 25 a in FIG. 16. A protective insulating film such as a solder resist is provided so as to cover the film.

（アンテナ部）
次に、本実施形態に係る半導体装置内蔵基板モジュールに適用可能なアンテナ部について、図面を参照して詳しく説明する。
図１８は、本実施形態に係る半導体装置内蔵基板モジュールに適用される複数周波円偏波アンテナの基本構造を示す概略構成図である。また、図１９は、本実施形態に係る半導体装置内蔵基板モジュールに適用される複数周波アンテナの等価回路の一例を示す回路構成図である。 (Antenna part)
Next, an antenna unit applicable to the semiconductor device built-in substrate module according to the present embodiment will be described in detail with reference to the drawings.
FIG. 18 is a schematic configuration diagram showing a basic structure of a multi-frequency circularly polarized antenna applied to the semiconductor device built-in substrate module according to the present embodiment. FIG. 19 is a circuit configuration diagram showing an example of an equivalent circuit of a multi-frequency antenna applied to the substrate module with a built-in semiconductor device according to the present embodiment.

本実施形態に適用可能な複数周波円偏波アンテナの基本構造は、図１８に示すように、絶縁性基板１０１と、当該絶縁性基板１０１の図面上面側及び図面下面側に設けられたアンテナパターンからなる、一対の複数周波アンテナ１１０、１２０と、を有している。ここで、絶縁性基板１０１は、ガラスエポキシ等からなる平板状の誘電体であって、上述したプリプレグからなる絶縁層２５ａに対応する。また、各複数周波アンテナ１１０、１２０は、上述した上層アンテナパターン６１〜６３及び下層アンテナパターン６５、６６からなる各組のアンテナ体に対応する。   As shown in FIG. 18, the basic structure of a multi-frequency circularly polarized antenna applicable to this embodiment is an insulating substrate 101 and an antenna pattern provided on the upper surface side and lower surface side of the insulating substrate 101 in the drawing. And a pair of multi-frequency antennas 110 and 120. Here, the insulating substrate 101 is a flat dielectric made of glass epoxy or the like, and corresponds to the insulating layer 25a made of the prepreg described above. Each of the multi-frequency antennas 110 and 120 corresponds to each set of antenna bodies including the above-described upper layer antenna patterns 61 to 63 and lower layer antenna patterns 65 and 66.

各複数周波アンテナ１１０、１２０は、同等の構成を有し、放射する電磁波の主伝搬方向が同方向になるように、例えば略鏡像対称に配置されている。各複数周波アンテナ１１０、１２０は、アンテナ素子１１１、１２１と、ビア導体１１２、１２２と、シリーズインダクタ用導体１１３、１２３と、入出力端子１１４、１２４と、シリーズキャパシタ用導体１１５、１２５と、シャントインダクタ用導体１１６、１２６と、ビア１１１ｖ、１１２ｖ、１２１ｖ、１２２ｖと、を有している。   Each of the multi-frequency antennas 110 and 120 has an equivalent configuration, and is arranged, for example, approximately mirror-symmetrically so that the main propagation direction of the radiated electromagnetic wave is the same direction. Each multi-frequency antenna 110, 120 includes antenna elements 111, 121, via conductors 112, 122, series inductor conductors 113, 123, input / output terminals 114, 124, series capacitor conductors 115, 125, and a shunt. Inductor conductors 116 and 126 and vias 111v, 112v, 121v, and 122v are provided.

ここで、アンテナ素子１１１、１２１は、上述した上層アンテナパターン６１に対応し、ビア導体１１２、１２２は、上述した上層アンテナパターン６２に対応し、シリーズインダクタ用導体１１３、１２３は、上述した上層アンテナパターン６３に対応し、入出力端子１１４、１２４は、上述した接続端子部６４に対応する。また、シリーズキャパシタ用導体１１５、１２５は、上述した下層アンテナパターン６５に対応し、シャントインダクタ用導体１１６、１２６は、上述した下層アンテナパターン６６に対応し、ビア１１１ｖ、１２１ｖは、上述したビア６１ｖに対応し、ビア１１２ｖ、１２２ｖは、上述したビア６２ｖに対応する。   Here, the antenna elements 111 and 121 correspond to the upper layer antenna pattern 61 described above, the via conductors 112 and 122 correspond to the upper layer antenna pattern 62 described above, and the series inductor conductors 113 and 123 correspond to the upper layer antenna described above. Corresponding to the pattern 63, the input / output terminals 114 and 124 correspond to the connection terminal portion 64 described above. The series capacitor conductors 115 and 125 correspond to the lower layer antenna pattern 65 described above, the shunt inductor conductors 116 and 126 correspond to the lower layer antenna pattern 66 described above, and the vias 111v and 121v correspond to the via 61v described above. The vias 112v and 122v correspond to the via 62v described above.

各アンテナ素子１１１、１２１は、図１８に示すように、上底より下底が長い等脚台形を有する導体板１１１ａ、１２１ａと、この等脚台形の下底に接続された半円の導体板１１１ｂ、１２１ｂと、から構成されている。アンテナ素子１１１とアンテナ素子１２１は、導体板１１１ａ、１２１ａを規定する等脚台形の上底が対向するように、絶縁性基板１０１の図面上面側に配置されている。また、各アンテナ素子１１１、１２１は、等脚台形に関する２本の対角線の略交点付近において、絶縁性基板１０１を厚さ方向に貫通する各ビア１１１ｖ、１２１ｖを介して、絶縁性基板１０１の図面下面側の各シャントインダクタ用導体１１６、１２６に電気的に接続されている。   As shown in FIG. 18, each of the antenna elements 111 and 121 includes conductor plates 111a and 121a having an isosceles trapezoid whose bottom is longer than the upper base, and a semicircular conductor plate connected to the bottom of the isosceles trapezoid. 111b and 121b. The antenna element 111 and the antenna element 121 are arranged on the upper surface side of the insulating substrate 101 so that the upper bases of the isosceles trapezoids defining the conductor plates 111a and 121a face each other. In addition, each antenna element 111, 121 is a drawing of the insulating substrate 101 via each via 111v, 121v penetrating the insulating substrate 101 in the thickness direction in the vicinity of the substantially intersection of two diagonal lines related to the isosceles trapezoid. The shunt inductor conductors 116 and 126 on the lower surface side are electrically connected.

各ビア導体１１２、１２２は、絶縁性基板１０１の図面上面側に設けられ、アンテナ素子１１１、１２１間の領域であって、上述した各導体板１１１ａ、１２１ａを規定する等脚台形の上底に対向するように配置されている。また、各ビア導体１１２、１２２は、絶縁性基板１０１を厚さ方向に貫通する各ビア１１２ｖ、１２２ｖを介して、絶縁性基板１０１の図面下面側の各シリーズキャパシタ用導体１１５、１２５に電気的に接続されている。   Each of the via conductors 112 and 122 is provided on the upper surface of the insulating substrate 101 in the drawing, and is an area between the antenna elements 111 and 121, and is formed on the top of the isosceles trapezoid that defines the above-described conductor plates 111a and 121a. It arrange | positions so that it may oppose. The via conductors 112 and 122 are electrically connected to the series capacitor conductors 115 and 125 on the lower surface side of the insulating substrate 101 through the vias 112v and 122v penetrating the insulating substrate 101 in the thickness direction. It is connected to the.

各シリーズインダクタ用導体１１３、１２３は、絶縁性基板１０１の図面上面側に設けられ、アンテナ素子１１１、１２１の対向方向（又は、延在方向）に延在し、一端側が各ビア導体１１２、１２２に接続されるとともに、他端側が各入出力端子１１４、１２４に接続されている。   Each of the series inductor conductors 113 and 123 is provided on the top surface of the insulating substrate 101 in the drawing, and extends in the direction (or the extending direction) of the antenna elements 111 and 121, and one end side of each of the via conductors 112 and 122. Are connected to the input / output terminals 114 and 124 at the other end.

各入出力端子１１４、１２４は、絶縁性基板１０１の図面上面側に設けられ、アンテナ素子１１１、１２１間の領域に配置されている。また、各入出力端子１１４、１２４は、図示を省略した、絶縁性基板１０１を厚さ方向に貫通するビアや絶縁性基板１０１の図面下面側の配線層、貫通電極等を介して、無線信号制御回路に個別に接続されている。   The input / output terminals 114 and 124 are provided on the top surface of the insulating substrate 101 in the drawing, and are arranged in a region between the antenna elements 111 and 121. Also, the input / output terminals 114 and 124 are not shown in the figure, via a via that penetrates the insulating substrate 101 in the thickness direction, a wiring layer on the lower surface side of the insulating substrate 101, a through electrode, etc. It is individually connected to the control circuit.

各シリーズキャパシタ用導体１１５、１２５は、線路導体により構成される各シャントインダクタ用導体１１６、１２６を挟み込むように、絶縁性基板１０１の図面下面側に一対設けられている。また、絶縁性基板１０１を平面視した場合に、各シリーズキャパシタ用導体１１５、１２５が、各アンテナ素子１１１、１２１と平面的に重なるように配置されている（図１５、図１６参照）。これにより、絶縁性基板１０１を介して対向する、アンテナ素子１１１とシリーズキャパシタ用導体１１５、また、アンテナ素子１２１とシリーズキャパシタ用導体１２５により、各アンテナ素子１１１、１２１に直列に接続されたシリーズキャパシタが形成される。   A pair of series capacitor conductors 115 and 125 are provided on the lower side of the insulating substrate 101 in the drawing so as to sandwich each of the shunt inductor conductors 116 and 126 constituted by line conductors. Further, when the insulating substrate 101 is viewed in plan, the series capacitor conductors 115 and 125 are arranged so as to overlap the antenna elements 111 and 121 in plan view (see FIGS. 15 and 16). Thereby, the series capacitor connected in series to each antenna element 111, 121 by the antenna element 111 and the series capacitor conductor 115, and the antenna element 121 and the series capacitor conductor 125, which are opposed to each other with the insulating substrate 101 interposed therebetween. Is formed.

各シャントインダクタ用導体１１６、１２６は、線路導体により構成され、アンテナ素子１１１、１２１の対向方向（又は、延在方向）に延在するように、絶縁性基板１０１の図面下面側に設けられている。すなわち、絶縁性基板１０１を平面視した場合に、各シャントインダクタ用導体１１６、１２６が、各アンテナ素子１１１、１２１と平面的に重なるように配置されている（図１５、図１６参照）。   Each of the shunt inductor conductors 116 and 126 is composed of a line conductor, and is provided on the lower surface side of the insulating substrate 101 in the drawing so as to extend in the opposing direction (or extending direction) of the antenna elements 111 and 121. Yes. That is, when the insulating substrate 101 is viewed in plan, the respective shunt inductor conductors 116 and 126 are arranged so as to overlap the antenna elements 111 and 121 in plan view (see FIGS. 15 and 16).

このような構成を有する複数周波アンテナ１１０、１２０において、各入出力端子１１４、１２４間に、無線信号制御回路から差動信号が供給されることにより、該差動信号（送信信号）を電波として空間に放射し、一方、受信した電波を電気信号に変換して、各入出力端子１１４、１２４から半導体装置３０の無線信号制御回路に伝送する。   In the multi-frequency antennas 110 and 120 having such a configuration, a differential signal is supplied between the input / output terminals 114 and 124 from the radio signal control circuit, so that the differential signal (transmission signal) is converted into a radio wave. On the other hand, the received radio waves are converted into electrical signals and transmitted from the input / output terminals 114 and 124 to the radio signal control circuit of the semiconductor device 30.

上述したような基本構造を有する複数周波円偏波アンテナに適用される各複数周波アンテナ１１０、１２０は、図１９に示すような等価回路により表される。
すなわち、図１９に示すように、各複数周波アンテナ１１０、１２０は、シリーズインダクタＬserと、シリーズキャパシタＣserと、アンテナ素子１１１、１２１の等価回路ＡＮＴと、シャントインダクタＬshと、空間との結合の等価回路ＡＮＴｓと、入出力端子１１４、１２４と、接続点１２７と、から構成されている。 Each multi-frequency antenna 110, 120 applied to the multi-frequency circularly polarized antenna having the basic structure as described above is represented by an equivalent circuit as shown in FIG.
That is, as shown in FIG. 19, each of the multi-frequency antennas 110 and 120 includes a series inductor Lser, a series capacitor Cser, an equivalent circuit ANT of the antenna elements 111 and 121, a shunt inductor Lsh, and an equivalent of coupling with space. The circuit ANTs includes input / output terminals 114 and 124 and a connection point 127.

ここで、シリーズインダクタＬserは、上述したシリーズインダクタ用導体１１３、１２３のインダクタンスに対応し、シャントインダクタＬshは、上述したシャントインダクタ用導体１１６、１２６のインダクタンスに対応する。また、シリーズキャパシタＣserは、上述したシリーズキャパシタ用導体１１５、１２５によって形成されるシリーズキャパシタに対応する。接続点１２７は、上述した下層アンテナパターン６６の接続点６６ｃに対応する。   Here, the series inductor Lser corresponds to the inductance of the series inductor conductors 113 and 123 described above, and the shunt inductor Lsh corresponds to the inductance of the shunt inductor conductors 116 and 126 described above. The series capacitor Cser corresponds to the series capacitor formed by the series capacitor conductors 115 and 125 described above. The connection point 127 corresponds to the connection point 66c of the lower layer antenna pattern 66 described above.

アンテナ素子１１１、１２１の等価回路ＡＮＴは、入力インピーダンスを線路表現した回路であり、インダクタＬ1antと、インダクタＬ2antと、キャパシタＣantと、から構成されている。ここで、インダクタＬ1antのインダクタンス、インダクタＬ2antのインダクタンスと、キャパシタＣantのキャパシタンスは、アンテナ素子１１１、１２１のサイズと平面形状に略依存して決定される。   The equivalent circuit ANT of the antenna elements 111 and 121 is a circuit that represents the input impedance as a line, and includes an inductor L1ant, an inductor L2ant, and a capacitor Cant. Here, the inductance of the inductor L1ant, the inductance of the inductor L2ant, and the capacitance of the capacitor Cant are determined substantially depending on the size and planar shape of the antenna elements 111 and 121.

空間との結合の等価回路ＡＮＴｓは、アンテナ素子１１１、１２１のサイズと平面形状に依存し、アンテナ素子１１１、１２１と空間との結合によるインピーダンスを表現する回路である。空間との結合の等価回路ＡＮＴｓは、キャパシタＣｓと、基準インピーダンスＲｓと、インダクタＬｓから構成される。   The equivalent circuit ANTs for coupling with space is a circuit that represents the impedance due to coupling between the antenna elements 111 and 121 and the space, depending on the size and planar shape of the antenna elements 111 and 121. The equivalent circuit ANTs for coupling with the space includes a capacitor Cs, a reference impedance Rs, and an inductor Ls.

入出力端子１１４、１２４は、シリーズインダクタＬserとシリーズキャパシタＣserとの直列回路の一端に接続される。また、シリーズインダクタＬserとシリーズキャパシタＣserとの直列回路の他端には、アンテナ素子１１１、１２１の等価回路ＡＮＴを構成するインダクタＬ1antの一端が接続される。インダクタＬ1antの他端には、キャパシタＣantの一端とインダクタＬ2antの一端が接続される。インダクタＬ2antの他端は、シャントインダクタＬshの一端に接続される。また、キャパシタＣantの他端とシャントインダクタＬshの他端は、接続点１２７に接続される。   The input / output terminals 114 and 124 are connected to one end of a series circuit of a series inductor Lser and a series capacitor Cser. In addition, one end of an inductor L1ant constituting an equivalent circuit ANT of the antenna elements 111 and 121 is connected to the other end of the series circuit of the series inductor Lser and the series capacitor Cser. One end of the capacitor Cant and one end of the inductor L2ant are connected to the other end of the inductor L1ant. The other end of the inductor L2ant is connected to one end of the shunt inductor Lsh. The other end of the capacitor Cant and the other end of the shunt inductor Lsh are connected to the connection point 127.

空間との結合の等価回路ＡＮＴｓのキャパシタＣｓの一端は、インダクタＬ2antの他端とシャントインダクタＬshの一端とに接続される。また、キャパシタＣｓの他端は、インダクタＬｓの一端と基準インピーダンスＲｓの一端とに接続される。インダクタＬｓの他端と基準インピーダンスＲｓの他端は、接続点１２７に接続される。   One end of the capacitor Cs of the equivalent circuit ANTs coupled to the space is connected to the other end of the inductor L2ant and one end of the shunt inductor Lsh. The other end of the capacitor Cs is connected to one end of the inductor Ls and one end of the reference impedance Rs. The other end of the inductor Ls and the other end of the reference impedance Rs are connected to the connection point 127.

図１８に示した複数周波円偏波アンテナの基本構造は、図１９に示したような等価回路を有する各複数周波アンテナ１１０、１２０が接続点１２７で相互に接続されることにより構成される。   The basic structure of the multi-frequency circularly polarized antenna shown in FIG. 18 is configured by connecting the multi-frequency antennas 110 and 120 having the equivalent circuit as shown in FIG.

そして、図１８、図１９に示した複数周波円偏波アンテナの基本構造に基づいて、図１５、図１６に示したようなアンテナパターンを構成し、入出力端子１１４、１２４に所定の信号を供給（給電）することにより、複数の共振周波数で動作する円偏波アンテナを実現することができる。   Then, based on the basic structure of the multi-frequency circularly polarized antenna shown in FIGS. 18 and 19, the antenna pattern as shown in FIGS. 15 and 16 is configured, and a predetermined signal is applied to the input / output terminals 114 and 124. By supplying (feeding), a circularly polarized antenna that operates at a plurality of resonance frequencies can be realized.

すなわち、本実施形態に係るアンテナ部６０は、基板装置部２０の、図１５、図１６の紙面表面側に、上層アンテナパターン６１〜６３及び下層アンテナパターン６５、６６の２層からなるアンテナ体が４組設けられ、各アンテナ体が例えば９０°の角度を有して十字状（すなわち、各アンテナ体が垂直方向）に配置されている。そして、図１５に示すように、９０°の角度を有して隣接する２組のアンテナ体、すなわち、図面上側と図面右側に配置されたアンテナ体、及び、図面下側と図面左側に配置されたアンテナ体を、各々１グループとして、各グループ内のアンテナ体のアンテナパターン６３同士が個別の接続端子部６４を介して電気的に接続されている。また、図１６に示すように、４組のアンテナ体の各下層アンテナパターン６６同士が接続点６６ｃに共通に接続されている。ここで、上述したように、各接続端子部６４は、図１８に示した入出力端子１１４又は１２４に対応し、接続点６６ｃは、図１８に示した接続点１２７に対応する。   That is, the antenna unit 60 according to the present embodiment has an antenna body composed of two layers of the upper layer antenna patterns 61 to 63 and the lower layer antenna patterns 65 and 66 on the paper surface side of the substrate device unit 20 of FIGS. Four sets are provided, and each antenna body has an angle of, for example, 90 ° and is arranged in a cross shape (that is, each antenna body is in a vertical direction). Then, as shown in FIG. 15, two sets of adjacent antenna bodies having an angle of 90 °, that is, antenna bodies arranged on the upper side of the drawing and the right side of the drawing, and arranged on the lower side of the drawing and the left side of the drawing. Each antenna body is grouped into one group, and the antenna patterns 63 of the antenna bodies in each group are electrically connected via individual connection terminal portions 64. Further, as shown in FIG. 16, the lower antenna patterns 66 of the four sets of antenna bodies are commonly connected to the connection point 66c. Here, as described above, each connection terminal portion 64 corresponds to the input / output terminal 114 or 124 shown in FIG. 18, and the connection point 66c corresponds to the connection point 127 shown in FIG.

このような構成を有するアンテナ部６０の各接続端子部６４は、図１７に示すように、絶縁層２５ａを厚さ方向に貫通するビア６４ｖ、絶縁層２２ａの図面上面側に設けられた配線層２４ａ、２個の半導体装置３０の間の領域（図面略中央部）に設けられ、コア基板２１を厚さ方向に貫通する貫通電極２３、絶縁層２２ｂの図面下面側に設けられた配線層２４ｂ、絶縁層２２ｂを厚さ方向に貫通するビア２４ｖｂを介して、コア基板２１に埋め込まれた半導体装置３０の柱状電極３６に電気的に接続されている。また、アンテナ部６０の下層アンテナパターン６６は、図１７に示すように、絶縁層２２ａの図面上面側に設けられた配線層２４ａ、図面左側の半導体装置３０の左側の領域（図面左方）に設けられ、コア基板２１を厚さ方向に貫通する貫通電極２３、絶縁層２２ｂの図面下面側に設けられた配線層２４ｂ、絶縁層２２ｂを厚さ方向に貫通するビア２４ｖｂを介して、半導体装置３０の柱状電極３６に電気的に接続されている。ここで、柱状電極３６は、配線層３５を介して、シリコン基板３１の、図面下面側に設けられた接続パッド３２（図示を省略；図４参照）に接続されている。各接続端子部６４に接続された接続パッド３２は、アンテナ部６０に所定の信号を供給する給電端子として機能する。また、下層アンテナパターン６６に接続された接続パッド３２は、所定の基準電位（接地電位；ＲＦ ＧＮＤ）に接続されている。なお、各アンテナ体の接地は、絶縁層２２ａの図面上面側に設けられた配線層２４ａにより共有接続されているものであってもよい。これらはアンテナの動作原理が不平衡型であるか、平衡型であるかによって適切に設計される。   As shown in FIG. 17, each connection terminal portion 64 of the antenna portion 60 having such a configuration includes a via 64v penetrating the insulating layer 25a in the thickness direction and a wiring layer provided on the upper surface side of the insulating layer 22a. 24a, a wiring layer 24b provided in an area between the two semiconductor devices 30 (substantially central portion in the drawing) and penetrating through the core substrate 21 in the thickness direction, and a wiring layer 24b provided on the lower surface side of the insulating layer 22b. The columnar electrode 36 of the semiconductor device 30 embedded in the core substrate 21 is electrically connected via a via 24vb penetrating the insulating layer 22b in the thickness direction. Further, as shown in FIG. 17, the lower layer antenna pattern 66 of the antenna unit 60 is formed in the wiring layer 24a provided on the upper surface side of the insulating layer 22a in the drawing, and in the left region (left side of the drawing) of the semiconductor device 30 on the left side of the drawing. A semiconductor device is provided through a through electrode 23 provided through the core substrate 21 in the thickness direction, a wiring layer 24b provided on the lower surface side of the insulating layer 22b in the drawing, and a via 24vb passing through the insulating layer 22b in the thickness direction. The 30 columnar electrodes 36 are electrically connected. Here, the columnar electrode 36 is connected via a wiring layer 35 to a connection pad 32 (not shown; refer to FIG. 4) provided on the lower surface side of the silicon substrate 31. The connection pad 32 connected to each connection terminal portion 64 functions as a power supply terminal that supplies a predetermined signal to the antenna portion 60. In addition, the connection pad 32 connected to the lower antenna pattern 66 is connected to a predetermined reference potential (ground potential; RF GND). The ground of each antenna body may be shared by a wiring layer 24a provided on the upper surface side of the insulating layer 22a in the drawing. These are appropriately designed depending on whether the operating principle of the antenna is unbalanced or balanced.

図２０は、本実施形態に適用される複数周波円偏波アンテナにおける送受信動作時の配線状態を示す概念図である。
上述した複数周波円偏波アンテナからなるアンテナ部６０は、半導体装置３０に設けられた集積回路を無線信号制御回路として、送信時においては、図２０（ａ）に示すように、無線信号制御回路（半導体装置３０）内の信号源７０から、一対の接続端子部６４に対して所定の信号を供給する。この信号をアンテナ内部で電波合成して、例えば位相差±π／２を発生させることにより円偏波が放射される。なお、このような一対の接続端子部６４への信号供給により所定の位相差を発生させるために、図１９に示した等価回路において、シャントインダクタＬsh、シリーズキャパシタＣser、シリーズインダクタＬser等の集中定数コンポーネントの値が適切に調整されている。 FIG. 20 is a conceptual diagram showing a wiring state during a transmission / reception operation in the multi-frequency circularly polarized antenna applied to the present embodiment.
The above-described antenna unit 60 composed of a multi-frequency circularly polarized antenna has an integrated circuit provided in the semiconductor device 30 as a radio signal control circuit, and at the time of transmission, as shown in FIG. A predetermined signal is supplied to the pair of connection terminal portions 64 from the signal source 70 in the (semiconductor device 30). By circularly synthesizing this signal within the antenna to generate, for example, a phase difference ± π / 2, circularly polarized waves are radiated. In order to generate a predetermined phase difference by supplying signals to the pair of connection terminals 64, in the equivalent circuit shown in FIG. 19, lumped constants such as a shunt inductor Lsh, a series capacitor Cser, and a series inductor Lser are used. The component values are adjusted appropriately.

一方、アンテナ部６０の受信時においては、図２０（ｂ）に示すように、受信した円偏波を電気信号に変換して、一対の接続端子部６４から無線信号制御回路（半導体装置３０）内の増幅部８０へ伝送されて、所定の信号処理が実行される。   On the other hand, at the time of reception by the antenna unit 60, as shown in FIG. 20B, the received circularly polarized wave is converted into an electrical signal, and a radio signal control circuit (semiconductor device 30) is connected from the pair of connection terminal units 64. The signal is transmitted to the amplification unit 80 and predetermined signal processing is executed.

このように、本実施形態に係る半導体装置内蔵基板モジュール１０においても、上述した第１の実施形態と同様に、ウエハレベルＣＳＰ型の半導体装置３０が内蔵された基板装置部２０に、機能部であるアンテナ部６０が、積層配線と同等の構造により一体的に設けられた構成を有している。したがって、特定の機能部（アンテナ部６０）を備えた半導体装置内蔵基板モジュール１０を、一部品として提供することができるので、装置規模を小型化して実装スペースを小さくすることができるとともに、半導体装置３０を内蔵した基板装置部２０とアンテナ部６０とを、導線等を用いて接続する必要がない。   As described above, also in the semiconductor device built-in substrate module 10 according to the present embodiment, in the same manner as in the first embodiment described above, the substrate device section 20 in which the wafer level CSP type semiconductor device 30 is built in has a functional section. A certain antenna unit 60 has a configuration in which the antenna unit 60 is integrally provided by a structure equivalent to the laminated wiring. Therefore, the semiconductor device built-in substrate module 10 provided with the specific function unit (antenna unit 60) can be provided as one component, so that the device scale can be reduced and the mounting space can be reduced, and the semiconductor device can be reduced. There is no need to connect the substrate device section 20 having the built-in 30 and the antenna section 60 using a conductive wire or the like.

特に、本実施形態においては、機能部として複数周波円偏波アンテナからなるアンテナ部６０を備えることにより、次のような効果が得られる。すなわち、近年、携帯電話や無線ＬＡＮ、ＧＰＳ等の様々な無線通信システムが普及しているが、各無線通信システムごとに使用する周波数帯域に違いがあるため、複数の通信システムを利用するためには、複数の周波数帯域の無線信号を送受信する機能を備える必要がある。一般に、複数周波数の無線信号を送受信するためには、単周波用アンテナを複数使用するか、あるいは、複数の周波数に対応する複数周波アンテナを使用する必要がある。この場合、単周波用アンテナを複数個用いるよりも、複数周波アンテナを用いる方が、アンテナの小型化や構造の簡易化、低コスト化という観点において極めて有利である。本実施形態に示したような複数周波円偏波アンテナは、携帯電話や無線ＬＡＮやＧＰＳ、チューナー等、様々な無線回路モジュールに用いることができるので、これらを１台の電子機器に搭載した場合であっても、機器の小型化、高集積化及び部品実装、配線、工程の簡略化や効率化を図ることができる。   In particular, in the present embodiment, the following effects can be obtained by providing the antenna unit 60 including a multi-frequency circularly polarized antenna as the functional unit. That is, in recent years, various wireless communication systems such as mobile phones, wireless LANs, and GPS have become widespread, but because there are differences in the frequency bands used for each wireless communication system, in order to use a plurality of communication systems. Needs to have a function of transmitting and receiving radio signals in a plurality of frequency bands. In general, in order to transmit and receive radio signals of a plurality of frequencies, it is necessary to use a plurality of single-frequency antennas or use a plurality of frequency antennas corresponding to a plurality of frequencies. In this case, it is extremely advantageous to use a multi-frequency antenna from the viewpoint of miniaturization of the antenna, simplification of the structure, and cost reduction, rather than using a plurality of single-frequency antennas. The multi-frequency circularly polarized antenna as shown in the present embodiment can be used for various wireless circuit modules such as a mobile phone, a wireless LAN, a GPS, a tuner, etc., and when these are mounted on one electronic device. Even so, downsizing, high integration, component mounting, wiring, and process simplification and efficiency can be achieved.

また、本実施形態においても、基板装置部２０に内蔵されるウエハレベルＣＳＰ型の半導体装置３０が、集積回路の接続パッド３２と、外部接続端子である柱状電極３６との間に、任意の配線パターンを有する配線層３５を設けた構成を有しているので、コア基板２１に積層する積層配線（絶縁層及び配線層）の層数を削減することができ、製造工程を簡略化又は効率化することができる。なお、この作用効果については、後述する比較検証において詳しく説明する。   Also in the present embodiment, the wafer level CSP type semiconductor device 30 built in the substrate device unit 20 has an arbitrary wiring between the connection pad 32 of the integrated circuit and the columnar electrode 36 which is an external connection terminal. Since the wiring layer 35 having a pattern is provided, the number of stacked wirings (insulating layers and wiring layers) stacked on the core substrate 21 can be reduced, and the manufacturing process is simplified or made efficient. can do. This action and effect will be described in detail in the comparative verification described later.

加えて、本実施形態においても、機能部であるアンテナ部６０と半導体装置３０とを接続するための経路に設けられた任意の貫通電極２３が、特定の半導体装置３０を挟んで対向する位置に配置された構成を有しているので、複数の貫通電極２３間のコア基板２１のスペースを有効に活用することができるとともに、半導体装置３０とアンテナ部６０との間の配線長を極力短くしたり、配線長や配線抵抗を適切に設定して回路特性の劣化を抑制することができる。   In addition, also in the present embodiment, an arbitrary through electrode 23 provided in a path for connecting the antenna unit 60 that is a functional unit and the semiconductor device 30 is located at a position facing the specific semiconductor device 30 therebetween. Since the arrangement is arranged, the space of the core substrate 21 between the plurality of through electrodes 23 can be used effectively, and the wiring length between the semiconductor device 30 and the antenna unit 60 can be shortened as much as possible. In addition, it is possible to appropriately set the wiring length and wiring resistance to suppress the deterioration of circuit characteristics.

図２１は、第２の実施形態に係る半導体装置内蔵基板モジュールの他の構成例を示す概略断面図である。ここでは、説明を簡略化するため、アンテナ部６０と、１個の半導体装置３０と、これらを接続するための配線層やビアのみを示し、図１７に示したような貫通電極２３、半田ボール２８、コンデンサ４０、これらに接続される配線層やビア等の図示を省略した。なお、図１７に示した断面構造と同等の構成については、同一又は同等の符号を付してその説明を簡略化する。   FIG. 21 is a schematic cross-sectional view showing another configuration example of the substrate module with a built-in semiconductor device according to the second embodiment. Here, in order to simplify the description, only the antenna unit 60, one semiconductor device 30, and a wiring layer and via for connecting them are shown, and the through electrode 23 and the solder ball as shown in FIG. 28, the capacitor 40, the wiring layer connected to these, a via | veer, etc. were abbreviate | omitted. In addition, about the structure equivalent to the cross-sectional structure shown in FIG. 17, the same or equivalent code | symbol is attached | subjected and the description is simplified.

上述した第２の実施形態においては、図１７に示したように、コア基板２１の図面上面側に機能部であるアンテナ部６０が設けられ、図面下面側に外部接続用の半田ボール２８が設けられた構成において、半導体装置３０がフェースダウン型の埋め込み構造を有している場合について説明した。本発明はこれに限定されるものではなく、例えば図２１に示すように、半導体装置３０がフェースアップ型の埋め込み構造を有しているものであってもよい。この場合、アンテナ部６０は、図２１に示すように、絶縁層２２ａの図面上面側に設けられた配線層２４ａ、及び、当該絶縁層２２ａを厚さ方向に貫通するビア２４ｖａにより、コア基板２１に埋め込まれた半導体装置３０の柱状電極３６に電気的に接続されている。   In the second embodiment described above, as shown in FIG. 17, the antenna unit 60 as a functional unit is provided on the upper surface side of the core substrate 21 in the drawing, and the solder balls 28 for external connection are provided on the lower surface side of the drawing. In the above-described configuration, the case where the semiconductor device 30 has the face-down type buried structure has been described. The present invention is not limited to this. For example, as shown in FIG. 21, the semiconductor device 30 may have a face-up type buried structure. In this case, as shown in FIG. 21, the antenna unit 60 includes a wiring layer 24a provided on the upper surface side of the insulating layer 22a and vias 24va penetrating the insulating layer 22a in the thickness direction. Is electrically connected to the columnar electrode 36 of the semiconductor device 30 embedded therein.

この場合においても、上述した第１の実施形態と同様に、アンテナ部６０は、貫通電極２３を介することなく半導体装置３０の柱状電極３６に接続されることになる。ここで、半導体装置内蔵基板モジュール１０が、図１７に示したように、コア基板２１の図面下面側に外部接続用の半田ボール２８が設けられた構成を有する場合には、例えば半導体装置３０の接続パッド３２と半田ボール２８とを接続する配線経路に、コア基板２１を貫通する貫通電極が必要となる。したがって、回路設計上、コア基板２１の図面上面側と図面下面側の配線層を電気的に接続するために設けられた複数の貫通電極のうち、任意の２個の貫通電極間の領域のコア基板２１に半導体装置３０が配置されるように構成することにより、本実施形態と同等の作用効果を得ることができる。   Also in this case, the antenna unit 60 is connected to the columnar electrode 36 of the semiconductor device 30 without the through electrode 23 as in the first embodiment described above. Here, when the substrate module 10 with a built-in semiconductor device has a configuration in which solder balls 28 for external connection are provided on the lower surface side of the core substrate 21 as shown in FIG. A through electrode penetrating the core substrate 21 is required in a wiring path connecting the connection pad 32 and the solder ball 28. Accordingly, in the circuit design, the core in the region between any two through electrodes among the plurality of through electrodes provided to electrically connect the wiring layers on the upper surface side of the core substrate 21 and the lower surface side of the drawing. By configuring the semiconductor device 30 to be disposed on the substrate 21, it is possible to obtain the same operational effects as the present embodiment.

なお、本実施形態においては、図１５〜図１７に示したように、機能部であるアンテナ部６０が、絶縁層２５ａを介して上層アンテナパターン６１〜６３と下層アンテナパターン６５、６６備えた２層構造を有する場合について説明した。本発明はこれに限定されるものではなく、例えばアンテナパターンが１層のみ設けられたものであってもよいし、３層以上の複数のアンテナパターンを有するものであってもよい。   In the present embodiment, as shown in FIGS. 15 to 17, the antenna unit 60 which is a functional unit includes the upper antenna patterns 61 to 63 and the lower antenna patterns 65 and 66 via the insulating layer 25 a. The case of having a layer structure has been described. The present invention is not limited to this. For example, only one antenna pattern may be provided, or a plurality of antenna patterns having three or more layers may be provided.

（半導体装置内蔵基板モジュールの製造方法）
次に、本実施形態に係る半導体装置内蔵基板モジュールの製造方法について説明する。なお、上述した第１の実施形態と同等の製造方法については、その説明を簡略化する。
図２２〜図２５は、本実施形態に係る半導体装置内蔵基板モジュールの製造方法の一例を示す工程断面図である。ここでは、図１７に示した断面構造を有する半導体装置内蔵基板モジュールについて製造方法を説明する。 (Manufacturing method of substrate module with built-in semiconductor device)
Next, a method for manufacturing the semiconductor device built-in substrate module according to the present embodiment will be described. In addition, about the manufacturing method equivalent to 1st Embodiment mentioned above, the description is simplified.
22 to 25 are process cross-sectional views illustrating an example of a method for manufacturing a semiconductor device built-in substrate module according to this embodiment. Here, a manufacturing method of the semiconductor device built-in substrate module having the cross-sectional structure shown in FIG. 17 will be described.

上述した半導体装置内蔵基板モジュール１０の製造方法は、まず、第１の実施形態において図５〜図８に示したような製造方法により、集合基板状態のコア基板２１ｗの各開口部２１ｈｗに、ウエハレベルＣＳＰ型の半導体装置３０と例えばチップ型のコンデンサ４０が埋め込まれ、その図面上面側に絶縁層２２ｂ及び金属導電層２４ｗｂが順次積層され、また、図面下面側に絶縁層２２ａ及び金属導電層２４ｗａが順次積層された構成が得られる（図８（ｃ）参照）。ここで、金属導電層２４ｗｂは、絶縁層２２ｂを厚さ方向に貫通するビア２４ｖｂを介して、半導体装置３０の柱状電極３６やコンデンサ４０の対向電極４１に電気的に接続される。また、コア基板２１ｗの図面上面側から下面側に貫通して、金属導電層２４ｗｂと２４ｗａを電気的に接続する貫通電極２３が、特定の半導体装置３０を挟んで対向する位置（すなわち、図面右側の半導体装置３０の左右両側の位置）に設けられている。   In the manufacturing method of the semiconductor device built-in substrate module 10 described above, first, a wafer is formed in each opening 21hw of the core substrate 21w in the collective substrate state by the manufacturing method as shown in FIGS. A level CSP type semiconductor device 30 and, for example, a chip type capacitor 40 are embedded, an insulating layer 22b and a metal conductive layer 24wb are sequentially stacked on the upper surface side of the drawing, and an insulating layer 22a and a metal conductive layer 24wa are stacked on the lower surface side of the drawing. Is obtained by sequentially stacking layers (see FIG. 8C). Here, the metal conductive layer 24wb is electrically connected to the columnar electrode 36 of the semiconductor device 30 and the counter electrode 41 of the capacitor 40 through a via 24vb penetrating the insulating layer 22b in the thickness direction. Further, a through electrode 23 that penetrates from the upper surface side to the lower surface side of the core substrate 21w and electrically connects the metal conductive layers 24wb and 24wa is opposed to the specific semiconductor device 30 (that is, the right side of the drawing). (Positions on both the left and right sides of the semiconductor device 30).

次いで、コア基板２１ｗの図面上面側に形成された金属導電層２４ｗａを、フォトリソグラフィ法を用いて、露光、現像処理を行うことにより、図２２（ａ）に示すように、絶縁層２２ｂの図面上面側に所定の配線パターンを有し、かつ、ビア２４ｖｂに接続された配線層２４ｂを形成する。また、コア基板２１ｗの図面下面側に形成された金属導電層２４ｗａについても同様に、フォトリソグラフィ法を用いて、露光、現像処理を行うことにより、図２２（ａ）に示すように、絶縁層２２ａの図面下面側に所定の配線パターンを有する配線層２４ａ、及び、所定の平面形状を有する下層アンテナパターン６５、６６を形成する。ここで、絶縁層２２ｂの図面上面に形成された配線層２４ｂと、絶縁層２２ａの図面下面に形成された配線層２４ａは、各々、上述した貫通電極２３の上端及び下端に接続するように形成されることにより、相互に電気的に接続される。このように、絶縁層２２ｂの図面上面側に形成される配線層２４ｂと、絶縁層２２ａの図面下面側に形成される配線層２４ａ及び下層アンテナパターン６５、６６は、同等の製造方法を適用して形成することができ、そのプロセスの一部（例えば現像処理）を共通化することができる。   Next, the metal conductive layer 24wa formed on the upper surface side of the core substrate 21w is exposed and developed using a photolithography method, so that the drawing of the insulating layer 22b is performed as shown in FIG. A wiring layer 24b having a predetermined wiring pattern on the upper surface side and connected to the via 24vb is formed. Similarly, the metal conductive layer 24wa formed on the lower surface side of the core substrate 21w is exposed to light and developed using a photolithography method, so that an insulating layer is formed as shown in FIG. A wiring layer 24a having a predetermined wiring pattern and lower antenna patterns 65 and 66 having a predetermined planar shape are formed on the lower surface side of 22a in the drawing. Here, the wiring layer 24b formed on the upper surface of the insulating layer 22b and the wiring layer 24a formed on the lower surface of the insulating layer 22a are formed so as to be connected to the upper end and the lower end of the through electrode 23, respectively. By doing so, they are electrically connected to each other. As described above, an equivalent manufacturing method is applied to the wiring layer 24b formed on the upper surface side of the insulating layer 22b, the wiring layer 24a formed on the lower surface side of the insulating layer 22a, and the lower antenna patterns 65 and 66. A part of the process (for example, development processing) can be made common.

次いで、図２２（ｂ）に示すように、配線層２４ｂが形成された絶縁層２２ｂの図面上面を覆うように、プリプレグからなる絶縁層２５ｂ及び銅箔等からなる金属導電層２６ｗｂを積層する（図中下向き矢印参照）。また、配線層２４ａ及び下層アンテナパターン６５、６６が形成された絶縁層２２ａの図面下面を覆うように、プリプレグからなる絶縁層２５ａ及び銅箔等からなる金属導電層２６ｗａを積層する（図中上向き矢印参照）。次いで、図２３（ａ）に示すように。絶縁層２５ａ、２５ｂ及び金属導電層２６ｗａ、２６ｗｂを積層したコア基板２１ｗを熱プレス（加熱加圧）することにより、各層を接合させるとともに硬化させる。   Next, as shown in FIG. 22B, an insulating layer 25b made of prepreg and a metal conductive layer 26wb made of copper foil or the like are laminated so as to cover the upper surface of the insulating layer 22b on which the wiring layer 24b is formed ( (See the down arrow in the figure). Further, an insulating layer 25a made of prepreg and a metal conductive layer 26wa made of copper foil or the like are laminated so as to cover the lower surface of the insulating layer 22a on which the wiring layer 24a and the lower antenna patterns 65 and 66 are formed (upward in the figure). See arrow). Then, as shown in FIG. The core substrate 21w on which the insulating layers 25a and 25b and the metal conductive layers 26wa and 26wb are stacked is hot-pressed (heated and pressurized) to bond and harden the layers.

次いで、図２３（ｂ）に示すように、例えばレーザビア形成法を用いて、レーザドリル装置でコア基板２１ｗの図面上面側の金属導電層２６ｗｂ及び絶縁層２５ｂに穴あけ加工を行い、金属導電層２６ｗｂ及び絶縁層２５ｂにビア開口部２５ｈｂを形成する。また、コア基板２１ｗの図面下面側においても、金属導電層２６ｗａ及び絶縁層２５ａに穴あけ加工を行い、金属導電層２６ｗａ及び絶縁層２５ａにビア開口部２５ｈａを形成する。ここで、ビア開口部２５ｈａ及び２５ｈｂの形成位置は、コア基板２１ｗを図面上面側又は下面側から平面視して、配線層２４ａ、２４ｂの配線パターン、又は、ビア２４ｖｂの形成領域、及び、下層アンテナパターン６５、６６に整合するように設定される。これにより、ビア開口部２５ｈａ、２５ｈｂ内に、配線層２４ａ、２４ｂ、又は、ビア２４ｖｂ、及び、下層アンテナパターン６５、６６が露出する。   Next, as shown in FIG. 23B, using a laser via formation method, for example, the metal conductive layer 26wb and the insulating layer 25b on the upper surface side of the core substrate 21w are perforated by a laser drill apparatus to form the metal conductive layer 26wb. The via opening 25hb is formed in the insulating layer 25b. Further, also on the lower surface side of the core substrate 21w in the drawing, the metal conductive layer 26wa and the insulating layer 25a are drilled to form via openings 25ha in the metal conductive layer 26wa and the insulating layer 25a. Here, the via openings 25ha and 25hb are formed in the wiring pattern of the wiring layers 24a and 24b or the formation region of the via 24vb and the lower layer when the core substrate 21w is viewed in plan from the upper surface side or the lower surface side of the drawing. It is set to match the antenna patterns 65 and 66. As a result, the wiring layers 24a and 24b or the via 24vb and the lower layer antenna patterns 65 and 66 are exposed in the via openings 25ha and 25hb.

なお、本実施形態においても、上述した第１の実施形態と同様に、上述したビア開口部２２ｈｂ、及び、今回のビア開口部２５ｈａ、２５ｈｂの形成位置は、半導体装置３０の柱状電極３６やコンデンサ４０の対向電極４１、ビア２４ｖｂ、貫通電極２３の形成領域に整合するように設定することが好ましい。これにより、レーザビア形成法による穴あけ加工時に、膜厚の厚い層上に穴あけ加工が行われることにより、銅箔が焼き切れて消失する問題を防止することができる。   In the present embodiment, as in the first embodiment, the via openings 22hb and the current via openings 25ha and 25hb are formed at the positions where the columnar electrodes 36 and capacitors of the semiconductor device 30 are formed. It is preferable that the counter electrode 41, the via 24vb, and the through electrode 23 are formed so as to be aligned with each other. Thereby, the problem that the copper foil burns out and disappears can be prevented by performing the drilling process on the thick layer during the drilling process by the laser via forming method.

次いで、ビア開口部２５ｈａ、２５ｈｂ内をデスミア処理して、配線層２４ａ、２４ｂ、及び、下層アンテナパターン６５、６６が露出するビア開口部２５ｈａ、２５ｈｂの内部をクリーニングする。その後、図２３（ｃ）に示すように、ビア開口部２５ｈａ、２５ｈｂ内に銅メッキからなるビア６１ｖ、６２ｖ、６４ｖ、２６ｖｂを同時に形成する。具体的には、ビア６１ｖ、６２ｖ、６４ｖ、２６ｖｂの形成方法は、まず、少なくともビア開口部２５ｈａ、２５ｈｂを含む金属導電層２６ｗａの下面側全域及び金属導電層２６ｗｂの上面側全域に銅の無電解メッキを行うことにより、ビア開口部２５ｈａ、２５ｈｂの内壁及び配線層２４ａの下面、下層アンテナパターン６５、６６の下面、配線層２４ｂの上面に銅の薄膜を形成する。次いで、当該銅薄膜をメッキ電流路とした銅の電解メッキを行なうことにより、ビア開口部２５ｈａ、２５ｈｂ内に銅メッキを成長させてビア６１ｖ、６２ｖ、６４ｖ、２６ｖｂを同時に形成する。ここで、ビア２６ｖｂは、コア基板２１ｗの図面上面側の金属導電層２６ｗｂに電気的に接続されるように形成され、ビア６１ｖ、６２ｖ、６４ｖは、コア基板２１ｗの図面下面側の金属導電層２６ｗａに電気的に接続されるように形成される。なお、銅の電解メッキにより形成された部分は、銅箔からなる金属導電層２６ｗａ又は２６ｗｂと一体化するように形成されるので、図面においてもそれらの境界は図示していない。   Next, the inside of the via openings 25ha and 25hb is cleaned by desmearing the inside of the via openings 25ha and 25hb from which the wiring layers 24a and 24b and the lower antenna patterns 65 and 66 are exposed. Thereafter, as shown in FIG. 23C, vias 61v, 62v, 64v, and 26vb made of copper plating are simultaneously formed in the via openings 25ha and 25hb. Specifically, the vias 61v, 62v, 64v, and 26vb are formed by first applying copper to the entire lower surface side of the metal conductive layer 26wa and the entire upper surface side of the metal conductive layer 26wb including the via openings 25ha and 25hb. By performing electrolytic plating, a copper thin film is formed on the inner walls of the via openings 25ha and 25hb, the lower surface of the wiring layer 24a, the lower surfaces of the lower layer antenna patterns 65 and 66, and the upper surface of the wiring layer 24b. Next, by performing electrolytic plating of copper using the copper thin film as a plating current path, the copper plating is grown in the via openings 25ha and 25hb to simultaneously form the vias 61v, 62v, 64v and 26vb. Here, the via 26vb is formed so as to be electrically connected to the metal conductive layer 26wb on the upper surface side of the core substrate 21w, and the vias 61v, 62v, and 64v are metal conductive layers on the lower surface side of the core substrate 21w in the drawing. It is formed so as to be electrically connected to 26wa. In addition, since the part formed by the electrolytic plating of copper is formed so as to be integrated with the metal conductive layer 26wa or 26wb made of copper foil, those boundaries are not shown in the drawing.

次いで、コア基板２１ｗの図面上面側に形成された金属導電層２６ｗｂを、フォトリソグラフィ法を用いて、露光、現像処理を行うことにより、図２４（ａ）に示すように、絶縁層２５ｂの図面上面側に所定の配線パターンを有し、かつ、ビア２６ｖｂに接続された配線層２６ｂを形成する。また、コア基板２１ｗの図面下面側に形成された金属導電層２６ｗａについても同様に、フォトリソグラフィ法を用いて、露光、現像処理を行うことにより、図２４（ａ）に示すように、絶縁層２５ａの図面下面側に、図１５に示したような所定の平面形状を有し、かつ、ビア６１ｖ、６２ｖに接続された上層アンテナパターン６１、並びに、図１５に示したような所定の平面形状を有し、かつ、ビア６４ｖに接続された上層アンテナパターン６２、６３及び接続端子部６４を形成する。この絶縁層２５ａの図面下面側に形成された上層アンテナパターン６１〜６３、及び、上述した絶縁層２２ａの図面下面側に形成された下層アンテナパターン６５、６６、並びに、絶縁層２５ａを貫通するように形成されたビア６１ｖ、６２ｖによりアンテナ部６０が構成される。アンテナ部６０は、接続端子部６４がビア６４ｖを介して、絶縁層２２ａの下面側に形成された配線層２４ａに接続されることにより、上述した貫通電極２３及び配線層２４ｂを介して半導体装置３０の柱状電極３６に電気的に接続される。このように、コア基板２１ｗの図面下面側に形成される上層アンテナパターン６１〜６３及び接続端子部６４は、コア基板２１ｗの図面上面側に形成される配線層２６ｂと同等の製造方法を適用して形成することができ、そのプロセスの一部（例えば現像処理）を共通化することができる。   Next, the metal conductive layer 26wb formed on the upper surface side of the core substrate 21w is exposed and developed using a photolithography method, so that the insulating layer 25b is drawn as shown in FIG. A wiring layer 26b having a predetermined wiring pattern on the upper surface side and connected to the via 26vb is formed. Similarly, the metal conductive layer 26wa formed on the lower surface side of the core substrate 21w is exposed to light and developed using a photolithography method, so that an insulating layer is formed as shown in FIG. An upper layer antenna pattern 61 having a predetermined planar shape as shown in FIG. 15 and connected to the vias 61v and 62v, and a predetermined planar shape as shown in FIG. The upper antenna patterns 62 and 63 and the connection terminal portion 64 connected to the via 64v are formed. The upper layer antenna patterns 61 to 63 formed on the lower surface side of the insulating layer 25a in the drawing, the lower layer antenna patterns 65 and 66 formed on the lower surface side of the insulating layer 22a in the drawing, and the insulating layer 25a. The antenna portion 60 is configured by the vias 61v and 62v formed in the. The antenna unit 60 is connected to the wiring layer 24a formed on the lower surface side of the insulating layer 22a through the via 64v, so that the antenna unit 60 is connected to the semiconductor device through the through electrode 23 and the wiring layer 24b. The 30 columnar electrodes 36 are electrically connected. As described above, the upper layer antenna patterns 61 to 63 and the connection terminal portions 64 formed on the lower surface side of the core substrate 21w are applied by the same manufacturing method as the wiring layer 26b formed on the upper surface side of the core substrate 21w. A part of the process (for example, development processing) can be made common.

次いで、図２４（ｂ）に示すように、コア基板２１ｗの図面上面側の、配線層２６ｂ及びビア２６ｖｂが形成された絶縁層２５ｂを覆うように、熱硬化性のエポキシ樹脂等からなるソルダーレジストが保護絶縁膜２７ｂとして形成される。ここで、保護絶縁膜２７ｂには、配線層２６ｂ及びビア２６ｖｂが露出する開口部２７ｈｂが形成される。また、コア基板２１ｗの図面下面側にも、図２４（ｂ）に示すように、上層アンテナパターン６１〜６３及び接続端子部６４が形成された絶縁層２５ａを覆うように、保護絶縁膜２７ａが形成される。   Next, as shown in FIG. 24B, a solder resist made of a thermosetting epoxy resin or the like so as to cover the insulating layer 25b in which the wiring layer 26b and the via 26vb are formed on the upper surface side of the core substrate 21w. Is formed as the protective insulating film 27b. Here, an opening 27hb from which the wiring layer 26b and the via 26vb are exposed is formed in the protective insulating film 27b. Further, as shown in FIG. 24B, a protective insulating film 27a is also provided on the lower surface side of the core substrate 21w so as to cover the insulating layer 25a on which the upper antenna patterns 61 to 63 and the connection terminal portions 64 are formed. It is formed.

次いで、図２５（ａ）に示すように、コア基板２１ｗの図面上面側の保護絶縁膜２７ｂに形成された開口部２７ｈｂを介して、配線層２６ｂ又はビア２６ｖｂに接続されるように外部接続用の半田ボール２８が形成される。次いで、図２５（ｂ）に示すように、コア基板２１ｗを、基板モジュール形成領域ごとにダイシングストリート２９に沿って切断して個片化することにより、図１５〜図１７に示した半導体装置内蔵基板モジュール１０が複数個得られる。   Next, as shown in FIG. 25A, for external connection so as to be connected to the wiring layer 26b or the via 26vb through the opening 27hb formed in the protective insulating film 27b on the upper surface side of the core substrate 21w. Solder balls 28 are formed. Next, as shown in FIG. 25 (b), the core substrate 21w is cut along the dicing street 29 for each substrate module formation region and separated into individual pieces, thereby incorporating the semiconductor device shown in FIGS. A plurality of substrate modules 10 are obtained.

このような半導体装置内蔵基板モジュール１０の製造方法においても、機能部であるアンテナ部６０の下層アンテナパターン６５、６６、及び、上層アンテナパターン６１〜６３、接続端子部６４、ビア６１ｖ、６２ｖ、６４ｖを、基板装置部２０の積層配線層を形成する際の製造プロセスを用いて、基板装置部２０と一体的に形成することができる。特に、アンテナ部６０の一部の構成について、その製造プロセスを共通化することができるので、製造プロセスを簡略化又は省略することができ、製造コストを抑制しつつ、機能部が基板装置部に一体的に形成された半導体装置内蔵基板モジュールを実現することができる。   Also in the manufacturing method of the semiconductor device built-in substrate module 10 as described above, the lower layer antenna patterns 65 and 66 and the upper layer antenna patterns 61 to 63 of the antenna unit 60 that is a functional unit, the connection terminal unit 64, the vias 61v, 62v, and 64v. Can be formed integrally with the substrate device unit 20 by using a manufacturing process for forming the laminated wiring layer of the substrate device unit 20. In particular, since the manufacturing process can be made common for a part of the configuration of the antenna unit 60, the manufacturing process can be simplified or omitted, and the functional unit can be used as the substrate device unit while suppressing the manufacturing cost. A substrate module with a built-in semiconductor device can be realized.

（比較検証）
次に、本実施形態に係る半導体装置内蔵基板モジュールの作用効果について、比較対象となる構成例を示して具体的に説明する。ここでは、まず、半導体装置が埋め込まれたコア基板とアンテナ部とが別個の部品として構成されている場合（以下、「比較例２」と記す）について検証し、その後、ＣＳＰ型又はベアチップの半導体装置を埋め込んだコア基板にアンテナ部を一体的に形成した場合（以下、「比較例３」と記す）について検証する。 (Comparison verification)
Next, the operational effects of the semiconductor device built-in substrate module according to the present embodiment will be specifically described with reference to a configuration example to be compared. Here, first, a case where the core substrate in which the semiconductor device is embedded and the antenna portion are configured as separate components (hereinafter referred to as “Comparative Example 2”) is verified, and then a CSP type or bare chip semiconductor. The case where the antenna portion is integrally formed on the core substrate in which the device is embedded (hereinafter referred to as “Comparative Example 3”) is verified.

まず、比較例２について説明する。
図２６は、本実施形態に係る半導体装置内蔵基板モジュールの比較対象となる機能部の一例（比較例２）を示す概略構成図である。図２６（ａ）は、比較例２に係る機能部の概略平面図であり、図２６（ｂ）は、比較例２に係る機能部の概略断面図である。ここで、図２６（ｂ）は、図２６（ａ）に示した平面図におけるＸＸVIＢ−ＸＸVIＢ線（本明細書においては図２６中に示したローマ数字の「２６」に対応する記号として便宜的に「ＸＸVI」を用いる。）に沿った断面を示す図である。ここで、上述した第１の実施形態に示した比較例１と同等の構成については、同一又は同等の符号を付して示す。なお、比較例２に係る基板装置部については、上述した比較例１の構成と同等であるので、図１４を適宜参照する。 First, Comparative Example 2 will be described.
FIG. 26 is a schematic configuration diagram illustrating an example (comparative example 2) of functional units to be compared with the semiconductor device built-in substrate module according to the present embodiment. FIG. 26A is a schematic plan view of a functional unit according to Comparative Example 2, and FIG. 26B is a schematic cross-sectional view of the functional unit according to Comparative Example 2. Here, FIG. 26 (b) is a convenient symbol as the symbol corresponding to the Roman numeral “26” shown in FIG. 26 in the present specification (XXVIB-XXVIB line in the plan view shown in FIG. 26 (a)). Is a diagram showing a cross section along “XXVI”. Here, about the structure equivalent to the comparative example 1 shown in 1st Embodiment mentioned above, the same or equivalent code | symbol is attached | subjected and shown. In addition, since the board | substrate apparatus part which concerns on the comparative example 2 is equivalent to the structure of the comparative example 1 mentioned above, FIG. 14 is referred suitably.

比較例２に係る半導体装置内蔵基板モジュールは、図２６に示すように、機能部であるアンテナ部６０ｐと、図１４に示したように、半導体装置３０ｐ又は３０ｑが内蔵された基板装置部２０ｐとが、別個の部品から構成されているものとする。   As shown in FIG. 26, the substrate module with a built-in semiconductor device according to Comparative Example 2 includes an antenna unit 60p which is a functional unit, and a substrate device unit 20p with a built-in semiconductor device 30p or 30q as shown in FIG. Are composed of separate parts.

アンテナ部６０ｐは、例えば図２６（ａ）、（ｂ）に示すように、上層アンテナパターン６１ｐ〜６３ｐと、下層アンテナパターン６５ｐ、６６ｐと、接続端子部６４ｐと、基板貫通電極６１ｑ、６２ｑを有している。上層アンテナパターン６１ｐ〜６３ｐ及び接続端子部６４ｐは、プリント基板２１１の、図２６（ａ）の紙面表面側、又は、図２６（ｂ）の上面側に設けられ、上述した実施形態と同等の所定の平面形状を有している。また、下層アンテナパターン６５ｐ、６６ｐは、プリント基板２１１の、図２６（ａ）の紙面裏面側、又は、図２６（ｂ）の下面側に設けられ、上述した実施形態と同等の所定の平面形状を有している。ここで、上層アンテナパターン６１ｐ〜６３ｐ及び下層アンテナパターン６５ｐ、６６ｐからなる各アンテナ体に接続された接続端子部６４ｐは、外部接続端子として適用される。上層アンテナパターン６１ｐは、基板貫通電極６１ｑを介して、下層アンテナパターン６６ｐに接続されている。また、上層アンテナパターン６２ｐは、基板貫通電極６２ｑを介して、下層アンテナパターン６５ｐに接続されている。   For example, as shown in FIGS. 26A and 26B, the antenna unit 60p includes upper layer antenna patterns 61p to 63p, lower layer antenna patterns 65p and 66p, a connection terminal unit 64p, and substrate through-electrodes 61q and 62q. doing. The upper layer antenna patterns 61p to 63p and the connection terminal portion 64p are provided on the printed circuit board 211 on the surface side of the paper surface of FIG. 26A or the upper surface side of FIG. It has the planar shape. The lower layer antenna patterns 65p and 66p are provided on the printed circuit board 211 on the back side of the paper surface of FIG. 26A or the lower surface side of FIG. 26B, and have a predetermined planar shape equivalent to the above-described embodiment. have. Here, the connection terminal portion 64p connected to each antenna body including the upper layer antenna patterns 61p to 63p and the lower layer antenna patterns 65p and 66p is applied as an external connection terminal. The upper layer antenna pattern 61p is connected to the lower layer antenna pattern 66p through the substrate through electrode 61q. The upper layer antenna pattern 62p is connected to the lower layer antenna pattern 65p through the substrate through electrode 62q.

基板装置部２０ｐは、図１４（ａ）、（ｂ）に示したように、コア基板２１ｐに、ＣＳＰ型あるいはベアチップの半導体装置３０ｐ、又は、ウエハレベルＣＳＰ型の半導体装置３０ｑが埋め込まれ、当該コア基板２１ｐの図面下面側には、積層配線部２２ｐ及び半田ボール２８ｐが設けられている。また、コア基板２１ｐの図面上面側には、半導体装置３０ｐ、３０ｑを封止するための絶縁層２３ｐが設けられている。   As shown in FIGS. 14A and 14B, the substrate device unit 20p has a core substrate 21p embedded with a CSP type or bare chip semiconductor device 30p or a wafer level CSP type semiconductor device 30q. A laminated wiring portion 22p and solder balls 28p are provided on the lower surface side of the core substrate 21p in the drawing. An insulating layer 23p for sealing the semiconductor devices 30p and 30q is provided on the upper surface side of the core substrate 21p in the drawing.

そして、比較例２においては、図２６に示したアンテナ部６０ｐの接続端子部６４ｐと、図１４に示した基板装置部２０ｐの半導体装置３０ｐ、３０ｑとが、図示を省略した導線や配線層を介して電気的に接続される。これにより、例えば複数周波通信システムのアンテナ部６０ｐと、制御回路である半導体装置３０ｐ、３０ｑとが接続された構成が得られる。   In Comparative Example 2, the connection terminal portion 64p of the antenna unit 60p shown in FIG. 26 and the semiconductor devices 30p and 30q of the substrate device unit 20p shown in FIG. Electrically connected. Thereby, for example, a configuration in which the antenna unit 60p of the multi-frequency communication system and the semiconductor devices 30p and 30q which are control circuits are connected is obtained.

このような比較例２においても、上述した比較例１と同様に、アンテナ部６０ｐと基板装置部２０ｐとが別部品として提供され、これらを導線や配線層を介して接続した構成を有しているため、これらの部品を電子機器に搭載する際に、当該部品の大きさに対応した実装スペースを必要とするという問題を有している。そのため、比較例２においても、携帯型の情報端末機器等の電子機器における小型化や高集積化の妨げになるという問題を有している。また、これらの部品を電子機器に実装する際に、導線や配線層により相互に接続する必要があるため、製造工程が煩雑になるという問題や、当該配線長が長くなったり、配線抵抗が不均一になることにより、回路特性の劣化を招くという問題も有している。   In the comparative example 2 as well, as in the comparative example 1 described above, the antenna unit 60p and the substrate device unit 20p are provided as separate components, and have a configuration in which these are connected via a conductive wire or a wiring layer. Therefore, when these components are mounted on an electronic device, there is a problem that a mounting space corresponding to the size of the components is required. For this reason, Comparative Example 2 also has a problem that it hinders miniaturization and high integration in electronic devices such as portable information terminal devices. In addition, when these components are mounted on an electronic device, it is necessary to connect them with each other by a conductive wire or a wiring layer, so that the manufacturing process becomes complicated, the wiring length becomes long, and the wiring resistance is low. There is also a problem that circuit characteristics are deteriorated by being uniform.

特に、従来、円偏波アンテナとしては、誘電率の高いセラミックスを用いたパッチアンテナが広く使われているが、プリント基板にパターニングして形成されるアンテナに比較して重量が大きく、また、製造方法も複雑で、薄型化が困難なうえ、製品コストが高価であるといった問題を有していた。そのため、小型化や高機能化が強く求められている携帯型の情報端末機器（電子機器）に搭載するには、適切なアンテナとは言えなかった。   In particular, as a circularly polarized antenna, a patch antenna using ceramics with a high dielectric constant has been widely used. However, it is heavier than an antenna formed by patterning on a printed circuit board. The method is complicated, and it is difficult to reduce the thickness, and the product cost is high. Therefore, it cannot be said that the antenna is suitable for mounting on a portable information terminal device (electronic device) that is strongly required to be downsized and highly functional.

これに対して、本実施形態に係る半導体装置内蔵基板モジュール１０においては、アンテナ部６０がコア基板２１に設けられた積層配線と同様の構造により形成され、当該アンテナ部６０と基板装置部２０とが一体的に形成された構成を有している。これにより、機能部（アンテナ部６０）を備えた半導体装置内蔵基板モジュールを一部品として提供することができる。したがって、本実施形態に係る半導体装置内蔵基板モジュール１０を電子機器に搭載する場合であっても、その実装スペースを小さくして、電子機器の小型化や高集積化に寄与することができる。また、本実施形態においては、比較例２の場合に比較して、アンテナ部６０と基板装置部２０を導線や配線層を介して接続する工程が不要になるので、製造方法を簡略化することができる。   On the other hand, in the semiconductor device built-in substrate module 10 according to the present embodiment, the antenna unit 60 is formed by the same structure as the laminated wiring provided on the core substrate 21, and the antenna unit 60, the substrate device unit 20, and the like. Has a structure formed integrally. Thereby, the board | substrate module with a built-in semiconductor device provided with the function part (antenna part 60) can be provided as one component. Therefore, even when the substrate module 10 with a built-in semiconductor device according to the present embodiment is mounted on an electronic device, the mounting space can be reduced to contribute to the downsizing and high integration of the electronic device. Moreover, in this embodiment, compared with the case of the comparative example 2, since the process which connects the antenna part 60 and the board | substrate apparatus part 20 via a conducting wire or a wiring layer becomes unnecessary, it simplifies a manufacturing method. Can do.

加えて、本実施形態においては、アンテナ部６０の平面形状により規定される位置に設けられた接続端子部６４の直下や、基板装置部２０の配線層２４ａの配線パターンの任意の位置に設けられた複数の貫通電極２３のうち、相互に離間する位置に設けられた任意の貫通電極２３間の領域のコア基板２１に半導体装置３０が埋め込まれた構成を有している。これにより、複数の貫通電極２３間のコア基板２１のスペースを有効に活用することができるとともに、比較例２の場合に比較して、アンテナ部６０と基板装置部２０の半導体装置３０との間の配線長を極力短くしたり、配線長や配線抵抗を回路設計上適切に設定することができるので、信号遅延等による回路特性の劣化を改善することができる。   In addition, in the present embodiment, it is provided directly below the connection terminal portion 64 provided at a position defined by the planar shape of the antenna unit 60, or at an arbitrary position of the wiring pattern of the wiring layer 24a of the substrate device unit 20. Of the plurality of through electrodes 23, the semiconductor device 30 is embedded in the core substrate 21 in a region between arbitrary through electrodes 23 provided at positions separated from each other. Thereby, the space of the core substrate 21 between the plurality of through-electrodes 23 can be effectively utilized, and the space between the antenna unit 60 and the semiconductor device 30 of the substrate device unit 20 can be compared to the case of the comparative example 2. Since the wiring length and wiring resistance can be set appropriately in circuit design, deterioration of circuit characteristics due to signal delay or the like can be improved.

次に、比較例３について説明する。
図２７は、本実施形態に係る半導体装置内蔵基板モジュールの比較対象となる構成例（比較例３）を示す概略構成図である。図２７（ａ）は、比較例３に係る半導体装置内蔵基板モジュールを平面視した場合の全層透視図であり、図２７（ｂ）は、比較例３に係る半導体装置内蔵基板モジュールにおける積層配線の接続構造を示す概略断面図である。ここで、比較例３に適用される半導体装置については、図２１と同様に、フェースアップ型の埋め込み構造を有している場合を示す。なお、図２７（ｂ）は、図示の都合上、図２７（ａ）に示した半導体装置内蔵基板モジュールの平面図における、任意の箇所の積層配線の接続構造を示す概念図であって、特定の切断線に沿った実際の断面を示す図ではない。また、説明を簡略化するため、図２１と同様に、基板装置部に設けられる貫通電極や半田ボール、コンデンサ、これらに接続される配線層やビア等の図示を省略した。図２７において、配線層Ｌ１ｐは図２６に示したアンテナ部の上層アンテナパターン６１ｐ〜６３ｐ、接続端子部６４ｐに対応し、配線層Ｌ２ｐは下層アンテナパターン６５ｐ、６６ｐに対応し、ビアＶ１ｐは基板貫通電極６１ｑ、６２ｑに対応する。 Next, Comparative Example 3 will be described.
FIG. 27 is a schematic configuration diagram illustrating a configuration example (comparative example 3) to be compared with the semiconductor device built-in substrate module according to the present embodiment. FIG. 27A is a perspective view of all layers when the semiconductor device built-in substrate module according to Comparative Example 3 is viewed in plan, and FIG. 27B is a stacked wiring in the semiconductor device built-in substrate module according to Comparative Example 3. It is a schematic sectional drawing which shows these connection structures. Here, the semiconductor device applied to the comparative example 3 has a face-up type embedded structure as in FIG. For convenience of illustration, FIG. 27B is a conceptual diagram showing a connection structure of stacked wirings at arbitrary positions in the plan view of the semiconductor device built-in substrate module shown in FIG. It is not a figure showing an actual section along a cutting line. In addition, in order to simplify the explanation, illustration of through electrodes, solder balls, capacitors, wiring layers connected to these, vias, and the like provided in the substrate device unit is omitted as in FIG. 27, the wiring layer L1p corresponds to the upper antenna patterns 61p to 63p and the connection terminal portion 64p of the antenna section shown in FIG. 26, the wiring layer L2p corresponds to the lower antenna patterns 65p and 66p, and the via V1p passes through the substrate. This corresponds to the electrodes 61q and 62q.

図２８は、比較例３に係る半導体装置内蔵基板モジュールにおける積層配線を各層ごとに個別に示した概略平面図である。図２８（ａ）は配線層Ｌ１ｐの平面図であり、図２８（ｂ）はビアＶ１ｐの平面図であり、図２８（ｃ）は配線層Ｌ２ｐの平面図であり、図２８（ｄ）はビアＶ２ｐの平面図であり、図２８（ｅ）は配線層Ｌ３ｐの平面図であり、図２８（ｆ）はビアＶ３ｐの平面図であり、図２８（ｇ）は半導体装置３０ｐの端子パッドＬ４ｐの平面図である。ここで、上述した比較例２と同等の構成については、同一又は同等の符号を付して、又は、対応関係を明示して説明する。   FIG. 28 is a schematic plan view illustrating the laminated wiring in the semiconductor device built-in substrate module according to Comparative Example 3 individually for each layer. FIG. 28A is a plan view of the wiring layer L1p, FIG. 28B is a plan view of the via V1p, FIG. 28C is a plan view of the wiring layer L2p, and FIG. FIG. 28E is a plan view of the wiring layer L3p, FIG. 28F is a plan view of the via V3p, and FIG. 28G is a terminal pad L4p of the semiconductor device 30p. FIG. Here, about the structure equivalent to the comparative example 2 mentioned above, the same or equivalent code | symbol is attached | subjected, or a corresponding relationship is demonstrated clearly.

図２９は、本実施形態に係る半導体装置内蔵基板モジュールを比較例３に対比させた概略構成図である。図２９（ａ）は、本実施形態に係る半導体装置内蔵基板モジュールを平面視した場合の全層透視図であり、図２９（ｂ）は、本実施形態に係る半導体装置内蔵基板モジュールにおける積層配線の接続構造を示す概略断面図である。ここで、図２９（ｂ）は、図示の都合上、図２９（ａ）に示した半導体装置内蔵基板モジュールの平面図における、任意の箇所の積層配線の接続構造を示す概念図であって、特定の切断線に沿った実際の断面を示す図ではない。また、図２９において、配線層Ｌ１は図１５、図１６、図２１に示したアンテナ部の上層アンテナパターン６１〜６３、接続端子部６４に対応し、配線層Ｌ２は下層アンテナパターン６５、６６に対応し、ビアＶ１はビア６１ｖ、６２ｖ、６４ｖに対応し、ビアＶ２はビア２４ｖａに対応する。   FIG. 29 is a schematic configuration diagram in which the semiconductor device built-in substrate module according to the present embodiment is compared with Comparative Example 3. FIG. 29A is a perspective view of all layers when the semiconductor device built-in substrate module according to this embodiment is viewed in plan, and FIG. 29B is a stacked wiring in the semiconductor device built-in substrate module according to this embodiment. It is a schematic sectional drawing which shows these connection structures. Here, for convenience of illustration, FIG. 29B is a conceptual diagram showing a laminated wiring connection structure at an arbitrary position in the plan view of the semiconductor device built-in substrate module shown in FIG. It is not a diagram showing an actual cross section along a specific cutting line. 29, the wiring layer L1 corresponds to the upper layer antenna patterns 61 to 63 and the connection terminal portion 64 shown in FIGS. 15, 16, and 21, and the wiring layer L2 corresponds to the lower layer antenna patterns 65 and 66. Correspondingly, the via V1 corresponds to the vias 61v, 62v, and 64v, and the via V2 corresponds to the via 24va.

図３０は、本実施形態に係る半導体装置内蔵基板モジュールにおける積層配線を各層ごとに個別に示した概略平面図である。図３０（ａ）は配線層Ｌ１の平面図であり、図３０（ｂ）はビアＶ１の平面図であり、図３０（ｃ）は配線層Ｌ２の平面図であり、図３０（ｄ）はビアＶ２の平面図であり、図３０（ｅ）は半導体装置３０の柱状電極３６の平面図であり、図３０（ｆ）は半導体装置３０の配線層３５及び接続パッド３２の平面図である。   FIG. 30 is a schematic plan view showing the layered wiring in the semiconductor device built-in substrate module according to this embodiment individually for each layer. 30A is a plan view of the wiring layer L1, FIG. 30B is a plan view of the via V1, FIG. 30C is a plan view of the wiring layer L2, and FIG. FIG. 30E is a plan view of the columnar electrode 36 of the semiconductor device 30, and FIG. 30F is a plan view of the wiring layer 35 and the connection pad 32 of the semiconductor device 30.

上述した実施形態に係る半導体装置内蔵基板モジュール１０の比較例３は、図２７に示すように、機能部であるアンテナ部６０ｐと、ＣＳＰ型又はベアチップの半導体装置３０ｐが内蔵された基板装置部２０ｐとが、一体的に構成されているものとする。   In Comparative Example 3 of the semiconductor device built-in substrate module 10 according to the embodiment described above, as shown in FIG. 27, the antenna unit 60p as a functional unit and the substrate device unit 20p in which the CSP type or bare chip semiconductor device 30p is built in. Are configured integrally.

アンテナ部６０ｐは、例えば図２７（ａ）、（ｂ）に示すように、コア基板２１ｐの、図２７（ａ）の紙面表面側、又は、図２７（ｂ）の図面上面側の積層配線部２２ｐに設けられている。アンテナ部６０ｐは、上層アンテナパターン６１ｐ〜６３ｐ、接続端子部６４ｐに相当する配線層Ｌ１ｐと、下層アンテナパターン６５ｐ、６６ｐに相当する配線層Ｌ２ｐと、積層配線部２２ｐを構成する絶縁層２２ｐ−１を厚さ方向に貫通して配線層Ｌ１ｐと配線層Ｌ２ｐを電気的に接続する、基板貫通電極６１ｑ、６２ｑに相当するビアＶ１ｐを有している。すなわち、アンテナ部６０ｐは、図２８（ａ）〜（ｃ）に示すように、配線層Ｌ１ｐと、絶縁層２２ｐ−１に設けられたビアＶ１ｐと、配線層Ｌ２ｐとから構成されている。   For example, as shown in FIGS. 27 (a) and 27 (b), the antenna unit 60p is a laminated wiring portion on the surface side of the core substrate 21p in FIG. 27 (a) or the upper surface side in FIG. 27 (b). 22p. The antenna portion 60p includes an upper layer antenna patterns 61p to 63p, a wiring layer L1p corresponding to the connection terminal portion 64p, a wiring layer L2p corresponding to the lower layer antenna patterns 65p and 66p, and an insulating layer 22p-1 constituting the laminated wiring portion 22p. And vias V1p corresponding to the through-substrate electrodes 61q and 62q that electrically connect the wiring layer L1p and the wiring layer L2p. That is, as shown in FIGS. 28A to 28C, the antenna unit 60p includes a wiring layer L1p, a via V1p provided in the insulating layer 22p-1, and a wiring layer L2p.

基板装置部２０ｐは、例えば図２７（ｂ）に示すように、コア基板２１ｐにＣＳＰ型又はベアチップの半導体装置３０ｐが埋め込まれ、当該コア基板２１ｐの図面上面側には、積層配線部２２ｐが設けられている。積層配線部２２ｐには、上述したアンテナ部６０ｐに加え、図２８（ｄ）〜（ｇ）に示すように、絶縁層２２ｐ−２に設けられたビアＶ２ｐと、配線層Ｌ３ｐと、絶縁層２２ｐ−３に設けられたビアＶ３ｐが設けられている。また、コア基板２１ｐの、図２７（ｂ）の図面下面側には、半導体装置３０ｐを封止するための絶縁層２３ｐが設けられている。   For example, as shown in FIG. 27B, the substrate device unit 20p has a CSP type or bare chip semiconductor device 30p embedded in a core substrate 21p, and a laminated wiring portion 22p is provided on the upper surface side of the core substrate 21p in the drawing. It has been. In addition to the antenna portion 60p described above, the laminated wiring portion 22p includes a via V2p provided in the insulating layer 22p-2, a wiring layer L3p, and an insulating layer 22p, as shown in FIGS. Via V3p provided in -3 is provided. In addition, an insulating layer 23p for sealing the semiconductor device 30p is provided on the lower surface side of the core substrate 21p in FIG. 27B.

そして、比較例３においては、図２７（ａ）、（ｂ）に示すように、アンテナ部６０ｐの配線層Ｌ２ｐが、絶縁層２２ｐ−２を厚さ方向に貫通するビアＶ２ｐ、配線層Ｌ３ｐ、絶縁層２２ｐ−３を厚さ方向に貫通するビアＶ３ｐを介して、コア基板２１ｐに埋め込まれた半導体装置３０ｐの接続パッド３２ｐに電気的に接続されている。すなわち、比較例３においては、図２７及び図２８に示すように、コア基板２１ｐ上に、少なくとも３層の配線層Ｌ１ｐ、Ｌ２ｐ、Ｌ３ｐ、及び、これらと半導体装置３０ｐを電気的に接続するビアＶ１ｐ、Ｖ２ｐ、Ｖ３ｐが設けられた絶縁層２２ｐ−１、２２ｐ−２、２２ｐ−３を有している。これにより、例えば複数周波通信システムのアンテナ部６０ｐと、制御回路である半導体装置３０ｐとが接続された、一部品からなる半導体装置内蔵基板モジュールが得られる。   In Comparative Example 3, as shown in FIGS. 27A and 27B, the wiring layer L2p of the antenna unit 60p has vias V2p, wiring layers L3p, and the like penetrating the insulating layer 22p-2 in the thickness direction. It is electrically connected to the connection pad 32p of the semiconductor device 30p embedded in the core substrate 21p through a via V3p that penetrates the insulating layer 22p-3 in the thickness direction. That is, in Comparative Example 3, as shown in FIGS. 27 and 28, at least three wiring layers L1p, L2p, L3p on the core substrate 21p, and vias that electrically connect these to the semiconductor device 30p. The insulating layers 22p-1, 22p-2, and 22p-3 provided with V1p, V2p, and V3p are provided. Thereby, for example, a substrate module with a built-in semiconductor device, in which the antenna unit 60p of the multi-frequency communication system and the semiconductor device 30p as a control circuit are connected, is obtained.

このような比較例３においては、図２７に示したようなＣＳＰ型又はベアチップの半導体装置３０ｐがコア基板２１ｐに埋め込まれているため、コア基板２１ｐ上に形成される積層配線の層数（ここでは、３層）が増加して、製造工程が煩雑になるという問題を有している。また、コア基板２１ｐ上への積層配線の層数が増加すると、コア基板２１ｐへの熱プレス工程（加熱加圧処理）の回数が増加して、コア基板２１ｐに埋め込まれた半導体装置３０ｐが加熱加圧処理により損傷を受ける場合があり、製造歩留まりが悪化するという問題を有している。   In Comparative Example 3 as described above, since the CSP type or bare chip semiconductor device 30p as shown in FIG. 27 is embedded in the core substrate 21p, the number of stacked wiring layers formed on the core substrate 21p (here Then, there is a problem that the number of three layers) increases and the manufacturing process becomes complicated. Further, when the number of layers of the laminated wiring on the core substrate 21p increases, the number of hot pressing processes (heating and pressing processes) on the core substrate 21p increases, and the semiconductor device 30p embedded in the core substrate 21p is heated. There is a case where damage is caused by the pressurizing treatment, and there is a problem that the manufacturing yield deteriorates.

これに対して、本実施形態に係る半導体装置内蔵基板モジュール１０においては、図２９（ａ）、（ｂ）に示すように、基板装置部２０のコア基板２１にウエハレベルＣＳＰ型の半導体装置３０が埋め込まれ、当該コア基板２１の、図２９（ａ）の紙面表面側、又は、図２９（ｂ）の図面上面側にアンテナ部６０が設けられている。   In contrast, in the semiconductor device built-in substrate module 10 according to the present embodiment, as shown in FIGS. 29A and 29B, the wafer level CSP type semiconductor device 30 is provided on the core substrate 21 of the substrate device unit 20. Is embedded, and the antenna unit 60 is provided on the core substrate 21 on the surface side of the paper surface of FIG. 29A or the upper surface side of the drawing of FIG.

アンテナ部６０は、上層アンテナパターン６１〜６３、接続端子部６４に相当する配線層Ｌ１と、下層アンテナパターン６５、６６に相当する配線層Ｌ２と、絶縁層２５ａを厚さ方向に貫通して配線層Ｌ１と配線層Ｌ２を電気的に接続する、ビア６１ｖ、６２ｖ、６４ｖに相当するビアＶ１を有している。すなわち、アンテナ部６０は、図３０（ａ）〜（ｃ）に示すように、配線層Ｌ１と、絶縁層２５ａに設けられたビアＶ１と、配線層Ｌ２とから構成されている。   The antenna unit 60 is wired through the upper layer antenna patterns 61 to 63, the wiring layer L1 corresponding to the connection terminal unit 64, the wiring layer L2 corresponding to the lower layer antenna patterns 65 and 66, and the insulating layer 25a in the thickness direction. A via V1 corresponding to the vias 61v, 62v, and 64v that electrically connects the layer L1 and the wiring layer L2 is provided. That is, as shown in FIGS. 30A to 30C, the antenna unit 60 includes a wiring layer L1, a via V1 provided in the insulating layer 25a, and a wiring layer L2.

そして、本実施形態においては、図２９（ａ）、（ｂ）及び図３０（ｄ）〜（ｆ）に示すように、アンテナ部６０の配線層Ｌ２が、コア基板２１の、図２９（ｂ）の図面上面側に設けられた絶縁層２２ａを厚さ方向に貫通する、ビア２４ｖａに相当するビアＶ２を介して、コア基板２１に埋め込まれた半導体装置３０の柱状電極３６に電気的に接続されている。また、柱状電極３６は、半導体装置３０本体内に設けられた配線層３５を介して、シリコン基板３１に設けられた接続パッド３２に電気的に接続されている。すなわち、本実施形態においては、図２９及び図３０に示すように、コア基板２１上に２層の配線層Ｌ１、Ｌ２、及び、これらと半導体装置３０を電気的に接続するビアＶ１、Ｖ２が設けられた絶縁層２２ａ、２５ａを有している。   In this embodiment, as shown in FIGS. 29A and 29B and FIGS. 30D to 30F, the wiring layer L2 of the antenna unit 60 is formed on the core substrate 21 as shown in FIG. ) Is electrically connected to the columnar electrode 36 of the semiconductor device 30 embedded in the core substrate 21 through a via V2 corresponding to the via 24va that penetrates the insulating layer 22a provided on the upper surface side of the drawing in the thickness direction. Has been. The columnar electrode 36 is electrically connected to a connection pad 32 provided on the silicon substrate 31 via a wiring layer 35 provided in the main body of the semiconductor device 30. That is, in the present embodiment, as shown in FIGS. 29 and 30, two wiring layers L1 and L2 and vias V1 and V2 electrically connecting the semiconductor device 30 to the two wiring layers L1 and L2 are provided on the core substrate 21. Insulating layers 22a and 25a are provided.

このように、本実施形態においては、シリコン基板３１上に任意の配線パターンを有する配線層３５が設けられたウエハレベルＣＳＰ型の半導体装置３０が、コア基板２１に埋め込まれていることにより、シリコン基板３１上に少なくとも１層分の配線層を設けることができる。具体的には、比較例３においてコア基板２１ｐ上に形成される積層配線の一部、すなわち、アンテナ部６０ｐの配線層Ｌ２ｐと半導体装置３０ｐとを接続する配線層Ｌ３ｐ及びビアＶ３ｐを、ウエハレベルＣＳＰ型の半導体装置３０本体内に備えることができる。したがって、本実施形態によれば、図２７、図２８に示したようなＣＳＰ型又はベアチップの半導体装置３０ｐがコア基板２１ｐに埋め込まれた比較例３に比較して、コア基板２１上に形成される積層配線の層数（ここでは、２層）を実質的に削減することができるので、製造工程を簡略化又は省略することができる。加えて、このように、積層配線の層数を削減することにより、コア基板２１への熱プレス工程（加熱加圧処理）の回数を減らすことができ、コア基板２１に埋め込まれた半導体装置が３０加熱加圧処理により損傷を受けることを抑制することができ、製造歩留まりを改善することができる。   As described above, in the present embodiment, the wafer level CSP type semiconductor device 30 in which the wiring layer 35 having an arbitrary wiring pattern is provided on the silicon substrate 31 is embedded in the core substrate 21. At least one wiring layer can be provided on the substrate 31. Specifically, a part of the laminated wiring formed on the core substrate 21p in the comparative example 3, that is, the wiring layer L3p and the via V3p that connect the wiring layer L2p of the antenna unit 60p and the semiconductor device 30p are formed on the wafer level. It can be provided in the main body of the CSP type semiconductor device 30. Therefore, according to the present embodiment, the CSP type or bare chip semiconductor device 30p as shown in FIGS. 27 and 28 is formed on the core substrate 21 as compared with the comparative example 3 embedded in the core substrate 21p. Since the number of stacked wiring layers (here, two layers) can be substantially reduced, the manufacturing process can be simplified or omitted. In addition, by reducing the number of layers of the multilayer wiring in this way, the number of heat pressing steps (heat pressing treatment) to the core substrate 21 can be reduced, and the semiconductor device embedded in the core substrate 21 can be reduced. It is possible to suppress damage due to the 30 heat and pressure treatment, and to improve the manufacturing yield.

なお、上述した各実施形態においては、基板装置部２０に一体的に設けられる機能部として、コイル部５０又はアンテナ部６０を適用した場合について説明した。ここで、これらの機能部は、上述したように、例えば非接触給電システムのコイル部や複数周波通信システムのアンテナ部として適用されるが、システムの動作時に電磁波を発生するため、基板装置部に内蔵された半導体装置に形成された集積回路（制御回路）の動作に影響を与える場合がある。そのため、このような場合には、例えば、コイル部５０又はアンテナ部６０と半導体装置３０との間の絶縁層２２ａを構成するプリプレグに磁性体粉末を混入させたものを適用することにより、電磁波による影響を抑制することができる。また、他の構成としては、例えば、コイル部５０又はアンテナ部６０と半導体装置３０との間に、電磁シールドとなる、接地された導電層を設けるものであってもよい。なお、この導電層（電磁シールド層）についても、上述した各実施形態に示したように、他の配線層と同等の製造方法を適用して形成することができる。   In each of the above-described embodiments, the case where the coil unit 50 or the antenna unit 60 is applied as the functional unit provided integrally with the board device unit 20 has been described. Here, as described above, these functional units are applied, for example, as a coil unit of a non-contact power feeding system or an antenna unit of a multi-frequency communication system. The operation of an integrated circuit (control circuit) formed in a built-in semiconductor device may be affected. Therefore, in such a case, for example, by applying a magnetic powder mixed into a prepreg constituting the insulating layer 22a between the coil unit 50 or the antenna unit 60 and the semiconductor device 30, the electromagnetic wave The influence can be suppressed. As another configuration, for example, a grounded conductive layer serving as an electromagnetic shield may be provided between the coil unit 50 or the antenna unit 60 and the semiconductor device 30. This conductive layer (electromagnetic shield layer) can also be formed by applying a manufacturing method equivalent to that of other wiring layers, as shown in the above-described embodiments.

また、上述した各実施形態においては、機能部の一例として、コイル部５０又はアンテナ部６０を適用した場合について説明した。本発明はこれに限定されるものではなく、上述したように、他の配線層と同等の製造方法を適用して同時に形成することができる配線層や導電層を有するものであれば、他の素子や回路等を機能部として適用するものであってもよい。   Moreover, in each embodiment mentioned above, the case where the coil part 50 or the antenna part 60 was applied as an example of a function part was demonstrated. The present invention is not limited to this, as described above, as long as it has a wiring layer or a conductive layer that can be simultaneously formed by applying a manufacturing method equivalent to other wiring layers. An element, a circuit, or the like may be applied as a functional unit.

以上、本発明のいくつかの実施形態について説明したが、本発明は、上述した実施形態に限定されるものではなく、特許請求の範囲に記載された発明とその均等の範囲を含むものである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。 As mentioned above, although some embodiment of this invention was described, this invention is not limited to embodiment mentioned above, It includes the invention described in the claim, and its equivalent range.
Hereinafter, the invention described in the scope of claims of the present application will be appended.

（付記）
請求項１に記載の発明は、
一面側から他面側にかけて貫通する開口部及び複数のスルーホールが設けられた絶縁性基板と、
一の面に集積回路が設けられた半導体基板を有し、前記絶縁性基板の前記開口部内に配置された半導体装置と、
前記絶縁性基板の前記一面側に設けられ、前記半導体基板の前記集積回路に接続する第１の配線層と、
前記絶縁性基板の前記他面側に設けられ、前記半導体基板の前記集積回路に接続する第２の配線層と、
前記絶縁性基板の前記複数のスルーホールに設けられ前記第１の配線層と前記第２の配線層とを接続する複数の貫通電極と、を備え、
前記絶縁性基板の前記一面または前記他面の法線方向に見たときに、前記開口部が前記複数のスルーホールの間に配置されるように、前記開口部及び前記複数のスルーホールが設けられていることを特徴とする半導体装置内蔵基板モジュールである。 (Appendix)
The invention described in claim 1
An insulating substrate provided with an opening and a plurality of through holes penetrating from one side to the other side;
A semiconductor substrate having an integrated circuit on one surface, and disposed in the opening of the insulating substrate;
A first wiring layer provided on the one surface side of the insulating substrate and connected to the integrated circuit of the semiconductor substrate;
A second wiring layer provided on the other surface side of the insulating substrate and connected to the integrated circuit of the semiconductor substrate;
A plurality of through-electrodes provided in the plurality of through holes of the insulating substrate and connecting the first wiring layer and the second wiring layer;
The opening and the plurality of through holes are provided so that the opening is disposed between the plurality of through holes when viewed in the normal direction of the one surface or the other surface of the insulating substrate. This is a substrate module with a built-in semiconductor device.

請求項２に記載の発明は、
前記第１の配線層が特定の機能を有する回路となるようにパターン形成されていることを特徴とする請求項１に記載の半導体装置内蔵基板モジュールである。 The invention described in claim 2
2. The substrate module with a built-in semiconductor device according to claim 1, wherein the first wiring layer is patterned so as to be a circuit having a specific function.

請求項３に記載の発明は、
前記回路は、螺旋状のコイルパターン及び当該コイルパターンの両端に設けられた一対の端子部を有するコイルであることを特徴とする請求項２に記載の半導体装置内蔵基板モジュールである。 The invention according to claim 3
3. The semiconductor device built-in substrate module according to claim 2, wherein the circuit is a coil having a spiral coil pattern and a pair of terminal portions provided at both ends of the coil pattern.

請求項４に記載の発明は、
前記絶縁性基板には、前記半導体装置が配置された前記開口部と、第２の半導体装置又はチップ型の電子部品が配置された第２の開口部とが設けられ、
前記絶縁性基板の前記一面または前記他面の法線方向に見たときに、前記開口部及び前記第２の開口部が前記コイルパターンに重なっていることを特徴とする請求項３に記載の半導体装置内蔵基板モジュールである。 The invention according to claim 4
The insulating substrate is provided with the opening in which the semiconductor device is disposed, and a second opening in which a second semiconductor device or a chip-type electronic component is disposed,
The said opening part and the said 2nd opening part have overlapped with the said coil pattern, when it sees in the normal line direction of the said one surface or the said other surface of the said insulating substrate, The coil pattern is characterized by the above-mentioned. This is a substrate module with a built-in semiconductor device.

請求項５に記載の発明は、
前記絶縁性基板の前記一面または前記他面の法線方向に見たときに、前記開口部と前記第２の開口部との間に前記複数のスルーホールのうちの一つが配置されるように、前記開口部、前記第２の開口部及び前記複数のスルーホールが設けられていることを特徴とする請求項４に記載の半導体装置内蔵基板モジュールである。 The invention described in claim 5
One of the plurality of through holes is disposed between the opening and the second opening when viewed in the normal direction of the one surface or the other surface of the insulating substrate. 5. The semiconductor device built-in substrate module according to claim 4, wherein the opening, the second opening, and the plurality of through holes are provided.

請求項６に記載の発明は、
一面側から他面側にかけて貫通する開口部が設けられた絶縁性基板を準備する工程と、
一の面に集積回路が設けられた半導体基板を有する半導体装置を、前記絶縁性基板の前記開口部内に埋め込む工程と、
前記絶縁性基板の前記一面側に第１の配線層を形成し、同時に、前記絶縁性基板の他面側に第２の配線層を形成する工程と、を含み、
前記絶縁性基板の前記一面及び前記他面間を貫通するように複数のスルーホールを形成する工程と、
導電性の材料によって前記複数のスルーホール内に、前記第１の配線層及び前記第２の配線層に接続するように複数の貫通電極を形成する工程と、を含み、
前記複数のスルーホールを形成する工程は、前記絶縁性基板の前記一面または前記他面の法線方向に見たときに、前記半導体装置が前記複数のスルーホールの間に配置されるように、前記複数のスルーホールを形成することを含むことを特徴とする半導体装置内蔵基板モジュールの製造方法である。 The invention described in claim 6
Preparing an insulating substrate provided with an opening penetrating from one side to the other side;
Embedding a semiconductor device having a semiconductor substrate provided with an integrated circuit on one surface in the opening of the insulating substrate;
Forming a first wiring layer on the one surface side of the insulating substrate, and simultaneously forming a second wiring layer on the other surface side of the insulating substrate,
Forming a plurality of through holes so as to penetrate between the one surface and the other surface of the insulating substrate;
Forming a plurality of through-electrodes in the plurality of through holes so as to be connected to the first wiring layer and the second wiring layer by a conductive material,
In the step of forming the plurality of through holes, the semiconductor device is disposed between the plurality of through holes when viewed in the normal direction of the one surface or the other surface of the insulating substrate. A method of manufacturing a substrate module with a built-in semiconductor device, comprising forming the plurality of through holes.

請求項７に記載の発明は、
前記第１及び第２の配線層を形成する工程は、前記絶縁性基板の前記一面側に前記第１の配線層となる導電層を形成し、特定の機能を有する回路となるように前記導電層をパターニングすることを含むことを特徴とする請求項６に記載の半導体装置内蔵基板モジュールの製造方法である。 The invention described in claim 7
In the step of forming the first and second wiring layers, a conductive layer to be the first wiring layer is formed on the one surface side of the insulating substrate, and the conductive layer is formed so as to form a circuit having a specific function. The method of manufacturing a substrate module with a built-in semiconductor device according to claim 6, comprising patterning the layer.

１０ 半導体装置内蔵基板モジュール
２０ 基板装置部
２１ コア基板（絶縁性基板）
２２ａ、２２ｂ、２５ａ、２５ｂ 絶縁層
２３ 貫通電極
２４ａ、２４ｂ、２６ｂ 配線層
２４ｖａ、２４ｖｂ、２６ｖｂ ビア
２８ 半田ボール
３０ 半導体装置
３１ シリコン基板
３５ 配線層
３６ 柱状電極
３７ 封止層
４０ コンデンサ
５０ コイル部
５１ コイルパターン
５２ 端子部
５２ｖ ビア
６０ アンテナ部
６１〜６３ 上層アンテナパターン
６１ｖ、６２ｖ、６４ｖ ビア
６４ 接続端子部
６５、６６ 下層アンテナパターン DESCRIPTION OF SYMBOLS 10 Semiconductor device built-in substrate module 20 Substrate device part 21 Core substrate (insulating substrate)
22a, 22b, 25a, 25b Insulating layer 23 Through electrode 24a, 24b, 26b Wiring layer 24va, 24vb, 26vb Via 28 Solder ball 30 Semiconductor device 31 Silicon substrate 35 Wiring layer 36 Columnar electrode 37 Sealing layer 40 Capacitor 50 Coil portion 51 Coil pattern 52 Terminal part 52v Via 60 Antenna part 61-63 Upper layer antenna pattern 61v, 62v, 64v Via 64 Connection terminal part 65, 66 Lower layer antenna pattern

Claims (7)

一面側から他面側にかけて貫通する開口部及び複数のスルーホールが設けられた絶縁性基板と、
一の面に集積回路が設けられた半導体基板を有し、前記絶縁性基板の前記開口部内に配置された半導体装置と、
前記絶縁性基板の前記一面側に設けられ、前記半導体基板の前記集積回路に接続する第１の配線層と、
前記絶縁性基板の前記他面側に設けられ、前記半導体基板の前記集積回路に接続する第２の配線層と、
前記絶縁性基板の前記複数のスルーホールに設けられ前記第１の配線層と前記第２の配線層とを接続する複数の貫通電極と、を備え、
前記絶縁性基板の前記一面または前記他面の法線方向に見たときに、前記開口部が前記複数のスルーホールの間に配置されるように、前記開口部及び前記複数のスルーホールが設けられていることを特徴とする半導体装置内蔵基板モジュール。 An insulating substrate provided with an opening and a plurality of through holes penetrating from one side to the other side;
A semiconductor substrate having an integrated circuit on one surface, and disposed in the opening of the insulating substrate;
A first wiring layer provided on the one surface side of the insulating substrate and connected to the integrated circuit of the semiconductor substrate;
A second wiring layer provided on the other surface side of the insulating substrate and connected to the integrated circuit of the semiconductor substrate;
A plurality of through-electrodes provided in the plurality of through holes of the insulating substrate and connecting the first wiring layer and the second wiring layer;
The opening and the plurality of through holes are provided so that the opening is disposed between the plurality of through holes when viewed in the normal direction of the one surface or the other surface of the insulating substrate. A substrate module with a built-in semiconductor device. 前記第１の配線層が特定の機能を有する回路となるようにパターン形成されていることを特徴とする請求項１に記載の半導体装置内蔵基板モジュール。   2. The substrate module with a built-in semiconductor device according to claim 1, wherein the first wiring layer is patterned so as to be a circuit having a specific function. 前記回路は、螺旋状のコイルパターン及び当該コイルパターンの両端に設けられた一対の端子部を有するコイルであることを特徴とする請求項２に記載の半導体装置内蔵基板モジュール。   3. The semiconductor device built-in substrate module according to claim 2, wherein the circuit is a coil having a spiral coil pattern and a pair of terminal portions provided at both ends of the coil pattern. 前記絶縁性基板には、前記半導体装置が配置された前記開口部と、第２の半導体装置又はチップ型の電子部品が配置された第２の開口部とが設けられ、
前記絶縁性基板の前記一面または前記他面の法線方向に見たときに、前記開口部及び前記第２の開口部が前記コイルパターンに重なっていることを特徴とする請求項３に記載の半導体装置内蔵基板モジュール。 The insulating substrate is provided with the opening in which the semiconductor device is disposed, and a second opening in which a second semiconductor device or a chip-type electronic component is disposed,
The said opening part and the said 2nd opening part have overlapped with the said coil pattern, when it sees in the normal line direction of the said one surface or the said other surface of the said insulating substrate, The coil pattern is characterized by the above-mentioned. Semiconductor device built-in substrate module. 前記絶縁性基板の前記一面または前記他面の法線方向に見たときに、前記開口部と前記第２の開口部との間に前記複数のスルーホールのうちの一つが配置されるように、前記開口部、前記第２の開口部及び前記複数のスルーホールが設けられていることを特徴とする請求項４に記載の半導体装置内蔵基板モジュール。   One of the plurality of through holes is disposed between the opening and the second opening when viewed in the normal direction of the one surface or the other surface of the insulating substrate. 5. The semiconductor device built-in substrate module according to claim 4, wherein the opening, the second opening, and the plurality of through holes are provided. 一面側から他面側にかけて貫通する開口部が設けられた絶縁性基板を準備する工程と、
一の面に集積回路が設けられた半導体基板を有する半導体装置を、前記絶縁性基板の前記開口部内に埋め込む工程と、
前記絶縁性基板の前記一面側に第１の配線層を形成し、同時に、前記絶縁性基板の他面側に第２の配線層を形成する工程と、を含み、
前記絶縁性基板の前記一面及び前記他面間を貫通するように複数のスルーホールを形成する工程と、
導電性の材料によって前記複数のスルーホール内に、前記第１の配線層及び前記第２の配線層に接続するように複数の貫通電極を形成する工程と、を含み、
前記複数のスルーホールを形成する工程は、前記絶縁性基板の前記一面または前記他面の法線方向に見たときに、前記半導体装置が前記複数のスルーホールの間に配置されるように、前記複数のスルーホールを形成することを含むことを特徴とする半導体装置内蔵基板モジュールの製造方法。 Preparing an insulating substrate provided with an opening penetrating from one side to the other side;
Embedding a semiconductor device having a semiconductor substrate provided with an integrated circuit on one surface in the opening of the insulating substrate;
Forming a first wiring layer on the one surface side of the insulating substrate, and simultaneously forming a second wiring layer on the other surface side of the insulating substrate,
Forming a plurality of through holes so as to penetrate between the one surface and the other surface of the insulating substrate;
Forming a plurality of through-electrodes in the plurality of through holes so as to be connected to the first wiring layer and the second wiring layer by a conductive material,
In the step of forming the plurality of through holes, the semiconductor device is disposed between the plurality of through holes when viewed in the normal direction of the one surface or the other surface of the insulating substrate. A method of manufacturing a substrate module with a built-in semiconductor device, comprising forming the plurality of through holes. 前記第１及び第２の配線層を形成する工程は、前記絶縁性基板の前記一面側に前記第１の配線層となる導電層を形成し、特定の機能を有する回路となるように前記導電層をパターニングすることを含むことを特徴とする請求項６に記載の半導体装置内蔵基板モジュールの製造方法。   In the step of forming the first and second wiring layers, a conductive layer to be the first wiring layer is formed on the one surface side of the insulating substrate, and the conductive layer is formed so as to form a circuit having a specific function. The method for manufacturing a substrate module with a built-in semiconductor device according to claim 6, comprising patterning the layer.
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