JP2013021446A

JP2013021446A - Optical transceiver

Info

Publication number: JP2013021446A
Application number: JP2011151871A
Authority: JP
Inventors: Hiromi Tanaka; 弘巳田中
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2011-07-08
Filing date: 2011-07-08
Publication date: 2013-01-31

Abstract

PROBLEM TO BE SOLVED: To provide an optical transceiver capable of reducing the time required to initialize registers of circuit elements.SOLUTION: An optical transceiver 1 comprises a CPU 3, an LDD+APC 13, a first CDR 17, and a second CDR 19. The CPU 3 is connected with each of the LDD+APC 13, the first CDR 17, and the second CDR 19 via an SPI interface. The CPU 3 simultaneously writes the same data to the LDD+APC 13, the first CDR 17, and the second CDR 19.

Description

本発明は、光トランシーバに関する。 The present invention relates to an optical transceiver.

特許文献１には、光信号を送受信する光送受信モジュールが開示されている。特許文献１の光送受信モジュールは、複数のチャンネルを用いて光信号を送受信する。光送受信モジュールは、複数の異なるタイミングを順次生成するタイミング生成手段と、回路要素への電源供給を制御する電源供給制御手段とを備える。電源供給制御手段は、タイミング生成手段が作成したタイミングに従って、複数の回路要素のうちから選択した一の回路要素への電源供給を順次開始する。 Patent Document 1 discloses an optical transmission / reception module that transmits and receives an optical signal. The optical transmission / reception module of Patent Document 1 transmits and receives optical signals using a plurality of channels. The optical transmission / reception module includes timing generation means for sequentially generating a plurality of different timings, and power supply control means for controlling power supply to the circuit elements. The power supply control means sequentially starts power supply to one circuit element selected from the plurality of circuit elements according to the timing created by the timing generation means.

特開２００９−７１３４５号公報JP 2009-71345 A

ところで、複数のチャンネルを用いる光送受信モジュールにおいて、電源供給を順次行う場合、チャンネルの数に応じて電源供給に要する時間が倍増する。このように、光送受信モジュールでは、電源供給に時間を要するため、レジスタの初期化に要する時間が増大するという問題がある。 By the way, in the optical transceiver module using a plurality of channels, when the power supply is sequentially performed, the time required for the power supply is doubled according to the number of channels. As described above, in the optical transceiver module, it takes time to supply power, and thus there is a problem that the time required for register initialization increases.

そこで、本発明の目的は、上記の問題に鑑みてなされたものであり、回路要素のレジスタの初期化に要する時間を短縮することが可能な光トランシーバを提供することである。 SUMMARY OF THE INVENTION An object of the present invention is to provide an optical transceiver capable of shortening the time required for initializing a register of a circuit element.

本発明の一側面に係る光トランシーバは、光信号と電気信号とを相互に変換する光トランシーバであって、前記電気信号を処理する複数の回路要素と、前記複数の回路要素の動作を制御するコントローラとを備え、前記コントローラは、前記複数の回路要素のそれぞれとＳＰＩインタフェースにより接続されており、前記コントローラは、前記複数の回路要素のそれぞれに対してスレーブセレクト信号を送信し、前記コントローラは、前記複数の回路要素に対するスレーブセレクト信号を同時にＬｏｗにして、前記複数の回路要素のそれぞれにデータ書き込みを行う。 An optical transceiver according to an aspect of the present invention is an optical transceiver that mutually converts an optical signal and an electrical signal, and controls a plurality of circuit elements that process the electrical signal and operations of the plurality of circuit elements. A controller, and the controller is connected to each of the plurality of circuit elements by an SPI interface, the controller transmits a slave select signal to each of the plurality of circuit elements, and the controller The slave select signals for the plurality of circuit elements are simultaneously set to Low, and data is written to each of the plurality of circuit elements.

本発明に係る光トランシーバによれば、コントローラが複数の回路要素に対して同一のデータ書き込みを同時に行う。従って、チャンネルの数が増えても初期化に要する時間が倍増しなくなる。よって、回路要素のレジスタの初期化に要する時間を短縮させることができる。 According to the optical transceiver of the present invention, the controller simultaneously writes the same data to a plurality of circuit elements. Therefore, even if the number of channels increases, the time required for initialization does not double. Therefore, the time required for initializing the register of the circuit element can be shortened.

また、本発明に係る光トランシーバでは、前記複数の回路要素は、ＣＤＲ回路、ＬＤＤ回路及びＡＰＣ回路の少なくともいずれかである。従って、ＣＤＲ回路、ＬＤＤ回路及びＡＰＣ回路の少なくともいずれかにおいて、レジスタの初期化に要する時間を短縮させることができる。 In the optical transceiver according to the present invention, the plurality of circuit elements are at least one of a CDR circuit, an LDD circuit, and an APC circuit. Accordingly, the time required for register initialization in at least one of the CDR circuit, the LDD circuit, and the APC circuit can be reduced.

本発明によれば、回路要素のレジスタの初期化に要する時間を短縮することが可能な光トランシーバを提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the optical transceiver which can shorten the time which initialization of the register | resistor of a circuit element can be provided can be provided.

本実施形態に係る光トランシーバの構成を示す図である。It is a figure which shows the structure of the optical transceiver which concerns on this embodiment. 本実施形態のＳＰＩ通信と従来のＳＰＩ通信の概要を示すタイミングチャートである。It is a timing chart which shows the outline | summary of SPI communication of this embodiment, and conventional SPI communication. 本実施形態のＳＰＩ通信の詳細を示すタイミングチャートと、レジスタマップである。4 is a timing chart showing details of SPI communication of the present embodiment and a register map.

以下、図面を参照して、本発明に係る実施形態について詳細に説明する。なお、同一要素には同一符号を付し、重複する説明を省略する。 Hereinafter, embodiments according to the present invention will be described in detail with reference to the drawings. In addition, the same code | symbol is attached | subjected to the same element and the overlapping description is abbreviate | omitted.

図１は、本実施形態に係る光トランシーバ１の概略構成図である。光トランシーバ１は、例えば１０Ｇｂｐｓ信号を４波長合成した４０Ｇ−ＬＲ４型ＣＦＰトランシーバである。光トランシーバ１は、光信号と電気信号とを相互に変換する。光トランシーバ１は、電気信号を処理する複数の回路要素を備える。具体的には、光トランシーバ１は、図１に示すように、ＣＰＵ３と、ＴＯＳＡ１１と、ＬＤＤ＋ＡＰＣ１３と、ＲＯＳＡ１５と、第１ＣＤＲ１７と、第２ＣＤＲ１９とを備える。ＴＯＳＡ１１、ＬＤＤ＋ＡＰＣ１３、ＲＯＳＡ１５、第１ＣＤＲ１７、及び第２ＣＤＲ１９は、４多重構成となっている。なお、例えば、ＣＤＲ回路１７ａ及びＣＤＲ回路１９ａが一体化、又はＣＤＲ回路１７ｂ及びＣＤＲ回路１９ｂが一体化、等というように、第１ＣＤＲ１７及び第２ＣＤＲ１９が一体化されていてもよい。 FIG. 1 is a schematic configuration diagram of an optical transceiver 1 according to the present embodiment. The optical transceiver 1 is, for example, a 40G-LR4 type CFP transceiver that combines four wavelengths of a 10 Gbps signal. The optical transceiver 1 mutually converts an optical signal and an electrical signal. The optical transceiver 1 includes a plurality of circuit elements that process electrical signals. Specifically, as shown in FIG. 1, the optical transceiver 1 includes a CPU 3, a TOSA 11, an LDD + APC 13, a ROSA 15, a first CDR 17, and a second CDR 19. The TOSA 11, LDD + APC 13, ROSA 15, first CDR 17, and second CDR 19 have a 4-multiplex configuration. Note that the first CDR 17 and the second CDR 19 may be integrated, for example, the CDR circuit 17a and the CDR circuit 19a are integrated, or the CDR circuit 17b and the CDR circuit 19b are integrated.

ＣＰＵ３は、外部装置と例えばＩ２Ｃインタフェースにより接続されている。Ｉ^２Ｃインタフェースは、シリアルインタフェースの一種である。また、ＣＰＵ３は、送信線ＬA〜ＬDを介してＬＤＤ＋ＡＰＣ１３に接続されている。なお、ＣＰＵ３と外部装置との接続インタフェースは、Ｉ２Ｃインタフェースでなく、ＭＤＩＯ等、他のシリアルインタフェースであってもよい。 The CPU 3 is connected to an external device through, for example, an I2C interface. The I ² C interface is a kind of serial interface. The CPU 3 is connected to the LDD + APC 13 via the transmission lines LA to LD. Note that the connection interface between the CPU 3 and the external device may be another serial interface such as MDIO instead of the I2C interface.

ＣＰＵ３は、外部装置に対してアラーム信号を送信する。アラーム信号とは、例えば光トランシーバ１が異常状態となったときに送出される信号である。また、ＣＰＵ３は、外部装置から制御信号を受信する。制御信号とは、光出力信号のＯＮ／ＯＦＦ切替、パワーダウン、リセット等の各種制御を行うための信号である。 The CPU 3 transmits an alarm signal to the external device. The alarm signal is a signal that is transmitted when the optical transceiver 1 is in an abnormal state, for example. Further, the CPU 3 receives a control signal from the external device. The control signal is a signal for performing various controls such as ON / OFF switching of the optical output signal, power down, and reset.

また、ＣＰＵ３は、外部装置から受信した制御信号に基づいて光トランシーバ１の各部を制御する。ＣＰＵ３は、複数の回路要素の動作を制御するコントローラとして機能する。また、ＣＰＵ３は、光トランシーバ１の各部を監視する機能を有する。 Further, the CPU 3 controls each part of the optical transceiver 1 based on a control signal received from an external device. The CPU 3 functions as a controller that controls operations of a plurality of circuit elements. Further, the CPU 3 has a function of monitoring each part of the optical transceiver 1.

ＴＯＳＡ１１は、ＬＤ１１ａ〜１１ｄと、光合波器１１ｅとを備える。ＬＤ１１ａ〜１１ｄは、それぞれＬＤＤ＋ＡＰＣ回路１３ａ〜１３ｄに接続されている。ＬＤ１１ａ〜１１ｄは、レーザ光信号を出力する。ＬＤ１１ａ〜１１ｄが出力する光信号の波長は、互いに異なっている。ＬＤ１１ａ〜１１ｄから出力されたレーザ光信号は、光合波器１１ｅにより合波光信号に変換される。光合波器１１ｅにより変換された合波光信号は、光トランシーバ１の外部に出力される。また、ＴＯＳＡ１１が出力する光信号は、バイアス電流及び変動電流により、直接変調された信号である。バイアス電流及び変動電流は、ＬＤＤ＋ＡＰＣ１３から供給される。 The TOSA 11 includes LDs 11a to 11d and an optical multiplexer 11e. The LDs 11a to 11d are connected to the LDD + APC circuits 13a to 13d, respectively. The LDs 11a to 11d output laser light signals. The wavelengths of the optical signals output from the LDs 11a to 11d are different from each other. Laser light signals output from the LDs 11a to 11d are converted into combined optical signals by the optical multiplexer 11e. The combined optical signal converted by the optical multiplexer 11e is output to the outside of the optical transceiver 1. The optical signal output from the TOSA 11 is a signal directly modulated by the bias current and the fluctuation current. The bias current and the fluctuation current are supplied from the LDD + APC 13.

ＬＤＤ＋ＡＰＣ１３は、ＬＤＤ＋ＡＰＣ回路１３ａ〜１３ｄからなる。ＬＤＤ＋ＡＰＣ回路１３ａ〜１３ｄは、それぞれＬＤ１１ａ〜１１ｄに対応して設けられる。また、ＬＤＤ＋ＡＰＣ１３は、送信線ＬA〜ＬDを介してＣＰＵ３に接続されている。ＬＤＤ＋ＡＰＣ回路１３ａ〜１３ｄとＣＰＵ３とはＳＰＩインタフェースにより接続されている。また、ＬＤＤ＋ＡＰＣ回路１３ａ〜１３ｄは、それぞれＣＤＲ回路１７ａ〜１７ｄに接続されている。 The LDD + APC 13 includes LDD + APC circuits 13a to 13d. The LDD + APC circuits 13a to 13d are provided corresponding to the LDs 11a to 11d, respectively. The LDD + APC 13 is connected to the CPU 3 via transmission lines LA to LD. The LDD + APC circuits 13a to 13d and the CPU 3 are connected by an SPI interface. The LDD + APC circuits 13a to 13d are connected to the CDR circuits 17a to 17d, respectively.

ＬＤＤ＋ＡＰＣ１３は、ＣＰＵ３からの制御信号に応じて動作する。ＬＤＤ＋ＡＰＣ１３は、ＣＰＵ３からの制御信号をＳＰＩインタフェースを介して受信する。また、ＣＰＵ３は、送信線ＬA〜ＬDを介してＬＤＤ１３ａ〜１３ｄに発光停止信号ＴｘＤＩＳＡＢＬＥを出力する。更に、ＬＤＤ＋ＡＰＣ１３は、整形された電気信号を第１ＣＤＲ１７から受信する。電気信号の整形は、第１ＣＤＲ１７により行われる。 The LDD + APC 13 operates in response to a control signal from the CPU 3. The LDD + APC 13 receives a control signal from the CPU 3 via the SPI interface. Further, the CPU 3 outputs a light emission stop signal TxDISABLE to the LDDs 13a to 13d via the transmission lines LA to LD. Further, the LDD + APC 13 receives the shaped electrical signal from the first CDR 17. The shaping of the electrical signal is performed by the first CDR 17.

また、ＬＤＤ＋ＡＰＣ１３は、ＴＯＳＡ１１から出力される光信号を変調する機能を有する。ＬＤＤ＋ＡＰＣ１３は、駆動電流をＴＯＳＡ１１に供給する。そして、ＬＤＤ＋ＡＰＣ１３は、第１ＣＤＲ１７から受信した電気信号に応じて駆動電流の制御を行う。すなわち、ＬＤＤ＋ＡＰＣ１３は、ＬＤ１１ａ〜１１ｄへの駆動電流を制御するＬＤＤ機能を有する。また、ＬＤＤ＋ＡＰＣ１３は、ＴＯＳＡ１１へのバイアス電流の制御も行う。よって、ＴＯＳＡ１１からの光出力は一定となる。このように、ＬＤＤ＋ＡＰＣ１３は、ＴＯＳＡ１１からの光出力を一定にするＡＰＣ機能も有する。 The LDD + APC 13 has a function of modulating the optical signal output from the TOSA 11. The LDD + APC 13 supplies a drive current to the TOSA 11. Then, the LDD + APC 13 controls the drive current according to the electrical signal received from the first CDR 17. That is, the LDD + APC 13 has an LDD function for controlling the drive current to the LDs 11a to 11d. The LDD + APC 13 also controls the bias current to the TOSA 11. Therefore, the light output from the TOSA 11 is constant. Thus, the LDD + APC 13 also has an APC function that keeps the optical output from the TOSA 11 constant.

また、ＬＤＤ＋ＡＰＣ１３は、各ＬＤ１１ａ〜１１ｄの送信パワーをモニタする。そして、モニタの結果、異常を検出したときに、ＬＤＤ＋ＡＰＣ１３は、ＴＤＦａｕｌｔ信号を生成する。ＬＤＤ＋ＡＰＣ１３は、生成したＴＤＦａｕｌｔ信号をＣＰＵ３に出力する。ＣＰＵ３は、ＴＤＦａｕｌｔ信号を受信したとき、アラーム信号を外部装置に出力する。 The LDD + APC 13 monitors the transmission power of each of the LDs 11a to 11d. When an abnormality is detected as a result of monitoring, the LDD + APC 13 generates a TDF default signal. The LDD + APC 13 outputs the generated TDF fault signal to the CPU 3. When the CPU 3 receives the TDF default signal, the CPU 3 outputs an alarm signal to the external device.

ＲＯＳＡ１５は、ＰＤ１５ａ〜１５ｄと、光分波器１５ｅとを備える。ＰＤ１５ａ〜１５ｄは、それぞれＣＤＲ回路１９ａ〜１９ｅに接続されている。ＲＯＳＡ１５は、光信号の受信と、光電変換と、電気信号の第２ＣＤＲ１９への出力とを行う。光分波器１５ｅは、受信した光信号を４つの波長帯域に分波する。ＰＤ１５ａ〜１５ｄは、分波されたそれぞれの光信号を光電変換する。ＲＯＳＡ１５は、光電変換により得た電子信号を、第２ＣＤＲ１９に送信する。 The ROSA 15 includes PDs 15a to 15d and an optical demultiplexer 15e. The PDs 15a to 15d are connected to CDR circuits 19a to 19e, respectively. The ROSA 15 performs reception of an optical signal, photoelectric conversion, and output of an electrical signal to the second CDR 19. The optical demultiplexer 15e demultiplexes the received optical signal into four wavelength bands. The PDs 15a to 15d photoelectrically convert each of the demultiplexed optical signals. The ROSA 15 transmits an electronic signal obtained by photoelectric conversion to the second CDR 19.

第１ＣＤＲ１７は、ＣＤＲ回路１７ａ〜１７ｄからなる。ＣＤＲ回路１７ａ〜１７ｄは、それぞれＬＤＤ＋ＡＰＣ回路１３ａ〜１３ｄに対応して設けられる。また、ＣＤＲ回路１７ａ〜１７ｄのそれぞれは、外部装置（不図示）に、送信線Ｌ_１〜Ｌ_４を介して接続されている。ＣＤＲ回路１７ａ〜１７ｄは、外部装置から送信線Ｌ_１〜Ｌ_４を介して相補的な電気信号ＴＸ_＋，ＴＸ₋を受信する。ＣＤＲ回路１７ａ〜１７ｄは、電気信号ＴＸ_＋，ＴＸ₋からクロック情報を再生する。ＣＤＲ回路１７ａ〜１７ｄは、再生したクロック情報に基づいて電気信号の波形を整形する。ＣＤＲ回路１７ａ〜１７ｄは、整形した電気信号を、対応するＬＤＤ＋ＡＰＣ回路１３ａ〜１３ｄに送信する。 The first CDR 17 includes CDR circuits 17a to 17d. The CDR circuits 17a to 17d are provided corresponding to the LDD + APC circuits 13a to 13d, respectively. Further, each of the CDR circuits 17a to 17d, the external device (not shown), are connected via a transmission line _L 1 ~L _4. The CDR circuits 17a to 17d receive complementary electrical signals TX ₊ and TX ₋ via transmission lines L _{1 to} L ₄ from external devices. CDR circuit 17a~17d are electrical signals _TX +, TX _- from reproducing the clock information. The CDR circuits 17a to 17d shape the waveform of the electric signal based on the reproduced clock information. The CDR circuits 17a to 17d transmit the shaped electrical signal to the corresponding LDD + APC circuits 13a to 13d.

第２ＣＤＲ１９は、ＣＤＲ回路１９ａ〜１９ｄからなる。ＣＤＲ回路１９ａ〜１９ｄは、それぞれＰＤ１５ａ〜１５ｄに接続されている。また、ＣＤＲ回路１９ａ〜１９ｄのそれぞれは、外部装置（不図示）に、送信線Ｌ_５〜Ｌ_８を介して接続されている。ＣＤＲ回路１９ａ〜１９ｄは、ＰＤ１５ａ〜１５ｄから受信した電気信号の波形を整形する。ＣＤＲ回路１９ａ〜１９ｄは、整形した電気信号を、外部装置に送信線Ｌ_５〜Ｌ_８を介して相補的な電気信号ＲＸ_＋，ＲＸ₋として送信する。 The second CDR 19 includes CDR circuits 19a to 19d. The CDR circuits 19a to 19d are connected to the PDs 15a to 15d, respectively. Further, each of the CDR circuits 19 a to 19 d, the external device (not shown), are connected via a transmission line _L 5 ~L _8. The CDR circuits 19a to 19d shape the waveforms of the electrical signals received from the PDs 15a to 15d. CDR circuit 19a~19d the electrical signal obtained by shaping the electrical signal complementary via a transmission line _L 5 ~L ₈ to an external device _RX +, RX _- transmits as.

ところで、ＣＰＵ３とＣＤＲ回路１７ａ〜１７ｄとはＳＰＩインタフェースにより接続されている。そして、ＣＰＵ３とＣＤＲ回路１９ａともＳＰＩインタフェースにより接続されている。ＣＰＵ３は、ＣＤＲ回路１７ａ〜１７ｄ及びＣＤＲ回路１９ａ〜１９ｄの動作を制御する。 Incidentally, the CPU 3 and the CDR circuits 17a to 17d are connected by an SPI interface. The CPU 3 and the CDR circuit 19a are also connected by an SPI interface. The CPU 3 controls the operations of the CDR circuits 17a to 17d and the CDR circuits 19a to 19d.

更に、第１ＣＤＲ１７及び第２ＣＤＲ１９は、例えばＬＯＳ（Loss of Signal）監視機能と、ＬＯＬ（Lost Of Lock）監視機能と、スライスレベル調整機能と、エラー・ビットカウント機能と、ループバック切替機能（以下、単に、各種機能と称する）とを有する。第１ＣＤＲ１７及び第２ＣＤＲ１９に各種機能を実行させるには、ＣＤＲ回路１７ａ〜１７ｄ及びＣＤＲ回路１９ａ〜１９ｄの各々のレジスタが初期化される必要がある。また、ＬＤＤ＋ＡＰＣ１３にＬＤＤ機能やＡＰＣ機能を実行させる場合も、ＬＤＤ＋ＡＰＣ回路１３ａの各々のレジスタが初期化される必要がある。なお、レジスタの初期化は、各回路への電源供給時、又は各レジスタの起動時、に行われる。 Further, the first CDR 17 and the second CDR 19 include, for example, a LOS (Loss of Signal) monitoring function, a LOL (Lost Of Lock) monitoring function, a slice level adjustment function, an error bit count function, and a loopback switching function (hereinafter, referred to as a “loopback switching function”). Simply referred to as various functions). In order for the first CDR 17 and the second CDR 19 to execute various functions, it is necessary to initialize the registers of the CDR circuits 17a to 17d and the CDR circuits 19a to 19d. Also, when causing the LDD + APC 13 to execute the LDD function or the APC function, each register of the LDD + APC circuit 13a needs to be initialized. Note that the registers are initialized when power is supplied to each circuit or when each register is activated.

以下では、例えばＣＤＲ回路１７ａ〜１７ｄの各々に設けられるレジスタの初期化を行う方法について、図２及び図３を参照しながら説明する。なお、図２及び図３のタイミングチャートにおいて、ＳＣＫはクロック信号、ＭＯＳＩはマスター出力／スレーブ入力信号、ＭＩＳＯはマスター入力／スレーブ出力信号、ＳＳ１，ＳＳ２，ＳＳ３，ＳＳ４はスレーブセレクト信号、を示す。なお、図２及び図３において、マスターはＣＰＵ３に相当し、スレーブはＣＤＲ回路１７ａ〜１７ｄに相当する。また、スレーブセレクト信号とは、マスターが通信対象とするスレーブ（回路要素）を選択するときに使用される信号である。 Hereinafter, for example, a method of initializing a register provided in each of the CDR circuits 17a to 17d will be described with reference to FIGS. 2 and 3, SCK indicates a clock signal, MOSI indicates a master output / slave input signal, MISO indicates a master input / slave output signal, and SS1, SS2, SS3, and SS4 indicate slave select signals. 2 and 3, the master corresponds to the CPU 3, and the slave corresponds to the CDR circuits 17a to 17d. The slave select signal is a signal used when the master selects a slave (circuit element) to be communicated.

ところで、ＣＤＲ回路１７ａ〜１７ｄの４ｃｈ分のレジスタ間において、レジスタの値は、個別で異なる値になる場合もあるが、大半は同じ値である。そこで、図２の（Ａ）部に示すように、ＣＰＵ３は、ＣＤＲ回路１７ａ〜１７ｄのそれぞれにスレーブセレクト信号（ＳＳ１，ＳＳ３，ＳＳ３，ＳＳ４）を送信する。そして、ＣＰＵ３は、各スレーブセレクト信号を同時にＬｏｗにして、ＣＤＲ回路１７ａ〜１７ｄ間で共通するデータのレジスタへの同時書き込みを行う。すなわち、ＣＰＵ３は、ＣＤＲ回路１７ａ〜１７ｄに対して、同一のデータの書き込みを同時に行う。そして、ＣＤＲ回路１７ａ〜１７ｄ間で異なるデータについては、同一のデータの書き込み後、個別に書き込みを行う。 By the way, among the registers for the four channels of the CDR circuits 17a to 17d, the values of the registers may be different from one another, but most of them are the same value. Therefore, as shown in part (A) of FIG. 2, the CPU 3 transmits a slave select signal (SS1, SS3, SS3, SS4) to each of the CDR circuits 17a to 17d. Then, the CPU 3 simultaneously sets each slave select signal to Low, and simultaneously writes data common to the CDR circuits 17a to 17d to the register. That is, the CPU 3 simultaneously writes the same data to the CDR circuits 17a to 17d. For data different between the CDR circuits 17a to 17d, the same data is written and then written individually.

また、ＣＰＵ３とＣＤＲ回路１７ａ〜１７ｄとの間のＳＰＩ通信のタイミングチャート、及びレジスタマップとして、例えば図３に示すものがある。図３において、Instructionは命令コマンドである。例えば値が「８０ｈ」のときはリード命令であり、値が「００ｈ」のときはライト命令である。Addressは内部アドレスである。なお、ｎは０以上２５５以下の整数である。例えば「Address 2」は、レジスタマップとの関係から、スライスレベル調整機能に対応したアドレスを示す。また、「Data n」は、「Address nに対するデータ」である。例えば、図３の場合、ＣＰＵ３によるデータ書き込み時には、先頭ビットがライト動作を示すＬｏ（００ｈ）信号となり、その後、アドレス、データがＣＰＵ３からＣＤＲ回路１７ａ〜１７ｄに対して出力される。 Further, for example, a timing chart and a register map of SPI communication between the CPU 3 and the CDR circuits 17a to 17d are shown in FIG. In FIG. 3, Instruction is an instruction command. For example, when the value is “80h”, it is a read command, and when the value is “00h”, it is a write command. Address is an internal address. Note that n is an integer of 0 or more and 255 or less. For example, “Address 2” indicates an address corresponding to the slice level adjustment function from the relationship with the register map. “Data n” is “data for Address n”. For example, in the case of FIG. 3, when data is written by the CPU 3, the first bit becomes a Lo (00h) signal indicating a write operation, and then the address and data are output from the CPU 3 to the CDR circuits 17a to 17d.

以上のように、本実施形態では、例えば図２の（Ａ）部に示すように、ＣＰＵ３は、ＣＤＲ回路１７ａ〜１７ｄに対して、同一のデータの書き込みを同時に行う。従って、例えば図２の（Ｂ）部に示すような順次データを書き込む場合と比較して、初期化の時間を短縮することができる。仮に、ＣＤＲ回路１７ａ〜１７ｄ間で異なるデータが存在しない場合は、順次データを書き込む場合に対して、初期化の時間を１／４にすることができる。なお、ＣＰＵ３とＬＤＤ＋ＡＰＣ回路１３ａとの間のＳＰＩ通信、ＣＰＵ３とＣＤＲ回路１９ａとの間のＳＰＩ通信、においても、ＣＰＵ３とＣＤＲ回路１７ａ〜１７ｄとの間のＳＰＩ通信の場合と同様に、初期化の時間を短縮させることができる。 As described above, in this embodiment, for example, as shown in part (A) of FIG. 2, the CPU 3 simultaneously writes the same data to the CDR circuits 17 a to 17 d. Therefore, for example, the initialization time can be shortened as compared with the case where sequential data is written as shown in FIG. If there is no different data among the CDR circuits 17a to 17d, the initialization time can be reduced to ¼ as compared with the case of sequentially writing data. In the SPI communication between the CPU 3 and the LDD + APC circuit 13a and the SPI communication between the CPU 3 and the CDR circuit 19a, initialization is performed as in the case of the SPI communication between the CPU 3 and the CDR circuits 17a to 17d. Can be shortened.

なお、本実施形態では、光トランシーバ１がＬＤＤ＋ＡＰＣ１３を備える例について説明した。しかし、ＬＤＤ回路とＡＰＣ回路とは別々の回路要素であってもよい。 In the present embodiment, the example in which the optical transceiver 1 includes the LDD + APC 13 has been described. However, the LDD circuit and the APC circuit may be separate circuit elements.

また、本実施形態では、第１ＣＤＲ１７と第２ＣＤＲ１９とを備える例について説明した。しかし、ＣＤＲはなくてもよい。また、本実施形態では、第１ＣＤＲ１７及び第２ＣＤＲ１９が各種機能を有する例について説明した。しかし、第１ＣＤＲ１７又は第２ＣＤＲ１９は、各種機能のうち一部の機能を有していなくてもよい。また、別の機能が付加されていてもよい。 In the present embodiment, an example in which the first CDR 17 and the second CDR 19 are provided has been described. However, there may be no CDR. In the present embodiment, the example in which the first CDR 17 and the second CDR 19 have various functions has been described. However, the first CDR 17 or the second CDR 19 may not have some functions among various functions. Another function may be added.

さらに、本実施形態では、光トランシーバ１が１０Ｇｂｐｓ信号を４波長合成した４０Ｇ−ＬＲ４型ＣＦＰトランシーバである例について説明した。しかし、信号は、１０Ｇｂｐｓでなくてもよい。そして、チャンネルの数についても、４つでなくてもよい。 Furthermore, in the present embodiment, an example in which the optical transceiver 1 is a 40G-LR4 type CFP transceiver in which a 10 Gbps signal is synthesized by four wavelengths has been described. However, the signal may not be 10 Gbps. Also, the number of channels may not be four.

１…光トランシーバ、３…ＣＰＵ（コントローラ）、１１…ＴＯＳＡ、１３…ＬＤＤ＋ＡＰＣ（複数の回路要素）、１５…ＲＯＳＡ（複数の回路要素）、１７…第１ＣＤＲ（複数の回路要素）、１９…第２ＣＤＲ（複数の回路要素）。 DESCRIPTION OF SYMBOLS 1 ... Optical transceiver, 3 ... CPU (controller), 11 ... TOSA, 13 ... LDD + APC (several circuit elements), 15 ... ROSA (several circuit elements), 17 ... 1st CDR (several circuit elements), 19 ... 1st 2 CDR (multiple circuit elements).

Claims

An optical transceiver that mutually converts an optical signal and an electrical signal,
A plurality of circuit elements for processing the electrical signal;
A controller for controlling operations of the plurality of circuit elements,
The controller is connected to each of the plurality of circuit elements through an SPI interface;
The controller transmits a slave select signal to each of the plurality of circuit elements;
The optical transceiver is characterized in that a slave select signal for the plurality of circuit elements is simultaneously set to Low to write data to each of the plurality of circuit elements.

The optical transceiver according to claim 1, wherein the plurality of circuit elements are at least one of a CDR circuit, an LDD circuit, and an APC circuit.