JP2013020424A

JP2013020424A - Noise analysis device and noise analysis method

Info

Publication number: JP2013020424A
Application number: JP2011152868A
Authority: JP
Inventors: Hirotaka Yamazaki; 博孝山崎
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2011-07-11
Filing date: 2011-07-11
Publication date: 2013-01-31

Abstract

PROBLEM TO BE SOLVED: To accurately analyze propagation of noise generated in a semiconductor integrated circuit.SOLUTION: A position specification part 2 specifies a location of a junction between regions of different conductivity types to be set as a variable capacity in a high breakdown voltage element part on the basis of layout information d1 concerning a semiconductor integrated circuit being a target of analysis. A model creation part 3 models a noise propagation path through a wiring or a substrate with resistance and capacity on the basis of the layout information d1 and semiconductor integrated circuit manufacturing conditions (process parameters d2). The variable capacity is set at the specified location of the junction.

Description

本発明は、ノイズ解析装置及びノイズ解析方法に関する。 The present invention relates to a noise analysis device and a noise analysis method.

アナログ回路とデジタル回路を混載した半導体集積回路において、これらの回路で発生したノイズがシリコン基板を通して伝搬することで、ノイズに弱いアナログ回路などの特性の劣化や、誤動作が発生することが問題となっている。 In a semiconductor integrated circuit in which analog circuits and digital circuits are mixed, noise generated in these circuits propagates through the silicon substrate, which causes problems such as deterioration of characteristics of analog circuits that are vulnerable to noise and malfunctions. ing.

特に、近年では、車載向けの半導体集積回路が普及し、たとえば、４０Ｖなどの高電圧の電源と１．２Ｖ系電源といった、電源電圧が大きく異なる回路が１つのチップ上に搭載されるようになってきている。このような半導体集積回路を設計する際には、高電圧の電源で動作する回路にて発生したノイズが、低電圧の電源で動作する回路に与える影響を考慮することが重要である。 In particular, in recent years, semiconductor integrated circuits for in-vehicle use have become widespread, and, for example, a circuit having greatly different power supply voltages such as a high-voltage power supply such as 40V and a 1.2V power supply has been mounted on one chip. It is coming. When designing such a semiconductor integrated circuit, it is important to consider the influence of noise generated in a circuit operating with a high voltage power supply on a circuit operating with a low voltage power supply.

従来、半導体集積回路のノイズ解析を行う際に、シリコン基板レイアウトを一定の大きさの領域（メッシュ）ごとに分割し、その領域ごとに抵抗や接合容量をモデル化し、ノイズ解析における基板モデルを作成する技術があった。なお、従来のノイズ解析手法では、基板モデルにおいて、モデル化される容量は固定容量であった。 Conventionally, when performing noise analysis of semiconductor integrated circuits, the silicon substrate layout is divided into regions (mesh) of a certain size, and resistance and junction capacitance are modeled for each region to create a substrate model for noise analysis There was technology to do. In the conventional noise analysis method, in the substrate model, the capacity to be modeled is a fixed capacity.

特開２００６−１００７１８号公報JP 2006-100718 A

しかし、高電圧の電源で動作する回路で使用される高耐圧素子は、大きいバイアス電圧が印加されることから、小さいバイアス電圧が印加される半導体素子に比べ、バイアス電圧印加時に接合部にできる空乏層が大きく広がる。このとき、接合容量はバイアス電圧の値に応じて大きく変化する。そのため、従来のようにモデル化される容量を固定容量とした場合、精度よくノイズを解析できないという問題があった。 However, high withstand voltage elements used in circuits that operate with a high voltage power supply are applied with a large bias voltage, so that the depletion that can occur at the junction when a bias voltage is applied is lower than semiconductor elements to which a small bias voltage is applied. Layers spread greatly. At this time, the junction capacitance changes greatly according to the value of the bias voltage. For this reason, there is a problem in that noise cannot be analyzed accurately when the capacity modeled as in the past is a fixed capacity.

発明の一観点によれば、解析対象の半導体集積回路のレイアウト情報から、高耐圧素子部において、可変容量として設定する、異なる導電型の領域間の接合部の位置を特定する位置特定部と、前記レイアウト情報及び前記半導体集積回路の製造条件をもとに、ノイズ伝搬路となる配線または基板を、抵抗及び容量を用いてモデル化し、特定された前記接合部の位置には前記可変容量を設定するモデル作成部と、を備えたノイズ解析装置が提供される。 According to one aspect of the invention, from the layout information of a semiconductor integrated circuit to be analyzed, a position specifying unit that specifies a position of a junction between different conductivity type regions, which is set as a variable capacitor in a high voltage element unit, Based on the layout information and the manufacturing conditions of the semiconductor integrated circuit, a wiring or a substrate serving as a noise propagation path is modeled using a resistor and a capacitor, and the variable capacitor is set at the specified position of the junction. There is provided a noise analyzing device including a model creating unit.

開示のノイズ解析装置及びノイズ解析方法によれば、半導体集積回路で発生するノイズの伝搬を精度よく解析することができる。 According to the disclosed noise analysis apparatus and noise analysis method, it is possible to accurately analyze the propagation of noise generated in a semiconductor integrated circuit.

本実施の形態のノイズ解析装置の一例を示す図である。It is a figure which shows an example of the noise analyzer of this Embodiment. ノイズ解析方法の一例の流れを示すフローチャートである。It is a flowchart which shows the flow of an example of a noise analysis method. ＬＤＭＯＳのある接合部における、容量のドレイン電圧特性の一例を示す図である。It is a figure which shows an example of the drain voltage characteristic of the capacity | capacitance in the junction part with LDMOS. 作成されるモデルの例を示す図である。It is a figure which shows the example of the model produced. ノイズ解析処理の流れの一例を示すフローチャートである。It is a flowchart which shows an example of the flow of a noise analysis process. ノイズ解析対象の半導体集積回路を示す図である。It is a figure which shows the semiconductor integrated circuit of noise analysis object. ノイズ解析結果の一例を示す図である。It is a figure which shows an example of a noise analysis result. 本実施の形態に用いるコンピュータのハードウェアの一構成例を示す図である。It is a figure which shows one structural example of the hardware of the computer used for this Embodiment.

以下、本発明の実施の形態を、図面を参照しつつ説明する。
図１は、本実施の形態のノイズ解析装置の一例を示す図である。
ノイズ解析装置１は、位置特定部２、モデル作成部３、ノイズ源モデル化部４、容量計算部５、ノイズ解析部６、記憶部７を有している。記憶部７には、解析対象の半導体集積回路のレイアウト情報ｄ１、配線や基板の、厚さ、抵抗率、容量などの製造条件（以下プロセスパラメータと呼ぶ）ｄ２、回路データｄ３が格納されている。さらに、記憶部７には、半導体集積回路の高耐圧素子部において、モデル化の際に可変容量として設定する異なる導電型（ｎ型とｐ型）の領域間の接合部ごとの、印加電圧と容量との関係を示す容量電圧特性情報ｄ４−１〜ｄ４−ｎなどが格納されている。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a diagram illustrating an example of a noise analysis apparatus according to the present embodiment.
The noise analysis device 1 includes a position specifying unit 2, a model creation unit 3, a noise source modeling unit 4, a capacity calculation unit 5, a noise analysis unit 6, and a storage unit 7. The storage unit 7 stores layout information d1 of a semiconductor integrated circuit to be analyzed, manufacturing conditions (hereinafter referred to as process parameters) d2 such as thickness, resistivity, and capacity of wirings and substrates, and circuit data d3. . Further, the storage unit 7 includes an applied voltage for each junction between regions of different conductivity types (n-type and p-type) that are set as variable capacitors at the time of modeling in the high voltage element portion of the semiconductor integrated circuit. The capacitor voltage characteristic information d4-1 to d4-n indicating the relationship with the capacitor is stored.

なお、解析対象の半導体集積回路は、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide Semiconductor）や、ＤＭＯＳ（Double-diffused MOS）などの高耐圧素子部を含んでいる。 The semiconductor integrated circuit to be analyzed includes a high breakdown voltage element such as LDMOS (Laterally Diffused Metal-Oxide Semiconductor) or DMOS (Double-diffused MOS).

位置特定部２は、レイアウト情報ｄ１から、高耐圧素子部において、可変容量として設定する、異なる導電型の領域間の接合部の位置を特定する。位置特定部２は、大きなバイアス電圧が印加された際に大きな空乏層を形成する接合部の位置をレイアウト情報ｄ１から特定する。 The position specifying unit 2 specifies the position of the junction between regions of different conductivity types set as variable capacitors in the high breakdown voltage element unit from the layout information d1. The position specifying unit 2 specifies the position of the junction that forms a large depletion layer from the layout information d1 when a large bias voltage is applied.

モデル作成部３は、レイアウト情報ｄ１及びプロセスパラメータｄ２をもとに、ノイズ伝搬路となる配線または基板を、抵抗及び容量を用いてモデル化する。このとき、モデル作成部３は、位置特定部２で特定された接合部の位置には可変容量を設定する。なお、モデル化は、たとえば、ネットリストを作成することで行われる。 Based on the layout information d1 and the process parameter d2, the model creation unit 3 models a wiring or substrate that becomes a noise propagation path using resistance and capacitance. At this time, the model creating unit 3 sets a variable capacitance at the position of the joint specified by the position specifying unit 2. The modeling is performed by creating a net list, for example.

ノイズ源モデル化部４は、設計対象の半導体集積回路の回路データｄ３を用いて回路解析を行い、ノイズ源情報として、ノイズの時間波形や周波数波形などを求める。
容量計算部５は、位置特定部２で特定された接合部に印加される電圧に応じて、可変容量の容量値を計算する。接合部に印加される電圧（可変容量の２端子間電圧）は、ノイズ解析部６によるノイズ解析処理において計算される。 The noise source modeling unit 4 performs circuit analysis using the circuit data d3 of the semiconductor integrated circuit to be designed, and obtains a time waveform, a frequency waveform, etc. of noise as noise source information.
The capacitance calculation unit 5 calculates the capacitance value of the variable capacitance according to the voltage applied to the junction specified by the position specification unit 2. A voltage (a voltage between two terminals of the variable capacitor) applied to the junction is calculated in a noise analysis process by the noise analysis unit 6.

また、容量計算部５は、予め求められた、可変容量として設定する高耐圧素子部の接合部ごとの容量電圧特性情報ｄ４−１〜ｄ４−ｎをもとに容量計算を行う。
ノイズ解析部６は、作成されたネットリスト、ノイズ源情報、容量値をもとに、ノイズ解析処理を行う。たとえば、ノイズ解析部６は、ネットリストの各ノードにおける電流値や電圧値を算出して、基板ノイズの伝搬を解析する。 In addition, the capacity calculation unit 5 performs capacity calculation based on the capacity voltage characteristic information d4-1 to d4-n for each junction of the high-breakdown-voltage element part set as a variable capacity, which is obtained in advance.
The noise analysis unit 6 performs noise analysis processing based on the created netlist, noise source information, and capacitance value. For example, the noise analysis unit 6 calculates the current value and the voltage value at each node of the netlist, and analyzes the propagation of the substrate noise.

このようなノイズ解析装置１によれば、解析対象の半導体集積回路の高耐圧素子部において、可変容量として設定する接合部の位置が特定され、その位置に可変容量を設定したモデルが作成される。これにより、可変容量にバイアス電圧に応じた容量値を設定できるようになり、ノイズ伝搬路である基板のインピーダンスを精度よくモデル化でき、発生するノイズの伝搬を精度よくシミュレーションすることが可能となる。 According to such a noise analyzing apparatus 1, the position of the junction set as the variable capacitance is specified in the high voltage element portion of the semiconductor integrated circuit to be analyzed, and a model in which the variable capacitance is set at the position is created. . As a result, a capacitance value corresponding to the bias voltage can be set for the variable capacitor, the impedance of the substrate, which is a noise propagation path, can be accurately modeled, and the propagation of the generated noise can be simulated accurately. .

また、容量計算部５は、予め求められた、可変容量として設定する高耐圧素子部の接合部ごとの容量電圧特性情報ｄ４−１〜ｄ４−ｎをもとに容量計算を行うので、より精度よくバイアス電圧に応じた容量値を計算でき、精度のよいノイズ解析が可能となる。 Further, since the capacitance calculation unit 5 performs the capacitance calculation based on the capacitance-voltage characteristic information d4-1 to d4-n for each junction of the high-breakdown-voltage element unit that is set as a variable capacitor, the capacitance calculation unit 5 performs more accurate calculation. Capacitance values corresponding to the bias voltage can be calculated well, and accurate noise analysis becomes possible.

以下、高耐圧素子部の例として、ＬＤＭＯＳのノイズ解析を例にして本実施の形態のノイズ解析方法を、より詳細に説明する。
図２は、ノイズ解析方法の一例の流れを示すフローチャートである。 In the following, the noise analysis method of the present embodiment will be described in more detail by taking LDMOS noise analysis as an example of the high voltage element portion.
FIG. 2 is a flowchart showing a flow of an example of the noise analysis method.

まず、位置特定部２は、レイアウト情報ｄ１から、高耐圧素子部において、可変容量として設定する、異なる導電型の領域間の接合部の位置を特定する（ステップＳ１）。
図３は、ＬＤＭＯＳのある接合部における、容量のドレイン電圧特性の一例を示す図である。 First, the position specifying unit 2 specifies the position of a junction between regions of different conductivity types set as a variable capacitor in the high breakdown voltage element unit from the layout information d1 (step S1).
FIG. 3 is a diagram showing an example of the drain voltage characteristic of the capacitance at a junction having an LDMOS.

図３では、例として、ｎチャネル型のＬＤＭＯＳ１０を図示している。ＬＤＭＯＳ１０は、ｐ型基板（Ｐｓｕｂ）１１に形成されたｎ型ドリフト領域（ｎＤｒｉｆｔ）１２と、ｎ型ドリフト領域１２に形成されたｐ型ボディ領域（ｐＢｏｄｙ）１３を有している。またｎ型ドリフト領域１２には、ドレイン電圧（Ｄｒａｉｎ）が印加されるＮ⁺領域１４が形成されており、ｐ型ボディ領域１３には接地電圧（０Ｖ）が印加されるＮ⁺領域１５とＰ⁺領域１６が形成されている。また、ｐ型基板１１上に、ｎ型ドリフト領域１２と、ｐ型ボディ領域１３とＮ⁺領域１５に跨って、ゲート電極１７が形成されている。 FIG. 3 shows an n-channel LDMOS 10 as an example. The LDMOS 10 has an n-type drift region (nDrift) 12 formed in a p-type substrate (Psub) 11 and a p-type body region (pBody) 13 formed in the n-type drift region 12. An n ⁺ region 14 to which a drain voltage (Drain) is applied is formed in the n-type drift region 12, and an N ⁺ region 15 to which a ground voltage (0 V) is applied is applied to the p-type body region 13 and P. ^{A +} region 16 is formed. A gate electrode 17 is formed on the p-type substrate 11 across the n-type drift region 12, the p-type body region 13, and the N ⁺ region 15.

また、図３のグラフの横軸はドレイン電圧［Ｖ］であり、縦軸は、ｐ型基板１１とｎ型ドリフト領域１２との接合部の容量（接合容量）を示している。また、Ｃ_0Vは、ドレイン電圧が０Ｖのときの接合容量、Ｃ_10Vは、ドレイン電圧が１０Ｖのときの接合容量、Ｃ_20Vは、ドレイン電圧が２０Ｖのときの接合容量、Ｃ_30Vは、ドレイン電圧が３０Ｖのときの接合容量を示している。図３のグラフのようにバイアス電圧であるドレイン電圧が変化すると、ｐ型基板１１とｎ型ドリフト領域１２との接合部に印加される電圧が変化し、容量は大きく変わる。Ｃ_0VとＣ_30Vでは、１桁ほどの差が発生する場合がある。 In addition, the horizontal axis of the graph of FIG. 3 is the drain voltage [V], and the vertical axis indicates the capacitance (junction capacitance) of the junction between the p-type substrate 11 and the n-type drift region 12. C _0V is the junction capacitance when the drain voltage is 0V, C _10V is the junction capacitance when the drain voltage is 10V, C _20V is the junction capacitance when the drain voltage is 20V, and C _30V is the drain voltage. Shows the junction capacitance at 30V. When the drain voltage, which is a bias voltage, changes as shown in the graph of FIG. 3, the voltage applied to the junction between the p-type substrate 11 and the n-type drift region 12 changes, and the capacitance changes greatly. A difference of about one digit may occur between C _0V and C _30V .

そこで、位置特定部２では、このような接合部の位置を、後の工程で可変容量１８として設定する位置として特定する。なお、印加される電圧によって大きく容量が変化する接合部としては以下のようなものがある。 Therefore, the position specifying unit 2 specifies the position of such a joint as a position to be set as the variable capacitor 18 in a later step. In addition, there exist the following as a junction part from which a capacity | capacitance changes a lot with the applied voltage.

たとえば、ｎチャネル型のＬＤＭＯＳにおいては、ｐ型ボディ領域とｎ型ドリフト領域との接合部と、上述したｎ型ドリフト領域とｐ型基板との接合部がある。ｐチャネル型のＬＤＭＯＳにおいては、ｎ型ボディ領域とｐ型ドリフト領域との接合部、ｎ型ボディ領域とｐ型基板との接合部がある。 For example, an n-channel LDMOS has a junction between a p-type body region and an n-type drift region, and a junction between the n-type drift region and the p-type substrate described above. A p-channel LDMOS has a junction between an n-type body region and a p-type drift region, and a junction between an n-type body region and a p-type substrate.

位置特定部２は特定した接合部の位置を位置情報ｄ５として出力し、たとえば、記憶部７に保持しておく。
次にモデル作成部３により、ノイズ伝搬路のモデル化が行われ、ネットリストｄ６が出力される（ステップＳ２）。モデル作成部３は、レイアウト情報ｄ１及びプロセスパラメータｄ２をもとに、ノイズ伝搬路となる配線または基板を、抵抗及び容量を用いてモデル化する。 The position specifying unit 2 outputs the specified position of the joint as position information d5 and holds it in the storage unit 7, for example.
Next, the model creation unit 3 models the noise propagation path and outputs the netlist d6 (step S2). Based on the layout information d1 and the process parameter d2, the model creation unit 3 models a wiring or substrate that becomes a noise propagation path using resistance and capacitance.

図４は、作成されるモデルの例を示す図である。
解析対象の半導体集積回路は、ＬＤＭＯＳが形成されているＬＤＭＯＳ形成領域２０ａと、ＭＯＳトランジスタが形成されているＭＯＳ形成領域２０ｂを含む。また、ＬＤＭＯＳ形成領域２０ａには、ｎチャネル型のＬＤＭＯＳが形成されている領域２０−１と、ｐチャネル型のＬＤＭＯＳが形成されている領域２０−２が含まれている。また、ＭＯＳ形成領域２０ｂには、ｎチャネル型のＭＯＳトランジスタが形成されている領域２０−３と、ｐチャネル型のＭＯＳトランジスタが形成されている領域２０−４が含まれている。 FIG. 4 is a diagram illustrating an example of a model to be created.
The semiconductor integrated circuit to be analyzed includes an LDMOS formation region 20a where an LDMOS is formed and a MOS formation region 20b where a MOS transistor is formed. The LDMOS formation region 20a includes a region 20-1 where an n-channel LDMOS is formed and a region 20-2 where a p-channel LDMOS is formed. The MOS formation region 20b includes a region 20-3 where an n-channel MOS transistor is formed and a region 20-4 where a p-channel MOS transistor is formed.

領域２０−１では、ｐ型基板２１にｎ型ドリフト領域２２が形成されており、ｎ型ドリフト領域２２にｐ型ボディ領域２３と、Ｎ⁺領域２４が形成されている。ｐ型ボディ領域２３には、接地電圧が印加されるＮ⁺領域２５とＰ⁺領域２６が形成されている。また、ｐ型基板２１上に、ｎ型ドリフト領域２２、ｐ型ボディ領域２３、Ｎ⁺領域２５に跨って、ゲート電極２７が形成されている。 In the region 20-1, an n-type drift region 22 is formed in the p-type substrate 21, and a p-type body region 23 and an N ⁺ region 24 are formed in the n-type drift region 22. In the p-type body region 23, an N ⁺ region 25 and a P ⁺ region 26 to which a ground voltage is applied are formed. A gate electrode 27 is formed on the p-type substrate 21 across the n-type drift region 22, the p-type body region 23, and the N ⁺ region 25.

領域２０−２では、ｐ型基板２１にｎ型ボディ領域２８が形成されており、ｎ型ボディ領域２８には、ｐ型ドリフト領域２９と、コンタクト領域として、高電圧のソース電圧（図４の例では４０Ｖ）が印加されるＮ⁺領域３０、Ｐ⁺領域３１が形成されている。ｐ型ドリフト領域２９には、Ｐ⁺領域３２が形成されている。また、ｐ型基板２１上に、ｎ型ボディ領域２８、ｐ型ドリフト領域２９、Ｐ⁺領域３１に跨って、ゲート電極３３が形成されている。 In the region 20-2, an n-type body region 28 is formed on the p-type substrate 21. The n-type body region 28 includes a p-type drift region 29 and a high-voltage source voltage (see FIG. 4) as a contact region. In the example, an N ⁺ region 30 and a P ⁺ region 31 to which 40 V) is applied are formed. A p ⁺ region 32 is formed in the p-type drift region 29. A gate electrode 33 is formed on the p-type substrate 21 across the n-type body region 28, the p-type drift region 29, and the P ⁺ region 31.

領域２０−１のＮ⁺領域２４と、領域２０−２のＰ⁺領域３２は、ビア３４，３５と配線３６を介して接続されている。
一方、ＭＯＳ形成領域２０ｂの領域２０−３では、ｐ型基板２１に、接地電圧が印加されるＰ⁺領域４１及びＮ⁺領域４２と、Ｎ⁺領域４３が形成されている。また、ｐ型基板２１上に、Ｎ⁺領域４２と、Ｎ⁺領域４３に跨ってゲート電極４４が形成されている。 The N ⁺ region 24 in the region 20-1 and the P ⁺ region 32 in the region 20-2 are connected to the vias 34 and 35 via the wiring 36.
On the other hand, in the region 20-3 of the MOS formation region 20b, a P ⁺ region 41 and an N ⁺ region 42 to which a ground voltage is applied and an N ⁺ region 43 are formed on the p-type substrate 21. A gate electrode 44 is formed on the p-type substrate 21 across the N ⁺ region 42 and the N ⁺ region 43.

領域２０−４では、ｐ型基板２１に、Ｎウェル４０が形成されており、Ｎウェル４０には、ソース電圧（図４の例では１．２Ｖ）が印加されるコンタクト領域であるＮ⁺領域４５及びＰ⁺領域４６と、Ｐ⁺領域４７が形成されている。 In the region 20-4, an N well 40 is formed in the p-type substrate 21, and an N ⁺ region which is a contact region to which a source voltage (1.2 V in the example of FIG. 4) is applied is applied to the N well 40. 45 and a P ⁺ region 46 and a P ⁺ region 47 are formed.

領域２０−３のＮ⁺領域４３と、領域２０−４のＰ⁺領域４７は、ビア４９，５０と配線５１を介して接続されている。
以上のようなレイアウトの半導体集積回路において、モデル作成部３は、たとえば、ｐ型基板２１をある一定の大きさの領域（メッシュ）ごとに分割し、プロセスパラメータｄ２をもとに、メッシュごとに抵抗と容量をモデル化している。たとえば、メッシュ６０では、この領域における、ｐ型基板２１とＮウェル４０との間の接合容量である容量Ｃ１と、基板抵抗である抵抗Ｒ１がモデル化されている。 The N ⁺ region 43 in the region 20-3 and the P ⁺ region 47 in the region 20-4 are connected to the vias 49 and 50 via the wiring 51.
In the semiconductor integrated circuit having the layout as described above, the model creation unit 3 divides the p-type substrate 21 into regions (mesh) having a certain size, for example, and performs processing for each mesh based on the process parameter d2. Resistor and capacity are modeled. For example, in the mesh 60, a capacitor C1 that is a junction capacitance between the p-type substrate 21 and the N well 40 and a resistor R1 that is a substrate resistance in this region are modeled.

また、モデル作成部３は、位置情報ｄ５を参照し、位置特定部２で特定された接合部の位置には可変容量を設定する。たとえば、領域２０−１のメッシュ６１では、この領域における、基板抵抗である抵抗Ｒ２がモデル化されているとともに、ｐ型基板２１とｎ型ドリフト領域２２との間の容量が可変容量Ｃｖ１としてモデル化されている。 In addition, the model creating unit 3 refers to the position information d5 and sets a variable capacitance at the position of the joint specified by the position specifying unit 2. For example, in the mesh 61 in the region 20-1, the resistance R2 that is the substrate resistance in this region is modeled, and the capacitance between the p-type substrate 21 and the n-type drift region 22 is modeled as a variable capacitance Cv1. It has become.

モデル作成部３は、可変容量として設定する部分をネットリストｄ６で表現する際に、たとえば、可変容量Ｃｖ１を、Ｃ１＠ｖａｒなどと、他の容量とは異なるように定義する。また、ネットリストｄ６上で可変容量を定義する２端子間のノードに対して、可変容量が接続されるという情報（ｎ１＿ｖａｒなど）を付加するようにしてもよい。 When the part to be set as the variable capacity is expressed by the net list d6, the model creating unit 3 defines the variable capacity Cv1 so as to be different from other capacity, such as C1 @ var. In addition, information that the variable capacitor is connected (such as n1_var) may be added to the node between the two terminals that define the variable capacitor on the netlist d6.

以上のステップＳ１，Ｓ２の処理により、大きなバイアス（印加電圧）がかかる接合部には、可変容量が設定され、大きなバイアスがかからない接合部には、固定容量が設定される。 As a result of the processes in steps S1 and S2, a variable capacitance is set for a junction where a large bias (applied voltage) is applied, and a fixed capacitance is set for a junction where no large bias is applied.

ステップＳ３の処理では、ノイズ源モデル化部４は、回路データｄ３を用いて回路解析を行い、ノイズの時間波形や周波数波形などを求め、ノイズ源情報ｄ７として出力する。このステップＳ３の処理は、ステップＳ１やステップＳ２の処理の前に行ってもよい。 In the process of step S3, the noise source modeling unit 4 performs circuit analysis using the circuit data d3, obtains a time waveform, a frequency waveform, and the like of noise and outputs them as noise source information d7. The process of step S3 may be performed before the process of step S1 or step S2.

その後、ノイズ解析部６によるノイズ解析が行われる（ステップＳ４）。ノイズ解析の際には、設定された可変容量の２端子間電圧ｄ８が出力され、それに応じて容量計算部５による、可変容量の容量計算が行われる（ステップＳ５）。 Thereafter, noise analysis by the noise analysis unit 6 is performed (step S4). In the noise analysis, the voltage d8 between the two terminals of the set variable capacity is output, and the capacity calculation of the variable capacity is performed by the capacity calculation unit 5 accordingly (step S5).

容量計算部５は、容量電圧特性情報ｄ４−１〜ｄ４−ｎを参照して、容量計算を行う。容量電圧特性情報ｄ４−１〜ｄ４−ｎは、たとえば、印加される電圧によって大きく容量が変化する各接合部の容量と印加電圧の関係を示す情報であり、予め実験結果などをもとにして、たとえば、テーブル化または数式化され記憶部７に記憶されている。容量と印加電圧の関係は、たとえば、図３に示したしたような特性を示す。 The capacity calculation unit 5 performs capacity calculation with reference to the capacity voltage characteristic information d4-1 to d4-n. Capacitance-voltage characteristic information d4-1 to d4-n is information indicating the relationship between the capacitance of each junction whose capacitance changes greatly depending on the applied voltage and the applied voltage, for example, based on experimental results in advance. For example, a table or a mathematical expression is stored in the storage unit 7. The relationship between the capacitance and the applied voltage exhibits the characteristics as shown in FIG. 3, for example.

印加される電圧によって大きく容量が変化する接合部としては、図４の半導体集積回路の領域２０−１では、ｐ型ボディ領域２３とｎ型ドリフト領域２２との接合部と、ｎ型ドリフト領域２２とｐ型基板２１との接合部がある。領域２０−２では、ｎ型ボディ領域２８とｐ型ドリフト領域２９との接合部、ｎ型ボディ領域２８とｐ型基板２１との接合部がある。 As the junction portion whose capacitance greatly varies depending on the applied voltage, the junction portion between the p-type body region 23 and the n-type drift region 22 and the n-type drift region 22 in the region 20-1 of the semiconductor integrated circuit in FIG. And a p-type substrate 21. In the region 20-2, there are a junction between the n-type body region 28 and the p-type drift region 29 and a junction between the n-type body region 28 and the p-type substrate 21.

容量計算部５は、たとえば、ノイズ解析部６から出力される可変容量の２端子間電圧ｄ８（及び接合部の種類の情報）をもとに、記憶部７に格納されている容量電圧特性情報ｄ４−１〜ｄ４−ｎから、対象となる接合部の情報を参照する。参照した情報をもとに、容量計算部５は、２端子間電圧ｄ８の電圧値に応じた容量値ｄ９を求めて出力し、ノイズ解析部６に返す。ノイズ解析部６は、その容量値ｄ９をもとに、ノイズ解析を進める。 For example, the capacity calculation unit 5 uses the variable-capacitance two-terminal voltage d8 output from the noise analysis unit 6 (and information on the type of junction) to store the capacity-voltage characteristic information stored in the storage unit 7. Reference is made to information on the target joint from d4-1 to d4-n. Based on the referenced information, the capacity calculation unit 5 calculates and outputs a capacitance value d9 corresponding to the voltage value of the voltage d8 between the two terminals, and returns it to the noise analysis unit 6. The noise analysis unit 6 proceeds with noise analysis based on the capacitance value d9.

ノイズ解析部６は、たとえば、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）などの回路シミュレータによって、以下に示す処理を行う。回路シミュレータは、ステップＳ２の処理で作成されたネットリストｄ６から、キルヒホッフの法則にもとづく回路方程式を生成し、その方程式を解く。方程式の変数は、回路の各ノード（接点）の電圧値である。また、解くべき式は、たとえば、非線形微分方程式である。回路シミュレータは、たとえば、微分方程式を差分化し、非線形方程式を線形化してニュートン・ラフソン法で反復計算を行い、収束解を求める。 The noise analysis unit 6 performs the following processing using a circuit simulator such as SPICE (Simulation Program with Integrated Circuit Emphasis). The circuit simulator generates a circuit equation based on Kirchhoff's law from the netlist d6 created in the process of step S2, and solves the equation. The variable of the equation is the voltage value of each node (contact) of the circuit. The equation to be solved is, for example, a nonlinear differential equation. The circuit simulator, for example, differentiates differential equations, linearizes nonlinear equations, performs iterative calculation using the Newton-Raphson method, and obtains a convergent solution.

図５は、ノイズ解析処理の流れの一例を示すフローチャートである。
ノイズ解析部６は、まず、初期パラメータの設定を行う（ステップＳ１０）。ここでノイズ解析部６は、ノイズ源情報ｄ７とバイアス電圧とをもとに、方程式の変数である回路の各ノードの電圧値の初期値Ｖ₀を決定する。 FIG. 5 is a flowchart illustrating an example of the flow of noise analysis processing.
The noise analysis unit 6 first sets initial parameters (step S10). Here, the noise analysis unit 6 determines the initial value V ₀ of the voltage value of each node of the circuit, which is a variable of the equation, based on the noise source information d7 and the bias voltage.

そして、ノイズ解析部６は、ネットリストｄ６から、キルヒホッフの法則にもとづく回路方程式、Ｇ・Ｖ＝Ｕ、を生成するとともに、容量計算部５にて、前述の可変容量の容量計算を行わせ、計算された容量値を用いてＧとＵの計算を行う（ステップＳ１１）。なお、Ｇはヤコビアン行列、Ｖは変数ベクトル（電圧を示す）、Ｕはアンバランスベクトル（ミスマッチベクトルと呼ばれる場合もあり、電流を示す）である。 Then, the noise analysis unit 6 generates a circuit equation based on Kirchhoff's law, G · V = U, from the netlist d6, and causes the capacity calculation unit 5 to perform the capacity calculation of the variable capacity, G and U are calculated using the calculated capacitance value (step S11). G is a Jacobian matrix, V is a variable vector (indicating voltage), and U is an unbalanced vector (sometimes called a mismatch vector, indicating current).

ノイズ解析部６は、たとえば、ステップＳ１０の処理で設定された電圧をもとに、モデル作成部３で定義された可変容量の２端子間電圧を計算し、容量計算部５に可変容量の容量値を計算させる。 For example, the noise analysis unit 6 calculates the voltage between the two terminals of the variable capacitance defined by the model creation unit 3 based on the voltage set in the process of step S10, and the capacitance calculation unit 5 Let the value be calculated.

その後、ノイズ解析部６は、方程式の解であるＵを計算するとともに、初期値Ｖ₀をもとに修正量Ｖａを計算し（ステップＳ１２）、Ｕが収束したかを判断するため、ある許容値εと比較する（ステップＳ１３）。｜｜Ｕ｜｜＜εの場合には、処理を終了し、それ以外の場合には、ノイズ解析部６は、ＶをＶ_n+1＝Ｖ_n＋Ｖ_aに更新し（ステップＳ１４）、ステップＳ１１からの処理を繰り返す（このようなループはニュートンループと呼ばれている）。 After that, the noise analysis unit 6 calculates U which is a solution of the equation, calculates the correction amount Va based on the initial value V ₀ (step S12), and determines whether U has converged. It is compared with the value ε (step S13). If || U || <ε, the process ends. Otherwise, the noise analysis unit 6 updates V to V _{n + 1} = V _n + V _a (step S14). The processing from S11 is repeated (such a loop is called a Newton loop).

以上の処理により、Ｕが収束したときの各ノードの電流値や電圧値が、ノイズ解析結果ｄ１０として出力される。
以上のように、本実施の形態のノイズ解析方法では、解析対象の半導体集積回路の高耐圧素子部において、可変容量として設定する接合部の位置を特定され、その位置に可変容量を設定したモデルが作成される。これにより、可変容量にバイアス電圧に応じた容量値を設定できるようになり、ノイズ伝搬路である基板のインピーダンスを精度よくモデル化でき、発生するノイズの伝搬を精度よくシミュレーションすることが可能となる。 With the above processing, the current value and voltage value of each node when U converges are output as the noise analysis result d10.
As described above, in the noise analysis method of the present embodiment, in the high breakdown voltage element portion of the semiconductor integrated circuit to be analyzed, the position of the junction set as the variable capacitance is specified, and the variable capacitance is set at that position. Is created. As a result, a capacitance value corresponding to the bias voltage can be set for the variable capacitor, the impedance of the substrate, which is a noise propagation path, can be accurately modeled, and the propagation of the generated noise can be simulated accurately. .

本実施の形態のノイズ解析方法の効果を検証するため、以下のようなレイアウトの半導体集積回路に対してノイズの伝搬を解析した結果を示す。
図６は、ノイズ解析対象の半導体集積回路を示す図である。 In order to verify the effect of the noise analysis method of this embodiment, the result of analyzing the propagation of noise for a semiconductor integrated circuit having the following layout is shown.
FIG. 6 is a diagram showing a semiconductor integrated circuit subject to noise analysis.

ｐ型基板７０には、Ｐウェル７１，７２が形成されており、さらに、Ｐウェル７１にはＰ⁺領域７３、Ｐウェル７２にはＰ⁺領域７４が形成されている。ｐ型基板７０にはさらに、ｎチャネル型のＬＤＭＯＳを形成するために、ｎ型ドリフト領域７５が形成されており、ｎ型ドリフト領域７５には、ｐ型ボディ領域７６とＮ⁺領域７７が形成されている。ｐ型ボディ領域７６には、Ｎ⁺領域７８と、Ｐ⁺領域７９が形成されている。また、ｐ型基板７０上に、ｎ型ドリフト領域７５と、ｐ型ボディ領域７６と、Ｎ⁺領域７８とを跨ぐように、ゲート電極８０が形成されている。 P wells 71 and 72 are formed in the p-type substrate 70, a P ⁺ region 73 is formed in the P well 71, and a P ⁺ region 74 is formed in the P well 72. Further, an n-type drift region 75 is formed in the p-type substrate 70 in order to form an n-channel type LDMOS. In the n-type drift region 75, a p-type body region 76 and an N ⁺ region 77 are formed. Has been. In the p-type body region 76, an N ⁺ region 78 and a P ⁺ region 79 are formed. A gate electrode 80 is formed on the p-type substrate 70 so as to straddle the n-type drift region 75, the p-type body region 76, and the N ⁺ region 78.

上記の半導体集積回路において、ノイズ解析装置１は、ＬＤＭＯＳのドレインのＮ⁺領域７７に接続した端子Ｐ１にバイアス電圧として１６Ｖを印加し、ノイズとして正弦波を入力する（たとえば、端子Ｐ１にノイズ源情報ｄ７として電流源を設定する）。このとき、ノイズ解析部６にて、Ｐ⁺領域７３に接続した端子Ｐ２でノイズ伝搬を検出すると、以下のような結果が得られた。 In the semiconductor integrated circuit, the noise analyzing apparatus 1 applies 16V as a bias voltage to the terminal P1 connected to the N ⁺ region 77 of the drain of the LDMOS, and inputs a sine wave as noise (for example, a noise source at the terminal P1). A current source is set as information d7). At this time, when noise propagation was detected at the terminal P2 connected to the P ⁺ region 73 in the noise analysis unit 6, the following results were obtained.

図７は、ノイズ解析結果の一例を示す図である。
横軸はノイズの周波数［ＧＨｚ］、縦軸は、ノイズがどれだけ伝わったかを示す強度［ｄＢ］である。ノイズが多く伝わるほど、強度は０に近づく。この強度はＳパラメータとも呼ばれ、たとえば、ノイズ解析部６が、各ノードの電圧値または電流値の算出結果をもとに計算する。 FIG. 7 is a diagram illustrating an example of a noise analysis result.
The horizontal axis represents noise frequency [GHz], and the vertical axis represents intensity [dB] indicating how much noise is transmitted. The more noise is transmitted, the closer the intensity is to zero. This intensity is also called an S parameter. For example, the noise analysis unit 6 calculates based on the calculation result of the voltage value or current value of each node.

なお、図７では、ｐ型ボディ領域７６とｎ型ドリフト領域７５との接合部と、ｎ型ドリフト領域７５とｐ型基板７０との接合部に対して可変容量を設定してモデル化した場合のシミュレーション波形が示されている。さらに、接合部を全て固定容量としてモデル化した場合のシミュレーション波形と、実測値の波形が示されている。 In FIG. 7, modeling is performed by setting variable capacitances for the junction between the p-type body region 76 and the n-type drift region 75 and the junction between the n-type drift region 75 and the p-type substrate 70. The simulation waveform is shown. Furthermore, a simulation waveform and a waveform of an actual measurement value when the joint portion is modeled as a fixed capacitor are shown.

図７に示されているように、本実施の形態の処理により、特定の接合部に可変容量を設定してモデル化した場合のノイズ伝搬の解析結果は、実測結果とよく合うことが確認できた。 As shown in FIG. 7, it can be confirmed that the analysis result of the noise propagation when the variable capacitance is set at the specific junction and modeled by the processing of the present embodiment is in good agreement with the actual measurement result. It was.

なお、上記では、高耐圧素子の例として、ＬＤＭＯＳを適用して説明を行ったが、他の高耐圧素子を含む半導体集積回路についても同様に、本実施の形態のノイズ解析装置１及びノイズ解析方法を適用可能である。 In the above description, the LDMOS is used as an example of the high breakdown voltage element. However, the noise analysis apparatus 1 and the noise analysis of the present embodiment are similarly applied to the semiconductor integrated circuit including other high breakdown voltage elements. The method is applicable.

たとえば、ＤＭＯＳ構造を有する半導体集積回路において、印加される電圧によって大きく容量が変化する、異なる導電型の領域間の接合部に対して、可変容量を設定してモデル化するようにしても、同様の効果が得られる。ＤＭＯＳ構造において、そのような接合部の例としては、異なる導電型のシリコン層とボディ層間、異なる導電型のシリコン層とシリコン基板間、異なる導電型の埋め込み層とシリコン基板間、などがある。 For example, in a semiconductor integrated circuit having a DMOS structure, even if a variable capacitance is set and modeled for a junction between regions of different conductivity types whose capacitance changes greatly depending on an applied voltage, the same applies. The effect is obtained. In the DMOS structure, examples of such a junction include a silicon layer and a body layer of different conductivity types, a silicon layer and a silicon substrate of different conductivity types, and a buried layer and a silicon substrate of different conductivity types.

なお、ＤＭＯＳ構造の例は、たとえば、特開２００９−２６０１５５号公報の第２図などに記載されているので、ここでは説明を省略する。
ところで、上記で説明したノイズ解析装置１及びノイズ解析方法は、たとえば、以下のようなハードウェアのコンピュータにて実現できる。 An example of the DMOS structure is described in, for example, FIG. 2 of Japanese Patent Application Laid-Open No. 2009-260155, and the description thereof is omitted here.
By the way, the noise analysis apparatus 1 and the noise analysis method described above can be realized by, for example, a hardware computer as described below.

図８は、本実施の形態に用いるコンピュータのハードウェアの一構成例を示す図である。
コンピュータ１００は、ＣＰＵ（Central Processing Unit）１０１によって装置全体が制御されている。ＣＰＵ１０１には、バス１０８を介してＲＡＭ（Random Access Memory）１０２と複数の周辺機器が接続されている。ＣＰＵ１０１の制御のもと、図１に示した各構成の機能が実現される。 FIG. 8 is a diagram illustrating a configuration example of computer hardware used in the present embodiment.
The computer 100 is entirely controlled by a CPU (Central Processing Unit) 101. A RAM (Random Access Memory) 102 and a plurality of peripheral devices are connected to the CPU 101 via a bus 108. Under the control of the CPU 101, the functions of the components shown in FIG.

ＲＡＭ１０２は、コンピュータ１００の主記憶装置として使用される。ＲＡＭ１０２には、ＣＰＵ１０１に実行させるＯＳ（Operating System）のプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、ＲＡＭ１０２には、ＣＰＵ１０１による処理に用いる各種データが格納される。たとえば、図２に示した位置情報ｄ５、ネットリストｄ６、ノイズ源情報ｄ７などが格納される。 The RAM 102 is used as a main storage device of the computer 100. The RAM 102 temporarily stores at least part of an OS (Operating System) program and application programs to be executed by the CPU 101. The RAM 102 stores various data used for processing by the CPU 101. For example, the position information d5, net list d6, noise source information d7, etc. shown in FIG. 2 are stored.

バス１０８に接続されている周辺機器としては、ハードディスクドライブ（ＨＤＤ:Hard Disk Drive）１０３、グラフィック処理装置１０４、入力インタフェース１０５、光学ドライブ装置１０６、及び通信インタフェース１０７がある。 Peripheral devices connected to the bus 108 include a hard disk drive (HDD) 103, a graphic processing device 104, an input interface 105, an optical drive device 106, and a communication interface 107.

ＨＤＤ１０３は、内蔵したディスクに対して、磁気的にデータの書き込み及び読み出しを行う。ＨＤＤ１０３は、コンピュータ１００の二次記憶装置として使用される。ＨＤＤ１０３には、ＯＳのプログラム、ＳＰＩＣＥなどの回路シミュレータなどのアプリケーションプログラム、及び各種データが格納される。たとえば、解析対象の半導体集積回路のレイアウト情報ｄ１、プロセスパラメータｄ２、回路データｄ３、容量電圧特性情報ｄ４−１〜ｄ４−ｎや、ノイズ解析結果ｄ１０などが格納される。なお、二次記憶装置としては、フラッシュメモリなどの半導体記憶装置を使用することもできる。 The HDD 103 magnetically writes and reads data to and from the built-in disk. The HDD 103 is used as a secondary storage device of the computer 100. The HDD 103 stores an OS program, an application program such as a circuit simulator such as SPICE, and various data. For example, layout information d1, process parameters d2, circuit data d3, capacitance / voltage characteristic information d4-1 to d4-n of the analysis target semiconductor integrated circuit, noise analysis result d10, and the like are stored. Note that a semiconductor storage device such as a flash memory can also be used as the secondary storage device.

グラフィック処理装置１０４には、モニタ１０４ａが接続されている。グラフィック処理装置１０４は、ＣＰＵ１０１からの命令にしたがって、図７に示したようなノイズ解析結果などの画像をモニタ１０４ａの画面に表示させる。モニタ１０４ａとしては、ＣＲＴ（Cathode Ray Tube）を用いた表示装置や液晶表示装置などがある。 A monitor 104 a is connected to the graphic processing device 104. The graphic processing device 104 displays an image such as a noise analysis result as shown in FIG. 7 on the screen of the monitor 104a in accordance with a command from the CPU 101. Examples of the monitor 104a include a display device using a CRT (Cathode Ray Tube) and a liquid crystal display device.

入力インタフェース１０５には、キーボード１０５ａとマウス１０５ｂとが接続されている。入力インタフェース１０５は、キーボード１０５ａやマウス１０５ｂから送られてくる信号をＣＰＵ１０１に送信する。なお、マウス１０５ｂは、ポインティングデバイスの一例であり、他のポインティングデバイスを使用することもできる。他のポインティングデバイスとしては、タッチパネル、タブレット、タッチパッド、トラックボールなどがある。 A keyboard 105 a and a mouse 105 b are connected to the input interface 105. The input interface 105 transmits signals sent from the keyboard 105a and the mouse 105b to the CPU 101. Note that the mouse 105b is an example of a pointing device, and other pointing devices can also be used. Examples of other pointing devices include a touch panel, a tablet, a touch pad, and a trackball.

光学ドライブ装置１０６は、レーザ光などを利用して、光ディスク１０６ａに記録されたデータの読み取りを行う。光ディスク１０６ａは、光の反射によって読み取り可能なようにデータが記録された可搬型の記録媒体である。光ディスク１０６ａには、ＤＶＤ（Digital Versatile Disc）、ＤＶＤ−ＲＡＭ、ＣＤ−ＲＯＭ（Compact Disc Read Only Memory）、ＣＤ−Ｒ（Recordable）／ＲＷ（ReWritable）などがある。 The optical drive device 106 reads data recorded on the optical disc 106a using laser light or the like. The optical disk 106a is a portable recording medium on which data is recorded so that it can be read by reflection of light. The optical disk 106a includes a DVD (Digital Versatile Disc), a DVD-RAM, a CD-ROM (Compact Disc Read Only Memory), a CD-R (Recordable) / RW (ReWritable), and the like.

通信インタフェース１０７は、ネットワーク１０７ａに接続されている。通信インタフェース１０７は、ネットワーク１０７ａを介して、他のコンピュータまたは通信機器との間でデータの送受信を行う。 The communication interface 107 is connected to the network 107a. The communication interface 107 transmits / receives data to / from other computers or communication devices via the network 107a.

以上のようなハードウェア構成によって、本実施の形態の処理機能を実現することができる。
以上、実施の形態に基づき、本発明のノイズ解析装置及びノイズ解析方法の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。 With the hardware configuration as described above, the processing functions of the present embodiment can be realized.
As described above, one aspect of the noise analysis device and the noise analysis method of the present invention has been described based on the embodiments. However, these are merely examples, and the present invention is not limited to the above description.

以上説明した複数の実施の形態に関し、さらに以下の付記を開示する。
（付記１）解析対象の半導体集積回路のレイアウト情報から、高耐圧素子部において、可変容量として設定する、異なる導電型の領域間の接合部の位置を特定する位置特定部と、
前記レイアウト情報及び前記半導体集積回路の製造条件をもとに、ノイズ伝搬路となる配線または基板を、抵抗及び容量を用いてモデル化し、特定された前記接合部の位置には前記可変容量を設定するモデル作成部と、
を有することを特徴とするノイズ解析装置。 The following additional notes are further disclosed with respect to the plurality of embodiments described above.
(Supplementary Note 1) From the layout information of the semiconductor integrated circuit to be analyzed, a position specifying unit that specifies a position of a junction between regions of different conductivity types, which is set as a variable capacitor in the high voltage element unit,
Based on the layout information and the manufacturing conditions of the semiconductor integrated circuit, a wiring or a substrate serving as a noise propagation path is modeled using a resistor and a capacitor, and the variable capacitor is set at the specified position of the junction. A model creation unit to
A noise analyzing apparatus characterized by comprising:

（付記２）前記接合部に印加される電圧に応じて、前記可変容量の容量値を計算する容量計算部を有することを特徴とする付記１に記載のノイズ解析装置。
（付記３）前記容量計算部は、予め求められた前記接合部ごとの印加電圧と容量との関係を示す情報をもとに、前記容量値を計算することを特徴とする付記２に記載のノイズ解析装置。 (Supplementary note 2) The noise analysis device according to supplementary note 1, further comprising a capacitance calculation unit that calculates a capacitance value of the variable capacitance in accordance with a voltage applied to the junction.
(Additional remark 3) The said capacity | capacitance calculation part calculates the said capacitance value based on the information which shows the relationship between the applied voltage and the capacity | capacitance for every said junction part calculated | required previously, The additional value 2 characterized by the above-mentioned. Noise analysis device.

（付記４）前記高耐圧素子部は、ＬＤＭＯＳであり、前記位置特定部は、ｎチャネル型のＬＤＭＯＳに対しては、ｐ型ボディ領域とｎ型ドリフト領域との接合部または前記ｎ型ドリフト領域とｐ型基板との接合部を、前記可変容量として設定する前記接合部として特定することを特徴とする付記１乃至３の何れか一つに記載のノイズ解析装置。 (Supplementary Note 4) The high breakdown voltage element portion is an LDMOS, and the position specifying portion is a junction between a p-type body region and an n-type drift region or the n-type drift region for an n-channel LDMOS. The noise analysis device according to any one of appendices 1 to 3, wherein a junction between the p-type substrate and the p-type substrate is specified as the junction set as the variable capacitor.

（付記５）前記高耐圧素子部は、ＬＤＭＯＳであり、前記位置特定部は、ｐチャネル型のＬＤＭＯＳに対しては、ｎ型ボディ領域とｐ型ドリフト領域との接合部または前記ｎ型ボディ領域とｐ型基板との接合部を、前記可変容量として設定する前記接合部として特定することを特徴とする付記１乃至４の何れか一つに記載のノイズ解析装置。 (Additional remark 5) The said high voltage | pressure-resistant element part is LDMOS, and the said position specific | specification part is a junction part of an n-type body area | region and a p-type drift area | region or said n-type body area | region with respect to p channel type LDMOS. The noise analysis device according to any one of appendices 1 to 4, wherein a junction between the p-type substrate and the p-type substrate is specified as the junction set as the variable capacitor.

（付記６）コンピュータによって実行されるノイズ解析方法であって、
解析対象の半導体集積回路のレイアウト情報から、高耐圧素子部において、可変容量として設定する、異なる導電型の領域間の接合部の位置を特定し、
前記レイアウト情報及び前記半導体集積回路の製造条件をもとに、ノイズ伝搬路となる配線または基板を、抵抗及び容量を用いてモデル化し、特定された前記接合部の位置には前記可変容量を設定する、
ことを特徴とするノイズ解析方法。 (Appendix 6) A noise analysis method executed by a computer,
From the layout information of the semiconductor integrated circuit to be analyzed, the position of the junction between the regions of different conductivity types to be set as variable capacitors in the high voltage element portion is specified,
Based on the layout information and the manufacturing conditions of the semiconductor integrated circuit, a wiring or a substrate serving as a noise propagation path is modeled using a resistor and a capacitor, and the variable capacitor is set at the specified position of the junction. To
A noise analysis method characterized by the above.

１ノイズ解析装置
２位置特定部
３モデル作成部
４ノイズ源モデル化部
５容量計算部
６ノイズ解析部
７記憶部
ｄ１レイアウト情報
ｄ２プロセスパラメータ
ｄ３回路データ
ｄ４−１〜ｄ４−ｎ容量電圧特性情報 DESCRIPTION OF SYMBOLS 1 Noise analyzer 2 Position specification part 3 Model preparation part 4 Noise source modeling part 5 Capacity calculation part 6 Noise analysis part 7 Memory | storage part d1 Layout information d2 Process parameter d3 Circuit data d4-1 to d4-n Capacity voltage characteristic information

Claims

From the layout information of the semiconductor integrated circuit to be analyzed, in the high-breakdown-voltage element unit, a position specifying unit that specifies the position of the junction between regions of different conductivity types, set as a variable capacitor,
Based on the layout information and the manufacturing conditions of the semiconductor integrated circuit, a wiring or a substrate serving as a noise propagation path is modeled using a resistor and a capacitor, and the variable capacitor is set at the specified position of the junction. A model creation unit to
A noise analyzing apparatus characterized by comprising:

The noise analysis device according to claim 1, further comprising a capacitance calculation unit that calculates a capacitance value of the variable capacitor according to a voltage applied to the junction.

The noise analysis apparatus according to claim 2, wherein the capacitance calculation unit calculates the capacitance value based on information indicating a relationship between an applied voltage and a capacitance obtained for each of the junctions obtained in advance. .

A noise analysis method executed by a computer,
From the layout information of the semiconductor integrated circuit to be analyzed, the position of the junction between the regions of different conductivity types to be set as variable capacitors in the high voltage element portion is specified,
Based on the layout information and the manufacturing conditions of the semiconductor integrated circuit, a wiring or a substrate serving as a noise propagation path is modeled using a resistor and a capacitor, and the variable capacitor is set at the specified position of the junction. To
A noise analysis method characterized by the above.