JP2013001616A - Method for producing compound semiconductor crystal - Google Patents
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Abstract
Description
本発明は、基板と格子定数が異なる化合物半導体結晶を高品質に基板の上に形成する化合物半導体結晶の製造方法に関する。 The present invention relates to a compound semiconductor crystal manufacturing method for forming a compound semiconductor crystal having a lattice constant different from that of a substrate on a substrate with high quality.
一般的に、基板と格子定数が異なる化合物半導体結晶を高品質に作製することは容易ではない。格子定数が異なる場合、欠陥がなく高品質な状態で化合物半導体結晶が形成可能な膜厚は、基板との格子定数の差によって決定される臨界膜厚以下になる。また、臨界膜厚以上の厚膜に形成した場合には、ミスフィット転移が発生して結晶品質が劣化する。 In general, it is not easy to produce a compound semiconductor crystal having a lattice constant different from that of a substrate with high quality. When the lattice constants are different, the film thickness at which a compound semiconductor crystal can be formed in a high-quality state with no defects is less than the critical film thickness determined by the difference in the lattice constant from the substrate. In addition, when the film is formed to be thicker than the critical film thickness, misfit transition occurs and the crystal quality deteriorates.
この問題を解決するため、開口部を備えるマスクを基板の上に形成し、開口部に露出する基板表面を種結晶とし、マスク上で横方向（基板平面方向）に成長を行う選択横方向成長法が提案されている（非特許文献１）。この技術では、図５の断面図に示すように、まず、ＧａＡｓ基板５０１の上に、開口部５０２を備えるＳｉＯ2から成るマスク５０３を形成する。次いで、有機金属気相成長法（ＭＯＣＶＤ）を用い、開口部５０２の底部のＧａＡｓ基板５０１より、ＧａＳｂ層５０４を成長する。この結晶成長の技術では、開口部５０２の横の領域のマスク５０３の上に成長するＧａＳｂ層５０４は、ミスフィット転位などがない良質の結晶となる。 In order to solve this problem, a selective lateral growth is performed in which a mask having an opening is formed on a substrate, the substrate surface exposed to the opening is used as a seed crystal, and growth is performed in the lateral direction (substrate planar direction) on the mask. A method has been proposed (Non-Patent Document 1). In this technique, first, a mask 503 made of SiO 2 having an opening 502 is formed on a GaAs substrate 501 as shown in the sectional view of FIG. Next, a GaSb layer 504 is grown from the GaAs substrate 501 at the bottom of the opening 502 using metal organic chemical vapor deposition (MOCVD). In this crystal growth technique, the GaSb layer 504 grown on the mask 503 in the region next to the opening 502 becomes a high-quality crystal without misfit dislocations.
しかしながら、上述した結晶成長では、開口部５０２の上方の結晶成長領域５０５にはミスフィット転移が入り、結晶品質が劣化している。このように、選択横方法成長では、結晶品質の劣化した領域が形成され、均一に高品質が結晶を形成することが困難である。また、マスクの作製のために、ＳｉＯ2の堆積およびフォトプロセスが必要となり基板の作製工程が複雑になるという問題点があった。 However, in the crystal growth described above, misfit transition enters the crystal growth region 505 above the opening 502, and the crystal quality is deteriorated. Thus, in the selective lateral method growth, a region having a deteriorated crystal quality is formed, and it is difficult to uniformly form a high quality crystal. In addition, there is a problem in that a SiO 2 deposition process and a photo process are required for manufacturing the mask, which complicates the manufacturing process of the substrate.
本発明は、以上のような問題点を解消するためになされたものであり、複雑な作製工程を必要とせずに、均一に高品質な結晶が形成できるようにすることを目的とする。 The present invention has been made to solve the above-described problems, and an object of the present invention is to enable uniform and high-quality crystals to be formed without requiring a complicated manufacturing process.
本発明に係る化合物半導体結晶の製造方法は、ＩＩＩ−Ｖ族化合物半導体の単結晶からなる基板の主表面におけるテラスの幅を主表面の（１００）面からの傾斜角度により制御する第１工程と、基板の主表面にＩＩＩ−Ｖ族化合物半導体からなる臨界膜厚以下の第１半導体層をエピタキシャル成長する第２工程と、第１半導体層の上にＩＩＩ−Ｖ族化合物半導体からなる第２半導体層をエピタキシャル成長する第３工程とを少なくとも備え、第１工程では、基板の主表面における第１原子間隔と、第１原子間隔と同じ方向の第２半導体層の第２原子間隔と、自然数Ｎとを用いたＮ×第１原子間隔≒（Ｎ−１）×第２原子間隔の関係が成立する条件で、テラスの幅がＮ×第１原子間隔となる状態に主表面を傾斜させる。 The method for producing a compound semiconductor crystal according to the present invention includes a first step of controlling the width of a terrace on the main surface of a substrate made of a single crystal of a group III-V compound semiconductor by an inclination angle from the (100) plane of the main surface. A second step of epitaxially growing a first semiconductor layer having a thickness less than or equal to a critical thickness made of a group III-V compound semiconductor on the main surface of the substrate, and a second semiconductor layer made of a group III-V compound semiconductor on the first semiconductor layer At least a third step of epitaxially growing, wherein in the first step, the first atomic spacing on the main surface of the substrate, the second atomic spacing of the second semiconductor layer in the same direction as the first atomic spacing, and the natural number N The main surface is tilted so that the terrace width is N × first atomic spacing under the condition that the relationship of N × first atomic spacing≈ (N−1) × second atomic spacing is used.
上記化合物半導体結晶の製造方法において、基板は、ＩｎＰの単結晶から構成し、基板の主表面の傾斜は、（１００）面から[０１−１]または[０１１]方向とし、第１半導体層は、ＩｎＰ，ＩｎＧａＡｓ，ＩｎＡｌＡｓ，ＩｎＡｌＧａＡｓ，ＩｎＧａＡｓＰ，ＩｎＡｌＡｓＰ，ＧａＡｓＳｂ，ＡｌＡｓＳｂ，およびＡｌＧａＡｓＳｂより選択された化合物半導体から構成すればよい。 In the method for manufacturing a compound semiconductor crystal, the substrate is made of a single crystal of InP, the inclination of the main surface of the substrate is the [01-1] or [011] direction from the (100) plane, and the first semiconductor layer is And a compound semiconductor selected from InP, InGaAs, InAlAs, InAlGaAs, InGaAsP, InAlAsP, GaAsSb, AlAsSb, and AlGaAsSb.
上記化合物半導体結晶の製造方法において、基板は、ＧａＡｓの単結晶から構成し、基板の主表面の傾斜は、（１００）面から[０１−１]または[０１１]方向とし、第１半導体層は、ＧａＡｓ，ＡｌＡｓ，ＡｌＧａＡｓ，ＩｎＧａＰ，ＩｎＡｌＰ，ＩｎＧａＡｓＰ，およびＩｎＡｌＡｓＰより選択された化合物半導体から構成すればよい。 In the compound semiconductor crystal manufacturing method, the substrate is made of a single crystal of GaAs, the inclination of the main surface of the substrate is the [01-1] or [011] direction from the (100) plane, and the first semiconductor layer is And a compound semiconductor selected from GaAs, AlAs, AlGaAs, InGaP, InAlP, InGaAsP, and InAlAsP.
上記化合物半導体結晶の製造方法において、第２半導体層には、ＧａＳｂ，ＡｌＳｂ，およびＩｎＡｓの少なくとも１つを含む化合物半導体が適用できる。 In the compound semiconductor crystal manufacturing method, a compound semiconductor containing at least one of GaSb, AlSb, and InAs can be applied to the second semiconductor layer.
以上説明したことにより、本発明によれば、複雑な作製工程を必要とせずに、均一に高品質な結晶が形成できるようになるという優れた効果が得られる。 As described above, according to the present invention, it is possible to obtain an excellent effect that uniform high-quality crystals can be formed without requiring a complicated manufacturing process.
以下、本発明の実施の形態について図を参照して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[実施の形態１]
はじめに、本発明の実施の形態１について、図１を用いて説明する。図１は、本発明の実施の形態１における化合物半導体結晶の製造方法を説明するための説明図である。
[Embodiment 1]
First, Embodiment 1 of the present invention will be described with reference to FIG. FIG. 1 is an explanatory diagram for explaining a method of manufacturing a compound semiconductor crystal in Embodiment 1 of the present invention.
まず、第１工程Ｓ１０１で、図１の（ａ）に示すように、ＩＩＩ−Ｖ族化合物半導体の単結晶からなる基板１０１の主表面におけるテラスの幅を、主表面の（１００）面からの傾斜角度により制御する。この制御では、後述する第３工程で形成する第２半導体層１０３の第２原子間隔と、基板１０１の主表面における第１原子間隔と、自然数Ｎとを用いて表されるＮ×第１原子間隔≒（Ｎ−１）×第２原子間隔の関係が成立する条件で、テラスの幅がＮ×第１原子間隔となる状態に基板１０１の主表面を傾斜させる。なお、第２原子間隔は、第１原子間隔と同じ方向の、第２半導体層１０３を構成する原子の間隔である。例えば、［０１−１］方向、および［０１１］方向である。 First, in the first step S101, as shown in FIG. 1A, the width of the terrace on the main surface of the substrate 101 made of a single crystal of a group III-V compound semiconductor is changed from the (100) plane of the main surface. Control by tilt angle. In this control, N × first atoms expressed by using a second atomic interval of the second semiconductor layer 103 formed in a third step described later, a first atomic interval on the main surface of the substrate 101, and a natural number N. The main surface of the substrate 101 is inclined so that the terrace width is N × first atomic spacing under the condition that the relationship of spacing≈ (N−1) × second atomic spacing is satisfied. Note that the second atomic interval is an interval between atoms constituting the second semiconductor layer 103 in the same direction as the first atomic interval. For example, the [01-1] direction and the [011] direction.
次に、第２工程Ｓ１０２で、図１の（ｂ）に示すように、基板１０１の主表面にＩＩＩ−Ｖ族化合物半導体からなる臨界膜厚以下の第１半導体層１０２をエピタキシャル成長する。第１半導体層１０２を形成することで、原子ステップを整形し、テラスの幅を均一にしている。このとき、前述したように基板１０１を傾斜させているので、テラスの幅（ステップの間隔）は、Ｎ×第１原子間隔（≒（Ｎ−１）×第２原子間隔）となる。 Next, in the second step S102, as shown in FIG. 1B, the first semiconductor layer 102 made of a III-V group compound semiconductor and having a critical thickness or less is epitaxially grown on the main surface of the substrate 101. By forming the first semiconductor layer 102, the atomic steps are shaped and the terrace width is made uniform. At this time, since the substrate 101 is inclined as described above, the terrace width (step interval) is N × first atomic interval (≈ (N−1) × second atomic interval).
次に、第３工程Ｓ１０３で、図１の（ｃ）に示すように、第１半導体層１０２の上にＩＩＩ−Ｖ族化合物半導体からなる第２半導体層１０３をエピタキシャル成長する。 Next, in the third step S103, as shown in FIG. 1C, the second semiconductor layer 103 made of a group III-V compound semiconductor is epitaxially grown on the first semiconductor layer.
以上に説明したように、本実施の形態では、第２原子間隔と、第１原子間隔と、自然数Ｎとを用いたＮ×第１原子間隔≒（Ｎ−１）×第２原子間隔の関係が成立する条件で、テラスの幅がＮ×第１原子間隔となる状態に、基板１０１の主表面を（１００）面から傾斜させているので、第１半導体層において発生するミスフィット転位を伝搬させることなく、高品質な結晶状態に第２半導体層１０３が形成できるようになる。 As described above, in the present embodiment, the relationship of N × first atomic interval≈ (N−1) × second atomic interval using the second atomic interval, the first atomic interval, and the natural number N is used. Since the main surface of the substrate 101 is inclined from the (100) plane in a state where the terrace width is N × first atomic spacing under the condition that holds, misfit dislocations generated in the first semiconductor layer are propagated. Without this, the second semiconductor layer 103 can be formed in a high-quality crystal state.
以下、より詳細に説明する。まず、よく知られているように、ＩＩＩ−Ｖ族半導体の単結晶基板上に格子定数の異なるＩＩＩ−Ｖ族化合物半導体層を臨界膜厚以上で形成すれば、ミスフィット転移が発生する。また、閃亜鉛鉱型結晶であるＩＩＩ−Ｖ族化合物半導体のミスフィット転移は、［０１−１］方向、および［０１１］方向に発生しやすい。 This will be described in more detail below. First, as is well known, if a group III-V compound semiconductor layer having a different lattice constant is formed on a single crystal substrate of a group III-V semiconductor with a critical film thickness or more, misfit transition occurs. In addition, misfit transition of a III-V group compound semiconductor which is a zinc blende type crystal is likely to occur in the [01-1] direction and the [011] direction.
しかしながら、「基板の原子間隔×Ｎ≒ＩＩＩ−Ｖ族化合物半導体の原子間隔×（Ｎ−１）」の条件を満たす場合、「基板の原子間隔×Ｎ」の間隔、言い換えると「ＩＩＩ−Ｖ族化合物半導体の原子間隔×（Ｎ−１）」の間隔で、ミスフィット転位が基板とＩＩＩ−Ｖ族化合物半導体層の界面近傍に発生した場合には、基板と化合物半導体層の格子が歪むこと無くつながる。なお、Ｎは自然数である。 However, if the condition “atomic spacing of substrate × N≈atomic spacing of III-V compound semiconductor × (N−1)” is satisfied, the spacing of “atomic spacing of substrate × N”, in other words, “III-V group” When misfit dislocations occur in the vicinity of the interface between the substrate and the III-V compound semiconductor layer at an interval of “atom interval of compound semiconductor × (N−1)”, the lattice between the substrate and the compound semiconductor layer is not distorted. Connected. N is a natural number.
この結果として、上記条件を満たす場合、ミスフィット転移の伝搬の無い高品質の結晶を形成できることが報告されている（非特許文献２参照）。 As a result, it has been reported that when the above condition is satisfied, a high-quality crystal without propagation of misfit transition can be formed (see Non-Patent Document 2).
上述した条件を満たすミスフィット転移の間隔は、例えばＩｎＰ基板上のＧａＳｂ成長の場合が１１．２ｎｍ、ＧａＡｓ基板上のＧａＳｂの場合が５．６ｎｍになる。しかし、一般的なエピタキシャル成長法では、ミスフィット転移が発生する位置を制御することができない。このため、単結晶半導体の基板上に格子定数の異なる化合物半導体層を形成する場合には、ミスフィット転移が上方まで伝搬されて高品質な結晶を形成することは困難であった。 The misfit transition interval that satisfies the above-described conditions is, for example, 11.2 nm for GaSb growth on an InP substrate and 5.6 nm for GaSb on a GaAs substrate. However, in the general epitaxial growth method, the position where the misfit transition occurs cannot be controlled. For this reason, when compound semiconductor layers having different lattice constants are formed on a single crystal semiconductor substrate, it is difficult to form a high-quality crystal because the misfit transition is propagated upward.
ところで、結晶成長を行う場合、基板表面（成長表面）には必ず原子のステップとテラスが存在する。化合物半導体の場合、１分子層高さ（例えばＩｎＰの場合、ＩｎとＰ原子を合わせた高さ）のステップが形成される。また、ステップフローの条件下では、成長表面のステップが起点となり、テラスの上を横方向に成長することで結晶成長が起きる。この結晶成長では、１分子層を成長した後に、各テラスの上に形成されている分子層が、テラスの間のステップを跨いで結合し、全体で１つの層となる。このため、結晶成長している層においては、ステップの上が層厚のより厚い箇所となる。 When crystal growth is performed, atomic steps and terraces are always present on the substrate surface (growth surface). In the case of a compound semiconductor, a step of a single molecular layer height (for example, in the case of InP, the combined height of In and P atoms) is formed. In addition, under the step flow condition, a step on the growth surface is the starting point, and crystal growth occurs by growing horizontally on the terrace. In this crystal growth, after the growth of one molecular layer, the molecular layers formed on the terraces are combined across the steps between the terraces to form one layer as a whole. For this reason, in the layer where the crystal is grown, the upper part of the step is a thicker part.
従って、閃亜鉛鉱型結晶の場合、［０１−１］方向または［０１１］方向に基板を傾斜させた基板を用いれば、ステップの位置（テラスの幅）が制御できるので、この傾斜基板（バッファー層）の上にＧａＳｂを形成してやれば、１分子層を成長した後に、ステップの上の最初に層厚が最大になる位置を制御できるようになる。一方で、ミスフィット転位は、層厚が厚い箇所に形成されるので、ミスフィット転位は、ステップの上に形成されるようになる。結果として、上述したように傾斜させた基板を用いることで、ミスフィット転移が発生する位置を制御できる。 Therefore, in the case of a zinc blende type crystal, if the substrate is inclined in the [01-1] direction or the [011] direction, the step position (terrace width) can be controlled. If GaSb is formed on the layer, after the monomolecular layer is grown, the position where the layer thickness is maximized at the beginning of the step can be controlled. On the other hand, since misfit dislocations are formed at locations where the layer thickness is thick, misfit dislocations are formed on the steps. As a result, the position where misfit transition occurs can be controlled by using the substrate tilted as described above.
この手法によれば、図２に示すように、ステップ２０１の箇所にミスフィット転位２０２を発生させることができる。これに加え、前述したように、基板１０１の傾斜を制御して第１半導体層１０２表面のステップ２０１の間隔（位置）を制御すれば、歪みを分散させることができる状態で、第２半導体層１０３の格子緩和層１０３ａにミスフィット転位２０２を発生させることができる。このように、基板１０１を傾斜させ、Ｎ×第１原子間隔（≒（Ｎ−１）×第２原子間隔）でミスフィット転位２０２を発生させて格子緩和層１０３ａを形成することで、これまでは困難とされてきた高品質な状態に、第２半導体上層１０３ｂが形成できる。 According to this method, as shown in FIG. 2, misfit dislocation 202 can be generated at the position of step 201. In addition, as described above, the second semiconductor layer can be dispersed in a state where the strain can be dispersed by controlling the inclination (inclination) of the substrate 101 to control the interval (position) of the step 201 on the surface of the first semiconductor layer 102. Misfit dislocations 202 can be generated in the 103 lattice relaxation layers 103a. In this manner, the lattice relaxation layer 103a is formed by tilting the substrate 101 and generating misfit dislocations 202 at N × first atomic spacing (≈ (N−1) × second atomic spacing). The second semiconductor upper layer 103b can be formed in a high quality state that has been considered difficult.
なお、図２では、ＩｎＰの単結晶から基板１０１を構成し、ＩｎＰからバッファー層となる第１半導体層１０２を構成し、ＧａＳｂから第２半導体層１０３を構成した場合について示している。また、図中の縦の線で、各層の層厚方向に連続する原子の配列を示し、この線の間隔で各層の原子間隔を示している。 Note that FIG. 2 shows a case where the substrate 101 is made of a single crystal of InP, the first semiconductor layer 102 that becomes a buffer layer is made of InP, and the second semiconductor layer 103 is made of GaSb. In addition, vertical lines in the figure indicate the arrangement of atoms continuous in the layer thickness direction of each layer, and the atomic spacing of each layer is indicated by the spacing of these lines.
上述したＩｎＰとＧａＳｂとの組み合わせの場合、Ｎ＝２７とすることで、基板表面の原子間隔×Ｎが、第２半導体層１０３の原子間隔×（Ｎ−１）に等しくなる。このため、ステップ２０１の間隔（テラスの幅）が原子間隔×２７となるように、基板１０１を（１００）面から[０１−１]方向に傾斜させている。 In the case of the combination of InP and GaSb described above, by setting N = 27, the atomic interval × N on the substrate surface becomes equal to the atomic interval × (N−1) of the second semiconductor layer 103. For this reason, the substrate 101 is inclined from the (100) plane in the [01-1] direction so that the interval (terrace width) in step 201 is the atomic interval × 27.
このような間隔を作り出す傾斜角は、ＩｎＰ基板の場合が約１．５°、ＧａＡｓ基板の場合が２．９°である。ただし、加工の精度などを考慮すると実際に利用できる傾斜角は、ＩｎＰ基板は１．４〜１．６°、ＧａＡｓ基板は２．８〜３．０°の範囲になる。 The inclination angle that creates such an interval is about 1.5 ° for an InP substrate and 2.9 ° for a GaAs substrate. However, in consideration of processing accuracy and the like, the tilt angles that can actually be used are in the range of 1.4 to 1.6 ° for the InP substrate and 2.8 to 3.0 ° for the GaAs substrate.
[実施の形態２]
次に、本発明の実施の形態２について図３を用いて説明する。図３は、本発明の実施の形態２における化合物半導体結晶の製造方法を説明するための構成図である。図３では、作製された断面の状態を模式的に示している。
[Embodiment 2]
Next, Embodiment 2 of the present invention will be described with reference to FIG. FIG. 3 is a configuration diagram for explaining a method of manufacturing a compound semiconductor crystal according to Embodiment 2 of the present invention. FIG. 3 schematically shows the state of the produced cross section.
まず、ＩｎＰからなり、主表面の面方位が（１００）から[０１−１]方向に傾斜した基板３０１を用意する。この傾斜角度は、後述する第２半導体層３０３の第２原子間隔と、基板３０１の主表面における第１原子間隔と、自然数Ｎとを用いたＮ×第１原子間隔≒（Ｎ−１）×第２原子間隔の関係が成立する条件で、テラスの幅がＮ×第１原子間隔となる状態の基板３０１の主表面の角度である。これは、（１００）から[０１−１]方向に１．５°傾斜させることで実現できる。また、基板３０１の面方位を、（１００）から[０１１]方向に１．５°傾斜させても同様である。 First, a substrate 301 made of InP and having a plane orientation of the main surface inclined from (100) to the [01-1] direction is prepared. This inclination angle is determined by using N × first atomic interval≈ (N−1) × using a second atomic interval of the second semiconductor layer 303 described later, a first atomic interval on the main surface of the substrate 301, and a natural number N. This is the angle of the main surface of the substrate 301 in a state where the terrace width is N × first atomic spacing under the condition that the second atomic spacing relationship is established. This can be realized by inclining 1.5 degrees from (100) in the [01-1] direction. The same applies to the case where the plane orientation of the substrate 301 is inclined by 1.5 ° from (100) in the [011] direction.
次に、基板３０１の上に、層厚５０ｎｍ程度にＩｎＰからなるバッファー層（第１半導体層）３０２を形成する。 Next, a buffer layer (first semiconductor layer) 302 made of InP is formed on the substrate 301 with a layer thickness of about 50 nm.
次に、バッファー層３０２の上に、層厚１０００ｎｍ程度にＧａＳｂからなる第２半導体層３０３を形成する。第２半導体層３０３の形成では、初期に、バッファー層３０２上に格子緩和層３０３ａが形成され、この上に第２半導体上層３０３ｂが形成される。 Next, a second semiconductor layer 303 made of GaSb is formed on the buffer layer 302 to a thickness of about 1000 nm. In the formation of the second semiconductor layer 303, initially, the lattice relaxation layer 303a is formed on the buffer layer 302, and the second semiconductor upper layer 303b is formed thereon.
例えば、公知のＭＯＣＶＤ法を用い、トリメチルインジウム（ＴＭＩｎ）およびホスフィン（ＰＨ3）を原料とすることで、ＩｎＰからなるバッファー層３０２を形成し、トリエチルガリウム（ＴＥＧ）およびトリメチルアンチモン（ＴＭＳｂ）を原料とすることで、ＧａＳｂからなる第２半導体層３０３を形成すればよい。また、例えば、カーボンヒータを用いて基板温度を６００℃とし、成長室内の圧力は、９８０６．６５Ｐａ（０．１気圧）とする。 For example, by using a known MOCVD method, trimethylindium (TMIn) and phosphine (PH 3 ) are used as raw materials to form a buffer layer 302 made of InP, and triethylgallium (TEG) and trimethylantimony (TMSb) are used as raw materials. Thus, the second semiconductor layer 303 made of GaSb may be formed. Further, for example, the substrate temperature is set to 600 ° C. using a carbon heater, and the pressure in the growth chamber is set to 9806.65 Pa (0.1 atm).
実施の形態２によれば、主表面の面方位が（１００）から[０１−１]方向に１．５°傾斜した基板３０１を用いているので、バッファー層３０２の上に初期に形成される格子緩和層３０３ａは、前述した特定の条件を満たす均一な間隔でミスフィット転位が形成される状態となる。この結果、格子緩和層３０３ａより上層には転位が伝搬しない状態で、高品質な第２半導体上層３０３ｂが形成されるようになる。 According to the second embodiment, since the substrate 301 whose main surface has a plane orientation inclined by 1.5 ° from the (100) direction to the [01-1] direction is used, it is initially formed on the buffer layer 302. The lattice relaxation layer 303a is in a state in which misfit dislocations are formed at uniform intervals that satisfy the specific conditions described above. As a result, the high-quality second semiconductor upper layer 303b is formed in a state where dislocations do not propagate above the lattice relaxation layer 303a.
[実施の形態３]
次に、本発明の実施の形態３について図４を用いて説明する。図４は、本発明の実施の形態３における化合物半導体結晶の製造方法を説明するための構成図である。図４では、作製された断面の状態を模式的に示している。
[Embodiment 3]
Next, Embodiment 3 of the present invention will be described with reference to FIG. FIG. 4 is a configuration diagram for explaining a method of manufacturing a compound semiconductor crystal according to Embodiment 3 of the present invention. FIG. 4 schematically shows the state of the manufactured cross section.
まず、ＧａＡｓからなり、主表面の面方位が（１００）から[０１−１]方向に傾斜した基板４０１を用意する。この傾斜角度は、後述する第２半導体層４０３の第２原子間隔と、基板４０１の主表面における第１原子間隔と、自然数Ｎとを用いたＮ×第１原子間隔≒（Ｎ−１）×第２原子間隔の関係が成立する条件で、テラスの幅がＮ×第１原子間隔となる状態の基板３０１の主表面の角度である。これは、（１００）から[０１−１]方向に２．９°傾斜させることで実現できる。なお、基板４０１の面方位を、（１００）から[０１１]方向に２．９°傾斜させても同様である。 First, a substrate 401 made of GaAs and having a plane orientation of the main surface inclined from (100) to the [01-1] direction is prepared. This inclination angle is determined by using N × first atomic interval≈ (N−1) × using a second atomic interval of the second semiconductor layer 403, which will be described later, a first atomic interval on the main surface of the substrate 401, and a natural number N. This is the angle of the main surface of the substrate 301 in a state where the terrace width is N × first atomic spacing under the condition that the second atomic spacing relationship is established. This can be realized by tilting 2.9 ° from (100) in the [01-1] direction. The same applies even if the plane orientation of the substrate 401 is inclined 2.9 ° from (100) in the [011] direction.
次に、基板４０１の上に、層厚５０ｎｍ程度にＧａＡｓからなるバッファー層（第１半導体層）４０２を形成する。 Next, a buffer layer (first semiconductor layer) 402 made of GaAs is formed on the substrate 401 to a layer thickness of about 50 nm.
次に、バッファー層４０２の上に、層厚１０００ｎｍ程度にＧａＳｂからなる第２半導体層４０３を形成する。第２半導体層４０３の形成では、初期に、バッファー層４０２上に格子緩和層４０３ａが形成され、この上に第２半導体上層４０３ｂが形成される。 Next, a second semiconductor layer 403 made of GaSb is formed on the buffer layer 402 to a thickness of about 1000 nm. In the formation of the second semiconductor layer 403, initially, the lattice relaxation layer 403a is formed on the buffer layer 402, and the second semiconductor upper layer 403b is formed thereon.
例えば、公知のＭＯＣＶＤ法を用い、トリエチルガリウムおよびアルシン（ＡｓＨ3）を原料とすることで、ＧａＡｓからなるバッファー層４０２を形成し、トリエチルガリウム（ＴＥＧ）およびトリメチルアンチモン（ＴＭＳｂ）を原料とすることで、第２半導体層４０３を形成すればよい。また、例えば、カーボンヒータを用いて基板温度を６００℃とし、成長室内の圧力は、９８０６．６５Ｐａとする。 For example, using a known MOCVD method, using triethylgallium and arsine (AsH 3 ) as raw materials, forming a buffer layer 402 made of GaAs and using triethylgallium (TEG) and trimethylantimony (TMSb) as raw materials Thus, the second semiconductor layer 403 may be formed. Further, for example, the substrate temperature is set to 600 ° C. using a carbon heater, and the pressure in the growth chamber is set to 9806.65 Pa.
実施の形態３によれば、主表面の面方位が（１００）から[０１−１]方向に２．９°傾斜した基板４０１を用いているので、バッファー層４０２の上に初期に形成される格子緩和層４０３ａは、前述した特定の条件を満たす均一な間隔でミスフィット転位が形成される状態となる。この結果、格子緩和層４０３ａより上層には転位が伝搬しない状態で、高品質な第２半導体上層４０３ｂが形成されるようになる。 According to the third embodiment, since the substrate 401 whose surface orientation is inclined by 2.9 ° from the (100) to the [01-1] direction is used, it is formed on the buffer layer 402 in the initial stage. The lattice relaxation layer 403a is in a state in which misfit dislocations are formed at uniform intervals that satisfy the specific conditions described above. As a result, the high-quality second semiconductor upper layer 403b is formed in a state where dislocations do not propagate above the lattice relaxation layer 403a.
以上に説明したように、本発明によれば、半導体基板の上に基板とは格子定数が異なる化合物半導体層を、高品質にエピタキシャル成長させることが可能となる。また、本発明によれば、マスクパターンを形成する必要がなく、マスクを形成するなどの複雑な工程を必要とせずに、高品質な化合物半導体の結晶が形成できる。 As described above, according to the present invention, a compound semiconductor layer having a lattice constant different from that of a substrate can be epitaxially grown on the semiconductor substrate with high quality. Furthermore, according to the present invention, it is not necessary to form a mask pattern, and a high-quality compound semiconductor crystal can be formed without requiring a complicated process such as forming a mask.
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述では、バッファー層として、基板と同一の（格子整合する）材料を用いるようにしたが、これに限るものではない。バッファー層としては、基板と格子整合していない材料であっても、臨界膜厚以下とすれば用いることが可能である。 The present invention is not limited to the embodiment described above, and many modifications and combinations can be implemented by those having ordinary knowledge in the art within the technical idea of the present invention. It is obvious. For example, in the above description, the same material (lattice matching) as that of the substrate is used as the buffer layer. However, the present invention is not limited to this. As the buffer layer, even a material that is not lattice-matched with the substrate can be used as long as it has a critical film thickness or less.
例えば、ＩｎＰ基板の場合、バッファー層には、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、ＩｎＡｌＧａＡｓ、ＩｎＧａＡｓＰ、ＩｎＡｌＡｓＰ、ＧａＡｓＳｂ，ＡｌＡｓＳｂ、ＡｌＧａＡｓＳｂなどを用いることができる。また、ＧａＡｓ基板の場合、バッファー層には、ＡｌＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰ、ＩｎＡｌＰ、ＩｎＧａＡｓＰ，ＩｎＡｌＡｓＰなどを用いることができる。 For example, in the case of an InP substrate, InGaAs, InAlAs, InAlGaAs, InGaAsP, InAlAsP, GaAsSb, AlAsSb, AlGaAsSb, etc. can be used for the buffer layer. In the case of a GaAs substrate, AlAs, AlGaAs, InGaP, InAlP, InGaAsP, InAlAsP, or the like can be used for the buffer layer.
また、上述では、ＩｎＰ基板およびＧａＡｓ基板の上にＧａＳｂの層を形成する場合を例に説明したが、これに限るものではなく、第２半導体層は、ＡｌＳｂの層およびＩｎＡｓの層であってもよい。また、第２半導体層は、ＧａＳｂ，ＡｌＳｂ，およびＩｎＡｓの３種類の化合物半導体の混晶の層であってもよい。 In the above description, the case where the GaSb layer is formed on the InP substrate and the GaAs substrate has been described as an example. However, the present invention is not limited to this, and the second semiconductor layer is an AlSb layer and an InAs layer. Also good. The second semiconductor layer may be a mixed crystal layer of three types of compound semiconductors, GaSb, AlSb, and InAs.
また、上述では、各層をＭＯＣＶＤ法によりエピタキシャル成長させるようにしたが、これに限るものではなく、分子線エピタキシー（ＭＢＥ）法をはじめとする他の化合物半導体の結晶成長法でも同様の効果があることはいうまでもない。 In the above description, each layer is epitaxially grown by MOCVD. However, the present invention is not limited to this, and the same effects can be obtained by crystal growth methods of other compound semiconductors such as molecular beam epitaxy (MBE). Needless to say.
１０１…基板、１０２…第１半導体層、１０３…第２半導体層、１０３ａ…格子緩和層、１０３ｂ…第２半導体上層、２０１…ステップ、２０２…ミスフィット転位。 DESCRIPTION OF SYMBOLS 101 ... Substrate, 102 ... First semiconductor layer, 103 ... Second semiconductor layer, 103a ... Lattice relaxation layer, 103b ... Second semiconductor upper layer, 201 ... Step, 202 ... Misfit dislocation.
Claims (4)
前記基板の主表面にＩＩＩ−Ｖ族化合物半導体からなる臨界膜厚以下の第１半導体層をエピタキシャル成長する第２工程と、
前記第１半導体層の上にＩＩＩ−Ｖ族化合物半導体からなる第２半導体層をエピタキシャル成長する第３工程と
を少なくとも備え、
前記第１工程では、前記基板の主表面における第１原子間隔と、前記第１原子間隔と同じ方向の前記第２半導体層の第２原子間隔と、自然数Ｎとを用いたＮ×第１原子間隔≒（Ｎ−１）×第２原子間隔の関係が成立する条件で、前記テラスの幅がＮ×第１原子間隔となる状態に前記主表面を傾斜させることを特徴とする化合物半導体結晶の製造方法。 A first step of controlling a width of a terrace on a main surface of a substrate made of a single crystal of a group III-V compound semiconductor by an inclination angle from the (100) plane of the main surface;
A second step of epitaxially growing a first semiconductor layer made of a III-V group compound semiconductor having a critical thickness or less on a main surface of the substrate;
And a third step of epitaxially growing a second semiconductor layer made of a III-V compound semiconductor on the first semiconductor layer,
In the first step, N × first atoms using a first atomic interval on the main surface of the substrate, a second atomic interval of the second semiconductor layer in the same direction as the first atomic interval, and a natural number N. In the compound semiconductor crystal, the main surface is inclined so that the terrace width is N × first atomic spacing under the condition that the relation of spacing≈ (N−1) × second atomic spacing is satisfied. Production method.
前記基板は、ＩｎＰの単結晶から構成し、
前記基板の主表面の傾斜は、（１００）面から[０１−１]または[０１１]方向とし、
前記第１半導体層は、ＩｎＰ，ＩｎＧａＡｓ，ＩｎＡｌＡｓ，ＩｎＡｌＧａＡｓ，ＩｎＧａＡｓＰ，ＩｎＡｌＡｓＰ，ＧａＡｓＳｂ，ＡｌＡｓＳｂ，およびＡｌＧａＡｓＳｂより選択された化合物半導体から構成することを特徴する化合物半導体結晶の製造方法。 In the manufacturing method of the compound semiconductor crystal of Claim 1,
The substrate is composed of a single crystal of InP,
The inclination of the main surface of the substrate is the [01-1] or [011] direction from the (100) plane,
The method for producing a compound semiconductor crystal, wherein the first semiconductor layer is composed of a compound semiconductor selected from InP, InGaAs, InAlAs, InAlGaAs, InGaAsP, InAlAsP, GaAsSb, AlAsSb, and AlGaAsSb.
前記基板は、ＧａＡｓの単結晶から構成し、
前記基板の主表面の傾斜は、（１００）面から[０１−１]または[０１１]方向とし、
前記第１半導体層は、ＧａＡｓ，ＡｌＡｓ，ＡｌＧａＡｓ，ＩｎＧａＰ，ＩｎＡｌＰ，ＩｎＧａＡｓＰ，およびＩｎＡｌＡｓＰより選択された化合物半導体から構成することを特徴とする化合物半導体結晶の製造方法。 In the manufacturing method of the compound semiconductor crystal of Claim 1,
The substrate is composed of a single crystal of GaAs,
The inclination of the main surface of the substrate is the [01-1] or [011] direction from the (100) plane,
The method for producing a compound semiconductor crystal, wherein the first semiconductor layer is made of a compound semiconductor selected from GaAs, AlAs, AlGaAs, InGaP, InAlP, InGaAsP, and InAlAsP.
前記第２半導体層は、ＧａＳｂ，ＡｌＳｂ，およびＩｎＡｓの少なくとも１つを含む化合物半導体から構成することを特徴とする化合物半導体結晶の製造方法。 In the manufacturing method of the compound semiconductor crystal of Claim 2 or 3,
The method for producing a compound semiconductor crystal, wherein the second semiconductor layer is composed of a compound semiconductor containing at least one of GaSb, AlSb, and InAs.
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