JP2012248038A - マルチサイクルパス検出装置及びマルチサイクルパス検出プログラム - Google Patents

Abstract

【課題】ユーザ仕様依存のマルチサイクルパスを短時間で自動検出するマルチサイクルパス検出装置を提供する。
【解決手段】マルチサイクルパス検出装置１０は、ＲＴＬデータとネットリストとのいずれかと、ＲＴＬシミュレーションで使用されたユーザ検証パタンとを基に論理検証を実行する論理検証部１１と、前記論理検証の結果に基づき、半導体集積回路のパスを特定パスとして特定し、かつ、特定パスの始点のデータ値と終点のデータ値との比較を行う始点終点データ比較部１２と、特定パスを伝搬する０と１とのいずれかのデータでありクロック信号のサイクル数をデータ幅とするデータを対象として、始点終点データ比較部１２によるデータ比較結果に基づき、最小のサイクル数を示すデータ幅最小値を抽出するデータ幅最小値抽出部１３と、データ幅最小値に応じて、特定パスにおけるマルチサイクル数を決定するマルチサイクル数決定部１４とを備えた。
【選択図】図１

Description

この発明は、半導体集積回路の開発時等において、論理回路のマルチサイクルパスを自動で検出し、論理合成やレイアウトツール向けの制約ファイルを生成するマルチサイクルパス検出装置、マルチサイクルパス検出プログラムに関する。

デジタル論理回路において、一般的に２つの記憶素子間のパスは１サイクルで信号が伝搬するものである。しかしながら、タイミングが厳しいパスは設計が困難であり、論理合成やレイアウト等の工程で処理時間が増大し、最悪の場合はＬＳＩが製造出来ないという課題があった。このような場合、タイミングを緩和することで各種工程の処理時間を抑え設計容易化が可能となるが、その緩和策の一つがマルチサイクルパス設定である。マルチサイクルパスとは回路構造的に、もしくはシステム仕様により、２つの記憶素子間を複数サイクルで伝搬しても良いパスのことであり、その情報を論理合成やレイアウトツールに入力することで設計が容易となり工程時間が短縮されるとともに、回路規模削減や消費電力削減にも繋がる。

特開２００８−２４３０９２号公報 特開２００９−２３０３９２号公報 特開２００８−１２３０５６号公報

しかしながら、従来の半導体集積回路設計手法では、そのパス設定をＲＴＬ設計者自身が調査して設定するか、もしくはツール等で自動検出するにも大規模回路では処理に時間がかかる、また、従来の自動検出手法では回路依存ではない（ユーザ仕様依存の）マルチサイクルパスを見つけることが出来ない、という課題があった。更に、近年のプロセス微細化に伴う回路規模増大により、前記課題がより顕著になってきている。

この発明は、ユーザ仕様依存のマルチサイクルパスを、短時間で自動検出するマルチサイクルパス検出装置の提供を目的とする。

この発明のマルチサイクルパス検出装置は、
クロック信号に基づき動作する半導体集積回路の回路仕様を記述したＲＴＬ（Ｒｅｇｉｓｔｅｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ）データと、前記半導体集積回路の回路構成要素の相互関係を示すネットリストとのいずれかと、ＲＴＬシミュレーションで使用された検証パタンを示すユーザ検証パタンとを基に、論理検証を実行する論理検証部と、
前記論理検証部による論理検証の結果に基づいて、前記半導体集積回路の含むパスを特定パスとして特定し、かつ、前記特定パスの始点のデータ値と、前記特定パスの終点のデータ値との比較を行う始点終点データ比較部と、
前記特定パスを伝搬する０と１とのいずれかのデータであって前記クロック信号のサイクル数をデータ幅とするデータを対象として、前記始点終点データ比較部によるデータ比較結果に基づいて、最も小さい前記サイクル数を示すデータ幅最小値を抽出するデータ幅最小値抽出部と、
前記データ幅最小値抽出部によって抽出された前記データ幅最小値に応じて、前記特定パスにおけるマルチサイクル数を決定するマルチサイクル数決定部と
を備えたことを特徴とする。

この発明により、ユーザ仕様依存のマルチサイクルパスを短時間で自動検出する、マルチサイクルパス検出装置を提供できる。

実施の形態１のマルチサイクルパス検出装置１０の構成図。 実施の形態１のマルチサイクルパス検出装置１０の動作を示すフローチャート。 実施の形態１のマルチサイクルパス検出を説明するための回路図。 実施の形態１の図３に示す構成のタイミング波形図。 実施の形態２のマルチサイクルパス検出装置２０の構成図。 実施の形態２のマルチサイクルパス検出装置２０の動作を示すフローチャート。 実施の形態２のマルチサイクルパス検出を説明するための回路図。 実施の形態２の図７に示す構成のタイミング波形図。 実施の形態３のマルチサイクルパス検出装置３０の構成図。 実施の形態３のマルチサイクルパス検出装置３０の動作を示すフローチャート。 実施の形態４のマルチサイクルパス検出装置４０の構成図。 実施の形態４のマルチサイクルパス検出装置４０の動作を示すフローチャート。 実施の形態５のマルチサイクルパス検出装置の外観を示す図。 実施の形態５のマルチサイクルパス検出装置のハードウェア構成を示す図。

実施の形態１．
図１は、実施の形態１のマルチサイクルパス検出装置１０を示す構成図である。
図１において、
（１）「ＲＴＬまたはネットリスト１」（以降、ＲＴＬ１と呼ぶ）は、マルチサイクルパスの検出対象である半導体集積回路の回路仕様を記述したハードウェア記述言語のＲＴＬ（Ｒｅｇｉｓｔｅｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ）もしくは回路構成要素の相互関係を示すネットリストである。
（２）また、ユーザ検証パタン２は、この半導体集積回路を実際に使用するシステムとして実際に即した検証パタンである。「ユーザ検証パタン２」とは、言い換えれば、「ＲＴＬ検証用入力パタン」と呼ぶこともできる。「ユーザ検証パタン２」における「検証パタン」とは、ユーザがＲＴＬを用いて論理検証を実行する時に、ユーザが想定した仕様（機能）が正しく動作しているかを見るための入力データ信号列の集合体である。通常、全回路の想定動作を確認するために複数の入力パタン（検証パタン）を使用する。全回路の動作を確認するので、この複数の入力パタンを全て流せば、全回路の動作が網羅されることになる。なお、実際には全回路の「全動作」を再現することは不可能（組合せ等が膨大にあるため）であり、全回路の全組合せを見ることは困難である。しかし、想定している動作を、ユーザ検証パタンとして確認することで、ＬＳＩとして問題ないことを判断する。

図１に示すように、マルチサイクルパス検出装置１０は、論理検証部１１〜制約ファイル出力部１５を備えている。
（１）論理検証部１１は、従来のＲＴＬシミュレーションであり、市販のツールを使用しても構わない。
（２）始点終点データ比較部１２は、論理検証部１１の出力に基づき、任意のパスの始点と終点のデータが、同じかどうかを比較する。ここで、「論理検証部１１の出力」とは、次の内容である。論理検証部１１は、ユーザ検証パタン２を入力して論理検証を実施した場合には、全てのセル（ＦＦ等）の全ノード（端子）のデータ（１ｏｒ０）の情報を出力する（後述の図４の波形がその一例である）。この情報出力が「論理検証部１１の出力」である。
（３）データ幅最小値抽出部１３は、始点終点データ比較部１２の結果を全パタンサイクル観測し、もっともデータ幅の短い値を抽出する。
（４）マルチサイクル数決定部１４は、データ幅最小値抽出部１３によって抽出された値（最小データ幅）を、任意サイクルのマルチサイクルパスに設定するかどうかを決定する。
（５）制約ファイル出力部１５は、前記始点終点データ比較部１２で指定した始点と終点、前記マルチサイクル数決定部１４で指定したマルチサイクル数を一つのファイルにまとめて出力する。制約ファイル出力部１５によって出力されたファイルが、マルチサイクルパス制約ファイル３であり、マルチサイクルパス検出装置１０の出力である。

次に、実施の形態１のマルチサイクルパス検出装置１０の動作を説明する。
図２は、マルチサイクルパス検出装置１０の動作を示すフローチャートである。
図３は、マルチサイクルパスの検出を説明するための回路図である。
図４は、図３に基づくタイミング波形図である。

（入力）
先ず、マルチサイクルパスを検出したい半導体集積回路のＲＴＬ１と、設計者もしくは検証担当者が論理検証（ＲＴＬシミュレーション）で使用したユーザ検証パタン２を、マルチサイクルパス検出装置１０に入力する（ステップＳ１０）。ここで、「論理検証（ＲＴＬシミュレーション）で使用したユーザ検証パタン２」と、Ｓ１１で実行される論理検証部１１による論理検証（ＲＴＬシミュレーション）の入力パタンは同じものである。マルチサイクルパス検出装置１０を使用する前に「論理検証（ＲＴＬシミュレーション）」を実施していることを意味する。そして、論理検証部１１の出力（全てのセルの全ノードのデータ情報）を得るために、マルチサイクルパス検出装置１０において、再度実行する。通常論理検証を実行する場合は、データ量が膨大になるため全ノード情報を出力（記憶）しないが、ここ（論理検証部１１）ではマルチサイクルパスを検出するために、全ノード情報を使用する。

（論理検証）
次に、論理検証部１１が、入力されたＲＴＬ１とユーザ検証パタン２とを用いて、所定の論理検証を実施する。ここでの所定の論理検証とは、一般的なＲＴＬシミュレーションのことである。一般的なＲＴＬシミュレーションには、市販のツールを用いても構わない（ステップＳ１１）。

（始点終点のデータ比較）
始点終点データ比較部１２が、論理検証部１１の結果（上記の情報出力）を基に、任意のフリップフロップ（以降、ＦＦと呼ぶ）を始点とし、その接続先であるＦＦを終点とするパスを特定し、特定したパス（特定パス）における、そのＦＦの入力データどうしを比較する（ステップＳ１２）。その方法の一例を、図３の回路イメージで説明する。図３において、始点終点データ比較部１２の特定した対象回路の対象パス（特定パス）は、ＦＦ１とＦＦ２とその間に組合せ回路があるパスであるとする。また、図３の破線の内部は、例えばＥｘＯＲで実現した場合の始点終点データ比較部１２を示す。調査するパスの始点をＦＦ１のデータ入力とし、また、調査するパスの終点をＦＦ２のデータ入力とする。その場合、前述のように、始点終点データ比較部１２として、ＥｘＯＲ１を追加し、データ比較を行う。

図３における始点終点データ比較部１２による動作を、図４の波形で具体的に説明する。ＦＦ１の入力データをＤａ、ＦＦ２の入力データをＤｂ、ＥｘＯＲ１の出力をＥｎとする。Ｄａ、Ｄｂは、０（Ｌｏｗレベル）か１（Ｈｉｇｈレベル）かのいずれかのデータである。
ここで、ＤａとＤｂのデータが図４の様になっているとする。また、「Ｄａ１」、「Ｄｂ１」のように、各々の最後の数字が同じ場合に、データが等しい（Ｄａ１＝Ｄｂ１）とする（すなわちＬｏｗレベルどうしあるいはＨｉｇｈレベルどうしであり、クロックサイクル数が等しい）。そうすると図４において、ＥｘＯＲ１の出力Ｅｎは、ＤａとＤｂのデータが同じ場合にＬｏｗになるため、図４のＥｎの様な波形となる。このＥｎの結果を基にマルチサイクルパスを検出する（後述）。

（ＦＦ１入力―ＦＦ２入力以外の場合）
始点終点データ比較部１２による図４の動作を、ユーザ検証パタン２を流し切るまで、全サイクル実施する。
なお、図３では、始点／終点であるＦＦの
（１）入力データどうし、
で比較しているが、
（２）ＦＦの出力データどうし、
を比較してもよいし
（３）始点ＦＦの出力と終点ＦＦの入力どうし、
を比較してもよいし
（４）始点ＦＦの入力と終点ＦＦの出力どうし
を比較しても構わない。また、図３の場合は一例として、始点終点データ比較部１２をＥｘＯＲ１という回路イメージで説明したが、同様の動作を、計算機やコンピュータ上で実施しても構わない。

（データ幅最小値の抽出）
次に、ステップＳ１２で得られた全サイクルの始点終点データ比較（図４の例ではＥｎ結果）から、データ幅最小値抽出部１３は、変化するデータの最小幅を抽出する（ステップＳ１３）。例えば図３の様な方法でデータ比較する場合は、データ幅最小値抽出部１３は、図４のＥｎの出力結果を用いて、最小データ幅を抽出する。データ幅最小値抽出部１３は、「ＥｎのＬｏｗ期間＋１」のサイクル数を、最小データ幅とする。なお、データ幅最小値抽出部１３は、全てのマルチサイクルパスを確実に抽出するものではなく、マルチサイクルパスを抽出できない場合も起こり得てもよいという前提である。マルチサイクルパス全てを抽出できない場合であっても、後述のように十分効果がある。

（「ＥｎのＬｏｗ期間＋１」＝最小データ幅）
（１）例えば図４の場合、ｔ８〜ｔ１０の間でＥｎの値がＬｏｗにならない（Ｈｉｇｈが連続している）期間があるためＥｎのサイクルはゼロとなり、実際の最小データ幅は１になることがわかる。なお図４のｔ８移行において、Ｄａが長いサイクルの１でＤｂが長いサイクルの０である場合は、Ｅｎ出力は１になる（Ｈｉｇｈが連続している）ため、最小データ幅が１と誤検出することとなる。しかし、「マルチサイクルを検出出来ない」という誤検出は問題にはならない。実際の回路ではＤａとＤｂとは値が同じになる（単なる遅延のみ）場合が多く、上記のような誤検出を許容したとしても、かなりのマルチサイクルパスを検出可能だからである。
（２）もし「全パタンを流した時」のＥｎの値が図４のｔ８までのパタンであれば、ＥｎのＬｏｗ期間が必ず１サイクル以上あるので（言い換えると最小のＬｏｗ期間はｔ７〜ｔ８の１サイクルであるので）、最小データ幅は２となる。なお「全パタンを流した時」のここでの全パタンとは、（複数あるであろう）ユーザ検証パタン２の全て、という意味である。つまり、ユーザが想定している動作を全て網羅しているので、それを全て流した時にＥｎのＬｏｗ期間が必ず１サイクル以上あるので、最小データ幅は２と断言できる。
（３）また、全パタンを流した時のＥｎの値がｔ６までのパタンであればＥｎのＬｏｗ期間の最小は２サイクルなので、最小データ幅は３となる。

（マルチサイクル数の決定）
データ幅最小値抽出部１３によって得られたデータの最小幅（Ｅｎ＿Ｌｏｗ＋１）であるクロックのサイクル数が、２以上であれば（Ｓ１４でＹＥＳ）、データ変化は２サイクルに１回しか変わらないため、この場合、マルチサイクル数決定部１４は、「マルチサイクル数＝２」と決定し、処理はステップＳ１５に進む。データの最小幅が２未満の場合は（Ｓ１４でＮＯ）、処理は、ステップＳ１６に進み、次のパス（特定パス）の解析が実施される。

マルチサイクル数決定部１４によるマルチサイクル数の決定（Ｓ１４）では、最小データ幅が２以上をマルチサイクルパスとしたが、２以上の任意のマルチサイクル数を示す整数Ｎを使用者が指定し、マルチサイクル数決定部１４は、Ｎ以上のマルチサイクルパスのみ検出しても構わない。

（ファイル出力）
制約ファイル出力部１５は、マルチサイクル数決定部１４がステップＳ１４でマルチサイクルと決定したパスについての情報（始点ＦＦ、終点ＦＦ、マルチサイクル数）を、ファイルに出力する。これで任意の１パスについては作業完了である（ステップＳ１５）。次に、別のパスについてステップＳ１２からステップＳ１５まで同じ動作を繰り返し、全ての対象パスについて確認した時点で完了となり、ステップＳ１７に進む（ステップＳ１６）。ステップＳ１７では、制約ファイル出力部１５が、これまでに決定した全てのマルチサイクルパスの情報について記載されたマルチサイクルパス制約ファイル３を作成する（ステップＳ１７）。このマルチサイクルパス制約ファイル３は、論理合成やレイアウトツールに直接入力できる形式、例えばＳＤＣ（Ｓｙｎｏｐｓｙｓ Ｄｅｓｉｇｎ Ｃｏｎｓｔｒａｉｎｔ）ファイルに自動変換しても良い。ＳＤＣファイルへの変換技術については公知であるため、その説明は省略する。

なお、以上に説明した図３の例では、始点／終点としてＦＦしか記載していないが、対象回路の入出力も始点／終点の対象とすべきであり、始点／終点が各々入力端子／ＦＦ、ＦＦ／出力端子というパスも同様の方法で見ることが可能である。以上のように、実施の形態１のマルチサイクルパス検出装置１０によれば、ユーザ検証パタン２を入力し、データ幅最小値に基づきマルチサイクルパスを検出するようにした。このため、従来の回路構造解析だけで検出していた手法では検出出来ない、実使用特有のマルチサイクルパスを検出できる。すなわち、ユーザ検証パタン２を入力したユーザ想定動作でのみ分かるマルチサイクルパスを検出できる。つまり回路構造上はマルチサイクルパスにはならないが、ユーザ想定動作でマルチサイクルパスになるものを検出できる。さらに、従来よりもマルチサイクルパスの検出処理時間を短縮できる。

実施の形態２．
図５〜図８を参照して実施の形態２のマルチサイクルパス検出装置２０を説明する。実施の形態２のマルチサイクルパス検出装置２０は、始点終点を一つのＦＦの入出力を対象にする。これによって、マルチサイクルパスの検出処理時間を短くする。

図５は、マルチサイクルパス検出装置２０の構成図である。ＦＦ入出力データ比較部２１、接続ＦＦ入出力データ比較部２２、前後ＦＦデータ変化比較部２３を追加した以外は、データ幅最小値抽出部１３、マルチサイクル数決定部１４、制約ファイル出力部１５は、実施の形態１のマルチサイクルパス検出装置１０と同じである。マルチサイクルパス検出装置１０と同じものについては説明を省略する。

（１）ＦＦ入出力データ比較部２１は、ＦＦの入力と出力とを比較する。
（２）接続ＦＦ入出力データ比較部２２は、接続先ＦＦ２の入力と出力を比較する。なお接続先ＦＦ２は、ＲＴＬもしくはネットリストを解析する周知技術により特定できる。
（３）前後ＦＦデータ変化比較部２３は、始点になるＦＦ１とその接続先で終点になるＦＦ２各々のデータ変化を比較する。

次に、実施の形態２のマルチサイクルパス検出装置２０の動作を説明する。
図６は、マルチサイクルパス検出装置２０の動作を示すフローチャートである。
図７は、実施の形態２で説明する回路図の一例である。
図８は、図７に基づくタイミング波形図である。
図６のフローチャートのうち、Ｓ１０、Ｓ１１、Ｓ１３、Ｓ１４、Ｓ１５、Ｓ１７は、実施の形態１のフローチャート図２と同じ動作のため、説明を省略する。

先ず、ステップＳ１０とステップＳ１１は図２と同じ動作である。
次に、論理検証部１１の結果を基に、ＦＦ入出力データ比較部２１は、任意のＦＦ単体の入力端子、出力端子のデータを比較する（ステップＳ２１）。その方法の一例としては、例えば図７の回路イメージで説明する。図７において、対象回路の対象パスは、ＦＦ１とＦＦ２とその間に組合せ回路があるパスであり、実施の形態１の図３と同じ回路である。ここでＦＦ入出力データ比較部２１は図７の破線内のＥｘＯＲ１であり、ＦＦ１の入出力データ比較を行う。図７におけるＦＦ入出力データ比較部２１の動作を、図８の波形で説明する。しかし、ＦＦ入出力データ比較部２１の動作は、実施の形態１の始点終点データ比較部１２とほぼ同じであり、図７のＤａ、Ｑａ、Ｅｎ１を、それぞれ、図４のＤａ、Ｄｂ、Ｅｎと置きかえれば、説明は図４の場合と同じとなる。

（データ幅最小値の抽出、及びマルチサイクル数の決定）
次に、データ幅最小値抽出部１３による最小データ幅抽出（ステップＳ１３）、及びマルチサイクル数決定部１４によるＦＦ１における最小データ幅からマルチサイクル数決定（ステップＳ１４）についても実施の形態１と基本的には同じ動作である。しかし、実施の形態２では、ＦＦ１単体の最小データ幅のみを見ているため、この段階ではマルチサイクルパスと決定づけられない点が異なる。但し、ここでＦＦ１単体としてもマルチサイクル動作が出来ないことが分かれば、そのＦＦ１が接続されているパスはマルチサイクルパスではないので、処理はステップＳ１４からステップＳ２４に進む。

（接続フリップフロップの特定）
ＦＦ１単体でマルチサイクル動作であれば、処理はステップＳ１４からステップＳ２２に進み、接続ＦＦ入出力データ比較部２２は、その接続先のＦＦ２を抽出する（ステップＳ２２）。なお接続ＦＦ入出力データ比較部２２による、接続先のＦＦ２抽出は周知技術であるので説明は省略する。

（ＦＦ２の入出力データの比較）
ここで、この接続先ＦＦ２についても、接続ＦＦ入出力データ比較部２２が、データ比較を行う。この動作はＦＦ入出力データ比較部２１によるＦＦ１１のデータ比較と同様である。ここで接続ＦＦ入出力データ比較部２２は、図７の破線内のＥｘＯＲ２である。図８の波形において、ＤｂをＤａ、ＱｂをＱａ、Ｅｎ２をＥｎ１と置きかえれば、説明はＦＦ入出力データ比較部２１の場合と同じとなる。

（前後ＦＦデータ変化の比較）
次に、図７の回路図で、前後ＦＦデータ変化比較部２３の動作（ステップＳ２２）を説明する。図７において、破線内のＥｘＯＲ１（ＦＦ入出力データ比較部２１の具体例）で出力されたＥｎ１をＦＦ３で１サイクル遅延させたものと、ＥｘＯＲ２（接続ＦＦ入出力データ比較部２２の具体例）で出力されたＥｎ２をＥｘＯＲ３で比較した結果をＥｎ３とする。ここでＥｘＯＲ１の出力を１サイクル遅延させるのは、図８のＥｎ１とＥｎ２のタイミングを見ると分かるように、Ｅｎ１とＥｎ２とのタイミングを合わせて後段（ＥｘＯＲ３）での比較を簡単にするためである。ＦＦ３とＥｘＯＲとは、前後ＦＦデータ変化比較部２３の具体例である。Ｅｎ３は、波形図８のように、ＦＦ１とＦＦ２とのデータ変化が同じになる場合、Ｌｏｗを出力し続ける。つまり、Ｅｎ３が全サイクルにおいてＬｏｗであれば、ＦＦ１とＦＦ２は同じマルチサイクルとなり、ＦＦ１を始点、ＦＦ２を終点としたパスはマルチサイクルと言える。但し、全サイクルのうち一か所でも、波形図８のｔ１０サイクル時のように、ＦＦ１とＦＦ２とのデータ変化が異なっている場合、Ｅｎ３の出力はＨｉｇｈとなり、マルチサイクルパスではないことになる（ステップＳ２２）。
ここでは、実施の形態１で説明と同様に回路イメージ（図７）で説明したが、同様の動作を、計算機やコンピュータ上で実施しても構わない。

ステップＳ２２で、前後ＦＦデータ変化比較部２３によってＦＦ１とＦＦ２とで決まるパスがマルチサイクルパスと分かると、制約ファイル出力部１５が、その情報（始点ＦＦ、終点ＦＦ、マルチサイクル数）をファイルに出力する。これで任意の１パスについては作業完了である（ステップＳ１５）。次に、別のＦＦについて、ステップＳ２１からステップＳ１５まで、同じ動作を繰り返し、全てのＦＦについて確認した時点で完了となり、処理は、ステップＳ１７に進む（ステップＳ２４）。ステップＳ１７以降は実施の形態１と同様のため、説明を省略する。

実施の形態２では、任意のＦＦ１とその接続先のＦＦ２の入出力データ比較情報を比較することで検出処理時間を短縮した。すなわち、最小データ幅がサイクル数２以上である任意のＦＦ１（Ｓ１４でＹＥＳ）とその接続先のＦＦ２の入出力データ比較情報を比較することで、全ＦＦの全接続情報を抽出することなく検出処理時間を短縮した。
さらに、任意のＦＦ１単体がマルチサイクルパスでないと判明した時点で（Ｓ１４でＮＯ）、そのＦＦ１を始点終点から除外して、実施の形態１と同様の動作をさせても良い。すなわち、図６のＳ１４でＮＯ（最小データ幅が２未満）の場合、このＦＦを含むパスはマルチサイクルパスでないことが分かる。したがって、その情報（マルチサイクルになり得ないＦＦ）を用い、実施の形態１の図２のＳ１２の段階で、この「マルチサイクルになり得ないＦＦ」を任意の始点ＦＦ、終点ＦＦからあらかじめ削除することで、見るべきパス数が大幅に減り、処理時間を削減できる。

実施の形態２では、接続ＦＦ入出力データ比較部２２は、接続先のＦＦ２を抽出したが、ＦＦ１の接続元のＦＦを抽出しても良い。

以上のように、実施の形態２のマルチサイクルパス検出装置２０によれば、ＦＦ単体でのデータ変化を見る（図６のＳ１４）ことにより、処理時間に最も影響のある接続情報を極力探索しないで良い構成にしたため、実施の形態１と同じマルチサイクルパス検出効果を持ちつつ、検出処理時間を短縮することが可能となる。

実施の形態３．
図９、図１０を参照して実施の形態３のマルチサイクルパス検出装置３０を説明する。実施の形態３のマルチサイクルパス検出装置３０は、公知マルチサイクルパス検出部との結果差分を出力する。ここで、公知マルチサイクルパス検出部（検証パタン不使用検出装置）とは、ユーザ検証パタン２を入力せずに、従来の技術を用いてマルチサイクルパスを検出する手段である。
図９は、マルチサイクルパス検出装置３０の構成図である。公知マルチサイクルパス検出部３１と、検証パタン検出パス出力部３２（差分生成部）とを追加した以外は、実施の形態１のマルチサイクルパス検出装置１０（図１）と同じであるため、同じものについては説明を省略する。なお、図９では、マルチサイクルパス検出装置３０に公知マルチサイクルパス検出部３１を含めているが、公知マルチサイクルパス検出部３１は他の装置に存在しても構わない。その場合、マルチサイクルパス検出装置３０は、公知マルチサイクルパス検出部３１の存在する他の装置から、従来技術による検出結果を入力すればよい。

図９において、制約ファイル出力部１５は、図１に示したマルチサイクルパス制約ファイル３を、検証パタン検出パス出力部３２に出力する。検証パタン検出パス出力部３２は、公知マルチサイクルパス検出部３１で検出されたマルチサイクルパス制約ファイルと、制約ファイル出力部１５から入力されたマルチサイクルパス制約ファイル３との差分を出力する。

次に、マルチサイクルパス検出装置３０の動作を説明する。
図１０は、マルチサイクルパス検出装置３０の動作を示すフローチャートである。図１０のフローチャートのうち、Ｓ１０〜Ｓ１７は、実施の形態１のフローチャート（図２）と同じ動作のため、説明を省略する。

マルチサイクルパス検出装置３０で出力されるマルチサイクルパス制約ファイル３の作成方法は、実施の形態１と全く同じ動作のため、説明を省略する。論理検証部１１〜制約ファイル出力部１５の動作と並行して、公知マルチサイクルパス検出部３１がＲＴＬ１を入力し、ユーザ検証パタン２を用いない従来技術によってマルチサイクルパス検出を行う（ステップＳ３１）。公知マルチサイクルパス検出部３１の用いる従来技術の説明は省略する。

次に、検証パタン検出パス出力部３２は、ステップＳ３１で出力された従来技術で検出されたマルチサイクルパス制約ファイルと、ステップＳ１７で出力されたマルチサイクルパス制約ファイル３との差分を出力する（ステップＳ３２）。その差分ファイル（検証パタン検出マルチサイクルパス制約ファイル３３）は、ユーザ検証パタン２を入力することで知り得たパスのみ表示されているため、設計者がこの差分ファイルを確認する。そして問題のないパスだけをファイルに残す（ステップＳ３３）。

最後に、その問題のないパスを、ステップＳ３１で出力された従来マルチサイクルパス制約ファイルに追加することで、最終的なマルチサイクルパス制約ファイルとする（ステップＳ３４）。

以上のように、実施の形態３のマルチサイクルパス検出装置３０によれば、ユーザ検証パタン２を用いない、従来技術のマルチサイクルパス検出との差分を取る。この差分によって、ユーザもしくは設計者が、容易にユーザ検証パタン２依存のマルチサイクルパスを容易に確認できるので、仮に設計の途中等でユーザ検証パタン２が不足していても、誤ってマルチサイクルパス設定をしてしまうというリスクを低減できる。

実施の形態４．
図１１、図１２を参照して実施の形態４のマルチサイクルパス検出装置４０を説明する。実施の形態４は、マルチサイクルパスを確認するパスをＬｏｗ−Ｖｔｈセル（Ｌｏｗ Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ Ｃｅｌｌ；低閾値電圧セル）を使用しているパスに限定することで、マルチサイクルパスの検出処理時間を短くする実施の形態である。

図１１は、マルチサイクルパス検出装置４０の構成図である。マルチサイクルパス検出装置４０は、実施の形態１のマルチサイクルパス検出装置１０に対して、Ｌｏｗ−Ｖｔｈセル抽出部４１（使用パス抽出部の一例）、始点終点限定部４２を追加した構成である。それ以外は実施の形態１のマルチサイクルパス検出装置１０と同じであるため、同じものについて説明を省略する。

Ｌｏｗ−Ｖｔｈセル抽出部４１は、ネットリスト１においてＬｏｗ−Ｖｔｈセルを抽出する。始点終点限定部４２は、Ｌｏｗ−Ｖｔｈセルがあるパスの始点と終点だけに限定するためのものである。

次に、マルチサイクルパス検出装置４０の動作を説明する。
図１２は、マルチサイクルパス検出装置４０の動作を示すフローチャートである。該フローチャートのうち、Ｓ１０、Ｓ１１、Ｓ１３、Ｓ１４、Ｓ１５、Ｓ１７は、実施の形態１の図２のフローチャートと同じ動作のため、ここでは説明を省略する。

先ず、ステップＳ１０とステップＳ１１は、実施の形態１と同じ動作のため、説明を省略する。
上記動作と並行して、Ｌｏｗ−Ｖｔｈセル抽出部４１がネットリスト１を入力し、Ｌｏｗ−Ｖｔｈセルを使用している、もしくは任意の数以上使用しているパスを抽出する（ステップＳ４１）。ここでは、セル自体を抽出するため、入力はＲＴＬ１ではなくネットリスト１でなければならないが、Ｌｏｗ−Ｖｔｈセル使用パス抽出後に、パスの情報をネットリスト情報からＲＴＬ情報に変換する作業は公知技術であるため、ここでは説明を省略する。また、この入力したネットリスト１は、より最終形態に近いレイアウトでのネットリストが好ましい。パスの情報をネットリスト情報からＲＴＬ情報に変換するのは、以下の理由による。一般的に図１２のＳ１１の論理検証はネットリストでは時間がかかる。よって図１２では、ＲＴＬで論理検証（Ｓ１１）を実施することとしている。つまりＳ１１の結果はＲＴＬ上での情報であり、Ｓ４２の結果はネットリスト上での情報であるため、Ｓ４２の情報をＲＴＬ上での情報に置き換えてＳ４３を実施する必要があるためである。Ｓ１１の論理検証をネットリストで実施する場合には、ＲＴＬ情報に変換する必要はない。

次に、始点終点限定部４２で、Ｌｏｗ−Ｖｔｈセル使用パスの始点終点を抽出する（ステップＳ４１）。始点終点限定部４２は、始点終点データ比較部１２に、その情報（Ｌｏｗ−Ｖｔｈセル使用パスの始点終点の情報）を出力し、始点終点を「Ｌｏｗ−Ｖｔｈセル使用パスの始点ＦＦ終点ＦＦ」に限定する（ステップＳ４１）。実施の形態１の図２のフローチャートのＳ１２との違いは、始点終点データ比較部１２が始点終点限定部４２の情報に基づき、始点ＦＦと終点ＦＦを、対象回路の全ＦＦではなく、前記のように限定しただけで、それ以外の動作は同一である。

その後の動作は、基本的に実施の形態１と同じであるが、ステップＳ４４において、全ＦＦではなく、前記のように限定されたＦＦだけを確認すれば良い点だけが異なる。

以上のように、実施の形態４のマルチサイクルパス検出装置４０によれば、マルチサイクルパス検出をＬｏｗ−Ｖｔｈセル使用パスだけに限定したため、実施の形態１よりも検出処理時間を短縮することが可能となる。また、タイミングの厳しいＬｏｗ−Ｖｔｈセル使用パスについてマルチサイクルパスを設定することで、Ｌｏｗ−ＶｔｈセルをＨｉｇｈ−Ｖｔｈセルに置き換えることが可能となる。これによって、近年プロセス微細化で課題になっている、リーク電流を抑えることも可能となる。

実施の形態５．
図１３、図１４を参照して、実施の形態５を説明する。実施の形態５は、以上の実施の形態１〜４のマルチサイクルパス検出装置１０〜４０をコンピュータで実現する場合の、実施の形態である。マルチサイクルパス検出装置１０〜４０をコンピュータで実現する場合、いずれも同様であるので、マルチサイクルパス検出装置１０を代表として説明する。

図１３は、コンピュータであるマルチサイクルパス検出装置１０の外観の一例を示す図である。
図１４は、マルチサイクルパス検出装置１０のハードウェア資源の一例を示す図である。

外観を示す図１３において、マルチサイクルパス検出装置１０は、システムユニット８３０、ＣＲＴ（Ｃａｔｈｏｄｅ・Ｒａｙ・Ｔｕｂｅ）やＬＣＤ（液晶）の表示画面を有する表示装置８１３、キーボード８１４（Ｋｅｙ・Ｂｏａｒｄ：Ｋ／Ｂ）、マウス８１５、コンパクトディスク装置８１８（ＣＤＤ：Ｃｏｍｐａｃｔ Ｄｉｓｋ Ｄｒｉｖｅ）などのハードウェア資源を備える。そして、これらはケーブルや信号線で接続されている。システムユニット８３０はネットワークに接続している。

また、ハードウェア資源を示す図１４において、マルチサイクルパス検出装置１０は、プログラムを実行するＣＰＵ８１０（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を備えている。ＣＰＵ８１０は、バス８２５を介してＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）８１１、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）８１２、表示装置８１３、キーボード８１４、マウス８１５、通信ボード８１６、ＣＤＤ８１８、磁気ディスク装置８２０と接続され、これらのハードウェアデバイスを制御する。磁気ディスク装置８２０の代わりに、光ディスク装置、フラッシュメモリなどの記憶装置でもよい。

ＲＡＭ８１２は、揮発性メモリの一例である。ＲＯＭ８１１、ＣＤＤ８１８、磁気ディスク装置８２０等の記憶媒体は、不揮発性メモリの一例である。これらは、「記憶装置」あるいは記憶部、格納部、バッファの一例である。通信ボード８１６、キーボード８１４などは、入力部、入力装置の一例である。また、通信ボード８１６、表示装置８１３などは、出力部、出力装置の一例である。通信ボード８１６は、ネットワークに接続されている。

磁気ディスク装置８２０には、オペレーティングシステム８２１（ＯＳ）、ウィンドウシステム８２２、プログラム群８２３、ファイル群８２４が記憶されている。プログラム群８２３のプログラムは、ＣＰＵ８１０、オペレーティングシステム８２１、ウィンドウシステム８２２により実行される。

上記プログラム群８２３には、以上の実施の形態の説明において「〜部」として説明した機能を実行するプログラムが記憶されている。プログラムは、ＣＰＵ８１０により読み出され実行される。

ファイル群８２４には、以上の実施の形態の説明において、「〜の判定結果」、「〜の算出結果」、「〜の抽出結果」、「〜の生成結果」、「〜の処理結果」として説明した情報や、「マルチサイクルパス制約ファイル３」、「検証パタン検出マルチサイクルパス制約ファイル３３」や、データや信号値や変数値やパラメータなどが、「〜ファイル」や「〜データベース」の各項目として記憶されている。「〜ファイル」や「〜データベース」は、ディスクやメモリなどの記録媒体に記憶される。ディスクやメモリなどの記憶媒体に記憶された情報やデータや信号値や変数値やパラメータは、読み書き回路を介してＣＰＵ８１０によりメインメモリやキャッシュメモリに読み出され、抽出・検索・参照・比較・演算・計算・処理・出力・印刷・表示などのＣＰＵの動作に用いられる。抽出・検索・参照・比較・演算・計算・処理・出力・印刷・表示のＣＰＵの動作の間、情報やデータや信号値や変数値やパラメータは、メインメモリやキャッシュメモリやバッファメモリに一時的に記憶される。

また、以上に述べた実施の形態の説明において、データや信号値は、ＲＡＭ８１２のメモリ、ＣＤＤ８１８のコンパクトディスク、磁気ディスク装置８２０の磁気ディスク、その他光ディスク、ミニディスク、ＤＶＤ（Ｄｉｇｉｔａｌ・Ｖｅｒｓａｔｉｌｅ・Ｄｉｓｋ）等の記録媒体に記録される。また、データや信号は、バス８２５や信号線やケーブルその他の伝送媒体によりオンライン伝送される。

また、以上の実施の形態の説明において、「〜部」として説明したものは、「〜手段」であってもよく、また、「〜ステップ」、「〜手順」、「〜処理」であってもよい。すなわち、「〜部」として説明したものは、ソフトウェアのみ、或いは、ソフトウェアとハードウェアとの組み合わせ、さらには、ファームウェアとの組み合わせで実施されても構わない。ファームウェアとソフトウェアは、プログラムとして、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスク、ＤＶＤ等の記録媒体に記憶される。プログラムはＣＰＵ８１０により読み出され、ＣＰＵ８１０により実行される。すなわち、プログラムは、以上に述べた「〜部」としてコンピュータを機能させるものである。あるいは、以上に述べた「〜部」の手順や方法をコンピュータに実行させるものである。

以上の実施の形態では、マルチサイクルパス検出装置を説明したが、マルチサイクルパス検出装置１０の動作を、コンピュータに実行させるためのマルチサイクルパス検出プログラムとしても把握できることは以上の説明から明らかである。また、マルチサイクルパス検出装置１０の動作を、マルチサイクルパス検出方法として把握できることも以上の説明から明らかである。

（１）以上の実施の形態によれば、ユーザ検証パタン２を入力し、マルチサイクルパスを検出するようにしたため、設計者の手を煩わすことなく、容易にマルチサイクルパスを検出することが可能となる。また、ユーザ検証パタン２を入力することで、従来の回路構造解析だけで検出していた手法では検出出来ない実使用特有のマルチサイクルパスを検出出来るとともに、従来よりも検出処理時間を短縮することが可能となる。
（２）また、実施の形態２で述べたように、ＦＦ単体でのデータ変化を見ることにより、処理時間に最も影響のある接続情報を極力探索しないで良い構成にした。このため、マルチサイクルパス検出効果を落とすことなく、検出処理時間を短縮することが可能となる。（３）また、実施の形態３で述べたように、ユーザ検証パタン２を用いない従来技術のマルチサイクルパス検出との差分を取ることで、ユーザもしくは設計者が容易にユーザ検証パタン２依存のマルチサイクルパスを容易に確認できるようにした。このため、仮に設計の途中等でユーザ検証パタン２が不足していても、誤ってマルチサイクルパス設定をしてしまうというリスクを低減することが可能となる。
（４）また、実施の形態４で述べたように、マルチサイクルパス検出をＬｏｗ−Ｖｔｈセル使用パスだけに限定した。このため、実施の形態１よりも検出処理時間を短縮することが可能となる。また、タイミングの厳しいＬｏｗ−Ｖｔｈセル使用パスについてマルチサイクルパスを設定することで、Ｌｏｗ−ＶｔｈセルをＨｉｇｈ−Ｖｔｈセルに置き換えることが可能となり、近年プロセス微細化で課題となっているリーク電流を抑えることも可能となる。

以上の実施の形態では以下のマルチサイクルパス検出装置を説明した。
半導体集積回路の回路仕様を記述したＲＴＬもしくは回路構成要素の相互関係を示すネットリストと、任意の検証パタンとを基に、論理検証を実行する論理検証手段と、対象回路全パスの始点と終点の値の比較を行う始点終点データ比較手段と、検証パタンにより得られた始点終点データ比較手段の結果のうち、各々のパスにおいて最もデータ変化が多いサイクルを抽出するデータ幅最小値抽出手段と、データ幅最小値抽出手段の結果が任意の値以上の場合にその値をマルチサイクル設定値とするマルチサイクル数決定手段と、前記始点終点とマルチサイクル設定値を記載したファイルを出力する制約ファイル出力手段とを備えたマルチサイクルパス検出装置。

以上の実施の形態では以下のマルチサイクルパス検出装置を説明した。
半導体集積回路の回路仕様を記述したＲＴＬ、もしくは回路構成要素の相互関係を示すネットリストと、任意の検証パタンを基に論理検証を実行する論理検証手段と、対象回路の全フリップフロップの入力と出力を比較するフリップフロップ入出力データ比較手段と、前記検証パタンにより得られた前記フリップフロップ入出力データ比較手段の結果のうち最もデータ変化が多いサイクルを抽出するデータ幅最小値抽出手段と、前記データ幅最小値抽出手段の結果と任意の値以上の値をマルチサイクル設定値とするマルチサイクル数決定手段と、前記フリップフロップの接続先（もしくは接続元）フリップフロップの前記フリップフロップ入出力データ比較手段との結果を比較する接続フリップフロップ入出力データ比較手段と、前記フリップフロップと前記接続フリップフロップ各々のデータ変化を比較する前後フリップフロックデータ変化比較手段と、前記フリップフロップと前記接続フリップフロップとマルチサイクル設定値を記載したファイルを出力する制約ファイル出力手段とを備えたマルチサイクルパス検出装置。

以上の実施の形態では以下のマルチサイクルパス検出装置を説明した。
検証パタンを用いない従来の検出方法である公知マルチサイクルパス検出手段と、
上記のマルチサイクルパス検出装置１０で検出したマルチサイクルパス結果と前記公知マルチサイクルパス検出手段で検出したマルチサイクルパス結果の差分を出力する検証パタン検出パス出力手段とを備えた装置。

以上の実施の形態では以下のマルチサイクルパス検出装置を説明した。
Ｌｏｗ−Ｖｔｈセルを使用しているパスを抽出するＬｏｗ−Ｖｔｈセル抽出手段と、そのパスのみをマルチサイクルパス検出の対象とする始点終点限定手段とを備えたマルチサイクルパス検出装置。

１ ＲＴＬ、２ ユーザ検証パタン、３ マルチサイクルパス制約ファイル、１０，２０，３０，４０ マルチサイクルパス検出装置、１１ 論理検証部、１２ 始点終点データ比較部、１３ データ幅最小値抽出部、１４ マルチサイクル数決定部、１５ 制約ファイル出力部、２１ ＦＦ入出力データ比較部、２２ 接続ＦＦ入出力データ比較部、２３ 前後ＦＦデータ変化比較部、３１ 公知マルチサイクルパス検出部、３２ 検証パタン検出パス出力部、３３ 検証パタン検出マルチサイクルパス制約ファイル、４１ Ｌｏｗ−Ｖｔｈセル抽出部、４２ 始点終点限定部。

Claims (9)

1. クロック信号に基づき動作する半導体集積回路の回路仕様を記述したＲＴＬ（Ｒｅｇｉｓｔｅｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ）データと、前記半導体集積回路の回路構成要素の相互関係を示すネットリストとのいずれかと、ＲＴＬシミュレーションで使用された検証パタンを示すユーザ検証パタンとを基に、論理検証を実行する論理検証部と、
   前記論理検証部による論理検証の結果に基づいて、前記半導体集積回路の含むパスを特定パスとして特定し、かつ、前記特定パスの始点のデータ値と、前記特定パスの終点のデータ値との比較を行う始点終点データ比較部と、
   前記特定パスを伝搬する０と１とのいずれかのデータであって前記クロック信号のサイクル数をデータ幅とするデータを対象として、前記始点終点データ比較部によるデータ比較結果に基づいて、最も小さい前記サイクル数を示すデータ幅最小値を抽出するデータ幅最小値抽出部と、
   前記データ幅最小値抽出部によって抽出された前記データ幅最小値に応じて、前記特定パスにおけるマルチサイクル数を決定するマルチサイクル数決定部と
   を備えたことを特徴とするマルチサイクルパス検出装置。
2. 前記始点終点データ比較部は、
   接続元となる第１フリップフロップ回路と、前記第１フリップフロップ回路の接続先となる第２フリップフロップ回路とを結ぶパスを、前記特定パスとして特定することを特徴とする請求項１記載のマルチサイクルパス検出装置。
3. 前記始点終点データ比較部は、
   前記特定パスの始点のデータ値と、前記特定パスの終点のデータ値との比較を行う場合に、
   前記第１フリップフロップ回路の入力データを前記始点のデータとすると共に前記第２フリップフロップ回路の入力データを前記終点のデータ値とする比較と、
   前記第１フリップフロップ回路の出力データを前記始点のデータとすると共に前記第２フリップフロップ回路の出力データを前記終点のデータ値とする比較と、
   前記第１フリップフロップ回路の出力データを前記始点のデータとすると共に前記第２フリップフロップ回路の入力データを前記終点のデータ値とする比較と、
   前記第１フリップフロップ回路の入力データを前記始点のデータとすると共に前記第２フリップフロップ回路の出力データを前記終点のデータ値とする比較と
   のいずれかの比較を行うことを特徴とする請求項２記載のマルチサイクルパス検出装置。
4. 前記マルチサイクルパス検出装置は、さらに、
   Ｌｏｗ−Ｖｔｈセルを使用しているパスを示す使用パスを抽出する使用パス抽出部を備え、
   前記始点終点データ比較部は、
   前記使用パス抽出部によって抽出された前記使用パスのなかから、前記特定パスを特定することを特徴とする請求項１〜３のいずれかに記載のマルチサイクルパス検出装置。
5. 前記マルチサイクルパス検出装置は、さらに、
   前記ユーザ検証パタンを使用することなくマルチサイクルパスを検出する検証パタン不使用検出装置によって検出されたマルチサイクルパスの検出結果と、前記マルチサイクル数決定部の決定結果との差分を示す差分情報を生成する差分生成部を備えたことを特徴とする請求項１〜４のいずれかに記載のマルチサイクルパス検出装置。
6. クロック信号に基づき動作する半導体集積回路の回路仕様を記述したＲＴＬ（Ｒｅｇｉｓｔｅｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ）データと、前記半導体集積回路の回路構成要素の相互関係を示すネットリストとのいずれかと、ＲＴＬシミュレーションで使用された検証パタンを示すユーザ検証パタンとを基に、論理検証を実行する論理検証部と、
   前記論理検証部による論理検証の結果に基づいて、前記半導体集積回路のフリップフロップ回路を特定フリップフロップ回路として特定し、特定された前記特定フリップフロップ回路の入力データと出力データとを比較するフリップフロップ入出力データ比較部と、
   前記特定フリップフロップ回路に入力して出力される０と１とのいずれかのデータであって前記クロック信号のサイクル数をデータ幅とするデータを対象として、前記フリップフロップ入出力データ比較部によるデータ比較結果に基づいて、最も小さい前記サイクル数を示すデータ幅最小値を抽出するデータ幅最小値抽出部と、
   前記データ幅最小値抽出部によって抽出されたデータ幅最小値が所定の値以上の場合に、前記フリップフロップ入出力データ比較部によって特定された前記特定フリップフロップ回路の接続先と接続元とのいずれかのフリップフロップ回路を示す接続フリップフロップ回路を前記論理検証部の検証結果に基づき特定し、特定された前記接続フリップフロップ回路の入力データと出力データとを比較する接続フリップフロップ入出力データ比較部と、
   前記フリップフロップ入出力データ比較部による前記特定フリップフロップ回路のデータ比較結果を示す第１比較結果と、前記接続フリップフロップ入出力データ比較部による前記接続フリップフロップ回路のデータ比較結果を示す第２比較結果とを比較し、前記第１比較結果と前記第２比較結果との比較の結果に応じて、前記特定フリップフロップ回路と前記接続フリップフロップ回路とを結ぶパスのマルチサイクル数を決定する前後フリップフロップデータ変化比較部と
   を備えたことを特徴とするマルチサイクルパス検出装置。
7. 前記マルチサイクルパス検出装置は、さらに、
   前記データ幅最小値抽出部によって抽出された前記データ幅最小値に応じて、前記特定フリップフロップ回路におけるマルチサイクル数を決定するマルチサイクル数決定部を備え、
   前記前後フリップフロップデータ変化比較部は、
   前記第１比較結果と前記第２比較結果との比較の結果を同一と判定した場合に、前記マルチサイクル数決定部によって決定された前記特定フリップフロップ回路におけるマルチサイクル数を、前記特定フリップフロップ回路と前記接続フリップフロップ回路とを結ぶパスのマルチサイクル数として決定することを特徴とする請求項６記載のマルチサイクルパス検出装置。
8. コンピュータを、
   クロック信号に基づき動作する半導体集積回路の回路仕様を記述したＲＴＬ（Ｒｅｇｉｓｔｅｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ）データと、前記半導体集積回路の回路構成要素の相互関係を示すネットリストとのいずれかと、ＲＴＬシミュレーションで使用された検証パタンを示すユーザ検証パタンとを基に、論理検証を実行する論理検証部、
   前記論理検証部による論理検証の結果に基づいて、前記半導体集積回路の含むパスを特定パスとして特定し、かつ、前記特定パスの始点のデータ値と、前記特定パスの終点のデータ値との比較を行う始点終点データ比較部、
   前記特定パスを伝搬する０と１とのいずれかのデータであって前記クロック信号のサイクル数をデータ幅とするデータを対象として、前記始点終点データ比較部によるデータ比較結果に基づいて、最も小さい前記サイクル数を示すデータ幅最小値を抽出するデータ幅最小値抽出部、
   前記データ幅最小値抽出部によって抽出された前記データ幅最小値に応じて、前記特定パスにおけるマルチサイクル数を決定するマルチサイクル数決定部、
   として機能させるためのマルチサイクルパス検出プログラム。
9. コンピュータを、
   クロック信号に基づき動作する半導体集積回路の回路仕様を記述したＲＴＬ（Ｒｅｇｉｓｔｅｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ）データと、前記半導体集積回路の回路構成要素の相互関係を示すネットリストとのいずれかと、ＲＴＬシミュレーションで使用された検証パタンを示すユーザ検証パタンとを基に、論理検証を実行する論理検証部、
   前記論理検証部による論理検証の結果に基づいて、前記半導体集積回路のフリップフロップ回路を特定フリップフロップ回路として特定し、特定された前記特定フリップフロップ回路の入力データと出力データとを比較するフリップフロップ入出力データ比較部、
   前記特定フリップフロップ回路に入力して出力される０と１とのいずれかのデータであって前記クロック信号のサイクル数をデータ幅とするデータを対象として、前記フリップフロップ入出力データ比較部によるデータ比較結果に基づいて、最も小さい前記サイクル数を示すデータ幅最小値を抽出するデータ幅最小値抽出部、
   前記データ幅最小値抽出部によって抽出されたデータ幅最小値が所定の値以上の場合に、前記フリップフロップ入出力データ比較部によって特定された前記特定フリップフロップ回路の接続先と接続元とのいずれかのフリップフロップ回路を示す接続フリップフロップ回路を前記論理検証部の検証結果に基づき特定し、特定された前記接続フリップフロップ回路の入力データと出力データとを比較する接続フリップフロップ入出力データ比較部、
   前記フリップフロップ入出力データ比較部による前記特定フリップフロップ回路のデータ比較結果を示す第１比較結果と、前記接続フリップフロップ入出力データ比較部による前記接続フリップフロップ回路のデータ比較結果を示す第２比較結果とを比較し、前記第１比較結果と前記第２比較結果との比較の結果に応じて、前記特定フリップフロップ回路と前記接続フリップフロップ回路とを結ぶパスのマルチサイクル数を決定する前後フリップフロップデータ変化比較部、
   として機能させるためのマルチサイクルパス検出プログラム。

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