JP2012212026A

JP2012212026A - Liquid crystal control device

Info

Publication number: JP2012212026A
Application number: JP2011077618A
Authority: JP
Inventors: Yasuhiro Ban; 泰浩伴
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2011-03-31
Filing date: 2011-03-31
Publication date: 2012-11-01

Abstract

PROBLEM TO BE SOLVED: To achieve a gradation display with an inexpensive structure in a liquid crystal display device.SOLUTION: The liquid crystal control device which achieves a gradation display with an inexpensive structure having reduced ROM and RAM capacities: sequentially acquires binary display data of a frame buffer RAM 204; sets the display data at any one of N bits of each pixel of a RAM 105 for display with a display data port 207 and transmits the display data at two gradations (white or black); outputs a switch flag port 208 which is a switch flag of an intermediate gradation color; inputs the data to any one of N bits of each pixel different from that of the display data port 207; transmits and combines the binary image data with the two gradations (intermediate gradation color or white) which has been acquired from a RAM 203 to a part of one frame (one screen) from the second output port as data for intermediate gradation color; and enables the display with three gradations (white, black and intermediate gradation color) according to the set value of a gradation pallet table.

Description

本発明は、家電機器、設備機器に搭載されるドットマトリクス液晶制御装置に関するものである。 The present invention relates to a dot matrix liquid crystal control device mounted on home appliances and equipment.

従来のドットマトリクス液晶を制御する液晶駆動装置として、特許文献１が示されている。 As a liquid crystal driving device for controlling a conventional dot matrix liquid crystal, Patent Document 1 is shown.

特許文献１の液晶駆動装置は、まず、ＲＯＭに１ドット１ビットの白黒の画像データを記憶し、前記画像データを読み出して、画面単位で画像データをＤＲＡＭに書き込み、ドットマトリクス液晶の液晶素子を駆動するＬＣＤドライバへ信号出力するＬＣＤコントローラを備えた液晶駆動装置を構成する。 The liquid crystal driving device of Patent Document 1 first stores 1 dot 1 bit monochrome image data in a ROM, reads the image data, writes the image data to a DRAM in screen units, and sets a liquid crystal element of a dot matrix liquid crystal. A liquid crystal driving device including an LCD controller that outputs a signal to a driving LCD driver is configured.

さらに、ＬＣＤコントローラにＲＯＭから取得した各ドットの１ビットの画像データをＮビットに拡張するＮ個のアンド回路で構成したデータ色拡張部と階調表示する為のパレットを備えることにより、ＲＯＭに格納した１ドット１ビットの白黒の画像データを、１ドット毎に２のＮ乗の階調表示（または色数表示）に変換するＮ個のアンド回路の一方に入力する。 Further, the LCD controller is provided with a data color expansion unit composed of N AND circuits for expanding 1-bit image data of each dot acquired from the ROM to N bits and a palette for gradation display. The stored 1-dot 1-bit black and white image data is input to one of N AND circuits that convert 2 dots to N-th gradation display (or color display) for each dot.

同時にＣＰＵよりもう１方に制御信号を入力し、１ドット１ビットから１ドットＮビット（２のＮ乗階調）のデータに変換してＤＲＡＭに格納し、パレット設定に応じた階調表示を行うようにし、ＲＯＭに格納するデータ量を減らし、ＲＯＭ容量を小型化、低コスト化を実現している。 At the same time, a control signal is input from the CPU to the other side, converted from 1 dot 1 bit to 1 dot N bits (2 to the Nth power gradation), stored in DRAM, and displayed in gradation according to the palette setting. As a result, the amount of data stored in the ROM is reduced, and the ROM capacity is reduced in size and cost.

また、非特許文献１の液晶コントーラは、ＬＣＤドライバと一体化したＩＣとなっており、ＬＣＤコントローラの階調パレットテーブルは、１ピクセル５ビットで形成され、３２階調のグレースケール表示を可能としている。また各階調のグレー表示は、階調パレットテーブルの設定値によってＬＣＤドライバの出力レベルを任意に設定させる。 In addition, the liquid crystal controller of Non-Patent Document 1 is an IC integrated with an LCD driver, and the gradation palette table of the LCD controller is formed of 5 bits per pixel, enabling 32 gradation gray scale display. Yes. The gray display of each gradation allows the output level of the LCD driver to be arbitrarily set according to the setting value of the gradation palette table.

特開２０００−１３７４６６号公報JP 2000-137466 A

ＮＯＶＡＴＥＫ社ＮＴ７５５３Ｅ＿Ｖ３．０ＤａｔａＳｈｅｅｔＰ３２−Ｐ３４NOVATEK NT7553E_V3.0 DataSheetP32-P34

前記従来の構成では、１ピクセル１ビットの画像データをＲＯＭに記憶し、ＮビットのＡＮＤ回路で構成されたデータ拡張部により、２のＮ乗階調にデータ拡張することで、ＲＯＭに記憶するデータ容量を小型化し、ＲＯＭ容量の低減を行い、コスト低減をすることが可能となる。 In the conventional configuration, 1-bit 1-bit image data is stored in the ROM, and the data is expanded to 2 N gray scales by the data expansion unit configured by an N-bit AND circuit, and stored in the ROM. The data capacity can be reduced, the ROM capacity can be reduced, and the cost can be reduced.

しかしながら、Ｎビット幅に拡張した画像データを記憶するＤＲＡＭの容量は削減できない為、大きな容量のＤＲＡＭを設ける必要があり、コストが増加してしまう問題があった。 However, since the capacity of a DRAM that stores image data expanded to an N-bit width cannot be reduced, it is necessary to provide a large capacity DRAM, which increases the cost.

また、非特許文献１のようなＬＣＤコントローラを使用する場合、数ＫＢ〜数十ＫＢ程度のＲＡＭ内蔵の１チップ構成のマイクロコンピュータ（以下、マイコン）において、前記ＲＡＭに１フレームの画像データを格納するフレームバッファＲＡＭを構成すると、必要なフレームバッファサイズは、フレームサイズ：（縦ドット×横ドット）×Ｎビット（２の５乗階調）／８［Ｂｙｔｅ］となる。 In addition, when using an LCD controller as in Non-Patent Document 1, one frame of image data is stored in the RAM in a one-chip microcomputer (hereinafter referred to as a microcomputer) having a RAM of about several KB to several tens of KB. If the frame buffer RAM is configured, the required frame buffer size is frame size: (vertical dot × horizontal dot) × N bits (2 to the 5th gradation) / 8 [Byte].

そのため、液晶制御に必要な階調表示が何階調であっても（２階調、４階調であっても）、液晶コントーラの表示用ＲＡＭの階調サイズ（この場合、１ピクセル５ビットの３２階調サイズで固定）のフレームバッファＲＡＭを用意する必要があり、１チップのマイコンの内蔵ＲＡＭを大きくする必要があり、コストが高くなるという課題があった。 Therefore, no matter how many gradations are necessary for liquid crystal control (2 gradations, 4 gradations), the gradation size of the display RAM of the liquid crystal controller (in this case, 5 bits per pixel) Therefore, there is a problem that the cost is increased because it is necessary to prepare a built-in RAM of a one-chip microcomputer.

本発明は、１チップのマイコンの内蔵ＲＡＭでフレームバッファＲＡＭを構成する場合において、液晶コントーラの表示用ＲＡＭの階調サイズに影響されずに、階調表示を実現すると共にＲＯＭ容量とフレームバッファＲＡＭ容量を小型化し、低コストの液晶制御装置を実現することを目的とする。 In the case where the frame buffer RAM is constituted by a built-in RAM of a one-chip microcomputer, the present invention realizes gradation display without being affected by the gradation size of the display RAM of the liquid crystal controller, and has a ROM capacity and a frame buffer RAM. The purpose is to realize a low-cost liquid crystal control device with a reduced capacity.

ドットマトリクス液晶を駆動するＬＣＤドライバと、ＬＣＤドライバへピクセル毎に表示データを出力し、前記ドットマトリクス液晶表示を制御するＬＣＤコントローラと、前記ＬＣＤコントローラに備え、２のＮ乗階調を出力する為に備えた１ピクセルＮビットで構成する表示用ＲＡＭと、表示用ＲＡＭに記憶されたピクセル毎の表示データを、前記ＬＣＤドライバを制御する出力レベルに変換する階調パレットテーブルと、前記ＬＣＤコントローラと１バイト単位のバス幅で構成された第１の出力ポートを介して接続され、前記ドットマトリクス液晶に表示する表示データを生成するＣＰＵを備えたマイコンと、前記マイコンに備え、黒又は白と中間階調又は白（黒）の１ピクセル１ビットで表す１フレーム（１画面）の表示データを格納するフレームバッファＲＡＭと、前記フレームバッファＲＡＭの表示データを順次取得し、１回のデータ送信で送られるピクセル数に対応する本数の第２の出力ポートと、上記いずれの１ビットの意味かを切り替えるフラグ出力である第３の出力ポートを備え、前記第２の出力ポートの各出力線は、前記表示用ＲＡＭの各ピクセルのＮビットのいずれかに表示データが入力されるように、第１の出力ポートの中の（Ｎビット）本以上の間隔を離した位置の出力線に対し各々ワイヤードＯＲ配線して接続され、前記ＣＰＵが前記フレームバッファＲＡＭから表示データを取得し、第２の出力ポートから連続したピクセルの表示データが出力されると、１ビット表示データがＮビット幅に拡張されて液晶コントーラの表示用ＲＡＭに入力され、前記階調パレットテーブルは、前記第２の出力ポートまたは第３の出力ポートのデータに応じて、少なくとも３値（３階調）のデータにデータ変換するように設定され、前記第２の出力ポート又は第３の出力ポートで設定されるビットを含むＮビットデータに基づいてデータ変換する液晶制御装置を構成したものである。 An LCD driver for driving a dot matrix liquid crystal, display data for each pixel to the LCD driver, an LCD controller for controlling the dot matrix liquid crystal display, and an LCD controller for outputting 2 N gradations A display RAM comprising 1 pixel N bits, a gradation palette table for converting display data for each pixel stored in the display RAM into an output level for controlling the LCD driver, and the LCD controller. A microcomputer provided with a CPU that generates display data to be displayed on the dot matrix liquid crystal, connected via a first output port configured with a bus width of 1 byte unit, and black or white and intermediate Display data of 1 frame (1 screen) expressed by 1 pixel 1 bit of gradation or white (black) The frame buffer RAM, the display data of the frame buffer RAM, and the number of second output ports corresponding to the number of pixels sent in one data transmission, and the meaning of any one bit are switched. A third output port that is a flag output, and each output line of the second output port has a first output so that display data is input to one of N bits of each pixel of the display RAM. Wired OR wiring is connected to each of the output lines at intervals of (N bits) or more in the output port, and the CPU acquires display data from the frame buffer RAM, and the second output port When the display data of continuous pixels is output from 1-bit, the 1-bit display data is expanded to N-bit width and input to the display RAM of the liquid crystal controller. The gradation palette table is set to convert data into at least ternary (three gradations) data according to the data of the second output port or the third output port, and the second output port Alternatively, a liquid crystal control device that performs data conversion based on N-bit data including bits set in the third output port is configured.

このように液晶制御装置を構成することで、ＣＰＵがフレームバッファＲＡＭの表示データを順次取得し、１回のデータ送信で送られるピクセル数に対応する本数の第２出力ポートのワイヤードＯＲ配線により、表示用ＲＡＭの各ピクセルのＮビットのいずれかにデータを入力するので、各ピクセルが０か１以上をセットすることができ、２階調（白または黒）表現で表示させることができ、続いて、中間階調の画像データを送信し、いずれの１ビットの意味かを切り替えるフラグ出力である第３の出力ポートのワイヤードＯＲ配線により、各ピクセルのＮビットのいずれかのビットにデータを入力することで、前記第２の出力ポートで入力された値とは異なる１以上の値に変更することができるようになり、入力するフラグビット数と階調パレットテーブルの設定値に応じて、少なくとも３値（３階調）のデータを表現できるようになる。 By configuring the liquid crystal control device in this way, the CPU sequentially obtains the display data of the frame buffer RAM, and by the wired OR wiring of the number of second output ports corresponding to the number of pixels sent by one data transmission, Since data is input to one of the N bits of each pixel of the display RAM, each pixel can be set to 0 or 1 or more, and can be displayed in two gradations (white or black). Then, intermediate grayscale image data is transmitted, and data is input to any one of the N bits of each pixel by the wired OR wiring of the third output port that is a flag output for switching which one bit means By doing so, it becomes possible to change the value to one or more values different from the value input at the second output port. In accordance with the set value of the let-table, it becomes possible to express the data of at least 3 values (3 tones).

本発明によれば、フレームバッファＲＡＭやＲＯＭに格納する表示データを２値（０と１）で表現しても、３階調以上の表示ができるようになり、ＲＯＭ，フレームバッファＲＡＭ容量を抑え、安価な構成で中間階調表示を実現するという効果がある。 According to the present invention, even if the display data stored in the frame buffer RAM or ROM is expressed in binary (0 and 1), it becomes possible to display three or more gradations, and the capacity of the ROM and frame buffer RAM is reduced. In addition, there is an effect of realizing halftone display with an inexpensive configuration.

本発明の実施の形態１における液晶制御装置のシステム構成図1 is a system configuration diagram of a liquid crystal control device according to Embodiment 1 of the present invention. 本発明の実施の形態１における液晶制御装置の機能を示すブロック構成図1 is a block configuration diagram showing functions of a liquid crystal control device according to Embodiment 1 of the present invention. 本発明の実施の形態１における中間階調の表示制御を示すフローチャートFlowchart showing intermediate grayscale display control in Embodiment 1 of the present invention 本発明の実施の形態１におけるポート２による白黒２値の表示データ出力を示す図The figure which shows the display data output of the monochrome binary by the port 2 in Embodiment 1 of this invention 本発明の実施の形態１におけるＬＣＤドライバコントローラＩＣに送信される表示データ（設定値）を示す図The figure which shows the display data (setting value) transmitted to LCD driver controller IC in Embodiment 1 of this invention. 本発明の実施の形態１におけるポート３の切替フラグポートによる白・中間階調２値の表示データ出力を示す図The figure which shows the display data output of the white and intermediate | middle gradation binary value by the switching flag port of the port 3 in Embodiment 1 of this invention. 本発明の実施の形態１におけるＬＣＤドライバコントローラＩＣの階調パレットテーブルの設定値を示す図The figure which shows the setting value of the gradation palette table of LCD driver controller IC in Embodiment 1 of this invention

第１の発明は、ドットマトリクス液晶を駆動するＬＣＤドライバと、ＬＣＤドライバへピクセル毎に表示データを出力し、前記ドットマトリクス液晶表示を制御するＬＣＤコントローラと、前記ＬＣＤコントローラに備え、２のＮ乗階調を出力する為に備えた１ピクセルＮビットで構成する表示用ＲＡＭと、表示用ＲＡＭに記憶されたピクセル毎の表示データを、前記ＬＣＤドライバを制御する出力レベルに変換する階調パレットテーブルと、前記ＬＣＤコントローラと１バイト単位のバス幅で構成された第１の出力ポートを介して接続され、前記ドットマトリクス液晶に表示する表示データを生成するＣＰＵを備えたマイコンと、前記マイコンに備え、黒又は白と中間階調又は白（黒）の１ピクセル１ビットで表す１フレーム（１画面）の表示データを格納するフレームバッファＲＡＭと、前記フレームバッファＲＡＭの表示データを順次取得し、１回のデータ送信で送られるピクセル数に対応する本数の第２の出力ポートと、上記いずれの１ビットの意味かを切り替えるフラグ出力である第３の出力ポートを備え、前記第２の出力ポートの各出力線は、前記表示用ＲＡＭの各ピクセルのＮビットのいずれかに表示データが入力されるように、第１の出力ポートの中の（Ｎビット）本以上の間隔を離した位置の出力線に対し各々ワイヤードＯＲ配線して接続され、前記ＣＰＵが前記フレームバッファＲＡＭから表示データを取得し、第２の出力ポートから連続したピクセルの表示データが出力されると、１ビット表示データがＮビット幅に拡張されて液晶コントーラの表示用ＲＡＭに入力され、前記階調パレットテーブルは、前記第２の出力ポートまたは第３の出力ポートのデータに応じて、少なくとも３値（３階調）のデータにデータ変換するように設定され、前記第２の出力ポート又は第３の出力ポートで設定されるビットを含むＮビットデータに基づいてデータ変換する液晶制御装置を構成したものである。 A first invention is provided with an LCD driver for driving a dot matrix liquid crystal, an LCD controller for outputting display data for each pixel to the LCD driver, and controlling the dot matrix liquid crystal display, and the LCD controller. A display RAM comprising 1 pixel N bits provided for output of gradation, and a gradation palette table for converting display data for each pixel stored in the display RAM into an output level for controlling the LCD driver A microcomputer having a CPU connected to the LCD controller via a first output port having a bus width of 1 byte and generating display data to be displayed on the dot matrix liquid crystal; , One frame (one screen) represented by one bit per pixel of black or white and halftone or white (black) A frame buffer RAM for storing the display data, display data in the frame buffer RAM in order, the number of second output ports corresponding to the number of pixels sent in one data transmission, and any one bit of the above A third output port which is a flag output for switching meaning, and each output line of the second output port is configured such that display data is input to one of N bits of each pixel of the display RAM. , Connected to each of the output lines at a distance of (N bits) or more in the first output port by wired OR wiring, and the CPU acquires display data from the frame buffer RAM, and When the display data of continuous pixels is output from the two output ports, the 1-bit display data is expanded to N-bit width and the display RA of the liquid crystal controller is displayed. And the gradation palette table is set to convert data into at least ternary (three gradations) data according to the data of the second output port or the third output port, and The liquid crystal control device is configured to perform data conversion based on N-bit data including bits set in the second output port or the third output port.

そして、ＣＰＵがフレームバッファＲＡＭの表示データを順次取得し、１回のデータ送信で送られるピクセル数に対応する本数の第２出力ポートのワイヤードＯＲ配線により、表示用ＲＡＭの各ピクセルのＮビットのいずれかにデータを入力するので、各ピクセルが０か１以上をセットすることができ、２階調（白または黒）表現で表示させることができ、続いて中間階調の画像データを送信する時、いずれの１ビットの意味かを切り替えるフラグ出力である第３の出力ポートのワイヤードＯＲ配線により、各ピクセルのＮビットのいずれかのビットにデータを入力することで、前記第２の出力ポートで入力された値とは異なる１以上の値に変更することができるようになり、階調パレットテーブルの設定値に
対応させた、少なくとも３値（３階調）の色を表現できるようになる。 Then, the CPU sequentially acquires the display data of the frame buffer RAM, and N bits of each pixel of the display RAM are obtained by the wired OR wiring of the number of second output ports corresponding to the number of pixels transmitted by one data transmission. Since data is input to either, each pixel can be set to 0 or 1 or more, can be displayed in two gradations (white or black), and then the intermediate gradation image data is transmitted. When the data is input to any one of the N bits of each pixel by the wired OR wiring of the third output port which is a flag output for switching which one bit means, the second output port Can be changed to one or more values different from the values input in step 1, and at least three values (corresponding to the set values in the gradation palette table) It becomes possible to express a color tone).

また、ＲＯＭやフレームバッファＲＡＭには、２値表示データを格納するので、データ容量を抑制でき、安価な構成で、３階調以上の液晶制御装置を実現できるようになる。 In addition, since the binary display data is stored in the ROM or the frame buffer RAM, the data capacity can be suppressed, and a liquid crystal control device having three or more gradations can be realized with an inexpensive configuration.

第２の発明は、第１の発明において、前記フレームバッファＲＡＭの表示データを前記第２の出力ポートより最上位または最下位のピクセルデータから順次送信し、白または黒のデータで１フレーム分の第１の表示データをＬＣＤコントローラへ送信した後、前記ＣＰＵは前記第３の出力ポートからフラグ出力を送信すると共に中間階調と白（または黒）の２値で表現したデータを送信し、前記１フレーム分の第１の表示データの少なくとも一部に中間階調と白（または黒）の２値（２階調）で表現された第２の表示データを送信することで、少なくとも３値（３階調）の表示制御を行うものである。 In a second aspect based on the first aspect, the display data of the frame buffer RAM is sequentially transmitted from the uppermost or lowermost pixel data from the second output port, and one frame worth of white or black data is transmitted. After transmitting the first display data to the LCD controller, the CPU transmits a flag output from the third output port and transmits data expressed by binary values of intermediate gradation and white (or black), By transmitting the second display data expressed in binary (two gradations) of intermediate gradation and white (or black) to at least a part of the first display data for one frame, at least three values ( (3 gradations) display control is performed.

そして、第２の出力ポートより、白また黒で表現される表示データをＬＣＤコントローラに１フレーム分転送し、その後、第３の出力ポートからフラグ出力を送信し、１フレームの一部に中間階調と白（または黒）の２値（２階調）で表現された表示データを送信、上書きすることで、合成した３値（３階調）での表示ができるようになり、部分的に中間階調を表示する液晶制御装置を構成できる。 Then, the display data expressed in white or black is transferred from the second output port to the LCD controller for one frame, and then the flag output is transmitted from the third output port, so that the intermediate floor is part of one frame. By transmitting and overwriting display data expressed in binary (2 gradations) of tone and white (or black), it becomes possible to display the synthesized 3 values (3 gradations). A liquid crystal control device that displays an intermediate gradation can be configured.

第３の発明は、第１の発明において、前記フレームバッファＲＡＭの表示データを前記第２の出力ポートより最上位または最下位のピクセルデータから順次送信し、中間階調と白（または黒）のデータで１フレーム分の第１の表示データをＬＣＤコントローラへ送信した後、前記ＣＰＵは前記第３の出力ポートからフラグ出力を送信すると共に白と黒の２値で表現したデータを送信し、前記１フレーム分の第１の表示データの少なくとも一部に黒と白の２値（２階調）で表現された第２の表示データを送信することで、少なくとも３値（３階調）の表示制御を行うものである。 According to a third aspect, in the first aspect, display data of the frame buffer RAM is sequentially transmitted from the uppermost or lowermost pixel data from the second output port, and intermediate gradation and white (or black) are transmitted. After transmitting the first display data for one frame as data to the LCD controller, the CPU transmits a flag output from the third output port and transmits data represented by binary values of white and black, Display of at least ternary (three gradations) by transmitting second display data expressed in binary values (two gradations) of black and white to at least part of the first display data for one frame Control is performed.

そして、第２の出力ポートより、中間階調と白（または黒）で表現される表示データをＬＣＤコントローラに１フレーム分転送し、その後、第３の出力ポートからフラグ出力を送信し、１フレームの一部に黒または白の２値（２階調）で表現された表示データを送信、上書きすることで、合成した３値（３階調）での表示ができるようになり、部分的に黒（または白）を表示する液晶制御装置を構成できる。 Then, the display data represented by the intermediate gradation and white (or black) is transferred from the second output port to the LCD controller for one frame, and then the flag output is transmitted from the third output port. By transmitting and overwriting display data expressed in binary (2 gradations) of black or white to a part of the image, it becomes possible to display the synthesized 3 values (3 gradations). A liquid crystal control device that displays black (or white) can be configured.

第４の発明は、第１から第３のいずれかの発明において、前記フレームバッファＲＡＭに格納される表示データは、前記ＣＰＵによって取得され、前記フレームバッファＲＡＭの最小アドレスの最上位ビットから順番にビットシフト処理を行い、順次第２の出力ポートに表示データ出力し、１フレーム分の表示データを送信するものである。 In a fourth aspect based on any one of the first to third aspects, display data stored in the frame buffer RAM is acquired by the CPU, and sequentially from the most significant bit of the minimum address of the frame buffer RAM. Bit shift processing is performed, display data is sequentially output to the second output port, and display data for one frame is transmitted.

そして、左上のピクセルの表示データを、フレームバッファＲＡＭの最小アドレスの最上位ビット側から順番に配置し、最小アドレスの最上位ビット側から表示データを送信するように構成すると、前記フレームバッファＲＡＭのアドレス位置を順番にインクリメントしながら表示データを取得し、１フレームデータを左上から右下のピクセルのデータ送信を、少ないビットシフト処理で送信が可能となり、液晶制御装置のデータ転送速度を向上すると共に利用性が向上する。 Then, when the display data of the upper left pixel is arranged in order from the most significant bit side of the minimum address of the frame buffer RAM and the display data is transmitted from the most significant bit side of the minimum address, the frame buffer RAM Display data is acquired while the address position is incremented in order, and one frame data can be transmitted from the upper left to the lower right pixel with a small bit shift process, which improves the data transfer speed of the liquid crystal control device. Usability is improved.

第５の発明は、第１から第３のいずれかの発明において、前記フレームバッファＲＡＭに格納される表示データは、前記ＣＰＵによって取得され、前記フレームバッファＲＡＭの最大アドレスの最下位ビットから順番にビットシフト処理を行い、順次第２の出力ポートに表示データ出力し、１フレーム分の表示データを送信するものである。 In a fifth aspect based on any one of the first to third aspects, the display data stored in the frame buffer RAM is acquired by the CPU, and the least significant bit of the maximum address of the frame buffer RAM is sequentially Bit shift processing is performed, display data is sequentially output to the second output port, and display data for one frame is transmitted.

そして、左上のピクセルの表示データを、フレームバッファＲＡＭの最小アドレスの最上位ビット側から順番に配置し、最大アドレスの最下位ビット側から順番に表示データを送信するように構成すると、前記フレームバッファＲＡＭのアドレス位置を順番にデクリメントしながら表示データを取得し、１フレームデータを右下から左上のピクセルのデータ送信を、少ないビットシフト処理で送信が可能となり、液晶制御装置のデータ転送速度を向上すると共に利用性が向上する。 When the display data of the upper left pixel is arranged in order from the most significant bit side of the minimum address of the frame buffer RAM and the display data is transmitted in order from the least significant bit side of the maximum address, the frame buffer Display data is acquired while decrementing the RAM address position in order, and one frame data can be transmitted from the lower right to the upper left pixel with a small bit shift process, improving the data transfer speed of the liquid crystal control device. In addition, the usability is improved.

以下、本発明の実施の形態について、図面を参照しながら説明する。なお、この実施の形態によって本発明が限定されるものではない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. Note that the present invention is not limited to the embodiments.

（実施の形態１）
図１は本発明の実施の形態１における液晶制御装置のシステム構成図である。図２は液晶制御装置の機能を示すブロック構成図である。図１、図２を用いて本実施の形態１の構成を説明する。 (Embodiment 1)
FIG. 1 is a system configuration diagram of a liquid crystal control device according to Embodiment 1 of the present invention. FIG. 2 is a block diagram showing functions of the liquid crystal control device. The configuration of the first embodiment will be described with reference to FIGS.

図１において、液晶制御装置は、マイコン１０１、ＬＣＤドライバコントローラＩＣ１０２、ＬＣＤ１０３の３つの部品で構成される。 In FIG. 1, the liquid crystal control device is composed of three components: a microcomputer 101, an LCD driver controller IC 102, and an LCD 103.

マイコン１０１はＲＯＭ、ＲＡＭ、ＣＰＵを内蔵する１チップマイコンである。内蔵するＲＡＭの一部に、表示データを一時的に格納するフレームバッファＲＡＭを構成する。 The microcomputer 101 is a one-chip microcomputer incorporating a ROM, a RAM, and a CPU. A frame buffer RAM that temporarily stores display data is configured in a part of the built-in RAM.

マイコン１０１は、ＬＣＤドライバコントローラＩＣ１０２のＬＣＤコントローラ１０４に対し制御信号、制御命令、表示データを送信し、送信された表示データは、ＬＣＤ１０３に表示するデータを格納するＲＡＭである表示用ＲＡＭ１０５に格納される。表示用ＲＡＭ１０５は、ＬＣＤ１０３のフレームサイズ（画面サイズ）×Ｎビット（２のＮ乗階調分）の容量を備える。 The microcomputer 101 transmits a control signal, a control command, and display data to the LCD controller 104 of the LCD driver controller IC 102, and the transmitted display data is stored in a display RAM 105 that is a RAM for storing data to be displayed on the LCD 103. The The display RAM 105 has a capacity of the frame size (screen size) of the LCD 103 × N bits (2 N gradations).

ＬＣＤコントローラ１０４は、表示用ＲＡＭ１０５に格納された表示データに応じて、ＬＣＤドライバ１０６にデータを送り、ＬＣＤドライバ１０６は、ＬＣＤ１０３のドットマトリクスで構成された液晶素子一つ一つに対して順次駆動する電圧を供給し、ＬＣＤ１０３に所望の表示データを表示する。 The LCD controller 104 sends data to the LCD driver 106 in accordance with the display data stored in the display RAM 105, and the LCD driver 106 sequentially drives each liquid crystal element composed of the dot matrix of the LCD 103. Voltage is supplied to display desired display data on the LCD 103.

ＬＣＤ１０３は、フレームサイズ（画面サイズ）分、例えば横２４０×縦１２８の場合、２４０×１２８＝３０７２０ピクセル（画素）の液晶素子で構成される。ＬＣＤドライバ１０６は、表示用ＲＡＭ１０５の表示データに基づき継続的にＬＣＤ１０３に駆動電圧を供給することで、ＬＣＤ１０３に表示データが表示される。 The LCD 103 is composed of liquid crystal elements having a frame size (screen size), for example, 240 × 128 = 30720 pixels (pixels) in the case of 240 × 128. The LCD driver 106 continuously supplies drive voltage to the LCD 103 based on the display data of the display RAM 105, thereby displaying the display data on the LCD 103.

ＬＣＤドライバコントローラＩＣ１０２は、ＬＣＤコントローラ機能、ＬＣＤドライバ機能が１つのＩＣで構成されたものであり、小型のドットマトリクス液晶を駆動するＩＣとして良く利用される。 The LCD driver controller IC 102 has an LCD controller function and an LCD driver function constituted by one IC, and is often used as an IC for driving a small dot matrix liquid crystal.

なお、本実施の形態では、機能が一体化したＬＣＤドライバコントローラＩＣ１０２を用いて説明するが、ＬＣＤコントローラとＬＣＤドライバは別々に設けてもよい。 In this embodiment, the LCD driver controller IC 102 with integrated functions will be described. However, the LCD controller and the LCD driver may be provided separately.

次に図２を用いて、本実施の形態１の液晶制御装置の内部構成を説明する。 Next, the internal configuration of the liquid crystal control device according to the first embodiment will be described with reference to FIG.

マイコン１０１には、ＣＰＵ２０１、ＲＯＭ２０２、ＲＡＭ２０３、ＲＡＭ２０３の一部にフレームバッファＲＡＭ２０４、Ｉ／Ｏコントローラ２０５を備え、これらを協働させマイコン１０１を機能させている。 The microcomputer 101 includes a CPU 201, a ROM 202, a RAM 203, and a frame buffer RAM 204 and an I / O controller 205 in a part of the RAM 203, and the microcomputer 101 functions by cooperating them.

ＣＰＵ２０１は、中央演算処理装置である。後述のＲＯＭ２０２やＲＡＭ２０３からプログラムの命令やデータを読み出し、ＬＣＤ１０３に表示する表示データを加工、演算し、ＲＡＭ２０３のフレームバッファＲＡＭ２０４に格納する。 The CPU 201 is a central processing unit. Program commands and data are read from a ROM 202 and a RAM 203 (to be described later), display data to be displayed on the LCD 103 is processed, calculated, and stored in the frame buffer RAM 204 of the RAM 203.

具体的には、ＲＯＭ２０２の画像データ、ビットマップフォントデータをＣＰＵ２０１で読み出し加工し、後述のフレームバッファＲＡＭ２０４の所望のアドレスにデータを書き込む。これを複数回繰り返し、フレームバッファＲＡＭ２０４上にフレームデータ（１画面データ）を作成する。 Specifically, the image data and bitmap font data in the ROM 202 are read and processed by the CPU 201, and the data is written at a desired address in a frame buffer RAM 204 described later. This is repeated a plurality of times to create frame data (one screen data) on the frame buffer RAM 204.

ＲＯＭ２０２は、プログラムの命令、データ及び表示データを格納する。ＲＯＭ２０２は、１度しか書き込みが不可なＲＯＭでも書換え可能なＦＬＡＳＨＲＯＭのいずれであっても構わない。 The ROM 202 stores program instructions, data, and display data. The ROM 202 may be either a flash ROM that can be written only once or a rewritable FLASH ROM.

ＲＡＭ２０３は、プログラムで使用する設定データや表示データなどを格納する。またＲＡＭ２０３には、１ピクセル１ビットで構成したフレームバッファＲＡＭ２０４を備える。例えば、２４０×１２８ドットの場合、３８４０バイトのフレームバッファＲＡＭ２０４を確保する。ＲＡＭ２０３は、ＳＲＡＭでもＤＲＡＭでも構わない。 The RAM 203 stores setting data and display data used in the program. The RAM 203 is provided with a frame buffer RAM 204 composed of one pixel and one bit. For example, in the case of 240 × 128 dots, a frame buffer RAM 204 of 3840 bytes is secured. The RAM 203 may be SRAM or DRAM.

フレームバッファＲＡＭ２０４は、マイコン１０１がＬＣＤ１０３で表示するフレームデータを一時的に格納する為のバッファＲＡＭである。 The frame buffer RAM 204 is a buffer RAM for temporarily storing frame data displayed on the LCD 103 by the microcomputer 101.

ＣＰＵ２０１は、ＲＯＭに格納された画像部品データを必要数取得し加工演算し、表示させたいフレームデータ（１画面データ）をフレームバッファＲＡＭ上に作成し格納する。ＣＰＵ２０１は、ＬＣＤ１０３に表示させるフレームデータ（１画面データ）を継続して作成し、ＬＣＤ１０３へ表示させることでＬＣＤ１０３に絶えず表示データを表示させる。 The CPU 201 acquires and processes the required number of image component data stored in the ROM, and creates and stores frame data (one screen data) to be displayed on the frame buffer RAM. The CPU 201 continuously creates frame data (one screen data) to be displayed on the LCD 103 and causes the LCD 103 to continuously display the display data by displaying the frame data on the LCD 103.

Ｉ／Ｏコントローラ２０５は、マイコン１０１のＩＯポートを制御する制御装置である。Ｉ／Ｏコントローラ２０５には、ＬＣＤドライバコントローラＩＣ１０２を制御するＡ０：レジスタセレクト、ＣＳ：チップセレクト、ＷＥ：ライトイネーブル、ＲＥ：リードイネーブル、ＲＳＴ：リセットの５本の制御信号出力と、８本の制御バスである制御バスポート２０６（Ｐ１：ポート１、第１の出力ポートに相当）、表示データを出力する２本の表示データポート２０７（Ｐ２：ポート２、第２の出力ポートに相当）、切替フラグ出力である２本の切替フラグポート２０８（Ｐ３：ポート３、第３の出力ポートに相当）が接続されている。 The I / O controller 205 is a control device that controls the IO port of the microcomputer 101. The I / O controller 205 includes five control signal outputs A0: register select, CS: chip select, WE: write enable, RE: read enable, RST: reset, and eight control signals for controlling the LCD driver controller IC 102. Control bus port 206 (P1: port 1, corresponding to the first output port), which is a control bus, two display data ports 207 (P2: corresponding to the port 2, second output port) for outputting display data, Two switching flag ports 208 (P3: port 3, corresponding to the third output port) which are switching flag outputs are connected.

前記出力ポートの出力信号を協働させ、ＬＣＤドライバコントローラＩＣ１０２を制御し、ＬＣＤ１０３へ表示データを表示させる。 The LCD driver controller IC 102 is controlled in cooperation with the output signal of the output port, and display data is displayed on the LCD 103.

Ａ０：レジスタセレクトは、送信データが、ＬＣＤドライバコントローラＩＣ１０２への制御命令か制御データかを切り替える。ＣＳ：チップセレクトは、ＬＣＤドライバコントローラＩＣ１０２へのチップ選択信号である。Ｌアクティブの場合、Ｌに設定し、ＬＣＤドライバコントローラＩＣ１０２へ制御命令、制御データ送信を行う。 A0: Register select switches between transmission data and control data for the LCD driver controller IC 102 or control data. CS: chip select is a chip selection signal to the LCD driver controller IC 102. When L is active, it is set to L and a control command and control data are transmitted to the LCD driver controller IC 102.

ＷＥ：ライトイネーブルは、送信する制御命令または制御データをラッチする為のイネーブル信号である。立ち下がりまたは立上げのエッジ信号により、送信する制御命令または制御データをＬＣＤドライバコントローラＩＣ１０２へ取り込む。 WE: Write enable is an enable signal for latching a control command or control data to be transmitted. A control command or control data to be transmitted is taken into the LCD driver controller IC 102 by a falling or rising edge signal.

ＷＥ：ライトイネーブルは、マイコン１０１に受信する制御データをラッチする為のイネーブル信号である。立ち下がりまたは立上げのエッジ信号により、受信する制御データ
をＬマイコン１０１へ取り込む。 WE: Write enable is an enable signal for latching control data received by the microcomputer 101. The control data to be received is taken into the L microcomputer 101 by the falling or rising edge signal.

ＲＳＴ：リセットは、ＬＣＤドライバコントローラＩＣ１０２へのリセット信号である。Ｌアクティブの場合、Ｌに設定しＬＣＤドライバコントローラＩＣ１０２のレジスタ設定をクリアし、リセットを行う。 RST: Reset is a reset signal to the LCD driver controller IC102. When L is active, it is set to L, the register setting of the LCD driver controller IC 102 is cleared, and reset is performed.

制御バスポート２０６は、Ｐ１（ポート１：Ｐ１０〜Ｐ１７）で形成される。制御バスポート２０６は、８本の出力ポートで構成され、Ｄ７〜Ｄ０の８ビットに８ビットの制御命令や制御データをセットし出力する。 The control bus port 206 is formed by P1 (port 1: P10 to P17). The control bus port 206 is composed of eight output ports, and sets and outputs 8-bit control commands and control data in 8 bits D7 to D0.

表示データポート２０７は、Ｐ２（ポート２：Ｐ２０〜Ｐ２７）で形成される。表示データポート２０７は、マイコン１０１の出力ポートの最上位ビット側から２本のポートを使用し、フレームバッファＲＡＭ２０４に格納するフレームデータ（１画面データ）を順次取得し、ビットシフト処理を行いながら、ＬＣＤドライバコントローラＩＣ１０２へ出力し送信する。 The display data port 207 is formed by P2 (port 2: P20 to P27). The display data port 207 uses two ports from the most significant bit side of the output port of the microcomputer 101, sequentially acquires frame data (one screen data) stored in the frame buffer RAM 204, and performs bit shift processing. Output to the LCD driver controller IC 102 and transmit.

また、表示データポート２０７の各出力ポートは、制御バスポート２０６の所定位置にワイヤードＯＲ配線される。 Each output port of the display data port 207 is wired-OR wired at a predetermined position of the control bus port 206.

表示データポート２０７の連続する２ピクセルを、制御バスポート２０６の各ピクセルの最上位ビット（ビット３）に接続している。本実施の形態の場合、４ビット幅のピクセルの為、４ビット幅を離して各ピクセルにデータが入力されるように接続している。 Two consecutive pixels of the display data port 207 are connected to the most significant bit (bit 3) of each pixel of the control bus port 206. In the case of this embodiment, since the pixels have a width of 4 bits, they are connected so that data is input to each pixel with a 4-bit width apart.

すなわち、Ｎビット階調の場合、Ｎビット幅もしくはＮビット以上の幅を離して接続する。このワイヤードＯＲ配線により、ソフト処理によりビットシフト処理した後に、データ転送せずに済む為、マイコン１０１の処理速度が向上する。動作の詳細は後述する。 That is, in the case of N-bit gradation, the N-bit width or N-bit width or more is connected apart. This wired OR wiring eliminates the need to transfer data after performing a bit shift process by software processing, thereby improving the processing speed of the microcomputer 101. Details of the operation will be described later.

なお、表示データポート２０７が出力するタイミングにおいては、ＣＰＵ２０１により制御バスポート２０６のＯＲ配線されている出力端子は、入力設定等に切替えることで出力値の衝突を回避する。また制御バスポートの接続ポート側から出力する場合は、その逆に切り替える。 Note that at the timing when the display data port 207 outputs, the output terminal of the control bus port 206 that is OR-wired by the CPU 201 is switched to input setting or the like to avoid output value collision. When outputting from the connection port side of the control bus port, switch to the reverse.

切替フラグポート２０８は、Ｐ３（ポート３：Ｐ３０、Ｐ３１）で形成される。切替フラグポート２０８は２本のポートを使用し、それぞれピクセルごとに決定される制御バスポート２０６の所定位置にワイヤードＯＲ配線される。 The switching flag port 208 is formed by P3 (port 3: P30, P31). The switching flag port 208 uses two ports, and wired OR wiring is performed at a predetermined position of the control bus port 206 determined for each pixel.

切替フラグポート２０８は、中間階調色（グレー）を含む２値画像データを送信する場合に、フラグＯＮ（“１”入力）する。それ以外はフラグＯＦＦ（“０”入力）に設定する。またＬＣＤドライバコントローラＩＣ１０２の各ピクセルのビット２に接続され、当該ビットに色指定切替のフラグ情報をセットする。 The switch flag port 208 turns on the flag (input “1”) when transmitting binary image data including an intermediate gradation color (gray). Otherwise, the flag is set to OFF ("0" input). Further, it is connected to bit 2 of each pixel of the LCD driver controller IC 102, and flag information for color designation switching is set in the bit.

このフラグ情報によりビット３にセットされる“１”の表示データが黒なのか中間階調色なのかを判定する。なお切替フラグポート２０８が出力するタイミングにおいては、ＣＰＵ２０１により制御バスポート２０６のＯＲ配線されている出力端子は、入力設定に切替える（Ｈｉ−Ｚ：ハイインピーダンスに設定する）ことで出力値の衝突を回避する。 Based on the flag information, it is determined whether the display data “1” set in bit 3 is black or an intermediate gradation color. At the output timing of the switching flag port 208, the output terminal of the control bus port 206 that is OR-wired by the CPU 201 is switched to the input setting (Hi-Z: set to high impedance), thereby causing the output value to collide. To avoid.

ＬＣＤドライバコントローラＩＣ１０２のＩ／Ｆバスコントローラ２０９は、マイコン１０１のから入力される制御信号や、制御バスポートの制御命令、制御データやフレームバッファＲＡＭ２０４から転送される表示データを取得する。各制御信号に応じて、表示データを順次取得し、表示用ＲＡＭ１０５に順次格納する。 The I / F bus controller 209 of the LCD driver controller IC 102 acquires a control signal input from the microcomputer 101, a control bus port control command, control data, and display data transferred from the frame buffer RAM 204. In accordance with each control signal, display data is sequentially acquired and sequentially stored in the display RAM 105.

階調パレットテーブル２１０は、表示用ＲＡＭ１０５に格納されたピクセル毎の表示データを、例えば１ピクセル４ビットの場合、０〜１５（２の４乗：１６階調）のインデックス値に対して、ＬＣＤドライバ１０６が液晶駆動する駆動電圧レベルに変換する。 The gradation palette table 210 displays the display data for each pixel stored in the display RAM 105 with respect to an index value of 0 to 15 (2 to the fourth power: 16 gradations) when 1 pixel is 4 bits. The driver 106 converts the driving voltage level to drive the liquid crystal.

ＬＣＤドライバ１０６は、セグメントドライバ２１１とコモンドライバ２１２で構成される。それぞれＬＣＤ１０３の２４０セグメントをセグメントドライバ２１１で駆動し、１２８コモンをコモンドライバ２１２で駆動しピクセル単位の液晶素子を駆動している。 The LCD driver 106 includes a segment driver 211 and a common driver 212. Each of the 240 segments of the LCD 103 is driven by a segment driver 211, and 128 commons are driven by a common driver 212 to drive a liquid crystal element in pixel units.

次に、本実施の形態１のフレームバッファＲＡＭ２０４に２値で格納した表示データを、４ビット階調の表示用ＲＡＭ１０５に合わせて表示データを変換し、一部の表示データを中間階調（グレー）で送信し、階調パレットテーブル２１０により、３階調表示を行う動作、作用について図３を用いて説明する。 Next, the display data stored in binary in the frame buffer RAM 204 of the first embodiment is converted into display data in accordance with the 4-bit gradation display RAM 105, and a part of the display data is converted to an intermediate gradation (gray). ) And the operation and action of performing the three gradation display by the gradation palette table 210 will be described with reference to FIG.

図３は、本実施の形態１の中間階調の表示制御を示すフローチャートである。 FIG. 3 is a flowchart showing display control of intermediate gray levels according to the first embodiment.

ＣＰＵ２０１は、ＲＯＭ２０２により画像データを取得し、データを加工してフレームバッファＲＡＭ２０４の所定位置（アドレス）を指定して画像データをセットする。そして前記制御を何回か行い、１フレームデータ（１画面データ）を作成する（Ｓ３０１）。 The CPU 201 acquires image data from the ROM 202, processes the data, designates a predetermined position (address) of the frame buffer RAM 204, and sets the image data. Then, the control is performed several times to create one frame data (one screen data) (S301).

なお、本実施の形態１では、安価なマイコン１０１を想定している為、フレームバッファＲＡＭ２０４はマイコン１０１のＲＡＭ２０３内に形成しているが、マイコン１０１の外部に設けてもよい。 In the first embodiment, since the inexpensive microcomputer 101 is assumed, the frame buffer RAM 204 is formed in the RAM 203 of the microcomputer 101, but may be provided outside the microcomputer 101.

フレームバッファＲＡＭ２０４に作成された１フレーム（１画面データ）は、Ｐ２（ポート２）２０７を用いて送信する。具体的には図４に示すように、Ｐ２（ポート２）の上位ビット側から２ビット（Ｐ２７、Ｐ２６）で、２ピクセル分をセットし、ワイヤードＯＲ配線４０１、４０２を介して、マイコン１０１からＬＣＤドライバコントローラＩＣ１０２へデータを送信する。 One frame (one screen data) created in the frame buffer RAM 204 is transmitted using P2 (port 2) 207. Specifically, as shown in FIG. 4, two pixels (P27, P26) are set from the upper bit side of P2 (port 2), and two pixels are set, and from the microcomputer 101 via wired OR wiring 401, 402 Data is transmitted to the LCD driver controller IC 102.

この時、制御バスポート２０６（Ｐ１：ポート１）とＯＲ配線されているＰ１７、Ｐ１３はマイコン１０１の設定で、入力設定に切り替えている為Ｈｉ−Ｚ（ハイインピーダンス状態）にしている為、同一配線上に接続されている出力ポートの衝突を回避している。同時に制御バスポート２０６（Ｐ１：ポート１）のデータがセットされない出力端子は０がセットされる。表示データポート２０７（Ｐ２：ポート２）の出力端子Ｐ２５−Ｐ２０は未接続端子である。 At this time, P17 and P13 OR-wired with the control bus port 206 (P1: port 1) are Hi-Z (high impedance state) because they are switched to the input setting by the setting of the microcomputer 101, and therefore the same. Collisions of output ports connected on the wiring are avoided. At the same time, 0 is set to the output terminal to which data of the control bus port 206 (P1: port 1) is not set. Output terminals P25 to P20 of the display data port 207 (P2: port 2) are unconnected terminals.

そして、フレームバッファＲＡＭ２０４に作成された１フレーム（１画面データ）１の左上のピクセルデータから順番にビットシフト処理を行いながら、左下の最後のピクセルデータまで２ピクセルごとに順次送信する。 Then, while performing bit shift processing sequentially from the upper left pixel data of one frame (one screen data) 1 created in the frame buffer RAM 204, the data is sequentially transmitted every two pixels until the last lower left pixel data.

また、ワイヤードＯＲ配線構成により、１ピクセル１ビットのデータが、１ピクセル４ビットの表示データに変換され、Ｉ／Ｆバスコントローラ２０９を介して、表示用ＲＡＭ１０５に順次セットされる。本実施の形態では、各ピクセルの最上位ビット（ビット３）に、表示データをセットする（Ｓ３０２、Ｓ３０３）。 In addition, 1-bit 1-bit data is converted into 1-pixel 4-bit display data by the wired OR wiring configuration, and sequentially set in the display RAM 105 via the I / F bus controller 209. In the present embodiment, display data is set in the most significant bit (bit 3) of each pixel (S302, S303).

制御バスポート２０６（Ｐ２：ポート２）の送信により、白・黒２階調で表現した表示データがＬＣＤコントローラドライバＩＣ２に送信される。この時、ピクセル０、１において、それぞれ白表示の場合、５０１の設定となる。同様に黒表示の場合、５０２の設定となる。 Display data represented by two gradations of black and white is transmitted to the LCD controller driver IC2 by transmission of the control bus port 206 (P2: port 2). At this time, the pixels 0 and 1 are set to 501 in the case of white display. Similarly, in the case of black display, 502 is set.

次に、１フレームデータ（１画面データ）の一部分のエリアに対して、中間階調（グレー）表示を行う制御を行う。 Next, control is performed to display an intermediate gradation (gray) for a partial area of one frame data (one screen data).

通常、黒を指定する表示データを、中間階調（グレー）表示に変更する為、中間階調表示に切り替える為のフラグ出力である切替フラグポート２０８（Ｐ３：ポート３）をＨ出力する（フラグＯＮ）。送信される色は、中間階調（グレー）と白である。 Usually, in order to change the display data designating black to the intermediate gradation (gray) display, the switching flag port 208 (P3: port 3), which is a flag output for switching to the intermediate gradation display, is output H (flag) ON). The transmitted colors are halftone (gray) and white.

ＣＰＵ２０１は、中間階調（グレー）表示用の画像データをＲＡＭ２０３（またはＲＯＭ２０２またはフレームバッファＲＡＭ２０４）から取得する。この時、画像データの左上のピクセルデータから順番にビットシフト処理を行いながら、左下の最後のピクセルデータまで２ピクセルごとに順次取得し、Ｐ２（ポート２）２０７を用いて送信する。 The CPU 201 acquires image data for intermediate gradation (gray) display from the RAM 203 (or the ROM 202 or the frame buffer RAM 204). At this time, while performing bit shift processing sequentially from the upper left pixel data of the image data, the last pixel data at the lower left is sequentially acquired every two pixels and transmitted using P2 (port 2) 207.

この時、同時に、中間階調（グレー）表示の画像データの表示する所定位置（アドレス）を指定して、表示データを順次送信し、前記白黒２値で設定された１フレームデータ（１画面データ）が格納された表示用ＲＡＭ１０５の一部のエリアに上書きセットされる（Ｓ３０４）。 At the same time, a predetermined position (address) for displaying intermediate gray scale (gray) image data is designated, display data is sequentially transmitted, and one frame data (one screen data) set by the black and white binary value is transmitted. ) Is overwritten and set in a partial area of the display RAM 105 (S304).

この時、図６のように、Ｐ３（ポート３）２０８の切替フラグポートをＨ出力（フラグＯＮ）にした状態で、Ｐ２（ポート２）２０７のワイヤードＯＲ配線４０１、４０２により、中間階調（グレー）の画像データが送信される。この時、ピクセル０、１において、それぞれ白表示の場合、図５の５０３の設定となる。 At this time, as shown in FIG. 6, in the state where the switching flag port of P3 (port 3) 208 is set to H output (flag ON), an intermediate gradation ( Gray) image data is transmitted. At this time, in the case of white display in pixels 0 and 1, respectively, the setting is 503 in FIG.

切替フラグ情報がセットされるビット位置がＨ、すなわち１が設定され、Ｐ２（ポート２）２０７のワイヤードＯＲ配線４０１、４０２により、最上位ビットに０がセットされる。同様に、それぞれ中間階調（グレー）表示の場合、図５の５０４の設定となる。切替フラグ情報がセットされるビット位置がＨ、すなわち１が設定され、Ｐ２（ポート２）２０７のワイヤードＯＲ配線４０１、４０２により、最上位ビットに１がセットされる。 The bit position where the switching flag information is set is H, that is, 1 is set, and 0 is set to the most significant bit by the wired OR wiring 401, 402 of P2 (port 2) 207. Similarly, in the case of each intermediate gradation (gray) display, the setting is 504 in FIG. The bit position where the switching flag information is set is H, that is, 1 is set, and 1 is set to the most significant bit by the wired OR wiring 401 and 402 of P2 (port 2) 207.

そして、表示用ＲＡＭ１０５に設定された１フレーム（１画面データ）は、階調パレットテーブル２１０により、ＬＣＤドライバ１０６の出力レベルに変換される。階調パレットテーブル２１０の設定値を図７に示す。 Then, one frame (one screen data) set in the display RAM 105 is converted into the output level of the LCD driver 106 by the gradation palette table 210. The setting values of the gradation palette table 210 are shown in FIG.

前述のとおり、表示用ＲＡＭ１０５に設定した表示データの各ピクセルの値（インデックス値）を、ＬＣＤドライバの制御レベルに変換する為、階調パレットテーブル７０１を使用する。 As described above, the gradation palette table 701 is used to convert the value (index value) of each pixel of the display data set in the display RAM 105 into the control level of the LCD driver.

各ピクセルの表示データのビット３は、表示データポート２０７（Ｐ２：ポート２）で設定される。ビット２は、中間階調用の切替フラグビットとして切替フラグポート２０８（Ｐ３：ポート３）で設定される。 Bit 3 of the display data of each pixel is set by the display data port 207 (P2: port 2). Bit 2 is set in the switching flag port 208 (P3: port 3) as a switching flag bit for intermediate gradation.

ピクセルのインデックス値０と４は、表示色白に設定され、ＬＣＤドライバの制御レベルをＡＬＬＯＦＦレベル（０レベル／１６階調）で駆動する。 Pixel index values 0 and 4 are set to display color white, and the control level of the LCD driver is driven at the ALL OFF level (0 level / 16 gradation).

また、ピクセル値（インデックス値）８は、表示色黒に設定され、ＬＣＤドライバの制御レベルをＡＬＬＯＮレベル（１６レベル／１６階調）で駆動する。
そしてピクセル値（インデックス値）１２は、表示色グレー（中間階調）に設定され、ＬＣＤドライバの制御レベルの一例として、１０レベル／１６階調で駆動し、ＬＣＤ１０３にフレームデータを３階調で表示する（Ｓ３０６）。 Further, the pixel value (index value) 8 is set to the display color black, and the control level of the LCD driver is driven at the ALL ON level (16 levels / 16 gradations).
The pixel value (index value) 12 is set to a display color gray (intermediate gradation), and is driven at 10 level / 16 gradation as an example of the control level of the LCD driver. It is displayed (S306).

このように、本実施の形態によれば、ＣＰＵ２０１がフレームバッファＲＡＭ２０４の表示データを順次取得し、１回のデータ送信で送られるピクセル数に対応する本数の表示データポート２０７（Ｐ２：ポート２）のワイヤードＯＲ配線により、表示用ＲＡＭ１０５の各ピクセルの４ビットのいずれかにデータを入力するので、各ピクセルが０か１以上をセットすることができ、２階調（白または黒）表現で表示させることができるようになる。 As described above, according to the present embodiment, the CPU 201 sequentially acquires the display data of the frame buffer RAM 204, and the number of display data ports 207 (P2: port 2) corresponding to the number of pixels sent by one data transmission. Since data is input to any one of the 4 bits of each pixel of the display RAM 105 by the wired OR wiring, each pixel can be set to 0 or 1 or more and displayed in two gradations (white or black). To be able to.

加えて、いずれの１ビットの意味かを切り替えるフラグ出力である切替フラグポート２０８（Ｐ３：ポート３）の出力ポートのワイヤードＯＲ配線により、各ピクセルのＮビットのいずれかのビットにデータを入力することで、表示データポート２０７（Ｐ２：ポート２）で入力された値とは異なる１以上の値に変更することができるようになり、階調パレットテーブルの設定値に対応させた、少なくとも３値（３階調）の色を表現が可能となる。 In addition, data is input to any one of the N bits of each pixel by the wired OR wiring of the output port of the switching flag port 208 (P3: port 3) which is a flag output for switching which meaning of which one bit. As a result, the value can be changed to one or more values different from the value input at the display data port 207 (P2: port 2), and at least three values corresponding to the setting values of the gradation palette table can be obtained. It is possible to express (three gradations) colors.

また、ＲＯＭ２０２やフレームバッファＲＡＭ２０４には、２値表示データを格納するので、データ容量を抑制できるので、８ビットマイコンなどの１チップマイコンを利用した安価な構成で、３階調以上の液晶制御装置を実現可能になる。 In addition, since the binary display data is stored in the ROM 202 and the frame buffer RAM 204, the data capacity can be suppressed. Therefore, a liquid crystal control device with three gradations or more can be provided with an inexpensive configuration using a one-chip microcomputer such as an 8-bit microcomputer. Can be realized.

また、表示データポート２０７（Ｐ２：ポート２）により、白また黒で表現される表示データをＬＣＤコントローラに１フレーム分転送し、その後、切替フラグポート２０８（Ｐ３：ポート３）の切替フラグポートからフラグ出力を送信し、１フレームの一部に中間階調と白（または黒）の２値（２階調）で表現された表示データを送信、上書きすることで、合成した３値（３階調）での表示ができるようになり、部分的に中間階調を表示する液晶制御装置を構成が可能となる。 Also, the display data port 207 (P2: port 2) transfers display data expressed in white or black to the LCD controller for one frame, and then from the switching flag port of the switching flag port 208 (P3: port 3). A flag output is transmitted, and display data expressed in binary (two gradations) of intermediate gradation and white (or black) is transmitted and overwritten on a part of one frame, thereby synthesizing the three values (third floor). Tone), and a liquid crystal control device that partially displays intermediate gradations can be configured.

また、表示データポート２０７（Ｐ２：ポート２）により、中間階調と白（または黒）で表現される表示データをＬＣＤコントローラに１フレーム分転送し、その後、切替フラグポート２０８（Ｐ３：ポート３）の切替フラグポートからフラグ出力を送信し、１フレームの一部に白または黒の２値（２階調）で表現された表示データを送信、上書きする構成も可能である。 Display data port 207 (P2: port 2) transfers display data expressed in halftone and white (or black) for one frame to the LCD controller, and then switches flag port 208 (P3: port 3). ), A flag output is transmitted from the switching flag port, and display data expressed in binary (two gradations) of white or black is transmitted and overwritten in a part of one frame.

また同様に、合成した３値（３階調）での色表示ができるようになり、部分的に黒（または白）を表示する液晶制御装置が実現できるよりになり、利用性が高まる。 Similarly, it becomes possible to perform color display with the synthesized three values (three gradations), and it is possible to realize a liquid crystal control device that partially displays black (or white), thereby improving the usability.

また、左上のピクセルの表示データを、フレームバッファＲＡＭ２０４の最小アドレスの最上位ビット側から順番に配置し、最小アドレスの最上位ビット側から表示データを送信するように構成すると、前記フレームバッファＲＡＭ２０４のアドレス位置を順番にインクリメントしながら表示データを取得し、１フレームデータを左上から右下のピクセルのデータ送信を、少ないビットシフト処理で送信が可能となり、液晶制御装置のデータ転送速度を向上すると共に利用性が向上する。 Further, when the display data of the upper left pixel is arranged in order from the most significant bit side of the minimum address of the frame buffer RAM 204 and the display data is transmitted from the most significant bit side of the minimum address, the frame buffer RAM 204 Display data is acquired while the address position is incremented in order, and one frame data can be transmitted from the upper left to the lower right pixel with a small bit shift process, which improves the data transfer speed of the liquid crystal control device. Usability is improved.

また、左上のピクセルの表示データを、フレームバッファＲＡＭ２０４の最小アドレスの最上位ビット側から順番に配置し、最大アドレスの最下位ビット側から順番に表示データを送信するように構成すると、前記フレームバッファＲＡＭ２０４のアドレス位置を順番にデクリメントしながら表示データを取得し、１フレームデータを右下から左上のピクセルのデータ送信を、少ないビットシフト処理で送信が可能となり、液晶制御装置のデータ転送速度を向上すると共に利用性が向上する。 When the display data of the upper left pixel is arranged in order from the most significant bit side of the minimum address of the frame buffer RAM 204 and the display data is transmitted in order from the least significant bit side of the maximum address, the frame buffer Display data is acquired while the address position of the RAM 204 is decremented in order, and one frame data can be transmitted from the lower right to the upper left pixel with a small bit shift process, improving the data transfer speed of the liquid crystal control device. In addition, the usability is improved.

なお、中間階調色の制御レベルは限定されるものではなく、ＬＣＤドライバ１０６で設定可能な最小レベルと最大レベルの中間レベルであればどの設定値でも構わない。そして
、表示用ＲＡＭ１０５に設定された表示データ値より、階調パレットテーブル２１０で変換された制御レベルに応じて、ＬＣＤ１０３の各ピクセルの液晶素子を駆動することにより、白、黒、グレー（中間階調）の３色（３階調）の階調表示制御を行う。 The control level of the intermediate gradation color is not limited, and any set value may be used as long as it is an intermediate level between the minimum level and the maximum level that can be set by the LCD driver 106. Then, by driving the liquid crystal element of each pixel of the LCD 103 according to the control level converted by the gradation palette table 210 from the display data value set in the display RAM 105, white, black, gray (intermediate floor) Tone display control of three colors (three gradations).

なお、本実施の形態では、４ビット階調の表示用ＲＡＭ１０５を備えるＬＣＤドライバコントローラＩＣ１０２で説明したがこれに限定されるものではなく、５ビット階調であってもよい。 In this embodiment, the LCD driver controller IC 102 having the 4-bit gradation display RAM 105 has been described. However, the present invention is not limited to this, and a 5-bit gradation may be used.

また、８ビット（１バイト）２ピクセルの表示用ＲＡＭ１０５構成を用いて説明したが、ピクセルの割り当て方に限定されるものではなく、１６ビット３ピクセル５ビット（３２階調）などであってもよく、表示データポート２０７（Ｐ２：ポート２）のワイヤードＯＲ配線を接続する間隔を、Ｎビット幅（この場合、“５”）以上離して接続することで同様に構成できる。 Further, although the description has been made using the configuration of the display RAM 105 of 8 bits (1 byte) and 2 pixels, the present invention is not limited to the pixel allocation method, and 16 bits 3 pixels 5 bits (32 gradations) may be used. It is often possible to similarly configure the display data port 207 (P2: port 2) by connecting the wired OR wirings at an interval of N bit width (in this case, “5”) or more.

また、制御バスポート２０６（Ｐ１：ポート１）のバス構成として８ビットバスで説明したが１６ビットバスでも同様に構成可能である。１６ビット３ピクセル５ビットの場合、表示データポート２０７（Ｐ２：ポート２）は３本になり、各々５ビット幅離してワイヤードＯＲ配線される。 The control bus port 206 (P1: port 1) has been described as an 8-bit bus as a bus configuration, but a 16-bit bus can be similarly configured. In the case of 16 bits, 3 pixels, and 5 bits, there are three display data ports 207 (P2: port 2), and wired OR wiring is performed with a 5-bit width separation.

また、切替フラグポート２０８（Ｐ３：ポート３）は２本で構成して説明したが、１回で転送される各ピクセル（本実施の形態の場合は、２ピクセル）に各々データをセットする構成であればよい。またＬＳＢ側の２本のポートを用いたように説明したがビット位置には依存しない。 The switching flag port 208 (P3: port 3) has been described as being configured by two, but a configuration in which data is set in each pixel (two pixels in this embodiment) transferred at a time. If it is. In addition, although it has been described that two ports on the LSB side are used, it does not depend on the bit position.

また、フレームバッファＲＡＭ２０４のフレームデータ（１画面データ）の１画面分の表示データの左上のピクセルデータから右下のピクセルデータまで順番に送信するように説明したが、右下から左上に順番に送信してもよい。 In addition, although it has been described that the frame data (one screen data) of the frame buffer RAM 204 is transmitted in order from the upper left pixel data to the lower right pixel data of the display data for one screen, it is transmitted in order from the lower right to the upper left. May be.

また、フレームバッファＲＡＭ２０４のアドレスの最小アドレスも最上位ビットから送信するようにしてもよいし、最大アドレスの最下位ビットから送信してもよい。 Further, the minimum address of the address of the frame buffer RAM 204 may be transmitted from the most significant bit, or may be transmitted from the least significant bit of the maximum address.

また、本実施の形態では、中間階調色として１色のみを制御するように切替フラグポート２０８（Ｐ３：ポート３）の１本の切替フラグポートを制御したが、複数本で構成することもでき、中間階調色を増やすことが可能である。 In the present embodiment, one switching flag port of the switching flag port 208 (P3: port 3) is controlled so as to control only one color as an intermediate gradation color. However, a plurality of switching flag ports may be configured. It is possible to increase the number of intermediate gradation colors.

また、表示用ＲＡＭ１０５、液晶画面サイズとして２４０×１２８ドットで説明したがこれに限定されない。 Further, although the display RAM 105 and the liquid crystal screen size are described as 240 × 128 dots, the present invention is not limited to this.

マイコン１０１は主として８ビットマイコンや１６ビットマイコンなどの処理能力が低いマイコンを想定するが、３２ビット以上の高処理能力のマイコンであっても同様に構成できる。 The microcomputer 101 is mainly assumed to be a microcomputer having a low processing capability such as an 8-bit microcomputer or a 16-bit microcomputer, but a microcomputer having a high processing capability of 32 bits or more can be similarly configured.

階調パレットテーブル７０１のインデックス値は、０、４、８、１２の使用する値のみ設定したものを説明したがこれに限定されない。 Although the index values of the gradation palette table 701 have been set with only the values used by 0, 4, 8, and 12, the present invention is not limited to this.

また、表示データポート２０７（Ｐ２：ポート２）、切替フラグポート２０８（Ｐ３：ポート３）とＬＣＤドライバコントローラＩＣ１０２の接続するビット位置は、それぞれ各ピクセルのビット３、ビット２に接続した構成で説明したが、各ピクセルに表示データまたは切替フラグ出力が入力できる構成であればよく、接続するビット位置には依存しない。 The bit positions of the display data port 207 (P2: port 2), the switching flag port 208 (P3: port 3), and the LCD driver controller IC 102 are connected to the bit 3 and bit 2 of each pixel, respectively. However, any configuration is acceptable as long as display data or switching flag output can be input to each pixel, and it does not depend on the bit position to be connected.

本発明に係る液晶制御装置は、家庭用、業務用など家電機器、設備機器などの情報処理能力の低いマイコンを利用したドットマトリクス液晶を使用する液晶制御装置に適用できる。 The liquid crystal control device according to the present invention can be applied to a liquid crystal control device using a dot matrix liquid crystal using a microcomputer having a low information processing capability, such as home appliances and commercial appliances such as home appliances and commercial appliances.

１０１マイコン
１０２ドライバコントローラＩＣ
１０３ＬＣＤ
１０４ＬＣＤコントローラ
１０５表示用ＲＡＭ
１０６ＬＣＤドライバ
２０１ＣＰＵ
２０４フレームバッファＲＡＭ
２０６制御バスポート
２０７表示データポート
２０８切替フラグポート
２１０、７０１階調パレットテーブル 101 microcomputer 102 driver controller IC
103 LCD
104 LCD controller 105 Display RAM
106 LCD driver 201 CPU
204 Frame buffer RAM
206 Control bus port 207 Display data port 208 Switching flag port 210, 701 Gradation palette table

特開２０００−１３７４６６号公報JP 2000-137466 A

このように液晶制御装置を構成することで、ＣＰＵがフレームバッファＲＡＭの表示データを順次取得し、１回のデータ送信で送られるピクセル数に対応する本数の第２出力ポートのワイヤードＯＲ配線により、表示用ＲＡＭの各ピクセルのＮビットのいずれかにデータを入力するので、各ピクセルが０か１以上をセットすることができ、２階調（白または黒）表現で表示させることができ、続いて、中間階調の画像データを送信し、いずれの１ビットの意味かを切り替えるフラグ出力である第３の出力ポートのワイヤードＯＲ配線により、各ピクセルのＮビットのいずれかのビットにデータを入力することで、前記第２
の出力ポートで入力された値とは異なる１以上の値に変更することができるようになり、入力するフラグビット数と階調パレットテーブルの設定値に応じて、少なくとも３値（３階調）のデータを表現できるようになる。 By configuring the liquid crystal control device in this way, the CPU sequentially obtains the display data of the frame buffer RAM, and by the wired OR wiring of the number of second output ports corresponding to the number of pixels sent by one data transmission, Since data is input to one of the N bits of each pixel of the display RAM, each pixel can be set to 0 or 1 or more, and can be displayed in two gradations (white or black). Then, intermediate grayscale image data is transmitted, and data is input to any one of the N bits of each pixel by the wired OR wiring of the third output port that is a flag output for switching which one bit means The second
The value can be changed to one or more values different from the value input at the output port, and at least three values (three gradations) according to the number of input flag bits and the setting value of the gradation palette table Can be expressed.

そして、ＣＰＵがフレームバッファＲＡＭの表示データを順次取得し、１回のデータ送信で送られるピクセル数に対応する本数の第２出力ポートのワイヤードＯＲ配線により、表示用ＲＡＭの各ピクセルのＮビットのいずれかにデータを入力するので、各ピクセルが０か１以上をセットすることができ、２階調（白または黒）表現で表示させることができ、続いて中間階調の画像データを送信する時、いずれの１ビットの意味かを切り替えるフ
ラグ出力である第３の出力ポートのワイヤードＯＲ配線により、各ピクセルのＮビットのいずれかのビットにデータを入力することで、前記第２の出力ポートで入力された値とは異なる１以上の値に変更することができるようになり、階調パレットテーブルの設定値に対応させた、少なくとも３値（３階調）の色を表現できるようになる。 Then, the CPU sequentially acquires the display data of the frame buffer RAM, and N bits of each pixel of the display RAM are obtained by the wired OR wiring of the number of second output ports corresponding to the number of pixels transmitted by one data transmission. Since data is input to either, each pixel can be set to 0 or 1 or more, can be displayed in two gradations (white or black), and then the intermediate gradation image data is transmitted. When the data is input to any one of the N bits of each pixel by the wired OR wiring of the third output port which is a flag output for switching which one bit means, the second output port Can be changed to one or more values different from the values input in step 1, and at least three values (corresponding to the set values in the gradation palette table) It becomes possible to express a color tone).

第５の発明は、第１から第３のいずれかの発明において、前記フレームバッファＲＡＭに格納される表示データは、前記ＣＰＵによって取得され、前記フレームバッファＲＡＭ
の最大アドレスの最下位ビットから順番にビットシフト処理を行い、順次第２の出力ポートに表示データ出力し、１フレーム分の表示データを送信するものである。 In a fifth aspect based on any one of the first to third aspects, display data stored in the frame buffer RAM is acquired by the CPU, and the frame buffer RAM
Bit shift processing is performed in order from the least significant bit of the maximum address, and display data is sequentially output to the second output port to transmit display data for one frame.

マイコン１０１には、ＣＰＵ２０１、ＲＯＭ２０２、ＲＡＭ２０３、ＲＡＭ２０３の一
部にフレームバッファＲＡＭ２０４、Ｉ／Ｏコントローラ２０５を備え、これらを協働させマイコン１０１を機能させている。 The microcomputer 101 includes a CPU 201, a ROM 202, a RAM 203, and a frame buffer RAM 204 and an I / O controller 205 in a part of the RAM 203, and the microcomputer 101 functions by cooperating them.

ＷＥ：ライトイネーブルは、マイコン１０１に受信する制御データをラッチする為のイネーブル信号である。立ち下がりまたは立上げのエッジ信号により、受信する制御データをＬマイコン１０１へ取り込む。 WE: Write enable is an enable signal for latching control data received by the microcomputer 101. The control data to be received is taken into the L microcomputer 101 by the falling or rising edge signal.

ＬＣＤドライバコントローラＩＣ１０２のＩ／Ｆバスコントローラ２０９は、マイコン
１０１のから入力される制御信号や、制御バスポートの制御命令、制御データやフレームバッファＲＡＭ２０４から転送される表示データを取得する。各制御信号に応じて、表示データを順次取得し、表示用ＲＡＭ１０５に順次格納する。 The I / F bus controller 209 of the LCD driver controller IC 102 acquires a control signal input from the microcomputer 101, a control bus port control command, control data, and display data transferred from the frame buffer RAM 204. In accordance with each control signal, display data is sequentially acquired and sequentially stored in the display RAM 105.

制御バスポート２０６（Ｐ２：ポート２）の送信により、白・黒２階調で表現した表示
データがＬＣＤコントローラドライバＩＣ２に送信される。この時、ピクセル０、１において、それぞれ白表示の場合、５０１の設定となる。同様に黒表示の場合、５０２の設定となる。 Display data represented by two gradations of black and white is transmitted to the LCD controller driver IC2 by transmission of the control bus port 206 (P2: port 2). At this time, the pixels 0 and 1 are set to 501 in the case of white display. Similarly, in the case of black display, 502 is set.

また、ピクセル値（インデックス値）８は、表示色黒に設定され、ＬＣＤドライバの制御レベルをＡＬＬＯＮレベル（１６レベル／１６階調）で駆動する。
そしてピクセル値（インデックス値）１２は、表示色グレー（中間階調）に設定され、Ｌ
ＣＤドライバの制御レベルの一例として、１０レベル／１６階調で駆動し、ＬＣＤ１０３にフレームデータを３階調で表示する（Ｓ３０６）。 Further, the pixel value (index value) 8 is set to the display color black, and the control level of the LCD driver is driven at the ALL ON level (16 levels / 16 gradations).
The pixel value (index value) 12 is set to the display color gray (intermediate gradation), and L
As an example of the control level of the CD driver, it is driven with 10 levels / 16 gradations, and the frame data is displayed with 3 gradations on the LCD 103 (S306).

なお、中間階調色の制御レベルは限定されるものではなく、ＬＣＤドライバ１０６で設定可能な最小レベルと最大レベルの中間レベルであればどの設定値でも構わない。そして、表示用ＲＡＭ１０５に設定された表示データ値より、階調パレットテーブル２１０で変換された制御レベルに応じて、ＬＣＤ１０３の各ピクセルの液晶素子を駆動することにより、白、黒、グレー（中間階調）の３色（３階調）の階調表示制御を行う。 The control level of the intermediate gradation color is not limited, and any set value may be used as long as it is an intermediate level between the minimum level and the maximum level that can be set by the LCD driver 106. Then, by driving the liquid crystal element of each pixel of the LCD 103 according to the control level converted by the gradation palette table 210 from the display data value set in the display RAM 105, white, black, gray (intermediate floor) Tone display control of three colors (three gradations).

また、表示データポート２０７（Ｐ２：ポート２）、切替フラグポート２０８（Ｐ３：ポート３）とＬＣＤドライバコントローラＩＣ１０２の接続するビット位置は、それぞれ
各ピクセルのビット３、ビット２に接続した構成で説明したが、各ピクセルに表示データまたは切替フラグ出力が入力できる構成であればよく、接続するビット位置には依存しない。 The bit positions of the display data port 207 (P2: port 2), the switching flag port 208 (P3: port 3), and the LCD driver controller IC 102 are connected to the bit 3 and bit 2 of each pixel, respectively. However, any configuration is acceptable as long as display data or switching flag output can be input to each pixel, and it does not depend on the bit position to be connected.

Claims

An LCD driver for driving a dot matrix liquid crystal, display data for each pixel to the LCD driver, an LCD controller for controlling the dot matrix liquid crystal, and an LCD controller for outputting 2 N gradations A display RAM configured with 1 pixel N bits, a gradation palette table for converting display data for each pixel stored in the display RAM into an output level for controlling the LCD driver, the LCD controller, and 1 A microcomputer provided with a CPU that generates display data to be displayed on the dot matrix liquid crystal, connected via a first output port configured with a bus width in bytes, and provided with the microcomputer, black or white and an intermediate floor Stores display data of one frame (one screen) represented by one bit and one bit of tone or white (black) A flag for switching the frame buffer RAM, display data of the frame buffer RAM sequentially, the number of second output ports corresponding to the number of pixels sent in one data transmission, and the meaning of any one of the above bits A third output port which is an output, and each output line of the second output port has a first output so that display data is input to one of N bits of each pixel of the display RAM. Wired OR wiring is connected to each of the output lines at intervals of (N bits) or more in the port, and the CPU acquires display data from the frame buffer RAM, and from the second output port When continuous pixel display data is output, 1-bit display data is expanded to N-bit width and input to the display RAM of the liquid crystal controller. The tone palette table is set so as to convert data into at least ternary (three gradations) data according to the data of the second output port or the third output port. 3. A liquid crystal control device that performs data conversion based on N-bit data including bits set at three output ports.

After the display data of the frame buffer RAM is sequentially transmitted from the highest or lowest pixel data from the second output port, and the first display data for one frame is transmitted to the LCD controller as white or black data The CPU transmits a flag output from the third output port and transmits data represented by binary values of intermediate gradation and white (or black), and at least one of the first display data for the one frame is transmitted. 2. The display control of at least three values (three gradations) is performed by transmitting second display data expressed by binary (two gradations) of intermediate gradation and white (or black) to the part. The liquid crystal control device described in 1.

The display data of the frame buffer RAM is sequentially transmitted from the most significant pixel data or the least significant pixel data from the second output port, and the first display data for one frame is displayed with intermediate gradation and white (or black) data. After transmitting to the LCD controller, the CPU transmits a flag output from the third output port and transmits data expressed in binary values of white and black, and at least one of the first display data for the one frame is transmitted. 2. The liquid crystal control device according to claim 1, wherein display control of at least three values (three gradations) is performed by transmitting second display data expressed by two values (two gradations) of white and black to the part. .

The display data stored in the frame buffer RAM is acquired by the CPU, and is subjected to bit shift processing sequentially from the most significant bit of the minimum address of the frame buffer RAM, and the display data is sequentially output to the second output port, The liquid crystal control device according to claim 1, wherein display data for one frame is transmitted.

The display data stored in the frame buffer RAM is acquired by the CPU, and is subjected to bit shift processing sequentially from the least significant bit of the maximum address of the frame buffer RAM, and sequentially outputs the display data to the second output port. The liquid crystal control device according to claim 1, wherein display data for one frame is transmitted.