JP2012199424A - Electric circuit - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide an electric circuit which includes an inductive element and a capacitative element and prevents the occurence of eddy current, and which includes proper shield effect and realizes efficient layout.SOLUTION: An electric circuit includes: an inductive element having wiring at least partially enclosing a certain region; a first capacitative element having a comb-shaped electrode extending in a direction substantially perpendicular to the wiring in one of an inner region and an outer region of the wiring; at least one of a second capacitative element having a comb-shaped electrode extending in the direction substantially perpendicular to the wiring in the other region of the inner region and the outer region of the wiring and a shield having a shield wire extending in the direction substantially perpendicular to the wiring.

Description

本願開示は、一般に電気回路に関し、詳しくは誘導素子と容量素子とを含む電気回路に関する。   The present disclosure generally relates to an electric circuit, and particularly relates to an electric circuit including an inductive element and a capacitive element.

無線通信向けLSI等に用いられる高周波回路では、所定の周波数帯域において良好な反射特性又は通過特性を有する所望の周波数特性が求められることがある。そこで、所定の周波数帯域において高周波回路のインピーダンスを所望の値(例えば50Ω)に設定するためのインピーダンスマッチングが行なわれる。インピーダンスマッチングのためには、インダクタや容量素子等の受動素子が用いられるが、インダクタは回路内で大きい面積を占有する。そこでインダクタのサイズの縮小、或いは他の素子との配置の工夫により、インダクタの専有面積を実質的に縮小させる技術が求められている。例えばインダクタと容量とを重ねて配置することで、占有面積を減少させることができる。   In a high-frequency circuit used in an LSI for wireless communication or the like, a desired frequency characteristic having good reflection characteristics or transmission characteristics in a predetermined frequency band may be required. Therefore, impedance matching is performed to set the impedance of the high-frequency circuit to a desired value (for example, 50Ω) in a predetermined frequency band. Passive elements such as inductors and capacitive elements are used for impedance matching, but the inductor occupies a large area in the circuit. Therefore, there is a demand for a technique for substantially reducing the area occupied by the inductor by reducing the size of the inductor or by arranging the other elements. For example, the occupied area can be reduced by arranging the inductor and the capacitor in an overlapping manner.

インダクタと容量とを重ねた受動素子の一例が特許文献1に開示される。この特許文献1の高周波回路では、容量の上部電極に放射状のスリットを設け、容量の周囲又は容量に重ねてスパイラルインダクタを配置している。容量の上部電極に形成されたスリットにより、スパイラルインダクタの磁界により誘起される渦電流の経路が遮断されるため、渦電流損は発生しない。また、渦電流が発生しないことから、鏡像効果によるインダクタンスの低下も防ぐことができる。更に、スパイラルインダクタの中心部の空き領域或いはスパイラルインダクタと重なる領域に容量を配置することで、回路の専有面積を小さくおさえることができる。   An example of a passive element in which an inductor and a capacitor are overlapped is disclosed in Patent Document 1. In the high frequency circuit disclosed in Patent Document 1, a radial slit is provided in the upper electrode of the capacitor, and a spiral inductor is disposed around the capacitor or overlapping the capacitor. Since the path of the eddy current induced by the magnetic field of the spiral inductor is blocked by the slit formed in the upper electrode of the capacitor, no eddy current loss occurs. Further, since no eddy current is generated, it is possible to prevent a decrease in inductance due to a mirror image effect. Furthermore, by arranging the capacitor in the empty area at the center of the spiral inductor or in the area overlapping with the spiral inductor, the area occupied by the circuit can be reduced.

特許文献2には、インダクタの内部に配置する容量を渦電流防止のための配置とした回路が開示される。この回路では、渦電流が励起されない方向に容量性素子を接続し、渦電流を防ぐことができる。   Patent Document 2 discloses a circuit in which a capacitor disposed inside an inductor is disposed to prevent eddy currents. In this circuit, a capacitive element can be connected in a direction in which eddy current is not excited to prevent eddy current.

特許文献1の回路では、インダクタと容量用電極との間隔を大きくとらないと、寄生容量が大きくなってしまう。しかし現在のCMOSプロセスでは、インダクタは最上層又はその下の厚膜に配置され、キャパシタは最上層の下又はその近くにしか形成できないので、インダクタと容量用電極との間隔を大きくすることは困難である。また電極上部にはスリットを入れているが、下部にはスリットがないため、下部の電極に低抵抗の電極を実現できない場合に渦電流が発生し、インダクタンスの低下をまねく。   In the circuit of Patent Document 1, the parasitic capacitance increases unless the distance between the inductor and the capacitor electrode is increased. However, in the current CMOS process, the inductor is disposed on the top layer or a thick film below it, and the capacitor can only be formed below or near the top layer, so it is difficult to increase the distance between the inductor and the capacitor electrode. It is. In addition, a slit is formed in the upper part of the electrode, but there is no slit in the lower part. Therefore, when a low resistance electrode cannot be realized in the lower electrode, an eddy current is generated, resulting in a decrease in inductance.

また特許文献1の回路及び特許文献2の回路ともに、インダクタ領域外に周回配線が存在すると、渦電流が誘起されインダクタンスが減少する。これを避けるために、配線最外部から渦電流損を防止する程度のシールド領域を作成しなくてはならない。また、インダクタ配線下部の寄生容量の影響を減少させ、高いQ値を実現するために、インダクタ外部に渦電流を防止するシールドを設置する必要があり、実装面積が大きくなってしまう。   In addition, in both the circuit of Patent Document 1 and the circuit of Patent Document 2, if a surrounding wiring exists outside the inductor region, an eddy current is induced and the inductance decreases. In order to avoid this, it is necessary to create a shield area that prevents eddy current loss from the outermost part of the wiring. Further, in order to reduce the influence of the parasitic capacitance under the inductor wiring and realize a high Q value, it is necessary to install a shield for preventing eddy current outside the inductor, which increases the mounting area.

特開2000−260939号公報JP 2000-260939 A 特開2008−263074号公報JP 2008-263074 A

以上を鑑みると、誘導素子と容量素子とを含み、渦電流の発生を防ぎ、適切なシールド効果を備え、且つ効率的な配置を実現した電気回路が望まれる。   In view of the above, an electric circuit that includes an inductive element and a capacitive element, prevents generation of eddy currents, has an appropriate shielding effect, and realizes an efficient arrangement is desired.

電気回路は、ある領域を少なくとも部分的に囲む配線を有する誘導素子と、前記配線の内側の領域又は外側の領域の一方の領域において前記配線に略垂直な方向に延びる櫛形電極を有する第1の容量素子と、前記一方の領域以外の領域において、前記配線に略垂直な方向に延びる櫛形電極を有する第2の容量素子及び前記配線に略垂直な方向に延びるシールド線を有するシールドの少なくとも一方とを含むことを特徴とする。   The electric circuit includes a first element having an inductive element having a wiring that at least partially surrounds a certain region and a comb-shaped electrode extending in a direction substantially perpendicular to the wiring in one of an inner region and an outer region of the wiring. And at least one of a capacitive element and a second capacitive element having a comb-shaped electrode extending in a direction substantially perpendicular to the wiring in a region other than the one region and a shield having a shield line extending in a direction substantially perpendicular to the wiring. It is characterized by including.

本願開示の少なくとも1つの実施例によれば、少なくとも誘導素子と容量素子とを含む電気回路において、櫛形電極の容量素子を適切な位置及び方向に配置することにより、容量としての機能と渦電流防止シールドとしての機能を発揮するように容量素子を利用することができる。即ち、普通であれば渦電流防止シールドと容量素子とを別個に設けるだけの面積を必要とするところ、容量素子を渦電流防止シールドとしても利用することにより、シールド機能と容量機能とを容量素子分の面積で提供し、効率的な配置を実現することが可能となる。   According to at least one embodiment of the present disclosure, in an electric circuit including at least an inductive element and a capacitive element, the capacitive element of the comb-shaped electrode is disposed in an appropriate position and direction, thereby functioning as a capacitor and preventing eddy currents. A capacitive element can be used so as to exhibit a function as a shield. That is, normally, an area that only needs to provide an eddy current prevention shield and a capacitive element separately is required. By using the capacitive element also as an eddy current prevention shield, the shield function and the capacitive function can be combined. It is possible to provide an efficient arrangement by providing a minute area.

渦電流防止用シールドについて説明するための図である。It is a figure for demonstrating the shield for eddy current prevention. 図1の線A−A’に沿ってとった回路の断面図である。FIG. 2 is a cross-sectional view of a circuit taken along line A-A ′ of FIG. 1. 渦電流について説明するための図である。It is a figure for demonstrating an eddy current. 渦電流を防止するシールドについて説明するための図である。It is a figure for demonstrating the shield which prevents an eddy current. 誘導素子と容量素子とを含む高周波回路の第1の実施例の構成を示す図である。It is a figure which shows the structure of the 1st Example of the high frequency circuit containing an induction | guidance | derivation element and a capacitive element. 図5の高周波回路の線B−B’に沿ってとった断面図である。FIG. 6 is a cross-sectional view taken along line B-B ′ of the high frequency circuit of FIG. 5. 誘導素子と容量素子とを含む高周波回路の第2の実施例の構成を示す図である。It is a figure which shows the structure of the 2nd Example of the high frequency circuit containing an induction | guidance | derivation element and a capacitive element. 誘導素子と容量素子とを含む高周波回路の第3の実施例の構成を示す図である。It is a figure which shows the structure of the 3rd Example of the high frequency circuit containing an induction | guidance | derivation element and a capacitive element. 誘導素子と容量素子とを含む高周波回路の第4の実施例の構成を示す図である。It is a figure which shows the structure of the 4th Example of the high frequency circuit containing an induction element and a capacitive element. 図10の高周波回路の線C−C’に沿ってとった断面図である。It is sectional drawing taken along line C-C 'of the high frequency circuit of FIG. 誘導素子と容量素子とを含む高周波回路の第5の実施例の構成を示す図である。It is a figure which shows the structure of the 5th Example of the high frequency circuit containing an induction | guidance | derivation element and a capacitive element. 誘導素子と容量素子とを含む高周波回路の実用例を示す図である。It is a figure which shows the practical example of the high frequency circuit containing an induction element and a capacitive element. 図12の高周波回路の等価回路を示す図である。It is a figure which shows the equivalent circuit of the high frequency circuit of FIG. 図12の回路と同等の特性を有する高周波回路の別の構成例である。13 is another configuration example of a high-frequency circuit having characteristics equivalent to those of the circuit of FIG. 誘導素子と容量素子とを含む高周波回路の別の実用例を示す図である。It is a figure which shows another practical example of the high frequency circuit containing an induction element and a capacitive element. 図15の高周波回路の等価回路を示す図である。It is a figure which shows the equivalent circuit of the high frequency circuit of FIG.

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。なお各図において、同一又は対応する構成要素は同一又は対応する参照番号により参照される。   Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. In each drawing, the same or corresponding components are referred to by the same or corresponding reference numbers.

図1は、渦電流防止用シールドについて説明するための図である。図1において、ある領域を囲むように周回する金属配線17を有する誘導素子(インダクタ)の下方に、渦電流防止用シールド10が設けられる。渦電流防止用シールド10は、図面縦方向に延展するポリシールド線11及び13、図面横方向に延展するポリシールド線12及び14、ポリシールド線の外側において切り欠き部16以外を周回するようにポリシールド線に接続される接地配線15を含む。ポリシールド線11乃至14はポリシリコンで形成され、金属配線17の近傍において、周回する金属配線17に略垂直な方向に延展するように配置されている。接地配線15は例えばポリシリコン等の導電体であってよく、ポリシールド線11乃至14を共通の接地電位に接続するために設けられる。切り欠き部16を接地配線15に設けて周回路を作らないことで、インダクタが発生する磁束の変化により接地配線15に沿って渦電流が発生しないようにしている。   FIG. 1 is a diagram for explaining an eddy current prevention shield. In FIG. 1, an eddy current prevention shield 10 is provided below an inductive element (inductor) having a metal wiring 17 that wraps around a certain region. The shield 10 for preventing eddy currents circulates except for the polyshield wires 11 and 13 extending in the vertical direction of the drawing, the polyshield wires 12 and 14 extending in the horizontal direction of the drawing, and the portions other than the notch 16 outside the polyshield wire. A ground wiring 15 connected to the policy line is included. The policy lines 11 to 14 are made of polysilicon and are arranged in the vicinity of the metal wiring 17 so as to extend in a direction substantially perpendicular to the metal wiring 17 that circulates. The ground wiring 15 may be a conductor such as polysilicon, and is provided to connect the polyshield lines 11 to 14 to a common ground potential. By notching the notch 16 to the ground wiring 15 and forming a peripheral circuit, eddy currents are prevented from being generated along the ground wiring 15 due to a change in magnetic flux generated by the inductor.

図2は、図1の線A−A’に沿ってとった回路の断面図である。シリコン基板18の上にポリシールド線13が形成され、その上方にインダクタの金属配線17が配置されている。インダクタが発生する磁束が変化すると、ポリシールド線13に渦電流が流れようとする。しかしながら、ポリシールド線13は連続した一枚の導体板ではなく平行に並んだ複数の導体線であり、しかも金属配線17の延展方向とは直交する方向に延展している。従って、ポリシールド線13には殆ど渦電流が流れない。またこのポリシールド線13によりシリコン基板18がシールドされているので、シリコン基板18に渦電流が発生することがない。   FIG. 2 is a cross-sectional view of the circuit taken along line A-A 'of FIG. A polyshield wire 13 is formed on a silicon substrate 18, and an inductor metal wiring 17 is disposed above the polyshield wire 13. When the magnetic flux generated by the inductor changes, an eddy current tends to flow through the polyshield wire 13. However, the polyshield wire 13 is not a single continuous conductor plate, but a plurality of conductor wires arranged in parallel, and extends in a direction orthogonal to the extending direction of the metal wiring 17. Therefore, almost no eddy current flows through the polyshield wire 13. Further, since the silicon substrate 18 is shielded by the polyshield wire 13, no eddy current is generated in the silicon substrate 18.

図3は、渦電流について説明するための図である。図3に示されるように、インダクタの金属配線17に電流が流れると磁界20が発生する。金属配線17に流れる電流が変化すると磁界が変化し、シリコン基板18の表面に渦電流21が発生する。このような渦電流21が発生すると、渦電流損が発生する。また、渦電流の発生により、鏡像効果によるインダクタンスの低下がもたらされる。   FIG. 3 is a diagram for explaining the eddy current. As shown in FIG. 3, a magnetic field 20 is generated when a current flows through the metal wiring 17 of the inductor. When the current flowing through the metal wiring 17 changes, the magnetic field changes, and an eddy current 21 is generated on the surface of the silicon substrate 18. When such an eddy current 21 is generated, an eddy current loss occurs. Further, the generation of eddy current causes a decrease in inductance due to a mirror image effect.

図4は、渦電流を防止するシールドについて説明するための図である。図4に示される例では、シリコン基板18の上に酸化シリコン膜22が形成され、その上にポリシールド線13が設けられている。磁界20が変化しても、前述のようにポリシールド線13には殆ど渦電流が発生しない。またまたこのポリシールド線13によりシリコン基板18がシールドされているので、シリコン基板18に渦電流が発生することもない。   FIG. 4 is a diagram for explaining a shield for preventing eddy currents. In the example shown in FIG. 4, the silicon oxide film 22 is formed on the silicon substrate 18, and the polyshield line 13 is provided thereon. Even if the magnetic field 20 changes, almost no eddy current is generated in the polyshield wire 13 as described above. Moreover, since the silicon substrate 18 is shielded by the polyshield wire 13, no eddy current is generated in the silicon substrate 18.

図5は、誘導素子と容量素子とを含む高周波回路の第1の実施例の構成を示す図である。なお以下の説明において、高周波回路とは、高周波信号を対象とすることを意図した回路を意味するが、特に特定の周波数以上の信号に限定されるものではない電気回路であってよい。図5に示す高周波回路は、ある領域を少なくとも部分的に囲む配線30を有する誘導素子と、配線30の内側の領域又は外側の領域の一方の領域において配線30に略垂直な方向に延びる櫛形電極を有する第1の容量素子31とを含む。この高周波回路は更に、上記一方の領域以外の領域において、配線30に略垂直な方向に延びる櫛形電極を有する第2の容量素子32と、配線30に略垂直な方向に延びるシールド線を有するシールド33を含む。   FIG. 5 is a diagram showing a configuration of a first example of a high-frequency circuit including an inductive element and a capacitive element. In the following description, the high-frequency circuit means a circuit intended to target a high-frequency signal, but may be an electric circuit that is not limited to a signal having a specific frequency or higher. The high-frequency circuit shown in FIG. 5 includes an inductive element having a wiring 30 that at least partially surrounds a certain region, and a comb-shaped electrode that extends in a direction substantially perpendicular to the wiring 30 in one of the inner region and the outer region of the wiring 30. And a first capacitive element 31 having The high-frequency circuit further includes a second capacitive element 32 having a comb-shaped electrode extending in a direction substantially perpendicular to the wiring 30 and a shield having a shield line extending in a direction substantially perpendicular to the wiring 30 in a region other than the one region. 33.

配線30は、図5に示す例では、2重に周回することにより、その内部領域を完全に囲っている。配線30の形状はこれに限定されるものではなく、例えば1重に周回することにより、電気信号を入出力する入出力端30a及び30bの部分を除き、内部領域を部分的に囲むような形状であってもよい。第1の容量素子31及び第2の容量素子32との各々は、その1つに代表して示すように、櫛形電極34と櫛形電極35とを含む。櫛形電極34の複数の櫛歯状部分と櫛形電極35の複数の櫛歯状部分とが互いに噛み合うように入り組んだ形で、櫛形電極34と櫛形電極35とは対向している。これにより、大きな容量値を実現している。前述のように、櫛形電極34及び櫛形電極35は配線30に略垂直な方向に延びている。ここで櫛形電極34及び櫛形電極35が配線30に略垂直な方向に延びるとは、櫛形電極34及び櫛形電極35の各櫛歯状部分の延展方向が、近傍にある配線30の延展方向に略垂直であることである。   In the example shown in FIG. 5, the wiring 30 completely surrounds the inner region by double wrapping. The shape of the wiring 30 is not limited to this. For example, a shape that surrounds the internal region partially except for the portions of the input / output ends 30a and 30b that input and output electric signals by wrapping around in a single layer. It may be. Each of the first capacitive element 31 and the second capacitive element 32 includes a comb-shaped electrode 34 and a comb-shaped electrode 35 as representatively shown in one of them. The comb-shaped electrode 34 and the comb-shaped electrode 35 are opposed to each other such that the plurality of comb-shaped portions of the comb-shaped electrode 34 and the plurality of comb-shaped portions of the comb-shaped electrode 35 are interdigitated. Thereby, a large capacitance value is realized. As described above, the comb electrode 34 and the comb electrode 35 extend in a direction substantially perpendicular to the wiring 30. Here, the comb-shaped electrode 34 and the comb-shaped electrode 35 extend in a direction substantially perpendicular to the wiring 30. The extending direction of each comb-like portion of the comb-shaped electrode 34 and the comb-shaped electrode 35 is substantially the same as the extending direction of the wiring 30 in the vicinity. Be vertical.

図5の例では、第1の容量素子31が配線30の外側の領域に配置され、第2の容量素子32が配線30の内側の領域に配置される。そして、シールド33が内側の領域と外側の領域との間において配線30の下方に設けられている。シールド33は、図1に示す渦電流防止用シールド10と同様のものである。即ち、シールド33は、図面縦方向に延展するポリシールド線、図面横方向に延展するポリシールド線、及びポリシールド線の外側において切り欠き部以外を周回するようにポリシールド線に接続される接地配線を含んでよい。シールド33は、接地されてよい。ポリシールド線はポリシリコンで形成され、配線30の近傍において、周回する配線30に略垂直な方向に延展するように配置されてよい。   In the example of FIG. 5, the first capacitor element 31 is disposed in a region outside the wiring 30, and the second capacitor element 32 is disposed in a region inside the wiring 30. A shield 33 is provided below the wiring 30 between the inner region and the outer region. The shield 33 is the same as the eddy current prevention shield 10 shown in FIG. That is, the shield 33 is connected to the polyshield wire extending around the polyshield wire extending in the vertical direction of the drawing, the polyshield wire extending in the horizontal direction of the drawing, and the polyshield wire so as to circulate outside the notch portion outside the polyshield wire. Wiring may be included. The shield 33 may be grounded. The policy line is made of polysilicon and may be arranged in the vicinity of the wiring 30 so as to extend in a direction substantially perpendicular to the wiring 30 that circulates.

これらの第1の容量素子31、第2の容量素子32、及びシールド33は、その構成要素(櫛形電極及びポリシールド線)が配線30に略垂直な方向に延展しているので、渦電流が殆ど発生せずに、渦電流損も殆ど発生しない。また第1の容量素子31、第2の容量素子32、及びシールド33により、その下方に存在する基板に渦電流が発生するのを防ぐことができる。また配線30の外側の領域に配置される第1の容量素子31は、外部領域に対する適切なシールドを提供するという機能と容量を提供するという機能との両方の機能を果たす。また配線30とシールド33とは、以下に説明する図6に示されるように互いの距離が離れているので、誘導素子に対する寄生容量の影響を最小限に抑えることができる。   Since the first capacitor element 31, the second capacitor element 32, and the shield 33 have constituent elements (comb-shaped electrodes and polyshield wires) extending in a direction substantially perpendicular to the wiring 30, eddy currents are generated. Little or no eddy current loss occurs. In addition, the first capacitive element 31, the second capacitive element 32, and the shield 33 can prevent an eddy current from being generated in the substrate existing therebelow. In addition, the first capacitor element 31 disposed in the region outside the wiring 30 performs both a function of providing an appropriate shield for the external region and a function of providing a capacitance. Further, since the wiring 30 and the shield 33 are separated from each other as shown in FIG. 6 described below, the influence of parasitic capacitance on the inductive element can be minimized.

図6は、図5の高周波回路の線B−B’に沿ってとった断面図である。図6に示す高周波回路は、シリコン基板40、その上に形成された絶縁膜41、及び更にその上に積層された複数の層間絶縁膜42乃至45を含む。絶縁膜41乃至45は、例えば酸化シリコンで形成される。絶縁膜41上には、シールド33の各ポリシールド線が設けられ、これらポリシールド線は層間絶縁膜42により覆われる。シリコン基板40と絶縁膜41とを1つの基板とみなせば、シールド33は基板上に設けられたポリシールドである。このシールド33により、前述のようにしてシリコン基板40に渦電流が発生するのを防ぐことができる。また配線30とシールド33とは、互いの距離が離れているので、誘導素子に対する寄生容量の影響を最小限に抑えることができる。   FIG. 6 is a cross-sectional view taken along line B-B ′ of the high frequency circuit of FIG. 5. The high-frequency circuit shown in FIG. 6 includes a silicon substrate 40, an insulating film 41 formed thereon, and a plurality of interlayer insulating films 42 to 45 stacked thereon. The insulating films 41 to 45 are made of, for example, silicon oxide. Each polyshield line of the shield 33 is provided on the insulating film 41, and these polyshield lines are covered with an interlayer insulating film 42. If the silicon substrate 40 and the insulating film 41 are regarded as one substrate, the shield 33 is a polyshield provided on the substrate. The shield 33 can prevent eddy currents from being generated in the silicon substrate 40 as described above. Further, since the wiring 30 and the shield 33 are separated from each other, the influence of parasitic capacitance on the inductive element can be minimized.

層間絶縁膜42上には櫛形電極47a乃至47cが設けられ、これら櫛形電極47a乃至47cは層間絶縁膜43により覆われる。層間絶縁膜43上には櫛形電極48a乃至48cが設けられ、これら櫛形電極48a乃至48cは層間絶縁膜44により覆われる。層間絶縁膜44上には誘導素子の配線30が設けられ、これら配線30は層間絶縁膜43により覆われる。   Comb electrodes 47 a to 47 c are provided on the interlayer insulating film 42, and the comb electrodes 47 a to 47 c are covered with the interlayer insulating film 43. Comb electrodes 48 a to 48 c are provided on the interlayer insulating film 43, and the comb electrodes 48 a to 48 c are covered with the interlayer insulating film 44. Inductive element wirings 30 are provided on the interlayer insulating film 44, and these wirings 30 are covered with an interlayer insulating film 43.

櫛形電極47a乃至47cは、それぞれ、図5に示す第2の容量素子32a乃至32cのプラス側の櫛形電極とマイナス側の櫛形電極とを含んでよい。また同様に、櫛形電極48a乃至48cは、図5に示す第2の容量素子32a乃至32cのプラス側の櫛形電極とマイナス側の櫛形電極とを含んでよい。例えば、櫛形電極47aのプラス側の櫛形電極と櫛形電極48aのプラス側の櫛形電極とが並列に接続され、櫛形電極47aのマイナス側の櫛形電極と櫛形電極48aのマイナス側の櫛形電極とが並列に接続され、第2の容量素子32aを形成する。これら櫛形電極47a乃至47c及び櫛形電極48a乃至48cもまた、シリコン基板40に渦電流が発生するのを防ぐ機能を有する。   The comb-shaped electrodes 47a to 47c may include a plus-side comb-shaped electrode and a minus-side comb-shaped electrode of the second capacitive elements 32a to 32c shown in FIG. Similarly, the comb-shaped electrodes 48a to 48c may include a plus-side comb-shaped electrode and a minus-side comb-shaped electrode of the second capacitive elements 32a to 32c shown in FIG. For example, the plus-side comb electrode of the comb-shaped electrode 47a and the plus-side comb-shaped electrode of the comb-shaped electrode 48a are connected in parallel, and the minus-side comb-shaped electrode of the comb-shaped electrode 47a and the minus-side comb-shaped electrode of the comb-shaped electrode 48a are paralleled. To the second capacitor element 32a. The comb electrodes 47 a to 47 c and the comb electrodes 48 a to 48 c also have a function of preventing eddy currents from being generated in the silicon substrate 40.

図7は、誘導素子と容量素子とを含む高周波回路の第2の実施例の構成を示す図である。図7において、図5に同一又は対応する構成要素は同一の番号で参照され、その説明は適宜省略される。図7に示す高周波回路は、ある領域を少なくとも部分的に囲む配線30を有する誘導素子と、配線30の内側の領域又は外側の領域の一方の領域において配線30に略垂直な方向に延びる櫛形電極を有する第1の容量素子31とを含む。この高周波回路は更に、上記一方の領域以外の領域において、配線30に略垂直な方向に延びるシールド線を有するシールド50を含む。   FIG. 7 is a diagram showing a configuration of a second embodiment of a high-frequency circuit including an inductive element and a capacitive element. 7, the same or corresponding components as those in FIG. 5 are referred to by the same numerals, and a description thereof will be omitted as appropriate. The high-frequency circuit shown in FIG. 7 includes an inductive element having a wiring 30 that at least partially surrounds a certain region, and a comb-shaped electrode that extends in a direction substantially perpendicular to the wiring 30 in one of the inner region and the outer region of the wiring 30. And a first capacitive element 31 having The high-frequency circuit further includes a shield 50 having a shield line extending in a direction substantially perpendicular to the wiring 30 in a region other than the one region.

図7の例では、第1の容量素子31が配線30の外側の領域に配置され、シールド50が配線30の内側の領域に配置される。シールド50は更に、内側の領域と外側の領域との間において配線30の下方にも設けられている。シールド50は、図1に示す渦電流防止用シールド10と同様のものである。即ち、シールド50は、図面縦方向に延展するポリシールド線、図面横方向に延展するポリシールド線、及びポリシールド線の外側において切り欠き部以外を周回するようにポリシールド線に接続される接地配線を含んでよい。シールド50は接地されてよい。ポリシールド線はポリシリコンで形成され、配線30の近傍において、周回する配線30に略垂直な方向に延展するように配置されてよい。   In the example of FIG. 7, the first capacitive element 31 is disposed in a region outside the wiring 30, and the shield 50 is disposed in a region inside the wiring 30. The shield 50 is also provided below the wiring 30 between the inner region and the outer region. The shield 50 is the same as the eddy current prevention shield 10 shown in FIG. That is, the shield 50 is connected to the polyshield wire extending around the polyshield wire extending in the vertical direction of the drawing, the polyshield wire extending in the horizontal direction of the drawing, and the polyshield wire so as to go around other than the notch portion outside the polyshield wire. Wiring may be included. The shield 50 may be grounded. The policy line is made of polysilicon and may be arranged in the vicinity of the wiring 30 so as to extend in a direction substantially perpendicular to the wiring 30 that circulates.

これらの第1の容量素子31及びシールド50は、その構成要素(櫛形電極及びポリシールド線)が配線30に略垂直な方向に延展しているので、渦電流が殆ど発生せずに、渦電流損も殆ど発生しない。また第1の容量素子31及びシールド50により、その下方に存在する基板に渦電流が発生するのを防ぐことができる。また配線30の外側の領域に配置される第1の容量素子31は、外部領域に対する適切なシールドを提供するという機能と容量を提供するという機能との両方の機能を果たす。また配線30とシールド50とは、互いの距離が離れているので、誘導素子に対する寄生容量の影響を最小限に抑えることができる。   Since these first capacitive element 31 and shield 50 have constituent elements (comb-shaped electrodes and polyshielded wires) extending in a direction substantially perpendicular to the wiring 30, eddy currents are hardly generated and eddy currents are hardly generated. There is almost no loss. Further, the first capacitive element 31 and the shield 50 can prevent an eddy current from being generated in the substrate existing therebelow. In addition, the first capacitor element 31 disposed in the region outside the wiring 30 performs both a function of providing an appropriate shield for the external region and a function of providing a capacitance. Further, since the wiring 30 and the shield 50 are separated from each other, the influence of parasitic capacitance on the inductive element can be minimized.

図8は、誘導素子と容量素子とを含む高周波回路の第3の実施例の構成を示す図である。図8に示す高周波回路は、ある領域を少なくとも部分的に囲む配線30を有する誘導素子と、配線30の内側の領域又は外側の領域の一方の領域において配線30に略垂直な方向に延びる櫛形電極を有する第1の容量素子32とを含む。この高周波回路は更に、上記一方の領域以外の領域において、配線30に略垂直な方向に延びるシールド線を有するシールド51を含む。   FIG. 8 is a diagram showing a configuration of a third example of the high-frequency circuit including the inductive element and the capacitive element. The high-frequency circuit shown in FIG. 8 includes an inductive element having a wiring 30 that at least partially surrounds a certain region, and a comb-shaped electrode that extends in a direction substantially perpendicular to the wiring 30 in one of the inner region and the outer region of the wiring 30. The first capacitive element 32 having The high-frequency circuit further includes a shield 51 having a shield line extending in a direction substantially perpendicular to the wiring 30 in a region other than the one region.

図8の例では、第1の容量素子32が配線30の内側の領域に配置され、シールド51が配線30の外側の領域に配置される。シールド51は更に、内側の領域と外側の領域との間において配線30の下方にも設けられている。シールド51は、図1に示す渦電流防止用シールド10と同様のものである。即ち、シールド51は、図面縦方向に延展するポリシールド線、図面横方向に延展するポリシールド線、及びポリシールド線の外側において切り欠き部以外を周回するようにポリシールド線に接続される接地配線を含んでよい。シールド51は、接地されてよい。ポリシールド線はポリシリコンで形成され、配線30の近傍において、周回する配線30に略垂直な方向に延展するように配置されてよい。   In the example of FIG. 8, the first capacitive element 32 is disposed in a region inside the wiring 30, and the shield 51 is disposed in a region outside the wiring 30. The shield 51 is also provided below the wiring 30 between the inner region and the outer region. The shield 51 is the same as the eddy current prevention shield 10 shown in FIG. In other words, the shield 51 is connected to the polyshield wire extending around the polyshield wire extending in the vertical direction of the drawing, the polyshield wire extending in the horizontal direction of the drawing, and the polyshield wire so as to go around other than the notch portion outside the polyshield wire. Wiring may be included. The shield 51 may be grounded. The policy line is made of polysilicon and may be arranged in the vicinity of the wiring 30 so as to extend in a direction substantially perpendicular to the wiring 30 that circulates.

これらの第1の容量素子32及びシールド51は、その構成要素(櫛形電極及びポリシールド線)が配線30に略垂直な方向に延展しているので、渦電流が殆ど発生せずに、渦電流損も殆ど発生しない。また第1の容量素子32及びシールド51により、その下方に存在する基板に渦電流が発生するのを防ぐことができる。また配線30の外側の領域に配置されるシールド51は、外部領域に対する適切なシールドを提供する。また配線30とシールド51とは、互いの距離が離れているので、誘導素子に対する寄生容量の影響を最小限に抑えることができる。   Since these first capacitive element 32 and shield 51 have their constituent elements (comb-shaped electrodes and polyshielded wires) extending in a direction substantially perpendicular to the wiring 30, almost no eddy currents are generated, and eddy currents are generated. There is almost no loss. Further, the first capacitive element 32 and the shield 51 can prevent an eddy current from being generated in the substrate existing therebelow. Further, the shield 51 disposed in the region outside the wiring 30 provides an appropriate shield for the external region. Further, since the wiring 30 and the shield 51 are separated from each other, the influence of parasitic capacitance on the inductive element can be minimized.

図9は、誘導素子と容量素子とを含む高周波回路の第4の実施例の構成を示す図である。図9に示す高周波回路は、ある領域を少なくとも部分的に囲む配線30を有する誘導素子と、配線30の内側の領域又は外側の領域の一方の領域において配線30に略垂直な方向に延びる櫛形電極を有する第1の容量素子32とを含む。この高周波回路は更に、上記一方の領域以外の領域において、配線30に略垂直な方向に延びる櫛形電極を有する第2の容量素子61を含む。   FIG. 9 is a diagram showing the configuration of a fourth example of the high-frequency circuit including the inductive element and the capacitive element. The high-frequency circuit shown in FIG. 9 includes an inductive element having a wiring 30 that at least partially surrounds a certain region, and a comb-shaped electrode that extends in a direction substantially perpendicular to the wiring 30 in one of the inner region and the outer region of the wiring 30. The first capacitive element 32 having The high-frequency circuit further includes a second capacitor element 61 having a comb-shaped electrode extending in a direction substantially perpendicular to the wiring 30 in a region other than the one region.

図9の例では、第1の容量素子32が配線30の内側の領域に配置され、第2の容量素子61が配線30の外側の領域に配置される。第2の容量素子61は更に、内側の領域と外側の領域との間において配線30の下方にも設けられている。   In the example of FIG. 9, the first capacitor element 32 is disposed in a region inside the wiring 30, and the second capacitor element 61 is disposed in a region outside the wiring 30. The second capacitor element 61 is further provided below the wiring 30 between the inner region and the outer region.

これらの第1の容量素子32及び第2の容量素子61は、その構成要素(櫛形電極)が配線30に略垂直な方向に延展しているので、渦電流が殆ど発生せずに、渦電流損も殆ど発生しない。また第1の容量素子32及び第2の容量素子61により、その下方に存在する基板に渦電流が発生するのを防ぐことができる。また配線30の外側の領域に配置される第2の容量素子61は、外部領域に対する適切なシールドを提供するという機能と容量を提供するという機能との両方の機能を果たす。なお配線30と第2の容量素子61とは、以下に説明する図10に示されるように互いの距離が比較的近接しており、誘導素子に対する寄生容量の影響が若干存在することになる。しかしながら、配線30の外部にのみ容量素子を設ける場合と比較して、第2の容量素子61を配線30の下方にまで延ばすことにより、第2の容量素子61の電極の大きさを拡大して、より大きい容量値を実現することができる。   Since the first capacitor element 32 and the second capacitor element 61 have constituent elements (comb-shaped electrodes) extending in a direction substantially perpendicular to the wiring 30, eddy currents are hardly generated and eddy currents are hardly generated. There is almost no loss. Further, the first capacitive element 32 and the second capacitive element 61 can prevent an eddy current from being generated in the substrate existing therebelow. In addition, the second capacitor element 61 disposed in the region outside the wiring 30 performs both a function of providing an appropriate shield for the external region and a function of providing a capacitor. The wiring 30 and the second capacitive element 61 are relatively close to each other as shown in FIG. 10 described below, and there is a slight influence of parasitic capacitance on the inductive element. However, as compared with the case where the capacitive element is provided only outside the wiring 30, the size of the electrode of the second capacitive element 61 is increased by extending the second capacitive element 61 below the wiring 30. Larger capacity values can be realized.

図10は、図10の高周波回路の線C−C’に沿ってとった断面図である。図10に示す高周波回路は、シリコン基板70、その上に形成された絶縁膜71、及び更にその上に積層された複数の層間絶縁膜72乃至75を含む。絶縁膜71乃至75は、例えば酸化シリコンで形成される。層間絶縁膜72と73との間及び層間絶縁膜73と74との間には、第1の容量素子32a並びに第2の容量素子61a及び61bが設けられる。これら第1の容量素子32a並びに第2の容量素子61a及び61bの平面上の位置は、図9に示される。配線30の直下にある第2の容量素子61a及び61bの櫛形電極により、シリコン基板70に渦電流が発生するのを防ぐことができる。なお前述のように第2の容量素子61の容量値を比較的大きく設定できる一方で、配線30と第2の容量素子61との距離が近いためにインダクタに対する寄生容量の影響が比較的大きくなる。   FIG. 10 is a cross-sectional view taken along line C-C ′ of the high frequency circuit of FIG. 10. The high-frequency circuit shown in FIG. 10 includes a silicon substrate 70, an insulating film 71 formed thereon, and a plurality of interlayer insulating films 72 to 75 stacked thereon. The insulating films 71 to 75 are made of, for example, silicon oxide. Between the interlayer insulating films 72 and 73 and between the interlayer insulating films 73 and 74, the first capacitor element 32a and the second capacitor elements 61a and 61b are provided. The positions of the first capacitor element 32a and the second capacitor elements 61a and 61b on the plane are shown in FIG. Generation of eddy current in the silicon substrate 70 can be prevented by the comb electrodes of the second capacitive elements 61 a and 61 b immediately below the wiring 30. As described above, the capacitance value of the second capacitor element 61 can be set to be relatively large. However, since the distance between the wiring 30 and the second capacitor element 61 is short, the influence of the parasitic capacitance on the inductor becomes relatively large. .

図11は、誘導素子と容量素子とを含む高周波回路の第5の実施例の構成を示す図である。図11に示す高周波回路は、ある領域を少なくとも部分的に囲む配線30を有する誘導素子と、配線30の内側の領域又は外側の領域の一方の領域において配線30に略垂直な方向に延びる櫛形電極を有する第1の容量素子31とを含む。この高周波回路は更に、上記一方の領域以外の領域において、配線30に略垂直な方向に延びる櫛形電極を有する第2の容量素子62を含む。   FIG. 11 is a diagram showing a configuration of a fifth example of the high-frequency circuit including the inductive element and the capacitive element. The high-frequency circuit shown in FIG. 11 includes an inductive element having a wiring 30 that at least partially surrounds a certain region, and a comb-shaped electrode extending in a direction substantially perpendicular to the wiring 30 in one of the inner region and the outer region of the wiring 30. And a first capacitive element 31 having The high-frequency circuit further includes a second capacitor element 62 having a comb-shaped electrode extending in a direction substantially perpendicular to the wiring 30 in a region other than the one region.

図11の例では、第1の容量素子31が配線30の外側の領域に配置され、第2の容量素子62が配線30の内側の領域に配置される。第2の容量素子62は更に、内側の領域と外側の領域との間において配線30の下方にも設けられている。   In the example of FIG. 11, the first capacitor element 31 is disposed in a region outside the wiring 30, and the second capacitor element 62 is disposed in a region inside the wiring 30. The second capacitor 62 is further provided below the wiring 30 between the inner region and the outer region.

これらの第1の容量素子31及び第2の容量素子62は、その構成要素(櫛形電極)が配線30に略垂直な方向に延展しているので、渦電流が殆ど発生せずに、渦電流損も殆ど発生しない。また第1の容量素子31及び第2の容量素子62により、その下方に存在する基板に渦電流が発生するのを防ぐことができる。また配線30の外側の領域に配置される第1の容量素子31は、外部領域に対する適切なシールドを提供するという機能と容量を提供するという機能との両方の機能を果たす。なお配線30と第2の容量素子62とは、互いの距離が比較的近接しており、誘導素子に対する寄生容量の影響が若干存在することになる。しかしながら、配線30の内部にのみ容量素子を設ける場合と比較して、第2の容量素子62を配線30の下方にまで延ばすことにより、第2の容量素子62の電極の大きさを拡大して、より大きい容量値を実現することができる。   Since the first capacitor element 31 and the second capacitor element 62 have constituent elements (comb-shaped electrodes) extending in a direction substantially perpendicular to the wiring 30, eddy currents are hardly generated and eddy currents are hardly generated. There is almost no loss. Further, the first capacitive element 31 and the second capacitive element 62 can prevent an eddy current from being generated in the substrate existing therebelow. In addition, the first capacitor element 31 disposed in the region outside the wiring 30 performs both a function of providing an appropriate shield for the external region and a function of providing a capacitance. The wiring 30 and the second capacitor element 62 are relatively close to each other, and there is a slight influence of parasitic capacitance on the inductive element. However, compared with the case where the capacitive element is provided only inside the wiring 30, the size of the electrode of the second capacitive element 62 is increased by extending the second capacitive element 62 to the lower side of the wiring 30. Larger capacity values can be realized.

図12は、誘導素子と容量素子とを含む高周波回路の実用例を示す図である。図12において、図5、図7、図8、図9、及び図11と同一又は対応する構成要素は、同一の番号で参照され、その説明は適宜省略される。図12において、配線30の外側の領域に配置される各容量素子31の外側の櫛形電極は、接地配線82により互いに接続され、接地配線83に更に接続される。またこれらの容量素子31の内側の櫛形電極は配線30に接続される。更に、配線30の内側に配置される各容量素子32の内側の櫛形電極は、接地配線80により互いに接続され、更に接地配線81を介して接地配線83に接続される。またこれらの容量素子32の外側の櫛形電極は配線30に接続される。接地配線83は、接地電位に接続される。なお接地配線82については、周回回路を形成しないように設けられる。   FIG. 12 is a diagram illustrating a practical example of a high-frequency circuit including an inductive element and a capacitive element. In FIG. 12, the same or corresponding components as those of FIGS. 5, 7, 8, 9, and 11 are referred to by the same numerals, and a description thereof will be omitted as appropriate. In FIG. 12, the comb electrodes outside the capacitive elements 31 arranged in the region outside the wiring 30 are connected to each other by the ground wiring 82 and further connected to the ground wiring 83. Further, the comb electrodes inside these capacitive elements 31 are connected to the wiring 30. Furthermore, the comb electrodes inside the capacitive elements 32 arranged inside the wiring 30 are connected to each other by the ground wiring 80 and further connected to the ground wiring 83 via the ground wiring 81. In addition, the comb electrodes outside the capacitive elements 32 are connected to the wiring 30. The ground wiring 83 is connected to the ground potential. The ground wiring 82 is provided so as not to form a circuit.

図13は、図12の高周波回路の等価回路を示す図である。図13に示されるように、入力端子INと出力端子OUTとの間を、誘導素子が直列に接続された誘導素子列で接続する。その誘導素子列上の途中の各点に容量素子の一端を接続し、その容量素子の他端を接地電位に接続する。図13の誘導素子列が図12の配線30に相当し、その誘導素子列の各誘導素子が配線30のインダクタンスを区分的に示したものに相当する。また図13の容量素子が図12の容量素子31及び32に相当する。図13に示す回路により、バンドエリミネーション特性とローパス特性とを組み合わせたフィルタ特性を実現することができる。   FIG. 13 is a diagram showing an equivalent circuit of the high-frequency circuit of FIG. As shown in FIG. 13, the input terminal IN and the output terminal OUT are connected by an inductive element array in which inductive elements are connected in series. One end of the capacitive element is connected to each point on the inductive element array, and the other end of the capacitive element is connected to the ground potential. The inductive element row in FIG. 13 corresponds to the wiring 30 in FIG. 12, and each inductive element in the inductive element row corresponds to a piecewise showing inductance of the wiring 30. 13 corresponds to the capacitive elements 31 and 32 in FIG. With the circuit shown in FIG. 13, it is possible to realize filter characteristics that combine band elimination characteristics and low-pass characteristics.

図14は、図12の回路と同等の特性を有する高周波回路の別の構成例である。図14において、図5、図7、図8、図9、及び図11と同一又は対応する構成要素は、同一の番号で参照され、その説明は適宜省略される。図14において、配線30の外側の領域に配置される各容量素子31の外側の櫛形電極は、接地電位に接続される。またこれらの容量素子31の内側の櫛形電極は配線30に接続される。配線30の内側に配置される各容量素子32については、使用されずに浮遊状態であり、配線30や接地電位に接続されない。このような構成によっても、図13に示す回路を等価回路として有するような高周波回路(フィルタ)を実現することができる。   FIG. 14 shows another configuration example of the high-frequency circuit having characteristics equivalent to those of the circuit of FIG. 14, the same or corresponding elements as those of FIGS. 5, 7, 8, 9, and 11 are referred to by the same numerals, and a description thereof will be omitted as appropriate. In FIG. 14, the comb-shaped electrode outside each capacitive element 31 disposed in the region outside the wiring 30 is connected to the ground potential. Further, the comb electrodes inside these capacitive elements 31 are connected to the wiring 30. The capacitive elements 32 arranged inside the wiring 30 are not used and are in a floating state, and are not connected to the wiring 30 or the ground potential. Even with such a configuration, a high-frequency circuit (filter) having the circuit shown in FIG. 13 as an equivalent circuit can be realized.

図15は、誘導素子と容量素子とを含む高周波回路の別の実用例を示す図である。図15において、図5、図7、図8、図9、及び図11と同一又は対応する構成要素は、同一の番号で参照され、その説明は適宜省略される。図15において、配線30の外側の領域に配置される各容量素子31の外側の櫛形電極は、接地電位に接続される。またこれらの容量素子31の内側の櫛形電極は配線30に接続される。配線30の内側に配置される各容量素子32については、使用されずに浮遊状態であり、配線30や接地電位に接続されない。配線30の一端は接地電位に接続され、他端が信号伝送配線に接続される。   FIG. 15 is a diagram illustrating another practical example of a high-frequency circuit including an inductive element and a capacitive element. In FIG. 15, the same or corresponding elements as those of FIGS. 5, 7, 8, 9, and 11 are referred to by the same numerals, and a description thereof will be omitted as appropriate. In FIG. 15, the comb electrodes on the outside of the capacitive elements 31 arranged in the region outside the wiring 30 are connected to the ground potential. Further, the comb electrodes inside these capacitive elements 31 are connected to the wiring 30. The capacitive elements 32 arranged inside the wiring 30 are not used and are in a floating state, and are not connected to the wiring 30 or the ground potential. One end of the wiring 30 is connected to the ground potential, and the other end is connected to the signal transmission wiring.

図16は、図15の高周波回路の等価回路を示す図である。図16に示されるように、入力端子INと出力端子OUTとの間の信号伝送配線の途中に、誘導素子が直列に接続された誘導素子列の一端を接続する。その誘導素子列の他端は接地電位に接続される。誘導素子列上の途中の各点に容量素子の一端を接続し、その容量素子の他端を接地電位に接続する。図16の誘導素子列が図15の配線30に相当し、その誘導素子列の各誘導素子が配線30のインダクタンスを区分的に示したものに相当する。また図16の容量素子が図15の容量素子31に相当する。図16に示す回路により、所定の周波数帯域の信号を減衰させるトラップフィルタのフィルタ特性を実現することができる。   FIG. 16 is a diagram showing an equivalent circuit of the high-frequency circuit of FIG. As shown in FIG. 16, one end of an inductive element array in which inductive elements are connected in series is connected in the middle of the signal transmission wiring between the input terminal IN and the output terminal OUT. The other end of the inductive element array is connected to the ground potential. One end of the capacitive element is connected to each point on the inductive element array, and the other end of the capacitive element is connected to the ground potential. The inductive element array in FIG. 16 corresponds to the wiring 30 in FIG. 15, and each inductive element in the inductive element array corresponds to a piecewise showing inductance of the wiring 30. Further, the capacitor in FIG. 16 corresponds to the capacitor 31 in FIG. With the circuit shown in FIG. 16, it is possible to realize a filter characteristic of a trap filter that attenuates a signal in a predetermined frequency band.

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。   As mentioned above, although this invention was demonstrated based on the Example, this invention is not limited to the said Example, A various deformation | transformation is possible within the range as described in a claim.

30 配線
31、32 容量素子
33 シールド
34 櫛形電極
35 櫛形電極
40 シリコン基板
41 絶縁膜
42〜45 層間絶縁膜
30 Wiring 31, 32 Capacitance element 33 Shield 34 Comb electrode 35 Comb electrode 40 Silicon substrate 41 Insulating films 42 to 45 Interlayer insulating film

Claims (7)

ある領域を少なくとも部分的に囲む配線を有する誘導素子と、
前記配線の内側の領域又は外側の領域の一方の領域において前記配線に略垂直な方向に延びる櫛形電極を有する第1の容量素子と、
前記一方の領域以外の領域において、前記配線に略垂直な方向に延びる櫛形電極を有する第2の容量素子及び前記配線に略垂直な方向に延びるシールド線を有するシールドの少なくとも一方と
を含むことを特徴とする電気回路。
An inductive element having wiring that at least partially surrounds a region;
A first capacitive element having a comb-shaped electrode extending in a direction substantially perpendicular to the wiring in one of the inner region and the outer region of the wiring;
The region other than the one region includes at least one of a second capacitor element having a comb-shaped electrode extending in a direction substantially perpendicular to the wiring and a shield having a shield line extending in a direction substantially perpendicular to the wiring. Characteristic electrical circuit.
前記第1の容量素子が前記外側の領域に配置され、前記第2の容量素子が前記内側の領域に配置されることを特徴とする請求項1記載の電気回路。   2. The electric circuit according to claim 1, wherein the first capacitive element is disposed in the outer region, and the second capacitive element is disposed in the inner region. 前記シールドが前記内側の領域と前記外側の領域との間において前記配線の下方に設けられていることを特徴とする請求項1又は2記載の電気回路。   3. The electric circuit according to claim 1, wherein the shield is provided below the wiring between the inner region and the outer region. 前記シールドが基板上に設けられたポリシールドであることを特徴とする請求項1乃至3何れか一項記載の電気回路。   The electric circuit according to claim 1, wherein the shield is a polyshield provided on a substrate. 前記第1の容量素子が前記外側の領域に配置され、前記シールドが前記内側の領域に配置されることを特徴とする請求項1記載の電気回路。   The electric circuit according to claim 1, wherein the first capacitive element is disposed in the outer region, and the shield is disposed in the inner region. 前記第1の容量素子が前記内側の領域に配置され、前記シールドが前記外側の領域に配置されることを特徴とする請求項1記載の電気回路。   The electric circuit according to claim 1, wherein the first capacitive element is disposed in the inner region, and the shield is disposed in the outer region. 前記第1の容量素子が前記外側の領域に配置され、前記第2の容量素子が前記内側の領域に配置され、前記第1の容量素子と前記第2の容量素子との何れか一方が、前記内側の領域と前記外側の領域との間において前記配線の下方にも延展していることを特徴とする請求項1記載の電気回路。   The first capacitive element is disposed in the outer region, the second capacitive element is disposed in the inner region, and one of the first capacitive element and the second capacitive element is: The electric circuit according to claim 1, wherein the electric circuit extends below the wiring between the inner region and the outer region.
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