JP2012199283A - Semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a highly reliable semiconductor device which suppresses the temperature increase of a semiconductor element in an allowable range and avoids influences of thermal expansion of a heat dissipation member which act on the warpage amount of a package substrate.SOLUTION: A semiconductor device includes: a package substrate 2 formed by laminating multiple organic resin layers; a semiconductor element 1 provided on a first region on an upper surface of the package substrate 2; and a heat radiation member 4 having a fastened part 4b fastened to a second region on the upper surface of the package substrate 2 and a cover part 4a contacting with a surface of the semiconductor element 1 which is the opposite side of a surface connecting with the package substrate 2 through a heat conduction member. A stacked via structure 9 is provided immediately below the second region by laminating first vias, which are respectively buried in the multiple organic resin layers, in the thickness direction of the multiple organic resin layers.

Description

本明細書に記載の技術は、パッケージ基板に搭載された半導体素子と、半導体素子で発生した熱を外部に放散させる放熱手段とを備えた半導体装置に関するものである。   The technology described in the present specification relates to a semiconductor device including a semiconductor element mounted on a package substrate and a heat radiating unit that dissipates heat generated in the semiconductor element to the outside.

近年の電子機器の多機能化、小型化及び薄型化に伴い、配線基板であるパッケージ基板に半導体素子を搭載した半導体装置の高密度化、小型化及び薄型化が要求されている。この要求に応える半導体装置として、いわゆるフリップチップ接続された半導体素子を備えるものがある。このような半導体装置では、半導体素子の一方の主面に形成された複数の突起電極と、この突起電極に対応する位置に形成されたパッケージ基板の接続電極とを重ね合わせることで両者が電気的に接続されている。   2. Description of the Related Art With the recent increase in functionality, size, and thickness of electronic devices, there has been a demand for higher density, size, and thickness reduction of semiconductor devices in which semiconductor elements are mounted on a package substrate that is a wiring substrate. Some semiconductor devices that meet this requirement include so-called flip-chip connected semiconductor elements. In such a semiconductor device, a plurality of protruding electrodes formed on one main surface of a semiconductor element and a connection electrode of a package substrate formed at a position corresponding to the protruding electrodes are overlapped to electrically It is connected to the.

フリップチップ接続された半導体装置においては、半導体素子で生じた熱を外部に放熱する放熱部材として放熱板を備えた構造などが知られている。例えば、特許文献１には、フリップチップ接続された半導体素子を囲むように形成されたリングを介してパッケージ基板上に放熱板が設けられた半導体装置が記載されている。また、パッケージ基板において、有機樹脂層が積層された方向（パッケージ基板の主面に対して鉛直な方向）へ複数のビアを直接つなぎ合わせることで形成されるスタックドビアが、半導体素子の信号端子に接続されることについても記載されている。   In a flip-chip connected semiconductor device, a structure including a heat radiating plate as a heat radiating member for radiating heat generated in a semiconductor element to the outside is known. For example, Patent Document 1 describes a semiconductor device in which a heat sink is provided on a package substrate via a ring formed so as to surround flip-chip connected semiconductor elements. In addition, a stacked via formed by connecting a plurality of vias directly in the direction in which the organic resin layer is laminated (a direction perpendicular to the main surface of the package substrate) on the package substrate is connected to the signal terminal of the semiconductor element. It also describes what is done.

特開２００１−３５９６０号公報JP 2001-35960 A

上記特許文献１に記載の半導体装置は、良好な電気的特性と高い実装信頼性とを兼ね備えるものである。しかし、消費電力が大きい電子機器では半導体素子の発熱量が大きいため、放熱板及び熱伝導部材を介して伝えられる熱量が大きくなる。そのため、セット筐体を介して十分な放熱が出来ず、半導体素子の許容範囲を超えてその温度が上昇してしまうという新たな課題が生じる。   The semiconductor device described in Patent Document 1 has both good electrical characteristics and high mounting reliability. However, in an electronic device with high power consumption, the amount of heat generated by the semiconductor element is large, so that the amount of heat transmitted through the heat sink and the heat conducting member increases. Therefore, there is a new problem that sufficient heat dissipation cannot be performed through the set housing, and the temperature rises beyond the allowable range of the semiconductor element.

また、引用文献１に記載の半導体装置では、放熱板の温度が上昇して熱膨張が生じた場合に、放熱板とパッケージ基板との固着部分に大きな応力が加わって、パッケージ基板が変形して反り量が増大する場合もある。この結果、上記従来の半導体装置では、実装に必要なはんだボールのコプラナリティーが得られなくなるという課題も生じている。   Further, in the semiconductor device described in the cited document 1, when the temperature of the heat sink increases and thermal expansion occurs, a large stress is applied to the fixing portion between the heat sink and the package substrate, and the package substrate is deformed. The amount of warpage may increase. As a result, the above-described conventional semiconductor device also has a problem that the solder ball coplanarity necessary for mounting cannot be obtained.

本発明は、上記従来の半導体装置における課題を解決し、半導体素子の温度上昇を許容範囲に抑えることにより、放熱部材の熱膨張によるパッケージ基板の反り量の影響を回避した信頼性の高い半導体装置を提供することを目的とする。   The present invention solves the above-described problems in the conventional semiconductor device and suppresses the rise in the temperature of the semiconductor element within an allowable range, thereby avoiding the influence of the warping amount of the package substrate due to the thermal expansion of the heat dissipation member. The purpose is to provide.

上記課題を解決するため本発明の半導体装置は、複数の有機樹脂層が積層されてなるパッケージ基板と、前記パッケージ基板の上面の第１の領域上に設けられた半導体素子と、前記パッケージ基板の上面の第２の領域上に固着された固着部と、前記半導体素子における前記パッケージ基板に接続された面の反対側の面と熱伝導部材を介して接触する被覆部とを有する放熱部材とを備えている。さらに、前記第２の領域の直下方には、前記複数の有機樹脂層の各々に埋め込まれた前記第１のビアが、前記複数の有機樹脂層の厚さ方向に積層されることで構成される少なくとも１つのスタックドビア構造体が設けられている。   In order to solve the above problems, a semiconductor device of the present invention includes a package substrate in which a plurality of organic resin layers are stacked, a semiconductor element provided on a first region on the upper surface of the package substrate, and the package substrate. A heat dissipating member having an adhering part fixed on the second region of the upper surface, and a covering part contacting the surface of the semiconductor element opposite to the surface connected to the package substrate via a heat conducting member; I have. Further, immediately below the second region, the first via embedded in each of the plurality of organic resin layers is laminated in the thickness direction of the plurality of organic resin layers. At least one stacked via structure is provided.

この構成によれば、放熱部材が固着された第２の領域の下方にスタックドビア構造体を形成するので、パッケージ基板内での放熱経路が最短距離になっており、半導体素子で生じた熱を放熱部材を介して効果的にパッケージ基板の外部へと放散させることが可能となっている。そのため、半導体素子の温度上昇を抑えることができるとともに、放熱部材の温度上昇に伴う熱膨張を抑えることができるので、半導体素子の反りの発生、パッケージ基板の反りの発生を効果的に抑えることができる。   According to this configuration, since the stacked via structure is formed below the second region to which the heat dissipation member is fixed, the heat dissipation path in the package substrate is the shortest distance, and the heat generated in the semiconductor element is dissipated. It is possible to effectively dissipate out of the package substrate via the member. Therefore, the temperature rise of the semiconductor element can be suppressed, and the thermal expansion accompanying the temperature rise of the heat dissipation member can be suppressed, so that the occurrence of the warpage of the semiconductor element and the warpage of the package substrate can be effectively suppressed. it can.

本発明の半導体装置は、放熱部材が固着される第２の領域の下方で、パッケージ基板において厚さ方向に積層されることで構成されるスタックドビア構造体が配置されている。このため、半導体素子が発熱して放熱部材の温度が上昇した場合でも、パッケージ基板に形成されたスタックドビア構造体を介して半導体素子で生じた熱を実装基板へと放熱し、半導体素子の温度上昇を回避することができる。また、放熱部材の熱膨張によるパッケージ基板の反り量を低減することができる。   In the semiconductor device of the present invention, a stacked via structure configured by being stacked in the thickness direction on the package substrate is disposed below the second region to which the heat dissipation member is fixed. For this reason, even when the semiconductor element generates heat and the temperature of the heat dissipation member rises, the heat generated in the semiconductor element is radiated to the mounting substrate via the stacked via structure formed on the package substrate, and the temperature of the semiconductor element rises. Can be avoided. In addition, the amount of warpage of the package substrate due to the thermal expansion of the heat dissipation member can be reduced.

（ａ）は、本発明の実施形態に係る半導体装置を示す斜視図であり、（ｂ）は、当該半導体装置を上方から見た場合の平面図である。(A) is a perspective view which shows the semiconductor device which concerns on embodiment of this invention, (b) is a top view at the time of seeing the said semiconductor device from upper direction. 本発明の実施形態に係る半導体装置の図１（ａ）に示すII-II線における断面図である。It is sectional drawing in the II-II line | wire shown to Fig.1 (a) of the semiconductor device which concerns on embodiment of this invention. 本発明の実施形態に係る半導体装置の図１（ａ）に示すIII-III線における断面図である。It is sectional drawing in the III-III line | wire shown to Fig.1 (a) of the semiconductor device which concerns on embodiment of this invention. 本発明の実施形態の第１の変形例に係る半導体装置の図１（ａ）に示すII-II線における断面図である。It is sectional drawing in the II-II line | wire shown to Fig.1 (a) of the semiconductor device which concerns on the 1st modification of embodiment of this invention. 本発明の実施形態の第１の変形例に係る半導体装置の図１（ａ）に示すIII-III線における断面図である。It is sectional drawing in the III-III line | wire shown to Fig.1 (a) of the semiconductor device which concerns on the 1st modification of embodiment of this invention. 本発明の実施形態の第２の変形例に係る半導体装置の図１（ａ）に示すII-II線における断面図である。It is sectional drawing in the II-II line | wire shown to Fig.1 (a) of the semiconductor device which concerns on the 2nd modification of embodiment of this invention. 本発明の実施形態の第２の変形例に係る半導体装置の図１（ａ）に示すIII-III線における断面図である。It is sectional drawing in the III-III line | wire shown to Fig.1 (a) of the semiconductor device which concerns on the 2nd modification of embodiment of this invention. 本発明の実施形態に係る半導体装置における、スタックドビア構造体の概略構成を観念的に示す平面図である。1 is a plan view conceptually showing a schematic configuration of a stacked via structure in a semiconductor device according to an embodiment of the present invention. 本発明の実施形態の第３の変形例に係る半導体装置における、スタックドビア構造体の概略構成を観念的に示す平面図である。It is a top view which shows notionally the schematic structure of the stacked via structure in the semiconductor device which concerns on the 3rd modification of embodiment of this invention. 本発明の実施形態の第３の変形例に係る半導体装置における、スタックドビア構造体の別の例の概略構成を観念的に示す平面図である。It is a top view which shows notionally the schematic structure of another example of the stacked via structure in the semiconductor device which concerns on the 3rd modification of embodiment of this invention.

以下、本発明の実施形態に係る半導体装置について図面を参照して説明する。なお、以下で参照する各図は、説明の便宜上、本発明の実施形態に係る半導体装置の構成部材のうち、本発明を説明するために必要な主要部材を中心に簡略化して示したものである。従って、本発明に係る半導体装置は、参照する各図に示されていない任意の構成部材を備えることができる。また、各図中の部材の寸法は、実際の構成部材の寸法および各部材の寸法比率等を必ずしも忠実に表したものではない。   Hereinafter, a semiconductor device according to an embodiment of the present invention will be described with reference to the drawings. In addition, each figure referred below is simplified for the convenience of explanation, and mainly shows the main members necessary for explaining the present invention among the structural members of the semiconductor device according to the embodiment of the present invention. is there. Therefore, the semiconductor device according to the present invention can include arbitrary constituent members that are not shown in the respective drawings to be referred to. Moreover, the dimension of the member in each figure does not necessarily faithfully represent the dimension of the actual component member, the dimension ratio of each member, and the like.

（実施形態）
図１（ａ）は、本発明の実施形態に係る半導体装置を示す斜視図であり、（ｂ）は、当該半導体装置を上方から見た場合の平面図である。図２は、本実施形態に係る半導体装置の図１（ａ）に示すII-II線における断面図であり、図３は、本実施形態に係る半導体装置の図１（ａ）に示すIII-III線における断面図である。 (Embodiment)
FIG. 1A is a perspective view showing a semiconductor device according to an embodiment of the present invention, and FIG. 1B is a plan view of the semiconductor device viewed from above. 2 is a cross-sectional view of the semiconductor device according to the present embodiment taken along line II-II shown in FIG. 1A, and FIG. 3 is a cross-sectional view of the semiconductor device according to the present embodiment shown in FIG. It is sectional drawing in an III line.

図１（ａ）、（ｂ）及び図２に示すように、本実施形態の半導体装置１００は、回路基板であるパッケージ基板２と、パッケージ基板２の素子搭載面１０の素子搭載エリア（第１の領域）１０ａ上に搭載されたチップ状の半導体素子１と、パッケージ基板２の固着エリア（第２の領域）１０ｂと、パッケージ基板２の素子搭載面１０上に設けられ、半導体素子１で生じる熱を放熱する放熱板（放熱部材）４とを備えている。   As shown in FIGS. 1A, 1B, and 2, the semiconductor device 100 according to this embodiment includes a package substrate 2 that is a circuit board and an element mounting area (first area) of the element mounting surface 10 of the package substrate 2. The chip-like semiconductor element 1 mounted on the area 10a, the fixing area (second area) 10b of the package substrate 2 and the element mounting surface 10 of the package substrate 2 are generated on the semiconductor element 1. And a heat radiating plate (heat radiating member) 4 for radiating heat.

半導体素子１の回路形成面１ａ上には複数の突起電極３が設けられており、半導体素子１は、回路形成面１ａをパッケージ基板２に向けた状態でフリップチップ接続されている。すなわち、パッケージ基板２の素子搭載面１０の素子搭載エリア１０ａには突起電極３に対応する位置にランド２０ｂが設けられており、突起電極３がランド２０ｂに接続されるように半導体素子１は搭載されている。   A plurality of protruding electrodes 3 are provided on the circuit formation surface 1 a of the semiconductor element 1, and the semiconductor element 1 is flip-chip connected with the circuit formation surface 1 a facing the package substrate 2. That is, the element mounting area 10a of the element mounting surface 10 of the package substrate 2 is provided with a land 20b at a position corresponding to the protruding electrode 3, and the semiconductor element 1 is mounted so that the protruding electrode 3 is connected to the land 20b. Has been.

半導体素子１の回路形成面１ａとパッケージ基板２の素子搭載面１０の素子搭載エリア１０ａとの間の隙間にはアンダーフィルと呼ばれる絶縁性の樹脂７が充填されており、突起電極３の周囲を被覆している。樹脂７は半導体素子１の側面の一部及び素子搭載エリア１０ａの外周近傍をさらに覆っていてもよい。   A gap between the circuit formation surface 1a of the semiconductor element 1 and the element mounting area 10a of the element mounting surface 10 of the package substrate 2 is filled with an insulating resin 7 called underfill, It is covered. The resin 7 may further cover a part of the side surface of the semiconductor element 1 and the vicinity of the outer periphery of the element mounting area 10a.

突起電極３として、一般には、はんだバンプが形成されるが、ワイヤーボンディング技術を応用した金（Ａｕ）のスタッドバンプや、Ａｕ以外の金属で構成されたバンプ、さらには、バンプ以外のボールやランドであってもよい。はんだバンプの形成には、めっき法や印刷方式、さらに、マイクロボール実装法などを用いることができる。   In general, solder bumps are formed as the protruding electrodes 3, but gold (Au) stud bumps using wire bonding technology, bumps made of metal other than Au, and balls or lands other than bumps. It may be. For forming the solder bumps, a plating method, a printing method, a microball mounting method, or the like can be used.

アンダーフィルとして用いられる樹脂７としては、例えば、熱硬化性液状樹脂があり、シリカなどの無機系フィラーを含有したものが望ましい。また、この樹脂７は、半導体プロセスにおける後工程であるリフロー工程での高温に耐えうる程度の耐熱性を有することが望ましい。好ましい熱硬化性液状樹脂としては、例えば、エポキシ樹脂が挙げられる。   As the resin 7 used as the underfill, for example, there is a thermosetting liquid resin, which preferably contains an inorganic filler such as silica. The resin 7 desirably has heat resistance enough to withstand high temperatures in a reflow process, which is a subsequent process in the semiconductor process. A preferable thermosetting liquid resin includes, for example, an epoxy resin.

本実施形態の半導体装置１００では、放熱部材である放熱板４が、フリップチップ接続された半導体素子１からの熱伝導経路として機能する。放熱板４は、半導体素子１の回路形成面１ａに対向する面（裏面）に放熱ペースト（熱伝導部材）５を介して接触された被覆部４ａと、パッケージ基板２の固着エリア１０ｂ上に例えば接着剤６により接着された固着部４ｂと、被覆部４ａと固着部４ｂとを接続する傾斜部４ｃとを有している。図２に示す例では、固着部４ｂに接着される固着エリア１０ｂは、パッケージ基板２上面の周辺部に形成されるとともに、素子搭載エリア１０ａを囲んでいる。放熱ペースト５は、高い熱伝導性を有し、半導体素子１で発生した熱を効率良く放熱板４へと伝達する。なお、放熱ペースト５としては、例えば柔軟性のあるシリコーン系の接着剤等が好ましく用いられる。   In the semiconductor device 100 of the present embodiment, the heat radiating plate 4 that is a heat radiating member functions as a heat conduction path from the semiconductor element 1 that is flip-chip connected. The heat radiating plate 4 is, for example, on a cover 4a that is in contact with a surface (back surface) facing the circuit forming surface 1a of the semiconductor element 1 via a heat radiating paste (heat conducting member) 5 and a fixing area 10b of the package substrate 2. It has the adhering part 4b adhered by the adhesive 6 and the inclined part 4c connecting the covering part 4a and the adhering part 4b. In the example shown in FIG. 2, the fixing area 10b bonded to the fixing portion 4b is formed in the peripheral portion on the upper surface of the package substrate 2 and surrounds the element mounting area 10a. The heat dissipating paste 5 has high thermal conductivity and efficiently transfers heat generated in the semiconductor element 1 to the heat dissipating plate 4. As the heat radiation paste 5, for example, a flexible silicone adhesive or the like is preferably used.

なお、本実施形態の半導体装置１００に用いられている放熱部材は、板状の材料を加工して形成された放熱板４であるため、被覆部４ａと固着部４ｂとが、被覆部４ａ及び固着部４ｂに対して所定の角度を成す傾斜部４ｃで接続されていて、放熱板４の内側に半導体素子１を包み込むようになっている。放熱板４の材料としては、熱伝導率が高く優れた放熱性能を有する銅（Ｃｕ）、アルミニウム（Ａｌ）などの金属、又はＡｌＳｉＣなどの金属化合物などが好ましい。   In addition, since the heat radiating member used in the semiconductor device 100 of the present embodiment is the heat radiating plate 4 formed by processing a plate-like material, the covering portion 4a and the fixing portion 4b are connected to the covering portion 4a and the covering portion 4a. The semiconductor element 1 is wrapped inside the heat radiating plate 4 by being connected by an inclined portion 4c having a predetermined angle with respect to the fixing portion 4b. The material of the heat sink 4 is preferably a metal such as copper (Cu) or aluminum (Al) having high thermal conductivity and excellent heat dissipation performance, or a metal compound such as AlSiC.

パッケージ基板２は、例えば複数の有機樹脂層１５が積層されることで形成される。図２に示す例では、パッケージ基板２は、有機樹脂からなり、スルーホールが形成されたコア層６０と、コア層６０の上面上及び下面上に少なくとも一層ずつ形成された有機樹脂層１５とで構成されている。   The package substrate 2 is formed, for example, by laminating a plurality of organic resin layers 15. In the example shown in FIG. 2, the package substrate 2 is made of an organic resin, and includes a core layer 60 in which through holes are formed, and an organic resin layer 15 formed at least one layer on the upper surface and the lower surface of the core layer 60. It is configured.

パッケージ基板２の構成材料は、半導体素子１を加熱によってフリップチップ接合する際に、伸縮量が小さい材料であることが望ましい。好ましい材料を用いた基板としては、多層セラミック基板、ガラス布積層エポキシ基板（ガラエポ基板）、アラミド不織布基板、ガラス布積層ポリイミド樹脂基板などがある。   The constituent material of the package substrate 2 is desirably a material having a small expansion / contraction amount when the semiconductor element 1 is flip-chip bonded by heating. Examples of the substrate using a preferable material include a multilayer ceramic substrate, a glass cloth laminated epoxy substrate (glass epoxy substrate), an aramid nonwoven fabric substrate, and a glass cloth laminated polyimide resin substrate.

パッケージ基板２のコア層６０に形成されたスルーホールには、ＣｕあるいはＣｕ合金等の導電体からなるビア３２ａ、３２ｂが埋め込まれている。また、コア層６０の上下に配置された有機樹脂層１５にも、ビアホール４０内に埋め込まれたビア３０ａ、３０ｂ、３１ａ、３１ｂ、３３ａ、３３ｂ、３４ａ、３４ｂが形成されている。このビア３２ａ、３２ｂ、３０ａ、３０ｂ、３１ａ、３１ｂ、３３ａ、３３ｂ、３４ａ、３４ｂは、例えばめっき法などによりスルーホール又はビアホール内にＣｕなどの熱良導体を充填することにより形成される。ただし、上述のビアは、Ｃｕ以外の金属、Ａｌ粒子やＣｕ粒子などの金属粒子を含んだエポキシ材料等の樹脂により構成されていてもよい。なお、ここで、「熱良導体」とは、少なくとも熱伝導率が０．２Ｗ／（ｍ／Ｋ）以上の物質をいうものとする。   Vias 32 a and 32 b made of a conductor such as Cu or Cu alloy are embedded in the through holes formed in the core layer 60 of the package substrate 2. In addition, vias 30 a, 30 b, 31 a, 31 b, 33 a, 33 b, 34 a, 34 b embedded in the via holes 40 are also formed in the organic resin layer 15 disposed above and below the core layer 60. The vias 32a, 32b, 30a, 30b, 31a, 31b, 33a, 33b, 34a, and 34b are formed by, for example, filling a through-hole or via hole with a good thermal conductor such as Cu by plating or the like. However, the above-described via may be made of a resin other than a metal other than Cu, or an epoxy material containing metal particles such as Al particles and Cu particles. Here, the “thermal good conductor” means a substance having at least a thermal conductivity of 0.2 W / (m / K) or more.

また、パッケージ基板２の下面（素子搭載面１０に対向する面）１２には信号伝達用のビア３４ｂに接続されたランド２５ｂと、放熱用のビア３４ａに接続されたランド２５ａとがそれぞれ形成されている。各有機樹脂層１５の上面と、コア層６０の上面上にもランド２０ａ、２０ｂ、２１ａ、２１ｂ、２２ａ、２２ｂ、２３ａ、２３ｂ、２４ａ、２４ｂ、２２ａ、２２ｂが形成されている。   Further, a land 25b connected to the signal transmission via 34b and a land 25a connected to the heat dissipation via 34a are formed on the lower surface 12 (the surface facing the element mounting surface 10) of the package substrate 2, respectively. ing. Lands 20a, 20b, 21a, 21b, 22a, 22b, 23a, 23b, 24a, 24b, 22a, 22b are also formed on the upper surface of each organic resin layer 15 and the upper surface of the core layer 60.

パッケージ基板２の素子搭載面１０上及び下面上には絶縁性の表面保護膜（ソルダーレジスト）４９がそれぞれ形成されている。表面保護膜４９は固着エリア１０ｂ上に形成されていてもよいが、後述するように半導体装置１００の放熱性を向上させるためには固着エリア１０ｂ上に形成されないことがより好ましい。なお、ビア３０ａと放熱板４との間には表面保護膜４９が介在しているので、両者は電気的に接続されない。   An insulating surface protective film (solder resist) 49 is formed on each of the element mounting surface 10 and the lower surface of the package substrate 2. The surface protective film 49 may be formed on the fixed area 10b, but it is more preferable that the surface protective film 49 is not formed on the fixed area 10b in order to improve the heat dissipation of the semiconductor device 100 as described later. Since the surface protective film 49 is interposed between the via 30a and the heat sink 4, they are not electrically connected.

また、パッケージ基板２の下面１２上には、半導体装置１００をマザーボードなど外部の実装基板等と固着させるための外部電極８が、例えば、縦横方向に整列配置されたマトリクス状などの規則的なパターンで形成されている。外部電極８として、一般には、はんだボールが形成されるが、外部電極８は、はんだボール以外の金属ボールやボール形状をとらないランドやバンプであってもよい。   On the lower surface 12 of the package substrate 2, external electrodes 8 for fixing the semiconductor device 100 to an external mounting substrate such as a mother board are arranged in a regular pattern such as a matrix in which the electrodes are aligned in the vertical and horizontal directions, for example. It is formed with. Generally, a solder ball is formed as the external electrode 8, but the external electrode 8 may be a metal ball other than the solder ball, or a land or a bump that does not take the shape of a ball.

本実施形態の半導体装置１００では、従来の半導体装置と異なり、固着エリア１０ｂの接着剤が塗布されている部分の下方において、複数のビア３０ａ、３１ａ、３２ａ、３３ａ、及び３４ａがパッケージ基板２の膜厚方向（図２での上下方向）に積層されることでパッケージ基板２を貫通するように構成されたスタックドビア構造体９が形成されている。このスタックドビア構造体９は素子搭載面１０から下面１２まで、パッケージ基板２を貫通するように設けられている。スタックドビア構造体９を構成する複数のビアは、パッケージ基板２の上方から見て少なくとも一部が重なっている。なお、ビア３０ａ、３１ａ、３３ａ、３４ａはビア３２に比べて径が小さいマイクロビアであってもよい。ビア３２の径は、例えば１５０μｍ〜５００μｍ程度であり、ビア３０ａ、３１ａ、３３ａ、３４ａの径は、例えば４０μｍ〜１００μｍ程度である。本実施形態では、１つの外部電極８につき１つのスタックドビア構造体９が形成されている。   In the semiconductor device 100 of the present embodiment, unlike the conventional semiconductor device, a plurality of vias 30a, 31a, 32a, 33a, and 34a are formed on the package substrate 2 below the portion where the adhesive of the fixing area 10b is applied. A stacked via structure 9 configured to penetrate the package substrate 2 is formed by being stacked in the film thickness direction (vertical direction in FIG. 2). The stacked via structure 9 is provided so as to penetrate the package substrate 2 from the element mounting surface 10 to the lower surface 12. The plurality of vias constituting the stacked via structure 9 are at least partially overlapped when viewed from above the package substrate 2. The vias 30a, 31a, 33a, and 34a may be micro vias having a smaller diameter than the via 32. The diameter of the via 32 is, for example, about 150 μm to 500 μm, and the diameter of the vias 30a, 31a, 33a, 34a is, for example, about 40 μm to 100 μm. In the present embodiment, one stacked via structure 9 is formed for each external electrode 8.

本実施形態の半導体装置１００において、半導体素子１で発生した熱は、半導体素子１の裏面から放熱板４に伝わり、スタックドビア構造体９を介してパッケージ基板２下面の周辺部に設けられた外部電極８へと速やかに伝達される。各有機樹脂層１５内のビアがスタックドビア構造を取らない場合、パッケージ基板２のビア３０ａ及びランド２０ａに伝達された熱は、ビアと配線を介して縦方向及び横方向に伝達される。これに比べて、本実施形態の半導体装置１００では、パッケージ基板２のビア３０ａ及びランド２０ａに伝達された熱は、スタックドビア構造体９内に縦方向に伝わり、外部電極８から実装基板等へと速やかに伝達される。すなわち、放熱経路が最短化されているので、半導体素子１で発生した熱を速やかに外部へと放散させることができる。   In the semiconductor device 100 of this embodiment, the heat generated in the semiconductor element 1 is transmitted from the back surface of the semiconductor element 1 to the heat sink 4 and is provided on the peripheral portion on the lower surface of the package substrate 2 via the stacked via structure 9. 8 is promptly transmitted. When the vias in each organic resin layer 15 do not have a stacked via structure, the heat transferred to the via 30a and the land 20a of the package substrate 2 is transferred in the vertical and horizontal directions via the via and the wiring. In contrast, in the semiconductor device 100 of this embodiment, the heat transmitted to the via 30a and the land 20a of the package substrate 2 is transmitted in the vertical direction in the stacked via structure 9, and from the external electrode 8 to the mounting substrate or the like. Promptly communicated. That is, since the heat dissipation path is minimized, the heat generated in the semiconductor element 1 can be quickly dissipated to the outside.

このため、本実施形態の半導体装置１００では、半導体素子１が発熱して放熱部材（放熱板４）の温度が上昇した場合でも、半導体素子１の温度が大幅に上昇するのを回避することができる。また、放熱板４に伝達された熱を速やかに放散させることができるので、放熱板４の熱膨張を従来の半導体装置に比べて小さく抑えることができ、放熱板４とパッケージ基板２との固着部分に大きな応力が加わるのを防ぐことができる。また、パッケージ基板２の変形を緩和し、パッケージ基板２の反り量の増大を回避することができる。   For this reason, in the semiconductor device 100 of this embodiment, even when the semiconductor element 1 generates heat and the temperature of the heat dissipation member (heat dissipation plate 4) increases, the temperature of the semiconductor element 1 can be prevented from significantly increasing. it can. Further, since the heat transmitted to the heat sink 4 can be quickly dissipated, the thermal expansion of the heat sink 4 can be suppressed smaller than that of the conventional semiconductor device, and the heat sink 4 and the package substrate 2 can be firmly fixed. It can prevent that a big stress is added to a part. Further, deformation of the package substrate 2 can be relaxed, and an increase in the amount of warpage of the package substrate 2 can be avoided.

一方、半導体素子１の突起電極は、ランド２０ｂ、ビア３０ｂ、ビア３１ｂ、ランド２２ｂ、ビア３２ｂ、ビア３３ｂ、ランド２４ｂ、ビア３４ｂ、ランド２５ｂを介して外部電極８に電気的に接続されている。   On the other hand, the protruding electrode of the semiconductor element 1 is electrically connected to the external electrode 8 via the land 20b, via 30b, via 31b, land 22b, via 32b, via 33b, land 24b, via 34b, and land 25b. .

また、本実施形態の半導体装置において、図３に示すように、固着エリア１０ｂの下方領域では、外部電極８に対応して設けられた複数のスタックドビア構造体９が形成されている。互いに隣接するスタックドビア構造体９を構成するビア同士は、配線パターンによって横方向に接続されている。その結果、複数のスタックドビア構造体９と配線パターン５１、５２、５３、５４、５５、５６とで網目のようなパターンを形成している。   In the semiconductor device of this embodiment, as shown in FIG. 3, a plurality of stacked via structures 9 provided corresponding to the external electrodes 8 are formed in a region below the fixing area 10 b. The vias constituting the stacked via structure 9 adjacent to each other are connected in the lateral direction by a wiring pattern. As a result, the plurality of stacked via structures 9 and the wiring patterns 51, 52, 53, 54, 55, and 56 form a mesh-like pattern.

このような網目パターンをとることは必須ではないが、このような構成をとることで、半導体素子１からパッケージ基板２への放熱経路がより拡大するので、より効果的に半導体素子１で発生した熱を放散させ、半導体素子１の温度上昇を抑えることができる。そのため、パッケージ基板２での反りの発生も効果的に抑えることができる。   Although it is not essential to take such a mesh pattern, the heat dissipation path from the semiconductor element 1 to the package substrate 2 is further expanded by taking such a configuration. Heat can be dissipated and the temperature rise of the semiconductor element 1 can be suppressed. For this reason, the occurrence of warpage in the package substrate 2 can be effectively suppressed.

さらに、図３に示す各有機樹脂層１５上の配線パターン同士は、図１（ｂ）に示す通り、パッケージ基板２の上方から見て素子搭載エリア１０ａの周囲を囲むように枠状に形成されていることが好ましい。この構成によれば、パッケージ基板２の外周部の剛性を向上させることができるので、半導体素子１とパッケージ基板２との線膨張係数の差によって発生するパッケージ基板２の反りを効果的に緩和することができる。なお、スタックドビア構造体９自体にもパッケージ基板２の剛性を向上させる効果はある。   Further, as shown in FIG. 1B, the wiring patterns on the organic resin layers 15 shown in FIG. 3 are formed in a frame shape so as to surround the periphery of the element mounting area 10a when viewed from above the package substrate 2. It is preferable. According to this configuration, the rigidity of the outer peripheral portion of the package substrate 2 can be improved, so that the warpage of the package substrate 2 caused by the difference in linear expansion coefficient between the semiconductor element 1 and the package substrate 2 can be effectively reduced. be able to. The stacked via structure 9 itself has an effect of improving the rigidity of the package substrate 2.

また、スタックドビア構造体９とこれに接続される配線パターンの電位は接地電位（ＧＮＤ）又は電源電位であってもよい。このようにすることで、半導体素子１の温度上昇と、半導体素子１とパッケージ基板２の線膨張係数の差によって引き起こされるパッケージ基板２の反り量とを、より効果的に低減することができる。この場合、固着エリア１０ｂ上に表面保護膜４９を形成せず、半導体素子１の裏面に接地端子や電源端子を露出させておくことで、半導体素子１の端子とスタックドビア構造体９とを電気的に接続させることができ、スタックドビア構造体９、放熱板４、放熱ペースト５を介して半導体素子１に接地電位又は電源電位を供給することができる。また、表面保護膜４９を介さず直接スタックドビア構造体９と放熱板４とが接続されることで、直接的にスタックドビア構造体９への放熱経路が確保できるので、半導体素子１の温度上昇を効果的に低減することができる。   In addition, the potential of the stacked via structure 9 and the wiring pattern connected thereto may be a ground potential (GND) or a power supply potential. By doing in this way, the temperature rise of the semiconductor element 1 and the warpage amount of the package substrate 2 caused by the difference in the linear expansion coefficient between the semiconductor element 1 and the package substrate 2 can be reduced more effectively. In this case, the surface protection film 49 is not formed on the fixing area 10b, and the ground terminal and the power supply terminal are exposed on the back surface of the semiconductor element 1, thereby electrically connecting the terminal of the semiconductor element 1 and the stacked via structure 9 to each other. The ground potential or the power supply potential can be supplied to the semiconductor element 1 through the stacked via structure 9, the radiator plate 4, and the radiator paste 5. Further, since the stacked via structure 9 and the heat radiating plate 4 are directly connected without using the surface protective film 49, a heat dissipation path to the stacked via structure 9 can be secured directly, thereby increasing the temperature of the semiconductor element 1. Can be reduced.

−実施形態の第１の変形例−
図４は、本発明の実施形態の第１の変形例に係る半導体装置の図１（ａ）に示すII-II線（半導体装置の中央を通る切断面）における断面図である。また、図５は、第１の変形例に係る半導体装置の図１（ａ）に示すIII-III線における断面図である。 -First Modification of Embodiment-
FIG. 4 is a cross-sectional view of the semiconductor device according to the first modification of the embodiment of the present invention, taken along line II-II (a cut surface passing through the center of the semiconductor device) shown in FIG. FIG. 5 is a cross-sectional view taken along line III-III shown in FIG. 1A of the semiconductor device according to the first modification.

図４に示すように、本変形例に係る半導体装置において、固着エリア１０ｂの下方領域では、スタックドビア構造体９で構成される列が複数列配置され、各ビアに接続された同じ有機樹脂層上の配線パターン同士は互いに接続されている。すなわち、スタックドビア構造体９及び配線パターンで構成される網目パターン（図３参照）が例えば２重又は３重に、パッケージ基板２の上方から見て半導体素子１を囲むように設けられている。なお、図４では、１つの外部電極８に対して複数（２つ）のスタックドビア構造体９が設けられている例を示しているが、外部電極８とスタックドビア構造体９とが１：１で設けられていてもよい。   As shown in FIG. 4, in the semiconductor device according to the present modification, in the region below the fixing area 10 b, a plurality of columns composed of stacked via structures 9 are arranged, and on the same organic resin layer connected to each via The wiring patterns are connected to each other. That is, a mesh pattern (see FIG. 3) composed of the stacked via structure 9 and the wiring pattern is provided, for example, in a double or triple manner so as to surround the semiconductor element 1 when viewed from above the package substrate 2. 4 shows an example in which a plurality of (two) stacked via structures 9 are provided for one external electrode 8, the external electrodes 8 and the stacked via structures 9 are 1: 1. It may be provided.

本変形例に係る半導体装置では、このような構成をとることで、図２に示す実施形態に係る半導体装置よりも放熱性をより一層向上させることができ、半導体素子１及びパッケージ基板２の反り量をより一層低減することができる。このため、半導体装置の信頼性をさらに高めることができる。   In the semiconductor device according to the present modification, the heat dissipation can be further improved as compared with the semiconductor device according to the embodiment shown in FIG. 2 by adopting such a configuration, and the warpage of the semiconductor element 1 and the package substrate 2 can be improved. The amount can be further reduced. For this reason, the reliability of the semiconductor device can be further improved.

また、本変形例に係る半導体装置においては、図５に示すように、コア層６０を除く有機樹脂層１５のうち、固着エリア１０ｂの直下方であって、互いに隣接する２つのスタックドビア構造体９の間に位置する領域には、配線パターンに接続されたビア７０がさらに埋め込まれている。ビア７０は、例えばビア３２ａ、３２ｂに比べて径が小さいマイクロビアである。   Further, in the semiconductor device according to the present modification, as shown in FIG. 5, two stacked via structures 9 adjacent to each other immediately below the fixing area 10 b in the organic resin layer 15 excluding the core layer 60. A via 70 connected to the wiring pattern is further embedded in a region located between the two. The via 70 is a micro via having a smaller diameter than the vias 32a and 32b, for example.

この構成によれば、ビア３０ａ、３１ａ、３３ａ、３４ａと配線パターン５１、５２、５３、５４、５５、５６とで構成される網目パターンの網目が、図３に示す網目パターンに比べて小さく、メタルパターンが高密度化されているので、図１（ａ）、（ｂ）に示す実施形態に係る半導体装置よりも放熱性が向上し、半導体素子１及びパッケージ基板２の反り量を低減することができる。従って、より信頼性の高い半導体装置を得ることができる。   According to this configuration, the mesh of the mesh pattern composed of the vias 30a, 31a, 33a, 34a and the wiring patterns 51, 52, 53, 54, 55, 56 is smaller than the mesh pattern shown in FIG. Since the metal pattern is densified, the heat dissipation is improved as compared with the semiconductor device according to the embodiment shown in FIGS. 1A and 1B, and the warpage amount of the semiconductor element 1 and the package substrate 2 is reduced. Can do. Therefore, a more reliable semiconductor device can be obtained.

−実施形態の第２の変形例−
図６は、実施形態の第２の変形例に係る半導体装置の図１（ａ）に示すII-II線における断面図である。また、図７は、第２の変形例に係る半導体装置の図１（ａ）に示すIII-III線における断面図である。 -Second Modification of Embodiment-
FIG. 6 is a cross-sectional view taken along line II-II shown in FIG. 1A of a semiconductor device according to a second modification of the embodiment. FIG. 7 is a cross-sectional view taken along line III-III shown in FIG. 1A of the semiconductor device according to the second modification.

図６に示すように、実施形態の第２の変形例に係る半導体装置では、固着エリア１０ｂに表面保護膜４９が配置されておらず、パッケージ基板２に形成されたスタックドビア構造体９が放熱板４と直接接触している。この構成により、半導体素子１からのパッケージ基板２側への放熱経路を短縮化することができる。また、スタックドビア構造体９が外部電極８と接続されており、放熱板４から最短経路で実装基板（図示せず）への放熱が可能な、高い信頼性を持つ半導体装置を得ることができる。   As shown in FIG. 6, in the semiconductor device according to the second modification of the embodiment, the surface protection film 49 is not disposed in the fixing area 10b, and the stacked via structure 9 formed on the package substrate 2 is a heat sink. 4 is in direct contact. With this configuration, the heat radiation path from the semiconductor element 1 to the package substrate 2 can be shortened. In addition, since the stacked via structure 9 is connected to the external electrode 8, a highly reliable semiconductor device capable of radiating heat from the heat radiating plate 4 to the mounting substrate (not shown) through the shortest path can be obtained.

表面保護膜４９が固着エリア１０ｂ上に形成されない場合、放熱板４とスタックドビア構造体９とが直接接触することになるので、表面保護膜４９を間に挟む場合に比べて放熱板４からスタックドビア構造体９へと向かう放熱経路での放熱効率を大幅に向上させることができる。   When the surface protective film 49 is not formed on the fixing area 10b, the heat sink 4 and the stacked via structure 9 are in direct contact with each other, so that the stacked via structure from the heat sink 4 compared to the case where the surface protective film 49 is sandwiched therebetween. The heat radiation efficiency in the heat radiation path toward the body 9 can be greatly improved.

また、図７に示すように、本変形例に係る半導体装置では、固着エリア１０ｂの下方においてビアと配線パターンとで構成される網目構造が形成されている。また、スタックドビア構造体９に接続された複数の外部電極８ａは、互いに接触し、一体化されている。外部電極８ａは、例えばはんだボールで構成されている。   Further, as shown in FIG. 7, in the semiconductor device according to this modification, a mesh structure including vias and wiring patterns is formed below the fixing area 10b. The plurality of external electrodes 8a connected to the stacked via structure 9 are in contact with each other and integrated. The external electrode 8a is composed of, for example, solder balls.

この構成によれば、半導体素子１からパッケージ基板２への放熱経路を拡大できるので、半導体素子１の温度の上昇をさらに効果的に抑えることが可能となる。   According to this configuration, since the heat dissipation path from the semiconductor element 1 to the package substrate 2 can be expanded, the temperature rise of the semiconductor element 1 can be further effectively suppressed.

−実施形態の第３の変形例−
図８は、スタックドビア構造体において積層されているスルーホール、スルーホールランド、マイクロビア、マイクロビアランドの形状を観念的に示す平面図であり、実施形態に係る半導体装置のスタックドビア構造体を拡大して示す図である。図９は、実施形態の第３の変形例に係るスタックドビア構造体の概略構成を観念的に示す平面図である。 -Third Modification of Embodiment-
FIG. 8 is a plan view conceptually showing the shapes of through holes, through hole lands, micro vias, and micro via lands stacked in the stacked via structure, and is an enlarged view of the stacked via structure of the semiconductor device according to the embodiment. FIG. FIG. 9 is a plan view conceptually showing a schematic configuration of the stacked via structure according to the third modification example of the embodiment.

図８に示す例では、有機樹脂層１５に形成されたビアホール４０及びランド２０ａ、２１ａ、２４ａは、平面的に見てコア層６０に形成されたスルーホール５０の内部に収まる径を有している。   In the example shown in FIG. 8, the via hole 40 and the lands 20 a, 21 a, 24 a formed in the organic resin layer 15 have a diameter that fits inside the through hole 50 formed in the core layer 60 when viewed in plan. Yes.

これに対し、本変形例に係る半導体装置では、図９に示すように、スタックドビア構造体９を構成するスルーホール５０のランド上に複数のビアホール４０及びこれを埋め込む複数のビア（マイクロビア）が設けられている。   On the other hand, in the semiconductor device according to this modification, as shown in FIG. 9, a plurality of via holes 40 and a plurality of vias (micro vias) filling the via holes 40 are formed on the land of the through hole 50 constituting the stacked via structure 9. Is provided.

この構成によれば、半導体素子１からのパッケージ基板２側への放熱経路を拡大することができ、半導体素子１の温度上昇をさらに抑えることが出来る。また、スルーホール５０のランド２５ａ上に複数配置されたマイクロビアがスルーホール５０のメタル壁面（金属膜等がめっき等された壁面）に重なるように配置されていれば、半導体素子から実装基板側への放熱経路を短縮化することができ、半導体素子１の温度上昇をさらに抑えることが出来る。   According to this configuration, the heat radiation path from the semiconductor element 1 to the package substrate 2 side can be expanded, and the temperature rise of the semiconductor element 1 can be further suppressed. Further, if the plurality of micro vias arranged on the land 25a of the through hole 50 are arranged so as to overlap the metal wall surface (wall surface on which a metal film or the like is plated) of the through hole 50, the semiconductor element is mounted on the mounting substrate side. The heat dissipation path to the can be shortened, and the temperature rise of the semiconductor element 1 can be further suppressed.

また、図１０は、本変形例に係る半導体装置において、図９とは別のスタックドビア構造体の概略構成を示す平面図である。同図に示すように、マイクロビアのサイズがスルーホール５０とのランド２２ａ、２３ａ上に複数配置されたマイクロビアのサイズを、スルーホール５０の径と同等程度に拡大しても上述と同様の放熱効果を得ることができる。このときマイクロビアの径は例えば８０μｍ〜４５０μｍである。   FIG. 10 is a plan view showing a schematic configuration of a stacked via structure different from that in FIG. 9 in the semiconductor device according to the present modification. As shown in the figure, even if the size of micro vias arranged on the lands 22a and 23a with the through holes 50 is increased to the same size as the diameter of the through holes 50, the same as described above. A heat dissipation effect can be obtained. At this time, the diameter of the micro via is, for example, 80 μm to 450 μm.

本変形例の半導体装置によれば、半導体素子１が発熱して放熱部材（放熱板４）の温度が上昇した場合でも、半導体素子１の温度上昇を回避することができる。また、放熱板４に熱膨張が生じ、放熱板４とパッケージ基板２との固着部分に大きな応力が加わった場合でも、変形して反り量が増大することを回避することができる。   According to the semiconductor device of this modification, even when the semiconductor element 1 generates heat and the temperature of the heat radiating member (heat radiating plate 4) increases, the temperature increase of the semiconductor element 1 can be avoided. Further, even when thermal expansion occurs in the heat radiating plate 4 and a large stress is applied to the fixing portion between the heat radiating plate 4 and the package substrate 2, it is possible to avoid deformation and increase in the amount of warpage.

このとき、スタックドビア構造体９間のピッチは実用設計上約２０００μｍ以下とするが、２００μｍ以上５００μｍ以下であればさらに望ましい効果が得られる。なお、スタックドビア構造体９のピッチの前述の範囲は図１（ａ）、（ｂ）に示す実施形態及び他の変形例に係る半導体装置にも適用できる。   At this time, the pitch between the stacked via structures 9 is about 2000 μm or less in practical design, but a more desirable effect can be obtained if it is 200 μm or more and 500 μm or less. The aforementioned range of the pitch of the stacked via structure 9 can also be applied to the semiconductor device according to the embodiment shown in FIGS. 1A and 1B and other modifications.

また、パッケージ基板２において、スタックドビア構造体９を構成するマイクロビアが、ビアホール内の全体をＣｕめっきで充填することによって形成されたものであってもＣｕ粒子同様の効果を得ることができる。   Moreover, even if the micro vias constituting the stacked via structure 9 in the package substrate 2 are formed by filling the entire via hole with Cu plating, the same effect as Cu particles can be obtained.

なお、スルーホール５０のランド２５ａ上に複数配置されたマイクロビアのサイズが、スルーホールの径と同等サイズに拡大しても同様の効果を得ることができる。このときマイクロビアの径は８０μｍ〜４５０μｍ程度である。   Note that the same effect can be obtained even if the size of the plurality of micro vias arranged on the land 25a of the through hole 50 is enlarged to the same size as the diameter of the through hole. At this time, the diameter of the micro via is about 80 μm to 450 μm.

なお、以上で説明した実施形態及びその変形例は本発明の単なる例示であって各部材の構成材料、サイズ、形状、接続方法等は本発明の趣旨を逸脱しない範囲で適宜変更可能である。また、それぞれの実施形態及びその変形例に用いられた部材等を他の変形例と適宜組み合わせることも可能である。   The embodiment described above and the modifications thereof are merely examples of the present invention, and the constituent materials, sizes, shapes, connection methods, and the like of the members can be changed as appropriate without departing from the spirit of the present invention. Moreover, it is also possible to combine suitably the member etc. which were used for each embodiment and its modification with another modification.

例えば、図２、４、６では半導体素子１の回路形成面１ａがパッケージ基板２に面するように、半導体素子１がパッケージ基板２上にフリップチップ接続される例を示したが、半導体素子１の回路形成面と裏面とを接続する貫通電極を設けた上でパッケージ基板２上のビア３０ｂ及びランド２０ｂが貫通電極と電気的に接続するように、パッケージ基板２の素子搭載面１０と半導体素子１の裏面とを接続させてもよい。この場合、半導体素子１の回路形成面１ａが放熱板４の被覆部４ａと放熱ペースト５を介して接触する。   For example, FIGS. 2, 4 and 6 show an example in which the semiconductor element 1 is flip-chip connected to the package substrate 2 so that the circuit forming surface 1a of the semiconductor element 1 faces the package substrate 2. The device mounting surface 10 of the package substrate 2 and the semiconductor element are arranged such that the via 30b and the land 20b on the package substrate 2 are electrically connected to the through electrode after providing the through electrode for connecting the circuit formation surface and the back surface of the package substrate 2. The back surface of 1 may be connected. In this case, the circuit forming surface 1 a of the semiconductor element 1 is in contact with the covering portion 4 a of the heat sink 4 via the heat dissipating paste 5.

以上で説明したように、本発明は、半導体素子を備えた種々の半導体装置に用いられ、当該半導体装置は種々の電子機器に利用することができる。   As described above, the present invention is used in various semiconductor devices including a semiconductor element, and the semiconductor device can be used in various electronic devices.

１ 半導体素子
１ａ 回路形成面
２ パッケージ基板
３ 突起電極
４ 放熱板
４ａ 被覆部
４ｂ 固着部
４ｃ 傾斜部
５ 放熱ペースト
６ 接着剤
７ 樹脂
８、８ａ 外部電極
９ スタックドビア構造体
１０ 素子搭載面
１０ａ 素子搭載エリア
１０ｂ 固着エリア
１２ 下面
１５ 有機樹脂層
２０ａ、２０ｂ、２１ａ、２１ｂ、２２ａ、２２ｂ、２３ａ、２３ｂ、２４ａ、２４ｂ、２２ａ、２２ｂ、２５ｂ ランド
３０ａ、３０ｂ、３１ａ、３１ｂ、３３ａ、３３ｂ、３４ａ、３４ｂ ビア
４０ ビアホール
４９ 表面保護膜
５０ スルーホール
５１、５２、５３、５４、５５、５６ 配線パターン
６０ コア層
７０ ビア
１００ 半導体装置 DESCRIPTION OF SYMBOLS 1 Semiconductor element 1a Circuit formation surface 2 Package board 3 Projection electrode 4 Heat sink 4a Covering part 4b Adhering part 4c Inclination part 5 Heat radiation paste 6 Adhesive 7 Resin 8, 8a External electrode 9 Stacked via structure 10 Element mounting surface 10a Element mounting area 10b Adhering area 12 Lower surface 15 Organic resin layers 20a, 20b, 21a, 21b, 22a, 22b, 23a, 23b, 24a, 24b, 22a, 22b, 25b Lands 30a, 30b, 31a, 31b, 33a, 33b, 34a, 34b Via 40 Via hole 49 Surface protective film 50 Through hole 51, 52, 53, 54, 55, 56 Wiring pattern 60 Core layer 70 Via 100 Semiconductor device

Claims (19)

複数の有機樹脂層が積層されてなるパッケージ基板と、
前記パッケージ基板の上面の第１の領域上に設けられた半導体素子と、
前記パッケージ基板の上面の第２の領域上に固着された固着部と、前記半導体素子における前記パッケージ基板に接続された面の反対側の面と熱伝導部材を介して接触する被覆部とを有する放熱部材とを備え、
前記第２の領域の直下方には、前記複数の有機樹脂層の各々に埋め込まれた前記第１のビアが、前記複数の有機樹脂層の厚さ方向に積層されることで構成される少なくとも１つのスタックドビア構造体が設けられている半導体装置。 A package substrate in which a plurality of organic resin layers are laminated;
A semiconductor element provided on the first region of the upper surface of the package substrate;
A fixing portion fixed on the second region of the upper surface of the package substrate; and a covering portion that contacts a surface of the semiconductor element opposite to the surface connected to the package substrate through a heat conductive member. A heat dissipation member,
Immediately below the second region, at least the first via embedded in each of the plurality of organic resin layers is stacked in the thickness direction of the plurality of organic resin layers. A semiconductor device provided with one stacked via structure. 請求項１に記載の半導体装置において、
前記第２の領域の直下方では、前記スタックドビア構造体が複数設けられており、
前記各有機樹脂層上には、互いに隣接する前記スタックドビア構造体の前記第１のビア同士を横方向に接続する配線パターンが形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
Immediately below the second region, a plurality of the stacked via structures are provided,
A wiring pattern for connecting the first vias of the stacked via structure adjacent to each other in a lateral direction is formed on each organic resin layer. 請求項２に記載の半導体装置において、
前記複数の有機樹脂層は、コア層と、前記コア層の上面上に形成された少なくとも一層の第１の有機樹脂層と、前記コア層の下面上に形成された少なくとも一層の第２の有機樹脂層とで構成されており、
前記第１の有機樹脂層及び前記第２の有機樹脂層のうち、前記第２の領域の直下方であって、互いに隣接する前記スタックドビア構造体同士の間の領域には、前記配線パターンに接続された第２のビアがさらに埋め込まれていることを特徴とする半導体装置。 The semiconductor device according to claim 2,
The plurality of organic resin layers include a core layer, at least one first organic resin layer formed on the top surface of the core layer, and at least one second organic layer formed on the bottom surface of the core layer. It consists of a resin layer,
Of the first organic resin layer and the second organic resin layer, a region immediately below the second region and between the stacked via structures adjacent to each other is connected to the wiring pattern. A semiconductor device, wherein the second via is further embedded. 請求項３に記載の半導体装置において、
前記コア層内に形成された前記第１のビアは、前記コア層に形成されたホール内に充填された熱良導体で構成されており、
前記第１の有機樹脂層及び前記第２の有機樹脂層内に形成された前記第１のビアは、前記第１の有機樹脂層及び前記第２の有機樹脂層に形成されたホール内に充填された熱良導体で構成されていることを特徴とする半導体装置。 The semiconductor device according to claim 3.
The first via formed in the core layer is composed of a good thermal conductor filled in a hole formed in the core layer,
The first via formed in the first organic resin layer and the second organic resin layer fills a hole formed in the first organic resin layer and the second organic resin layer. A semiconductor device characterized in that it is made of a good thermal conductor. 請求項３または４に記載の半導体装置において、
前記第１のビアのうち、前記コア層内に設けられたビアの構成材料は、Ａｌ粒子若しくはＣｕ粒子を含んだエポキシ材料、またはＣｕ若しくはＣｕ合金であることを特徴とする半導体装置。 The semiconductor device according to claim 3 or 4,
Of the first vias, the constituent material of the vias provided in the core layer is an epoxy material containing Al particles or Cu particles, or a Cu or Cu alloy. 請求項４または５に記載の半導体装置において、
前記第１の有機樹脂層内、及び前記第２の有機樹脂層内では、前記コア層内の１つのホールに対して１つずつの前記第１のビアが埋め込まれていることを特徴とする半導体装置。 The semiconductor device according to claim 4 or 5,
One first via is embedded in one hole in the core layer in the first organic resin layer and in the second organic resin layer. Semiconductor device. 請求項４または５に記載の半導体装置において、
前記第１の有機樹脂層内、及び前記第２の有機樹脂層内では、前記コア層内の１つのホールに対して複数の前記第１のビアが埋め込まれていることを特徴とする半導体装置。 The semiconductor device according to claim 4 or 5,
A plurality of the first vias are embedded in one hole in the core layer in the first organic resin layer and in the second organic resin layer. . 請求項７に記載の半導体装置において、
前記第１の有機樹脂層内、及び前記第２の有機樹脂層内では、前記コア層内の１つのホールに対して複数形成された前記第１のビアが、前記パッケージ基板の上方から見て前記コア層内のホールの壁面と重なって配置されていることを特徴とする半導体装置。 The semiconductor device according to claim 7,
In the first organic resin layer and in the second organic resin layer, a plurality of the first vias formed for one hole in the core layer are viewed from above the package substrate. A semiconductor device, wherein the semiconductor device is disposed so as to overlap a wall surface of a hole in the core layer. 請求項７または８に記載の半導体装置において、
前記コア層内の１つのホールに対して複数形成された前記第１のビアの直径は、８０μｍ以上４５０μｍ以下であることを特徴とする半導体装置。 The semiconductor device according to claim 7 or 8,
A semiconductor device, wherein a plurality of the first vias formed for one hole in the core layer has a diameter of 80 μm to 450 μm. 請求項３〜９のうちいずれか１つに記載の半導体装置において、
前記第１のビアのうち、前記第１の有機樹脂層及び前記第２の有機樹脂層内に埋め込まれたビアは、Ｃｕ又はＣｕ合金で構成されていることを特徴とする半導体装置。 The semiconductor device according to any one of claims 3 to 9,
Of the first vias, the vias embedded in the first organic resin layer and the second organic resin layer are made of Cu or a Cu alloy. 請求項２〜１０のうちいずれか１つに記載の半導体装置において、
前記第２の領域の直下方では、前記スタックドビア構造体が複数の列を構成するように設けられていることを特徴とする半導体装置。 In the semiconductor device according to any one of claims 2 to 10,
The semiconductor device, wherein the stacked via structure is provided so as to form a plurality of columns immediately below the second region. 請求項２〜１１のうちいずれか１つに記載の半導体装置において、
前記第２の領域は、前記パッケージ基板上面の外周部に形成され、前記第１の領域を囲んでいることを特徴とする半導体装置。 The semiconductor device according to any one of claims 2 to 11,
The semiconductor device according to claim 1, wherein the second region is formed on an outer peripheral portion of the upper surface of the package substrate and surrounds the first region. 請求項１〜１２のうちいずれか１つに記載の半導体装置において、
前記スタックドビア構造体の電位が動作時に接地電位または電源電位になっていることを特徴とする半導体装置。 In the semiconductor device according to any one of claims 1 to 12,
A semiconductor device, wherein the potential of the stacked via structure is a ground potential or a power supply potential during operation. 請求項１〜１３のうちいずれか１つに記載の半導体装置において、
前記パッケージ基板の上面のうち、少なくとも前記第２の領域を除く領域上に設けられた保護膜をさらに備え、
前記スタックドビア構造体と前記放熱部材とは、前記第２の領域において接着剤を介して接着されていることを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 13,
A protective film provided on at least a region excluding the second region of the upper surface of the package substrate;
The stacked via structure and the heat dissipation member are bonded to each other through an adhesive in the second region. 請求項２〜１４のうちいずれか１つに記載の半導体装置において、
前記パッケージ基板内に設けられた前記スタックドビア構造体は、２０００μｍ以下のピッチで配置されていることを特徴とする半導体装置。 The semiconductor device according to any one of claims 2 to 14,
The stacked via structure provided in the package substrate is arranged at a pitch of 2000 μm or less. 請求項２〜１５のうちいずれか１つに記載の半導体装置において、
前記パッケージ基板内に設けられた前記スタックドビア構造体は、２００μｍ以上５００μｍ以下のピッチで配置されていることを特徴とする半導体装置。 The semiconductor device according to any one of claims 2 to 15,
The stacked via structure provided in the package substrate is arranged at a pitch of 200 μm or more and 500 μm or less. 請求項２〜１６のうちいずれか１つに記載の半導体装置において、
前記パッケージ基板の下面上に、前記スタックドビア構造体の直下に位置し、且つ前記スタックドビア構造体と接続されたはんだボールをさらに備えていることを特徴とする半導体装置。 The semiconductor device according to any one of claims 2 to 16,
A semiconductor device, further comprising: a solder ball located immediately below the stacked via structure and connected to the stacked via structure on a lower surface of the package substrate. 請求項１７に記載の半導体装置において、
前記複数のスタックドビア構造体それぞれに対応して設けられた前記はんだボール同士は一体化していることを特徴とする半導体装置。 The semiconductor device according to claim 17,
The semiconductor device, wherein the solder balls provided corresponding to each of the plurality of stacked via structures are integrated with each other. 請求項１〜１８のうちいずれか１つに記載の半導体装置において、
前記半導体素子は、前記パッケージ基板の上面にフリップチップ接続されていることを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 18,
The semiconductor device is characterized in that the semiconductor element is flip-chip connected to an upper surface of the package substrate.
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