JP2012190530A - Nonvolatile memory unit - Google Patents
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- 230000015654 memory Effects 0.000 title description 11
- 238000002347 injection Methods 0.000 claims abstract description 8
- 239000007924 injection Substances 0.000 claims abstract description 8
- 239000000243 solution Substances 0.000 abstract 1
- 230000005415 magnetization Effects 0.000 description 10
- 230000006870 function Effects 0.000 description 7
- 230000008859 change Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000002238 attenuated effect Effects 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 241000700605 Viruses Species 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
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Abstract
Description
本発明は、不揮発機能メモリ装置、特にＭＴＪ素子を用いた完全並列形の不揮発ＴＣＡＭセル及び不揮発ＴＣＡＭワード回路に関する。 The present invention relates to a nonvolatile functional memory device, and more particularly to a completely parallel nonvolatile TCAM cell and nonvolatile TCAM word circuit using MTJ elements.
現代のネットワーク社会を支える重要な技術の１つであるパターンマッチング技術を実現する専用ハードウェアエンジンとして、機能メモリ装置を活用する方法が知られている。この機能メモリ装置の代表例として、Ｔｅｒｎａｒｙ Ｃｏｎｔｅｎｔ−Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ （ＴＣＡＭ：三値連想メモリ）が注目されている。
ＴＣＡＭは、記憶されているデータと入力されたデータを並列に検索できるため、非常に高速な検索が可能である。また、通常の“０”、“１”に加え、“Ｄｏｎ’ｔ−ｃａｒｅ（Ｘ）”の３つの記憶状態を定義することにより、マスク検索機能を実現している。このように検索の高速性・柔軟性を兼ね備えたＴＣＡＭは、ネットワークルータ、ウイルス検索、画像・音声認識など様々な分野への応用が可能である（特許文献１〜３、非特許文献１〜２参照）。
A method of utilizing a functional memory device is known as a dedicated hardware engine that realizes a pattern matching technology, which is one of the important technologies that support the modern network society. As a representative example of this functional memory device, a ternary content-addressable memory (TCAM: ternary associative memory) has attracted attention.
Since TCAM can search stored data and input data in parallel, a very high-speed search is possible. In addition to the usual “0” and “1”, the mask search function is realized by defining three storage states of “Don't-care (X)”. Thus, the TCAM having both high speed and flexibility of search can be applied to various fields such as network router, virus search, image / voice recognition, etc. (Patent Documents 1 to 3, Non-Patent Documents 1 to 2). reference).
ＴＣＡＭは、優れた特長を持つ一方で、面積及び消費電力の点で問題がある。従来のＣＭＯＳ構成によるＴＣＡＭセルは、２つのＳＲＡＭセル回路と比較回路から構成されており、１セル当たり少なくとも１２トランジスタが必要となるため（非特許文献３参照）、ＴＣＡＭの高密度化が困難である。さらに、近年の半導体プロセスの微細化に伴い、リーク電流による静的消費電力の増大がＴＣＡＭにおいても問題となっており（非特許文献４参照）、ＴＣＡＭの高密度化と静的消費電力の削減を達成しうる回路技術の確立が重要である。 While TCAM has excellent features, it has problems in terms of area and power consumption. A conventional TCAM cell having a CMOS configuration is composed of two SRAM cell circuits and a comparison circuit, and requires at least 12 transistors per cell (see Non-Patent Document 3). Therefore, it is difficult to increase the density of TCAM. is there. Furthermore, with the recent miniaturization of semiconductor processes, an increase in static power consumption due to leakage current has also become a problem in TCAM (see Non-Patent Document 4). TCAM density is increased and static power consumption is reduced. It is important to establish circuit technology that can achieve this.
本発明者らは、不揮発記憶素子の１つであるＭａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ（ＭＴＪ）素子の特性を活用した２Ｔ−２ＭＴＪ形不揮発ＴＣＡＭセルに基づくビットシリアル形ＴＣＡＭを提案している（非特許文献５〜６参照）。
ＭＴＪ素子は、ＣＭＯＳプロセスと同程度の微細加工が可能であることに加え、トランジスタ上層に積層配置が可能である点や、記憶機能と論理演算機能を一体化できる点で、ハードウェアのコンパクト化に有効な素子である（非特許文献７〜８参照）。また、素子の不揮発記憶機能を活用することで、記憶情報を保持したまま非稼働時の電源供給を遮断することができ、リーク電流に伴う静的消費電力を完全にカットすることが可能である。
The present inventors have proposed a bit serial type TCAM based on a 2T-2MTJ type non-volatile TCAM cell utilizing the characteristics of a magnetic tunnel junction (MTJ) element which is one of non-volatile memory elements (Non-patent Documents 5 to 5). 6).
The MTJ element can be microfabricated to the same extent as the CMOS process, and can be stacked on the upper layer of the transistor, and the memory function and logic operation function can be integrated, making the hardware more compact (See Non-Patent Documents 7 to 8). In addition, by utilizing the nonvolatile storage function of the element, it is possible to cut off the power supply during non-operation while retaining the stored information, and it is possible to completely cut the static power consumption associated with the leakage current. .
ＭＴＪ素子の特長を利用することにより、非常にコンパクトかつ低消費電力な不揮発ＴＣＡＭセルが得られているが、既提案の不揮発ＴＣＡＭセルはその動作原理により多ビット並列動作が困難であった。
本発明は、既提案の不揮発ＴＣＡＭセルのコンパクト性及び低消費電力を保ちつつ、完全並列動作を可能にした不揮発ＴＣＡＭセル及び不揮発ＴＣＡＭワード回路を得ることを課題とする。
By utilizing the features of the MTJ element, a very compact and low power consumption nonvolatile TCAM cell has been obtained. However, the proposed nonvolatile TCAM cell has been difficult to perform multi-bit parallel operation due to its operating principle.
It is an object of the present invention to obtain a nonvolatile TCAM cell and a nonvolatile TCAM word circuit that enable complete parallel operation while maintaining the compactness and low power consumption of the previously proposed nonvolatile TCAM cell.
課題を解決するための手段は、次のとおりである。
（１）直列接続されたスピン注入型のＭＴＪ素子と選択用のＭＯＳトランジスタとが並列に接続されている不揮発性記憶部と検索用演算部とが一体化した比較演算回路部と、該比較演算回路部における各ＭＴＪ素子への書き込みを行うトランジスタと、該比較演算回路部に電流を供給する電流源トランジスタと、該比較演算回路部の出力とマッチラインとの間に配置されたダイオードとを備えた不揮発ＴＣＡＭセル。
（２）第１の接続点に一端を接続されるとともにそれぞれのゲートが第１及び第２のサーチラインに接続された選択用の第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタと、該第１ＭＯＳトランジスタ及び該第２ＭＯＳトランジスタの他端にそれぞれその一端が接続され、その他端がビットライン又はＧＮＤに接続されている第２の接続点に接続されたスピン注入型の第１のＭＴＪ素子及び第２のＭＴＪ素子と、該第１のＭＴＪ素子及び該第２のＭＴＪ素子のそれぞれの一端に接続されるとともにそのゲートがそれぞれワードラインに接続された、ＭＴＪ素子への書き込みを行う第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタと、該第１の接続点に接続された電流源トランジスタと、該第１の接続点とマッチラインとの間に配置されたダイオードとを備えた不揮発ＴＣＡＭセル。
（３）上記各選択用のＭＯＳトランジスタは、各ＭＴＪ素子への書き込みを行うトランジスタをそれぞれ兼用していることを特徴とする（１）に記載の不揮発ＴＣＡＭセル。
（４）第１の接続点に一端を接続されるとともにそれぞれのゲートが第１及び第２のサーチラインに接続された選択用の第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタと、該第１ＭＯＳトランジスタ及び該第２ＭＯＳトランジスタの他端にそれぞれその一端が接続され、その他端がビットライン又はＧＮＤに接続されている第２の接続点に接続されたスピン注入型の第１のＭＴＪ素子及び第２のＭＴＪ素子と、該第１の接続点に接続された電流源トランジスタと、該第１の接続点とマッチラインとの間に配置されたダイオードとを備えた不揮発ＴＣＡＭセルであって、
上記各選択用の第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、各ＭＴＪ素子への書き込みを行うトランジスタをそれぞれ兼用していることを特徴とする不揮発ＴＣＡＭセル。
（５）上記ダイオードは、ドレインとゲートがマッチラインに接続されたｎチャンネルＭＯＳトランジスタであることを特徴とする（１）ないし（４）のいずれかに記載の不揮発ＴＣＡＭセル。
（６）上記電流源トランジスタは、ＶＤＤと第１の接続点との間に配置されたｐチャンネルＭＯＳトランジスタであることを特徴とする（１）ないし（５）のいずれかに記載の不揮発ＴＣＡＭセル。
（７）マッチラインに並列接続した複数個の（１）ないし（６）のいずれかに記載のＴＣＡＭセルと、マッチラインの充電・放電を制御するＰｒｅｃｈａｒｇｅ／Ｅｖａｌｕａｔｅコントローラと、センスアンプと、書込みコントローラとを備えた不揮発ＴＣＡＭワード回路。
Means for solving the problems are as follows.
(1) A comparison operation circuit unit in which a non-volatile memory unit in which a spin injection type MTJ element connected in series and a MOS transistor for selection are connected in parallel and a search operation unit are integrated, and the comparison operation A transistor for writing to each MTJ element in the circuit unit; a current source transistor for supplying current to the comparison operation circuit unit; and a diode disposed between the output of the comparison operation circuit unit and the match line. Nonvolatile TCAM cell.
(2) a first MOS transistor and a second MOS transistor for selection, one end of which is connected to the first connection point and whose gates are connected to the first and second search lines, and the first MOS transistor and the first MOS transistor A spin injection type first MTJ element and a second MTJ element each having one end connected to the other end of the 2MOS transistor and the other end connected to a second connection point connected to the bit line or GND; A third MOS transistor and a fourth MOS transistor for writing to the MTJ element, each of which is connected to one end of each of the first MTJ element and the second MTJ element and whose gate is connected to a word line; A current source transistor connected to the first connection point, and disposed between the first connection point and the match line; Diode and non-TCAM cell with a.
(3) The nonvolatile TCAM cell according to (1), wherein each of the selection MOS transistors is also used as a transistor for writing to each MTJ element.
(4) a first MOS transistor and a second MOS transistor for selection whose one end is connected to the first connection point and whose gates are connected to the first and second search lines, and the first MOS transistor and the first MOS transistor A spin injection type first MTJ element and a second MTJ element each having one end connected to the other end of the 2MOS transistor and the other end connected to a second connection point connected to the bit line or GND; A non-volatile TCAM cell comprising a current source transistor connected to the first connection point, and a diode disposed between the first connection point and the match line,
The non-volatile TCAM cell, wherein each of the selection first MOS transistor and the second MOS transistor also serves as a transistor for writing to each MTJ element.
(5) The nonvolatile TCAM cell according to any one of (1) to (4), wherein the diode is an n-channel MOS transistor having a drain and a gate connected to a match line.
(6) The nonvolatile TCAM cell according to any one of (1) to (5), wherein the current source transistor is a p-channel MOS transistor arranged between VDD and the first connection point. .
(7) A plurality of TCAM cells according to any one of (1) to (6) connected in parallel to a match line, a precharge / evaluate controller for controlling charge / discharge of the match line, a sense amplifier, and a write controller And a nonvolatile TCAM word circuit.
本発明によれば、既提案の不揮発ＴＣＡＭセルに最小限の素子追加を行うことで、回路のコンパクト性及び低消費電力性を保ちつつ、完全並列動作を可能にした不揮発ＴＣＡＭセルを得ることができる。
すなわち、本発明によれば、不揮発ＴＣＡＭセルを並列に複数動作させた際の振幅の減衰を抑え、不揮発ＴＣＡＭセルの出力振幅をそのままマッチラインに伝達することが可能である。
さらに、本発明によれば、磁気抵抗比の小さなＭＴＪ素子を多数並列に接続しても、電圧振幅の減少を抑制し、１０２４ビット以上の並列検索を可能とする不揮発ＴＣＡＭワード回路を得ることができる。
According to the present invention, it is possible to obtain a non-volatile TCAM cell that enables a completely parallel operation while maintaining the compactness and low power consumption of the circuit by adding a minimum number of elements to the previously proposed non-volatile TCAM cell. it can.
That is, according to the present invention, it is possible to suppress the attenuation of the amplitude when a plurality of nonvolatile TCAM cells are operated in parallel and transmit the output amplitude of the nonvolatile TCAM cell to the match line as it is.
Furthermore, according to the present invention, it is possible to obtain a nonvolatile TCAM word circuit that suppresses a decrease in voltage amplitude and enables parallel search of 1024 bits or more even when a large number of MTJ elements having a small magnetoresistance ratio are connected in parallel. it can.
（完全並列形不揮発ＴＣＡＭ）
完全並列形の不揮発ＴＣＡＭの全体構造を図１に示す。
不揮発ＴＣＡＭは、比較演算を行う不揮発ＴＣＡＭセルをアレイ状に配置し、これらをマッチラインで接続することでワード回路を構成し、記憶されているワードと入力されたワードとの比較演算を行うものである。
(Fully parallel nonvolatile TCAM)
FIG. 1 shows the entire structure of a completely parallel nonvolatile TCAM.
Non-volatile TCAM is a circuit in which non-volatile TCAM cells that perform comparison operations are arranged in an array and connected by match lines to form a word circuit, which performs comparison operations between stored words and input words. It is.
完全並列形の不揮発ＴＣＡＭでは入力ワードをすべてのワード回路に一斉に入力し、並列に動作させることで記憶データと入力データとの一致・不一致の結果を出力する。ワード回路を構成するすべての不揮発ＴＣＡＭセルも並列に動作し、ワード内の全ビットが一斉に比較演算を行う。このように、完全並列形の不揮発ＴＣＡＭは、ビット並列・ワード並列で比較演算を行うことが可能であるため、非常に高速な検索機能を実現できる。 In a completely parallel type nonvolatile TCAM, input words are input to all word circuits all at once and operated in parallel to output a match / mismatch result between stored data and input data. All the non-volatile TCAM cells constituting the word circuit also operate in parallel, and all the bits in the word perform comparison operations simultaneously. As described above, since the non-volatile TCAM of the complete parallel type can perform the comparison operation in bit parallel / word parallel, it can realize a very high-speed search function.
（ＭＴＪ素子）
不揮発ＴＣＡＭに用いるＭＴＪ素子の構造を、図２（ａ）に示す。
ＭＴＪ素子は、自由層、固定層と呼ばれる２つの磁性体層と、これらに挟まれたトンネル障壁によって構成される。記憶データは自由層の磁化方向が固定層の磁化方向に対して平行であるか、反平行であるかによって定義される。互いの磁化方向が平行である場合、ＭＴＪ素子の電気抵抗は低くなり（ＲＰ）、磁化方向が反平行である場合、ＭＴＪ素子は高抵抗（ＲＡＰ）となる。
これらの状態は電源を遮断しても保存されるため、記憶データは不揮発である。
(MTJ element)
The structure of the MTJ element used in the nonvolatile TCAM is shown in FIG.
An MTJ element is composed of two magnetic layers called a free layer and a fixed layer, and a tunnel barrier sandwiched between them. The stored data is defined by whether the magnetization direction of the free layer is parallel or antiparallel to the magnetization direction of the fixed layer. When the magnetization directions are parallel to each other, the electrical resistance of the MTJ element is low (R P ), and when the magnetization directions are anti-parallel, the MTJ element is high resistance (R AP ).
Since these states are preserved even when the power is turned off, the stored data is non-volatile.
さらに、ＭＴＪ素子は、図２（ｂ）に示すようにトランジスタの上部に積層することが可能であり、記憶素子の面積オーバーヘッドを大幅に削減することができる。また、従来の不揮発記憶素子と比較して、高い書換え耐性、低電力書込み、ＣＭＯＳプロセスとの親和性などの優れた特長を持っており、次世代の不揮発記憶素子として非常に有用である。 Further, the MTJ element can be stacked on top of the transistor as shown in FIG. 2B, and the area overhead of the memory element can be greatly reduced. In addition, compared with conventional nonvolatile memory elements, it has excellent features such as high rewrite resistance, low power writing, and compatibility with a CMOS process, and is very useful as a next-generation nonvolatile memory element.
ＭＴＪ素子へのデータの書込みは、素子に一定値以上の電流を流すことで自由層の磁化を反転させるスピン注入磁化反転現象により行われる。ＭＴＪ素子の自由層側から固定層側へ電流を流すことで、自由層の磁化は固定層と同じ向き（平行）になり、ＭＴＪ素子は低抵抗となる。 Data writing to the MTJ element is performed by a spin injection magnetization reversal phenomenon in which the magnetization of the free layer is reversed by passing a current of a certain value or more through the element. By flowing a current from the free layer side to the fixed layer side of the MTJ element, the magnetization of the free layer becomes the same direction (parallel) as the fixed layer, and the MTJ element has a low resistance.
一方、電流を固定層側から自由層側に流すことで、自由層の磁化方向は固定層と反対の向き（反平行）になり、ＭＴＪ素子は高抵抗となる。図２（ｃ）に示すように、ＭＴＪ素子のＲ−Ｉ特性はヒステリシスを有しているため、電流の印加が無くなっても磁化方向はそのまま保持される。 On the other hand, by flowing a current from the fixed layer side to the free layer side, the magnetization direction of the free layer becomes opposite (antiparallel) to the fixed layer, and the MTJ element becomes high resistance. As shown in FIG. 2C, since the MT characteristic of the MTJ element has hysteresis, the magnetization direction is maintained as it is even when no current is applied.
ＭＴＪ素子は、磁化の状態によって電気抵抗が変化するという特徴を有するため、その抵抗の変化を利用した擬似的なスイッチング素子として用いることができる。ＭＴＪ素子は低抵抗状態（ＲＰ）と高抵抗状態（ＲＡＰ）の２つの状態をとるが、それぞれを論理値の“１”と“０”が記憶された状態と定義することで、図２（ｄ）のように、記憶状態によって電気抵抗が変化する可変抵抗素子とみなすことができる。 Since the MTJ element has a feature that the electric resistance changes depending on the state of magnetization, it can be used as a pseudo switching element utilizing the change in resistance. The MTJ element takes two states, a low resistance state (R P ) and a high resistance state (R AP ). By defining each as a state in which logical values “1” and “0” are stored, FIG. As in 2 (d), it can be regarded as a variable resistance element whose electric resistance changes depending on the memory state.
ＭＯＳトランジスタが、ゲート端子の電位によってオン・オフ（抵抗値が変化）するスイッチング素子であるのに対し、ＭＴＪ素子も記憶データによって抵抗が変化する擬似的なスイッチング素子と考えられ、不揮発ＴＣＡＭセルのように記憶データと入力データ間の論理演算を行うような回路では、スイッチング素子とそれを制御する記憶素子をＭＴＪ素子単体で置き換えることが可能となる（非特許文献９〜１０参照）。したがって、ＭＴＪ素子を用いて不揮発ＴＣＡＭセルを構成することで、記憶機能のみならず、比較演算回路の一部も置き換えることが可能となり、高密度な不揮発ＴＣＡＭが実現できる。 While the MOS transistor is a switching element that turns on and off (the resistance value changes) depending on the potential of the gate terminal, the MTJ element is also considered as a pseudo switching element whose resistance changes depending on the stored data. Thus, in a circuit that performs a logical operation between stored data and input data, the switching element and the storage element that controls the switching element can be replaced with a single MTJ element (see Non-Patent Documents 9 to 10). Therefore, by configuring the nonvolatile TCAM cell using the MTJ element, not only the storage function but also a part of the comparison operation circuit can be replaced, and a high-density nonvolatile TCAM can be realized.
（本発明に係る不揮発ＴＣＡＭセル）
図３に、本発明に係る６Ｔ−２ＭＴＪ形の不揮発ＴＣＡＭセルの回路図とその真理値表を示す。
図３中に点線で囲んだ不揮発ＴＣＡＭセルの比較演算回路部は、既提案の２Ｔ−２ＭＴＪ形の不揮発ＴＣＡＭセルのものと同じ構成である。２Ｔ−２ＭＴＪ構成の不揮発ＴＣＡＭセルでは、前述のＭＴＪ素子の特性を活用し比較演算回路と記憶機能を一体化することにより、不揮発化とコンパクト化が達成されていた。その反面、複数のセルを並列に動作させるとマッチライン（ＭＬ）の振幅が大きく減衰してしまうため、多ビット並列動作が困難であった。
(Nonvolatile TCAM cell according to the present invention)
FIG. 3 shows a circuit diagram of a 6T-2MTJ type nonvolatile TCAM cell according to the present invention and a truth table thereof.
The comparison operation circuit portion of the nonvolatile TCAM cell surrounded by a dotted line in FIG. 3 has the same configuration as that of the previously proposed 2T-2MTJ type nonvolatile TCAM cell. In the non-volatile TCAM cell having the 2T-2MTJ configuration, non-volatility and compactness have been achieved by utilizing the characteristics of the MTJ element described above and integrating the comparison operation circuit and the storage function. On the other hand, when a plurality of cells are operated in parallel, the amplitude of the match line (ML) is greatly attenuated, so that multi-bit parallel operation is difficult.
したがって、コンパクトかつ完全並列動作が可能な不揮発ＴＣＡＭを実現するためには、マッチラインの電圧振幅を確保する機構を、最小限の素子追加で実現する必要がある。本発明に係る不揮発ＴＣＡＭセルは、ｐチャンネルＭＯＳ電流源による負荷とダイオード（ダイオード接続ｎチャンネルＭＯＳトランジスタ）をセル内部に組み込むことで、多ビット並列動作の実現を図っている。 Therefore, in order to realize a compact non-volatile TCAM capable of complete parallel operation, it is necessary to realize a mechanism for ensuring the voltage amplitude of the match line with a minimum number of elements. The nonvolatile TCAM cell according to the present invention realizes multi-bit parallel operation by incorporating a load by a p-channel MOS current source and a diode (diode-connected n-channel MOS transistor) inside the cell.
ＴＣＡＭセルは、“０”、“１”、“Ｘ（Ｄｏｎ’ｔ−ｃａｒｅ）”の３つの記憶状態を持っているため、図３（ｂ）のように、“ｂ１”と“ｂ２”の２ビットの２値データとして表される。各ＭＴＪ素子へのデータ書込みは、書込みトランジスタＭＷ１及びＭＷ２によって制御される。該当するワードライン（ＷＬ＿Ａ又はＷＬ＿Ｂ）によってこれらの書込みトランジスタを駆動し、ビットライン（ＢＬ及び＿ＢＬ）からＭＴＪ素子に電流を流すことで、書込みを行う。 Since the TCAM cell has three storage states of “0”, “1”, and “X (Don't-care)”, as shown in FIG. 3B, “b 1 ” and “b 2 ”. "Is expressed as 2-bit binary data. Data writing to each MTJ element is controlled by the write transistors M W1 and M W2 . These write transistors are driven by the corresponding word line (WL_A or WL_B), and writing is performed by flowing current from the bit lines (BL and _BL) to the MTJ element.
ＴＣＡＭセルにおける検索結果に対応するＶＲｅｓｕｌｔの電位は、比較演算回路部の抵抗値によって決定される。記憶データと入力データが一致している場合、もしくは“Ｘ”が記憶されている場合、比較演算回路部は高抵抗状態となる。一方、記憶データと入力データが不一致である場合は、比較演算回路部は低抵抗状態となる。この抵抗値をｐチャンネルＭＯＳ電流源ＭＣＳの電流によってＶＲｅｓｕｌｔの電位に変換する。 The potential of V Result corresponding to the search result in the TCAM cell is determined by the resistance value of the comparison operation circuit unit. When the stored data matches the input data, or when “X” is stored, the comparison operation circuit unit is in a high resistance state. On the other hand, when the stored data and the input data do not match, the comparison operation circuit unit is in a low resistance state. The resistance value is converted to a potential of V the Result by current of the p-channel MOS current source M CS.
すなわち、一致の場合、ＶＲｅｓｕｌｔは高電位（ＶＲｅｓｕｌｔ−ｈｉｇｈ）となり、不一致の場合は低電位（ＶＲｅｓｕｌｔ−ｌｏｗ）となる。ＴＣＡＭワード回路はこのセルをマッチラインに並列に複数接続して、全ビット一斉に動作させることで、入力ワードと記憶ワードが完全に一致しているか、そうでないかを検出する。 That is, in the case of coincidence, V Result becomes a high potential (V Result-high ), and in the case of mismatch, it becomes a low potential (V Result-low ). The TCAM word circuit connects a plurality of cells to the match line in parallel and operates all the bits at the same time to detect whether the input word and the storage word are completely matched or not.
（本発明に係る不揮発ＴＣＡＭワード回路）
図４に、本発明に係る不揮発ＴＣＡＭワード回路の構成を示す。
本発明に係る完全並列形不揮発ＴＣＡＭワード回路は、マッチラインに並列接続した１次元セルアレイ、マッチラインの充電・放電を制御するＰｒｅｃｈａｒｇｅ／Ｅｖａｌｕａｔｅコントローラ、センスアンプ（ＳＡ）、書込みコントローラによって構成される。
(Nonvolatile TCAM word circuit according to the present invention)
FIG. 4 shows a configuration of a nonvolatile TCAM word circuit according to the present invention.
The completely parallel nonvolatile TCAM word circuit according to the present invention includes a one-dimensional cell array connected in parallel to a match line, a precharge / evaluate controller for controlling charge / discharge of the match line, a sense amplifier (SA), and a write controller.
セルアレイにおけるＭＴＪ素子への書込みは、クロック信号とサーチライン信号を遮断し、書込みイネーブル信号ＷＥを与えた状態で、ＭＴＪ素子ごとにワードラインとビットラインを駆動し逐次的に書込みを行う。本ワード回路は、マッチラインに電荷を充電するＰｒｅｃｈａｒｇｅフェーズと、マッチラインの電荷を放電しながら入力データと記憶データの比較演算を行うＥｖａｌｕａｔｅフェーズの２つのフェーズで動作する。 In writing to the MTJ element in the cell array, the clock signal and the search line signal are cut off and the word line and the bit line are driven for each MTJ element while the write enable signal WE is applied. This word circuit operates in two phases: a precharge phase for charging the match line and an evaluation phase for comparing the input data and the stored data while discharging the match line charge.
図５にそれぞれのフェーズにおけるワード回路の動作とマッチラインの電位の変化を示す。Ｐｒｅｃｈａｒｇｅフェーズでは、各セルの比較演算回路部におけるトランジスタＭＣ１、ＭＣ２、及びＰｒｅｃｈａｒｇｅ／Ｅｖａｌｕａｔｅコントローラ部のトランジスタＭＤＣをカットオフ状態にして、マッチラインを電源電圧ＶＤＤのレベルにまで充電する。Ｅｖａｌｕａｔｅフェーズでは、サーチライン（ＳＬ及び＿ＳＬ）に入力を与えることで、各セルにおけるＭＣ１又はＭＣ２のどちらか一方をオン状態にして、比較演算回路の電流パスを選択し、セルを通じてマッチラインの電荷をＧＮＤへ放電することで比較演算を行う。 FIG. 5 shows the operation of the word circuit and the change in potential of the match line in each phase. In the precharge phase, the transistors M C1 and M C2 in the comparison operation circuit unit of each cell and the transistor M DC in the precharge / evaluate controller unit are cut off to charge the match line to the level of the power supply voltage VDD. In the Evaluate phase, by applying an input to the search lines (SL and _SL), either one of M C1 or M C2 in each cell is turned on, the current path of the comparison operation circuit is selected, and the match line is passed through the cell. The comparison calculation is performed by discharging the electric charge to GND.
マッチラインの放電は、ＴＣＡＭセルのダイオード接続ｎチャンネルＭＯＳトランジスタＭＤによって制御され、マッチラインの電位とセルの比較演算回路部の出力電圧ＶＲｅｓｕｌｔの間の大小関係により、セルごとに独立して自動的に放電・遮断の切り替えが行われる。
図５（ｃ）に示すように、Ｅｖａｌｕａｔｅフェーズにおけるマッチラインの電位は入力データと記憶データが完全に一致している場合ＶＲｅｓｕｌｔ−ｈｉｇｈにまで放電される。
Discharge of the match line is controlled by a diode-connected n-channel MOS transistor M D of TCAM cell, the magnitude relation between the match line of the output voltage V the Result of the comparison operation circuit portion of the electric potential and the cell, independently for each cell Switching between discharge and interruption is performed automatically.
As shown in FIG. 5 (c), the potential of the match line in the Evaluate phase is discharged to V Result-high when the input data and the stored data completely match.
一方、不一致の場合、すなわちワード回路中に入力データと記憶データが不一致となったセルが存在する場合、マッチラインの電位がＶＲｅｓｕｌｔ−ｈｉｇｈに等しくなっても放電は停止せず、不一致セルを通じてＶＲｅｓｕｌｔ−ｌｏｗまで放電される。これは、全セルの中で最も低いＶＲｅｓｕｌｔになるまで各々のセル中のＭＤを介してマッチラインの電荷が放電され、最終的に遮断されるためである。 On the other hand, if there is a mismatch, that is, if there is a cell in which the input data does not match the stored data in the word circuit, the discharge will not stop even if the match line potential is equal to V Result-high , Discharged to V Result-low . This charge of the match line through the M D in each cell until the lowest V the Result among all the cells are discharged, in order to be finally cut off.
ダイオード接続ｎチャンネルＭＯＳトランジスタの特性を図６に示す。ダイオード接続されたトランジスタは、図６のようにゲート端子とドレイン端子を短絡したもので、ダイオードのように動作する。例えば、マッチラインの電位、すなわちドレイン端とゲート端の電位がセル中の比較演算回路の出力ＶＲｅｓｕｌｔよりも高い場合、トランジスタはオン状態となり、電流が流れる。 FIG. 6 shows the characteristics of the diode-connected n-channel MOS transistor. The diode-connected transistor has a gate terminal and a drain terminal short-circuited as shown in FIG. 6 and operates like a diode. For example, when the potential of the match line, that is, the potential of the drain end and the gate end is higher than the output V Result of the comparison operation circuit in the cell, the transistor is turned on and current flows.
一方、マッチラインの電位がＶＲｅｓｕｌｔ以下になると、微弱な逆方向電流が存在するものの、ほぼカットオフ状態となり、マッチラインからの放電パスは遮断される。この特性により、マッチラインの電位は不一致となったセルが存在するか否かによって変化する。入力ワードと記憶ワードが完全に一致していると、マッチラインの電位が比較演算回路部の出力電位ＶＲｅｓｕｌｔ−ｈｉｇｈと等しくなったときに全てのダイオード接続ｎチャンネルＭＯＳトランジスタが一斉にカットオフ状態となり、マッチラインの電位が保持される。 On the other hand, when the potential of the match line becomes equal to or lower than V Result , although a weak reverse current exists, the state is almost cut off and the discharge path from the match line is cut off. Due to this characteristic, the potential of the match line changes depending on whether or not there is a mismatched cell. When the input word and the storage word completely match, all the diode-connected n-channel MOS transistors are cut off at the same time when the potential of the match line becomes equal to the output potential V Result-high of the comparison operation circuit unit. Thus, the match line potential is maintained.
一方、不一致となったセルが１つでも存在すると、不一致セル中のダイオード接続ｎチャンネルＭＯＳトランジスタはマッチラインの電位が不一致セルの比較演算回路部の出力電位ＶＲｅｓｕｌｔ−ｌｏｗと等しくなるまで遮断されないため、マッチラインの電位は完全一致の時よりも下がることになる。この結果、マッチラインの電位は比較演算結果の一致・不一致によって異なり、この電位差をセンスアンプで検出する事で、入力ワードと記憶ワードの比較演算が可能である。このようにして、本発明に係る不揮発ＴＣＡＭセルは、セルを並列に複数動作させた際の振幅の減衰を抑え、セルの出力振幅をそのままマッチラインに伝達することが可能である。 On the other hand, if there is even a mismatched cell, the diode-connected n-channel MOS transistor in the mismatched cell is not shut off until the potential of the match line becomes equal to the output potential V Result-low of the comparison operation circuit portion of the mismatched cell. For this reason, the potential of the match line is lower than that at the time of perfect match. As a result, the potential of the match line differs depending on whether the comparison calculation results match or not, and the input word and the storage word can be compared by detecting this potential difference with the sense amplifier. In this manner, the nonvolatile TCAM cell according to the present invention can suppress the attenuation of amplitude when a plurality of cells are operated in parallel, and can transmit the output amplitude of the cell as it is to the match line.
（本発明に係る不揮発ＴＣＡＭワード回路の評価と考察）
図７は、従来のビットシリアル形不揮発ＴＣＡＭセル（２Ｔ−２ＭＴＪ）と本発明に係る完全並列形の不揮発ＴＣＡＭセル（６Ｔ−２ＭＴＪ）に基づくワード回路のマッチライン波形を示すものである。従来の２Ｔ−２ＭＴＪ形セルは、完全一致時と１ビット不一致時のセル抵抗変化が小さく、ワード回路の多ビット化とともに、セル抵抗を並列接続することになり、ワード回路の抵抗値が減少する。このため、完全一致と１ビット不一致状態を判別する際のワード回路の抵抗値変化が非常に小さく、検索結果の検出が困難になる。（図７の上３図参照）
一方、本発明に係る６Ｔ−２ＭＴＪ形の不揮発ＴＣＡＭセルでは、ワード長の増大に伴うマッチライン電圧振幅の減衰は抑えられている。（図７の下３図参照）
(Evaluation and Consideration of Nonvolatile TCAM Word Circuit According to the Present Invention)
FIG. 7 shows a match line waveform of a word circuit based on a conventional bit serial nonvolatile TCAM cell (2T-2MTJ) and a completely parallel nonvolatile TCAM cell (6T-2MTJ) according to the present invention. The conventional 2T-2MTJ type cell has a small change in cell resistance when it completely matches and when one bit does not match, and as the number of word circuits increases, cell resistances are connected in parallel, and the resistance value of the word circuit decreases. . For this reason, the change in resistance value of the word circuit when discriminating between the complete match and the 1-bit mismatch state is very small, and it becomes difficult to detect the search result. (Refer to the top 3 of FIG. 7)
On the other hand, in the nonvolatile TCAM cell of 6T-2MTJ type according to the present invention, the attenuation of the match line voltage amplitude accompanying the increase in word length is suppressed. (See bottom 3 in FIG. 7)
図８は、それぞれの不揮発ＴＣＡＭワード回路のワード長とマッチライン振幅の特性を示している。２Ｔ−２ＭＴＪ形の不揮発ＴＣＡＭワード回路では、セルを並列に接続するとマッチラインの電圧振幅が著しく減衰し、ワード長が４ビット以上になると、マッチラインの振幅は０．１Ｖを下回る。一方、本発明に係る不揮発ＴＣＡＭワード回路ではマッチライン振幅の減衰が大幅に改善され、１０２４ビット以上の並列動作が実現されている。 FIG. 8 shows the characteristics of the word length and match line amplitude of each nonvolatile TCAM word circuit. In the 2T-2MTJ type nonvolatile TCAM word circuit, when cells are connected in parallel, the voltage amplitude of the match line is significantly attenuated, and when the word length is 4 bits or more, the amplitude of the match line is less than 0.1V. On the other hand, in the nonvolatile TCAM word circuit according to the present invention, the attenuation of the match line amplitude is greatly improved, and a parallel operation of 1024 bits or more is realized.
なお、２Ｔ−２ＭＴＪ形の不揮発ＴＣＡＭセルを用いて構成した場合と比較して、緩やかではあるがマッチラインの電圧振幅が減少していることがわかる。
この理由として、ダイオード接続トランジスタの逆方向電流による、不一致時のマッチライン電位の上昇が考えられる。マッチラインの電位が低下し、ＶＲｅｓｕｌｔ−ｈｉｇｈを下回るようになると図９（ａ）に示すように、一致セルからマッチラインに向かってダイオード接続ｎチャンネルＭＯＳトランジスタの逆方向電流が生じ、マッチラインがわずかに充電されることになる。
It can be seen that the voltage amplitude of the match line is reduced although it is moderate compared with the case of using a 2T-2MTJ type non-volatile TCAM cell.
A possible reason for this is an increase in match line potential at the time of mismatch due to the reverse current of the diode-connected transistor. When the potential of the match line decreases and becomes lower than V Result-high , as shown in FIG. 9A, a reverse current of a diode-connected n-channel MOS transistor is generated from the match cell toward the match line. Will be charged slightly.
特に、多ビットの不揮発ＴＣＡＭワード回路における１ビット不一致の場合は、一致セルからの逆方向電流量が増加するため、不一致時のマッチライン電位が下がりづらくなり、一致時と不一致時のマッチライン電位差が減少する。 In particular, in the case of 1-bit mismatch in a multi-bit nonvolatile TCAM word circuit, the reverse current amount from the match cell increases, so that the match line potential at the time of mismatch does not easily drop, and the match line potential difference at the time of match and mismatch Decrease.
図９（ｂ）は、不揮発ＴＣＡＭワード回路における１ビット不一致時のダイオード接続ＭＯＳトランジスタ回路網を線形抵抗モデルで示したもので、一致セルのダイオード接続ＭＯＳトランジスタ抵抗をＲＨｉｇｈ、不一致セルのダイオード接続ＭＯＳトランジスタ抵抗をＲＬｏｗに置き換えている。ｎビットワード回路における１ビット不一致時のマッチライン電位差ΔＶＭＬをこのモデルに基づいて求めると、以下の式（１）で表される。 FIG. 9B shows a diode-connected MOS transistor network in a non-matching 1 bit in a nonvolatile TCAM word circuit in a linear resistance model, where the diode-connected MOS transistor resistance of the matching cell is R High and the diode connection of the non-matching cell. The MOS transistor resistance is replaced with R Low . When the match line potential difference ΔV ML at the time of 1 bit mismatch in the n-bit word circuit is obtained based on this model, it is expressed by the following equation (1).
（１）式より、ＲＬｏｗに対してＲＨｉｇｈが大きいほど大きなマッチライン電圧振幅が得られることがわかる。したがって、ワード回路の多ビット化に当たって、優れた特性をもつスイッチング素子を利用する他、セルの出力電圧振幅をより大きくすることが、動作マージンの増大に効果的である。 From the equation (1), it can be seen that a larger match line voltage amplitude is obtained as R High is larger than R Low . Therefore, when the number of bits of the word circuit is increased, it is effective to increase the operation margin by using a switching element having excellent characteristics and increasing the output voltage amplitude of the cell.
本発明に係る６Ｔ−２ＭＴＪ構成の不揮発ＴＣＡＭセルを用いた完全並列形の不揮発ＴＣＡＭワード回路によれば、図８からも分かるように１０２４ビット以上の並列動作が可能である。 According to the completely parallel nonvolatile TCAM word circuit using the nonvolatile TCAM cell of 6T-2MTJ configuration according to the present invention, a parallel operation of 1024 bits or more is possible as can be seen from FIG.
（本発明に係る他の不揮発ＴＣＡＭセル）
図１０に、本発明に係る他の不揮発ＴＣＡＭセルとして、４Ｔ−２ＭＴＪ形の不揮発ＴＣＡＭセルの回路図を示す。
図１０中に点線で囲んだ不揮発ＴＣＡＭセルの比較演算回路部、電流源トランジスタ、及びダイオードは、本発明に係る６Ｔ−２ＭＴＪ形の不揮発ＴＣＡＭセルのものと同じ構成である。
(Other nonvolatile TCAM cell according to the present invention)
FIG. 10 shows a circuit diagram of a 4T-2MTJ type nonvolatile TCAM cell as another nonvolatile TCAM cell according to the present invention.
The comparison operation circuit unit, current source transistor, and diode of the nonvolatile TCAM cell surrounded by a dotted line in FIG. 10 have the same configuration as that of the 6T-2MTJ type nonvolatile TCAM cell according to the present invention.
この４Ｔ−２ＭＴＪ形の不揮発ＴＣＡＭセルでは、図３に示す６Ｔ−２ＭＴＪ形の不揮発ＴＣＡＭセルにおける書込みトランジスタＭＷ１及びＭＷ２が削除されており、比較演算回路部の各トランジスタがその機能を兼用している。
ＭＴＪ素子への書き込みは、比較演算回路部のトランジスタと電流源トランジスタとを選択して、ビットライン（ＢＬと＿ＢＬ）からＭＴＪ素子に電流を流すことによって行う。
In this 4T-2MTJ shaped non TCAM cells are removed write transistor M W1 and M W2 are the 6T-2MTJ shaped non TCAM cell shown in FIG. 3, the transistors of the comparison operation circuit section also serves its function ing.
Writing to the MTJ element is performed by selecting a transistor and a current source transistor in the comparison operation circuit unit and passing a current from the bit lines (BL and _BL) to the MTJ element.
この４Ｔ−２ＭＴＪ形の不揮発ＴＣＡＭセルでは、書込み専用のトランジスタを削除し、他のトランジスタを書込みトランジスタとしても兼用させることで素子数の削減がなされている。さらに、これに伴いワードライン（ＷＬ＿Ａ又はＷＬ＿Ｂ）とビットライン（＿ＢＬ）も削除され、それぞれサーチライン（＿ＳＬ又はＳＬ）と電源供給ライン（ＶＤＤ）で兼用されるため、セル中の配線数も削減されている。この結果、６Ｔ−２ＭＴＪ構成の不揮発ＴＣＡＭセルに比べて更なるセルの小型化が実現される。 In this non-volatile TCAM cell of the 4T-2MTJ type, the number of elements is reduced by deleting a write-only transistor and using another transistor also as a write transistor. Along with this, the word line (WL_A or WL_B) and the bit line (_BL) are also deleted, and the search line (_SL or SL) and the power supply line (VDD) are also used, so the number of wirings in the cell is reduced. Has been. As a result, further downsizing of the cell is realized as compared with the nonvolatile TCAM cell having the 6T-2MTJ configuration.
Claims (7)
上記各選択用の第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、各ＭＴＪ素子への書き込みを行うトランジスタをそれぞれ兼用していることを特徴とする不揮発ＴＣＡＭセル。 A first MOS transistor and a second MOS transistor for selection having one end connected to the first connection point and each gate connected to the first and second search lines, and the first MOS transistor and the second MOS transistor. A spin injection type first MTJ element and a second MTJ element each connected at one end to the other end and connected to a second connection point having the other end connected to the bit line or GND; A non-volatile TCAM cell comprising a current source transistor connected to one connection point and a diode arranged between the first connection point and the match line,
The non-volatile TCAM cell, wherein each of the selection first MOS transistor and the second MOS transistor also serves as a transistor for writing to each MTJ element.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012007375A JP5907524B2 (en) | 2011-02-25 | 2012-01-17 | Nonvolatile functional memory device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011040872 | 2011-02-25 | ||
| JP2011040872 | 2011-02-25 | ||
| JP2012007375A JP5907524B2 (en) | 2011-02-25 | 2012-01-17 | Nonvolatile functional memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012190530A true JP2012190530A (en) | 2012-10-04 |
| JP5907524B2 JP5907524B2 (en) | 2016-04-26 |
Family
ID=47083516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012007375A Active JP5907524B2 (en) | 2011-02-25 | 2012-01-17 | Nonvolatile functional memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5907524B2 (en) |
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|---|---|
| JP5907524B2 (en) | 2016-04-26 |
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| Date | Code | Title | Description |
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|
| A621 | Written request for application examination |
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|
| RD03 | Notification of appointment of power of attorney |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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| R250 | Receipt of annual fees |
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