JP2012186349A

JP2012186349A - Semiconductor device and method of manufacturing the same

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Publication number: JP2012186349A
Application number: JP2011049057A
Authority: JP
Inventors: Masaaki Tanabe; 正明田邉; Shigenori Hayashi; 重徳林; Nobuo Aoi; 信雄青井
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2011-03-07
Filing date: 2011-03-07
Publication date: 2012-09-27

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device in which a common gate electrode material is used for an n-type MOS transistor and a p-type MOS transistor, and each threshold voltage is adjusted to an appropriate value.SOLUTION: A semiconductor device includes a first transistor 11 and a second transistor 12. The first transistor 11 has a first gate insulating film 131 and a first gate electrode 133, and the second transistor 12 has a second gate insulating film 132 and a second gate electrode 134. The first gate insulating film 131 and the second gate insulating film 132 include a first insulating layer 151 and a second insulating layer 152. The first gate electrode 133 and the second gate electrode 134 include a first conductive layer 155 having a concave cross-section and a second conductive layer 156 formed on the first conductive layer 155. The first insulating layer 151 and the second insulating layer 152 are plate-shaped, and the first gate insulating film 131 contains a first element for adjusting a work function.

Description

本発明は、半導体装置及びその製造方法に関し、特にｎ型トランジスタ及びｐ型トランジスタを有している半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having an n-type transistor and a p-type transistor and a manufacturing method thereof.

ＭＯＳＦＥＴ（金属−酸化膜−半導体電界効果トランジスタ）を高性能化するため、従来のシリコン酸化膜よりも比誘電率が高い金属酸化物（Ｈｉｇｈ−ｋ）材料をゲート絶縁層に採用し、金属材料をゲート電極に採用したＨｉｇｈ−ｋ／メタルゲート構造を備えた半導体デバイスの開発が進められている。Ｈｉｇｈ−ｋ材料からなるＨｉｇｈ−ｋゲート絶縁膜は、誘電率が高い分、物理的な膜厚を厚くしてもゲート容量を維持して高い駆動電流を得ることができる。加えて、物理的な膜厚を厚くすることができるので、その分リーク電流を低減できるという効果も得られる。また、金属材料をゲート電極として用いたメタルゲート電極では、ポリシリコン電極の場合に発生するゲート電極の空乏化による実効的な絶縁層厚の増加が生じない。 In order to improve the performance of a MOSFET (metal-oxide film-semiconductor field effect transistor), a metal oxide (High-k) material having a relative dielectric constant higher than that of a conventional silicon oxide film is used for the gate insulating layer, and the metal material Development of a semiconductor device having a high-k / metal gate structure in which is used as a gate electrode is underway. A high-k gate insulating film made of a high-k material has a high dielectric constant, so that a high driving current can be obtained while maintaining the gate capacitance even if the physical film thickness is increased. In addition, since the physical film thickness can be increased, an effect that the leakage current can be reduced accordingly. Further, in a metal gate electrode using a metal material as a gate electrode, an effective increase in the insulating layer thickness due to depletion of the gate electrode that occurs in the case of a polysilicon electrode does not occur.

ｎＭＯＳトランジスタにおいては、Ｓｉの伝導帯端（４．０５ｅＶ）に近い仕事関数を持つ金属を用いたメタルゲート電極が閾値電圧の点から好ましい。一方、ｐＭＯＳトランジスタにおいては、Ｓｉの価電子帯端（５．１７ｅＶ）に近い仕事関数を持つ金属を用いたメタルゲート電極が閾値電圧の点から好ましい。しかし、ｎＭＯＳトランジスタとｐＭＯＳトランジスタのそれぞれに異なる材料からなるメタルゲート電極を形成しようとすると、製造プロセスが複雑化し、製造コストも増加する。このため、メタルゲート電極の材料を、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとにおいて同一とする、デュアルキャップ・シングルメタルゲート（Dual Cap Single Metal Gate：ＤＣＳＭＧ）−ＣＭＯＳプロセスが検討されている（例えば、非特許文献１を参照。）。ＤＣＳＭＧ−ＣＭＯＳプロセスは、メタルゲート電極の下に閾値電圧を調整するためのキャップ層を挿入する。ｎＭＯＳトランジスタと、ｐＭＯＳトランジスタとでは、キャップ層に含まれる閾値電圧調整用の元素に異なる元素を用いる。ＤＣＳＭＧ−ＣＭＯＳプロセスでは、キャップ層中に含まれる金属元素がＨｉｇｈ−ｋゲート絶縁膜とその下に形成されたＳｉＯ₂膜との界面まで拡散し、そこでダイポールを形成する。ダイポールの形成によりｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのそれぞれに好ましい閾値電圧を実現できる。 In an nMOS transistor, a metal gate electrode using a metal having a work function close to the Si conduction band edge (4.05 eV) is preferable from the viewpoint of threshold voltage. On the other hand, in the pMOS transistor, a metal gate electrode using a metal having a work function close to the Si valence band edge (5.17 eV) is preferable in terms of threshold voltage. However, if metal gate electrodes made of different materials are formed on the nMOS transistor and the pMOS transistor, the manufacturing process becomes complicated and the manufacturing cost increases. For this reason, a dual cap single metal gate (DCSMG) -CMOS process in which the material of the metal gate electrode is the same in the nMOS transistor and the pMOS transistor has been studied (for example, non-patent literature). 1). In the DCSMG-CMOS process, a cap layer for adjusting a threshold voltage is inserted under the metal gate electrode. In the nMOS transistor and the pMOS transistor, different elements are used for adjusting the threshold voltage included in the cap layer. In the DCSMG-CMOS process, the metal element contained in the cap layer diffuses to the interface between the high-k gate insulating film and the SiO ₂ film formed thereunder, and forms a dipole there. By forming the dipole, a preferable threshold voltage can be realized for each of the nMOS transistor and the pMOS transistor.

ＤＣＳＭＧ−ＣＭＯＳプロセスは、メタルゲート電極、キャップ層及びＨｉｇｈ−ｋゲート絶縁膜の積層構造が、ソースドレインの形成工程において高温に曝される。積層構造が高温に曝されると、Ｈｉｇｈ−ｋゲート絶縁膜中の酸素が抜け出して、酸素欠損が生じる。酸素欠損は正電荷として作用して、ｐＭＯＳトランジスタでは閾値電圧が上昇する。高温熱処理によるｐＭＯＳトランジスタの閾値電圧上昇という問題に対して、高温熱処理後にゲート電極を作り直す、ゲートラストプロセスという方法が検討されている（例えば、特許文献１を参照。）。 In the DCSMG-CMOS process, a stacked structure of a metal gate electrode, a cap layer, and a high-k gate insulating film is exposed to a high temperature in a source / drain formation process. When the stacked structure is exposed to a high temperature, oxygen in the high-k gate insulating film escapes and oxygen vacancies are generated. Oxygen deficiency acts as a positive charge, and the threshold voltage increases in the pMOS transistor. In order to solve the problem of increase in threshold voltage of a pMOS transistor due to high temperature heat treatment, a method called gate last process is being studied in which a gate electrode is recreated after high temperature heat treatment (see, for example, Patent Document 1).

ゲートラストプロセスは、以下のように行われる。まず、Ｈｉｇｈ−ｋゲート絶縁膜を堆積した後、犠牲層として一度、ポリシリコンによる仮のゲート電極を形成する。この後、通常のゲート加工、ソースドレイン注入及び活性化のための高温熱処理が行われる。さらに、絶縁層によるトランジスタの埋め込み、ＣＭＰ(Chemical Mechanical Polishing)による仮のゲート電極の頭出しをした後、仮のゲート電極及びＨｉｇｈ−ｋゲート絶縁膜を除去する。仮のゲート電極及びＨｉｇｈ−ｋゲート絶縁膜を除去して形成したトレンチ溝にＨｉｇｈ−ｋゲート絶縁膜を再度堆積する。再度堆積したＨｉｇ−Ｋゲート絶縁膜の上に金属障壁層、仕事関数設定金属層及びキャップ層を有するメタルゲート電極を形成する。金属障壁層は、Ｈｉｇｈ−ｋゲート絶縁膜と仕事関数設定金属層との密着性を改善すると共にＨｉｇｈ−ｋゲート絶縁膜と金属層との直接の反応を抑制するために形成する。金属障壁層は、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタに共通の材料を使用する。仕事関数設定金属層は、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタで異なる材料を使用する。キャップ層は、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタに共通の材料を使用する。ゲート電極を作り直すゲートラストプロセスでは、高温熱処理による影響を受けることなく、ｐＭＯＳトランジスタに適切な閾値電圧を得ることができる。 The gate last process is performed as follows. First, after depositing a High-k gate insulating film, a temporary gate electrode made of polysilicon is formed once as a sacrificial layer. Thereafter, normal gate processing, source / drain implantation, and high-temperature heat treatment for activation are performed. Further, after embedding the transistor with an insulating layer and cueing the temporary gate electrode by CMP (Chemical Mechanical Polishing), the temporary gate electrode and the High-k gate insulating film are removed. A high-k gate insulating film is deposited again in the trench groove formed by removing the temporary gate electrode and the high-k gate insulating film. A metal gate electrode having a metal barrier layer, a work function setting metal layer, and a cap layer is formed on the re-deposited High-K gate insulating film. The metal barrier layer is formed in order to improve adhesion between the high-k gate insulating film and the work function setting metal layer and to suppress a direct reaction between the high-k gate insulating film and the metal layer. The metal barrier layer uses a material common to the pMOS transistor and the nMOS transistor. The work function setting metal layer uses different materials for the pMOS transistor and the nMOS transistor. The cap layer uses a material common to the pMOS transistor and the nMOS transistor. In the gate last process for remaking the gate electrode, an appropriate threshold voltage can be obtained for the pMOS transistor without being affected by the high-temperature heat treatment.

特表２００８−５１５１９０号公報Special table 2008-515190 gazette

C.S.Park et al., VLSI Technology Symposium p.208 (2009)C.S.Park et al., VLSI Technology Symposium p.208 (2009)

しかしながら、従来のゲートラストプロセスは、トレンチ溝の中に形成する仕事金属設定金属層を、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとで異なる材料とするため、製造プロセスが複雑になるという問題がある。また、閾値電圧の調整は、金属障壁層越しに仕事関数設定金属層から金属元素を拡散することにより行う。仕事関数設定金属層はトレンチ溝の中に形成するため、金属障壁層よりもゲート長方向及びゲート幅方向において内側に存在する。従って、ゲート端まで十分に金属元素が拡散されず、閾値電圧の調整が困難になるという問題がある。 However, the conventional gate last process has a problem that the manufacturing process is complicated because the work metal setting metal layer formed in the trench groove is made of different materials for the nMOS transistor and the pMOS transistor. The threshold voltage is adjusted by diffusing a metal element from the work function setting metal layer through the metal barrier layer. Since the work function setting metal layer is formed in the trench, it exists inside the metal barrier layer in the gate length direction and the gate width direction. Therefore, there is a problem that the metal element is not sufficiently diffused to the gate end, and it becomes difficult to adjust the threshold voltage.

さらに、従来のゲートラストプロセスではＨｉｇｈ−ｋゲート絶縁膜を活性化熱処理後にゲートのトレンチ溝内に再度堆積する。このため、Ｈｉｇｈ−ｋゲート絶縁膜の焼き締めを行うことができない。また、微細なトレンチ溝の中に膜を形成するため、膜厚が変動しやすい。このため、閾値電圧がばらつき、結果として信頼性の劣化も懸念される。 Further, in the conventional gate last process, a high-k gate insulating film is deposited again in the trench groove of the gate after the activation heat treatment. For this reason, the high-k gate insulating film cannot be baked. Further, since the film is formed in the fine trench, the film thickness is likely to fluctuate. For this reason, the threshold voltage varies, and as a result, there is a concern about deterioration of reliability.

本発明は、前記の問題を解決し、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのそれぞれに共通のゲート電極材料を用い、且つそれぞれの閾値電圧が適切な値に調整された半導体装置を実現できるようにすることを目的としている。 The present invention solves the above-described problems and makes it possible to realize a semiconductor device in which a common gate electrode material is used for each of an nMOS transistor and a pMOS transistor and each threshold voltage is adjusted to an appropriate value. It is aimed.

前記の目的を達成するため、本発明は半導体装置を、熱処理によりゲート絶縁膜中に仕事関数調整用の元素を拡散させた後、ゲート電極だけを再形成した構成とする。 In order to achieve the above object, according to the present invention, a semiconductor device has a structure in which only a gate electrode is re-formed after a work function adjusting element is diffused in a gate insulating film by heat treatment.

具体的に、本発明に係る第１の半導体装置は、半導体基板の上に形成された第１導電型の第１トランジスタ及び第２導電型の第２トランジスタを備え、第１トランジスタは、半導体基板の上に形成された第１ゲート絶縁膜と、第１ゲート絶縁膜の上に形成された第１ゲート電極とを有し、第２トランジスタは、半導体基板の上に形成された第２ゲート絶縁膜と、第２ゲート絶縁膜の上に形成された第２ゲート電極とを有し、第１ゲート絶縁膜及び第２ゲート絶縁膜はそれぞれ、半導体基板側から積層された第１絶縁層及び第２絶縁層を含み、第１ゲート電極及び第２ゲート電極はそれぞれ、断面凹形の第１導電層及び該第１導電層の上に形成された第２導電層を含み、第１絶縁層及び第２絶縁層は平板状であり、第１ゲート絶縁膜は、仕事関数調整用の第１元素を含んでいる。 Specifically, a first semiconductor device according to the present invention includes a first conductivity type first transistor and a second conductivity type second transistor formed on a semiconductor substrate, and the first transistor is a semiconductor substrate. A first gate insulating film formed on the first gate insulating film; and a first gate electrode formed on the first gate insulating film; and the second transistor includes a second gate insulating film formed on the semiconductor substrate. And a second gate electrode formed on the second gate insulating film, wherein the first gate insulating film and the second gate insulating film are respectively a first insulating layer and a second gate electrode stacked from the semiconductor substrate side. Each of the first gate electrode and the second gate electrode includes a first conductive layer having a concave cross section and a second conductive layer formed on the first conductive layer. The second insulating layer has a flat plate shape, and the first gate insulating film has a work function. It includes a first element for adjustment.

第１の半導体装置は、第１ゲート絶縁膜が仕事関数調整用の第１元素を含み、第１ゲート電極及び第２ゲート電極がそれぞれ断面凹形の第１導電層及び該第１導電層の上に形成された第２導電層を含む構成としている。このため、第１トランジスタ及び第２トランジスタの閾値電圧を最適化しつつ、ゲート電極を作り別ける必要がない。また、ゲート絶縁膜及びゲート電極の膜厚及び組成等のばらつきを抑えて、閾値電圧のばらつきを生じにくくすることができる。 In the first semiconductor device, the first gate insulating film includes a first element for adjusting the work function, and the first gate electrode and the second gate electrode are respectively formed in a first conductive layer having a concave cross section and the first conductive layer. The second conductive layer formed above is included. For this reason, it is not necessary to separate the gate electrodes while optimizing the threshold voltages of the first transistor and the second transistor. In addition, variations in the thickness and composition of the gate insulating film and the gate electrode can be suppressed, and variations in threshold voltage can be made difficult to occur.

第１の半導体装置において、第１トランジスタはｎ型であり、第１元素は、希土類元素又はマグネシウムとすればよい。この場合において、第２トランジスタはｐ型であり、第２絶縁層は、仕事関数調整用の第２元素としてアルミニウム、チタン、タンタル又はハフニウムを含んでいる構成としてもよい。 In the first semiconductor device, the first transistor is n-type, and the first element may be a rare earth element or magnesium. In this case, the second transistor may be p-type, and the second insulating layer may include aluminum, titanium, tantalum, or hafnium as the second element for adjusting the work function.

また、第１トランジスタはｐ型であり、第１元素は、アルミニウム、チタン、タンタル又はハフニウムとしてもよい。この場合において、第２トランジスタはｎ型であり、第２絶縁層は、仕事関数調整用の第２元素として希土類元素又はマグネシウムを含んでいる構成としてもよい。 The first transistor may be p-type, and the first element may be aluminum, titanium, tantalum, or hafnium. In this case, the second transistor may be an n-type, and the second insulating layer may include a rare earth element or magnesium as the second element for adjusting the work function.

第１の半導体装置において、第１絶縁層は、シリコンを含む膜であり、第２絶縁層は、ハフニウム又はジルコニウムを含む膜であり、第１導電層は、窒化チタン又は窒化タンタルを含む膜からなり、第２導電層は、第１導電層よりも抵抗率が低い材料からなる構成としてもよい。 In the first semiconductor device, the first insulating layer is a film containing silicon, the second insulating layer is a film containing hafnium or zirconium, and the first conductive layer is made of a film containing titanium nitride or tantalum nitride. Thus, the second conductive layer may be made of a material having a lower resistivity than the first conductive layer.

第１の半導体装置において、第２導電層は、アルミニウム、銅又はタングステンとしてもよい。 In the first semiconductor device, the second conductive layer may be aluminum, copper, or tungsten.

本発明に係る第２の半導体装置は、半導体基板の上に形成された第１導電型の第１トランジスタ及び第２導電型の第２トランジスタを備え、第１トランジスタは、半導体基板の上に形成された第１ゲート絶縁膜と、第１ゲート絶縁膜の上に形成された第１ゲート電極とを有し、第２トランジスタは、半導体基板の上に形成された第２ゲート絶縁膜と、第２ゲート絶縁膜の上に形成された第２ゲート電極とを有し、第１ゲート絶縁膜及び第２ゲート絶縁膜はそれぞれ、半導体基板側から積層された第１絶縁層及び第２絶縁層を含み、第１ゲート電極及び第２ゲート電極はそれぞれ、第１導電層を含み、第１絶縁層及び第２絶縁層は平板状であり、第１ゲート絶縁膜は、仕事関数調整用の第１元素を含んでいる。 A second semiconductor device according to the present invention includes a first conductivity type first transistor and a second conductivity type second transistor formed on a semiconductor substrate, and the first transistor is formed on the semiconductor substrate. A second gate insulating film formed on the semiconductor substrate; a first gate electrode formed on the first gate insulating film; and a second gate insulating film formed on the semiconductor substrate; A second gate electrode formed on the two-gate insulating film, and the first gate insulating film and the second gate insulating film respectively include a first insulating layer and a second insulating layer stacked from the semiconductor substrate side. The first gate electrode and the second gate electrode each include a first conductive layer, the first insulating layer and the second insulating layer are flat, and the first gate insulating film is a first for work function adjustment. Contains elements.

第１及び第２の半導体装置は、半導体基板における第１ゲート電極の側方に形成された第１ソースドレインと、半導体基板における第２ゲート電極の側方に形成された第２ソースドレインと、第１ソースドレイン又は第２ソースドレインと接続されたコンタクトプラグとをさらに備え、コンタクトプラグは、第１ゲート電極及び第２ゲート電極と同じ材料からなる構成としてもよい。 The first and second semiconductor devices include a first source / drain formed on the side of the first gate electrode in the semiconductor substrate, a second source / drain formed on the side of the second gate electrode in the semiconductor substrate, A contact plug connected to the first source drain or the second source drain may be further provided, and the contact plug may be made of the same material as the first gate electrode and the second gate electrode.

本発明に係る半導体装置の製造方法は、素子分離領域により互いに分離された第１領域及び第２領域を有する半導体基板上の全面に、第１絶縁層を形成する工程（ａ）と、第１絶縁層の上に第２絶縁層を形成する工程（ｂ）と、工程（ａ）よりも後に、第１領域に選択的に第１元素を含む第１キャップ層を形成する工程（ｃ）と、工程（ｃ）よりも後に、半導体基板上の全面に犠牲層を形成する工程（ｄ）と、犠牲層、第２絶縁層及び第１絶縁層を含む第１ダミーゲート及び第２ダミーゲートをそれぞれ、第１領域及び第２領域に形成する工程（ｅ）と、第１ダミーゲート及び第２ダミーゲートの側面上にそれぞれ、第１サイドウォール及び第２サイドウォールを形成する工程（ｆ）と、第１ダミーゲート及び第１サイドウォールをマスクとして第１領域に第１導電型の不純物を選択的に注入して第１ソースドレインを形成し、第２ダミーゲート及び第２サイドウォールをマスクとして第２領域に第２導電型の不純物を選択的に注入して第２ソースドレインを形成する工程（ｇ）と、工程（ｇ）よりも後に、熱を加えることにより、第１ソースドレイン及び第２ソースドレインを活性化すると共に、第１領域において第１キャップ層に含まれる第１元素を第２絶縁層及び第１絶縁層中に拡散させる工程（ｈ）と、工程（ｈ）よりも後に、第１ダミーゲート及び第２ダミーゲートを覆う層間絶縁膜を形成した後、犠牲層を露出するように層間絶縁膜を研磨する工程（ｉ）と、工程（ｉ）よりも後に、犠牲層を除去することにより、第１サイドウォールに囲まれた第１トレンチ溝及び第２サイドウォールに囲まれた第２トレンチ溝を形成する工程（ｊ）と、工程（ｊ）よりも後に、第１トレンチ溝及び第２トレンチ溝に導電材料を埋め込んで第１ゲート電極及び第２ゲート電極を形成する工程（ｋ）とを備え、第１ゲート電極及び第２ゲート電極は、同一の材料からなる。 The method of manufacturing a semiconductor device according to the present invention includes a step (a) of forming a first insulating layer on the entire surface of a semiconductor substrate having a first region and a second region separated from each other by an element isolation region; A step (b) of forming a second insulating layer on the insulating layer, and a step (c) of selectively forming a first cap layer containing the first element in the first region after the step (a). After the step (c), a step (d) of forming a sacrificial layer on the entire surface of the semiconductor substrate, and a first dummy gate and a second dummy gate including the sacrificial layer, the second insulating layer, and the first insulating layer are formed. A step (e) of forming the first region and the second region, respectively, and a step (f) of forming a first sidewall and a second sidewall on the side surfaces of the first dummy gate and the second dummy gate, respectively. , Using the first dummy gate and the first sidewall as a mask Then, a first source / drain is formed by selectively injecting a first conductivity type impurity into the first region, and a second conductivity type impurity is selected in the second region using the second dummy gate and the second sidewall as a mask. (G) forming a second source drain by implanting the first source drain and the second source drain by applying heat after the step (g) and activating the first region (1) diffusing the first element contained in the first cap layer in the second insulating layer and the first insulating layer, and covering the first dummy gate and the second dummy gate after the step (h) After forming the interlayer insulating film, the step (i) of polishing the interlayer insulating film so as to expose the sacrificial layer, and after the step (i), the sacrificial layer is removed, thereby being surrounded by the first sidewall. First trench groove and first A step (j) of forming a second trench groove surrounded by a sidewall, and a conductive material is embedded in the first trench groove and the second trench groove after the step (j) to form a first gate electrode and a second gate A step (k) of forming an electrode, wherein the first gate electrode and the second gate electrode are made of the same material.

本発明の半導体装置の製造方法は、閾値電圧を最適化しつつ、第１ゲート電極及び第２ゲート電極を同一の材料により同一の工程において形成することを可能とする。また、トレンチ溝内に断面凹状の絶縁層及びキャップ層を形成する場合と異なり、ゲート端まで仕事関数調整用の第１元素を拡散させることができる。また、絶縁層及びキャップ層の膜厚の変動も小さくすることができるため、閾値電圧のばらつきを小さくすることができる。さらに、絶縁層を焼き締めることも可能となり、ゲート絶縁膜の信頼性を向上させることができる。その結果、工程を簡略化しつつ、半導体装置の閾値電圧を最適化し且つ信頼性を向上させることが可能となる。 The method for manufacturing a semiconductor device of the present invention makes it possible to form the first gate electrode and the second gate electrode with the same material in the same process while optimizing the threshold voltage. Further, unlike the case where the insulating layer and the cap layer having a concave cross section are formed in the trench, the first element for adjusting the work function can be diffused to the gate end. In addition, since variations in the thickness of the insulating layer and the cap layer can be reduced, variation in threshold voltage can be reduced. Further, the insulating layer can be baked, and the reliability of the gate insulating film can be improved. As a result, it is possible to optimize the threshold voltage of the semiconductor device and improve the reliability while simplifying the process.

本発明の半導体装置の製造方法において、工程（ｋ）は、半導体基板上の全面に、第１トレンチ溝及び第２トレンチ溝を埋めるように第１導電層及び第２導電層を順次形成した後、第１トレンチ溝及び第２トレンチ溝を除いて第１導電層及び第２導電層を除去する工程とすればよい。 In the method for manufacturing a semiconductor device according to the present invention, in the step (k), the first conductive layer and the second conductive layer are sequentially formed on the entire surface of the semiconductor substrate so as to fill the first trench groove and the second trench groove. The first conductive layer and the second conductive layer may be removed except for the first trench groove and the second trench groove.

本発明の半導体装置の製造方法において、工程（ｋ）は、半導体基板上の全面に、第１トレンチ溝及び第２トレンチ溝を埋めるように第１導電層を形成した後、第１トレンチ溝及び第２トレンチ溝を除いて第１導電層を除去する工程としてもよい。 In the method for manufacturing a semiconductor device of the present invention, the step (k) includes forming the first conductive layer on the entire surface of the semiconductor substrate so as to fill the first trench groove and the second trench groove, It is good also as a process of removing the 1st conductive layer except for the 2nd trench groove.

本発明の半導体装置の製造方法において、工程（ｃ）は、工程（ｂ）よりも後に行う構成としても、工程（ｂ）よりも前に行う構成としてもよい。 In the method for manufacturing a semiconductor device of the present invention, the step (c) may be performed after the step (b) or may be performed before the step (b).

本発明の半導体装置の製造方法において、第１トランジスタはｎ型であり、第１元素は、希土類元素又はマグネシウムとしても、第１トランジスタはｐ型であり、第１元素は、アルミニウム、チタン、タンタル又はハフニウムとしてもよい。 In the method for manufacturing a semiconductor device of the present invention, the first transistor is n-type, the first element is a rare earth element or magnesium, the first transistor is p-type, and the first element is aluminum, titanium, or tantalum. Alternatively, hafnium may be used.

本発明の半導体装置の製造方法は、工程（ａ）よりも後で且つ工程（ｄ）よりも前に、第２領域に選択的に第２元素を含む第２キャップ層を形成する工程（ｌ）をさらに備え、工程（ｈ）において、第２領域において第２キャップ層に含まれる第２元素を第２絶縁層及び第１絶縁層中に拡散させる構成としてもよい。 The method for manufacturing a semiconductor device of the present invention includes a step (1) of selectively forming a second cap layer containing a second element in the second region after the step (a) and before the step (d). In the step (h), the second element contained in the second cap layer may be diffused into the second insulating layer and the first insulating layer in the step (h).

この場合において、第１トランジスタはｎ型であり、第１元素は、希土類元素又はマグネシウムであり、第２トランジスタはｐ型であり、第２元素は、アルミニウム、チタン、タンタル又はハフニウムである構成としてもよい。 In this case, the first transistor is n-type, the first element is a rare earth element or magnesium, the second transistor is p-type, and the second element is aluminum, titanium, tantalum, or hafnium. Also good.

本発明の半導体装置の製造方法は、工程（ｄ）よりも後に、犠牲層の上にハードマスクを形成する工程（ｍ）をさらに備え、第１ダミーゲート及び第２ダミーゲートは、ハードマスクを含み、工程（ｉ）では、第１ダミーゲート及び第２ダミーゲートを覆うように層間絶縁膜を形成した後、ハードマスクをストッパとして層間絶縁膜を犠牲層が露出するまで研磨する構成としてもよい。 The method for manufacturing a semiconductor device of the present invention further includes a step (m) of forming a hard mask on the sacrificial layer after the step (d), and the first dummy gate and the second dummy gate are provided with a hard mask. In the step (i), an interlayer insulating film may be formed so as to cover the first dummy gate and the second dummy gate, and then the interlayer insulating film may be polished using the hard mask as a stopper until the sacrificial layer is exposed. .

本発明の半導体装置の製造方法において、工程（ｉ）よりも後で且つ工程（ｋ）よりも前に、層間絶縁膜に第１ソースドレイン又は第２ソースドレインを露出すコンタクトホールを形成する工程（ｎ）をさらに備え、工程（ｋ）では、コンタクトホールに導電材料で埋め込んで、第１ゲート電極及び第２ゲート電極と共に、コンタクトプラグを形成する構成としてもよい。 In the method for manufacturing a semiconductor device of the present invention, a step of forming a contact hole exposing the first source drain or the second source drain in the interlayer insulating film after step (i) and before step (k). (N) may be further provided, and in the step (k), the contact hole may be filled with a conductive material, and the contact plug may be formed together with the first gate electrode and the second gate electrode.

本発明に係る半導体装置によれば、メタルゲート電極の材質を変えることなくｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのそれぞれに適切な閾値電圧を備えた半導体装置を実現することができる。 According to the semiconductor device of the present invention, it is possible to realize a semiconductor device having appropriate threshold voltages for the nMOS transistor and the pMOS transistor without changing the material of the metal gate electrode.

一実施形態に係る半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on one Embodiment. 一実施形態に係る半導体装置の製造方法における一工程を示す断面図である。It is sectional drawing which shows 1 process in the manufacturing method of the semiconductor device which concerns on one Embodiment. 一実施形態に係る半導体装置の製造方法における一工程を示す断面図である。It is sectional drawing which shows 1 process in the manufacturing method of the semiconductor device which concerns on one Embodiment. 一実施形態に係る半導体装置の製造方法における一工程を示す断面図である。It is sectional drawing which shows 1 process in the manufacturing method of the semiconductor device which concerns on one Embodiment. 一実施形態に係る半導体装置の製造方法における一工程を示す断面図である。It is sectional drawing which shows 1 process in the manufacturing method of the semiconductor device which concerns on one Embodiment. 一実施形態に係る半導体装置の製造方法における一工程を示す断面図である。It is sectional drawing which shows 1 process in the manufacturing method of the semiconductor device which concerns on one Embodiment. 一実施形態に係る半導体装置の製造方法における一工程を示す断面図である。It is sectional drawing which shows 1 process in the manufacturing method of the semiconductor device which concerns on one Embodiment. 一実施形態に係る半導体装置の製造方法における一工程を示す断面図である。It is sectional drawing which shows 1 process in the manufacturing method of the semiconductor device which concerns on one Embodiment. 一実施形態に係る半導体装置の製造方法における一工程を示す断面図である。It is sectional drawing which shows 1 process in the manufacturing method of the semiconductor device which concerns on one Embodiment. 一実施形態に係る半導体装置の製造方法における一工程を示す断面図である。It is sectional drawing which shows 1 process in the manufacturing method of the semiconductor device which concerns on one Embodiment. 一実施形態に係る半導体装置の製造方法における一工程を示す断面図である。It is sectional drawing which shows 1 process in the manufacturing method of the semiconductor device which concerns on one Embodiment. 一実施形態に係る半導体装置の製造方法における一工程を示す断面図である。It is sectional drawing which shows 1 process in the manufacturing method of the semiconductor device which concerns on one Embodiment. 一実施形態に係る半導体装置の製造方法における一工程を示す断面図である。It is sectional drawing which shows 1 process in the manufacturing method of the semiconductor device which concerns on one Embodiment. 一実施形態に係る半導体装置の製造方法における一工程を示す断面図である。It is sectional drawing which shows 1 process in the manufacturing method of the semiconductor device which concerns on one Embodiment. 一実施形態に係る半導体装置の変形例を示す断面図である。It is sectional drawing which shows the modification of the semiconductor device which concerns on one Embodiment. 一実施形態に係る半導体装置の変形例の製造方法における一工程を示す断面図である。It is sectional drawing which shows 1 process in the manufacturing method of the modification of the semiconductor device which concerns on one Embodiment. 一実施形態に係る半導体装置の変形例の製造方法における一工程を示す断面図である。It is sectional drawing which shows 1 process in the manufacturing method of the modification of the semiconductor device which concerns on one Embodiment. 一実施形態に係る半導体装置の変形例の製造方法における一工程を示す断面図である。It is sectional drawing which shows 1 process in the manufacturing method of the modification of the semiconductor device which concerns on one Embodiment. 一実施形態に係る半導体装置の変形例を示す断面図である。It is sectional drawing which shows the modification of the semiconductor device which concerns on one Embodiment. 一実施形態に係る半導体装置の変形例の製造方法における一工程を示す断面図である。It is sectional drawing which shows 1 process in the manufacturing method of the modification of the semiconductor device which concerns on one Embodiment. 一実施形態に係る半導体装置の変形例の製造方法における一工程を示す断面図である。It is sectional drawing which shows 1 process in the manufacturing method of the modification of the semiconductor device which concerns on one Embodiment. 一実施形態に係る半導体装置の変形例を示す断面図である。It is sectional drawing which shows the modification of the semiconductor device which concerns on one Embodiment. 一実施形態に係る半導体装置の変形例の製造方法における一工程を示す断面図である。It is sectional drawing which shows 1 process in the manufacturing method of the modification of the semiconductor device which concerns on one Embodiment. 一実施形態に係る半導体装置の変形例の製造方法における一工程を示す断面図である。It is sectional drawing which shows 1 process in the manufacturing method of the modification of the semiconductor device which concerns on one Embodiment. 一実施形態に係る半導体装置の変形例の製造方法における一工程を示す断面図である。It is sectional drawing which shows 1 process in the manufacturing method of the modification of the semiconductor device which concerns on one Embodiment. 一実施形態に係る半導体装置の変形例の製造方法における一工程を示す断面図である。It is sectional drawing which shows 1 process in the manufacturing method of the modification of the semiconductor device which concerns on one Embodiment. 一実施形態に係る半導体装置の変形例の製造方法における一工程を示す断面図である。It is sectional drawing which shows 1 process in the manufacturing method of the modification of the semiconductor device which concerns on one Embodiment. 一実施形態に係る半導体装置の変形例の製造方法における一工程を示す断面図である。It is sectional drawing which shows 1 process in the manufacturing method of the modification of the semiconductor device which concerns on one Embodiment. 一実施形態に係る半導体装置の変形例の製造方法における一工程を示す断面図である。It is sectional drawing which shows 1 process in the manufacturing method of the modification of the semiconductor device which concerns on one Embodiment.

図１に示すように、一実施形態に係る半導体装置は、ｎＭＯＳトランジスタ１１とｐＭＯＳトランジスタ１２とを備えている。ｎＭＯＳトランジスタ１１は、半導体基板１０１の第１領域１１１に形成されている。ｐＭＯＳトランジスタ１２は、素子分離領域１１３により第１領域１１１と分離された第２領域１１２に形成されている。ｎＭＯＳトランジスタ１１及びｐＭＯＳトランジスタ１２は層間絶縁膜１１８に覆われており、通常は層間絶縁膜１１８の上に形成された配線等と接続されている。 As shown in FIG. 1, the semiconductor device according to an embodiment includes an nMOS transistor 11 and a pMOS transistor 12. The nMOS transistor 11 is formed in the first region 111 of the semiconductor substrate 101. The pMOS transistor 12 is formed in the second region 112 separated from the first region 111 by the element isolation region 113. The nMOS transistor 11 and the pMOS transistor 12 are covered with an interlayer insulating film 118, and are usually connected to a wiring or the like formed on the interlayer insulating film 118.

第１領域１１１にはｐウェル１１５が形成され、第２領域１１２にはｎウェル１１６が形成されている。ｐウェル１１５には、ｎＭＯＳトランジスタ１１のｎ型エクステンション・ポケット領域１２１とｎ型ソースドレイン１２２とが形成されている。ｎウェル１１６にはｐＭＯＳトランジスタ１２のｐ型エクステンション・ポケット領域１２３とｐ型ソースドレイン１２４とが形成されている。第１領域１１１の上には、ｎＭＯＳトランジスタ１１の第１ゲート絶縁膜１３１、第１ゲート電極１３３及び第１サイドウォール１３５が形成されている。第２領域１１２の上には、ｐＭＯＳトランジスタ１２の第２ゲート絶縁膜１３２、第２ゲート電極１３４及び第２サイドウォール１３６が形成されている。 A p-well 115 is formed in the first region 111, and an n-well 116 is formed in the second region 112. In the p-well 115, an n-type extension / pocket region 121 and an n-type source / drain 122 of the nMOS transistor 11 are formed. A p-type extension / pocket region 123 and a p-type source / drain 124 of the pMOS transistor 12 are formed in the n-well 116. On the first region 111, a first gate insulating film 131, a first gate electrode 133, and a first sidewall 135 of the nMOS transistor 11 are formed. On the second region 112, the second gate insulating film 132, the second gate electrode 134, and the second sidewall 136 of the pMOS transistor 12 are formed.

第１ゲート絶縁膜１３１は、第１絶縁層１５１と、第１絶縁層１５１の上に形成された第２絶縁層１５２Ａとを有している。第１絶縁層１５１は、シリコン酸化膜（ＳｉＯ₂膜）等からなる。第２絶縁層１５２ＡはＨｉｇｈ−ｋ膜であり、ハフニウム（Ｈｆ）若しくはジルコニウム（Ｚｒ）等を含む酸化膜又は酸窒化膜等を用いることができる。また、ＨｆＳｉＯＮ等のＳｉを含む膜であってもよい。第２絶縁層１５２Ａは、仕事関数調整用の元素として、希土類元素又はマグネシウム（Ｍｇ）等を含んでいる。希土類元素とは、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジウム（Ｐｒ）、ネオジム（Ｎｄ）、プロメチウム（Ｐｍ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）又はルテチウム（Ｌｕ）であるが、中でも、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｇｄ、Ｄｙ及びＬｕ等が好ましい。 The first gate insulating film 131 includes a first insulating layer 151 and a second insulating layer 152A formed on the first insulating layer 151. The first insulating layer 151 is made of a silicon oxide film (SiO ₂ film) or the like. The second insulating layer 152A is a High-k film, and an oxide film or an oxynitride film containing hafnium (Hf), zirconium (Zr), or the like can be used. Further, it may be a film containing Si such as HfSiON. The second insulating layer 152A contains a rare earth element, magnesium (Mg), or the like as an element for adjusting the work function. The rare earth elements are scandium (Sc), yttrium (Y), lanthanum (La), cerium (Ce), praseodymium (Pr), neodymium (Nd), promethium (Pm), samarium (Sm), europium (Eu), Gadolinium (Gd), terbium (Tb), dysprosium (Dy), holmium (Ho), erbium (Er), thulium (Tm), ytterbium (Yb) or lutetium (Lu), among which Sc, Y, La , Ce, Pr, Gd, Dy and Lu are preferred.

第１ゲート電極１３３は、窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）等からなり、断面凹状の第１導電層１５５と、凹部を埋めるように形成されたアルミニウム（Ａｌ）、銅（Ｃｕ）又はタングステン（Ｗ）等からなる第２導電層１５６とを有している。第２導電層１５６は、第１導電層１５５よりも抵抗率が低い材料からなることが好ましい。第１サイドウォール１３５は、第１ゲート絶縁膜１３１及び第１ゲート電極１３３の側面上に形成されており、断面Ｌ字状の内側サイドウォール１５７と内側サイドウォール１５７の上に形成された外側サイドウォール１５８とを有している。なお、内側サイドウォール１５７は断面Ｌ字状である必要はなく、断面Ｉ字状であってもよい。 The first gate electrode 133 is made of titanium nitride (TiN), tantalum nitride (TaN), or the like, and has a first conductive layer 155 having a concave cross section and aluminum (Al), copper (Cu), And a second conductive layer 156 made of tungsten (W) or the like. The second conductive layer 156 is preferably made of a material having a lower resistivity than the first conductive layer 155. The first sidewall 135 is formed on the side surfaces of the first gate insulating film 131 and the first gate electrode 133, and is formed on the inner side wall 157 and the outer side wall 157 having an L-shaped cross section. Wall 158. The inner side wall 157 does not have to be L-shaped in cross section, and may be I-shaped in cross section.

第２ゲート絶縁膜１３２は、第１絶縁層１５１と、第１絶縁層１５１の上に形成された第２絶縁層１５２とを有している。第１絶縁層１５１はＳｉＯ₂等からなる。第２絶縁層１５２はＨｉｇｈ−ｋ膜であり、ハフニウム（Ｈｆ）若しくはジルコニウム（Ｚｒ）等を含む酸化膜又は酸窒化膜等を用いることができる。また、ＨｆＳｉＯＮ等のＳｉを含む膜であってもよい。第２絶縁層１５２は、仕事関数調整用の元素を含んでいない。第２ゲート電極１３４はＴｉＮ等からなる断面凹状の第１導電層１５５と、凹部を埋めるように形成されたＡｌ等からなる第２導電層１５６とを有している。第２サイドウォール１３６は、第２ゲート絶縁膜１３２及び第２ゲート電極１３４の側面上に形成されており、断面Ｌ字状の内側サイドウォール１５７と内側サイドウォール１５７の上に形成された外側サイドウォール１５８とを有している。なお、内側サイドウォール１５７は断面Ｌ字状である必要はなく、断面Ｉ字状であってもよい。 The second gate insulating film 132 includes a first insulating layer 151 and a second insulating layer 152 formed on the first insulating layer 151. The first insulating layer 151 is made of SiO ₂ or the like. The second insulating layer 152 is a high-k film, and an oxide film, an oxynitride film, or the like containing hafnium (Hf), zirconium (Zr), or the like can be used. Further, it may be a film containing Si such as HfSiON. The second insulating layer 152 does not contain a work function adjusting element. The second gate electrode 134 has a first conductive layer 155 having a concave cross section made of TiN or the like, and a second conductive layer 156 made of Al or the like formed so as to fill the concave portion. The second sidewall 136 is formed on the side surfaces of the second gate insulating film 132 and the second gate electrode 134, and is formed on the inner sidewall 157 and the inner sidewall 157 having an L-shaped cross section. Wall 158. The inner side wall 157 does not have to be L-shaped in cross section, and may be I-shaped in cross section.

以下に、本実施形態の半導体装置の製造方法を説明する。まず、図２に示すように、Ｓｉ基板等の半導体基板１０１の上部に素子分離領域１１３により互いに分離された第１領域１１１及び第２領域１１２を形成する。素子分離領域１１３は、半導体基板１０１の上部をエッチングして形成したトレンチに、化学気相堆積法（ＣＶＤ法）等によりＳｉＯ₂膜を埋め込んで形成すればよい。続いて、第１領域１１１にｐ型不純物を注入してｐウェル１１５を形成し、第２領域１１２にｎ型不純物を注入してｎウェル１１６を形成する。この後、半導体基板１０１上の全面に、厚さが１ｎｍ以下のＳｉＯ₂膜である第１絶縁層１５１を形成する。ＳｉＯ₂からなる第１絶縁層１５１は、熱酸化法又はプラズマ酸化法等により形成すればよい。ＳｉＯ₂膜に代えて、シリコン酸窒化膜（ＳｉＯＮ膜）又はシリコン窒化膜（ＳｉＮ膜）等を用いることも可能である。 Below, the manufacturing method of the semiconductor device of this embodiment is demonstrated. First, as shown in FIG. 2, a first region 111 and a second region 112 separated from each other by an element isolation region 113 are formed on a semiconductor substrate 101 such as a Si substrate. The element isolation region 113 may be formed by embedding a SiO ₂ film in a trench formed by etching the upper portion of the semiconductor substrate 101 by a chemical vapor deposition method (CVD method) or the like. Subsequently, a p-type impurity is implanted into the first region 111 to form a p-well 115, and an n-type impurity is implanted into the second region 112 to form an n-well 116. Thereafter, a first insulating layer 151 that is a SiO ₂ film having a thickness of 1 nm or less is formed on the entire surface of the semiconductor substrate 101. The first insulating layer 151 made of SiO ₂ may be formed by a thermal oxidation method or a plasma oxidation method. Instead of the SiO ₂ film, a silicon oxynitride film (SiON film), a silicon nitride film (SiN film), or the like can be used.

次に、図３に示すように第１絶縁層１５１の上に、厚さが２ｎｍ以下のＨｆ又はＺｒを含む金属酸化物等からなる第２絶縁層１５２を形成する。第２絶縁層１５２は、原子層堆積法（ＡＬＤ法）又はＣＶＤ法等により形成すればよい。 Next, as shown in FIG. 3, a second insulating layer 152 made of a metal oxide containing Hf or Zr having a thickness of 2 nm or less is formed on the first insulating layer 151. The second insulating layer 152 may be formed by an atomic layer deposition method (ALD method), a CVD method, or the like.

次に、図４に示すように第２絶縁層１５２の上に、厚さが０．５ｎｍ以下のキャップ層１６１を形成する。キャップ層１６１は、ｎＭＯＳトランジスタにおける仕事関数調整用の元素であるＬａ若しくはＳｃ等の希土類元素又はＭｇ等を含む膜であり、例えばＬａ₂Ｏ₃とすればよい。キャップ層１６１は、物理蒸着法（ＰＶＤ法）又はＡＬＤ法等により形成すればよい。 Next, as shown in FIG. 4, a cap layer 161 having a thickness of 0.5 nm or less is formed on the second insulating layer 152. The cap layer 161 is a film containing a rare earth element such as La or Sc, which is an element for adjusting the work function in the nMOS transistor, or Mg. For example, the cap layer 161 may be La ₂ O ₃ . The cap layer 161 may be formed by physical vapor deposition (PVD method) or ALD method.

次に、図５に示すように第１領域１１１を覆い第２領域１１２を露出する、レジストマスク１７１を形成する。この後、レジストマスク１７１を用いてキャップ層１６１における第２領域１１２の上に形成された部分を選択的に除去する。 Next, as shown in FIG. 5, a resist mask 171 that covers the first region 111 and exposes the second region 112 is formed. Thereafter, a portion formed on the second region 112 in the cap layer 161 is selectively removed using the resist mask 171.

次に、レジストマスク１７１を除去した後、図６に示すように半導体基板１０１上の全面に厚さが１００ｎｍ程度のポリシリコンからなる犠牲層１６３を形成する。続いて、犠牲層１６３の上に、厚さが２０ｎｍ以下のＳｉＯ₂膜又はＳｉＮ膜等からなるハードマスク１６４を形成する。犠牲層１６３及びハードマスク１６４は、ＣＶＤ法又はＰＶＤ法等により形成すればよい。また、ハードマスク１６４は必要に応じて形成すればよく、形成しなくてもよい。ハードマスク１６４を形成することにより、後の層間絶縁膜を形成する工程において、ダミーゲートの頭出しが容易となる。 Next, after removing the resist mask 171, a sacrificial layer 163 made of polysilicon having a thickness of about 100 nm is formed on the entire surface of the semiconductor substrate 101 as shown in FIG. 6. Subsequently, a hard mask 164 made of a SiO ₂ film or SiN film having a thickness of 20 nm or less is formed on the sacrificial layer 163. The sacrificial layer 163 and the hard mask 164 may be formed by a CVD method, a PVD method, or the like. Further, the hard mask 164 may be formed as necessary and may not be formed. By forming the hard mask 164, the dummy gate can be easily positioned in the later step of forming the interlayer insulating film.

次に、図７に示すように第１絶縁層１５１からハードマスク１６４までを選択的に除去して、第１領域１１１に第１ダミーゲート１６６Ａを形成し、第２領域１１２に第２ダミーゲート１６６Ｂを形成する。第１ダミーゲート１６６Ａは、半導体基板１０１上に順次積層された第１絶縁層１５１、第２絶縁層１５２、キャップ層１６１、犠牲層１６３及びハードマスク１６４を有している。第２ダミーゲート１６６Ｂは、半導体基板１０１上に順次積層された第１絶縁層１５１、第２絶縁層１５２、犠牲層１６３及びハードマスク１６４を有している。 Next, as shown in FIG. 7, the first insulating layer 151 to the hard mask 164 are selectively removed to form a first dummy gate 166A in the first region 111 and a second dummy gate in the second region 112. 166B is formed. The first dummy gate 166A includes a first insulating layer 151, a second insulating layer 152, a cap layer 161, a sacrificial layer 163, and a hard mask 164 that are sequentially stacked on the semiconductor substrate 101. The second dummy gate 166B includes a first insulating layer 151, a second insulating layer 152, a sacrificial layer 163, and a hard mask 164 that are sequentially stacked on the semiconductor substrate 101.

次に、図８に示すように第１領域１１１にｎ型エクステンション・ポケット領域１２１及びｎ型ソースドレイン１２２を形成し、第２領域１１２にｐ型エクステンション・ポケット領域１２３及びｐ型ソースドレイン１２４を形成する。 Next, as shown in FIG. 8, an n-type extension / pocket region 121 and an n-type source / drain 122 are formed in the first region 111, and a p-type extension / pocket region 123 and a p-type source / drain 124 are formed in the second region 112. Form.

具体的にはまず、第１ダミーゲート１６６Ａ及び第２ダミーゲート１６６Ｂの側面上にそれぞれ、内側サイドウォール１５７を形成する。内側サイドウォール１５７は、ＳｉＯ２膜、シリコン酸窒化膜（ＳｉＯＮ膜）又はＳｉＮ膜等とすればよい。この後、第１領域１１１において内側サイドウォール１５７越しにｎ型不純物を注入して、ｎ型エクステンション・ポケット領域１２１を形成する。第２領域１１２において内側サイドウォール１５７越しにｐ型不純物を注入して、ｐ型エクステンション・ポケット領域１２３を形成する。この後、内側サイドウォール１５７を覆うように、外側サイドウォール１５８を形成する。外側サイドウォール１５８は、ＳｉＯ₂膜、ＳｉＯＮ膜又はＳｉＮ膜等とすればよい。第１領域１１１においては、第１ダミーゲート１６６Ａの側面上に内側サイドウォール１５７及び外側サイドウォール１５８を有する第１サイドウォール１３５が形成される。第２領域１１２においては、第２ダミーゲート１６６Ｂの側面上に内側サイドウォール１５７及び外側サイドウォール１５８を有する第２サイドウォール１３６が形成される。第１領域１１１において、第１サイドウォール１３５をマスクとしてｎ型不純物を注入し、ｎ型ソースドレイン１２２を形成し、第２領域１１２において第２サイドウォール１３６をマスクとしてｐ型不純物を注入し、ｐ型ソースドレイン１２４を形成する。 Specifically, first, inner sidewalls 157 are formed on the side surfaces of the first dummy gate 166A and the second dummy gate 166B, respectively. The inner sidewall 157 may be a SiO 2 film, a silicon oxynitride film (SiON film), a SiN film, or the like. Thereafter, an n-type impurity is implanted through the inner sidewall 157 in the first region 111 to form an n-type extension / pocket region 121. In the second region 112, a p-type impurity is implanted through the inner side wall 157 to form a p-type extension pocket region 123. Thereafter, the outer side wall 158 is formed so as to cover the inner side wall 157. The outer sidewall 158 may be a SiO ₂ film, a SiON film, a SiN film, or the like. In the first region 111, a first sidewall 135 having an inner sidewall 157 and an outer sidewall 158 is formed on the side surface of the first dummy gate 166A. In the second region 112, a second sidewall 136 having an inner sidewall 157 and an outer sidewall 158 is formed on the side surface of the second dummy gate 166B. In the first region 111, n-type impurities are implanted using the first sidewall 135 as a mask to form an n-type source / drain 122. In the second region 112, p-type impurities are implanted using the second sidewall 136 as a mask, A p-type source / drain 124 is formed.

この後、１０００℃〜１３５０℃の温度で、時間が０．１ｍｓ〜１００ｍｓのミリセカンドアニールを行う。これにより、ｎ型エクステンション・ポケット領域１２１、ｐ型エクステンション・ポケット領域１２３、ｎ型ソースドレイン１２２及びｐ型ソースドレイン１２４が活性化される。また、第１領域１１１においてキャップ層１６１中に含まれる仕事関数調整用の元素が第１絶縁層１５１と第２絶縁層１５２との界面近傍まで拡散し、第２絶縁層１５２は仕事関数調整用の元素を含む第２絶縁層１５２Ａとなる。この際に、厚さが非常に薄いキャップ層１６１は、第２絶縁層１５２Ａと混ざり合い、第２絶縁層１５２Ａと一体となる。但し、キャップ層１６１の膜厚及び熱処理条件等によっては、キャップ層１６１が第２絶縁層１５２Ａの上に残存する場合がある。キャップ層１６１が第２絶縁層１５２Ａの上に残存していてもかまわない。仕事関数調整用の元素が、第１絶縁層１５１と第２絶縁層１５２の界面近傍に存在していればよく、通常は第１絶縁層１５１と第２絶縁層１５２との界面を越えて第１絶縁層１５１に拡散している。 Thereafter, millisecond annealing is performed at a temperature of 1000 ° C. to 1350 ° C. for a time of 0.1 ms to 100 ms. As a result, the n-type extension / pocket region 121, the p-type extension / pocket region 123, the n-type source / drain 122, and the p-type source / drain 124 are activated. In the first region 111, the work function adjusting element contained in the cap layer 161 diffuses to the vicinity of the interface between the first insulating layer 151 and the second insulating layer 152, and the second insulating layer 152 is used for adjusting the work function. Thus, the second insulating layer 152A containing the above element is formed. At this time, the cap layer 161 having a very small thickness is mixed with the second insulating layer 152A and integrated with the second insulating layer 152A. However, the cap layer 161 may remain on the second insulating layer 152A depending on the film thickness of the cap layer 161, heat treatment conditions, and the like. The cap layer 161 may remain on the second insulating layer 152A. The element for adjusting the work function only needs to be present in the vicinity of the interface between the first insulating layer 151 and the second insulating layer 152, and usually the first element beyond the interface between the first insulating layer 151 and the second insulating layer 152. 1 is diffused in the insulating layer 151.

次に、図９に示すように半導体基板１０１上の全面にＣＶＤ法等により、ＳｉＯ₂膜等からなる層間絶縁膜１１８を形成する。 Next, as shown in FIG. 9, an interlayer insulating film 118 made of a SiO ₂ film or the like is formed on the entire surface of the semiconductor substrate 101 by CVD or the like.

次に、図１０に示すように層間絶縁膜１１８をＣＭＰ法等により研磨して、第１ダミーゲート１６６Ａ及び第２ダミーゲート１６６Ｂの犠牲層１６３が露出するようにする。層間絶縁膜１１８を研磨する際には、ハードマスク１６４をＣＭＰストッパとして用いることができる。 Next, as shown in FIG. 10, the interlayer insulating film 118 is polished by CMP or the like so that the sacrificial layer 163 of the first dummy gate 166A and the second dummy gate 166B is exposed. When polishing the interlayer insulating film 118, the hard mask 164 can be used as a CMP stopper.

次に、図１１に示すように、犠牲層１６３をエッチングし、トレンチ溝１１８ａを形成する。トレンチ溝１１８ａは、第１領域１１１においては第１サイドウォール１３５に囲まれており、第２領域１１２においては第２サイドウォール１３６に囲まれている。 Next, as shown in FIG. 11, the sacrificial layer 163 is etched to form a trench groove 118a. The trench groove 118 a is surrounded by the first sidewall 135 in the first region 111 and surrounded by the second sidewall 136 in the second region 112.

次に、図１２に示すように半導体基板１０１上の全面に厚さが２０ｎｍ以下の第１導電層１５５を形成する。第１導電層１５５は、ＴｉＮ又はＴａＮ等とすればよく、ＡＬＤ法、ＰＶＤ法、ＣＶＤ法又は電界めっき法等により形成すればよい。 Next, as shown in FIG. 12, a first conductive layer 155 having a thickness of 20 nm or less is formed on the entire surface of the semiconductor substrate 101. The first conductive layer 155 may be TiN, TaN, or the like, and may be formed by an ALD method, a PVD method, a CVD method, an electroplating method, or the like.

次に、図１３に示すように第１導電層１５５の上に厚さが１０ｎｍ以下の第２導電層１５６を形成する。第２導電層１５６は、第１導電層１５５よりも抵抗率が低い材料からなることが好ましく、Ａｌ、Ｃｕ又はＷ等とすればよい。第２導電層１５６は、ＡＬＤ法、ＰＶＤ法、ＣＶＤ法又は電界めっき法等により形成すればよい。 Next, as shown in FIG. 13, a second conductive layer 156 having a thickness of 10 nm or less is formed on the first conductive layer 155. The second conductive layer 156 is preferably made of a material having a lower resistivity than the first conductive layer 155, and may be Al, Cu, W, or the like. The second conductive layer 156 may be formed by an ALD method, a PVD method, a CVD method, an electroplating method, or the like.

次に、図１４に示すようにＣＭＰ法等により、トレンチ溝１１８ａの外側に形成された第１導電層１５５及び第２導電層１５６を除去する。これにより、第１領域１１１には第１ゲート電極１３３が形成され、第２領域１１２には第２ゲート電極１３４が形成される。 Next, as shown in FIG. 14, the first conductive layer 155 and the second conductive layer 156 formed outside the trench groove 118a are removed by a CMP method or the like. As a result, the first gate electrode 133 is formed in the first region 111, and the second gate electrode 134 is formed in the second region 112.

以上のように、本実施形態の半導体装置の製造方法は、ゲート絶縁膜をソースドレインの形成後に再形成しない。このため、第１導電層及び第２導電層だけでなく、第１絶縁層及び第２絶縁層もトレンチ溝内に再形成する場合と異なり、第１絶縁層１５１及び第２絶縁層１５２は断面凹状ではなく平板状となる。また、第１絶縁層１５１及び第２絶縁層１５２のゲート長方向及びゲート幅方向の幅は等しくなる。 As described above, in the method of manufacturing the semiconductor device according to the present embodiment, the gate insulating film is not re-formed after the source / drain is formed. Therefore, unlike the case where not only the first conductive layer and the second conductive layer but also the first insulating layer and the second insulating layer are re-formed in the trench groove, the first insulating layer 151 and the second insulating layer 152 have a cross section. It is not concave but flat. In addition, the widths of the first insulating layer 151 and the second insulating layer 152 in the gate length direction and the gate width direction are equal.

本実施形態の半導体装置の製造方法によれば、ｎＭＯＳトランジスタにおいてゲート電極の再形成前に仕事関数調整用の元素による閾値電圧調整を行うことができる。従って、キャップ層からゲート絶縁膜への仕事関数調整用の元素の拡散をトレンチ溝内にゲート絶縁膜を再形成する場合よりもはるかに均一に行うことができる。従って、仕事関数調整用の元素の拡散のばらつきによる閾値電圧の変動を抑えることができる。また、トレンチ溝内にゲート絶縁膜を再形成する場合よりもゲート絶縁膜の組成及び膜厚のばらつきを抑えることができ、組成及び膜厚のばらつきによる閾値電圧のばらつきも抑制することができる。さらに、Ｈｉｇｈ−ｋ膜である第２絶縁層の焼き締めを行うことができるという利点もある。 According to the semiconductor device manufacturing method of this embodiment, the threshold voltage can be adjusted by the work function adjusting element before the gate electrode is re-formed in the nMOS transistor. Therefore, the work function adjusting element can be diffused from the cap layer to the gate insulating film more uniformly than when the gate insulating film is re-formed in the trench groove. Therefore, variation in the threshold voltage due to variation in diffusion of the work function adjusting element can be suppressed. Further, variations in the composition and film thickness of the gate insulating film can be suppressed as compared with the case where the gate insulating film is re-formed in the trench groove, and variations in threshold voltage due to variations in the composition and film thickness can also be suppressed. Further, there is an advantage that the second insulating layer which is a High-k film can be baked.

また、第１ゲート電極及び第２ゲート電極を、同一の材料を用いた同一のプロセスにより同時に形成することができる。従って、第１ゲート電極及び第２ゲート電極の形成が容易であり、プロセスの複雑化と高コスト化を避けることができる。また、トレンチ溝内に形成する第１ゲート電極及び第２ゲート電極の組成及び膜厚等のばらつきを抑えることができるため、閾値電圧のばらつきを小さくすることができる。 Further, the first gate electrode and the second gate electrode can be simultaneously formed by the same process using the same material. Therefore, it is easy to form the first gate electrode and the second gate electrode, and the complexity of the process and the cost increase can be avoided. In addition, since variations in the composition, film thickness, and the like of the first gate electrode and the second gate electrode formed in the trench groove can be suppressed, variations in threshold voltage can be reduced.

本実施形態において、第１ゲート電極１３３及び第２ゲート電極１３４を、第１導電層１５５と第２導電層１５６との積層膜としたが、図１５に示すように第１導電層１５５の単層としてもよい。この場合には、図１６に示すようにトレンチ溝１１８ａを埋めるように、厚さが５０ｎｍ程度の第１導電層１５５を形成し、トレンチ溝１１８ａの外側に堆積した第１導電層１５５を除去すればよい。 In the present embodiment, the first gate electrode 133 and the second gate electrode 134 are stacked films of the first conductive layer 155 and the second conductive layer 156. However, as illustrated in FIG. It is good also as a layer. In this case, as shown in FIG. 16, the first conductive layer 155 having a thickness of about 50 nm is formed so as to fill the trench groove 118a, and the first conductive layer 155 deposited outside the trench groove 118a is removed. That's fine.

本実施形態において、仕事関数調整用の元素を含むキャップ層１６１を第２絶縁層１５２の上に形成した。しかし、第１絶縁層１５１と第２絶縁層１５２との間にキャップ層１６１を形成してもよい。第１絶縁層１５１と第２絶縁層１５２との間にキャップ層１６１を形成する場合には、第２絶縁層１５２の上にキャップ層１６１を形成する場合よりも、第２絶縁層１５２と第１絶縁層１５１との界面近傍に形成されるダイポールの絶対量が増加する。このため、第２絶縁層上にキャップ層を形成した場合と比べ、キャップ層１６１の膜厚を薄くすることが可能となり、閾値電圧の調整がさらに容易となる。また、第１絶縁層１５１への仕事関数調整用の元素の拡散が生じやすくなるため、第１絶縁層１５１の誘電率が増加する。このため、第１絶縁層１５１の電気的な膜厚（Equivalent Oxide Thickness：ＥＯＴ）を薄膜化することができ、ＭＯＳトランジスタの駆動電流を増加させることができる。なお、この場合には、第１絶縁層１５１と第２絶縁層１５２との間にキャップ層１６１が残存していてもよい。 In the present embodiment, the cap layer 161 containing the work function adjusting element is formed on the second insulating layer 152. However, the cap layer 161 may be formed between the first insulating layer 151 and the second insulating layer 152. When the cap layer 161 is formed between the first insulating layer 151 and the second insulating layer 152, the second insulating layer 152 and the second insulating layer 152 are formed more than when the cap layer 161 is formed on the second insulating layer 152. The absolute amount of dipoles formed in the vicinity of the interface with one insulating layer 151 increases. For this reason, compared with the case where a cap layer is formed on the 2nd insulating layer, it becomes possible to make the film thickness of the cap layer 161 thin, and adjustment of a threshold voltage becomes still easier. In addition, since the work function adjusting element is easily diffused into the first insulating layer 151, the dielectric constant of the first insulating layer 151 increases. For this reason, the electrical film thickness (Equivalent Oxide Thickness: EOT) of the first insulating layer 151 can be reduced, and the driving current of the MOS transistor can be increased. In this case, the cap layer 161 may remain between the first insulating layer 151 and the second insulating layer 152.

この場合には、図１７に示すように、第１絶縁層１５１の上にキャップ層１６１を形成した後、図１８に示すようにキャップ層１６１の第２領域１１２の上に形成された部分を選択的に除去した後、第２絶縁層１５２を形成する。この後、犠牲層の形成以降の工程は、先に示した工程と同様にして行えばよい。 In this case, as shown in FIG. 17, after forming the cap layer 161 on the first insulating layer 151, the portion formed on the second region 112 of the cap layer 161 as shown in FIG. After the selective removal, the second insulating layer 152 is formed. Thereafter, the steps after the formation of the sacrificial layer may be performed in the same manner as the steps described above.

本実施形態においては、ｎＭＯＳトランジスタ１１の第１ゲート絶縁膜１３１が仕事関数調整用の元素を含む構成とした。しかし、図１９に示すようにｐＭＯＳトランジスタ１２の第２ゲート絶縁膜１３２が仕事関数調整用の元素を含む第２絶縁層１５２Ｂを有する構成としてもよい。 In the present embodiment, the first gate insulating film 131 of the nMOS transistor 11 includes a work function adjusting element. However, as shown in FIG. 19, the second gate insulating film 132 of the pMOS transistor 12 may have a second insulating layer 152B containing an element for adjusting the work function.

この場合には、例えば第２絶縁層１５２を形成した後、図２０に示すようにｐＭＯＳトランジスタにおける仕事関数調整用の元素である、Ａｌ、Ｔｉ、Ｔａ又はＨｆ等を含むキャップ層１６２を形成する。Ａｌ等は金属単体であっても、酸化物又は窒化物等となっていてもよい。次に、図２１に示すように第２領域１１２を覆い第１領域１１１を露出するレジストマスク１７２を形成し、レジストマスク１７２を用いてキャップ層１６２における第１領域１１１の上に形成された部分を選択的に除去する。この後、エクステンション・ポケット領域及びソースドレインの形成並びに活性化等を行うことにより、キャップ層１６２中に含まれる第２元素が、第２領域１１２において第１絶縁層１５１と第２絶縁層１５２との界面近傍にまで拡散し、仕事関数調整用の元素を含む第２絶縁層１５２Ｂが形成される。さらに、先に示した工程と同様にして、犠牲層１６３の除去、第１ゲート電極及び第２ゲート電極の形成等を行えばよい。 In this case, for example, after the second insulating layer 152 is formed, a cap layer 162 containing Al, Ti, Ta, Hf, or the like, which is an element for adjusting the work function in the pMOS transistor, is formed as shown in FIG. . Al or the like may be a single metal or an oxide or nitride. Next, as illustrated in FIG. 21, a resist mask 172 that covers the second region 112 and exposes the first region 111 is formed, and a portion formed on the first region 111 in the cap layer 162 using the resist mask 172. Is selectively removed. Thereafter, by forming and activating the extension / pocket region and the source / drain, the second element contained in the cap layer 162 is converted into the first insulating layer 151 and the second insulating layer 152 in the second region 112. Thus, the second insulating layer 152B containing the element for adjusting the work function is formed. Further, the sacrificial layer 163 may be removed, the first gate electrode and the second gate electrode may be formed in the same manner as described above.

図１９はキャップ層１６２が完全に拡散して、第２絶縁層１５２Ｂと一体となっている例を示しているが、第２絶縁層１５２Ｂの上にキャップ層１６２が残存していてもよい。 FIG. 19 shows an example in which the cap layer 162 is completely diffused and integrated with the second insulating layer 152B. However, the cap layer 162 may remain on the second insulating layer 152B.

ｐＭＯＳトランジスタ１２の第２ゲート絶縁膜１３２が仕事関数調整用の元素を含む構成とする場合も、キャップ層１６２を第１絶縁層１５１と第２絶縁層１５２との間に形成し、第１絶縁層１５１中に仕事関数調整用の元素を拡散させてもよい。 Even in the case where the second gate insulating film 132 of the pMOS transistor 12 includes a work function adjusting element, the cap layer 162 is formed between the first insulating layer 151 and the second insulating layer 152, and the first insulating layer is formed. An element for adjusting the work function may be diffused in the layer 151.

さらに、図２２に示すようにｎＭＯＳトランジスタ１１の第１ゲート絶縁膜１３１及びｐＭＯＳトランジスタ１２の第２ゲート絶縁膜１３２の両方が仕事関数調整用の元素を含む構成としてもよい。 Furthermore, as shown in FIG. 22, both the first gate insulating film 131 of the nMOS transistor 11 and the second gate insulating film 132 of the pMOS transistor 12 may include a work function adjusting element.

この場合には、図２３に示すように第２絶縁層１５２を形成した後、ｐＭＯＳトランジスタにおける仕事関数調整用の元素である、Ａｌ等を含むキャップ層１６２を形成する。次に、図２４に示すように第２領域１１２を覆い第１領域１１１を露出するハードマスク１７５を形成し、ハードマスク１７５を用いてキャップ層１６２における第１領域１１１の上に形成された部分を選択的に除去する。次に、図２５に示すように半導体基板１０１上の全面に、ｎＭＯＳトランジスタにおける仕事関数調整用の元素である、Ｌａ等を含むキャップ層１６１を形成する。次に、図２６に示すようにハードマスク１７５の上に形成されたキャップ層１６１を除去した後、ハードマスク１７５を除去する。これにより、第１領域１１１にはＬａ等を含むキャップ層１６１が形成され、第２領域１１２にはＡｌ等を含むキャップ層１６２が形成される。 In this case, after forming the second insulating layer 152 as shown in FIG. 23, a cap layer 162 containing Al or the like, which is an element for adjusting the work function in the pMOS transistor, is formed. Next, as shown in FIG. 24, a hard mask 175 that covers the second region 112 and exposes the first region 111 is formed, and a portion formed on the first region 111 in the cap layer 162 using the hard mask 175. Is selectively removed. Next, as shown in FIG. 25, a cap layer 161 containing La or the like, which is an element for adjusting the work function in the nMOS transistor, is formed on the entire surface of the semiconductor substrate 101. Next, as shown in FIG. 26, after removing the cap layer 161 formed on the hard mask 175, the hard mask 175 is removed. Thereby, a cap layer 161 containing La or the like is formed in the first region 111, and a cap layer 162 containing Al or the like is formed in the second region 112.

この後、先に示した工程と同様にしてエクステンション・ポケット領域及びソースドレインの形成並びに活性化等を行う。これにより第１領域１１１においては、キャップ層１６１中に含まれるＬａ等が第２絶縁層１５２中に拡散し、ｎＭＯＳトランジスタ用の仕事関数調整用の元素を含む第２絶縁層１５２Ａが形成される。一方、第２領域１１２においては、キャップ層１６２中に含まれるＡｌ等が第２絶縁層１５２中に拡散し、ｐＭＯＳトランジスタ用の仕事関数調整用の元素を含む第２絶縁層１５２Ｂが形成される。さらに、犠牲層の除去、第１ゲート電極及び第２ゲート電極の形成等を行えばよい。 Thereafter, the extension / pocket region and the source / drain are formed and activated in the same manner as described above. As a result, in the first region 111, La or the like contained in the cap layer 161 diffuses into the second insulating layer 152, and a second insulating layer 152A containing an element for adjusting the work function for the nMOS transistor is formed. . On the other hand, in the second region 112, Al or the like contained in the cap layer 162 diffuses into the second insulating layer 152, and a second insulating layer 152B containing an element for adjusting the work function for the pMOS transistor is formed. . Further, the sacrificial layer may be removed, the first gate electrode and the second gate electrode may be formed.

この場合においても、キャップ層を第１絶縁層と第２絶縁層との間に形成してもよい。また、一方のキャップ層を第２絶縁層の上に形成し、もう一方のキャップ層を第１絶縁層と第２絶縁層との間に形成してもよい。 Also in this case, the cap layer may be formed between the first insulating layer and the second insulating layer. One cap layer may be formed on the second insulating layer, and the other cap layer may be formed between the first insulating layer and the second insulating layer.

本実施形態の半導体装置の製造方法は、ソースドレインと接続されたコンタクトプラグを容易に形成できるという利点もある。例えば、図２７に示すように犠牲層を除去してトレンチ溝１１８ａを形成した後、層間絶縁膜１１８をエッチングして、ｎ型ソースドレイン１２２及びｐ型ソースドレイン１２４を露出するコンタクトホール１１８ｂを形成する。次に、図２８に示すように半導体基板１０１上の全面に第１導電層１５５及び第２導電層１５６を順次形成する。次に、図２９に示すようにトレンチ溝１１８ａ及びコンタクトホール１１８ｂの外側に堆積した第１導電層１５５及び第２導電層１５６を除去する。これにより、第１ゲート電極１３３、第２ゲート電極１３４及びコンタクトプラグ１３８が同時に形成される。なお、コンタクトホール１１８ｂは、トレンチ溝１１８ａよりも前に形成してもよい。第１導電層１５５の膜厚を５０ｎｍ程度として、第１ゲート電極１３３、第２ゲート電極１３４及びコンタクトプラグ１３８を、第１導電層１５５の単層としてもよい。ｐＭＯＳトランジスタ１２の第２ゲート絶縁膜１３２が仕事関数調整用の元素を含む場合及びｎＭＯＳトランジスタ１１の第１ゲート絶縁膜１３１及びｐＭＯＳトランジスタ１２の第２ゲート絶縁膜１３２の両方が仕事関数調整用の元素を含む場合にも同様の方法によりコンタクトプラグを形成することができる。 The semiconductor device manufacturing method of this embodiment also has an advantage that a contact plug connected to the source / drain can be easily formed. For example, as shown in FIG. 27, after removing the sacrificial layer and forming a trench groove 118a, the interlayer insulating film 118 is etched to form a contact hole 118b exposing the n-type source / drain 122 and the p-type source / drain 124. To do. Next, as shown in FIG. 28, a first conductive layer 155 and a second conductive layer 156 are sequentially formed on the entire surface of the semiconductor substrate 101. Next, as shown in FIG. 29, the first conductive layer 155 and the second conductive layer 156 deposited outside the trench groove 118a and the contact hole 118b are removed. Thus, the first gate electrode 133, the second gate electrode 134, and the contact plug 138 are formed simultaneously. The contact hole 118b may be formed before the trench groove 118a. The film thickness of the first conductive layer 155 may be about 50 nm, and the first gate electrode 133, the second gate electrode 134, and the contact plug 138 may be a single layer of the first conductive layer 155. When the second gate insulating film 132 of the pMOS transistor 12 contains an element for adjusting the work function, and both the first gate insulating film 131 of the nMOS transistor 11 and the second gate insulating film 132 of the pMOS transistor 12 are used for adjusting the work function. A contact plug can be formed by a similar method even when an element is included.

本発明に係る半導体装置及びその製造方法は、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタのそれぞれに共通のゲート電極材料を用い、且つそれぞれの閾値電圧を適切な値に調整でき、特に微細メタルゲート及びＨｉｇｈ−ｋゲート絶縁膜を有するＭＯＳトランジスタを含む半導体装置に利用することができる。 The semiconductor device and the manufacturing method thereof according to the present invention use a common gate electrode material for each of the n-type MOS transistor and the p-type MOS transistor, and can adjust the respective threshold voltages to appropriate values. It can be used for a semiconductor device including a MOS transistor having a high-k gate insulating film.

１１ｎＭＯＳトランジスタ
１２ｐＭＯＳトランジスタ
１０１半導体基板
１１１第１領域
１１２第２領域
１１３素子分離領域
１１５ｐウェル
１１６ｎウェル
１１８層間絶縁膜
１１８ａトレンチ溝
１１８ｂコンタクトホール
１２１ｎ型エクステンション・ポケット領域
１２２ｎ型ソースドレイン
１２３ｐ型エクステンション・ポケット領域
１２４ｐ型ソースドレイン
１３１第１ゲート絶縁膜
１３２第２ゲート絶縁膜
１３３第１ゲート電極
１３４第２ゲート電極
１３５第１サイドウォール
１３６第２サイドウォール
１３８コンタクトプラグ
１５１第１絶縁層
１５２第２絶縁層
１５２Ａ仕事関数調整用の元素を含む第２絶縁層
１５２Ｂ仕事関数調整用の元素を含む第２絶縁層
１５５第１導電層
１５６第２導電層
１５７内側サイドウォール
１５８外側サイドウォール
１６１キャップ層
１６２キャップ層
１６３犠牲層
１６４ハードマスク
１６６Ａ第１ダミーゲート
１６６Ｂ第２ダミーゲート
１７１レジストマスク
１７２レジストマスク
１７５ハードマスク 11 nMOS transistor 12 pMOS transistor 101 semiconductor substrate 111 first region 112 second region 113 element isolation region 115 p well 116 n well 118 interlayer insulating film 118a trench groove 118b contact hole 121 n-type extension / pocket region 122 n-type source / drain 123 p-type extension pocket region 124 p-type source drain 131 first gate insulating film 132 second gate insulating film 133 first gate electrode 134 second gate electrode 135 first sidewall 136 second sidewall 138 contact plug 151 first insulation Layer 152 Second insulating layer 152A Second insulating layer 152B containing a work function adjusting element Second insulating layer 155 containing a work function adjusting element First conductive layer 156 Second conductive layer 157 Inner side Oru 158 outer sidewall 161 capping layer 162 capping layer 163 sacrificial layer 164 hard mask 166A first dummy gate 166B second dummy gate 171 resist mask 172 resist mask 175 hardmask

Claims

A first conductivity type first transistor and a second conductivity type second transistor formed on a semiconductor substrate;
The first transistor includes:
A first gate insulating film formed on the semiconductor substrate;
A first gate electrode formed on the first gate insulating film;
The second transistor is
A second gate insulating film formed on the semiconductor substrate;
A second gate electrode formed on the second gate insulating film;
Each of the first gate insulating film and the second gate insulating film includes a first insulating layer and a second insulating layer stacked from the semiconductor substrate side,
Each of the first gate electrode and the second gate electrode includes a first conductive layer having a concave cross section and a second conductive layer formed on the first conductive layer,
The first insulating layer and the second insulating layer have a flat plate shape,
The semiconductor device according to claim 1, wherein the first gate insulating film contains a first element for adjusting a work function.

The semiconductor device according to claim 1, wherein the first transistor is an n-type, and the first element is a rare earth element or magnesium.

3. The semiconductor device according to claim 2, wherein the second transistor is p-type, and the second insulating layer contains aluminum, titanium, tantalum, or hafnium as a second element for adjusting a work function. .

The semiconductor device according to claim 1, wherein the first transistor is p-type, and the first element is aluminum, titanium, tantalum, or hafnium.

5. The semiconductor device according to claim 4, wherein the second transistor is an n-type, and the second insulating layer contains a rare earth element or magnesium as a second element for adjusting a work function.

The first insulating layer is a film containing silicon;
The second insulating layer is a film containing hafnium or zirconium,
The first conductive layer is made of a film containing titanium nitride or tantalum nitride,
The semiconductor device according to claim 1, wherein the second conductive layer is made of a material having a lower resistivity than the first conductive layer.

The semiconductor device according to claim 6, wherein the second conductive layer is made of aluminum, copper, or tungsten.

A first conductivity type first transistor and a second conductivity type second transistor formed on a semiconductor substrate;
The first transistor includes:
A first gate insulating film formed on the semiconductor substrate;
A first gate electrode formed on the first gate insulating film;
The second transistor is
A second gate insulating film formed on the semiconductor substrate;
A second gate electrode formed on the second gate insulating film;
Each of the first gate insulating film and the second gate insulating film includes a first insulating layer and a second insulating layer stacked from the semiconductor substrate side,
Each of the first gate electrode and the second gate electrode includes a first conductive layer;
The first insulating layer and the second insulating layer have a flat plate shape,
The semiconductor device according to claim 1, wherein the first gate insulating film contains a first element for adjusting a work function.

A first source / drain formed on a side of the first gate electrode in the semiconductor substrate;
A second source / drain formed on a side of the second gate electrode in the semiconductor substrate;
A contact plug connected to the first source drain or the second source drain;
The semiconductor device according to claim 1, wherein the contact plug is made of the same material as the first gate electrode and the second gate electrode.

Forming a first insulating layer on the entire surface of the semiconductor substrate having the first region and the second region separated from each other by the element isolation region;
Forming a second insulating layer on the first insulating layer (b);
A step (c) of selectively forming a first cap layer containing a first element in the first region after the step (a);
A step (d) of forming a sacrificial layer on the entire surface of the semiconductor substrate after the step (c);
Forming a first dummy gate and a second dummy gate including the sacrificial layer, the second insulating layer, and the first insulating layer in the first region and the second region, respectively (e);
Forming a first sidewall and a second sidewall on side surfaces of the first dummy gate and the second dummy gate, respectively (f);
Using the first dummy gate and the first sidewall as a mask, a first conductivity type impurity is selectively implanted into the first region to form a first source / drain, and the second dummy gate and the second sidewall are formed. A step (g) of selectively implanting a second conductivity type impurity into the second region as a mask to form a second source / drain;
After the step (g), by applying heat, the first source drain and the second source drain are activated, and the first element contained in the first cap layer in the first region is converted into the first element. Diffusing into the second insulating layer and the first insulating layer (h);
After forming the interlayer insulating film covering the first dummy gate and the second dummy gate after the step (h), polishing the interlayer insulating film so that the sacrificial layer is exposed;
After the step (i), by removing the sacrificial layer, a step of forming a first trench groove surrounded by the first sidewall and a second trench groove surrounded by the second sidewall ( j) and
A step (k) of forming a first gate electrode and a second gate electrode by embedding a conductive material in the first trench groove and the second trench groove after the step (j);
The method of manufacturing a semiconductor device, wherein the first gate electrode and the second gate electrode are made of the same material.

In the step (k), a first conductive layer and a second conductive layer are sequentially formed on the entire surface of the semiconductor substrate so as to fill the first trench groove and the second trench groove. The method of manufacturing a semiconductor device according to claim 10, wherein the first conductive layer and the second conductive layer are removed except for a second trench groove.

In the step (k), a first conductive layer is formed on the entire surface of the semiconductor substrate so as to fill the first trench groove and the second trench groove, and then the first trench groove and the second trench groove are removed. The method of manufacturing a semiconductor device according to claim 10, wherein the first conductive layer is removed.

The method of manufacturing a semiconductor device according to claim 10, wherein the step (c) is performed after the step (b).

The method of manufacturing a semiconductor device according to claim 10, wherein the step (c) is performed before the step (b).

The method of manufacturing a semiconductor device according to claim 10, wherein the first transistor is n-type, and the first element is a rare earth element or magnesium.

The method of manufacturing a semiconductor device according to claim 10, wherein the first transistor is p-type, and the first element is aluminum, titanium, tantalum, or hafnium.

A step (l) of selectively forming a second cap layer containing a second element in the second region after the step (a) and before the step (d);
The said process (h) WHEREIN: The said 2nd element contained in the said 2nd cap layer in the said 2nd area | region is diffused in the said 2nd insulating layer and a 1st insulating layer, The Claim 10-13 characterized by the above-mentioned. A manufacturing method of a semiconductor device given in any 1 paragraph.

The first transistor is n-type, and the first element is a rare earth element or magnesium;
18. The method of manufacturing a semiconductor device according to claim 17, wherein the second transistor is p-type, and the second element is aluminum, titanium, tantalum, or hafnium.

A step (m) of forming a hard mask on the sacrificial layer after the step (d);
The first dummy gate and the second dummy gate include the hard mask;
In the step (i), after the interlayer insulating film is formed so as to cover the first dummy gate and the second dummy gate, the interlayer insulating film is polished using the hard mask as a stopper until the sacrificial layer is exposed. The method of manufacturing a semiconductor device according to claim 10, wherein:

A step (n) of forming a contact hole exposing the first source / drain or the second source / drain in the interlayer insulating film after the step (i) and before the step (k); Prepared,
20. In the step (k), a contact plug is formed together with the first gate electrode and the second gate electrode by filling the contact hole with the conductive material. The manufacturing method of the semiconductor device as described in any one of.