JP2012182239A

JP2012182239A - Method of manufacturing semiconductor device

Info

Publication number: JP2012182239A
Application number: JP2011042990A
Authority: JP
Inventors: Kazuma Yoshida; 一磨吉田
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2011-02-28
Filing date: 2011-02-28
Publication date: 2012-09-20

Abstract

PROBLEM TO BE SOLVED: To provide a method of manufacturing a high-yield and thin semiconductor device.SOLUTION: First of all, a plurality of element regions 3 and a terminal electrode 5 contacting the element regions 3 are formed on a first principal surface S1 of a semiconductor wafer 10, and then, a second principal surface S2 opposed to the first principal surface S1 of the semiconductor wafer 10 is thinned until a desired thickness is obtained while remaining an outer peripheral part of the semiconductor wafer 10. A metal layer 6 is formed on the second principal surface S2 of the thinned semiconductor wafer 10, and then, an insulation coat 7 is formed on the metal layer 6. Finally, by dividing along a dicing line D.L. for each element region 3 of the semiconductor wafer 10, segmentalized individual semiconductor devices are obtained.

Description

本発明は、半導体装置の製造方法に係り、フリップチップ構造の半導体装置に関するものである。 The present invention relates to a method of manufacturing a semiconductor device, and relates to a semiconductor device having a flip chip structure.

近年、携帯電話をはじめとした電子機器における低消費電力化、高機能化および高速化に伴って、それに搭載される半導体装置も低消費電力化、高速化が要求されてきている。一般的に電子機器のロードスイッチおよびＤＣ−ＤＣコンバータ等に用いられているトランジスタも、それらに対応するためにオン抵抗の小さなものが要求されている。トランジスタのオン抵抗の低減をはかるためには、個々のデバイスを微細化して、単位面積あたりに配置するトランジスタの密度を大きくすることが、一つの方法としてあげられる。 2. Description of the Related Art In recent years, with the reduction in power consumption, higher functionality, and higher speed in electronic devices such as mobile phones, semiconductor devices mounted thereon have been required to have lower power consumption and higher speed. Transistors generally used for load switches and DC-DC converters of electronic devices are also required to have low on-resistance in order to cope with them. In order to reduce the on-resistance of a transistor, one method is to miniaturize each device and increase the density of the transistors arranged per unit area.

一例として、ＭＯＳＦＥＴの半導体チップに対し、フリップチップ実装を行い、半導体チップの外縁と半導体装置の外縁とが一致するようにしたチップサイズパッケージ（ＣＳＰ）構造の半導体装置が提案されている（たとえば特許文献１）。 As an example, a semiconductor device having a chip size package (CSP) structure in which flip-chip mounting is performed on a MOSFET semiconductor chip so that the outer edge of the semiconductor chip and the outer edge of the semiconductor device coincide with each other has been proposed (for example, a patent). Reference 1).

このようなＭＯＳＦＥＴにおいては図１６に一例を示すように、第１の主面に動作領域が設けられる半導体基板の少なくとも動作領域と一部重畳する第２主面側の半導体基板に凹部を設けることで、半導体基板の反りを防止している。この構造では、動作領域の半導体基板が薄肉化されているため、動作速度の向上を図ることができる一方、外周部に肉厚部を有するため、第２の主面側に金属層を形成しても、半導体チップの反りを低減することができる。 In such a MOSFET, as shown in an example in FIG. 16, a recess is provided in the semiconductor substrate on the second main surface side that partially overlaps at least the operation region of the semiconductor substrate in which the operation region is provided on the first main surface. Thus, warping of the semiconductor substrate is prevented. In this structure, since the semiconductor substrate in the operation region is thinned, the operation speed can be improved. On the other hand, since the outer peripheral portion has a thick portion, a metal layer is formed on the second main surface side. However, the warp of the semiconductor chip can be reduced.

特開２０１０−２０５７６１号公報JP 2010-205761 A

しかしながら上記構造の半導体装置においては、特許文献１の段落００３３の記載によれば半導体基板の周縁部の肉厚部の厚さ(ｔ１)は２００μｍ、中央部の肉薄部の厚さｔ２は２０μｍ程度であるとされている。この形状は深い凹部を有するコの字の矩形状をなし、深さ(ｔ２)が１８０μｍと、非常に深く入りくぼんでいるため、加工の作業性が悪い。
また、拡散プロセス時のウェハキャリア冶具搭載時、あるいはプローブテスト時、さらには第２の主面側に品種や製造ＬＯＴなどの識別番号を示すマーキングを行う際、などにおいて非常に割れやすいという問題があった。
これはさらに、ダイシング時あるいは包装用のテーピング時、あるいはプリント基板実装時の真空吸着時などにおいて、非常に割れやすく、加工上および品質上の課題があった。
また、肉厚領域が存在するため、製品厚みの薄いものには搭載できず、結果として使用に一定の制限を免れ得ないという問題があった。
本発明は前記実情に鑑みてなされたもので、薄型の半導体装置を信頼性が高くかつ高歩留まりで提供することを目的とする。 However, in the semiconductor device having the above structure, according to the description in paragraph 0033 of Patent Document 1, the thickness (t1) of the peripheral portion of the semiconductor substrate is about 200 μm, and the thickness t2 of the thin portion of the central portion is about 20 μm. It is said that. This shape is a U-shaped rectangular shape with deep recesses, and the depth (t2) is 180 μm, which is very deep and recessed, so that the workability of processing is poor.
Also, when mounting a wafer carrier jig during the diffusion process, or during a probe test, or when marking the identification number such as product type or manufacturing LOT on the second main surface side, there is a problem that it is very easy to break. there were.
Furthermore, it is very easy to break during dicing, taping for packaging, or vacuum suction when mounted on a printed circuit board, and there are problems in processing and quality.
In addition, since there is a thick region, it cannot be mounted on a product with a thin product thickness, and as a result, there is a problem that a certain restriction cannot be avoided for use.
The present invention has been made in view of the above circumstances, and an object thereof is to provide a thin semiconductor device with high reliability and high yield.

そこで本発明の半導体装置は、第１の主面と、前記第１の主面と対向する第２の主面を有し、所望の素子領域を形成した半導体基板と、前記第１の主面に形成された端子電極と、前記第２の主面全体を覆う金属層と、前記金属層全体を覆う絶縁被膜とを備え、前記絶縁被膜の外縁が前記半導体基板の外縁と一致している。 Therefore, the semiconductor device of the present invention has a first main surface, a semiconductor substrate having a second main surface facing the first main surface, and having a desired element region formed thereon, and the first main surface. And a metal layer covering the entire second main surface, and an insulating film covering the entire metal layer, and an outer edge of the insulating film coincides with an outer edge of the semiconductor substrate.

また本発明は、前記半導体装置であって、前記絶縁被膜が、樹脂膜であるものを含む。 The present invention includes the semiconductor device, wherein the insulating coating is a resin film.

また本発明は、前記半導体装置であって、前記樹脂膜が、シート状樹脂フィルムであるものを含む。 The present invention also includes the semiconductor device, wherein the resin film is a sheet-like resin film.

また本発明は、前記半導体装置であって、前記樹脂膜は、塗布膜であるものを含む。 The present invention also includes the semiconductor device, wherein the resin film is a coating film.

また本発明は、前記半導体装置であって、前記半導体基板が、厚さが３００μｍ以下であるものを含む。 The present invention also includes the semiconductor device, wherein the semiconductor substrate has a thickness of 300 μm or less.

また本発明は、前記半導体装置であって、前記絶縁被膜の膜厚は５０μｍ以下であるものを含む。 The present invention includes the semiconductor device, wherein the insulating film has a thickness of 50 μm or less.

また本発明は、前記半導体装置であって、前記金属層の膜厚は５０μｍ以下であるものを含む。 The present invention includes the semiconductor device, wherein the metal layer has a thickness of 50 μm or less.

また本発明は、前記半導体装置であって、前記端子電極がバンプを備えたものを含む。 The present invention includes the semiconductor device, wherein the terminal electrode includes a bump.

また本発明は、前記半導体装置であって、前記素子領域は、第１の導電型のシリコン基板表面に形成された第１の導電型の半導体層内に形成された複数の第２導電型の半導体領域と、前記複数の第２導電型の半導体領域を貫通する複数のトレンチと、前記複数のトレンチの内壁にゲート絶縁膜を介して形成されたゲート電極と、前記第２導電型の半導体領域内に形成された第１導電型の半導体領域からなる複数のソース領域とを具備し、前記第１の主面に形成される前記端子電極が、前記ゲート電極のそれぞれに接続されるゲート端子と、前記ソース領域のそれぞれに接続されるソース端子とで構成され、前記第２の主面に形成される前記金属層は、前記シリコン基板の裏面全体を覆い、共通のドレイン電極を構成しており、前記絶縁被膜は前記金属層全体を覆うように形成されたものを含む。 The present invention is also the semiconductor device, wherein the element region has a plurality of second conductivity types formed in a first conductivity type semiconductor layer formed on the surface of the first conductivity type silicon substrate. A semiconductor region; a plurality of trenches penetrating the plurality of second conductivity type semiconductor regions; a gate electrode formed on an inner wall of the plurality of trenches via a gate insulating film; and the second conductivity type semiconductor region A plurality of source regions made of a semiconductor region of the first conductivity type formed therein, wherein the terminal electrode formed on the first main surface is connected to each of the gate electrodes; The metal layer formed on the second main surface covers the entire back surface of the silicon substrate and constitutes a common drain electrode. The insulating coating is They include those formed so as to cover the entire serial metal layer.

上記構成によれば、この半導体装置においては、金属層と前記絶縁被膜の外縁が半導体基板の外縁と一致しており、金属層を絶縁被膜で覆った状態でダイシングすることによって得られるため、薄型化に対しても破損は低減される。また、全体的に平坦な外径となるため、半導体装置の薄型化が可能となる。 According to the above configuration, in this semiconductor device, the outer edge of the metal layer and the insulating coating coincides with the outer edge of the semiconductor substrate, and the thinning is achieved by dicing the metal layer covered with the insulating coating. The damage is reduced even when it is changed. Further, since the outer diameter becomes flat as a whole, the semiconductor device can be thinned.

本発明の実施の形態１に係る半導体装置を示す図であり、（ａ）は上面図、（ｂ）は断面図BRIEF DESCRIPTION OF THE DRAWINGS It is a figure which shows the semiconductor device which concerns on Embodiment 1 of this invention, (a) is a top view, (b) is sectional drawing. （ａ）乃至（ｅ）は同半導体装置の製造工程の全体を示す概要説明図(A) thru | or (e) is a schematic explanatory drawing which shows the whole manufacturing process of the semiconductor device （ａ）乃至（ｄ）はこの半導体装置の素子領域の製造工程を示す図(A) thru | or (d) is a figure which shows the manufacturing process of the element area | region of this semiconductor device. 本発明の実施の形態１に係る半導体装置の要部説明図Explanatory drawing of the principal part of the semiconductor device which concerns on Embodiment 1 of this invention. 本発明の実施の形態１に係る半導体装置の等価回路図1 is an equivalent circuit diagram of a semiconductor device according to the first embodiment of the present invention. 本発明の実施の形態１に係る半導体装置の動作説明図Operation explanatory diagram of the semiconductor device according to the first embodiment of the present invention. 本発明の実施の形態２に係る半導体装置を示す断面図Sectional drawing which shows the semiconductor device which concerns on Embodiment 2 of this invention. 本発明の実施の形態３に係る半導体装置を示す断面図Sectional drawing which shows the semiconductor device which concerns on Embodiment 3 of this invention. （ａ）乃至（ｄ）は本発明の実施の形態４に係る半導体装置の製造工程の一部を示す概要説明図(A) thru | or (d) are outline explanatory drawings which show a part of manufacturing process of the semiconductor device which concerns on Embodiment 4 of this invention. （ａ）乃至（ｄ）は本発明の実施の形態５に係る半導体装置の製造工程を示す概要説明図(A) thru | or (d) are outline explanatory drawings which show the manufacturing process of the semiconductor device which concerns on Embodiment 5 of this invention. （ａ）乃至（ｄ）は本発明の実施の形態６に係る半導体装置の製造工程の一部を示す概要説明図(A) thru | or (d) are outline explanatory drawings which show a part of manufacturing process of the semiconductor device which concerns on Embodiment 6 of this invention. 本発明の実施の形態７に係る半導体装置の製造工程の一部を示す概要説明図Outline explanatory drawing which shows a part of manufacturing process of the semiconductor device concerning Embodiment 7 of this invention （ａ）乃至（ｄ）は本発明の実施の形態７に係る半導体装置の製造工程における絶縁被膜の貼着工程を示す概要説明図(A) thru | or (d) are schematic explanatory drawings which show the sticking process of the insulating film in the manufacturing process of the semiconductor device which concerns on Embodiment 7 of this invention. （ａ）乃至（ｃ）は本発明の実施の形態７に係る半導体装置の製造工程における絶縁被膜の貼着工程を示す概要説明図(A) thru | or (c) is a schematic explanatory drawing which shows the sticking process of the insulating film in the manufacturing process of the semiconductor device which concerns on Embodiment 7 of this invention. （ａ）乃至（ｃ）は本発明の実施の形態７に係る半導体装置の製造工程における絶縁被膜の貼着工程を示す概要説明図(A) thru | or (c) is a schematic explanatory drawing which shows the sticking process of the insulating film in the manufacturing process of the semiconductor device which concerns on Embodiment 7 of this invention. 従来例の半導体装置を示す断面図Sectional view showing a conventional semiconductor device

以下本発明の実施の形態について、図面を参照しつつ詳細に説明する。
（実施の形態１）
図１（ａ）および（ｂ）は本発明の実施の形態に係る半導体装置の上面図および断面図、図２（ａ）乃至（ｅ）は同半導体装置の製造工程の全体を示す概要説明図である。図３（ａ）乃至（ｄ）はこの半導体装置の素子領域の製造工程を示す図である。図４はこの半導体装置の要部説明図、図５はこの半導体装置の等価回路図、図６はこの半導体装置の動作説明図である。
本実施の形態の半導体装置は１対のＭＯＳＦＥＴを集積化して形成されたもので、図１に示すように、第１の主面Ｓ１と、第１の主面Ｓ１と対向する第２の主面Ｓ２を有し、第１の主面Ｓ１側に素子領域３を形成した半導体基板１と、この第１の主面Ｓ１に形成された端子電極５と、第２の主面Ｓ２全体を覆う金属層６と、この金属層６全体を覆う遮光性のカーボンブラックを添加したソルダレジストからなる絶縁被膜７とを備えている。そして、この金属層６と絶縁被膜７の外縁が半導体基板１の外縁と一致したことを特徴とする。図５にこの半導体装置の等価回路を示すように、２つのＭＯＳＦＥＴがドレイン電極を共通として並列接続されている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
(Embodiment 1)
FIGS. 1A and 1B are a top view and a cross-sectional view of a semiconductor device according to an embodiment of the present invention, and FIGS. 2A to 2E are schematic explanatory views showing an entire manufacturing process of the semiconductor device. It is. 3A to 3D are views showing a process for manufacturing an element region of this semiconductor device. FIG. 4 is an explanatory diagram of a main part of the semiconductor device, FIG. 5 is an equivalent circuit diagram of the semiconductor device, and FIG. 6 is an operation explanatory diagram of the semiconductor device.
The semiconductor device according to the present embodiment is formed by integrating a pair of MOSFETs. As shown in FIG. 1, the first main surface S1 and the second main surface facing the first main surface S1. The semiconductor substrate 1 having the surface S2 and having the element region 3 formed on the first main surface S1 side, the terminal electrode 5 formed on the first main surface S1, and the entire second main surface S2 are covered. A metal layer 6 and an insulating coating 7 made of a solder resist added with light-shielding carbon black covering the entire metal layer 6 are provided. The outer edge of the metal layer 6 and the insulating film 7 is coincident with the outer edge of the semiconductor substrate 1. As shown in an equivalent circuit of this semiconductor device in FIG. 5, two MOSFETs are connected in parallel with a common drain electrode.

そしてこの半導体装置は、以下のようにして形成される。まず、半導体ウェハ１０の第１の主面Ｓ１に、複数の素子領域３およびこの素子領域３にコンタクトする端子電極５を形成し、こののち半導体ウェハ１０の第１の主面Ｓ１と対向する第２の主面Ｓ２を、半導体ウェハ１０の外周縁部を残して、所望の厚さとなるまで、薄肉化する。そして、薄肉化された半導体ウェハ１０の前記第２の主面Ｓ２に、金属層６を形成し、こののち、金属層６上に絶縁被膜７を形成し、最後に、半導体ウェハ１０の素子領域３毎にダイシングラインＤ．Ｌ．に沿って分割することで、分断された個々の半導体装置を得るものである。ここで各半導体装置は、それぞれドレインを金属層６として共通接続した１対のＭＯＳＦＥＴを搭載したディスクリートＭＯＳＦＥＴを構成するものである。
この半導体ウェハは、出発材料として８インチで厚さ７００μｍのものを用い、半導体ウェハ１０の外周縁部約１０ｍｍを残して、最終的に厚さが２００μｍとなるように肉薄化した。そして、金属層の膜厚は２０μｍとし、絶縁被膜の膜厚は２０μｍとした。このようにしてチップサイズ１．２ｍｍ×１．２ｍｍの半導体装置が得られる。 This semiconductor device is formed as follows. First, a plurality of element regions 3 and terminal electrodes 5 in contact with the element regions 3 are formed on the first main surface S1 of the semiconductor wafer 10, and then the first main surface S1 of the semiconductor wafer 10 is opposed to the first main surface S1. The second main surface S2 is thinned to a desired thickness, leaving the outer peripheral edge of the semiconductor wafer 10. Then, a metal layer 6 is formed on the second main surface S2 of the thinned semiconductor wafer 10, and thereafter an insulating film 7 is formed on the metal layer 6, and finally, an element region of the semiconductor wafer 10 is formed. Every 3rd dicing line L. By dividing the semiconductor device, the divided individual semiconductor devices are obtained. Here, each semiconductor device constitutes a discrete MOSFET on which a pair of MOSFETs each having a drain commonly connected as a metal layer 6 is mounted.
This semiconductor wafer was 8 inches in diameter and 700 μm thick as the starting material, and was thinned to a final thickness of 200 μm, leaving about 10 mm of the outer peripheral edge of the semiconductor wafer 10. And the film thickness of the metal layer was 20 micrometers, and the film thickness of the insulating film was 20 micrometers. In this way, a semiconductor device having a chip size of 1.2 mm × 1.2 mm is obtained.

次に、この半導体装置の製造方法の概要について図面を参照しつつ詳細に説明する。まず、図２（ａ）に示すように、８インチ、厚さ７００μｍの半導体ウェハを用い、この半導体ウェハ１０の第１の主面Ｓ１に、複数の素子領域３を形成する。この図では詳細は省略するが、素子領域３の詳細については後述する。
次いで、図２（ｂ）に示すように、素子領域３の形成された半導体ウェハ１０の第１の主面Ｓ１に絶縁膜４を形成する。
次いで、図２（ｃ）に示すように、半導体ウェハ１０の第１の主面Ｓ１の素子領域に対向する領域を第２の主面Ｓ２側から研磨し、厚さ２００μｍ程度になるまで肉薄化する。このとき半導体ウェハ１０の外周縁から約１０ｍｍの肉厚部１０Ｔを残している。こののち、図２（ｄ）に示すように、薄肉化された半導体ウェハ１０の前記第２の主面Ｓ２に、スパッタリング法により、膜厚１５μｍのアルミニウム薄膜からなる金属層６を形成する。そして熱処理によりシリコン基板とアルミニウム薄膜とのオーミック接触をとる。
最後に、図２（ｅ）に示すように、半導体ウェハ１０の素子領域３毎にダイシングラインＤ．Ｌ．に沿って分割することで、分断された個々の半導体装置を得る。
なお、前記実施の形態では、裏面の金属層６としてアルミニウム薄膜を用いたが、アルミニウム薄膜に限定されることなく、他の金属でも良い事はいうまでもない。例えばクロム＋ニクロム＋ニッケル＋銀の４層構造とするなど、多層薄膜であってもよい。 Next, an outline of the method for manufacturing the semiconductor device will be described in detail with reference to the drawings. First, as shown in FIG. 2A, an 8-inch semiconductor wafer having a thickness of 700 μm is used, and a plurality of element regions 3 are formed on the first main surface S <b> 1 of the semiconductor wafer 10. Although details are omitted in this figure, details of the element region 3 will be described later.
Next, as shown in FIG. 2B, the insulating film 4 is formed on the first main surface S1 of the semiconductor wafer 10 on which the element region 3 is formed.
Next, as shown in FIG. 2C, the region of the semiconductor wafer 10 facing the element region of the first main surface S1 is polished from the second main surface S2 side, and is thinned to a thickness of about 200 μm. To do. At this time, a thick portion 10T of about 10 mm is left from the outer peripheral edge of the semiconductor wafer 10. After that, as shown in FIG. 2D, a metal layer 6 made of an aluminum thin film having a thickness of 15 μm is formed on the second main surface S2 of the thinned semiconductor wafer 10 by sputtering. Then, an ohmic contact is made between the silicon substrate and the aluminum thin film by heat treatment.
Finally, as shown in FIG. 2E, dicing lines D.D. L. By dividing the semiconductor device, the divided semiconductor devices are obtained.
In the above embodiment, an aluminum thin film is used as the metal layer 6 on the back surface. However, the present invention is not limited to the aluminum thin film, and other metals may be used. For example, a multilayer thin film may be used, such as a four-layer structure of chromium + nichrome + nickel + silver.

他の部分については通例の構成をとっている。
図４に要部拡大断面図を示すように、素子領域３は、エピタキシャル層１ｅ内に形成されたＰ型ウェル３１を貫通するように形成されたトレンチＴにゲート酸化膜を介して形成された多結晶シリコン層からなるトレンチゲート３３と、その両端に一定の深さを持つように形成されたＮ+領域からなるソース領域３２ｓおよびドレイン領域とで構成される。そしてポリシリコンゲート３３上を覆うように酸化シリコン膜からなる層間絶縁膜３４が形成され、この層間絶縁膜３４に開口するようにコンタクトホールが形成されている。そしてこのコンタクトホールを介して、アルミニウム電極が形成され、それぞれソース電極３５ｓ、ゲート電極３５ｇ、ドレイン電極（金属層６）が形成されている。そしてこの上層を覆う酸化シリコン膜からなる絶縁膜４に開口してソースバンプ５ｓ、ゲートバンプ５ｇが形成されている。
そしてこのエピタキシャル層１ｅは、Ｎ型のシリコン基板１ｓ表面に形成されており、ドレイン領域はＮ型のエピタキシャル層１ｅおよびＮ型基板１ｓで構成され、半導体チップの裏面全体が金属層６となっている。そしてこの金属層６全体を覆うように、ソルダレジストからなる絶縁被膜７が形成されている。 About other parts, the usual composition is taken.
As shown in the enlarged cross-sectional view of the main part in FIG. 4, the element region 3 is formed through a gate oxide film in a trench T formed so as to penetrate a P-type well 31 formed in the epitaxial layer 1e. A trench gate 33 made of a polycrystalline silicon layer, and a source region 32s and a drain region made of an N + region formed so as to have a certain depth at both ends thereof. An interlayer insulating film 34 made of a silicon oxide film is formed so as to cover the polysilicon gate 33, and a contact hole is formed so as to open in the interlayer insulating film 34. An aluminum electrode is formed through the contact hole, and a source electrode 35s, a gate electrode 35g, and a drain electrode (metal layer 6) are formed, respectively. Then, source bumps 5s and gate bumps 5g are formed in the insulating film 4 made of a silicon oxide film covering the upper layer.
The epitaxial layer 1e is formed on the surface of the N-type silicon substrate 1s, the drain region is composed of the N-type epitaxial layer 1e and the N-type substrate 1s, and the entire back surface of the semiconductor chip becomes the metal layer 6. Yes. An insulating film 7 made of a solder resist is formed so as to cover the entire metal layer 6.

すなわち、Ｎ型のシリコン基板１ｓの表面に形成されたＮ型のエピタキシャル層１ｅ内に形成された複数のストライプ状のトレンチＴ内にゲート酸化膜を介して多結晶シリコン層（導電体層）を埋め込み形成したトレンチゲート３３と、このシリコン基板表面を覆う酸化シリコン膜からなる層間絶縁膜３４と、この層間絶縁膜３４に形成された、ソースコンタクトを介してソース領域３２ｓにコンタクトするように形成されたソース電極３５ｓと、トレンチゲート３３の周縁部でトレンチゲート３３に接続されたゲート周辺配線と、ソース電極３５ｓと同一表面上であって、前記ソース電極３５ｓから離間した位置に形成され、前記ゲート周辺配線に接続されるゲート電極３５ｇとを具備している（図４参照）。 That is, a polycrystalline silicon layer (conductor layer) is formed through a gate oxide film in a plurality of stripe-shaped trenches T formed in an N-type epitaxial layer 1e formed on the surface of an N-type silicon substrate 1s. The buried trench gate 33, the interlayer insulating film 34 made of a silicon oxide film covering the surface of the silicon substrate, and the source region 32s are formed in contact with the source region 32s formed in the interlayer insulating film 34. The source electrode 35s, the gate peripheral wiring connected to the trench gate 33 at the peripheral edge of the trench gate 33, the same surface as the source electrode 35s, and at a position separated from the source electrode 35s. A gate electrode 35g connected to the peripheral wiring (see FIG. 4).

次に本発明の半導体装置の製造方法を、図３（ａ）乃至（ｄ）を参照して詳細に説明する。
ストライプ状のトレンチゲート構造を有するＮ型ＭＯＳＦＥＴの製造方法は、図３（ａ）に示すように、半導体基板としてＮ⁺型のシリコンウェハを使用し、その表面にＮ^-型のエピタキシャル層１ｅを形成する。このＮ^-型のエピタキシャル層１ｅ内にＰ型ウェル３１を形成する。 Next, a method for manufacturing a semiconductor device according to the present invention will be described in detail with reference to FIGS.
As shown in FIG. 3A, the method of manufacturing an N-type MOSFET having a stripe-shaped trench gate structure uses an N ⁺ type silicon wafer as a semiconductor substrate, and an N ⁻ type epitaxial layer 1e on the surface thereof. Form. A P-type well 31 is formed in the N ⁻ -type epitaxial layer 1e.

次に、図３（b）に示すようにフォトリソグラフィーおよびドライエッチングにより、Ｐ型ウェル３１の形成されたＮ^-型のエピタキシャル層１ｅ表面にトレンチＴを形成する。 Next, as shown in FIG. 3B, trenches T are formed on the surface of the N ⁻ -type epitaxial layer 1e where the P-type well 31 is formed by photolithography and dry etching.

この後、図３(c)に示すようにトレンチ側壁に熱酸化により厚膜３０ｎｍ程度のゲート酸化膜を形成したのち、トレンチＴ内にＣＶＤ法によって多結晶シリコン膜（トレンチゲート）を堆積し、多結晶シリコンに不純物ドーピングを行う。引き続き、化学機械研磨（ＣＭＰ）あるいはエッチバックにより不要部を除去したのち、熱酸化により、この多結晶シリコン上に酸化シリコン膜からなる層間絶縁膜３４を形成する。 Thereafter, as shown in FIG. 3C, a gate oxide film having a thickness of about 30 nm is formed on the sidewall of the trench by thermal oxidation, and then a polycrystalline silicon film (trench gate) is deposited in the trench T by the CVD method. Impurity doping is performed on polycrystalline silicon. Subsequently, after unnecessary portions are removed by chemical mechanical polishing (CMP) or etch back, an interlayer insulating film 34 made of a silicon oxide film is formed on the polycrystalline silicon by thermal oxidation.

ソース領域３２ｓとなるＮ型拡散層を形成するため、図３(ｄ)に示すように、Ｐ型ウェル３１中にイオン注入法を用いて、リン不純物を注入する。
その後、半導体チップ表面である第１の主面Ｓ１側に絶縁膜３４および保護膜４を堆積しソース電極３５ｓとソース領域３２ｓを電気的に導通させるため、ソースコンタクト開口部を設けて、アルミニウム薄膜を形成し、ソース電極３５ｓなどを構成する金属配線を形成する。このとき、ゲート電極３５ｇ、第２の主面Ｓ２側の金属電極６も同時に形成してもよい。そしてバンプ５ｓ、５ｇを形成する。このようにして、図２（ａ）に示す半導体装置が形成される。図２（ａ）では素子領域３として詳細を省略している。 In order to form an N-type diffusion layer that becomes the source region 32 s, phosphorus impurities are implanted into the P-type well 31 using an ion implantation method, as shown in FIG.
Thereafter, an insulating film 34 and a protective film 4 are deposited on the first main surface S1 side which is the surface of the semiconductor chip, and a source contact opening is provided to electrically connect the source electrode 35s and the source region 32s, and an aluminum thin film is provided. And metal wiring constituting the source electrode 35s and the like are formed. At this time, the gate electrode 35g and the metal electrode 6 on the second main surface S2 side may be formed simultaneously. Then, bumps 5s and 5g are formed. In this way, the semiconductor device shown in FIG. 2A is formed. In FIG. 2A, details of the element region 3 are omitted.

このようにして形成された半導体装置は、図６に動作説明図を示すように、オン電流は矢印方向に流れる。ここでシリコン基板１ｓ裏面の金属層６とでは金属層６の方が低抵抗であるため、オン電流の経路は矢印のように金属層６を経由して流れる。このように裏面に形成された金属層６は、オン抵抗の低減に大きく寄与し、動作速度の高速化をはかることができる。 In the semiconductor device thus formed, the on-current flows in the direction of the arrow as shown in the operation explanatory diagram of FIG. Here, since the metal layer 6 has a lower resistance than the metal layer 6 on the back surface of the silicon substrate 1s, the path of the on-current flows through the metal layer 6 as indicated by an arrow. Thus, the metal layer 6 formed on the back surface greatly contributes to the reduction of the on-resistance, and the operation speed can be increased.

また、この金属層６を絶縁被膜で被覆しているため、ダイシング後に、真空チャックあるいはコレットで、分割された半導体装置すなわち半導体チップを搬送する際、キズがついたり、角部に割れやかけが生じ易たりすることはなく、金属層６は絶縁被膜７で確実に保護されている。これに対し、従来はこの金属層６は露出しており、ダイシング後に、真空チャックあるいはコレットで、分割された半導体装置すなわち半導体チップを搬送する際、キズがついたり、角部に割れやかけが生じ易いという問題があった。 Further, since this metal layer 6 is covered with an insulating coating, when the divided semiconductor device, that is, the semiconductor chip is transported by a vacuum chuck or a collet after dicing, scratches or cracks are applied to the corners. The metal layer 6 is reliably protected by the insulating coating 7 without being easily generated. On the other hand, the metal layer 6 is conventionally exposed, and after dicing, when a divided semiconductor device, that is, a semiconductor chip, is transported by a vacuum chuck or a collet, the metal layer 6 is scratched or cracked at the corners. There was a problem that it was likely to occur.

このように、本実施の形態の半導体装置では、剛性の高い金属層６を柔らかい絶縁被膜で覆うことで、２層構造の保護膜として作用し、保護膜自体の膜厚は薄くても強度の高い半導体チップを得ることが可能となる。この２層構造の保護膜は半導体チップの第２の主面全体を覆うように形成されているため、反りや歪み等の変形を生じにくく信頼性の高い半導体装置を提供することが可能となる。
このようにして極めて薄型で信頼性の高いチップサイズパッケージ（ＣＳＰ）構造の半導体装置を得ることができる。 As described above, in the semiconductor device of the present embodiment, the high-rigidity metal layer 6 is covered with the soft insulating film, thereby acting as a protective film having a two-layer structure. A high semiconductor chip can be obtained. Since the protective film having the two-layer structure is formed so as to cover the entire second main surface of the semiconductor chip, it is possible to provide a highly reliable semiconductor device that is unlikely to be deformed such as warpage or distortion. .
In this way, an extremely thin and highly reliable semiconductor device having a chip size package (CSP) structure can be obtained.

また本実施の形態では、絶縁被膜７をカーボンブラックで着色されたソルダレジストで構成しているため、下地の金属層６のわずかな凹凸も吸収し、平坦な塗布膜を得ることができる。そしてこの平坦かつ平滑な塗布膜からなる絶縁被膜上に品種名や製造ロット名などを印刷し、識別表示を行う際に、金属層にキズがついたりすることもなく、また着色された絶縁被膜上に識別性に優れた識別表示を形成することが可能となる。 Further, in this embodiment, since the insulating coating 7 is made of a solder resist colored with carbon black, a slight unevenness of the underlying metal layer 6 is absorbed, and a flat coating film can be obtained. And, when printing the name of the product type and the production lot name on the insulating coating made of a flat and smooth coating film and displaying the identification, the metal layer is not scratched, and the colored insulating coating It is possible to form an identification display with excellent discrimination.

また金属層６の表面を絶縁被膜で被覆することにより、外観性も良好となる。また着色剤を添加して着色された絶縁被膜とすることで、下地は見えず外観性の向上を図ることができる。 Further, by covering the surface of the metal layer 6 with an insulating coating, the appearance is improved. In addition, by adding a colorant to form a colored insulating film, the appearance can be improved without seeing the base.

この絶縁被膜７の膜厚は前記実施の形態に限定されるものではないが、５０μｍ以下とするのが望ましい。５０μｍ以下とすることにより、全体としての厚さが厚くなるのを防ぎ、さらには半導体チップの反りを低減することができる。 The thickness of the insulating coating 7 is not limited to the above embodiment, but is desirably 50 μm or less. By setting the thickness to 50 μm or less, the overall thickness can be prevented from being increased, and further, the warp of the semiconductor chip can be reduced.

なお、絶縁被膜としては、ソルダレジストに限定されることなく、ポリイミド膜、エポキシ樹脂、絶縁性シリコン樹脂、フェノール樹脂、アクリル樹脂などの有機系塗布膜、酸化アルミニウム膜、酸化シリコン膜などの酸化膜系絶縁塗布膜等が適用可能である。
また、前記絶縁被膜は、刷毛塗り法で形成したが、このほかトランスファーモールド法、印刷法、コーティング法、スクリーン印刷法など、適宜他の方法も適用可能である。 The insulating film is not limited to a solder resist, but is an organic coating film such as a polyimide film, an epoxy resin, an insulating silicon resin, a phenol resin or an acrylic resin, an oxide film such as an aluminum oxide film or a silicon oxide film. A system insulating coating film or the like is applicable.
Moreover, although the said insulating film was formed with the brush coating method, other methods, such as a transfer mold method, a printing method, a coating method, and a screen printing method, are also applicable suitably.

なお、前記実施の形態では、この半導体ウェハは、出発材料として８インチで厚さ７００μｍのものを用い、半導体ウェハ１０の外周縁部約１０ｍｍを残して、最終的に厚さが２００μｍとなるように肉薄化したが、最終的な厚さは、３００μｍよりも薄ければよく、望ましくは２００μｍ以下である。下限はないが、製造可能要件を考慮すると１μｍ以上である。望ましくは特性を得る為のエピタキシャル層や基板の厚み、叉実用面として外部応力に対する強度や信頼性確保を考慮すると５０μｍ程度であろう。
そして、金属層の膜厚は２０μｍとしたが、５０μｍより薄ければよい。５０μｍよりも厚いと半導体チップの全体厚が厚くなるだけでなく、金属層の熱膨張率が支配的となり反りが生じ易くなる。この金属層の膜厚は肉薄化後の半導体ウェハの膜厚の４分の１以下とするのが望ましい。
また絶縁被膜の膜厚は２０μｍとしたが、５０μｍより薄ければよい。５０μｍよりも厚いと半導体チップの全体厚が厚くなるだけでなく、絶縁被膜の剥離が生じ易くなる。この絶縁被膜の膜厚は金属層の膜厚よりも小さくするのが望ましい。 In the above embodiment, this semiconductor wafer is 8 inches in diameter and 700 μm thick as the starting material, leaving the outer peripheral edge of the semiconductor wafer 10 of about 10 mm, and finally having a thickness of 200 μm. However, the final thickness should be less than 300 μm, and desirably 200 μm or less. Although there is no lower limit, it is 1 μm or more in consideration of manufacturable requirements. Desirably, the thickness of the epitaxial layer and the substrate for obtaining the characteristics, and the strength against external stress as a practical aspect and the securing of reliability will be about 50 μm.
And although the film thickness of the metal layer was 20 micrometers, what is necessary is just to be thinner than 50 micrometers. When the thickness is larger than 50 μm, not only the total thickness of the semiconductor chip is increased, but also the thermal expansion coefficient of the metal layer is dominant and warpage is likely to occur. The thickness of the metal layer is desirably set to a quarter or less of the thickness of the semiconductor wafer after thinning.
Moreover, although the film thickness of the insulating coating was 20 μm, it should be thinner than 50 μm. When the thickness is larger than 50 μm, not only the total thickness of the semiconductor chip is increased, but also the insulating coating is easily peeled off. It is desirable that the thickness of the insulating coating be smaller than the thickness of the metal layer.

さらにまた、前記実施の形態では、１対のＭＯＳＦＥＴを搭載した半導体装置について説明したが、本発明は１個のＭＯＳＦＥＴを用いた半導体装置、あるいは他の半導体装置にも適用可能であることはいうまでもない。 Furthermore, in the above embodiment, a semiconductor device having a pair of MOSFETs has been described. However, the present invention can be applied to a semiconductor device using one MOSFET or another semiconductor device. Not too long.

（実施の形態２）
次に本発明の実施の形態２について説明する。
図７は本発明の実施の形態２にかかる半導体装置の断面図である。
前記実施の形態では絶縁被膜７としてソルダレジストからなる塗布膜を用いたが、本実施の形態では、図７に示すように、フィルムレジストからなる絶縁被膜７ｔ、つまり貼着により装着するテープ材料を用いたものである。 (Embodiment 2)
Next, a second embodiment of the present invention will be described.
FIG. 7 is a cross-sectional view of the semiconductor device according to the second embodiment of the present invention.
In the above embodiment, a coating film made of a solder resist is used as the insulating film 7, but in this embodiment, as shown in FIG. 7, the insulating film 7t made of a film resist, that is, a tape material to be attached by sticking is used. It is what was used.

他の構成については前記実施の形態１と同様であり、ここでは説明を省略する。なお図７において、同一部材には図１において用いたものと同一符号を付した。
この構成によれば、金属層６の裏面にテープ材料等のシート状樹脂フィルムを貼着することで、膜厚のばらつきを低減し、ピンホールのない、絶縁被膜７ｔを形成することが可能となる。金属層６の裏面に貼着すればよいため、取扱がきわめて容易である。
なお、このテープ材料としては、エポキシ樹脂(Epoxy resin）、エポキシ樹脂に、シリカ（Silica)あるいはアクリル樹脂（Acrylic polymer)を混合した混合体、黒色の色を得る為に、０．１〜５％のカーボンブラックを混合したもの(Black film)、フィルムレジスト、あるいは樹脂テープに接着剤を塗布したものなどが適用可能である。 Other configurations are the same as those of the first embodiment, and the description thereof is omitted here. In FIG. 7, the same members as those used in FIG.
According to this configuration, by sticking a sheet-like resin film such as a tape material on the back surface of the metal layer 6, it is possible to reduce the variation in film thickness and form the insulating coating 7t without a pinhole. Become. Since it suffices to stick it to the back surface of the metal layer 6, it is very easy to handle.
The tape material is an epoxy resin, a mixture of epoxy resin mixed with silica or acrylic resin, 0.1 to 5% to obtain a black color. A mixture of carbon black (Black film), a film resist, or a resin tape coated with an adhesive can be used.

（実施の形態３）
次に本発明の実施の形態３について説明する。
図８は本発明の実施の形態３にかかる半導体装置の断面図である。
前記実施の形態では絶縁被膜は単層膜で構成したが、本実施の形態では、図８に示すように、透光性の絶縁膜であるポリイミド膜７ａと、カーボンブラックを添加した黒色のポリイミド膜７ｂとの２層膜を用いたものである。他は図１で示した半導体装置と同様であるためここでは説明を省略する。なお図８において、同一部材には図１において用いたものと同一符号を付した。 (Embodiment 3)
Next, a third embodiment of the present invention will be described.
FIG. 8 is a sectional view of a semiconductor device according to the third embodiment of the present invention.
In the above embodiment, the insulating film is a single layer film. However, in this embodiment, as shown in FIG. 8, a polyimide film 7a which is a translucent insulating film and a black polyimide to which carbon black is added. A two-layer film with the film 7b is used. The rest of the configuration is the same as that of the semiconductor device shown in FIG. In FIG. 8, the same members as those used in FIG.

この構成によれば、絶縁被膜を２層膜で構成しているため、キズを防ぐような硬い膜と密着性を向上するような展性の高い膜との２層膜とするなど、それぞれの膜に機能を持たせることもできる。また、最表層にのみ着色を行うようにしてもよい。
また、金属層に接する層は金属酸化膜、酸化シリコン膜あるいは窒化シリコン膜などの無機膜とし、表層側は有機系の塗布膜、あるいは樹脂シートなどで構成してもよい。 According to this configuration, since the insulating coating is composed of a two-layer film, each of the two-layer films includes a hard film that prevents scratches and a highly malleable film that improves adhesion. The membrane can also have a function. Moreover, you may make it color only in the outermost layer.
The layer in contact with the metal layer may be an inorganic film such as a metal oxide film, a silicon oxide film, or a silicon nitride film, and the surface layer side may be composed of an organic coating film or a resin sheet.

以下は、この半導体装置の製造方法の変形例について説明する。 Hereinafter, a modification of the method for manufacturing the semiconductor device will be described.

（実施の形態４）
前記実施の形態１では図２（ｅ）の工程において、外周縁に肉厚部１０Ｔを残した半導体ウェハ１０の、中央部の肉薄部をダイシングラインＤ．Ｌに沿って一挙に個片分割したが、本実施の形態では、図９（ａ）乃至（ｃ）に示すように、一旦、外周ラインＯ．Ｄ.Ｌに沿って八角形に切断し、肉厚部１０Ｔを切り落とした後、ダイシングラインＤ．Ｌに沿って個々の半導体チップに分断するものである。
図９（ａ）および（ｂ）は断面図および上面説明図である。
図９（ｃ）はこの八角形に切断された半導体ウェハから半導体チップ１０ｃを切り出す工程を示す図である。
図９（ｄ）はこの八角形に切断された半導体ウェハから切りだされた半導体チップ１０ｃを示す図である。
なお、八角形に限定されず、多角形もしくは、略円形でもよい事は言うまでもない。 (Embodiment 4)
In the first embodiment, in the step of FIG. 2E, the thin portion at the center of the semiconductor wafer 10 with the thick portion 10T remaining on the outer periphery is formed on the dicing line D.D. In this embodiment, as shown in FIGS. 9A to 9C, the outer peripheral line O.I. After cutting into an octagon along D.L and cutting off the thick portion 10T, the dicing line D.D. It is divided into individual semiconductor chips along L.
9A and 9B are a cross-sectional view and a top view, respectively.
FIG. 9C is a diagram showing a process of cutting the semiconductor chip 10c from the octagonally cut semiconductor wafer.
FIG. 9D is a diagram showing a semiconductor chip 10c cut out from the octagonal cut semiconductor wafer.
Needless to say, the shape is not limited to an octagon, and may be a polygon or a substantially circular shape.

他部については、前記実施の形態１と同様であり、ここでは説明を省略する。
この方法によれば、一旦肉厚部１０Ｔを切り落とした後、ダイシングラインＤ．Ｌに沿って個々の半導体チップに分断するため、ダイシングが容易で、切断面の美しい切断が可能となる。 Other parts are the same as those in the first embodiment, and the description thereof is omitted here.
According to this method, once the thick portion 10T is cut off, the dicing line D.D. Since it is divided into individual semiconductor chips along L, dicing is easy and cutting with a beautiful cut surface becomes possible.

他部については、前記実施の形態１と同様であり、ここでは説明を省略する。
この方法によれば、ダイシングが容易で、切断面の美しい切断が可能となる。
本実施の形態についても、詳細については省略するが、前記実施の形態１で説明したものと同様である。 Other parts are the same as those in the first embodiment, and the description thereof is omitted here.
According to this method, dicing is easy and cutting with a beautiful cut surface is possible.
The details of the present embodiment are the same as those described in the first embodiment, although details are omitted.

（実施の形態５）
前記実施の形態１では出発材料として７００μｍの半導体ウェハを用い、図２（ｃ）の工程において、外周縁に肉厚部１０Ｔを残すように、半導体ウェハ１０の中央部を研磨し、一挙に肉薄部を形成したが、本実施の形態では、第２の主面Ｓ２側から研磨し、一旦、厚さ３００μｍ程度になるまで肉薄化し、こののち外周縁に肉厚部１０Ｔを残すように、半導体ウェハ１０の中央部を研磨し、肉薄部を形成する。そしてこののちダイシングラインＤ．Ｌに沿って個片分割し、個々の半導体チップに分断するものである。 (Embodiment 5)
In the first embodiment, a semiconductor wafer having a thickness of 700 μm is used as a starting material, and in the process of FIG. 2C, the central portion of the semiconductor wafer 10 is polished so as to leave the thick portion 10T on the outer periphery, and the thickness is reduced at once. In this embodiment, the semiconductor is polished from the second main surface S2 side and once thinned to a thickness of about 300 μm, and then the thick portion 10T is left on the outer periphery. The central portion of the wafer 10 is polished to form a thin portion. After this, the dicing line D.E. It is divided into individual pieces along L and divided into individual semiconductor chips.

まず、前記実施の形態１と同様、８インチ、厚さ７００μｍの半導体ウェハを用い、この半導体ウェハ１０の第１の主面Ｓ１に、複数の素子領域３を形成し、さらに素子領域３の形成された半導体ウェハ１０の第１の主面Ｓ１に絶縁膜４を形成する。 First, as in the first embodiment, an 8-inch semiconductor wafer having a thickness of 700 μm is used, a plurality of element regions 3 are formed on the first main surface S1 of the semiconductor wafer 10, and the element regions 3 are further formed. An insulating film 4 is formed on the first main surface S1 of the semiconductor wafer 10 thus formed.

図２（ａ）および（ｂ）に示した工程までは前記実施の形態１と同様である。そしてこののち、図１０（ａ）に示すように、半導体ウェーハ１０の第２の主面Ｓ２側から全面研磨し、一旦、厚さ３００μｍ程度になるまで肉薄化する。 The steps up to the steps shown in FIGS. 2A and 2B are the same as those in the first embodiment. After that, as shown in FIG. 10A, the entire surface is polished from the second main surface S2 side of the semiconductor wafer 10 and is once thinned to a thickness of about 300 μm.

そして、図２（ｃ）に示したのと同様、図１０（ｂ）に示すように、半導体ウェーハ１０の第１の主面Ｓ１の素子領域に対向する領域を第２の主面Ｓ２側から研磨し、厚さ２００μｍ程度になるまで肉薄化する。このとき半導体ウェーハ１０の外周縁から約１０ｍｍの肉厚部１０Ｔを残している。 Then, as shown in FIG. 2C, as shown in FIG. 10B, a region facing the element region of the first main surface S1 of the semiconductor wafer 10 is formed from the second main surface S2 side. Polishing and thinning to a thickness of about 200 μm. At this time, a thick portion 10T of about 10 mm is left from the outer peripheral edge of the semiconductor wafer 10.

こののち、図１０（ｃ）に示すように、薄肉化された半導体ウェーハ１０の前記第２の主面Ｓ２に、スパッタリング法により、膜厚１５μｍのアルミニウム薄膜からなる金属層６を形成する。そして熱処理によりシリコン基板とアルミニウム薄膜とのオーミック接触をとる。ここでも金属層としてはアルミニウム薄膜に限定されることなく、他の金属でも良く、またクロム＋ニクロム＋ニッケル＋銀などの多層膜で構成してもよい。 Thereafter, as shown in FIG. 10C, a metal layer 6 made of an aluminum thin film having a thickness of 15 μm is formed on the second main surface S2 of the thinned semiconductor wafer 10 by sputtering. Then, an ohmic contact is made between the silicon substrate and the aluminum thin film by heat treatment. Here, the metal layer is not limited to the aluminum thin film, but may be another metal or a multilayer film such as chromium + nichrome + nickel + silver.

最後に、絶縁被膜７を形成し、図１０（ｄ）に示すように、半導体ウェーハ１０の素子領域３毎にダイシングラインＤ．Ｌ．に沿って分割することで、分断された個々の半導体装置を得る。 Finally, an insulating film 7 is formed, and as shown in FIG. 10 (d), a dicing line D.D. L. By dividing the semiconductor device, the divided semiconductor devices are obtained.

この方法によれば、一旦肉薄化してから、素子領域に対向する面側を肉薄化しているため、半導体基板の受けるストレスは低減され、信頼性の高い半導体装置を提供することが可能となる。 According to this method, since the surface facing the element region is thinned once it is thinned, the stress received by the semiconductor substrate is reduced, and a highly reliable semiconductor device can be provided.

（実施の形態６）
前記実施の形態５では図１０（ｄ）の工程において、外周縁に肉厚部１０Ｔを残した半導体ウェーハ１０の、中央部の肉薄部をダイシングラインＤ．Ｌ．に沿って一挙に個片分割したが、本実施の形態では、図１１（ａ）乃至（ｄ）に示すように、一旦、外周ラインＯ．Ｄ.Ｌ.に沿って八角形に切断し、肉厚部１０Ｔを切り落とした後、ダイシングラインＤ．Ｌ.に沿って個々の半導体チップに分断するものである。
図１１（ａ）および（ｂ）は断面図および上面説明図である。
図１１（ｃ）はこの八角形に切断された半導体ウェーハから半導体チップ１０ｃを切り出す工程を示す図である。
図１１（ｄ）はこの八角形に切断された半導体ウェーハから切りだされた半導体チップ１０ｃを示す図である。
なお、八角形に限定されず、多角形もしくは、略円形でもよい事は言うまでもない。 (Embodiment 6)
In the fifth embodiment, in the process of FIG. 10D, the thin portion at the center of the semiconductor wafer 10 with the thick portion 10T remaining on the outer periphery is formed on the dicing line D.D. L. In this embodiment, as shown in FIGS. 11A to 11D, the outer peripheral line O.I. Cut into octagons along D.L. and cut off the thick portion 10T, then the dicing line D.L. It is divided into individual semiconductor chips along L.
11A and 11B are a cross-sectional view and a top view, respectively.
FIG. 11C is a diagram showing a process of cutting the semiconductor chip 10c from the octagonal cut semiconductor wafer.
FIG. 11D is a view showing a semiconductor chip 10c cut out from the octagonal cut semiconductor wafer.
Needless to say, the shape is not limited to an octagon, and may be a polygon or a substantially circular shape.

他部については、前記実施の形態５と同様であり、ここでは説明を省略する。
この方法によれば、一旦肉厚部１０Ｔを切り落とした後、ダイシングラインＤ．Ｌ.に沿って個々の半導体チップに分断するため、ダイシングが容易で、切断面の美しい切断が可能となる。 Other parts are the same as those in the fifth embodiment, and a description thereof is omitted here.
According to this method, once the thick portion 10T is cut off, the dicing line D.D. Since it is divided into individual semiconductor chips along L., dicing is easy and cutting with a beautiful cut surface becomes possible.

（実施の形態７）
前記実施の形態５では図１０（ｄ）の工程において、半導体ウェーハ１０の第２の面全体に絶縁被膜を形成したが、図１２に示すように外周縁に肉厚部１０Ｔを残した半導体ウェーハ１０の、中央部の肉薄部の第２の主面Ｓ２側に選択的に樹脂膜からなる絶縁被膜７ｔを形成してもよい。以下にこの絶縁被膜７ｔの貼着方法について説明するが、他の工程については前記実施の形態６と同様であるためここでは説明を省略する。 (Embodiment 7)
In the fifth embodiment, the insulating film is formed on the entire second surface of the semiconductor wafer 10 in the step of FIG. 10D. However, as shown in FIG. 12, the semiconductor wafer in which the thick portion 10T is left on the outer periphery. Alternatively, an insulating coating 7t made of a resin film may be selectively formed on the second main surface S2 side of the thin portion at the center. The method for attaching the insulating coating 7t will be described below, but the other steps are the same as those in the sixth embodiment, and the description thereof is omitted here.

なお、このテープ材料としてエポキシ樹脂を主成分とする絶縁被膜７ｔを貼着する方法の一例を説明する。図１３（ａ）乃至（ｄ）、図１４（ａ）乃至（ｃ）、図１５（ａ）乃至（ｃ）は本発明の実施の形態７に係る半導体装置の製造工程における絶縁被膜の貼着工程を示す概要説明図である。樹脂材料としては前記実施の形態２で説明した材料と同様の樹脂が適用可能である。以下の図では半導体ウェーハ１０のうち１ユニットの半導体基板１となる部分のみウェハとして示す。
ず、図１３（ａ）に示すように、絶縁被膜７ｔとなる、エポキシ樹脂を主成分とする絶縁性樹脂を、ＰＥＴフィルムからなる第１の剥離材１７上に成膜し、第２の剥離材２７を貼り合わせて、３層構造の絶縁テープを形成する。
そして、図１３（ｂ）に示すように、絶縁被膜７ｔと第２の剥離材２７をウェーハ形状に符合したカッティングラインＣ．Ｌ.に沿ってほぼ円形あるいは多角形状にカットする。
こののち、図１３（ｃ）に示すように、第１の剥離材１７に貼着された絶縁被膜７ｔを第２の剥離材２７から剥離し、図１３（ｄ）に示すように、ウェーハ形状に符合したてほぼ円形あるいは多角形状にカットされた絶縁被膜７ｔを得る。 In addition, an example of the method of sticking the insulating film 7t which has an epoxy resin as a main component as this tape material is demonstrated. 13 (a) to (d), FIGS. 14 (a) to (c), and FIGS. 15 (a) to 15 (c) are attached insulating films in the manufacturing process of the semiconductor device according to the seventh embodiment of the present invention. It is outline explanatory drawing which shows a process. As the resin material, a resin similar to the material described in the second embodiment can be used. In the following drawings, only a part of the semiconductor wafer 10 that becomes the semiconductor substrate 1 is shown as a wafer.
First, as shown in FIG. 13A, an insulating resin mainly composed of an epoxy resin, which becomes the insulating coating 7t, is formed on the first release material 17 made of a PET film, and the second release is performed. The material 27 is bonded to form an insulating tape having a three-layer structure.
Then, as shown in FIG. 13 (b), the cutting line C.1 is formed by matching the insulating coating 7t and the second release material 27 with the wafer shape. Cut into a substantially circular or polygonal shape along L.
After that, as shown in FIG. 13C, the insulating coating 7t adhered to the first release material 17 is peeled off from the second release material 27, and as shown in FIG. Insulating film 7t that is cut into a substantially circular or polygonal shape is obtained.

そして、図１４（ａ）に示すように、加熱ステージ４００を８０℃程度に加熱し、この加熱ステージ４００上にウェハ（半導体基板１）を載置し、上記絶縁被膜７ｔの位置合わせを行う。
そして、図１４（ｂ）に示すように、絶縁被膜７ｔと第１の剥離材１７を、６０℃に加熱したローラ５００を５０ｍｍ／ｓｅｃで回転させ、ウェハ（半導体基板１）裏面に絶縁被膜７ｔを仮固着する。
こののち、図１４（ｃ）に示すように、第１の剥離材１７上の絶縁被膜７ｔに貼着されたウェーハ１ごと加熱ステージ４００から退避させる。 Then, as shown in FIG. 14A, the heating stage 400 is heated to about 80 ° C., the wafer (semiconductor substrate 1) is placed on the heating stage 400, and the insulating coating 7t is aligned.
Then, as shown in FIG. 14B, the insulating film 7t and the first release material 17 are rotated at a roller 500 heated to 60 ° C. at 50 mm / sec, and the insulating film 7t is formed on the back surface of the wafer (semiconductor substrate 1). Is temporarily fixed.
After that, as shown in FIG. 14C, the wafer 1 adhered to the insulating coating 7 t on the first release material 17 is retracted from the heating stage 400.

そして、図１５（ａ）に示すように、常温の冷却ステージ６００にウェハ（半導体基板１）を載置する。
そして、図１５（ｂ）に示すように、絶縁被膜７ｔから第１の剥離材１７を、剥離する。
こののち、図１５（ｃ）に示すように、ウェハ（半導体基板１）１上の絶縁被膜７ｔを冷却ステージ６００から分離後、１３０℃で２時間硬化させて、一体化する。 Then, as shown in FIG. 15A, a wafer (semiconductor substrate 1) is placed on a cooling stage 600 at room temperature.
And as shown in FIG.15 (b), the 1st peeling material 17 is peeled from the insulating film 7t.
After that, as shown in FIG. 15C, the insulating film 7t on the wafer (semiconductor substrate 1) 1 is separated from the cooling stage 600 and then cured at 130 ° C. for 2 hours to be integrated.

なお、前記半導体装置においてはバンプを形成した半導体装置について説明したが、必ずしもバンプは必要ではなく、別途スティフナーと呼ばれる支持基板を用いてソルダボールとの接続を行うなど適宜変更可能である。 In the semiconductor device described above, the semiconductor device in which bumps are formed has been described. However, the bumps are not necessarily required, and can be changed as appropriate, for example, by connecting to solder balls using a support substrate called a stiffener.

以上説明してきたように、本発明によれば、薄型で信頼性の高い半導体装置において高歩留まり化が可能であることから、リチウムイオン二次電池の制御回路などに有効である。 As described above, according to the present invention, a high yield can be achieved in a thin and highly reliable semiconductor device, which is effective for a control circuit of a lithium ion secondary battery.

Ｓ１第１の主面
Ｓ２第２の主面
１半導体基板
１ｓシリコン基板
１ｅエピタキシャル層
３素子領域
４絶縁膜
６金属層
７、７ｔ絶縁被膜
１０半導体ウェハ
１７第１の剥離材
Ｔトレンチ
２７第２の剥離材
３１Ｐ型ウェル
３２ｓソース領域
３４層間絶縁膜
３３トレンチゲート
３５ｓソース電極
３５ｇゲート電極 S1 1st main surface S2 2nd main surface 1 Semiconductor substrate 1s Silicon substrate 1e Epitaxial layer 3 Element region 4 Insulating film 6 Metal layer 7, 7t Insulating film 10 Semiconductor wafer 17 First release material T Trench 27 Second Release material 31 P-type well 32s Source region
34 Interlayer insulating film 33 Trench gate 35s Source electrode 35g Gate electrode

Claims

An element forming step of forming a plurality of element regions and terminal electrodes in contact with the element regions on the first main surface of the semiconductor wafer;
Thinning the second main surface opposite to the first main surface of the semiconductor wafer to a desired thickness, leaving the outer peripheral edge of the semiconductor wafer;
Forming a metal layer on the second main surface of the thinned semiconductor wafer;
Forming an insulating coating on the metal layer;
Dividing the element region of the semiconductor wafer and dividing it into a plurality of semiconductor devices.

A method of manufacturing a semiconductor device according to claim 1,
The step of dividing is a method of manufacturing a semiconductor device, which is a step of cutting into a polygonal shape from the second main surface side so as to cut an outer peripheral edge of the semiconductor wafer.

A method of manufacturing a semiconductor device according to claim 1,
Prior to the thinning step, a method of manufacturing a semiconductor device including a step of polishing the entire second main surface and thinning the semiconductor wafer to an intermediate thickness.

A method of manufacturing a semiconductor device according to claim 1,
The step of forming the insulating coating includes a step of forming a resin film.

A method of manufacturing a semiconductor device according to claim 4,
The step of forming the resin film is a method for manufacturing a semiconductor device, which is a step of attaching a sheet-like resin film.

A method of manufacturing a semiconductor device according to claim 4,
The step of forming the resin film is a method of manufacturing a semiconductor device, which is a step of forming a coating film.

A method of manufacturing a semiconductor device according to claim 1,
The thinning step is a method of manufacturing a semiconductor device, which is a step of polishing the semiconductor wafer so that at least the thickness of the central portion is 300 μm or less.

A method of manufacturing a semiconductor device according to claim 1,
The thinning step is a method of manufacturing a semiconductor device, which is a step of polishing the semiconductor wafer so as to leave an outer peripheral end of about 1 to 20 mm from the outer peripheral end surface of the semiconductor wafer.

A method for manufacturing a semiconductor device according to claim 8, comprising:
The element forming step includes
The element region includes a plurality of second conductivity type semiconductor regions formed in a first conductivity type semiconductor layer formed on a surface of a first conductivity type silicon substrate, and the plurality of second conductivity type semiconductor regions. A plurality of trenches penetrating the semiconductor region, a gate electrode formed on the inner wall of the plurality of trenches via a gate insulating film, and a first conductivity type semiconductor region formed in the second conductivity type semiconductor region A plurality of source regions comprising:
The terminal electrode formed on the first main surface,
A gate terminal connected to each of the gate electrodes;
A source terminal connected to each of the source regions;
The metal layer formed on the second main surface covers the entire back surface of the silicon substrate and constitutes a common drain electrode,
A method of manufacturing a semiconductor device, wherein the insulating coating is a step of forming a plurality of semiconductor devices formed on the semiconductor wafer so as to cover the entire metal layer.