JP2012178510A

JP2012178510A - Semiconductor circuit

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Publication number: JP2012178510A
Application number: JP2011041541A
Authority: JP
Inventors: Koji Onomitsu; 恒二小野満; Koji Yamaguchi; 浩司山口; Yuji Komatsuzaki; 優治小松崎; Tomoteru Kyogoku; 智輝京極; Yoshiharu Horikoshi; 佳治堀越
Original assignee: Waseda University; Nippon Telegraph and Telephone Corp
Current assignee: Waseda University; Nippon Telegraph and Telephone Corp
Priority date: 2011-02-28
Filing date: 2011-02-28
Publication date: 2012-09-13
Anticipated expiration: 2031-02-28
Also published as: JP5594780B2

Abstract

PROBLEM TO BE SOLVED: To provide a circuit that increases the contrast of on and off states (high/low ratio), reduces power consumption, and reduces the number of terminals and wires.SOLUTION: The semiconductor circuit includes a plurality of NOT circuits cascade-connected in which an output terminal of the final stage NOT circuit is connected to an input terminal of the initial stage NOT circuit. The NOT circuits each comprise: an in-plane double gate transistor 1 having a gate 11 and a source 13 formed integrally, a gate 10 connected to an input terminal 3, a drain 12 connected to an output terminal 5, and the gate 11 and source 13 connected to a ground terminal 6; and a self-bias in-plane transistor 2 having gates 20, 21 and a source 23 formed integrally, the gates 20, 21 and source 23 connected to the drain 12 of the in-plane double gate transistor 1, and a drain 22 connected to a bias terminal 4.

Description

本発明は、二次元に広がる薄い活性領域（電気伝導領域）を有するインプレーンダブルゲートトランジスターを用いた半導体回路に係り、特に論理回路の基本要素の一つであるＮＯＴ回路を複数個縦続接続したフリップフロップ回路やリングオシレータ回路などの半導体回路に関するものである。 The present invention relates to a semiconductor circuit using an in-plane double gate transistor having a thin active region (electrically conductive region) extending in two dimensions, and in particular, a plurality of NOT circuits, which are one of basic elements of a logic circuit, are connected in cascade. The present invention relates to a semiconductor circuit such as a flip-flop circuit or a ring oscillator circuit.

半導体論理回路の基本要素の一つであるＮＯＴ（インバータ）回路を偶数個接続し、最終のＮＯＴ回路の出力を先頭のＮＯＴ回路の入力に返すループを形成することで、ＳＲＡＭとして利用可能なフリップフロップ回路を実現することができる。また、ＮＯＴ回路を奇数個接続し、最終のＮＯＴ回路の出力を先頭のＮＯＴ回路の入力に返すループを形成することで、発振器として利用可能なリングオシレータ回路を実現することができる。 A flip-flop that can be used as an SRAM by connecting an even number of NOT (inverter) circuits, one of the basic elements of a semiconductor logic circuit, and forming a loop that returns the output of the final NOT circuit to the input of the first NOT circuit. Can be realized. Further, a ring oscillator circuit that can be used as an oscillator can be realized by connecting an odd number of NOT circuits and forming a loop that returns the output of the final NOT circuit to the input of the first NOT circuit.

従来一般に用いられてきたＮＯＴ回路は、１個のＣＭＯＳによる構成、すなわちｎ−ＭＯＳトランジスターとｐ−ＭＯＳトランジスターの組み合わせによる構成で実現できる。ＮＯＴ回路の構成例を図８に示す。ＮＯＴ回路は、ｐ−ＭＯＳトランジスター１００と、ｎ−ＭＯＳトランジスター１０１とによって構成される。このＮＯＴ回路は、ｐ−ＭＯＳトランジスター１００およびｎ−ＭＯＳトランジスター１０１のゲートを入力端子１０２とし、ｐ−ＭＯＳトランジスター１００およびｎ−ＭＯＳトランジスター１０１のドレインを出力端子１０３とすることにより、インバータ動作が可能である。 A NOT circuit that has been generally used in the past can be realized by a single CMOS structure, that is, a combination of an n-MOS transistor and a p-MOS transistor. A configuration example of the NOT circuit is shown in FIG. The NOT circuit includes a p-MOS transistor 100 and an n-MOS transistor 101. This NOT circuit can operate as an inverter by using the gates of the p-MOS transistor 100 and the n-MOS transistor 101 as the input terminal 102 and the drains of the p-MOS transistor 100 and the n-MOS transistor 101 as the output terminal 103. It is.

ＣＭＯＳによるＮＯＴ回路を２個用いたフリップフロップ回路の例を図９に示す。このフリップフロップ回路は、ｐ−ＭＯＳトランジスター２００とｎ−ＭＯＳトランジスター２０１とからなるＮＯＴ回路と、ｐ−ＭＯＳトランジスター２０２とｎ−ＭＯＳトランジスター２０３とからなるＮＯＴ回路とによって構成されている。図９における２０４は１段目のＮＯＴ回路の入力端子、２０５は１段目のＮＯＴ回路の出力端子および２段目のＮＯＴ回路の入力端子、２０６は２段目のＮＯＴ回路の出力端子である。出力端子２０６を入力端子２０４に接続することでフリップフロップ回路として動作する。 FIG. 9 shows an example of a flip-flop circuit using two CMOS NOT circuits. This flip-flop circuit includes a NOT circuit composed of a p-MOS transistor 200 and an n-MOS transistor 201, and a NOT circuit composed of a p-MOS transistor 202 and an n-MOS transistor 203. In FIG. 9, 204 is an input terminal of the first stage NOT circuit, 205 is an output terminal of the first stage NOT circuit and an input terminal of the second stage NOT circuit, and 206 is an output terminal of the second stage NOT circuit. . By connecting the output terminal 206 to the input terminal 204, it operates as a flip-flop circuit.

入力端子２０４に真理値１が入力された場合、ｐ−ＭＯＳトランジスター２００とｎ−ＭＯＳトランジスター２０１で構成される１段目のＮＯＴ回路の出力端子２０５からは真理値０が出力される。この真理値０がｐ−ＭＯＳトランジスター２０２とｎ−ＭＯＳトランジスター２０３で構成される２段目のＮＯＴ回路に入力されると、２段目のＮＯＴ回路の出力端子２０６からは真理値１が出力される。そして、出力端子２０６から出力された真理値１を入力端子２０４に返すと、入力端子２０４の真理値と出力端子２０６の真理値とが同じ１であるため、このループにおいて真理値１の値が保持される。同時に、１段目のＮＯＴ回路の出力端子２０５においては真理値０の値が保持される。 When the truth value 1 is input to the input terminal 204, the truth value 0 is output from the output terminal 205 of the first-stage NOT circuit composed of the p-MOS transistor 200 and the n-MOS transistor 201. When this truth value 0 is input to the second-stage NOT circuit composed of the p-MOS transistor 202 and the n-MOS transistor 203, the truth value 1 is output from the output terminal 206 of the second-stage NOT circuit. The When the truth value 1 output from the output terminal 206 is returned to the input terminal 204, the truth value of the input terminal 204 and the truth value of the output terminal 206 are the same 1, so that the value of the truth value 1 in this loop is Retained. At the same time, the truth value 0 is held at the output terminal 205 of the first-stage NOT circuit.

一方、入力端子２０４に真理値が０が入力された場合、１段目のＮＯＴ回路の出力端子２０５からは真理値１が出力され、２段目のＮＯＴ回路の出力端子２０６からは真理値０が出力される。そのため、出力端子２０６から出力された真理値０を入力端子２０４に返すと、入力端子２０４の真理値と出力端子２０６の真理値とが同じ０であるため、真理値０の値が保持される。同時に、１段目のＮＯＴ回路の出力端子２０５においては真理値１の値が保持される。こうして、図９の回路はフリップフロップ回路として動作する。 On the other hand, when the truth value 0 is input to the input terminal 204, the truth value 1 is output from the output terminal 205 of the first-stage NOT circuit, and the truth value 0 is output from the output terminal 206 of the second-stage NOT circuit. Is output. Therefore, when the truth value 0 output from the output terminal 206 is returned to the input terminal 204, the truth value of the input terminal 204 and the truth value of the output terminal 206 are the same 0, so the value of the truth value 0 is held. . At the same time, the truth value 1 is held at the output terminal 205 of the first-stage NOT circuit. Thus, the circuit of FIG. 9 operates as a flip-flop circuit.

ＣＭＯＳによるＮＯＴ回路を３個用いたリングオシレータ回路の例を図１０に示す。このリングオシレータ回路は、ｐ−ＭＯＳトランジスター３００とｎ−ＭＯＳトランジスター３０１とからなるＮＯＴ回路と、ｐ−ＭＯＳトランジスター３０２とｎ−ＭＯＳトランジスター３０３とからなるＮＯＴ回路と、ｐ−ＭＯＳトランジスター３０４とｎ−ＭＯＳトランジスター３０５とからなるＮＯＴ回路とによって構成されている。図１０における３０６は１段目のＮＯＴ回路の入力端子、３０７は１段目のＮＯＴ回路の出力端子および２段目のＮＯＴ回路の入力端子、３０８は２段目のＮＯＴ回路の出力端子および３段目のＮＯＴ回路の入力端子、３０９は３段目のＮＯＴ回路の出力端子である。出力端子３０９を入力端子３０６に接続することでリングオシレータ回路として動作する。 An example of a ring oscillator circuit using three CMOS NOT circuits is shown in FIG. This ring oscillator circuit includes a NOT circuit composed of a p-MOS transistor 300 and an n-MOS transistor 301, a NOT circuit composed of a p-MOS transistor 302 and an n-MOS transistor 303, a p-MOS transistor 304 and an n-MOS transistor. A NOT circuit including a MOS transistor 305 is used. In FIG. 10, 306 is an input terminal of the first-stage NOT circuit, 307 is an output terminal of the first-stage NOT circuit and an input terminal of the second-stage NOT circuit, 308 is an output terminal of the second-stage NOT circuit, and 3 An input terminal of the NOT circuit at the stage, and 309 is an output terminal of the NOT circuit at the third stage. By connecting the output terminal 309 to the input terminal 306, it operates as a ring oscillator circuit.

入力端子３０６に真理値１が入力された場合、ｐ−ＭＯＳトランジスター３００とｎ−ＭＯＳトランジスター３０１で構成される１段目のＮＯＴ回路の出力端子３０７からは真理値０が出力される。この真理値０がｐ−ＭＯＳトランジスター３０２とｎ−ＭＯＳトランジスター３０３で構成される２段目のＮＯＴ回路に入力されると、２段目のＮＯＴ回路の出力端子３０８からは真理値１が出力される。さらに、この真理値１がｐ−ＭＯＳトランジスター３０４とｎ−ＭＯＳトランジスター３０５で構成される３段目のＮＯＴ回路に入力されると、３段目のＮＯＴ回路の出力端子３０９からは真理値０が出力される。そして、出力端子３０９から出力された真理値０を入力端子３０６に返すと、入力端子３０６の元の真理値が１であったのに対し、出力端子３０９の真理値が０であるため、真理値が図１０の回路全体を一周するごとに各ＮＯＴ回路の出力の真理値は反転を繰り返すこととなる。こうして、発振動作が実現され、図１０の回路はリングオシレータ回路として動作する。 When the truth value 1 is input to the input terminal 306, the truth value 0 is output from the output terminal 307 of the first-stage NOT circuit composed of the p-MOS transistor 300 and the n-MOS transistor 301. When this truth value 0 is input to the second-stage NOT circuit composed of the p-MOS transistor 302 and the n-MOS transistor 303, the truth value 1 is output from the output terminal 308 of the second-stage NOT circuit. The Further, when the truth value 1 is input to the third-stage NOT circuit composed of the p-MOS transistor 304 and the n-MOS transistor 305, the truth value 0 is output from the output terminal 309 of the third-stage NOT circuit. Is output. When the truth value 0 output from the output terminal 309 is returned to the input terminal 306, the original truth value of the input terminal 306 is 1, whereas the truth value of the output terminal 309 is 0. Each time the value goes around the entire circuit of FIG. 10, the truth value of the output of each NOT circuit is repeatedly inverted. Thus, an oscillation operation is realized, and the circuit of FIG. 10 operates as a ring oscillator circuit.

ＣＭＯＳを用いた場合、ＮＯＴ回路は２個のトランジスターが最低限必要な構成となり、各トランジスターのソース、ドレインおよびゲートには配線が必要である。さらにＣＭＯＳの製作工程では複数回のイオン注入プロセスが不可欠であり、製作コストは大きい。このように従来のＮＯＴ回路を複数個接続した半導体回路は、配線数および端子数が多く、かつプロセスに多くのステップと費用がかかるという問題があった。 When a CMOS is used, the NOT circuit has a configuration that requires at least two transistors, and wiring is necessary for the source, drain, and gate of each transistor. Further, in the CMOS manufacturing process, a plurality of ion implantation processes are indispensable, and the manufacturing cost is high. As described above, the semiconductor circuit in which a plurality of conventional NOT circuits are connected has a problem that the number of wirings and the number of terminals are large, and the process requires many steps and costs.

このような問題を解決することができる論理回路素子として、二次元に広がる極めて薄い活性領域（電気伝導領域）を有するインプレーンゲート型素子が知られている（例えば非特許文献１参照）。インプレーンゲート型素子の構造は、ＧａＡｓ／ＡｌＧａＡｓ系、ＩｎＧａＡｓ／ＩｎＡｌＡｓ系、ＩｎＳｂ／ＩｎＡｌＧａＳｂ系、ＩｎＡｓ／ＡｌＧａＳｂ系、ＳｉＧｅ／Ｓｉ系、Ｓｉ／ＳｉＯ₂など多くのIII−Ｖ族化合物半導体、IＶ族半導体などさまざまな半導体での実現が可能である。 As a logic circuit element capable of solving such a problem, an in-plane gate type element having an extremely thin active region (electric conduction region) extending in two dimensions is known (see, for example, Non-Patent Document 1). The structure of the in-plane gate type device is composed of GaAs / AlGaAs, InGaAs / InAlAs, InSb / InAlGaSb, InAs / AlGaSb, SiGe / Si, Si / SiO _2, etc. Realization with various semiconductors such as semiconductors is possible.

ここでは、ＩｎＧａＡｓ／ＩｎＡｌＡｓ系を用いた説明を行う。図１１はインプレーンゲート型素子の半導体ウエハ構造を示す断面図である。このウエハは、ＩｎＰ基板４００と、ＩｎＰ基板４００上に形成されたＩｎＡｌＡｓバッファ層４０１と、ＩｎＡｌＡｓバッファ層４０１上に形成されたＩｎＧａＡｓ層４０２と、ＩｎＧａＡｓ層４０２上に形成されたＩｎＡｌＡｓ層４０３と、ＩｎＡｌＡｓ層４０３上に形成されたＳｉドープＩｎＡｌＡｓ層４０４と、ＳｉドープＩｎＡｌＡｓ層４０４上に形成されたＩｎＡｌＡｓ層４０５と、ＩｎＡｌＡｓ層４０５上に形成されたＩｎＰ層４０６と、ＩｎＰ層４０６上に形成されたＩｎＧａＡｓ層４０７とからなる。ＩｎＡｌＡｓバッファ層４０１、ＩｎＧａＡｓ層４０２、ＩｎＡｌＡｓ層４０３、ＳｉドープＩｎＡｌＡｓ層４０４、ＩｎＡｌＡｓ層４０５、ＩｎＰ層４０６、ＩｎＧａＡｓ層４０７の厚さは、それぞれ２００ｎｍ、２０ｎｍ、３ｎｍ、５ｎｍ、４ｎｍ、５ｎｍ、２ｎｍである。 Here, description will be made using an InGaAs / InAlAs system. FIG. 11 is a sectional view showing a semiconductor wafer structure of an in-plane gate type device. The wafer includes an InP substrate 400, an InAlAs buffer layer 401 formed on the InP substrate 400, an InGaAs layer 402 formed on the InAlAs buffer layer 401, an InAlAs layer 403 formed on the InGaAs layer 402, Si-doped InAlAs layer 404 formed on InAlAs layer 403, InAlAs layer 405 formed on Si-doped InAlAs layer 404, InP layer 406 formed on InAlAs layer 405, and InP layer 406 InGaAs layer 407. The thicknesses of the InAlAs buffer layer 401, InGaAs layer 402, InAlAs layer 403, Si-doped InAlAs layer 404, InAlAs layer 405, InP layer 406, and InGaAs layer 407 are 200 nm, 20 nm, 3 nm, 5 nm, 4 nm, 5 nm, and 2 nm, respectively. is there.

この半導体ウエハ構造では、ＩｎＧａＡｓ層４０２とＩｎＡｌＡｓ層４０３との界面のＩｎＧａＡｓ層４０２に電子移動度の高い二次元電子の伝導層４０８が発生している。伝導層４０８の厚さは極めて薄く、約数ｎｍである。表面からイオンエッチングによって半導体ウエハに細い溝を形成し、チャネル構造を形成して、インプレーンダブルゲートトランジスターを製作する。イオンエッチングの精度を上げることにより、エッチング損傷が少なくかつエッチング幅４０ｎｍ以下のきわめて細い、アスペクト比の大きな溝を作ることができる。 In this semiconductor wafer structure, a two-dimensional electron conduction layer 408 having a high electron mobility is generated in the InGaAs layer 402 at the interface between the InGaAs layer 402 and the InAlAs layer 403. The thickness of the conductive layer 408 is extremely thin, about several nm. A thin groove is formed in the semiconductor wafer by ion etching from the surface, a channel structure is formed, and an in-plane double gate transistor is manufactured. By increasing the accuracy of ion etching, it is possible to form a very thin groove having a small aspect ratio with an etching width of 40 nm or less with little etching damage.

図１２は図１１の半導体ウエハ上に形成されたインプレーンダブルゲートトランジスターを上から見た平面図であり、図１３は図１２のインプレーンダブルゲートトランジスターをＩ−Ｉ線で切断した断面図である。図１２、図１３における５０１はエッチング溝、５０２，５０３はゲート、５０４はチャネル、５０５はドレイン、５０６はソースである。ゲート５０２，５０３は、エッチング溝５０１によってチャネル５０４、ドレイン５０５およびソース５０６と隔てられている。チャネル５０４の一端はドレイン５０５と接続され、チャネル５０４の他端はソース５０６と接続されている。エッチング溝５０１の幅Ｗ１は４０ｎｍ、エッチング溝５０１の深さは３３ｎｍである。チャネル５０４の幅Ｗ２は１２０ｎｍ、チャネル５０４の長さＬ１は１．１μｍである。このインプレーンダブルゲートトランジスター５００では、チャネル５０４を挟んで両側にゲート５０２，５０３が配置されるダブルゲート構造が形成されている。 12 is a plan view of the in-plane double gate transistor formed on the semiconductor wafer of FIG. 11 as viewed from above. FIG. 13 is a cross-sectional view of the in-plane double gate transistor of FIG. is there. 12 and 13, reference numeral 501 denotes an etching groove, 502 and 503 denote gates, 504 denotes a channel, 505 denotes a drain, and 506 denotes a source. The gates 502 and 503 are separated from the channel 504, the drain 505, and the source 506 by the etching groove 501. One end of the channel 504 is connected to the drain 505, and the other end of the channel 504 is connected to the source 506. The width W1 of the etching groove 501 is 40 nm, and the depth of the etching groove 501 is 33 nm. The width W2 of the channel 504 is 120 nm, and the length L1 of the channel 504 is 1.1 μm. This in-plane double gate transistor 500 has a double gate structure in which gates 502 and 503 are arranged on both sides of a channel 504.

図１２、図１３に示したインプレーンダブルゲートトランジスター５００の構造ではゲート効率（ｇｍ）が低いことが心配されるが、二次元電子を利用する場合、十分な制御性が得られる。図１４は、図１２、図１３に示したインプレーンダブルゲートトランジスター５００の出力特性を示す図である。図１４は、両方のゲート５０２，５０３に０Ｖ、０．２Ｖ、０．４Ｖ、０．６Ｖ、０．８Ｖ、１．０Ｖのゲート電圧を印加したときの出力特性を示している。 In the structure of the in-plane double gate transistor 500 shown in FIGS. 12 and 13, there is a concern that the gate efficiency (gm) is low. However, when two-dimensional electrons are used, sufficient controllability can be obtained. FIG. 14 is a diagram illustrating output characteristics of the in-plane double gate transistor 500 illustrated in FIGS. 12 and 13. FIG. 14 shows output characteristics when gate voltages of 0 V, 0.2 V, 0.4 V, 0.6 V, 0.8 V, and 1.0 V are applied to both gates 502 and 503.

図１２、図１３に示したインプレーンダブルゲートトランジスター５００を利用したＮＡＮＤ回路として、たとえば図１５に示すような構成が知られている（例えば非特許文献２参照）。このＮＡＮＤ回路は、インプレーンダブルゲートトランジスター５００と、インプレーンダブルゲートトランジスター５００と直列に接続された固定負荷抵抗５０７によって構成されている。 As a NAND circuit using the in-plane double gate transistor 500 shown in FIGS. 12 and 13, for example, a configuration as shown in FIG. 15 is known (see, for example, Non-Patent Document 2). This NAND circuit includes an in-plane double gate transistor 500 and a fixed load resistor 507 connected in series with the in-plane double gate transistor 500.

２つの入力端子５０８，５０９に入力電圧Ｖ_In1，Ｖ_In2として１Ｖを印加した場合には、インプレーンダブルゲートトランジスター５００のチャネルがＯＮ状態となり、チャネルが低抵抗化するため、出力端子５１０には０Ｖが現れる。一方、２つの入力端子５０８，５０９のうち一方の入力端子に１Ｖを印加し、他方の入力端子に０Ｖを印加した場合、あるいは２つの入力端子５０８，５０９に０Ｖを印加した場合には、インプレーンダブルゲートトランジスター５００のチャネルがＯＦＦ状態となり、チャネルが高抵抗化するため、出力端子５１０には１Ｖが現れる。このようなチャネルのＯＮ／ＯＦＦは、チャネル幅を調整することによって実現することができる。そして、図１５に示したＮＡＮＤ回路の入力端子５０８，５０９を短絡すれば、ＮＯＴ回路を実現することができる。 When 1 V is applied as the input voltages V _In1 and V _In2 to the two input terminals 508 and 509, the channel of the in-plane double gate transistor 500 is turned on, and the channel is reduced in resistance. 0V appears. On the other hand, if 1V is applied to one of the two input terminals 508 and 509 and 0V is applied to the other input terminal, or 0V is applied to the two input terminals 508 and 509, the Since the channel of the plane double gate transistor 500 is turned off and the resistance of the channel increases, 1V appears at the output terminal 510. Such channel ON / OFF can be realized by adjusting the channel width. If the input terminals 508 and 509 of the NAND circuit shown in FIG. 15 are short-circuited, a NOT circuit can be realized.

A.D.Wieck and K.Ploog，“In-plane-gated quantum wire transistor fabricated with directly written focused ion beams”，Appl.Phys.Lett.，Vol.56，No.10，p.928-930，March 1990A.D.Wieck and K.Ploog, “In-plane-gated quantum wire transistor fabricated with directly written focused ion beams”, Appl. Phys. Lett., Vol. 56, No. 10, p. 928-930, March 1990 S.Reitzenstein，L.Worschech，C.R.Muller and A.Forchel，“Compact Logic NAND-Gate Based on a Single In-Plane Quantum-Wire Transistor”，IEEE ELECTRON DEVICE LETTERS，VOL.26，NO.3，p.142-144，March 2005S. Reitzenstein, L. Worschech, CRMuller and A. Forchel, “Compact Logic NAND-Gate Based on a Single In-Plane Quantum-Wire Transistor”, IEEE ELECTRON DEVICE LETTERS, VOL.26, NO.3, p.142 -144, March 2005

図１５に示したＮＡＮＤ回路を利用してＮＯＴ回路を実現し、このＮＯＴ回路を複数個接続すれば、フリップフロップ回路やリングオシレータ回路を実現することができる。しかし、このようなフリップフロップ回路やリングオシレータ回路においては、ＣＭＯＳを用いる場合と比較して製造プロセスの単純化および製造コストの低減が実現できる反面、各ＮＯＴ回路に固定負荷抵抗を用いているために、ＯＮ状態とＯＦＦ状態のコントラスト（Ｈｉｇｈ／Ｌｏｗ比）を十分に大きくとることができないという問題点があった。また、図１５に示した論理回路では、インプレーンダブルゲートトランジスターのチャネルがＯＮ状態の場合、常に回路に電流が流れるので、消費電力が大きくなるという問題点があった。また、従来のフリップフロップ回路やリングオシレータ回路においては、端子数および配線数が多いという問題点があった。 If a NOT circuit is realized by using the NAND circuit shown in FIG. 15 and a plurality of NOT circuits are connected, a flip-flop circuit or a ring oscillator circuit can be realized. However, in such a flip-flop circuit and a ring oscillator circuit, the manufacturing process can be simplified and the manufacturing cost can be reduced as compared with the case of using CMOS, but a fixed load resistor is used for each NOT circuit. In addition, there is a problem that the contrast (High / Low ratio) between the ON state and the OFF state cannot be made sufficiently large. In the logic circuit shown in FIG. 15, when the channel of the in-plane double gate transistor is in the ON state, a current always flows through the circuit, and there is a problem that power consumption increases. Further, the conventional flip-flop circuit and ring oscillator circuit have a problem that the number of terminals and the number of wirings are large.

本発明は、上記課題を解決するためになされたもので、ＯＮ状態とＯＦＦ状態のコントラスト（Ｈｉｇｈ／Ｌｏｗ比）が高く、消費電力が少なく、かつ端子数および配線数が少ない半導体回路を提供することを目的とする。 The present invention has been made to solve the above problems, and provides a semiconductor circuit having a high contrast (High / Low ratio) between an ON state and an OFF state, low power consumption, and a small number of terminals and wires. For the purpose.

本発明は、複数個のＮＯＴ回路が縦続接続され、最終段のＮＯＴ回路の出力端子と初段のＮＯＴ回路の入力端子とが接続された半導体回路において、各ＮＯＴ回路は、第１、第２のゲートのうち第２のゲートとソースとが一体構造で形成され、第１のゲートがＮＯＴ回路の入力端子に接続され、ドレインがＮＯＴ回路の出力端子に接続され、第２のゲートおよびソースがグランド端子に接続されたインプレーンダブルゲートトランジスターと、第１、第２のゲートおよびソースが一体構造で形成され、この第１、第２のゲートおよびソースが前記インプレーンダブルゲートトランジスターのドレインに接続され、ドレインがバイアス端子に接続された自己バイアス型インプレーントランジスターとから構成されることを特徴とするものである。 The present invention provides a semiconductor circuit in which a plurality of NOT circuits are connected in cascade, and the output terminal of the final stage NOT circuit and the input terminal of the initial stage NOT circuit are connected. Of the gates, the second gate and the source are integrally formed, the first gate is connected to the input terminal of the NOT circuit, the drain is connected to the output terminal of the NOT circuit, and the second gate and the source are grounded. The in-plane double gate transistor connected to the terminal and the first and second gates and the source are integrally formed, and the first and second gates and the source are connected to the drain of the in-plane double-gate transistor. And a self-biased in-plane transistor having a drain connected to a bias terminal.

また、本発明の半導体回路の１構成例において、各ＮＯＴ回路の前記インプレーンダブルゲートトランジスターと前記自己バイアス型インプレーントランジスターとは、すべて同一の半導体積層構造に形成され、この半導体積層構造に埋め込まれた伝導層を共有することを特徴とするものである。
また、本発明の半導体回路の１構成例は、前記インプレーンダブルゲートトランジスターのコンダクタンスと前記自己バイアス型インプレーントランジスターのコンダクタンスに差が生じるように、前記インプレーンダブルゲートトランジスターと前記自己バイアス型インプレーントランジスターの寸法が設定されていることを特徴とするものである。
また、本発明の半導体回路の１構成例は、前記ＮＯＴ回路を偶数個縦続接続したものである。
また、本発明の半導体回路の１構成例は、前記ＮＯＴ回路を奇数個縦続接続したものである。 Further, in one configuration example of the semiconductor circuit of the present invention, the in-plane double gate transistor and the self-biased in-plane transistor of each NOT circuit are all formed in the same semiconductor stacked structure and embedded in the semiconductor stacked structure. The conductive layer is shared.
Also, one configuration example of the semiconductor circuit according to the present invention is configured such that the in-plane double gate transistor and the self-biased in-plane transistor have a difference in conductance and the self-biased in-plane transistor. The dimensions of the plain transistor are set.
Further, one configuration example of the semiconductor circuit of the present invention is an even number cascade connection of the NOT circuits.
Also, one configuration example of the semiconductor circuit according to the present invention is one in which an odd number of the NOT circuits are cascade-connected.

本発明によれば、ＮＯＴ回路の素子として二次元に広がる薄い伝導層（活性領域）をもつインプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターとを用いることにより、ＣＭＯＳを用いる場合と比較して製造プロセスを単純化することができ、かつ素子間の配線を少なくすることができる。また、本発明では、各ＮＯＴ回路をインプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターとを直列に接続した構成とすることにより、インプレーンダブルゲートトランジスターと固定負荷抵抗とを直列に接続した従来のＮＯＴ回路を用いる場合と比較してＯＮ状態とＯＦＦ状態のコントラスト（Ｈｉｇｈ／Ｌｏｗ比）を十分に大きくとることができ、かつ消費電力を低減することができる。さらに、本発明では、従来のフリップフロップ回路やリングオシレータ回路と比較して配線数および端子数を大幅に削減することができる。このため、本発明では、回路の高集積化や製造プロセスの単純化、および製造コストの低減に大きく寄与することができる。 According to the present invention, by using an in-plane double gate transistor having a thin conductive layer (active region) that spreads two-dimensionally and a self-biased in-plane transistor as elements of a NOT circuit, compared to the case of using CMOS. The manufacturing process can be simplified and the wiring between elements can be reduced. Further, in the present invention, each NOT circuit has a configuration in which an in-plane double gate transistor and a self-biased in-plane transistor are connected in series, so that an in-plane double gate transistor and a fixed load resistor are connected in series. Compared with the case of using the NOT circuit, the contrast between the ON state and the OFF state (High / Low ratio) can be made sufficiently large, and the power consumption can be reduced. Furthermore, according to the present invention, the number of wirings and the number of terminals can be greatly reduced as compared with conventional flip-flop circuits and ring oscillator circuits. Therefore, the present invention can greatly contribute to the high integration of circuits, the simplification of the manufacturing process, and the reduction of the manufacturing cost.

また、本発明では、各ＮＯＴ回路のインプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターとを、すべて同一の半導体積層構造に形成し、半導体積層構造に埋め込まれた伝導層をインプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターで共有するようにしたことにより、半導体回路の入出力特性の向上が期待でき、また設計、製造にかかるコストを低減することができる。 In the present invention, the in-plane double gate transistor and the self-bias type in-plane transistor of each NOT circuit are all formed in the same semiconductor stacked structure, and the conductive layer embedded in the semiconductor stacked structure is formed in the in-plane double gate transistor. And the self-biased in-plane transistor can be shared, so that the input / output characteristics of the semiconductor circuit can be improved, and the design and manufacturing costs can be reduced.

また、本発明では、インプレーンダブルゲートトランジスターのコンダクタンスと自己バイアス型インプレーントランジスターのコンダクタンスに差が生じるように、インプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターの寸法を設定することにより、インプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターの直列接続からなる回路をＮＯＴ回路として動作させることが可能である。 Further, in the present invention, the dimensions of the in-plane double gate transistor and the self-biased in-plane transistor are set so that a difference occurs between the conductance of the in-plane double-gate transistor and the self-biased in-plane transistor. A circuit composed of a series connection of a plane double gate transistor and a self-biased in-plane transistor can be operated as a NOT circuit.

本発明の第１の実施の形態に係るＮＯＴ回路の構成を示す回路図である。1 is a circuit diagram showing a configuration of a NOT circuit according to a first embodiment of the present invention. 本発明の第１の実施の形態に係るＮＯＴ回路を上から撮影した写真である。It is the photograph which image | photographed the NOT circuit which concerns on the 1st Embodiment of this invention from the top. 本発明の第１の実施の形態における自己バイアス型インプレーントランジスターの平面図である。1 is a plan view of a self-biased in-plane transistor according to a first embodiment of the present invention. 本発明の第１の実施の形態に係るフリップフロップ回路の構成を示す回路図である。1 is a circuit diagram showing a configuration of a flip-flop circuit according to a first embodiment of the present invention. 本発明の第１の実施の形態に係るフリップフロップ回路を上から撮影した写真である。It is the photograph which image | photographed the flip-flop circuit based on the 1st Embodiment of this invention from the top. 本発明の第２の実施の形態に係るリングオシレータ回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the ring oscillator circuit based on the 2nd Embodiment of this invention. 本発明の第２の実施の形態に係るリングオシレータ回路を上から撮影した写真である。It is the photograph which image | photographed the ring oscillator circuit based on the 2nd Embodiment of this invention from the top. 従来のＮＯＴ回路の構成例を示す回路図である。It is a circuit diagram which shows the structural example of the conventional NOT circuit. 従来のフリップフロップ回路の構成例を示す回路図である。It is a circuit diagram which shows the structural example of the conventional flip-flop circuit. 従来のリングオシレータ回路の構成例を示す回路図である。It is a circuit diagram which shows the structural example of the conventional ring oscillator circuit. 従来のインプレーンゲート型素子の半導体ウエハ構造を示す断面図である。It is sectional drawing which shows the semiconductor wafer structure of the conventional in-plane gate type | mold element. 従来のインプレーンダブルゲートトランジスターの平面図である。It is a top view of the conventional in-plane double gate transistor. 図１２のインプレーンダブルゲートトランジスターの断面図である。It is sectional drawing of the in-plane double gate transistor of FIG. インプレーンダブルゲートトランジスターの出力特性を示す図である。It is a figure which shows the output characteristic of an in-plane double gate transistor. インプレーンダブルゲートトランジスターを利用したＮＡＮＤ回路の構成例を示す回路図である。It is a circuit diagram which shows the structural example of the NAND circuit using an in-plane double gate transistor.

［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係るＮＯＴ回路の構成を示す回路図、図２はこのＮＯＴ回路を上から撮影した写真である。本実施の形態のＮＯＴ回路は、インプレーンダブルゲートトランジスター１と、インプレーンダブルゲートトランジスター１と直列に接続された自己バイアス型インプレーントランジスター２とによって構成されている。図１、図２における３は入力端子、４はバイアス（Ｖ_DD）端子、５は出力端子、６はグランド端子（低ポテンシャル端子）、１４はエッチング溝、１５は論理回路製作後に回路部分を半導体ウエハから分離するために形成される素子分離溝である。 [First Embodiment]
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram showing a configuration of a NOT circuit according to the first embodiment of the present invention, and FIG. 2 is a photograph of the NOT circuit taken from above. The NOT circuit of the present embodiment includes an in-plane double gate transistor 1 and a self-bias type in-plane transistor 2 connected in series with the in-plane double gate transistor 1. 1 and 2, 3 is an input terminal, 4 is a bias (V _DD ) terminal, 5 is an output terminal, 6 is a ground terminal (low potential terminal), 14 is an etching groove, and 15 is a semiconductor circuit portion after fabrication of a logic circuit. It is an element isolation groove formed for isolation from the wafer.

インプレーンダブルゲートトランジスター１のゲート１０は入力端子３に接続され、ドレイン１２は出力端子５に接続され、ゲート１１およびソース１３はグランド端子６に接続されている。入力端子３とゲート１０との間、グランド端子６とゲート１１およびソース１３との間は、金配線によって接続されている。
自己バイアス型インプレーントランジスター２のゲート２０，２１およびソース２３は出力端子５およびインプレーンダブルゲートトランジスター１のドレイン１２に接続され、ドレイン２２はバイアス端子４に接続されている。出力端子５とゲート２０，２１およびソース２３との間、バイアス端子４とドレイン２２との間は、金配線によって接続されている。 The gate 10 of the in-plane double gate transistor 1 is connected to the input terminal 3, the drain 12 is connected to the output terminal 5, and the gate 11 and the source 13 are connected to the ground terminal 6. The input terminal 3 and the gate 10 and the ground terminal 6 and the gate 11 and the source 13 are connected by gold wiring.
The gates 20 and 21 and the source 23 of the self-bias type in-plane transistor 2 are connected to the output terminal 5 and the drain 12 of the in-plane double gate transistor 1, and the drain 22 is connected to the bias terminal 4. The output terminal 5 is connected to the gates 20 and 21 and the source 23, and the bias terminal 4 and the drain 22 are connected by a gold wiring.

インプレーンダブルゲートトランジスター１は、図１２、図１３に示したインプレーンダブルゲートトランジスターにおいて、ゲート１１（図１２、図１３のゲート５０３）とソース１３（図１２、図１３のソース５０６）とを隔てていたエッチング溝を無くし、ゲート１１とソース１３とを短絡したものである。その他の構成は、図１２、図１３に示したインプレーンダブルゲートトランジスターと同様である。 The in-plane double gate transistor 1 includes the gate 11 (the gate 503 in FIGS. 12 and 13) and the source 13 (the source 506 in FIGS. 12 and 13) in the in-plane double gate transistor shown in FIGS. The etching groove which has been separated is eliminated, and the gate 11 and the source 13 are short-circuited. Other configurations are the same as those of the in-plane double gate transistor shown in FIGS.

図３は自己バイアス型インプレーントランジスター２を上から見た平面図である。この自己バイアス型インプレーントランジスター２を図３のＩ−Ｉ線で切断した断面は図１３と同様の状態になるので、断面の記載は省略する。図３における２４はエッチング溝、２５はチャネルである。チャネル２５の一端はドレイン２２と接続されている。一方、ゲート２０，２１とチャネル２５とはエッチング溝２４によって隔てられておらず、チャネル２５の他端がそのままゲート２０，２１およびソース２３と接続される構造となっている。エッチング溝２４の幅Ｗ３は４０ｎｍ、エッチング溝２４の深さは３３ｎｍである。また、図３におけるＷ４はチャネル２５の幅を表し、Ｌ２はチャネル２５の長さを表す。なお、インプレーンダブルゲートトランジスター１のチャネル幅とチャネル長、および自己バイアス型インプレーントランジスター２のチャネル幅とチャネル長を、所望の回路動作に応じて設定する必要があるが、この設定の詳細については後述する。 FIG. 3 is a plan view of the self-biased in-plane transistor 2 as viewed from above. Since the cross section of the self-bias type in-plane transistor 2 taken along the line II in FIG. 3 is the same as that in FIG. 13, the description of the cross section is omitted. In FIG. 3, 24 is an etching groove, and 25 is a channel. One end of the channel 25 is connected to the drain 22. On the other hand, the gates 20 and 21 and the channel 25 are not separated by the etching groove 24, and the other end of the channel 25 is connected to the gates 20 and 21 and the source 23 as they are. The width W3 of the etching groove 24 is 40 nm, and the depth of the etching groove 24 is 33 nm. 3 represents the width of the channel 25, and L2 represents the length of the channel 25. It is necessary to set the channel width and channel length of the in-plane double gate transistor 1 and the channel width and channel length of the self-biased in-plane transistor 2 according to the desired circuit operation. Will be described later.

本実施の形態では、同一の半導体ウエハ構造にインプレーンダブルゲートトランジスター１と自己バイアス型インプレーントランジスター２とを作製し、活性領域（図１１、図１３の伝導層４０８）をインプレーンダブルゲートトランジスター１と自己バイアス型インプレーントランジスター２とで共有するようにしている。エッチング溝以外の部分には伝導層があるので、トランジスター間を配線で接続する必要がない。その結果、インプレーンダブルゲートトランジスター１のドレイン１２と自己バイアス型インプレーントランジスター２のゲート２０，２１およびソース２３とは、配線を用いることなく直接接続されている。この接続は、インプレーンダブルゲートトランジスター１のドレイン１２、ソース１３、ゲート１０，１１と自己バイアス型インプレーントランジスター２のドレイン２２、ソース２３、ゲート２０，２１が全て同じ層に形成されているため可能となる。 In this embodiment, an in-plane double gate transistor 1 and a self-biased in-plane transistor 2 are fabricated on the same semiconductor wafer structure, and an active region (the conductive layer 408 in FIGS. 11 and 13) is formed as an in-plane double gate transistor. 1 and the self-biased in-plane transistor 2 are shared. Since there is a conductive layer in a portion other than the etching groove, it is not necessary to connect the transistors by wiring. As a result, the drain 12 of the in-plane double gate transistor 1 and the gates 20 and 21 and the source 23 of the self-biased in-plane transistor 2 are directly connected without using wiring. This connection is made because the drain 12, source 13, and gates 10 and 11 of the in-plane double gate transistor 1 and the drain 22, source 23, and gates 20 and 21 of the self-biased in-plane transistor 2 are all formed in the same layer. It becomes possible.

バイアス端子４に印加されるバイアス電圧Ｖ_DDは１Ｖであり、グランド端子６の電圧は０Ｖである。入力端子３に入力電圧Ｖ_Inとして１Ｖを印加すると、インプレーンダブルゲートトランジスター１のチャネルがＯＮ状態となり、チャネルが低抵抗化するため、インプレーンダブルゲートトランジスター１のドレイン１２の電圧が低下する。このドレイン電圧が自己バイアス型インプレーントランジスター２の２つのゲート２０，２１に入力されるため、自己バイアス型インプレーントランジスター２のチャネルがＯＦＦ状態となり、チャネルが高抵抗化する。その結果、出力端子５の電圧Ｖ_outは０Ｖに近いＬｏｗレベルとなる。 The bias voltage V _DD applied to the bias terminal 4 is 1V, and the voltage of the ground terminal 6 is 0V. When 1 V is applied to the input terminal 3 as the input voltage V _In , the channel of the in-plane double gate transistor 1 is turned on and the resistance of the channel is lowered, so that the voltage of the drain 12 of the in-plane double gate transistor 1 is lowered. Since this drain voltage is input to the two gates 20 and 21 of the self-biased in-plane transistor 2, the channel of the self-biased in-plane transistor 2 is turned off, and the channel becomes highly resistive. As a result, the voltage _Vout of the output terminal 5 becomes a low level close to 0V.

一方、入力端子３に入力電圧Ｖ_Inとして０Ｖを印加すると、インプレーンダブルゲートトランジスター１のチャネルがＯＦＦ状態となり、チャネルが高抵抗化するため、インプレーンダブルゲートトランジスター１のドレイン１２の電圧が上昇する。このドレイン電圧が自己バイアス型インプレーントランジスター２の２つのゲート２０，２１に入力されるため、自己バイアス型インプレーントランジスター２のチャネルがＯＮ状態となり、チャネルが低抵抗化する。その結果、出力端子５の電圧Ｖ_outは１Ｖに近いＨｉｇｈレベルに上昇する。このように、図１、図２に示した回路はＮＯＴ回路（インバータ）として動作する。 On the other hand, when 0 V is applied to the input terminal 3 as the input voltage V _In , the channel of the in-plane double gate transistor 1 is turned off and the resistance of the channel increases, so the voltage of the drain 12 of the in-plane double gate transistor 1 increases. To do. Since this drain voltage is input to the two gates 20 and 21 of the self-biased in-plane transistor 2, the channel of the self-biased in-plane transistor 2 is turned on, and the resistance of the channel is reduced. As a result, the voltage _{Vout at} the output terminal 5 rises to a high level close to 1V. As described above, the circuits shown in FIGS. 1 and 2 operate as NOT circuits (inverters).

本実施の形態では、出発材料として二次元に広がる薄い活性領域をもつ半導体積層構造を用いる。具体的な論理回路はこの半導体積層構造に極めて微細な溝を掘ることによって実現するため、素子間の接続は溝のパターン設計によって自由に実現することができる。このため、素子間の接続端子、配線等を著しく省略することができる。このように、本実施の形態では、論理回路の素子としてインプレーンダブルゲートトランジスター１と自己バイアス型インプレーントランジスター２とを用いることにより、ＣＭＯＳを用いる場合と比較して製造プロセスを単純化することができ、かつ素子間の配線を少なくすることができる。このため、本実施の形態では、回路の高集積化や製造プロセスの単純化、および製造コストの低減に大きく寄与することができる。 In this embodiment, a semiconductor stacked structure having a thin active region extending two-dimensionally is used as a starting material. Since a specific logic circuit is realized by digging extremely fine grooves in the semiconductor laminated structure, connection between elements can be freely realized by designing a groove pattern. For this reason, the connection terminals, wiring, etc. between elements can be omitted significantly. As described above, in this embodiment, by using the in-plane double gate transistor 1 and the self-biased in-plane transistor 2 as the elements of the logic circuit, the manufacturing process can be simplified as compared with the case of using the CMOS. And wiring between elements can be reduced. Therefore, this embodiment can greatly contribute to the high integration of circuits, the simplification of the manufacturing process, and the reduction of the manufacturing cost.

また、本実施の形態では、インプレーンダブルゲートトランジスター１と自己バイアス型インプレーントランジスター２とを直列に接続した構成とすることにより、図１５に示した論理回路をＮＯＴ回路として用いる場合と比較してＯＮ状態とＯＦＦ状態のコントラスト（Ｈｉｇｈ／Ｌｏｗ比）を十分に大きくとることができる。また、本実施の形態では、インプレーンダブルゲートトランジスター１のチャネルがＯＦＦ状態のときは自己バイアス型インプレーントランジスター２のチャネルがＯＮ状態となり、インプレーンダブルゲートトランジスター１のチャネルがＯＮ状態のときは自己バイアス型インプレーントランジスター２のチャネルがＯＦＦ状態となる。したがって、本実施の形態では、バイアス端子４からグランドに向かう電流はほぼなくなるので、図１５に示した論理回路と比較して消費電力を低減することができる。 In the present embodiment, the in-plane double gate transistor 1 and the self-biased in-plane transistor 2 are connected in series, so that the logic circuit shown in FIG. 15 is used as a NOT circuit. Thus, the contrast (High / Low ratio) between the ON state and the OFF state can be made sufficiently large. In the present embodiment, when the channel of the in-plane double gate transistor 1 is in the OFF state, the channel of the self-bias type in-plane transistor 2 is in the ON state, and when the channel of the in-plane double gate transistor 1 is in the ON state. The channel of the self-biased in-plane transistor 2 is turned off. Therefore, in the present embodiment, almost no current flows from the bias terminal 4 to the ground, so that power consumption can be reduced as compared with the logic circuit shown in FIG.

さらに、本実施の形態では、入力端子３、出力端子５、バイアス端子４、グランド端子６以外の配線を必要としない。したがって、本実施の形態では、回路の設計、製造が容易となり、設計、製造にかかるコストを低減することができる。 Further, in the present embodiment, wiring other than the input terminal 3, the output terminal 5, the bias terminal 4, and the ground terminal 6 is not required. Therefore, in this embodiment, the design and manufacture of the circuit is facilitated, and the cost for the design and manufacture can be reduced.

次に、以上のＮＯＴ回路を用いた本実施の形態のフリップフロップ回路について説明する。図４は本発明の実施の形態に係るフリップフロップ回路の構成を示す回路図、図５はこのフリップフロップ回路を上から撮影した写真である。本実施の形態のフリップフロップ回路は、インプレーンダブルゲートトランジスター１ａと自己バイアス型インプレーントランジスター２ａとからなる１段目のＮＯＴ回路と、インプレーンダブルゲートトランジスター１ｂと自己バイアス型インプレーントランジスター２ｂとからなる２段目のＮＯＴ回路とによって構成されている。図４、図５における３は１段目のＮＯＴ回路の入力端子、４はバイアス（Ｖ_DD）端子、５は２段目のＮＯＴ回路の出力端子、６はグランド端子（低ポテンシャル端子）、７は１段目のＮＯＴ回路の出力端子および２段目のＮＯＴ回路の入力端子、１６はエッチング溝、１７は半導体回路製作後に回路部分を半導体ウエハから分離するために形成される素子分離溝である。 Next, the flip-flop circuit of this embodiment using the above NOT circuit will be described. FIG. 4 is a circuit diagram showing the configuration of the flip-flop circuit according to the embodiment of the present invention, and FIG. 5 is a photograph of the flip-flop circuit taken from above. The flip-flop circuit according to the present embodiment includes a first-stage NOT circuit including an in-plane double gate transistor 1a and a self-biased in-plane transistor 2a, an in-plane double-gate transistor 1b, and a self-biased in-plane transistor 2b. And a second-stage NOT circuit. 4 and 5, 3 is an input terminal of the first-stage NOT circuit, 4 is a bias (V _DD ) terminal, 5 is an output terminal of the second-stage NOT circuit, 6 is a ground terminal (low potential terminal), 7 Is an output terminal of the first-stage NOT circuit and an input terminal of the second-stage NOT circuit, 16 is an etching groove, and 17 is an element isolation groove formed to separate the circuit portion from the semiconductor wafer after the semiconductor circuit is manufactured. .

このように、図４、図５に示した回路では、１段目のＮＯＴ回路の出力端子と２段目のＮＯＴ回路の入力端子とを接続することにより、２個のＮＯＴ回路を縦続接続している。インプレーンダブルゲートトランジスター１ａ，１ｂの構造はインプレーンダブルゲートトランジスター１と同様であり、自己バイアス型インプレーントランジスター２ａ，２ｂの構造は自己バイアス型インプレーントランジスター２と同様である。 In this way, in the circuits shown in FIGS. 4 and 5, two NOT circuits are connected in cascade by connecting the output terminal of the first-stage NOT circuit and the input terminal of the second-stage NOT circuit. ing. The structure of the in-plane double gate transistors 1 a and 1 b is the same as that of the in-plane double gate transistor 1, and the structure of the self-biased in-plane transistors 2 a and 2 b is the same as that of the self-biased in-plane transistor 2.

インプレーンダブルゲートトランジスター１ａのゲート１０ａは入力端子３に接続され、ドレイン１２ａは出力端子および入力端子７に接続され、ゲート１１ａおよびソース１３ａはグランド端子６に接続されている。入力端子３とゲート１０ａとの間、グランド端子６とゲート１１ａおよびソース１３ａとの間は、金配線によって接続されている。
自己バイアス型インプレーントランジスター２ａのゲート２０ａ，２１ａおよびソース２３ａはインプレーンダブルゲートトランジスター１ａのドレイン１２ａに接続され、ドレイン２２ａはバイアス端子４に接続されている。バイアス端子４とドレイン２２ａとの間は、金配線によって接続されている。 The gate 10 a of the in-plane double gate transistor 1 a is connected to the input terminal 3, the drain 12 a is connected to the output terminal and the input terminal 7, and the gate 11 a and the source 13 a are connected to the ground terminal 6. The input terminal 3 and the gate 10a, and the ground terminal 6, and the gate 11a and the source 13a are connected by a gold wiring.
The gates 20a and 21a and the source 23a of the self-bias type in-plane transistor 2a are connected to the drain 12a of the in-plane double gate transistor 1a, and the drain 22a is connected to the bias terminal 4. The bias terminal 4 and the drain 22a are connected by a gold wiring.

インプレーンダブルゲートトランジスター１ｂのゲート１０ｂは出力端子および入力端子７に接続され、ドレイン１２ｂは出力端子５に接続され、ゲート１１ｂおよびソース１３ｂはグランド端子６に接続されている。
自己バイアス型インプレーントランジスター２ｂのゲート２０ｂ，２１ｂおよびソース２３ｂは出力端子５およびインプレーンダブルゲートトランジスター１ｂのドレイン１２ｂに接続され、ドレイン２２ｂはバイアス端子４に接続されている。出力端子５とゲート２０ｂ，２１ｂおよびソース２３ｂとの間は、金配線によって接続されている。 The gate 10 b of the in-plane double gate transistor 1 b is connected to the output terminal and the input terminal 7, the drain 12 b is connected to the output terminal 5, and the gate 11 b and the source 13 b are connected to the ground terminal 6.
The gates 20b and 21b and the source 23b of the self-bias type in-plane transistor 2b are connected to the output terminal 5 and the drain 12b of the in-plane double gate transistor 1b, and the drain 22b is connected to the bias terminal 4. The output terminal 5 is connected to the gates 20b and 21b and the source 23b by a gold wiring.

さらに、図１、図２に示したＮＯＴ回路の場合と同様に、同一の半導体ウエハ構造にインプレーンダブルゲートトランジスター１ａ，１ｂと自己バイアス型インプレーントランジスター２ａ，２ｂとを作製し、活性領域（図１１、図１３の伝導層４０８）をインプレーンダブルゲートトランジスター１ａ，１ｂと自己バイアス型インプレーントランジスター２ａ，２ｂとで共有するようにしている。 Further, as in the case of the NOT circuit shown in FIGS. 1 and 2, in-plane double gate transistors 1a and 1b and self-biased in-plane transistors 2a and 2b are formed on the same semiconductor wafer structure, and active regions ( The conductive layer 408) of FIGS. 11 and 13 is shared by the in-plane double gate transistors 1a and 1b and the self-biased in-plane transistors 2a and 2b.

図４、図５に示した回路の出力端子５を入力端子３に接続することでフリップフロップ回路として動作する。入力端子３に真理値１が入力された場合、インプレーンダブルゲートトランジスター１ａと自己バイアス型インプレーントランジスター２ａで構成される１段目のＮＯＴ回路の出力端子７からは真理値０が出力される。この真理値０がインプレーンダブルゲートトランジスター１ｂと自己バイアス型インプレーントランジスター２ｂで構成される２段目のＮＯＴ回路に入力されると、出力端子５からは真理値１が出力される。そして、出力端子５から出力された真理値１を入力端子３に返すと、入力端子３の真理値と出力端子５の真理値とが同じ１であるため、このループにおいて真理値１の値が保持される。同時に、１段目のＮＯＴ回路の出力端子７においては真理値０の値が保持される。 The output terminal 5 of the circuit shown in FIGS. 4 and 5 is connected to the input terminal 3 to operate as a flip-flop circuit. When the truth value 1 is inputted to the input terminal 3, the truth value 0 is outputted from the output terminal 7 of the first-stage NOT circuit composed of the in-plane double gate transistor 1a and the self-biased in-plane transistor 2a. . When the truth value 0 is input to the second-stage NOT circuit composed of the in-plane double gate transistor 1b and the self-biased in-plane transistor 2b, the truth value 1 is output from the output terminal 5. When the truth value 1 output from the output terminal 5 is returned to the input terminal 3, since the truth value of the input terminal 3 and the truth value of the output terminal 5 are the same 1, the value of the truth value 1 in this loop is Retained. At the same time, the truth value 0 is held at the output terminal 7 of the first-stage NOT circuit.

一方、入力端子３に真理値が０が入力された場合、１段目のＮＯＴ回路の出力端子７からは真理値１が出力され、２段目のＮＯＴ回路の出力端子５からは真理値０が出力される。そのため、出力端子５から出力された真理値０を入力端子３に返すと、入力端子３の真理値と出力端子５の真理値とが同じ０であるため、真理値０の値が保持される。同時に、１段目のＮＯＴ回路の出力端子７においては真理値１の値が保持される。こうして、図４、図５に示した回路はフリップフロップ回路として動作する。 On the other hand, when the truth value 0 is input to the input terminal 3, the truth value 1 is output from the output terminal 7 of the first-stage NOT circuit, and the truth value 0 is output from the output terminal 5 of the second-stage NOT circuit. Is output. Therefore, when the truth value 0 output from the output terminal 5 is returned to the input terminal 3, since the truth value of the input terminal 3 and the truth value of the output terminal 5 are the same 0, the value of the truth value 0 is held. . At the same time, the truth value 1 is held at the output terminal 7 of the first-stage NOT circuit. Thus, the circuits shown in FIGS. 4 and 5 operate as flip-flop circuits.

本実施の形態では、図１、図２で説明したＮＯＴ回路を用いてフリップフロップ回路を構成することにより、図１５に示した論理回路をＮＯＴ回路として用いてフリップフロップ回路を構成する場合と比較して、ＯＮ状態とＯＦＦ状態のコントラスト（Ｈｉｇｈ／Ｌｏｗ比）を十分に大きくとることができ、かつ消費電力を低減することができる。 In this embodiment, the flip-flop circuit is configured using the NOT circuit described with reference to FIGS. 1 and 2, so that the logic circuit shown in FIG. 15 is used as the NOT circuit and compared with the case where the flip-flop circuit is configured. Thus, the contrast (High / Low ratio) between the ON state and the OFF state can be sufficiently increased, and the power consumption can be reduced.

また、本実施の形態では、インプレーンダブルゲートトランジスター１ａのドレイン１２ａと自己バイアス型インプレーントランジスター２ａのゲート２０ａ，２１ａおよびソース２３ａとの間、インプレーンダブルゲートトランジスター１ｂのドレイン１２ｂと自己バイアス型インプレーントランジスター２ｂのゲート２０ｂ，２１ｂおよびソース２３ｂとの間を、配線を用いることなく直接接続している。さらに、１段目のＮＯＴ回路の出力端子（ドレイン１２ａ、ゲート２０ａ，２１ａおよびソース２３ａ）と２段目のＮＯＴ回路の入力端子（ゲート１０ｂ）との間を、配線を用いることなく直接接続している。加えて、インプレーンダブルゲートトランジスター１ａのゲート１１ａおよびソース１３ａとインプレーンダブルゲートトランジスター１ｂのゲート１１ｂおよびソース１３ｂとの間、自己バイアス型インプレーントランジスター２ａのドレイン２２ａと自己バイアス型インプレーントランジスター２ｂのドレイン２２ｂとの間を、配線を用いることなく直接接続している。 In this embodiment, the self-bias type is formed between the drain 12a of the in-plane double gate transistor 1a and the gates 20a and 21a and the source 23a of the self-bias type in-plane transistor 2a, and the drain 12b of the in-plane double gate transistor 1b. The gates 20b and 21b and the source 23b of the in-plane transistor 2b are directly connected without using wiring. Further, the output terminal (drain 12a, gates 20a, 21a and source 23a) of the first stage NOT circuit and the input terminal (gate 10b) of the second stage NOT circuit are directly connected without using a wiring. ing. In addition, between the gate 11a and source 13a of the in-plane double-gate transistor 1a and the gate 11b and source 13b of the in-plane double-gate transistor 1b, the drain 22a of the self-biased in-plane transistor 2a and the self-biased in-plane transistor 2b The drain 22b is directly connected without using a wiring.

これらの接続は、インプレーンダブルゲートトランジスター１ａ，１ｂのドレイン１２ａ，１２ｂ、ソース１３ａ，１３ｂ、ゲート１０ａ，１０ｂ，１１ａ，１１ｂと自己バイアス型インプレーントランジスター２ａ，２ｂのドレイン２２ａ，２２ｂ、ソース２３ａ，２３ｂ、ゲート２０ａ，２０ｂ，２１ａ，２１ｂが全て同じ層に形成されているため可能となる。本実施の形態では、入力端子３、バイアス端子４、出力端子５、グランド端子６以外の配線を必要としない。本実施の形態では、配線および端子を削減することができ、回路の設計、製造が容易となるので、設計、製造にかかるコストを低減することができる。 These connections include the drains 12a and 12b, the sources 13a and 13b of the in-plane double gate transistors 1a and 1b, the gates 10a, 10b, 11a and 11b, the drains 22a and 22b of the self-biased in-plane transistors 2a and 2b, and the source 23a. , 23b and the gates 20a, 20b, 21a, 21b are all formed in the same layer. In the present embodiment, wiring other than the input terminal 3, the bias terminal 4, the output terminal 5, and the ground terminal 6 is not required. In this embodiment mode, wiring and terminals can be reduced, and circuit design and manufacture can be facilitated, so that design and manufacturing costs can be reduced.

［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図６は本発明の第２の実施の形態に係るリングオシレータ回路の構成を示す回路図、図７はこのリングオシレータ回路を上から撮影した写真である。本実施の形態は、図１、図２で説明したＮＯＴ回路を用いてリングオシレータ回路を構成したものである。 [Second Embodiment]
Next, a second embodiment of the present invention will be described. FIG. 6 is a circuit diagram showing a configuration of a ring oscillator circuit according to the second embodiment of the present invention, and FIG. 7 is a photograph taken from above of the ring oscillator circuit. In the present embodiment, a ring oscillator circuit is configured using the NOT circuit described with reference to FIGS.

リングオシレータ回路は、インプレーンダブルゲートトランジスター１ａと自己バイアス型インプレーントランジスター２ａとからなる１段目のＮＯＴ回路と、インプレーンダブルゲートトランジスター１ｂと自己バイアス型インプレーントランジスター２ｂとからなる２段目のＮＯＴ回路と、インプレーンダブルゲートトランジスター１ｃと自己バイアス型インプレーントランジスター２ｃとからなる３段目のＮＯＴ回路とによって構成されている。図６、図７における３は１段目のＮＯＴ回路の入力端子、４はバイアス（Ｖ_DD）端子、５は３段目のＮＯＴ回路の出力端子、６はグランド端子（低ポテンシャル端子）、７は１段目のＮＯＴ回路の出力端子および２段目のＮＯＴ回路の入力端子、８は２段目のＮＯＴ回路の出力端子および３段目のＮＯＴ回路の入力端子、１６はエッチング溝、１７は半導体回路製作後に回路部分を半導体ウエハから分離するために形成される素子分離溝である。 The ring oscillator circuit includes a first-stage NOT circuit composed of an in-plane double-gate transistor 1a and a self-biased in-plane transistor 2a, and a second-stage composed of an in-plane double-gate transistor 1b and a self-biased in-plane transistor 2b. And a third-stage NOT circuit composed of an in-plane double gate transistor 1c and a self-biased in-plane transistor 2c. 6 and 7, reference numeral 3 denotes an input terminal of the first stage NOT circuit, 4 denotes a bias (V _DD ) terminal, 5 denotes an output terminal of the third stage NOT circuit, 6 denotes a ground terminal (low potential terminal), 7 Is the output terminal of the first stage NOT circuit and the input terminal of the second stage NOT circuit, 8 is the output terminal of the second stage NOT circuit and the input terminal of the third stage NOT circuit, 16 is the etching groove, 17 is It is an element isolation groove formed for separating a circuit portion from a semiconductor wafer after manufacturing a semiconductor circuit.

このように、図６、図７に示した回路では、１段目のＮＯＴ回路の出力端子と２段目のＮＯＴ回路の入力端子とを接続すると共に、２段目のＮＯＴ回路の出力端子と３段目のＮＯＴ回路の入力端子とを接続することにより、３個のＮＯＴ回路を縦続接続している。インプレーンダブルゲートトランジスター１ａ，１ｂ，１ｃの構造はインプレーンダブルゲートトランジスター１と同様であり、自己バイアス型インプレーントランジスター２ａ，２ｂ，２ｃの構造は自己バイアス型インプレーントランジスター２と同様である。 In this way, in the circuits shown in FIGS. 6 and 7, the output terminal of the first-stage NOT circuit and the input terminal of the second-stage NOT circuit are connected and the output terminal of the second-stage NOT circuit is connected to the output terminal of the second-stage NOT circuit. By connecting the input terminals of the third-stage NOT circuit, three NOT circuits are connected in cascade. The structure of the in-plane double gate transistors 1a, 1b, and 1c is the same as that of the in-plane double gate transistor 1. The structure of the self-biased in-plane transistors 2a, 2b, and 2c is the same as that of the self-biased in-plane transistor 2.

インプレーンダブルゲートトランジスター１ｂのゲート１０ｂは出力端子および入力端子７に接続され、ドレイン１２ｂは出力端子および入力端子８に接続され、ゲート１１ｂおよびソース１３ｂはグランド端子６に接続されている。
自己バイアス型インプレーントランジスター２ｂのゲート２０ｂ，２１ｂおよびソース２３ｂはインプレーンダブルゲートトランジスター１ｂのドレイン１２ｂに接続され、ドレイン２２ｂはバイアス端子４に接続されている。 The gate 10 b of the in-plane double gate transistor 1 b is connected to the output terminal and the input terminal 7, the drain 12 b is connected to the output terminal and the input terminal 8, and the gate 11 b and the source 13 b are connected to the ground terminal 6.
The gates 20b and 21b and the source 23b of the self-bias type in-plane transistor 2b are connected to the drain 12b of the in-plane double gate transistor 1b, and the drain 22b is connected to the bias terminal 4.

インプレーンダブルゲートトランジスター１ｃのゲート１０ｃは出力端子および入力端子８に接続され、ドレイン１２ｃは出力端子５に接続され、ゲート１１ｃおよびソース１３ｃはグランド端子６に接続されている。
自己バイアス型インプレーントランジスター２ｃのゲート２０ｃ，２１ｃおよびソース２３ｃは出力端子５およびインプレーンダブルゲートトランジスター１ｃのドレイン１２ｃに接続され、ドレイン２２ｃはバイアス端子４に接続されている。出力端子５とゲート２０ｃ，２１ｃおよびソース２３ｃとの間は、金配線によって接続されている。 The gate 10c of the in-plane double gate transistor 1c is connected to the output terminal and the input terminal 8, the drain 12c is connected to the output terminal 5, and the gate 11c and the source 13c are connected to the ground terminal 6.
The gates 20c and 21c and the source 23c of the self-bias type in-plane transistor 2c are connected to the output terminal 5 and the drain 12c of the in-plane double gate transistor 1c, and the drain 22c is connected to the bias terminal 4. The output terminal 5 and the gates 20c and 21c and the source 23c are connected by a gold wiring.

さらに、図１、図２に示したＮＯＴ回路の場合と同様に、同一の半導体ウエハ構造にインプレーンダブルゲートトランジスター１ａ，１ｂ，１ｃと自己バイアス型インプレーントランジスター２ａ，２ｂ，２ｃとを作製し、活性領域（図１１、図１３の伝導層４０８）をインプレーンダブルゲートトランジスター１ａ，１ｂ，１ｃと自己バイアス型インプレーントランジスター２ａ，２ｂ，２ｃとで共有するようにしている。 Further, in the same manner as in the NOT circuit shown in FIGS. 1 and 2, in-plane double gate transistors 1a, 1b, and 1c and self-bias type in-plane transistors 2a, 2b, and 2c are fabricated on the same semiconductor wafer structure. The active region (conductive layer 408 in FIGS. 11 and 13) is shared by the in-plane double gate transistors 1a, 1b, and 1c and the self-biased in-plane transistors 2a, 2b, and 2c.

図６、図７に示した回路の出力端子５を入力端子３に接続することでリングオシレータ回路として動作する。入力端子３に真理値１が入力された場合、インプレーンダブルゲートトランジスター１ａと自己バイアス型インプレーントランジスター２ａで構成される１段目のＮＯＴ回路の出力端子７からは真理値０が出力される。この真理値０がインプレーンダブルゲートトランジスター１ｂと自己バイアス型インプレーントランジスター２ｂで構成される２段目のＮＯＴ回路に入力されると、２段目のＮＯＴ回路の出力端子８からは真理値１が出力される。この真理値１がインプレーンダブルゲートトランジスター１ｃと自己バイアス型インプレーントランジスター２ｃで構成される３段目のＮＯＴ回路に入力されると、３段目のＮＯＴ回路の出力端子５からは真理値０が出力される。そして、出力端子５から出力された真理値０を入力端子３に返すと、入力端子３の元の真理値が１であったのに対し、出力端子５の真理値が０であるため、真理値が図６、図７の回路全体を一周するごとに各ＮＯＴ回路の出力端子の真理値は反転を繰り返すこととなる。こうして、発振動作が実現され、図６、図７の回路はリングオシレータ回路として動作する。 By connecting the output terminal 5 of the circuit shown in FIGS. 6 and 7 to the input terminal 3, the circuit operates as a ring oscillator circuit. When the truth value 1 is inputted to the input terminal 3, the truth value 0 is outputted from the output terminal 7 of the first-stage NOT circuit composed of the in-plane double gate transistor 1a and the self-biased in-plane transistor 2a. . When this truth value 0 is input to the second-stage NOT circuit composed of the in-plane double gate transistor 1b and the self-biased in-plane transistor 2b, the truth value 1 is output from the output terminal 8 of the second-stage NOT circuit. Is output. When this truth value 1 is input to the third-stage NOT circuit composed of the in-plane double gate transistor 1c and the self-biased in-plane transistor 2c, the truth value 0 is output from the output terminal 5 of the third-stage NOT circuit. Is output. When the truth value 0 output from the output terminal 5 is returned to the input terminal 3, the truth value of the output terminal 5 is 0 while the truth value of the output terminal 5 is 0. Each time the value goes around the entire circuit of FIGS. 6 and 7, the truth value of the output terminal of each NOT circuit is repeatedly inverted. Thus, the oscillation operation is realized, and the circuits of FIGS. 6 and 7 operate as a ring oscillator circuit.

本実施の形態では、図１、図２で説明したＮＯＴ回路を用いてリングオシレータ回路を構成することにより、図１５に示した論理回路をＮＯＴ回路として用いてリングオシレータ回路を構成する場合と比較して、ＯＮ状態とＯＦＦ状態のコントラスト（Ｈｉｇｈ／Ｌｏｗ比）を十分に大きくとることができ、かつ消費電力を低減することができる。 In the present embodiment, the ring oscillator circuit is configured using the NOT circuit described in FIGS. 1 and 2, and compared with the case where the ring oscillator circuit is configured using the logic circuit illustrated in FIG. 15 as the NOT circuit. Thus, the contrast (High / Low ratio) between the ON state and the OFF state can be sufficiently increased, and the power consumption can be reduced.

また、本実施の形態では、インプレーンダブルゲートトランジスター１ａのドレイン１２ａと自己バイアス型インプレーントランジスター２ａのゲート２０ａ，２１ａおよびソース２３ａとの間、インプレーンダブルゲートトランジスター１ｂのドレイン１２ｂと自己バイアス型インプレーントランジスター２ｂのゲート２０ｂ，２１ｂおよびソース２３ｂとの間、インプレーンダブルゲートトランジスター１ｃのドレイン１２ｃと自己バイアス型インプレーントランジスター２ｃのゲート２０ｃ，２１ｃおよびソース２３ｃとの間を、配線を用いることなく直接接続している。さらに、１段目のＮＯＴ回路の出力端子（ドレイン１２ａ、ゲート２０ａ，２１ａおよびソース２３ａ）と２段目のＮＯＴ回路の入力端子（ゲート１０ｂ）との間、２段目のＮＯＴ回路の出力端子（ドレイン１２ｂ、ゲート２０ｂ，２１ｂおよびソース２３ｂ）と３段目のＮＯＴ回路の入力端子（ゲート１０ｃ）との間を、配線を用いることなく直接接続している。加えて、インプレーンダブルゲートトランジスター１ａのゲート１１ａおよびソース１３ａとインプレーンダブルゲートトランジスター１ｂのゲート１１ｂおよびソース１３ｂとの間、インプレーンダブルゲートトランジスター１ｂのゲート１１ｂおよびソース１３ｂとインプレーンダブルゲートトランジスター１ｃのゲート１１ｃおよびソース１３ｃとの間、自己バイアス型インプレーントランジスター２ａのドレイン２２ａと自己バイアス型インプレーントランジスター２ｂのドレイン２２ｂとの間、自己バイアス型インプレーントランジスター２ｂのドレイン２２ｂと自己バイアス型インプレーントランジスター２ｃのドレイン２２ｃとの間を、配線を用いることなく直接接続している。 In this embodiment, the self-bias type is formed between the drain 12a of the in-plane double gate transistor 1a and the gates 20a and 21a and the source 23a of the self-bias type in-plane transistor 2a, and the drain 12b of the in-plane double gate transistor 1b. Wiring is used between the gates 20b and 21b and the source 23b of the in-plane transistor 2b, and between the drain 12c of the in-plane double gate transistor 1c and the gates 20c and 21c and the source 23c of the self-biased in-plane transistor 2c. There is no direct connection. Further, between the output terminal (drain 12a, gates 20a, 21a and source 23a) of the first stage NOT circuit and the input terminal (gate 10b) of the second stage NOT circuit, the output terminal of the second stage NOT circuit. The (drain 12b, gates 20b and 21b and source 23b) and the input terminal (gate 10c) of the third-stage NOT circuit are directly connected without using a wiring. In addition, between the gate 11a and source 13a of the in-plane double gate transistor 1a and the gate 11b and source 13b of the in-plane double gate transistor 1b, the gate 11b and source 13b of the in-plane double gate transistor 1b and the in-plane double gate transistor 1c between the gate 11c and the source 13c, between the drain 22a of the self-biased in-plane transistor 2a and the drain 22b of the self-biased in-plane transistor 2b, and between the drain 22b of the self-biased in-plane transistor 2b and the self-biased type. The in-plane transistor 2c is directly connected to the drain 22c without using wiring.

これらの接続は、インプレーンダブルゲートトランジスター１ａ，１ｂ，１ｃのドレイン１２ａ，１２ｂ，１２ｃ、ソース１３ａ，１３ｂ，１３ｃ、ゲート１０ａ，１０ｂ，１０ｃ，１１ａ，１１ｂ，１１ｃと自己バイアス型インプレーントランジスター２ａ，２ｂ２ｃのドレイン２２ａ，２２ｂ，２２ｃ、ソース２３ａ，２３ｂ，２３ｃ、ゲート２０ａ，２０ｂ，２０ｃ，２１ａ，２１ｂ，２１ｃが全て同じ層に形成されているため可能となる。以上のように、本実施の形態では、入力端子３、バイアス端子４、出力端子５、グランド端子６以外の配線を必要としない。本実施の形態では、配線および端子を削減することができ、回路の設計、製造が容易となるので、設計、製造にかかるコストを低減することができる。ＮＯＴ回路の段数を増やせば増やすほど、ＮＯＴ回路の段数が同じリングオシレータ回路を図８や図１５の回路を用いて構成した場合に比べて、コスト低減効果が大きくなる。 These connections include the drains 12a, 12b, 12c of the in-plane double gate transistors 1a, 1b, 1c, the sources 13a, 13b, 13c, the gates 10a, 10b, 10c, 11a, 11b, 11c and the self-biased in-plane transistor 2a. This is possible because the drains 22a, 22b and 22c, the sources 23a, 23b and 23c, and the gates 20a, 20b, 20c, 21a, 21b and 21c are all formed in the same layer. As described above, in this embodiment, wiring other than the input terminal 3, the bias terminal 4, the output terminal 5, and the ground terminal 6 is not required. In this embodiment mode, wiring and terminals can be reduced, and circuit design and manufacture can be facilitated, so that design and manufacturing costs can be reduced. As the number of NOT circuit stages is increased, the cost reduction effect becomes larger as compared with the case where a ring oscillator circuit having the same number of NOT circuit stages is configured using the circuits of FIGS.

なお、第１、第２の実施の形態では、フリップフロップ回路とリングオシレータ回路の製作について示したが、ＮＯＴ回路の組み合わせや配置、構造の制御により、特性の制御やさらに複雑な回路構成にも対応可能である。 In the first and second embodiments, the production of the flip-flop circuit and the ring oscillator circuit has been described. However, by controlling the combination, arrangement, and structure of the NOT circuit, the characteristics can be controlled and the circuit configuration can be further complicated. It is possible.

最後に、第１、第２の実施の形態において、インプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターとを直列に接続した論理回路をＮＯＴ回路として動作させる条件について説明する。この論理回路の動作は、入力信号が印加されるインプレーンダブルゲートトランジスター１，１ａ，１ｂ，１ｃと負荷として動作する自己バイアス型インプレーントランジスター２，２ａ，２ｂ，２ｃとのコンダクタンスの相対的な関係を考慮したうえで、適切な条件のチャネル長とチャネル幅を用いることで決定される。 Finally, in the first and second embodiments, conditions for operating a logic circuit in which an in-plane double gate transistor and a self-biased in-plane transistor are connected in series as a NOT circuit will be described. The operation of this logic circuit is based on the relative conductance between the in-plane double gate transistors 1, 1a, 1b, 1c to which the input signal is applied and the self-bias type in-plane transistors 2, 2a, 2b, 2c operating as loads. It is determined by using the channel length and channel width under appropriate conditions after considering the relationship.

論理回路をＮＯＴ回路として動作させる条件は、入力電圧が１Ｖのときに入力側のインプレーンダブルゲートトランジスターのコンダクタンスよりも負荷側の自己バイアス型インプレーントランジスターのコンダクタンスが低いことである。言い換えると、入力側のインプレーンダブルゲートトランジスターのチャネル長と負荷側の自己バイアス型インプレーントランジスターのチャネル長とが同じ場合、負荷側の自己バイアス型インプレーントランジスターのチャネル幅が入力側のインプレーンダブルゲートトランジスターのチャネル幅と同等かあるいは狭いことが条件となる。 The condition for operating the logic circuit as a NOT circuit is that when the input voltage is 1V, the conductance of the load-side self-biased in-plane transistor is lower than the conductance of the input-side in-plane double gate transistor. In other words, if the channel length of the input-side in-plane double gate transistor is the same as the channel length of the load-side self-biased in-plane transistor, the channel width of the load-side self-biased in-plane transistor is equal to the input side in-plane. The condition is that it is equal to or narrower than the channel width of the double gate transistor.

ここで、チャネル幅が同等でもよい理由は、１Ｖが入力されている場合、入力側のインプレーンダブルゲートトランジスターのコンダクタンスは０Ｖが入力されている時に比べて高くなっているため、負荷側の自己バイアス型インプレーントランジスターと入力側のインプレーンダブルゲートトランジスターでチャネル幅が同等でも、負荷側の自己バイアス型インプレーントランジスターの方が相対的にコンダクタンスが低くなるからである。なお、論理回路をＮＯＴ回路として動作させる条件は、チャネル幅の設定よりも、コンダクタンスに差を持たせることが重要である。 Here, the reason why the channel widths may be equal is that when 1V is input, the conductance of the in-plane double gate transistor on the input side is higher than that when 0V is input. This is because even if the channel width is equal between the bias-type in-plane transistor and the input-side in-plane double gate transistor, the load-side self-biased in-plane transistor has a relatively lower conductance. Note that the condition for operating the logic circuit as a NOT circuit is more important than the setting of the channel width.

本発明は、半導体回路に適用することができる。 The present invention can be applied to a semiconductor circuit.

１，１ａ，１ｂ，１ｃ…インプレーンダブルゲートトランジスター、２，２ａ，２ｂ，２ｃ…自己バイアス型インプレーントランジスター、３…入力端子、４…バイアス端子、５…出力端子、６…グランド端子、７，８…出力端子および入力端子、１０，１０ａ，１０ｂ，１０ｃ，１１，１１ａ，１１ｂ，１１ｃ，２０，２０ａ，２０ｂ，２０ｃ，２１，２１ａ，２１ｂ，２１ｃ…ゲート、１２，１２ａ，１２ｂ，１２ｃ，２２，２２ａ，２２ｂ，２２ｃ…ドレイン、１３，１３ａ，１３ｂ，１３ｃ，２３，２３ａ，２３ｂ，２３ｃ…ソース、１４，１６，２４…エッチング溝、１５，１７…素子分離溝。 DESCRIPTION OF SYMBOLS 1,1a, 1b, 1c ... In-plane double gate transistor, 2, 2a, 2b, 2c ... Self-bias type in-plane transistor, 3 ... Input terminal, 4 ... Bias terminal, 5 ... Output terminal, 6 ... Ground terminal, 7 , 8... Output terminal and input terminal 10, 10a, 10b, 10c, 11, 11a, 11b, 11c, 20, 20a, 20b, 20c, 21, 21a, 21b, 21c... Gate, 12, 12a, 12b, 12c , 22, 22a, 22b, 22c ... drain, 13, 13a, 13b, 13c, 23, 23a, 23b, 23c ... source, 14, 16, 24 ... etching groove, 15, 17 ... element isolation groove.

Claims

In a semiconductor circuit in which a plurality of NOT circuits are connected in cascade and the output terminal of the final stage NOT circuit and the input terminal of the initial stage NOT circuit are connected,
Each NOT circuit
Of the first and second gates, the second gate and the source are integrally formed, the first gate is connected to the input terminal of the NOT circuit, the drain is connected to the output terminal of the NOT circuit, and the second An in-plane double gate transistor whose gate and source are connected to the ground terminal;
Self-bias type in which first and second gates and sources are integrally formed, the first and second gates and sources are connected to the drain of the in-plane double gate transistor, and the drain is connected to a bias terminal. A semiconductor circuit comprising an in-plane transistor.

The semiconductor circuit according to claim 1,
The in-plane double gate transistor and the self-biased in-plane transistor of each NOT circuit are all formed in the same semiconductor stacked structure, and share a conductive layer embedded in the semiconductor stacked structure circuit.

The semiconductor circuit according to claim 1 or 2,
The dimensions of the in-plane double gate transistor and the self-biased in-plane transistor are set so that a difference occurs between the conductance of the in-plane double-gate transistor and the conductance of the self-biased in-plane transistor. Semiconductor circuit.

The semiconductor circuit according to any one of claims 1 to 3,
A semiconductor circuit comprising an even number of NOT circuits connected in cascade.

The semiconductor circuit according to any one of claims 1 to 3,
A semiconductor circuit comprising an odd number of NOT circuits connected in cascade.