JP2012178510A - Semiconductor circuit - Google Patents
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Abstract
Description
本発明は、二次元に広がる薄い活性領域(電気伝導領域)を有するインプレーンダブルゲートトランジスターを用いた半導体回路に係り、特に論理回路の基本要素の一つであるNOT回路を複数個縦続接続したフリップフロップ回路やリングオシレータ回路などの半導体回路に関するものである。 The present invention relates to a semiconductor circuit using an in-plane double gate transistor having a thin active region (electrically conductive region) extending in two dimensions, and in particular, a plurality of NOT circuits, which are one of basic elements of a logic circuit, are connected in cascade. The present invention relates to a semiconductor circuit such as a flip-flop circuit or a ring oscillator circuit.
半導体論理回路の基本要素の一つであるNOT(インバータ)回路を偶数個接続し、最終のNOT回路の出力を先頭のNOT回路の入力に返すループを形成することで、SRAMとして利用可能なフリップフロップ回路を実現することができる。また、NOT回路を奇数個接続し、最終のNOT回路の出力を先頭のNOT回路の入力に返すループを形成することで、発振器として利用可能なリングオシレータ回路を実現することができる。 A flip-flop that can be used as an SRAM by connecting an even number of NOT (inverter) circuits, one of the basic elements of a semiconductor logic circuit, and forming a loop that returns the output of the final NOT circuit to the input of the first NOT circuit. Can be realized. Further, a ring oscillator circuit that can be used as an oscillator can be realized by connecting an odd number of NOT circuits and forming a loop that returns the output of the final NOT circuit to the input of the first NOT circuit.
従来一般に用いられてきたNOT回路は、1個のCMOSによる構成、すなわちn−MOSトランジスターとp−MOSトランジスターの組み合わせによる構成で実現できる。NOT回路の構成例を図8に示す。NOT回路は、p−MOSトランジスター100と、n−MOSトランジスター101とによって構成される。このNOT回路は、p−MOSトランジスター100およびn−MOSトランジスター101のゲートを入力端子102とし、p−MOSトランジスター100およびn−MOSトランジスター101のドレインを出力端子103とすることにより、インバータ動作が可能である。
A NOT circuit that has been generally used in the past can be realized by a single CMOS structure, that is, a combination of an n-MOS transistor and a p-MOS transistor. A configuration example of the NOT circuit is shown in FIG. The NOT circuit includes a p-
CMOSによるNOT回路を2個用いたフリップフロップ回路の例を図9に示す。このフリップフロップ回路は、p−MOSトランジスター200とn−MOSトランジスター201とからなるNOT回路と、p−MOSトランジスター202とn−MOSトランジスター203とからなるNOT回路とによって構成されている。図9における204は1段目のNOT回路の入力端子、205は1段目のNOT回路の出力端子および2段目のNOT回路の入力端子、206は2段目のNOT回路の出力端子である。出力端子206を入力端子204に接続することでフリップフロップ回路として動作する。
FIG. 9 shows an example of a flip-flop circuit using two CMOS NOT circuits. This flip-flop circuit includes a NOT circuit composed of a p-
入力端子204に真理値1が入力された場合、p−MOSトランジスター200とn−MOSトランジスター201で構成される1段目のNOT回路の出力端子205からは真理値0が出力される。この真理値0がp−MOSトランジスター202とn−MOSトランジスター203で構成される2段目のNOT回路に入力されると、2段目のNOT回路の出力端子206からは真理値1が出力される。そして、出力端子206から出力された真理値1を入力端子204に返すと、入力端子204の真理値と出力端子206の真理値とが同じ1であるため、このループにおいて真理値1の値が保持される。同時に、1段目のNOT回路の出力端子205においては真理値0の値が保持される。
When the
一方、入力端子204に真理値が0が入力された場合、1段目のNOT回路の出力端子205からは真理値1が出力され、2段目のNOT回路の出力端子206からは真理値0が出力される。そのため、出力端子206から出力された真理値0を入力端子204に返すと、入力端子204の真理値と出力端子206の真理値とが同じ0であるため、真理値0の値が保持される。同時に、1段目のNOT回路の出力端子205においては真理値1の値が保持される。こうして、図9の回路はフリップフロップ回路として動作する。
On the other hand, when the truth value 0 is input to the
CMOSによるNOT回路を3個用いたリングオシレータ回路の例を図10に示す。このリングオシレータ回路は、p−MOSトランジスター300とn−MOSトランジスター301とからなるNOT回路と、p−MOSトランジスター302とn−MOSトランジスター303とからなるNOT回路と、p−MOSトランジスター304とn−MOSトランジスター305とからなるNOT回路とによって構成されている。図10における306は1段目のNOT回路の入力端子、307は1段目のNOT回路の出力端子および2段目のNOT回路の入力端子、308は2段目のNOT回路の出力端子および3段目のNOT回路の入力端子、309は3段目のNOT回路の出力端子である。出力端子309を入力端子306に接続することでリングオシレータ回路として動作する。
An example of a ring oscillator circuit using three CMOS NOT circuits is shown in FIG. This ring oscillator circuit includes a NOT circuit composed of a p-
入力端子306に真理値1が入力された場合、p−MOSトランジスター300とn−MOSトランジスター301で構成される1段目のNOT回路の出力端子307からは真理値0が出力される。この真理値0がp−MOSトランジスター302とn−MOSトランジスター303で構成される2段目のNOT回路に入力されると、2段目のNOT回路の出力端子308からは真理値1が出力される。さらに、この真理値1がp−MOSトランジスター304とn−MOSトランジスター305で構成される3段目のNOT回路に入力されると、3段目のNOT回路の出力端子309からは真理値0が出力される。そして、出力端子309から出力された真理値0を入力端子306に返すと、入力端子306の元の真理値が1であったのに対し、出力端子309の真理値が0であるため、真理値が図10の回路全体を一周するごとに各NOT回路の出力の真理値は反転を繰り返すこととなる。こうして、発振動作が実現され、図10の回路はリングオシレータ回路として動作する。
When the
CMOSを用いた場合、NOT回路は2個のトランジスターが最低限必要な構成となり、各トランジスターのソース、ドレインおよびゲートには配線が必要である。さらにCMOSの製作工程では複数回のイオン注入プロセスが不可欠であり、製作コストは大きい。このように従来のNOT回路を複数個接続した半導体回路は、配線数および端子数が多く、かつプロセスに多くのステップと費用がかかるという問題があった。 When a CMOS is used, the NOT circuit has a configuration that requires at least two transistors, and wiring is necessary for the source, drain, and gate of each transistor. Further, in the CMOS manufacturing process, a plurality of ion implantation processes are indispensable, and the manufacturing cost is high. As described above, the semiconductor circuit in which a plurality of conventional NOT circuits are connected has a problem that the number of wirings and the number of terminals are large, and the process requires many steps and costs.
このような問題を解決することができる論理回路素子として、二次元に広がる極めて薄い活性領域(電気伝導領域)を有するインプレーンゲート型素子が知られている(例えば非特許文献1参照)。インプレーンゲート型素子の構造は、GaAs/AlGaAs系、InGaAs/InAlAs系、InSb/InAlGaSb系、InAs/AlGaSb系、SiGe/Si系、Si/SiO2など多くのIII−V族化合物半導体、IV族半導体などさまざまな半導体での実現が可能である。 As a logic circuit element capable of solving such a problem, an in-plane gate type element having an extremely thin active region (electric conduction region) extending in two dimensions is known (see, for example, Non-Patent Document 1). The structure of the in-plane gate type device is composed of GaAs / AlGaAs, InGaAs / InAlAs, InSb / InAlGaSb, InAs / AlGaSb, SiGe / Si, Si / SiO 2, etc. Realization with various semiconductors such as semiconductors is possible.
ここでは、InGaAs/InAlAs系を用いた説明を行う。図11はインプレーンゲート型素子の半導体ウエハ構造を示す断面図である。このウエハは、InP基板400と、InP基板400上に形成されたInAlAsバッファ層401と、InAlAsバッファ層401上に形成されたInGaAs層402と、InGaAs層402上に形成されたInAlAs層403と、InAlAs層403上に形成されたSiドープInAlAs層404と、SiドープInAlAs層404上に形成されたInAlAs層405と、InAlAs層405上に形成されたInP層406と、InP層406上に形成されたInGaAs層407とからなる。InAlAsバッファ層401、InGaAs層402、InAlAs層403、SiドープInAlAs層404、InAlAs層405、InP層406、InGaAs層407の厚さは、それぞれ200nm、20nm、3nm、5nm、4nm、5nm、2nmである。
Here, description will be made using an InGaAs / InAlAs system. FIG. 11 is a sectional view showing a semiconductor wafer structure of an in-plane gate type device. The wafer includes an
この半導体ウエハ構造では、InGaAs層402とInAlAs層403との界面のInGaAs層402に電子移動度の高い二次元電子の伝導層408が発生している。伝導層408の厚さは極めて薄く、約数nmである。表面からイオンエッチングによって半導体ウエハに細い溝を形成し、チャネル構造を形成して、インプレーンダブルゲートトランジスターを製作する。イオンエッチングの精度を上げることにより、エッチング損傷が少なくかつエッチング幅40nm以下のきわめて細い、アスペクト比の大きな溝を作ることができる。
In this semiconductor wafer structure, a two-dimensional
図12は図11の半導体ウエハ上に形成されたインプレーンダブルゲートトランジスターを上から見た平面図であり、図13は図12のインプレーンダブルゲートトランジスターをI−I線で切断した断面図である。図12、図13における501はエッチング溝、502,503はゲート、504はチャネル、505はドレイン、506はソースである。ゲート502,503は、エッチング溝501によってチャネル504、ドレイン505およびソース506と隔てられている。チャネル504の一端はドレイン505と接続され、チャネル504の他端はソース506と接続されている。エッチング溝501の幅W1は40nm、エッチング溝501の深さは33nmである。チャネル504の幅W2は120nm、チャネル504の長さL1は1.1μmである。このインプレーンダブルゲートトランジスター500では、チャネル504を挟んで両側にゲート502,503が配置されるダブルゲート構造が形成されている。
12 is a plan view of the in-plane double gate transistor formed on the semiconductor wafer of FIG. 11 as viewed from above. FIG. 13 is a cross-sectional view of the in-plane double gate transistor of FIG. is there. 12 and 13,
図12、図13に示したインプレーンダブルゲートトランジスター500の構造ではゲート効率(gm)が低いことが心配されるが、二次元電子を利用する場合、十分な制御性が得られる。図14は、図12、図13に示したインプレーンダブルゲートトランジスター500の出力特性を示す図である。図14は、両方のゲート502,503に0V、0.2V、0.4V、0.6V、0.8V、1.0Vのゲート電圧を印加したときの出力特性を示している。
In the structure of the in-plane
図12、図13に示したインプレーンダブルゲートトランジスター500を利用したNAND回路として、たとえば図15に示すような構成が知られている(例えば非特許文献2参照)。このNAND回路は、インプレーンダブルゲートトランジスター500と、インプレーンダブルゲートトランジスター500と直列に接続された固定負荷抵抗507によって構成されている。
As a NAND circuit using the in-plane
2つの入力端子508,509に入力電圧VIn1,VIn2として1Vを印加した場合には、インプレーンダブルゲートトランジスター500のチャネルがON状態となり、チャネルが低抵抗化するため、出力端子510には0Vが現れる。一方、2つの入力端子508,509のうち一方の入力端子に1Vを印加し、他方の入力端子に0Vを印加した場合、あるいは2つの入力端子508,509に0Vを印加した場合には、インプレーンダブルゲートトランジスター500のチャネルがOFF状態となり、チャネルが高抵抗化するため、出力端子510には1Vが現れる。このようなチャネルのON/OFFは、チャネル幅を調整することによって実現することができる。そして、図15に示したNAND回路の入力端子508,509を短絡すれば、NOT回路を実現することができる。
When 1 V is applied as the input voltages V In1 and V In2 to the two
図15に示したNAND回路を利用してNOT回路を実現し、このNOT回路を複数個接続すれば、フリップフロップ回路やリングオシレータ回路を実現することができる。しかし、このようなフリップフロップ回路やリングオシレータ回路においては、CMOSを用いる場合と比較して製造プロセスの単純化および製造コストの低減が実現できる反面、各NOT回路に固定負荷抵抗を用いているために、ON状態とOFF状態のコントラスト(High/Low比)を十分に大きくとることができないという問題点があった。また、図15に示した論理回路では、インプレーンダブルゲートトランジスターのチャネルがON状態の場合、常に回路に電流が流れるので、消費電力が大きくなるという問題点があった。また、従来のフリップフロップ回路やリングオシレータ回路においては、端子数および配線数が多いという問題点があった。 If a NOT circuit is realized by using the NAND circuit shown in FIG. 15 and a plurality of NOT circuits are connected, a flip-flop circuit or a ring oscillator circuit can be realized. However, in such a flip-flop circuit and a ring oscillator circuit, the manufacturing process can be simplified and the manufacturing cost can be reduced as compared with the case of using CMOS, but a fixed load resistor is used for each NOT circuit. In addition, there is a problem that the contrast (High / Low ratio) between the ON state and the OFF state cannot be made sufficiently large. In the logic circuit shown in FIG. 15, when the channel of the in-plane double gate transistor is in the ON state, a current always flows through the circuit, and there is a problem that power consumption increases. Further, the conventional flip-flop circuit and ring oscillator circuit have a problem that the number of terminals and the number of wirings are large.
本発明は、上記課題を解決するためになされたもので、ON状態とOFF状態のコントラスト(High/Low比)が高く、消費電力が少なく、かつ端子数および配線数が少ない半導体回路を提供することを目的とする。 The present invention has been made to solve the above problems, and provides a semiconductor circuit having a high contrast (High / Low ratio) between an ON state and an OFF state, low power consumption, and a small number of terminals and wires. For the purpose.
本発明は、複数個のNOT回路が縦続接続され、最終段のNOT回路の出力端子と初段のNOT回路の入力端子とが接続された半導体回路において、各NOT回路は、第1、第2のゲートのうち第2のゲートとソースとが一体構造で形成され、第1のゲートがNOT回路の入力端子に接続され、ドレインがNOT回路の出力端子に接続され、第2のゲートおよびソースがグランド端子に接続されたインプレーンダブルゲートトランジスターと、第1、第2のゲートおよびソースが一体構造で形成され、この第1、第2のゲートおよびソースが前記インプレーンダブルゲートトランジスターのドレインに接続され、ドレインがバイアス端子に接続された自己バイアス型インプレーントランジスターとから構成されることを特徴とするものである。 The present invention provides a semiconductor circuit in which a plurality of NOT circuits are connected in cascade, and the output terminal of the final stage NOT circuit and the input terminal of the initial stage NOT circuit are connected. Of the gates, the second gate and the source are integrally formed, the first gate is connected to the input terminal of the NOT circuit, the drain is connected to the output terminal of the NOT circuit, and the second gate and the source are grounded. The in-plane double gate transistor connected to the terminal and the first and second gates and the source are integrally formed, and the first and second gates and the source are connected to the drain of the in-plane double-gate transistor. And a self-biased in-plane transistor having a drain connected to a bias terminal.
また、本発明の半導体回路の1構成例において、各NOT回路の前記インプレーンダブルゲートトランジスターと前記自己バイアス型インプレーントランジスターとは、すべて同一の半導体積層構造に形成され、この半導体積層構造に埋め込まれた伝導層を共有することを特徴とするものである。
また、本発明の半導体回路の1構成例は、前記インプレーンダブルゲートトランジスターのコンダクタンスと前記自己バイアス型インプレーントランジスターのコンダクタンスに差が生じるように、前記インプレーンダブルゲートトランジスターと前記自己バイアス型インプレーントランジスターの寸法が設定されていることを特徴とするものである。
また、本発明の半導体回路の1構成例は、前記NOT回路を偶数個縦続接続したものである。
また、本発明の半導体回路の1構成例は、前記NOT回路を奇数個縦続接続したものである。
Further, in one configuration example of the semiconductor circuit of the present invention, the in-plane double gate transistor and the self-biased in-plane transistor of each NOT circuit are all formed in the same semiconductor stacked structure and embedded in the semiconductor stacked structure. The conductive layer is shared.
Also, one configuration example of the semiconductor circuit according to the present invention is configured such that the in-plane double gate transistor and the self-biased in-plane transistor have a difference in conductance and the self-biased in-plane transistor. The dimensions of the plain transistor are set.
Further, one configuration example of the semiconductor circuit of the present invention is an even number cascade connection of the NOT circuits.
Also, one configuration example of the semiconductor circuit according to the present invention is one in which an odd number of the NOT circuits are cascade-connected.
本発明によれば、NOT回路の素子として二次元に広がる薄い伝導層(活性領域)をもつインプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターとを用いることにより、CMOSを用いる場合と比較して製造プロセスを単純化することができ、かつ素子間の配線を少なくすることができる。また、本発明では、各NOT回路をインプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターとを直列に接続した構成とすることにより、インプレーンダブルゲートトランジスターと固定負荷抵抗とを直列に接続した従来のNOT回路を用いる場合と比較してON状態とOFF状態のコントラスト(High/Low比)を十分に大きくとることができ、かつ消費電力を低減することができる。さらに、本発明では、従来のフリップフロップ回路やリングオシレータ回路と比較して配線数および端子数を大幅に削減することができる。このため、本発明では、回路の高集積化や製造プロセスの単純化、および製造コストの低減に大きく寄与することができる。 According to the present invention, by using an in-plane double gate transistor having a thin conductive layer (active region) that spreads two-dimensionally and a self-biased in-plane transistor as elements of a NOT circuit, compared to the case of using CMOS. The manufacturing process can be simplified and the wiring between elements can be reduced. Further, in the present invention, each NOT circuit has a configuration in which an in-plane double gate transistor and a self-biased in-plane transistor are connected in series, so that an in-plane double gate transistor and a fixed load resistor are connected in series. Compared with the case of using the NOT circuit, the contrast between the ON state and the OFF state (High / Low ratio) can be made sufficiently large, and the power consumption can be reduced. Furthermore, according to the present invention, the number of wirings and the number of terminals can be greatly reduced as compared with conventional flip-flop circuits and ring oscillator circuits. Therefore, the present invention can greatly contribute to the high integration of circuits, the simplification of the manufacturing process, and the reduction of the manufacturing cost.
また、本発明では、各NOT回路のインプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターとを、すべて同一の半導体積層構造に形成し、半導体積層構造に埋め込まれた伝導層をインプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターで共有するようにしたことにより、半導体回路の入出力特性の向上が期待でき、また設計、製造にかかるコストを低減することができる。 In the present invention, the in-plane double gate transistor and the self-bias type in-plane transistor of each NOT circuit are all formed in the same semiconductor stacked structure, and the conductive layer embedded in the semiconductor stacked structure is formed in the in-plane double gate transistor. And the self-biased in-plane transistor can be shared, so that the input / output characteristics of the semiconductor circuit can be improved, and the design and manufacturing costs can be reduced.
また、本発明では、インプレーンダブルゲートトランジスターのコンダクタンスと自己バイアス型インプレーントランジスターのコンダクタンスに差が生じるように、インプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターの寸法を設定することにより、インプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターの直列接続からなる回路をNOT回路として動作させることが可能である。 Further, in the present invention, the dimensions of the in-plane double gate transistor and the self-biased in-plane transistor are set so that a difference occurs between the conductance of the in-plane double-gate transistor and the self-biased in-plane transistor. A circuit composed of a series connection of a plane double gate transistor and a self-biased in-plane transistor can be operated as a NOT circuit.
[第1の実施の形態]
以下、本発明の実施の形態について図面を参照して説明する。図1は本発明の第1の実施の形態に係るNOT回路の構成を示す回路図、図2はこのNOT回路を上から撮影した写真である。本実施の形態のNOT回路は、インプレーンダブルゲートトランジスター1と、インプレーンダブルゲートトランジスター1と直列に接続された自己バイアス型インプレーントランジスター2とによって構成されている。図1、図2における3は入力端子、4はバイアス(VDD)端子、5は出力端子、6はグランド端子(低ポテンシャル端子)、14はエッチング溝、15は論理回路製作後に回路部分を半導体ウエハから分離するために形成される素子分離溝である。
[First Embodiment]
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram showing a configuration of a NOT circuit according to the first embodiment of the present invention, and FIG. 2 is a photograph of the NOT circuit taken from above. The NOT circuit of the present embodiment includes an in-plane
インプレーンダブルゲートトランジスター1のゲート10は入力端子3に接続され、ドレイン12は出力端子5に接続され、ゲート11およびソース13はグランド端子6に接続されている。入力端子3とゲート10との間、グランド端子6とゲート11およびソース13との間は、金配線によって接続されている。
自己バイアス型インプレーントランジスター2のゲート20,21およびソース23は出力端子5およびインプレーンダブルゲートトランジスター1のドレイン12に接続され、ドレイン22はバイアス端子4に接続されている。出力端子5とゲート20,21およびソース23との間、バイアス端子4とドレイン22との間は、金配線によって接続されている。
The
The
インプレーンダブルゲートトランジスター1は、図12、図13に示したインプレーンダブルゲートトランジスターにおいて、ゲート11(図12、図13のゲート503)とソース13(図12、図13のソース506)とを隔てていたエッチング溝を無くし、ゲート11とソース13とを短絡したものである。その他の構成は、図12、図13に示したインプレーンダブルゲートトランジスターと同様である。
The in-plane
図3は自己バイアス型インプレーントランジスター2を上から見た平面図である。この自己バイアス型インプレーントランジスター2を図3のI−I線で切断した断面は図13と同様の状態になるので、断面の記載は省略する。図3における24はエッチング溝、25はチャネルである。チャネル25の一端はドレイン22と接続されている。一方、ゲート20,21とチャネル25とはエッチング溝24によって隔てられておらず、チャネル25の他端がそのままゲート20,21およびソース23と接続される構造となっている。エッチング溝24の幅W3は40nm、エッチング溝24の深さは33nmである。また、図3におけるW4はチャネル25の幅を表し、L2はチャネル25の長さを表す。なお、インプレーンダブルゲートトランジスター1のチャネル幅とチャネル長、および自己バイアス型インプレーントランジスター2のチャネル幅とチャネル長を、所望の回路動作に応じて設定する必要があるが、この設定の詳細については後述する。
FIG. 3 is a plan view of the self-biased in-
本実施の形態では、同一の半導体ウエハ構造にインプレーンダブルゲートトランジスター1と自己バイアス型インプレーントランジスター2とを作製し、活性領域(図11、図13の伝導層408)をインプレーンダブルゲートトランジスター1と自己バイアス型インプレーントランジスター2とで共有するようにしている。エッチング溝以外の部分には伝導層があるので、トランジスター間を配線で接続する必要がない。その結果、インプレーンダブルゲートトランジスター1のドレイン12と自己バイアス型インプレーントランジスター2のゲート20,21およびソース23とは、配線を用いることなく直接接続されている。この接続は、インプレーンダブルゲートトランジスター1のドレイン12、ソース13、ゲート10,11と自己バイアス型インプレーントランジスター2のドレイン22、ソース23、ゲート20,21が全て同じ層に形成されているため可能となる。
In this embodiment, an in-plane
バイアス端子4に印加されるバイアス電圧VDDは1Vであり、グランド端子6の電圧は0Vである。入力端子3に入力電圧VInとして1Vを印加すると、インプレーンダブルゲートトランジスター1のチャネルがON状態となり、チャネルが低抵抗化するため、インプレーンダブルゲートトランジスター1のドレイン12の電圧が低下する。このドレイン電圧が自己バイアス型インプレーントランジスター2の2つのゲート20,21に入力されるため、自己バイアス型インプレーントランジスター2のチャネルがOFF状態となり、チャネルが高抵抗化する。その結果、出力端子5の電圧Voutは0Vに近いLowレベルとなる。
The bias voltage V DD applied to the
一方、入力端子3に入力電圧VInとして0Vを印加すると、インプレーンダブルゲートトランジスター1のチャネルがOFF状態となり、チャネルが高抵抗化するため、インプレーンダブルゲートトランジスター1のドレイン12の電圧が上昇する。このドレイン電圧が自己バイアス型インプレーントランジスター2の2つのゲート20,21に入力されるため、自己バイアス型インプレーントランジスター2のチャネルがON状態となり、チャネルが低抵抗化する。その結果、出力端子5の電圧Voutは1Vに近いHighレベルに上昇する。このように、図1、図2に示した回路はNOT回路(インバータ)として動作する。
On the other hand, when 0 V is applied to the
本実施の形態では、出発材料として二次元に広がる薄い活性領域をもつ半導体積層構造を用いる。具体的な論理回路はこの半導体積層構造に極めて微細な溝を掘ることによって実現するため、素子間の接続は溝のパターン設計によって自由に実現することができる。このため、素子間の接続端子、配線等を著しく省略することができる。このように、本実施の形態では、論理回路の素子としてインプレーンダブルゲートトランジスター1と自己バイアス型インプレーントランジスター2とを用いることにより、CMOSを用いる場合と比較して製造プロセスを単純化することができ、かつ素子間の配線を少なくすることができる。このため、本実施の形態では、回路の高集積化や製造プロセスの単純化、および製造コストの低減に大きく寄与することができる。
In this embodiment, a semiconductor stacked structure having a thin active region extending two-dimensionally is used as a starting material. Since a specific logic circuit is realized by digging extremely fine grooves in the semiconductor laminated structure, connection between elements can be freely realized by designing a groove pattern. For this reason, the connection terminals, wiring, etc. between elements can be omitted significantly. As described above, in this embodiment, by using the in-plane
また、本実施の形態では、インプレーンダブルゲートトランジスター1と自己バイアス型インプレーントランジスター2とを直列に接続した構成とすることにより、図15に示した論理回路をNOT回路として用いる場合と比較してON状態とOFF状態のコントラスト(High/Low比)を十分に大きくとることができる。また、本実施の形態では、インプレーンダブルゲートトランジスター1のチャネルがOFF状態のときは自己バイアス型インプレーントランジスター2のチャネルがON状態となり、インプレーンダブルゲートトランジスター1のチャネルがON状態のときは自己バイアス型インプレーントランジスター2のチャネルがOFF状態となる。したがって、本実施の形態では、バイアス端子4からグランドに向かう電流はほぼなくなるので、図15に示した論理回路と比較して消費電力を低減することができる。
In the present embodiment, the in-plane
さらに、本実施の形態では、入力端子3、出力端子5、バイアス端子4、グランド端子6以外の配線を必要としない。したがって、本実施の形態では、回路の設計、製造が容易となり、設計、製造にかかるコストを低減することができる。
Further, in the present embodiment, wiring other than the
次に、以上のNOT回路を用いた本実施の形態のフリップフロップ回路について説明する。図4は本発明の実施の形態に係るフリップフロップ回路の構成を示す回路図、図5はこのフリップフロップ回路を上から撮影した写真である。本実施の形態のフリップフロップ回路は、インプレーンダブルゲートトランジスター1aと自己バイアス型インプレーントランジスター2aとからなる1段目のNOT回路と、インプレーンダブルゲートトランジスター1bと自己バイアス型インプレーントランジスター2bとからなる2段目のNOT回路とによって構成されている。図4、図5における3は1段目のNOT回路の入力端子、4はバイアス(VDD)端子、5は2段目のNOT回路の出力端子、6はグランド端子(低ポテンシャル端子)、7は1段目のNOT回路の出力端子および2段目のNOT回路の入力端子、16はエッチング溝、17は半導体回路製作後に回路部分を半導体ウエハから分離するために形成される素子分離溝である。
Next, the flip-flop circuit of this embodiment using the above NOT circuit will be described. FIG. 4 is a circuit diagram showing the configuration of the flip-flop circuit according to the embodiment of the present invention, and FIG. 5 is a photograph of the flip-flop circuit taken from above. The flip-flop circuit according to the present embodiment includes a first-stage NOT circuit including an in-plane double gate transistor 1a and a self-biased in-
このように、図4、図5に示した回路では、1段目のNOT回路の出力端子と2段目のNOT回路の入力端子とを接続することにより、2個のNOT回路を縦続接続している。インプレーンダブルゲートトランジスター1a,1bの構造はインプレーンダブルゲートトランジスター1と同様であり、自己バイアス型インプレーントランジスター2a,2bの構造は自己バイアス型インプレーントランジスター2と同様である。
In this way, in the circuits shown in FIGS. 4 and 5, two NOT circuits are connected in cascade by connecting the output terminal of the first-stage NOT circuit and the input terminal of the second-stage NOT circuit. ing. The structure of the in-plane double gate transistors 1 a and 1 b is the same as that of the in-plane
インプレーンダブルゲートトランジスター1aのゲート10aは入力端子3に接続され、ドレイン12aは出力端子および入力端子7に接続され、ゲート11aおよびソース13aはグランド端子6に接続されている。入力端子3とゲート10aとの間、グランド端子6とゲート11aおよびソース13aとの間は、金配線によって接続されている。
自己バイアス型インプレーントランジスター2aのゲート20a,21aおよびソース23aはインプレーンダブルゲートトランジスター1aのドレイン12aに接続され、ドレイン22aはバイアス端子4に接続されている。バイアス端子4とドレイン22aとの間は、金配線によって接続されている。
The
The
インプレーンダブルゲートトランジスター1bのゲート10bは出力端子および入力端子7に接続され、ドレイン12bは出力端子5に接続され、ゲート11bおよびソース13bはグランド端子6に接続されている。
自己バイアス型インプレーントランジスター2bのゲート20b,21bおよびソース23bは出力端子5およびインプレーンダブルゲートトランジスター1bのドレイン12bに接続され、ドレイン22bはバイアス端子4に接続されている。出力端子5とゲート20b,21bおよびソース23bとの間は、金配線によって接続されている。
The
The
さらに、図1、図2に示したNOT回路の場合と同様に、同一の半導体ウエハ構造にインプレーンダブルゲートトランジスター1a,1bと自己バイアス型インプレーントランジスター2a,2bとを作製し、活性領域(図11、図13の伝導層408)をインプレーンダブルゲートトランジスター1a,1bと自己バイアス型インプレーントランジスター2a,2bとで共有するようにしている。
Further, as in the case of the NOT circuit shown in FIGS. 1 and 2, in-plane double gate transistors 1a and 1b and self-biased in-
図4、図5に示した回路の出力端子5を入力端子3に接続することでフリップフロップ回路として動作する。入力端子3に真理値1が入力された場合、インプレーンダブルゲートトランジスター1aと自己バイアス型インプレーントランジスター2aで構成される1段目のNOT回路の出力端子7からは真理値0が出力される。この真理値0がインプレーンダブルゲートトランジスター1bと自己バイアス型インプレーントランジスター2bで構成される2段目のNOT回路に入力されると、出力端子5からは真理値1が出力される。そして、出力端子5から出力された真理値1を入力端子3に返すと、入力端子3の真理値と出力端子5の真理値とが同じ1であるため、このループにおいて真理値1の値が保持される。同時に、1段目のNOT回路の出力端子7においては真理値0の値が保持される。
The
一方、入力端子3に真理値が0が入力された場合、1段目のNOT回路の出力端子7からは真理値1が出力され、2段目のNOT回路の出力端子5からは真理値0が出力される。そのため、出力端子5から出力された真理値0を入力端子3に返すと、入力端子3の真理値と出力端子5の真理値とが同じ0であるため、真理値0の値が保持される。同時に、1段目のNOT回路の出力端子7においては真理値1の値が保持される。こうして、図4、図5に示した回路はフリップフロップ回路として動作する。
On the other hand, when the truth value 0 is input to the
本実施の形態では、図1、図2で説明したNOT回路を用いてフリップフロップ回路を構成することにより、図15に示した論理回路をNOT回路として用いてフリップフロップ回路を構成する場合と比較して、ON状態とOFF状態のコントラスト(High/Low比)を十分に大きくとることができ、かつ消費電力を低減することができる。 In this embodiment, the flip-flop circuit is configured using the NOT circuit described with reference to FIGS. 1 and 2, so that the logic circuit shown in FIG. 15 is used as the NOT circuit and compared with the case where the flip-flop circuit is configured. Thus, the contrast (High / Low ratio) between the ON state and the OFF state can be sufficiently increased, and the power consumption can be reduced.
また、本実施の形態では、インプレーンダブルゲートトランジスター1aのドレイン12aと自己バイアス型インプレーントランジスター2aのゲート20a,21aおよびソース23aとの間、インプレーンダブルゲートトランジスター1bのドレイン12bと自己バイアス型インプレーントランジスター2bのゲート20b,21bおよびソース23bとの間を、配線を用いることなく直接接続している。さらに、1段目のNOT回路の出力端子(ドレイン12a、ゲート20a,21aおよびソース23a)と2段目のNOT回路の入力端子(ゲート10b)との間を、配線を用いることなく直接接続している。加えて、インプレーンダブルゲートトランジスター1aのゲート11aおよびソース13aとインプレーンダブルゲートトランジスター1bのゲート11bおよびソース13bとの間、自己バイアス型インプレーントランジスター2aのドレイン22aと自己バイアス型インプレーントランジスター2bのドレイン22bとの間を、配線を用いることなく直接接続している。
In this embodiment, the self-bias type is formed between the
これらの接続は、インプレーンダブルゲートトランジスター1a,1bのドレイン12a,12b、ソース13a,13b、ゲート10a,10b,11a,11bと自己バイアス型インプレーントランジスター2a,2bのドレイン22a,22b、ソース23a,23b、ゲート20a,20b,21a,21bが全て同じ層に形成されているため可能となる。本実施の形態では、入力端子3、バイアス端子4、出力端子5、グランド端子6以外の配線を必要としない。本実施の形態では、配線および端子を削減することができ、回路の設計、製造が容易となるので、設計、製造にかかるコストを低減することができる。
These connections include the
[第2の実施の形態]
次に、本発明の第2の実施の形態について説明する。図6は本発明の第2の実施の形態に係るリングオシレータ回路の構成を示す回路図、図7はこのリングオシレータ回路を上から撮影した写真である。本実施の形態は、図1、図2で説明したNOT回路を用いてリングオシレータ回路を構成したものである。
[Second Embodiment]
Next, a second embodiment of the present invention will be described. FIG. 6 is a circuit diagram showing a configuration of a ring oscillator circuit according to the second embodiment of the present invention, and FIG. 7 is a photograph taken from above of the ring oscillator circuit. In the present embodiment, a ring oscillator circuit is configured using the NOT circuit described with reference to FIGS.
リングオシレータ回路は、インプレーンダブルゲートトランジスター1aと自己バイアス型インプレーントランジスター2aとからなる1段目のNOT回路と、インプレーンダブルゲートトランジスター1bと自己バイアス型インプレーントランジスター2bとからなる2段目のNOT回路と、インプレーンダブルゲートトランジスター1cと自己バイアス型インプレーントランジスター2cとからなる3段目のNOT回路とによって構成されている。図6、図7における3は1段目のNOT回路の入力端子、4はバイアス(VDD)端子、5は3段目のNOT回路の出力端子、6はグランド端子(低ポテンシャル端子)、7は1段目のNOT回路の出力端子および2段目のNOT回路の入力端子、8は2段目のNOT回路の出力端子および3段目のNOT回路の入力端子、16はエッチング溝、17は半導体回路製作後に回路部分を半導体ウエハから分離するために形成される素子分離溝である。
The ring oscillator circuit includes a first-stage NOT circuit composed of an in-plane double-gate transistor 1a and a self-biased in-
このように、図6、図7に示した回路では、1段目のNOT回路の出力端子と2段目のNOT回路の入力端子とを接続すると共に、2段目のNOT回路の出力端子と3段目のNOT回路の入力端子とを接続することにより、3個のNOT回路を縦続接続している。インプレーンダブルゲートトランジスター1a,1b,1cの構造はインプレーンダブルゲートトランジスター1と同様であり、自己バイアス型インプレーントランジスター2a,2b,2cの構造は自己バイアス型インプレーントランジスター2と同様である。
In this way, in the circuits shown in FIGS. 6 and 7, the output terminal of the first-stage NOT circuit and the input terminal of the second-stage NOT circuit are connected and the output terminal of the second-stage NOT circuit is connected to the output terminal of the second-stage NOT circuit. By connecting the input terminals of the third-stage NOT circuit, three NOT circuits are connected in cascade. The structure of the in-plane
インプレーンダブルゲートトランジスター1aのゲート10aは入力端子3に接続され、ドレイン12aは出力端子および入力端子7に接続され、ゲート11aおよびソース13aはグランド端子6に接続されている。入力端子3とゲート10aとの間、グランド端子6とゲート11aおよびソース13aとの間は、金配線によって接続されている。
自己バイアス型インプレーントランジスター2aのゲート20a,21aおよびソース23aはインプレーンダブルゲートトランジスター1aのドレイン12aに接続され、ドレイン22aはバイアス端子4に接続されている。バイアス端子4とドレイン22aとの間は、金配線によって接続されている。
The
The
インプレーンダブルゲートトランジスター1bのゲート10bは出力端子および入力端子7に接続され、ドレイン12bは出力端子および入力端子8に接続され、ゲート11bおよびソース13bはグランド端子6に接続されている。
自己バイアス型インプレーントランジスター2bのゲート20b,21bおよびソース23bはインプレーンダブルゲートトランジスター1bのドレイン12bに接続され、ドレイン22bはバイアス端子4に接続されている。
The
The
インプレーンダブルゲートトランジスター1cのゲート10cは出力端子および入力端子8に接続され、ドレイン12cは出力端子5に接続され、ゲート11cおよびソース13cはグランド端子6に接続されている。
自己バイアス型インプレーントランジスター2cのゲート20c,21cおよびソース23cは出力端子5およびインプレーンダブルゲートトランジスター1cのドレイン12cに接続され、ドレイン22cはバイアス端子4に接続されている。出力端子5とゲート20c,21cおよびソース23cとの間は、金配線によって接続されている。
The
The
さらに、図1、図2に示したNOT回路の場合と同様に、同一の半導体ウエハ構造にインプレーンダブルゲートトランジスター1a,1b,1cと自己バイアス型インプレーントランジスター2a,2b,2cとを作製し、活性領域(図11、図13の伝導層408)をインプレーンダブルゲートトランジスター1a,1b,1cと自己バイアス型インプレーントランジスター2a,2b,2cとで共有するようにしている。
Further, in the same manner as in the NOT circuit shown in FIGS. 1 and 2, in-plane
図6、図7に示した回路の出力端子5を入力端子3に接続することでリングオシレータ回路として動作する。入力端子3に真理値1が入力された場合、インプレーンダブルゲートトランジスター1aと自己バイアス型インプレーントランジスター2aで構成される1段目のNOT回路の出力端子7からは真理値0が出力される。この真理値0がインプレーンダブルゲートトランジスター1bと自己バイアス型インプレーントランジスター2bで構成される2段目のNOT回路に入力されると、2段目のNOT回路の出力端子8からは真理値1が出力される。この真理値1がインプレーンダブルゲートトランジスター1cと自己バイアス型インプレーントランジスター2cで構成される3段目のNOT回路に入力されると、3段目のNOT回路の出力端子5からは真理値0が出力される。そして、出力端子5から出力された真理値0を入力端子3に返すと、入力端子3の元の真理値が1であったのに対し、出力端子5の真理値が0であるため、真理値が図6、図7の回路全体を一周するごとに各NOT回路の出力端子の真理値は反転を繰り返すこととなる。こうして、発振動作が実現され、図6、図7の回路はリングオシレータ回路として動作する。
By connecting the
本実施の形態では、図1、図2で説明したNOT回路を用いてリングオシレータ回路を構成することにより、図15に示した論理回路をNOT回路として用いてリングオシレータ回路を構成する場合と比較して、ON状態とOFF状態のコントラスト(High/Low比)を十分に大きくとることができ、かつ消費電力を低減することができる。 In the present embodiment, the ring oscillator circuit is configured using the NOT circuit described in FIGS. 1 and 2, and compared with the case where the ring oscillator circuit is configured using the logic circuit illustrated in FIG. 15 as the NOT circuit. Thus, the contrast (High / Low ratio) between the ON state and the OFF state can be sufficiently increased, and the power consumption can be reduced.
また、本実施の形態では、インプレーンダブルゲートトランジスター1aのドレイン12aと自己バイアス型インプレーントランジスター2aのゲート20a,21aおよびソース23aとの間、インプレーンダブルゲートトランジスター1bのドレイン12bと自己バイアス型インプレーントランジスター2bのゲート20b,21bおよびソース23bとの間、インプレーンダブルゲートトランジスター1cのドレイン12cと自己バイアス型インプレーントランジスター2cのゲート20c,21cおよびソース23cとの間を、配線を用いることなく直接接続している。さらに、1段目のNOT回路の出力端子(ドレイン12a、ゲート20a,21aおよびソース23a)と2段目のNOT回路の入力端子(ゲート10b)との間、2段目のNOT回路の出力端子(ドレイン12b、ゲート20b,21bおよびソース23b)と3段目のNOT回路の入力端子(ゲート10c)との間を、配線を用いることなく直接接続している。加えて、インプレーンダブルゲートトランジスター1aのゲート11aおよびソース13aとインプレーンダブルゲートトランジスター1bのゲート11bおよびソース13bとの間、インプレーンダブルゲートトランジスター1bのゲート11bおよびソース13bとインプレーンダブルゲートトランジスター1cのゲート11cおよびソース13cとの間、自己バイアス型インプレーントランジスター2aのドレイン22aと自己バイアス型インプレーントランジスター2bのドレイン22bとの間、自己バイアス型インプレーントランジスター2bのドレイン22bと自己バイアス型インプレーントランジスター2cのドレイン22cとの間を、配線を用いることなく直接接続している。
In this embodiment, the self-bias type is formed between the
これらの接続は、インプレーンダブルゲートトランジスター1a,1b,1cのドレイン12a,12b,12c、ソース13a,13b,13c、ゲート10a,10b,10c,11a,11b,11cと自己バイアス型インプレーントランジスター2a,2b2cのドレイン22a,22b,22c、ソース23a,23b,23c、ゲート20a,20b,20c,21a,21b,21cが全て同じ層に形成されているため可能となる。以上のように、本実施の形態では、入力端子3、バイアス端子4、出力端子5、グランド端子6以外の配線を必要としない。本実施の形態では、配線および端子を削減することができ、回路の設計、製造が容易となるので、設計、製造にかかるコストを低減することができる。NOT回路の段数を増やせば増やすほど、NOT回路の段数が同じリングオシレータ回路を図8や図15の回路を用いて構成した場合に比べて、コスト低減効果が大きくなる。
These connections include the
なお、第1、第2の実施の形態では、フリップフロップ回路とリングオシレータ回路の製作について示したが、NOT回路の組み合わせや配置、構造の制御により、特性の制御やさらに複雑な回路構成にも対応可能である。 In the first and second embodiments, the production of the flip-flop circuit and the ring oscillator circuit has been described. However, by controlling the combination, arrangement, and structure of the NOT circuit, the characteristics can be controlled and the circuit configuration can be further complicated. It is possible.
最後に、第1、第2の実施の形態において、インプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターとを直列に接続した論理回路をNOT回路として動作させる条件について説明する。この論理回路の動作は、入力信号が印加されるインプレーンダブルゲートトランジスター1,1a,1b,1cと負荷として動作する自己バイアス型インプレーントランジスター2,2a,2b,2cとのコンダクタンスの相対的な関係を考慮したうえで、適切な条件のチャネル長とチャネル幅を用いることで決定される。
Finally, in the first and second embodiments, conditions for operating a logic circuit in which an in-plane double gate transistor and a self-biased in-plane transistor are connected in series as a NOT circuit will be described. The operation of this logic circuit is based on the relative conductance between the in-plane
論理回路をNOT回路として動作させる条件は、入力電圧が1Vのときに入力側のインプレーンダブルゲートトランジスターのコンダクタンスよりも負荷側の自己バイアス型インプレーントランジスターのコンダクタンスが低いことである。言い換えると、入力側のインプレーンダブルゲートトランジスターのチャネル長と負荷側の自己バイアス型インプレーントランジスターのチャネル長とが同じ場合、負荷側の自己バイアス型インプレーントランジスターのチャネル幅が入力側のインプレーンダブルゲートトランジスターのチャネル幅と同等かあるいは狭いことが条件となる。 The condition for operating the logic circuit as a NOT circuit is that when the input voltage is 1V, the conductance of the load-side self-biased in-plane transistor is lower than the conductance of the input-side in-plane double gate transistor. In other words, if the channel length of the input-side in-plane double gate transistor is the same as the channel length of the load-side self-biased in-plane transistor, the channel width of the load-side self-biased in-plane transistor is equal to the input side in-plane. The condition is that it is equal to or narrower than the channel width of the double gate transistor.
ここで、チャネル幅が同等でもよい理由は、1Vが入力されている場合、入力側のインプレーンダブルゲートトランジスターのコンダクタンスは0Vが入力されている時に比べて高くなっているため、負荷側の自己バイアス型インプレーントランジスターと入力側のインプレーンダブルゲートトランジスターでチャネル幅が同等でも、負荷側の自己バイアス型インプレーントランジスターの方が相対的にコンダクタンスが低くなるからである。なお、論理回路をNOT回路として動作させる条件は、チャネル幅の設定よりも、コンダクタンスに差を持たせることが重要である。 Here, the reason why the channel widths may be equal is that when 1V is input, the conductance of the in-plane double gate transistor on the input side is higher than that when 0V is input. This is because even if the channel width is equal between the bias-type in-plane transistor and the input-side in-plane double gate transistor, the load-side self-biased in-plane transistor has a relatively lower conductance. Note that the condition for operating the logic circuit as a NOT circuit is more important than the setting of the channel width.
本発明は、半導体回路に適用することができる。 The present invention can be applied to a semiconductor circuit.
1,1a,1b,1c…インプレーンダブルゲートトランジスター、2,2a,2b,2c…自己バイアス型インプレーントランジスター、3…入力端子、4…バイアス端子、5…出力端子、6…グランド端子、7,8…出力端子および入力端子、10,10a,10b,10c,11,11a,11b,11c,20,20a,20b,20c,21,21a,21b,21c…ゲート、12,12a,12b,12c,22,22a,22b,22c…ドレイン、13,13a,13b,13c,23,23a,23b,23c…ソース、14,16,24…エッチング溝、15,17…素子分離溝。
DESCRIPTION OF
Claims (5)
各NOT回路は、
第1、第2のゲートのうち第2のゲートとソースとが一体構造で形成され、第1のゲートがNOT回路の入力端子に接続され、ドレインがNOT回路の出力端子に接続され、第2のゲートおよびソースがグランド端子に接続されたインプレーンダブルゲートトランジスターと、
第1、第2のゲートおよびソースが一体構造で形成され、この第1、第2のゲートおよびソースが前記インプレーンダブルゲートトランジスターのドレインに接続され、ドレインがバイアス端子に接続された自己バイアス型インプレーントランジスターとから構成されることを特徴とする半導体回路。 In a semiconductor circuit in which a plurality of NOT circuits are connected in cascade and the output terminal of the final stage NOT circuit and the input terminal of the initial stage NOT circuit are connected,
Each NOT circuit
Of the first and second gates, the second gate and the source are integrally formed, the first gate is connected to the input terminal of the NOT circuit, the drain is connected to the output terminal of the NOT circuit, and the second An in-plane double gate transistor whose gate and source are connected to the ground terminal;
Self-bias type in which first and second gates and sources are integrally formed, the first and second gates and sources are connected to the drain of the in-plane double gate transistor, and the drain is connected to a bias terminal. A semiconductor circuit comprising an in-plane transistor.
各NOT回路の前記インプレーンダブルゲートトランジスターと前記自己バイアス型インプレーントランジスターとは、すべて同一の半導体積層構造に形成され、この半導体積層構造に埋め込まれた伝導層を共有することを特徴とする半導体回路。 The semiconductor circuit according to claim 1,
The in-plane double gate transistor and the self-biased in-plane transistor of each NOT circuit are all formed in the same semiconductor stacked structure, and share a conductive layer embedded in the semiconductor stacked structure circuit.
前記インプレーンダブルゲートトランジスターのコンダクタンスと前記自己バイアス型インプレーントランジスターのコンダクタンスに差が生じるように、前記インプレーンダブルゲートトランジスターと前記自己バイアス型インプレーントランジスターの寸法が設定されていることを特徴とする半導体回路。 The semiconductor circuit according to claim 1 or 2,
The dimensions of the in-plane double gate transistor and the self-biased in-plane transistor are set so that a difference occurs between the conductance of the in-plane double-gate transistor and the conductance of the self-biased in-plane transistor. Semiconductor circuit.
前記NOT回路を偶数個縦続接続したことを特徴とする半導体回路。 The semiconductor circuit according to any one of claims 1 to 3,
A semiconductor circuit comprising an even number of NOT circuits connected in cascade.
前記NOT回路を奇数個縦続接続したことを特徴とする半導体回路。 The semiconductor circuit according to any one of claims 1 to 3,
A semiconductor circuit comprising an odd number of NOT circuits connected in cascade.
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