JP2012176447A - Electronic device, and method for manufacturing the same - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide an electronic device and a method for manufacturing the same in which air tightness by sealing is improved.SOLUTION: The method includes: a step of forming a cantilever (movable part) 4x on a SOI substrate 1; a step of forming a plurality of electrode films 25A, 25B, 25C, 25G, 25 above the cantilever 4x, the electrode films separated from each other with clearance g; a step of forming a protective film 31 on the electrode films 25A, 25B, 25C, 25G, 25; and a step of forming a second protective film 32 having better step coverage than that of the first protective film 31 on the first protective film 31 so that the second protective film 32 can cover the clearance g.

Description

本発明は、電子デバイスとその製造方法に関する。   The present invention relates to an electronic device and a manufacturing method thereof.

携帯電話等の電子機器では、搭載される電子デバイスの微細化を進めるべく、MEMS(Micro Electro Mechanical Systems)技術が採用されつつある。MEMS技術で作製される電子デバイスとしては、例えば、RFスイッチ、マイクロミラー素子、及び加速度センサ等がある。   In electronic devices such as mobile phones, MEMS (Micro Electro Mechanical Systems) technology is being adopted in order to advance miniaturization of electronic devices to be mounted. Examples of electronic devices manufactured by MEMS technology include RF switches, micromirror elements, and acceleration sensors.

これらの電子デバイスは、カンチレバー等の可動部分を備えているため、封止に際しては可動部分の動きを阻害しないように封止部材を設けるのが好ましい。   Since these electronic devices include a movable part such as a cantilever, it is preferable to provide a sealing member so as not to hinder the movement of the movable part during sealing.

電子デバイスに対する封止技術として様々な方法が研究されている。但し、いずれの技術も改良の余地がある。   Various methods have been studied as a sealing technique for electronic devices. However, both technologies have room for improvement.

例えば、ウエハレベルパッケージ（WLP）により電子デバイスの基板にキャップを接合する封止技術があるが、この技術ではキャップの高さが原因で電子デバイスの低背化が困難である。また、この方法には、キャップの内側から外側に配線を引き出すための加工や、キャップ自身に対する加工によって、電子デバイスのコストが上昇するという問題がある。   For example, there is a sealing technique in which a cap is bonded to a substrate of an electronic device using a wafer level package (WLP). However, it is difficult to reduce the height of the electronic device due to the height of the cap. In addition, this method has a problem that the cost of the electronic device increases due to processing for drawing the wiring from the inside to the outside of the cap and processing for the cap itself.

一方、有機フィルムでカンチレバー等の可動部分を覆う封止技術もあるが、この技術では封止エリアが広い場合に有機フィルムが撓んで可動部分に接触するおそれがある。更に、有機フィルムを支持する枠の厚さにより、電子デバイスの低背化が難しいという問題もある。   On the other hand, there is a sealing technique in which a movable part such as a cantilever is covered with an organic film. However, in this technique, when the sealing area is wide, the organic film may be bent and come into contact with the movable part. Furthermore, there is a problem that it is difficult to reduce the height of the electronic device due to the thickness of the frame that supports the organic film.

また、電子デバイスの上側全面にスパッタ法で酸化シリコン膜を形成し、その酸化シリコン膜で電子デバイスを封止する技術もある。しかし、スパッタ法は段差被覆性が悪いため、電子デバイスの開口部が酸化シリコン膜で塞がらずに電子デバイスの気密性が低下するおそれがある。   There is also a technique in which a silicon oxide film is formed on the entire upper surface of the electronic device by sputtering, and the electronic device is sealed with the silicon oxide film. However, since the sputtering method has poor step coverage, the opening of the electronic device may not be blocked by the silicon oxide film, and the airtightness of the electronic device may be reduced.

特開２００７−１６０４９２号公報JP 2007-160492 A 特開２００７−８８１８９号公報JP 2007-88189 A 特開２００６−２９７５０２号公報JP 2006-297502 A

電子デバイスとその製造方法において、封止による気密性を高めることを目的とする。   In an electronic device and a manufacturing method thereof, an object is to improve airtightness by sealing.

以下の開示の一観点によれば、基板に可動部分を形成する工程と、前記可動部分の上方に、隙間により互いに分離された複数の電極膜を形成する工程と、前記電極膜の上に第１の保護膜を形成する工程と、前記第１の保護膜の上に、該第１の保護膜よりも段差被覆性の良い第２の保護膜を形成することにより、前記第２の保護膜で前記隙間を塞ぐ工程とを有する電子デバイスの製造方法が提供される。   According to one aspect of the following disclosure, a step of forming a movable part on a substrate, a step of forming a plurality of electrode films separated from each other by a gap above the movable part, Forming a first protective film, and forming a second protective film having a step coverage better than that of the first protective film on the first protective film, thereby forming the second protective film A method for manufacturing an electronic device is provided that includes a step of closing the gap.

また、その開示の他の観点によれば、可動部分が形成された基板と、前記可動部分の上方に設けられ、隙間により互いに分離された複数の電極膜と、前記電極膜の上に形成され、有機物を含まない第１の保護膜と、前記隙間を塞ぐように前記第１の保護膜の上に形成され、有機物を含む第２の保護膜とを有する電子デバイスが提供される。   According to another aspect of the disclosure, a substrate on which a movable part is formed, a plurality of electrode films provided above the movable part and separated from each other by a gap, and formed on the electrode film. There is provided an electronic device having a first protective film that does not contain an organic substance, and a second protective film that is formed on the first protective film so as to close the gap and contains an organic substance.

以下の開示によれば、電極膜の上に第１の保護膜を形成した後、各電極膜の間の隙間を第２の保護膜で埋めることにより、電子デバイスを封止する。第２の保護膜は、第１の保護膜と比較して段差被覆性が良好なので、第１の保護膜のみで隙間を塞ぐ場合と比較して隙間を確実に埋めることができ、封止による気密性を高めることができる。   According to the following disclosure, after forming the first protective film on the electrode film, the electronic device is sealed by filling the gap between the electrode films with the second protective film. Since the second protective film has better step coverage as compared with the first protective film, the gap can be reliably filled as compared with the case where the gap is filled only with the first protective film, and sealing is performed. Airtightness can be increased.

図１は、第１実施形態に係る電子デバイスの平面図である。FIG. 1 is a plan view of the electronic device according to the first embodiment. 図２は、電極膜を除いた第１実施形態に係る電子デバイスの一部切り欠き平面図である。FIG. 2 is a partially cutaway plan view of the electronic device according to the first embodiment excluding the electrode film. 図３（ａ）は図１のＸ１−Ｘ１線に沿う断面図であり、図３（ｂ）は図１のＸ２−Ｘ２線に沿う断面図である。3A is a cross-sectional view taken along line X1-X1 in FIG. 1, and FIG. 3B is a cross-sectional view taken along line X2-X2 in FIG. 図４は、図１のＸ３−Ｘ３線に沿う断面図である。4 is a cross-sectional view taken along line X3-X3 in FIG. 図５（ａ）は、スイッチが閉状態における図１のＸ１−Ｘ１線に沿う断面図であり、図５（ｂ）は、スイッチが閉状態における図１のＸ２−Ｘ２線に沿う断面図である。5A is a cross-sectional view taken along line X1-X1 in FIG. 1 when the switch is closed, and FIG. 5B is a cross-sectional view taken along line X2-X2 in FIG. 1 when the switch is closed. is there. 図６（ａ）、（ｂ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その１）である。6A and 6B are cross-sectional views (part 1) in the middle of manufacturing the electronic device according to the first embodiment. 図７（ａ）、（ｂ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その２）である。FIGS. 7A and 7B are cross-sectional views (part 2) in the course of manufacturing the electronic device according to the first embodiment. 図８（ａ）、（ｂ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その３）である。8A and 8B are cross-sectional views (part 3) in the middle of manufacturing the electronic device according to the first embodiment. 図９（ａ）、（ｂ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その４）である。9A and 9B are cross-sectional views (part 4) in the middle of manufacturing the electronic device according to the first embodiment. 図１０（ａ）、（ｂ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その５）である。FIGS. 10A and 10B are cross-sectional views (part 5) in the middle of manufacturing the electronic device according to the first embodiment. 図１１（ａ）、（ｂ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その６）である。11A and 11B are cross-sectional views (part 6) in the course of manufacturing the electronic device according to the first embodiment. 図１２（ａ）、（ｂ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その７）である。12A and 12B are cross-sectional views (part 7) in the middle of manufacturing the electronic device according to the first embodiment. 図１３は、第１実施形態に係る電子デバイスの製造途中の断面図（その８）である。FIG. 13 is a cross-sectional view (No. 8) of the electronic device according to the first embodiment during manufacture. 図１４は、第１実施形態に係る電子デバイスの製造途中の断面図（その９）である。FIG. 14 is a sectional view (No. 9) in the middle of manufacturing the electronic device according to the first embodiment. 図１５は、第１実施形態に係る電子デバイスの製造途中の断面図（その１０）である。FIG. 15 is a cross-sectional view (No. 10) of the electronic device according to the first embodiment in the middle of manufacture. 図１６は、第１実施形態に係る電子デバイスの製造途中の断面図（その１１）である。FIG. 16 is a cross-sectional view (No. 11) of the electronic device according to the first embodiment during manufacture. 図１７（ａ）、（ｂ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その１２）である。17A and 17B are cross-sectional views (part 12) in the middle of manufacturing the electronic device according to the first embodiment. 図１８は、第１実施形態に係る電子デバイスの製造途中の断面図（その１３）である。FIG. 18 is a cross-sectional view (No. 13) of the electronic device according to the first embodiment during manufacture. 図１９は、第１実施形態に係る電子デバイスの製造途中の平面図（その１）である。FIG. 19 is a plan view (part 1) of the electronic device according to the first embodiment in the middle of manufacture. 図２０は、第１実施形態に係る電子デバイスの製造途中の平面図（その２）である。FIG. 20 is a plan view (part 2) of the electronic device according to the first embodiment during manufacture. 図２１は、第１実施形態に係る電子デバイスの製造途中の平面図（その３）である。FIG. 21 is a plan view (part 3) of the electronic device according to the first embodiment during manufacture. 図２２は、第２実施形態に係る電子デバイスの平面図である。FIG. 22 is a plan view of the electronic device according to the second embodiment. 図２３（ａ）は第２実施形態に係る電子デバイスの拡大平面図であり、図２３（ｂ）は図２３（ａ）のＸ８−Ｘ８線に沿う断面図である。FIG. 23A is an enlarged plan view of the electronic device according to the second embodiment, and FIG. 23B is a cross-sectional view taken along line X8-X8 in FIG.

以下に、添付図面を参照しながら、各実施形態に係る電子デバイスについて説明する。   Hereinafter, an electronic device according to each embodiment will be described with reference to the accompanying drawings.

（第１実施形態）
図１は、第１実施形態に係る電子デバイスの平面図である。 (First embodiment)
FIG. 1 is a plan view of the electronic device according to the first embodiment.

この電子デバイス１００は、RF信号をスイッチングするためのスイッチ素子であって、SOI基板１の上に第１のアンカー電極膜２５Ａ、ブリッジ電極膜２５Ｂ、第２のアンカー電極膜２５Ｃ、スイッチ電極膜２５Ｓ、及び接地電極膜２５Ｇを備える。   This electronic device 100 is a switching element for switching an RF signal, and is formed on the SOI substrate 1 with a first anchor electrode film 25A, a bridge electrode film 25B, a second anchor electrode film 25C, and a switch electrode film 25S. And a ground electrode film 25G.

そして、各電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５Ｓの上には、これらの電極膜に信号を入出力するためのはんだバンプ３５が接合される。   Solder bumps 35 for inputting / outputting signals to / from these electrode films are bonded onto the electrode films 25A, 25B, 25C, 25G, 25S.

図２は、これらの電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５Ｓを除いた電子デバイス１００の一部切り欠き平面図である。   FIG. 2 is a partially cutaway plan view of the electronic device 100 excluding these electrode films 25A, 25B, 25C, 25G, and 25S.

図２に示されるように、SOI(Silicon On Insulator)基板１はシリコン基材２、中間酸化シリコン膜３、及びシリコン膜４をこの順に積層してなる。そして、最上層のシリコン膜４にはスリット４ａが形成され、これによりシリコン膜４のカンチレバー（可動部分）４ｘの輪郭が画定される。   As shown in FIG. 2, an SOI (Silicon On Insulator) substrate 1 is formed by laminating a silicon base material 2, an intermediate silicon oxide film 3, and a silicon film 4 in this order. A slit 4 a is formed in the uppermost silicon film 4, thereby defining the contour of the cantilever (movable part) 4 x of the silicon film 4.

更に、カンチレバー４ｘの上には、スイッチングの対象となるRF信号が伝播する信号線６と、スイッチング用の電圧が印加される導電性ランド７が形成される。   Further, on the cantilever 4x, a signal line 6 on which an RF signal to be switched is propagated and a conductive land 7 to which a switching voltage is applied are formed.

図３（ａ）は、図１のＸ１−Ｘ１線に沿う断面図である。   FIG. 3A is a cross-sectional view taken along line X1-X1 in FIG.

図３（ａ）に示すように、カンチレバー４ｘの下の中間絶縁膜３は除去され、これによりカンチレバー４ｘと信号線６とが上方に弾性変形可能となる。   As shown in FIG. 3A, the intermediate insulating film 3 under the cantilever 4x is removed, so that the cantilever 4x and the signal line 6 can be elastically deformed upward.

そして、第１のアンカー電極膜２５Ａは、信号線６の端部に接続され、信号線６にスイッチングの対象となるRF信号を供給するように機能する。   The first anchor electrode film 25A is connected to the end of the signal line 6 and functions to supply the signal line 6 with an RF signal to be switched.

また、各電極膜２５Ａ、２５Ｓ、２５Ｇの間には、これらが電気的に短絡するのを防止するための隙間gが形成される。そして、その隙間gから可動部分４ｘに外部雰囲気が侵入するのを防止すべく、各電極膜２５Ａ、２５Ｓ、２５Ｇの上には保護膜３３が設けられ、その保護膜３３によって隙間gが塞がれる。   Further, a gap g is formed between the electrode films 25A, 25S, and 25G to prevent them from being electrically short-circuited. A protective film 33 is provided on each of the electrode films 25A, 25S, and 25G to prevent the external atmosphere from entering the movable part 4x from the gap g, and the gap g is blocked by the protective film 33. It is.

図３（ｂ）は、図１のＸ２−Ｘ２線に沿う断面図である。   FIG. 3B is a cross-sectional view taken along line X2-X2 in FIG.

図３（ｂ）に示すように、ブリッジ電極膜２５Ｂは、導電性ランド７の上方を横断するように設けられる。そのブリッジ電極膜２５Ｂと導電性ランド７との間にスイッチング電圧を付与すると、後述のように静電力によって導電性ランド７がブリッジ電極膜２５Ｂに引き付けられ、それによりカンチレバー４ｘが上方に弾性変形することになる。   As shown in FIG. 3B, the bridge electrode film 25 </ b> B is provided so as to cross over the conductive land 7. When a switching voltage is applied between the bridge electrode film 25B and the conductive land 7, the conductive land 7 is attracted to the bridge electrode film 25B by electrostatic force as will be described later, whereby the cantilever 4x is elastically deformed upward. It will be.

図４は、図１のＸ３−Ｘ３線に沿う断面図である。   4 is a cross-sectional view taken along line X3-X3 in FIG.

図４に示すように、第２のアンカー電極膜２５Ｃは、導電性ランド７の端部に接続される。そして、第２のアンカー電極膜２５Ｃを介して、導電性ランド７に対して上記のスイッチング電圧が印加される。   As shown in FIG. 4, the second anchor electrode film 25 </ b> C is connected to the end of the conductive land 7. Then, the above switching voltage is applied to the conductive land 7 through the second anchor electrode film 25C.

図５（ａ）は、スイッチが閉状態における図１のＸ１−Ｘ１線に沿う断面図であり、図５（ｂ）は、スイッチが閉状態における図１のＸ２−Ｘ２線に沿う断面図である。   5A is a cross-sectional view taken along line X1-X1 in FIG. 1 when the switch is closed, and FIG. 5B is a cross-sectional view taken along line X2-X2 in FIG. 1 when the switch is closed. is there.

図５（ｂ）に示すように、ブリッジ電極膜２５Ｂと導電性ランド７との間にスイッチング電圧を印加することでカンチレバー４ｘが上方に弾性変形する。その結果、図５（ａ）のようにスイッチング電極膜２５Ｓの接点Ｃが信号線６とコンタクトし、第１のアンカー電極膜２５Ａとスイッチング電極膜２５Ｓとの間にRF信号が流れることになる。   As shown in FIG. 5B, when the switching voltage is applied between the bridge electrode film 25B and the conductive land 7, the cantilever 4x is elastically deformed upward. As a result, the contact C of the switching electrode film 25S contacts the signal line 6 as shown in FIG. 5A, and an RF signal flows between the first anchor electrode film 25A and the switching electrode film 25S.

次に、上記の電子デバイス１００の製造方法について説明する。   Next, a method for manufacturing the electronic device 100 will be described.

図６〜図１８は、本実施形態に係る電子デバイスの製造途中の断面図である。なお、これらの図において、図１〜図５で説明したのと同じ要素には同じ符号を付し、以下ではその説明を省略する。   6 to 18 are cross-sectional views in the course of manufacturing the electronic device according to the present embodiment. In these drawings, the same elements as those described in FIGS. 1 to 5 are denoted by the same reference numerals, and description thereof will be omitted below.

この電子デバイスを製造するには、ウエハレベルで以下の工程を行う。   In order to manufacture this electronic device, the following steps are performed at the wafer level.

まず、図６（ａ）に示すように、シリコン基材２、中間酸化シリコン膜３、及びシリコン膜４をこの順に積層したSOI基板１を用意する。SOI基板１の厚さは特に限定されない。本実施形態では、シリコン基材２の厚さを５２５μm、中間酸化シリコン膜３の厚さを４μm、シリコン膜４の厚さを１５μmとする。   First, as shown in FIG. 6A, an SOI substrate 1 in which a silicon base material 2, an intermediate silicon oxide film 3, and a silicon film 4 are laminated in this order is prepared. The thickness of the SOI substrate 1 is not particularly limited. In this embodiment, the thickness of the silicon substrate 2 is 525 μm, the thickness of the intermediate silicon oxide film 3 is 4 μm, and the thickness of the silicon film 4 is 15 μm.

なお、後述のようにシリコン膜４の上には各電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５Ｓが直接形成されるため、これらの電極同士が電気的に接続されないようにすべく、シリコン膜４の抵抗率は１０００Ωcm以上の高抵抗とするのが好ましい。   As will be described later, since the electrode films 25A, 25B, 25C, 25G, and 25S are directly formed on the silicon film 4, the silicon film 4 is used so that these electrodes are not electrically connected to each other. The resistivity is preferably a high resistance of 1000 Ωcm or more.

次に、スパッタ法によりシリコン膜４の上に密着膜６ａと金膜６ｂとをこの順に形成する。このうち、密着膜６ａとしては厚さが約５０nmのクロム膜を形成し、金膜６ｂの厚さは約５００nmとする。そして、フォトリソグラフィとイオンミリングによりこれらの膜６ａ、６ｂをパターニングして既述の信号線６を形成する。   Next, an adhesion film 6a and a gold film 6b are formed in this order on the silicon film 4 by sputtering. Among these, as the adhesion film 6a, a chromium film having a thickness of about 50 nm is formed, and the thickness of the gold film 6b is set to about 500 nm. Then, the aforementioned signal lines 6 are formed by patterning these films 6a and 6b by photolithography and ion milling.

図１９は、本工程を終了した後の平面図であって、上記の図６（ａ）は図１９のＸ４−Ｘ４線に沿う断面図に相当する。   FIG. 19 is a plan view after the process is completed, and FIG. 6A corresponds to a cross-sectional view taken along line X4-X4 of FIG.

図１９に示すように、上記の信号線６の形成と同時に、SOI基板１の上には各膜６ａ、６ｂをパターニングしてなる導電性ランド７が形成される。   As shown in FIG. 19, simultaneously with the formation of the signal lines 6, conductive lands 7 formed by patterning the films 6 a and 6 b are formed on the SOI substrate 1.

次いで、図６（ｂ）に示すように、SOI基板１の上側全面にフォトレジストを塗布し、それを露光、現像して第１のレジストパターン９を形成する。   Next, as shown in FIG. 6B, a photoresist is applied to the entire upper surface of the SOI substrate 1, and is exposed and developed to form a first resist pattern 9.

そして、第１のレジストパターン９をマスクにしてシリコン膜４をRIE(Reactive Ion Etching)によりドライエッチングし、シリコン膜４に幅が約２μmのスリット４ａを形成する。   Then, using the first resist pattern 9 as a mask, the silicon film 4 is dry-etched by RIE (Reactive Ion Etching) to form a slit 4 a having a width of about 2 μm in the silicon film 4.

そのドライエッチングとしては、エッチングの異方性が高いDeep-RIEを採用するのが好ましい。Deep-RIEでは、エッチング雰囲気中にSF6とC4F8とを交互に供給することで、エッチングと堆積物による側壁保護とが交互に進行し、スリット４ａの側壁をSOI基板１の上面に対して垂直にすることが可能となる。 As the dry etching, it is preferable to employ Deep-RIE having high etching anisotropy. In Deep-RIE, by alternately supplying SF 6 and C 4 F 8 in the etching atmosphere, sidewall protection by etching and deposit progresses alternately, and the sidewall of the slit 4a is formed on the upper surface of the SOI substrate 1. It becomes possible to make it perpendicular to it.

この後に、第１のレジストパターン９は除去される。   Thereafter, the first resist pattern 9 is removed.

図２０は、本工程を終了した後の平面図であって、上記の図６（ｂ）は図２０のＸ５−Ｘ５線に沿う断面図に相当する。   FIG. 20 is a plan view after the process is completed, and FIG. 6B corresponds to a cross-sectional view taken along line X5-X5 in FIG.

図２０に示されるように、上記のスリット４ａによってシリコン膜４のカンチレバー４ｘの輪郭が画定される。   As shown in FIG. 20, the outline of the cantilever 4x of the silicon film 4 is defined by the slit 4a.

次に、図７（ａ）に示すように、SOI基板１の上側全面にプラズマCVD法で犠牲膜８として酸化シリコン膜を約５μmの厚さに形成する。   Next, as shown in FIG. 7A, a silicon oxide film having a thickness of about 5 μm is formed as a sacrificial film 8 on the entire upper surface of the SOI substrate 1 by plasma CVD.

続いて、図７（ｂ）に示すように、犠牲膜８の上にフォトレジストを塗布し、それを露光、現像して第２のレジストパターン１０を形成する。   Subsequently, as shown in FIG. 7B, a photoresist is applied on the sacrificial film 8, which is exposed and developed to form a second resist pattern 10.

そして、CF4ガスをエッチングガスとして使用するRIEにより、第２のレジストパターン１０をマスクにして犠牲膜８を途中の深さまでエッチングして、犠牲膜８に約４μm程度の第１の溝８ａを形成する。 Then, the sacrificial film 8 is etched to an intermediate depth by RIE using CF 4 gas as an etching gas, using the second resist pattern 10 as a mask, and a first groove 8a of about 4 μm is formed in the sacrificial film 8. Form.

この後に、第２のレジストパターン１０は除去される。   Thereafter, the second resist pattern 10 is removed.

次いで、図８（ａ）に示すように、犠牲膜８の上に第３のレジストパターン１２を形成し、それをマスクにして犠牲膜８をその上面から約０．５μm程度の深さまでドライエッチングし、犠牲膜８に第２の溝８ｂを形成する。   Next, as shown in FIG. 8A, a third resist pattern 12 is formed on the sacrificial film 8, and the sacrificial film 8 is dry-etched from the upper surface to a depth of about 0.5 μm using the third resist pattern 12 as a mask. Then, the second groove 8 b is formed in the sacrificial film 8.

このドライエッチングはRIEにより行われ、エッチングガスとしては例えばCF4ガスが使用される。 This dry etching is performed by RIE, and, for example, CF 4 gas is used as an etching gas.

その後、第３のレジストパターン１２は除去される。   Thereafter, the third resist pattern 12 is removed.

次に、図８（ｂ）に示すように、SOI基板１の上側全面に再びフォトレジストを塗布し、それを露光、現像することにより第４のレジストパターン１４を形成する。   Next, as shown in FIG. 8B, a photoresist is again applied to the entire upper surface of the SOI substrate 1, and a fourth resist pattern 14 is formed by exposing and developing the photoresist.

そして、エッチングガスとしてCF4ガスを使用するRIEにより犠牲膜８をドライエッチングし、第４のレジストパターン１４で覆われていない部分に残存している厚さ約０．５μmの犠牲膜８を完全に除去する。 Then, the sacrificial film 8 is dry-etched by RIE using CF 4 gas as an etching gas, and the sacrificial film 8 having a thickness of about 0.5 μm remaining in the portion not covered with the fourth resist pattern 14 is completely formed. To remove.

このエッチングを終了後、第４のレジストパターン１４は除去される。   After this etching is finished, the fourth resist pattern 14 is removed.

続いて、図９（ａ）に示すように、シリコン膜４と犠牲膜８のそれぞれの上に密着膜１５ａとしてスパッタ法により厚さ約５０nmのモリブデン膜を形成し、更にその上に厚さ約３００nmの金膜１５ｂを形成して、これらの膜１５ａ、１５ｂをシード層１５とする。   Subsequently, as shown in FIG. 9A, a molybdenum film having a thickness of about 50 nm is formed as an adhesion film 15a on each of the silicon film 4 and the sacrificial film 8 by a sputtering method, and further, a thickness of about 50 nm is formed thereon. A 300 nm gold film 15 b is formed, and these films 15 a and 15 b are used as a seed layer 15.

次に、図９（ｂ）に示す断面構造を得るまでの工程について説明する。   Next, steps required until a sectional structure shown in FIG.

まず、シード層１５の上にポジ型のフォトレジスト２０を塗布する。   First, a positive photoresist 20 is applied on the seed layer 15.

次いで、フォトレジスト２０の所要部分に露光光を照射して感光部２０ａを形成し、当該感光部２０ａからなる潜像をフォトレジスト２０に形成する。その潜像は、既述の各電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５Ｓ（図１参照）に対応した平面形状を有する。   Next, a photosensitive portion 20 a is formed by irradiating a required portion of the photoresist 20 with exposure light, and a latent image including the photosensitive portion 20 a is formed on the photoresist 20. The latent image has a planar shape corresponding to each of the electrode films 25A, 25B, 25C, 25G, and 25S (see FIG. 1).

本工程における露光条件は特に限定されない。本実施形態では、オーバー露光となる条件でフォトレジスト２０を露光し、上記の感光部２０ａを形成する。ここで、オーバー露光とは、ジャスト露光よりも露光時間を長くして行われる露光を言う。そして、ジャスト露光とは、フォトレジスト２０を現像したときに、感光部２０ａの残渣が発生せずに感光部２０ａが完全に除去される最低限の露光時間で露光を行うことを言う。   The exposure conditions in this step are not particularly limited. In the present embodiment, the photoresist 20 is exposed under conditions of overexposure to form the photosensitive portion 20a. Here, overexposure refers to exposure performed with a longer exposure time than just exposure. And just exposure means that exposure is performed in a minimum exposure time in which the photosensitive portion 20a is completely removed without generating a residue of the photosensitive portion 20a when the photoresist 20 is developed.

このようにオーバー露光を行うと、フォトレジスト２０の表層では多量の露光光により感光部２０ａの幅が広がるのに対し、フォトレジスト２０の底面付近では露光光が減衰するため感光部２０ａの幅が狭まり、感光部２０ａの側面を傾斜させることができる。   When overexposure is performed in this manner, the width of the photosensitive portion 20a is widened by a large amount of exposure light on the surface layer of the photoresist 20, whereas the width of the photosensitive portion 20a is reduced near the bottom surface of the photoresist 20 because the exposure light attenuates. The side surface of the photosensitive portion 20a can be inclined.

続いて、図１０（ａ）に示すように、フォトレジスト２０を現像することにより、各電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５Ｓ（図１参照）に対応した窓２０ｃを備えたメッキレジスト２０ｂを形成する。   Subsequently, as shown in FIG. 10A, by developing the photoresist 20, a plating resist 20b having a window 20c corresponding to each electrode film 25A, 25B, 25C, 25G, 25S (see FIG. 1). Form.

本実施形態では、上記のようにオーバー露光により感光部２０ａの側面を傾斜させたため、窓２０ｃの側面も基板１に対して傾斜させることが可能となる。   In this embodiment, since the side surface of the photosensitive portion 20a is inclined by overexposure as described above, the side surface of the window 20c can also be inclined with respect to the substrate 1.

次に、図１０（ｂ）に示すように、シード層１５を給電層にしながら窓２０ｃ内に電解メッキ法により金メッキ膜を約２０μmの厚さに成長させ、その金メッキ膜を既述の電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５Ｓとする。   Next, as shown in FIG. 10B, a gold plating film is grown to a thickness of about 20 μm by electrolytic plating in the window 20c while using the seed layer 15 as a power feeding layer, and the gold plating film is formed into the electrode film described above. 25A, 25B, 25C, 25G, 25S.

なお、これらの電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５Ｓの一部は、犠牲膜８の上にも形成される。   A part of these electrode films 25A, 25B, 25C, 25G, and 25S is also formed on the sacrificial film 8.

続いて、図１１（ａ）に示すように、電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５Ｓとメッキレジスト２０ｂのそれぞれの上に、後述の保護膜に対する密着膜２７として蒸着法によりクロム膜を約２００nmの厚さに形成する。   Subsequently, as shown in FIG. 11A, a chromium film is formed on the electrode films 25A, 25B, 25C, 25G, and 25S and the plating resist 20b by an evaporation method as an adhesion film 27 for a protective film described later. It is formed to a thickness of 200 nm.

その後に、図１１（ｂ）に示すようにメッキレジスト２０ｂを除去する。これにより、メッキレジスト２０ｂ上の不要な金メッキ膜や密着膜２７がリフトオフされることになる。   Thereafter, the plating resist 20b is removed as shown in FIG. As a result, the unnecessary gold plating film and the adhesion film 27 on the plating resist 20b are lifted off.

リフトオフ後の各電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５Ｓの間には、これらの電極膜同士が電気的にショートするのを防止するための隙間gが設けられる。   Between the electrode films 25A, 25B, 25C, 25G, and 25S after the lift-off, a gap g for preventing the electrode films from being electrically short-circuited is provided.

また、上記したメッキレジスト２０ｂの側面の形状を反映し、各電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５Ｓの側面も基板１の上面に対して傾斜する。   Further, the side surfaces of the electrode films 25A, 25B, 25C, 25G, and 25S are also inclined with respect to the upper surface of the substrate 1, reflecting the shape of the side surfaces of the plating resist 20b.

次に、図１２（ａ）に示すように、エッチング液としてヨウ素とヨウ化カリウムの水溶液を使用しながら、リフトオフ後にSOI基板１上に残存するシード層１５をウエットエッチングにより除去する。なお、電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５Ｓの下のシード層１５は、これらの電極膜がマスクとなるためエッチングされずに残存する。   Next, as shown in FIG. 12A, the seed layer 15 remaining on the SOI substrate 1 after lift-off is removed by wet etching while using an aqueous solution of iodine and potassium iodide as an etching solution. Note that the seed layer 15 under the electrode films 25A, 25B, 25C, 25G, and 25S remains without being etched because these electrode films serve as a mask.

また、犠牲膜８の第２の溝８ｂに埋め込まれている部分のスイッチ電極膜２５Ｓは、接点Cとして供される。   In addition, the switch electrode film 25S in the portion embedded in the second groove 8b of the sacrificial film 8 serves as a contact C.

次いで、図１２（ｂ）に示すように、隙間gを通じて犠牲膜８をウエットエッチングし、カンチレバー４ｘの上方に当該カンチレバー４ｘが動くことができる空間Sを形成する。   Next, as shown in FIG. 12B, the sacrificial film 8 is wet-etched through the gap g to form a space S in which the cantilever 4x can move above the cantilever 4x.

このウエットエッチングで使用されるエッチング液としては、例えば、フッ酸溶液がある。   As an etchant used in this wet etching, for example, there is a hydrofluoric acid solution.

そのフッ酸溶液は、シリコン膜４のスリット４ａを通じて中間酸化シリコン膜３にも侵入する。そのため、カンチレバー４ｘの下方の中間酸化シリコン膜３もフッ酸溶液によりウエットエッチングされ、それによりカンチレバー４ｘが上方に弾性変形可能となる。   The hydrofluoric acid solution also enters the intermediate silicon oxide film 3 through the slit 4 a of the silicon film 4. Therefore, the intermediate silicon oxide film 3 below the cantilever 4x is also wet etched by the hydrofluoric acid solution, so that the cantilever 4x can be elastically deformed upward.

また、図１２（ｂ）の点線円内に示すように、本実施形態では、電極膜２５Ａ、２５Ｇの各側面２５ｘを基板１に対して傾斜させている。そのため、点線のように側面２５ｘが基板１に対して垂直な場合と比較して、基板１寄りの各電極膜２５Ａ、２５Ｇ同士の間隔が広まり、電極膜２５Ａ、２５Ｇの側面間に形成される不要な浮遊静電容量Cpを低減することができる。 Further, as shown in the dotted circle in FIG. 12B, in the present embodiment, the side surfaces 25 x of the electrode films 25 </ b> A and 25 </ b> G are inclined with respect to the substrate 1. Therefore, as compared with the case where the side surface 25x is perpendicular to the substrate 1 as shown by the dotted line, the distance between the electrode films 25A and 25G near the substrate 1 is increased, and is formed between the side surfaces of the electrode films 25A and 25G. it is possible to reduce unnecessary stray capacitance C p.

図２１は、本工程を終了した後の平面図であって、上記の図１２（ｂ）は図２１のＸ６−Ｘ６線に沿う断面図に相当する。   FIG. 21 is a plan view after the process is completed, and FIG. 12B corresponds to a cross-sectional view taken along line X6-X6 in FIG.

次いで、図１３に示すように、電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５Ｓの各々を燐酸と酢酸の混合溶液に曝し、スイッチング電極膜２５Ｓの接点Ｃの表面の密着膜１５ａを除去する。   Next, as shown in FIG. 13, each of the electrode films 25A, 25B, 25C, 25G, and 25S is exposed to a mixed solution of phosphoric acid and acetic acid, and the adhesion film 15a on the surface of the contact C of the switching electrode film 25S is removed.

これにより、金よりも酸化し易いモリブデンを含む密着膜１５ａが原因で接点Cの表面の酸化が進行するのを防止できるので、カンチレバー４ｘが上方に撓んだときに信号線６と接点Cとの接触抵抗を低い状態に抑えることが可能となる。   As a result, it is possible to prevent the surface of the contact C from being oxidized due to the adhesion film 15a containing molybdenum that is easier to oxidize than gold. Therefore, when the cantilever 4x is bent upward, the signal line 6 and the contact C The contact resistance can be kept low.

図１４の第１断面は、本工程を終了後の図１３の接点Ｃ付近の拡大断面図である。なお、図１４の第２断面は、図２１のＸ７−Ｘ７線に沿う断面図である。   The first cross section of FIG. 14 is an enlarged cross sectional view of the vicinity of the contact C of FIG. Note that the second cross section of FIG. 14 is a cross sectional view taken along line X7-X7 of FIG.

第１断面に示すように、本工程を終了した時点では、電極膜２５Ｓ、２５Ｇの隙間gの幅W1は８μm程度である。そして、スリット４ａの幅W2は２μm程度であり、隙間gの幅W1よりも狭い。   As shown in the first cross section, when this step is finished, the width W1 of the gap g between the electrode films 25S and 25G is about 8 μm. The width W2 of the slit 4a is about 2 μm, which is narrower than the width W1 of the gap g.

これ以降の工程について、図１５〜図１６を参照して説明する。なお、図１５〜図１６の各断面は、図１４における断面に対応する。   The subsequent steps will be described with reference to FIGS. 15 to 16 correspond to the cross section in FIG.

まず、図１５に示すように、エッチングガスとしてSF6ガスを使用するRIEによりシリコン膜４とカンチレバー４ｘを等方的にドライエッチングすることにより、スリット４ａの幅W2を隙間gの幅W1以上の幅、例えば８μm程度に拡幅する。 First, as shown in FIG. 15, the silicon film 4 and the cantilever 4x are isotropically dry etched by RIE using SF 6 gas as an etching gas, so that the width W2 of the slit 4a is greater than the width W1 of the gap g. The width is increased to, for example, about 8 μm.

次に、図１６に示すように、各電極膜２５Ｓ、２５Ｇの上に第１の保護膜３１としてスパッタ法により酸化シリコン膜を５μm程度の厚さに形成する。   Next, as shown in FIG. 16, a silicon oxide film having a thickness of about 5 μm is formed as a first protective film 31 on each electrode film 25S, 25G by sputtering.

そのスパッタ法では、酸化シリコンからなるスパッタターゲットを使用し、スパッタガスとしてアルゴンガスを使用する。このような成膜方法によれば、第１の保護膜３１の酸化シリコン膜中に有機物が入る余地はなく、第１の保護膜３１は有機物を含まない膜となる。   In the sputtering method, a sputtering target made of silicon oxide is used, and argon gas is used as a sputtering gas. According to such a film formation method, there is no room for the organic material to enter the silicon oxide film of the first protective film 31, and the first protective film 31 is a film that does not contain the organic material.

その第１の保護膜３１により隙間gをなるべく埋め込むのが好ましく、本実施形態では各電極膜２５Ｓ、２５Ｇの側面から張り出した第１の保護膜３１同士の間隔W3が０．５μm以下になるように第１の保護膜３１を形成する。   It is preferable to fill the gap g with the first protective film 31 as much as possible. In this embodiment, the interval W3 between the first protective films 31 protruding from the side surfaces of the electrode films 25S and 25G is 0.5 μm or less. First protective film 31 is formed.

ここで、第２断面に示すように、第１の保護膜３１は隙間gを通じてスリット４ａの角部にも堆積する。   Here, as shown in the second cross section, the first protective film 31 is also deposited on the corners of the slit 4a through the gap g.

但し、スパッタ法で形成した第１の保護膜３１は段差被覆性が悪いため、第１の保護膜３１によってスリット４ａが完全に塞がれることはなく、カンチレバー４ｘの動きが第１の保護膜３１によって阻害されるのを防止できる。   However, since the first protective film 31 formed by the sputtering method has poor step coverage, the slit 4a is not completely blocked by the first protective film 31, and the movement of the cantilever 4x is the first protective film. Inhibition by 31 can be prevented.

しかも、本工程の前に、図１５の工程でスリット４ａの幅W2を広げてあるので、第１の保護膜３１によりスリット４ａが塞がる危険性を一層低減できる。   In addition, since the width W2 of the slit 4a is widened in the step of FIG. 15 before this step, the risk of the slit 4a being blocked by the first protective film 31 can be further reduced.

なお、図１５の工程でスリット４ａの幅W2を広げるのではなく、スリット４ａを形成する工程（図６（ｂ））において予めスリット４ａを広くしておくことも考えられる。しかし、これでは犠牲膜８（図７（ｂ））の上面がスリット４ａの形状を拾って湾曲し、図７（ｂ）の工程で第２のレジストパターン１０を用いた犠牲膜８のエッチングを精度良く行うことができない。   It is also conceivable that the slit 4a is widened in advance in the step of forming the slit 4a (FIG. 6B), instead of increasing the width W2 of the slit 4a in the step of FIG. However, in this case, the upper surface of the sacrificial film 8 (FIG. 7B) is curved by picking up the shape of the slit 4a, and the sacrificial film 8 is etched using the second resist pattern 10 in the process of FIG. 7B. It cannot be performed with high accuracy.

そのため、図７（ｂ）の工程で犠牲膜８を精度良くエッチングするという観点からは、本実施形態のようにスリット４ａを形成した後に、図１５の工程でスリット４ａの幅W2を広げるのが好ましい。   Therefore, from the viewpoint of accurately etching the sacrificial film 8 in the step of FIG. 7B, after forming the slit 4a as in this embodiment, the width W2 of the slit 4a is increased in the step of FIG. preferable.

次いで、図１６に示すように、第１の保護膜３１の上に、TEOS（テトラエトキシシラン）ガスを使用するプラズマCVD法により酸化シリコン膜を２μm程度の厚さに形成し、その酸化シリコン膜を第２の保護膜３２とする。TEOSガスは有機ガスであるため、上記のようにTEOSガスを使用して形成した第２の保護膜３２の膜中には有機物が含まれる。   Next, as shown in FIG. 16, a silicon oxide film having a thickness of about 2 μm is formed on the first protective film 31 by a plasma CVD method using TEOS (tetraethoxysilane) gas. Is a second protective film 32. Since the TEOS gas is an organic gas, the second protective film 32 formed using the TEOS gas as described above contains an organic substance.

ここまでの工程により、第１の保護膜３１と第２の保護膜３２とを備えた保護膜３３により、各電極膜２５Ｓ、２５Ｇやカンチレバー４ｘ等がウエハレベルパッケージ技術で封止されたことになる。   According to the steps so far, the electrode films 25S, 25G, the cantilever 4x, and the like are sealed by the wafer level package technology by the protective film 33 including the first protective film 31 and the second protective film 32. Become.

第２の保護膜３２の成膜方法として採用されるTEOSガスを使用するプラズマCVD法は、第１の保護膜３１の成膜方法であるスパッタ法と比較して段差被覆性が良いので、各電極膜２５Ｓ、２５Ｇ間の隙間gを第２の保護膜３２で確実に防ぐことができる。そのため、外部の大気が隙間gを通じてカンチレバー４等の可動部分に至るのを抑制でき、スパッタ法で形成された酸化シリコンだけで封止する場合と比較して、封止による気密性を高めることが可能となる。   Since the plasma CVD method using the TEOS gas employed as the method for forming the second protective film 32 has better step coverage than the sputtering method, which is the method for forming the first protective film 31, The gap g between the electrode films 25S and 25G can be reliably prevented by the second protective film 32. Therefore, it is possible to suppress the outside air from reaching the movable part such as the cantilever 4 through the gap g, and the airtightness by sealing can be improved as compared with the case of sealing only with silicon oxide formed by sputtering. It becomes possible.

更に、第２の保護膜３２の成膜前に、予め第１の保護膜３１を形成して幅W3を狭めてあるので、TEOSガスが隙間gを通じてスリット４ａに到達し難くなる。その結果、スリット４ａの角部に第２の保護膜３２が形成される危険性を低減でき、その第２の保護膜３２が原因でカンチレバー４ｘの動きが阻害されるのを防止することが可能となる。   Further, since the first protective film 31 is formed in advance and the width W3 is narrowed before the second protective film 32 is formed, the TEOS gas hardly reaches the slit 4a through the gap g. As a result, the risk of the second protective film 32 being formed at the corners of the slit 4a can be reduced, and the second protective film 32 can prevent the movement of the cantilever 4x from being hindered. It becomes.

図１７（ａ）は、本工程を終了した後の全体断面図であり、既述の図６〜図１３における各断面図に対応する。   FIG. 17A is an overall cross-sectional view after the process is completed, and corresponds to the cross-sectional views in FIGS. 6 to 13 described above.

図１７（ａ）に示すように、シリコン基板１の縁部における接地電極膜２５Ｇは、デバイスの外周からカンチレバー４ｘ等を囲う枠２５Ｙとして機能する。そして、その枠２５Ｙがシリコン基板１の上面に直接接続されるので、デバイスの外周から内部に外部雰囲気が侵入するのを防止することができる。   As shown in FIG. 17A, the ground electrode film 25G at the edge of the silicon substrate 1 functions as a frame 25Y that surrounds the cantilever 4x and the like from the outer periphery of the device. Since the frame 25Y is directly connected to the upper surface of the silicon substrate 1, it is possible to prevent the external atmosphere from entering from the outer periphery of the device.

次に、図１７（ｂ）に示すように、フォトリソグラフィにより保護膜３３をパターニングして、スイッチ電極膜２５Ｓと第１のアンカー電極膜２５Ａの上の保護膜３３に開口３３ａを形成する。   Next, as shown in FIG. 17B, the protective film 33 is patterned by photolithography to form an opening 33a in the protective film 33 on the switch electrode film 25S and the first anchor electrode film 25A.

その後、図１８に示すように、開口３３ａから露出する各電極膜２５Ｓ、２５Ａの表面にはんだバンプ３５を接合し、本実施形態に係る電子デバイス１００の基本構造を完成させる。   Thereafter, as shown in FIG. 18, solder bumps 35 are bonded to the surfaces of the electrode films 25S and 25A exposed from the openings 33a, thereby completing the basic structure of the electronic device 100 according to the present embodiment.

以上説明した本実施形態によれば、図１６を参照して説明したように、スパッタ法で第１の保護膜３１を形成することにより電極膜２５Ｓ、２５Ｇ間の隙間gをある程度塞いでおき、その後に第２の保護膜３２で隙間gを完全に塞ぐ。   According to the present embodiment described above, as described with reference to FIG. 16, the gap g between the electrode films 25S and 25G is blocked to some extent by forming the first protective film 31 by sputtering. Thereafter, the gap g is completely closed by the second protective film 32.

その第２の保護膜３２は、第１の保護膜３１と比較して段差被覆性に優れたTEOSガスを使用するプラズマCVD法で形成されるため、第２の保護膜３２で隙間gを完全に塞ぐことができ、封止による気密性を高めることができる。   The second protective film 32 is formed by the plasma CVD method using the TEOS gas, which is superior in step coverage as compared with the first protective film 31, so that the gap g is completely formed by the second protective film 32. The airtightness by sealing can be improved.

そのため、外部雰囲気から接点Cを確実に隔離することができるようになり、外部雰囲気が原因で接点Cが酸化するのを抑制でき、電子デバイス１００の長寿命化を実現することが可能となる。   As a result, the contact C can be reliably isolated from the external atmosphere, the contact C can be prevented from being oxidized due to the external atmosphere, and the life of the electronic device 100 can be increased.

また、上記のように段差被覆性の悪い第１の保護膜３１で隙間gをある程度塞ぐことで、隙間gを通じて段差被覆性の良好な第２の絶縁膜３２がスリット４ａに形成されるのを防止でき、その第２の絶縁膜３２によってカンチレバー４ｘの動きが阻害される危険性を低減できる。   Further, as described above, the gap g is blocked to some extent by the first protective film 31 having poor step coverage, so that the second insulating film 32 having good step coverage is formed in the slit 4a through the gap g. The risk of hindering the movement of the cantilever 4x by the second insulating film 32 can be reduced.

各保護膜３１、３２の成膜方法は上記に限定されず、第１の保護膜３１よりも段差被覆性の良い成膜方法で第２の保護膜３２を成膜すればよい。   The method of forming the protective films 31 and 32 is not limited to the above, and the second protective film 32 may be formed by a film forming method having better step coverage than the first protective film 31.

例えば、第１の保護膜３１をスパッタ法、蒸着法、及びシラン（SiH4）ガスを使用するCVD法のいずれかで成膜する場合、当該第１の保護膜３１よりも段差被覆性が良い第２の保護膜３２の成膜方法としては、TEOSガスを使用するプラズマCVD法又は熱CVD法がある。 For example, when the first protective film 31 is formed by any one of sputtering, vapor deposition, and CVD using silane (SiH 4 ) gas, the step coverage is better than that of the first protective film 31. As a method for forming the second protective film 32, there is a plasma CVD method using a TEOS gas or a thermal CVD method.

更に、本実施形態では、従来のようにキャップを使用せずに封止を行うので、キャップを不要とした分だけデバイスの低背化と低コスト化とを実現することもできる。   Furthermore, in this embodiment, since sealing is performed without using a cap as in the prior art, it is possible to realize a reduction in the height and cost of the device as much as the cap is unnecessary.

なお、上記では電子デバイスとしてRFスイッチを製造したが、マイクロミラー素子や加速度センサー等のようにMEMS技術で製造される他の電子デバイスにも本実施形態の保護膜３１、３２を適用し得る。これについては、後述の第２実施形態でも同様である。   In the above description, the RF switch is manufactured as an electronic device. However, the protective films 31 and 32 of the present embodiment can also be applied to other electronic devices manufactured by MEMS technology, such as micromirror elements and acceleration sensors. This is the same in the second embodiment described later.

（第２実施形態）
図２２は、第２実施形態に係る電子デバイス２００の平面図である。なお、図２２において、第１実施形態におけるのと同じ要素には同じ符号を付し、以下ではその説明を省略する。 (Second Embodiment)
FIG. 22 is a plan view of the electronic device 200 according to the second embodiment. In FIG. 22, the same elements as those in the first embodiment are denoted by the same reference numerals, and description thereof is omitted below.

図２２に示すように、本実施形態では、各電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５Ｓの間の隙間gを平面視で蛇行させる。これ以外は第１実施形態と同じである。   As shown in FIG. 22, in this embodiment, the gap g between the electrode films 25A, 25B, 25C, 25G, and 25S is meandered in a plan view. The rest is the same as in the first embodiment.

図２３（ａ）はこの電子デバイス２００の拡大平面図であり、図２３（ｂ）は図２３（ａ）のＸ８−Ｘ８線に沿う断面図である。   FIG. 23A is an enlarged plan view of the electronic device 200, and FIG. 23B is a cross-sectional view taken along line X8-X8 in FIG.

図２３（ａ）の例では、ブリッジ電極２５Ｂの延在方向Dに沿って隙間gが蛇行している。このように蛇行させると、隙間gが平面視でストレートの場合と比較して、図２３（ｂ）のようにＸ８−Ｘ８線に沿って電極膜２５Ｂの断面が多く現れる。   In the example of FIG. 23A, the gap g meanders along the extending direction D of the bridge electrode 25B. When meandering in this way, the cross section of the electrode film 25B appears more along the line X8-X8 as shown in FIG. 23B, compared to the case where the gap g is straight in plan view.

そのため、スパッタ法で第１の保護膜３１を形成するときの酸化シリコンを含むスパッタ粒子３１ｘが、隙間gに現れる電極膜２５Ｂに衝突する機会が増え、SOI基板１に到達し難くなる。   Therefore, the chance that the sputtered particles 31x containing silicon oxide when the first protective film 31 is formed by the sputtering method collides with the electrode film 25B appearing in the gap g is increased, and it is difficult to reach the SOI substrate 1.

その結果、隙間gの幅W1（図２３（ａ）参照）を第１実施形態よりも広げても、スリット４ａの角部における第１の保護膜３１の堆積量が増大せず、カンチレバー４ｘの動き易さを確保することができる。例えば、第１実施形態では８μmであった幅W1を、本実施形態では１０μm程度にすることができる。   As a result, even if the width W1 of the gap g (see FIG. 23A) is made wider than that in the first embodiment, the amount of deposition of the first protective film 31 at the corners of the slit 4a does not increase, and the cantilever 4x Ease of movement can be secured. For example, the width W1 that was 8 μm in the first embodiment can be reduced to about 10 μm in the present embodiment.

これにより、隙間gを広げて各電極膜２５Ａ、２５Ｂ、２５Ｇ、２５Ｓ間の浮遊静電容量を低減でき、電子デバイス２００の高性能化を実現することが可能となる。   As a result, the gap g can be widened to reduce the floating electrostatic capacitance between the electrode films 25A, 25B, 25G, and 25S, and the high performance of the electronic device 200 can be realized.

以上説明した各実施形態に関し、更に以下の付記を開示する。   The following additional notes are disclosed for each embodiment described above.

（付記１） 基板に可動部分を形成する工程と、
前記可動部分の上方に、隙間により互いに分離された複数の電極膜を形成する工程と、
前記電極膜の上に第１の保護膜を形成する工程と、
前記第１の保護膜の上に、該第１の保護膜よりも段差被覆性の良い第２の保護膜を形成することにより、前記第２の保護膜で前記隙間を塞ぐ工程と、
を有することを特徴とする電子デバイスの製造方法。 (Appendix 1) forming a movable part on a substrate;
Forming a plurality of electrode films separated from each other by a gap above the movable part;
Forming a first protective film on the electrode film;
Forming a second protective film having better step coverage than the first protective film on the first protective film, thereby closing the gap with the second protective film;
A method for manufacturing an electronic device, comprising:

（付記２） 前記第１の保護膜として、スパッタ法、蒸着法、及びシランガスを使用するCVD法のいずれかで酸化シリコン膜を形成し、
前記第２の保護膜として、TEOSガスを使用するCVD法で酸化シリコン膜を形成することを特徴とする付記１に記載の電子デバイスの製造方法。 (Appendix 2) As the first protective film, a silicon oxide film is formed by any of sputtering, vapor deposition, and CVD using silane gas,
2. The method of manufacturing an electronic device according to appendix 1, wherein a silicon oxide film is formed as the second protective film by a CVD method using TEOS gas.

（付記３） 前記複数の電極膜を形成する工程において、前記隙間を平面視で蛇行させることを特徴とする付記１に記載の電子デバイスの製造方法。   (Additional remark 3) The manufacturing method of the electronic device of Additional remark 1 characterized by making the said meander meander in planar view in the process of forming these electrode films.

（付記４） 前記複数の電極膜を形成する工程において、前記電極膜の側面を傾斜させることを特徴とする付記１に記載の電子デバイスの製造方法。   (Supplementary note 4) The method for manufacturing an electronic device according to supplementary note 1, wherein in the step of forming the plurality of electrode films, a side surface of the electrode film is inclined.

（付記５） 前記複数の電極膜を形成する工程は、
前記基板の上にフォトレジストを塗布する工程と、
オーバー露光となる条件で前記フォトレジストを露光し、該フォトレジストに前記複数の電極膜に対応した潜像を形成する工程と、
前記露光の後、前記フォトレジストを現像することにより、窓を備えたメッキレジストを形成する工程と、
前記窓内と前記メッキレジスト上にメッキ膜を形成する工程と、
前記メッキ膜を形成した後、前記メッキレジストを除去することにより、前記窓内に残る前記メッキ膜を前記複数の電極膜にする工程とを有することを特徴とする付記１に記載の電子デバイスの製造方法。 (Supplementary Note 5) The step of forming the plurality of electrode films includes:
Applying a photoresist on the substrate;
Exposing the photoresist under conditions of overexposure, and forming latent images corresponding to the plurality of electrode films on the photoresist;
After the exposure, by developing the photoresist, forming a plating resist with a window;
Forming a plating film in the window and on the plating resist;
The electronic device according to claim 1, further comprising a step of, after forming the plating film, removing the plating resist so that the plating film remaining in the window becomes the plurality of electrode films. Production method.

（付記６） 前記可動部分を形成する工程は、
前記基板として、シリコン基材、中間酸化シリコン膜、及びシリコン膜が順に形成されたSOI基板を用意する工程と、
前記シリコン膜に前記可動部分の輪郭を画定するスリットを形成し、該輪郭の内側の前記シリコン膜を前記可動部分とする工程と、
前記スリットを通じて前記中間酸化シリコン膜の一部をエッチングし、前記可動部分を弾性変形可能にする工程とを有することを特徴とする付記１に記載の電子デバイスの製造方法。 (Supplementary Note 6) The step of forming the movable part includes
Preparing a SOI substrate on which a silicon base material, an intermediate silicon oxide film, and a silicon film are sequentially formed as the substrate;
Forming a slit for defining an outline of the movable part in the silicon film, and making the silicon film inside the outline the movable part;
The method of manufacturing an electronic device according to claim 1, further comprising: etching a part of the intermediate silicon oxide film through the slit to make the movable part elastically deformable.

（付記７） 前記スリットを形成した後であって、前記複数の電極膜を形成する前に、前記可動部分の上に犠牲膜を形成する工程を更に有し、
前記複数の電極膜を形成する工程において、該電極膜の一部を前記犠牲膜の上に形成し、
前記電極膜を形成した後に前記犠牲膜を除去することにより、前記可動部分が動ける空間を形成することを特徴とする付記６に記載の電子デバイスの製造方法。 (Additional remark 7) It is after forming the said slit, Comprising: It further has the process of forming a sacrificial film | membrane on the said movable part before forming a said some electrode film,
In the step of forming the plurality of electrode films, a part of the electrode film is formed on the sacrificial film,
7. The method of manufacturing an electronic device according to appendix 6, wherein a space in which the movable part can move is formed by removing the sacrificial film after forming the electrode film.

（付記８） 前記電極膜を形成した後に、前記スリットの幅を広げる工程を更に有することを特徴とする付記７に記載の電子デバイスの製造方法。   (Supplementary note 8) The method for manufacturing an electronic device according to supplementary note 7, further comprising a step of expanding the width of the slit after forming the electrode film.

（付記９） 可動部分が形成された基板と、
前記可動部分の上方に設けられ、隙間により互いに分離された複数の電極膜と、
前記電極膜の上に形成され、有機物を含まない第１の保護膜と、
前記隙間を塞ぐように前記第１の保護膜の上に形成され、有機物を含む第２の保護膜と、
を有することを特徴とする電子デバイス。 (Supplementary note 9) a substrate on which a movable part is formed;
A plurality of electrode films provided above the movable part and separated from each other by a gap;
A first protective film formed on the electrode film and containing no organic matter;
A second protective film formed on the first protective film so as to close the gap and containing an organic substance;
An electronic device comprising:

（付記１０） 前記第１の保護膜は酸化シリコン膜であり、
前記第２の保護膜は、前記有機物を含む酸化シリコン膜であることを特徴とする付記９に記載の電子デバイス。 (Supplementary Note 10) The first protective film is a silicon oxide film,
The electronic device according to appendix 9, wherein the second protective film is a silicon oxide film containing the organic substance.

１…SOI基板、２…シリコン基材、３…中間酸化シリコン膜、４…シリコン膜、４ａ…スリット、４ｘ…カンチレバー、６…信号線、６ａ…密着膜、６ｂ…金膜、７…導電性ランド、８…犠牲膜、８ａ…第１の溝、８ｂ…第２の溝、９…第１のレジストパターン、１０…第２のレジストパターン、１２…第３のレジストパターン、１４…第４のレジストパターン、１５…シード層、１５ａ…密着膜、１５ｂ…金膜、２０…フォトレジスト、２０ａ…感光部、２０ｂ…メッキレジスト、２０ｃ…窓、２５Ａ…第１のアンカー電極膜、２５Ｂ…ブリッジ電極膜、２５Ｃ…第２のアンカー電極膜、２５Ｓ…スイッチ電極膜、２５Ｇ…接地電極膜、２５Ｙ…枠、２７…密着膜、３１…第１の保護膜、３１ｘ…スパッタ粒子、３２…第２の保護膜、３３…保護膜、３３ａ…開口、３５…はんだバンプ、Ｃ…接点、ｇ…隙間、S…空間。 DESCRIPTION OF SYMBOLS 1 ... SOI substrate, 2 ... Silicon base material, 3 ... Intermediate silicon oxide film, 4 ... Silicon film, 4a ... Slit, 4x ... Cantilever, 6 ... Signal line, 6a ... Adhesion film, 6b ... Gold film, 7 ... Conductivity Land, 8 ... Sacrificial film, 8a ... 1st groove, 8b ... 2nd groove, 9 ... 1st resist pattern, 10 ... 2nd resist pattern, 12 ... 3rd resist pattern, 14 ... 4th Resist pattern, 15 ... seed layer, 15a ... adhesion film, 15b ... gold film, 20 ... photoresist, 20a ... photosensitive portion, 20b ... plating resist, 20c ... window, 25A ... first anchor electrode film, 25B ... bridge electrode Membrane, 25C ... second anchor electrode membrane, 25S ... switch electrode membrane, 25G ... ground electrode membrane, 25Y ... frame, 27 ... adhesion film, 31 ... first protective film, 31x ... sputtered particles, 32 ... second Protective film, 33 ... Mamorumaku, 33a ... opening, 35 ... solder bumps, C ... contacts, g ... clearance, S ... space.

Claims (5)

基板に可動部分を形成する工程と、
前記可動部分の上方に、隙間により互いに分離された複数の電極膜を形成する工程と、
前記電極膜の上に第１の保護膜を形成する工程と、
前記第１の保護膜の上に、該第１の保護膜よりも段差被覆性の良い第２の保護膜を形成することにより、前記第２の保護膜で前記隙間を塞ぐ工程と、
を有することを特徴とする電子デバイスの製造方法。 Forming a movable part on the substrate;
Forming a plurality of electrode films separated from each other by a gap above the movable part;
Forming a first protective film on the electrode film;
Forming a second protective film having better step coverage than the first protective film on the first protective film, thereby closing the gap with the second protective film;
A method for manufacturing an electronic device, comprising: 前記第１の保護膜として、スパッタ法、蒸着法、及びシランガスを使用するCVD法のいずれかで酸化シリコン膜を形成し、
前記第２の保護膜として、TEOSガスを使用するCVD法で酸化シリコン膜を形成することを特徴とする請求項１に記載の電子デバイスの製造方法。 As the first protective film, a silicon oxide film is formed by any of sputtering, vapor deposition, and CVD using silane gas,
The method for manufacturing an electronic device according to claim 1, wherein a silicon oxide film is formed as the second protective film by a CVD method using TEOS gas. 前記複数の電極膜を形成する工程において、前記隙間を平面視で蛇行させることを特徴とする請求項１に記載の電子デバイスの製造方法。   The method of manufacturing an electronic device according to claim 1, wherein in the step of forming the plurality of electrode films, the gap is meandered in a plan view. 前記複数の電極膜を形成する工程において、前記電極膜の側面を傾斜させることを特徴とする請求項１に記載の電子デバイスの製造方法。   The method for manufacturing an electronic device according to claim 1, wherein in the step of forming the plurality of electrode films, a side surface of the electrode film is inclined. 可動部分が形成された基板と、
前記可動部分の上方に設けられ、隙間により互いに分離された複数の電極膜と、
前記電極膜の上に形成され、有機物を含まない第１の保護膜と、
前記隙間を塞ぐように前記第１の保護膜の上に形成され、有機物を含む第２の保護膜と、
を有することを特徴とする電子デバイス。 A substrate on which a movable part is formed;
A plurality of electrode films provided above the movable part and separated from each other by a gap;
A first protective film formed on the electrode film and containing no organic matter;
A second protective film formed on the first protective film so as to close the gap and containing an organic substance;
An electronic device comprising:
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