JP2012175115A - Slew rate control circuit and control method, and semiconductor integrated circuit - Google Patents
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Abstract
Description
本発明は、スルーレート制御回路、制御方法及び半導体集積回路に関する。特に、本発明は、出力アンプのスルーレートにばらつきや変動があっても、スルーレートを所望の範囲内に制御するスルーレート制御回路、制御方法及び半導体集積回路に関する。 The present invention relates to a slew rate control circuit, a control method, and a semiconductor integrated circuit. In particular, the present invention relates to a slew rate control circuit, a control method, and a semiconductor integrated circuit that control a slew rate within a desired range even when the slew rate of an output amplifier varies or varies.
出力バッファの出力インピーダンスやスルーレートは、製造ばらつき、電源電圧変動、温度等の動作環境により、影響を受ける。これらのばらつきや変動は、回路の誤動作を招く可能性がある。例えば、スルーレートが大きすぎる場合は、オーバーシュートやリンギングが発生し、スルーレートが小さすぎる場合は、出力パルスの振幅が減衰し、誤ったデータが出力される。 The output impedance and slew rate of the output buffer are affected by operating environments such as manufacturing variations, power supply voltage fluctuations, and temperatures. These variations and fluctuations may cause circuit malfunction. For example, if the slew rate is too high, overshoot or ringing occurs, and if the slew rate is too low, the amplitude of the output pulse is attenuated and incorrect data is output.
特許文献１には、出力バッファの出力インピーダンスとスルーレートを同時に自動調整することが可能なインピーダンス制御回路とスルーレート制御回路を備えた半導体集積回路が、開示されている。図９、１０は、特許文献１で開示されている半導体集積回路を示す図である。
図９に示すように、出力バッファは、ＰＭＯＳトランジスタによるメインバッファ１１と、ＮＭＯＳトランジスタによるメインバッファ２１によって構成される。例えば、ＤＡＴＡが「０」から「１」に変化した場合には、複数のＰＭＯＳトランジスタの中で、オンするトランジスタの個数を制御するようにして、出力インピーダンスが調整されるように構成されている。図１０は、図９のインピーダンス制御回路１００の詳細を示した回路図であり、メインバッファ１１と同等のレプリカバッファ１１１を有している。レプリカバッファ１１１の抵抗値は電位ＶＰによって検出され、フィードバック制御されて、レプリカバッファの抵抗値は、所望の値に制御される。このようにして、出力バッファの出力インピーダンスが調整された上で、遅延回路５１〜５３により、オンするトランジスタの個数に応じて、遅延量を調整することにより、出力バッファのスルーレートは、自動的に調整される。
As shown in FIG. 9, the output buffer includes a main buffer 11 composed of a PMOS transistor and a main buffer 21 composed of an NMOS transistor. For example, when DATA changes from “0” to “1”, the output impedance is adjusted by controlling the number of transistors that are turned on among the plurality of PMOS transistors. . FIG. 10 is a circuit diagram showing details of the
以下の分析は、本発明により与えられる。 The following analysis is given by the present invention.
しかしながら、特許文献１に記載された出力インピーダンスとスルーレートの調整方法では、出力バッファに接続される負荷変動があった場合には、レプリカバッファで出力インピーダンスの検出を行っているため、負荷変動によるスルーレートの変動を検出することができないという問題がある。また、出力バッファが大きい場合には、出力バッファと同じサイズのレプリカバッファが必要となるため、高駆動バッファの場合はチップサイズの増大につながるという問題がある。
However, in the output impedance and slew rate adjustment method described in
以上のように、負荷変動があってもスルーレート調整を行うことが可能で、チップサイズがあまり増大しないスルーレート制御回路が望まれている。 As described above, there is a demand for a slew rate control circuit that can adjust the slew rate even when there is a load fluctuation and does not increase the chip size.
本発明の第１の視点によるスルーレート制御回路は、出力アンプのスルーレートを調整するスルーレート制御回路であって、一定周期のクロック信号を出力するカウンタと、前記カウンタが出力したクロック信号と予め設定された第１のカウント周期に基づいて、前記出力アンプのスルーレートを検出するタイミング信号を発生する制御時間設定回路と、前記タイミング信号によるタイミングの制御電圧を供給する制御電圧供給部と、前記制御時間設定回路が発生したタイミング信号によるタイミングで検出された前記出力アンプの出力信号と、前記制御電圧供給部より供給される制御電圧の比較を行う電圧比較回路と、前記電圧比較回路の比較結果に応じて、前記出力アンプのバイアス電流を制御する出力アンプ制御回路と、を備えている。 A slew rate control circuit according to a first aspect of the present invention is a slew rate control circuit that adjusts a slew rate of an output amplifier, and includes a counter that outputs a clock signal of a fixed period, a clock signal output from the counter, A control time setting circuit for generating a timing signal for detecting a slew rate of the output amplifier based on the set first count period; a control voltage supply unit for supplying a control voltage for timing based on the timing signal; Comparison result of the voltage comparison circuit for comparing the output signal of the output amplifier detected at the timing of the timing signal generated by the control time setting circuit and the control voltage supplied from the control voltage supply unit, and the comparison result of the voltage comparison circuit And an output amplifier control circuit for controlling a bias current of the output amplifier according to
本発明の第２の視点によるスルーレート制御方法は、出力アンプのスルーレートを調整するスルーレート制御方法であって、前記出力アンプのスルーレートを検出するタイミングを発生するステップと、前記タイミングで検出された出力アンプの出力信号と、制御電圧との比較を行う比較ステップと、前記比較ステップの比較結果に応じて、前記出力アンプのバイアス電流を制御するバイアス電流制御ステップと、を含む。 A slew rate control method according to a second aspect of the present invention is a slew rate control method for adjusting a slew rate of an output amplifier, the step of generating a timing for detecting the slew rate of the output amplifier, and a detection at the timing A comparison step of comparing the output signal of the output amplifier and the control voltage, and a bias current control step of controlling the bias current of the output amplifier according to the comparison result of the comparison step.
本発明のスルーレート制御回路によれば、スルーレートを検出するタイミングで、出力アンプの出力信号と制御電圧を比較し、比較結果に基づいて、出力アンプのバイアス電流を制御するようにしたから、出力アンプの負荷変動が生じた場合でも、出力アンプのスルーレート調整が可能なスルーレート制御回路を提供することができる。 According to the slew rate control circuit of the present invention, the output signal of the output amplifier and the control voltage are compared at the timing of detecting the slew rate, and the bias current of the output amplifier is controlled based on the comparison result. It is possible to provide a slew rate control circuit capable of adjusting the slew rate of the output amplifier even when the load variation of the output amplifier occurs.
本発明のスルーレート制御方法によれば、スルーレートを検出するタイミングを発生し、そのタイミングで検出された出力アンプの出力信号と制御電圧を比較し、比較結果に応じて、出力アンプのバイアス電流を制御するようにしたから、出力アンプの負荷変動が生じた場合でも、出力アンプのスルーレート調整が可能なスルーレート制御方法を提供することができる。 According to the slew rate control method of the present invention, the timing for detecting the slew rate is generated, the output signal of the output amplifier detected at that timing is compared with the control voltage, and the bias current of the output amplifier is determined according to the comparison result. Therefore, it is possible to provide a slew rate control method capable of adjusting the slew rate of the output amplifier even when the load fluctuation of the output amplifier occurs.
本発明の実施形態について、必要に応じて図面を参照して説明する。なお、実施形態の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。 Embodiments of the present invention will be described with reference to the drawings as necessary. In addition, drawing quoted in description of embodiment and the code | symbol of drawing are shown as an example of embodiment, and, thereby, the variation of embodiment by this invention is not restrict | limited.
本発明による第１の実施形態のスルーレート制御回路は、図１に示すように、出力アンプ２８のスルーレートを調整するスルーレート制御回路であって、一定周期のクロック信号を出力するカウンタ８と、カウンタ８が出力したクロック信号と予め設定された第１のカウント周期に基づいて、出力アンプ２８のスルーレートを検出するタイミング信号を発生する制御時間設定回路１４と、タイミング信号によるタイミングの制御電圧を供給する制御電圧供給部１９と、制御時間設定回路１４が発生したタイミング信号によるタイミングで検出された出力アンプ２８の出力信号と、制御電圧供給部１９より供給される制御電圧の比較を行う電圧比較回路１８と、電圧比較回路１８の比較結果に応じて、出力アンプ２８のバイアス電流を制御する出力アンプ制御回路１６と、を備えている。
As shown in FIG. 1, the slew rate control circuit according to the first embodiment of the present invention is a slew rate control circuit that adjusts the slew rate of the
本発明による第２の実施形態のスルーレート制御方法は、図２に示すように、出力アンプ２８のスルーレートを調整するスルーレート制御方法であって、出力アンプ２８のスルーレートを検出するタイミングを発生するステップＳ１０２と、そのタイミングで検出された出力アンプ２８の出力信号と、制御電圧との比較を行う比較ステップＳ１０６と、比較ステップＳ１０６の比較結果に応じて、出力アンプ２８のバイアス電流を制御するバイアス電流制御ステップＳ２００と、を含む。
The slew rate control method according to the second embodiment of the present invention is a slew rate control method for adjusting the slew rate of the
本発明による第３の実施形態の半導体集積回路は、図１に示すように、出力アンプ２８と、その出力アンプ２８のスルーレートを制御する第１の実施形態のスルーレート制御回路を備えている。
As shown in FIG. 1, the semiconductor integrated circuit according to the third embodiment of the present invention includes an
以下、実施例について、図面を参照して詳しく説明する。 Hereinafter, embodiments will be described in detail with reference to the drawings.
［実施例１の構成］
図１は、本発明の実施例１に係る出力アンプ及びスルーレート制御回路のブロック図である。図１における出力アンプ２８、及びその他の機能ブロック（制御電圧供給部１９、カウンタ８、制御設定回路１２、制御時間設定回路１４、出力アンプ制御回路１６、電圧比較回路１８）を有するスルーレート制御回路は、アナログＩＣ等の半導体集積回路として構成される。図１において、出力アンプ２８は、出力電圧が出力アンプ２８のマイナス入力端子に帰還されるいわゆる電圧フォロワ回路である。電圧フォロワ回路の電圧増幅度は１であり、出力アンプ２８の入力信号と出力信号の電位は同じである。出力アンプ２８はオペアンプで構成され、オペアンプ内部の差動入力段における定電流源２７のバイアス電流により、出力アンプ２８のスルーレート特性は変化する。
[Configuration of Example 1]
1 is a block diagram of an output amplifier and a slew rate control circuit according to a first embodiment of the present invention. The slew rate control circuit having the
一般にオペアンプ回路のスルーレート特性は、定電流源２７のバイアス電流に比例し、位相補償用のコンデンサ容量に反比例する性質を持っている。従って、スルーレートを大きくして、出力信号の立ち上がりをよくするには、バイアス電流を増加させるか、位相補償用のコンデンサ容量を小さくすればよい。本発明の実施例１では、バイアス電流を制御することにより、所望のスルーレート特性が得られるように制御を行っている。
In general, the slew rate characteristic of an operational amplifier circuit is proportional to the bias current of the constant
次に、図１におけるスルーレート制御回路の構成について説明する。カウンタ８は一定周期のクロック信号を出力し、制御設定回路１２と制御時間設定回路１４に生成したクロック信号を供給する。制御設定回路１２は、出力アンプ２８のスルーレートを制御するスルーレート制御期間を、クロック信号を基にしたカウント周期として設定する。スルーレート制御期間は、例えば、出力アンプ２８の入力信号が立ち上がり始めてから安定するまでの期間に設定される。
Next, the configuration of the slew rate control circuit in FIG. 1 will be described. The counter 8 outputs a clock signal having a fixed period and supplies the generated clock signal to the
制御時間設定回路１４は、制御設定回路１２が設定したスルーレート制御期間において、スルーレート制御をかけるタイミング信号を出力する。そのタイミング信号は、カウンタ８より供給されるクロック信号を基にしたカウント周期として設定される。尚、１つのスルーレート制御期間にスルーレート制御をかけるタイミングは、１回でもよいし、複数回でもよい。
The control
制御電圧供給部１９は、制御時間設定回路１４が出力するタイミング信号によるタイミングに応じたスルーレート制御の目標電圧を、電圧供給回路１８に供給する。制御電圧供給部１９は、制御電圧生成回路２２と制御電圧選択回路２４により構成される。制御電圧生成回路２２は予め設定されている複数の制御電圧２６を出力する。そして、制御電圧選択回路２４は、上記した複数の制御電圧２６の中から、制御時間設定回路１４が出力するタイミング信号によるタイミングに応じた制御電圧を選択し、電圧比較回路１８に供給する。
The control
電圧比較回路１８は、出力アンプ２８の出力信号及び上記した制御電圧選択回路２４が選択出力した制御電圧を入力し、２つの電位の比較を行うコンパレータである。出力アンプ２８の出力信号のほうが制御電圧よりも大きい場合は、電圧比較回路１８は「Ｈ」を出力アンプ制御回路１６に出力し、一方、出力アンプ２８の出力信号のほうが制御電圧よりも小さい場合は、電圧比較回路１８は「Ｌ」を出力アンプ制御回路１６に出力する。
The
出力制御アンプ回路１６は、電圧比較回路１８の比較結果（「Ｈ」または「Ｌ」）を、制御時間設定回路１４が出力するタイミング信号によるタイミングでラッチし、そのラッチした信号に基づいて、出力アンプ２８の定電流源２７におけるバイアス電流を制御する。
The output
次に、出力アンプ制御回路１６及び出力アンプ２８におけるバイアス電流制御の詳細について、図４を参照しながら詳細に説明する。
Next, details of bias current control in the output
図４は、出力アンプ２８のオペアンプ内部の差動段の詳細を示している。オペアンプの差動段は、プラス入力端子、マイナス入力端子の信号を受ける差動対３４と、電流ミラー対２９と、ＮチャネルＭＯＳトランジスタＭ５による定電流源３６で構成される。ＭＯＳトランジスタＭ５のゲート電圧は、出力アンプ制御回路１６が供給するバイアス電圧Ｖｂｉａｓにより、ＭＯＳトランジスタＭ５に流れるドレイン電流が制御される。このドレイン電流が、出力アンプ２８のバイアス電流Ｉｂｉａｓである。
FIG. 4 shows details of the differential stage inside the operational amplifier of the
次に、出力アンプ制御回路１６の詳細について説明する。バイアス電圧選択信号生成回路４２は、制御時間設定回路１４が出力するタイミング信号によるタイミングで、電圧比較回路１８の比較結果をラッチする。そして、バイアス電圧選択信号生成回路４２は、制御設定回路１２によりスルーレート制御期間と判定され、且つ、ラッチした電圧比較回路１８の比較結果が「Ｈ」の場合には、１を出力する。また、スルーレート制御期間と判定され、且つ、ラッチした電圧比較回路１８の比較結果が「Ｌ」の場合には、２を出力する。また、バイアス電圧選択信号生成回路４２は、スルーレート制御期間でないと判定される場合には、０を出力する。
Next, details of the output
また、出力アンプ制御回路１６は、電圧発生回路３８を有し、３つのバイアス電圧ＶｂｉａｓＮ、Ｖｂｉａｓ１、Ｖｂｉａｓ２を発生する。Ｖｂｉａｓ１とＶｂｉａｓ２の大小関係はＶｂｉａｓ１＜Ｖｂｉａｓ２となるように発生される。そして、バイアス電圧選択信号生成回路４２が発生した信号０／１／２に基づいて、セレクタ４０により、ＶｂｉａｓＮ、Ｖｂｉａｓ１、Ｖｂｉａｓ２のいずれかを選択出力する。
The output
バイアス電圧選択信号生成回路４２が０を出力している場合は、セレクタ４０は電圧ＶｂｉａｓＮを選択出力する。これは、スルーレート制御期間以外の場合であり、スルーレート制御がオフ状態（すなわち、通常動作時）のバイアス電圧である。この場合の出力アンプ２８のバイアス電流をＩｂｉａｓＮとする。
When the bias voltage selection
また、バイアス電圧選択信号生成回路４２が１を出力している場合は、セレクタ４０は電圧Ｖｂｉａｓ１を選択出力する。これは、スルーレート制御期間で、バイアス電流を小さくすることにより、スルーレートを小さくする制御を行う場合である。
When the bias voltage selection
また、バイアス電圧選択信号生成回路４２が２を出力している場合は、セレクタ４０は電圧Ｖｂｉａｓ２を選択出力する。これは、スルーレート制御期間で、バイアス電流を大きくすることにより、スルーレートを大きくする制御を行う場合である。バイアス電圧がＶｂｉａｓ１のときのバイアス電流をＩｂｉａｓ１、バイアス電圧がＶｂｉａｓ２のときのバイアス電流をＩｂｉａｓ２とすると、バイアス電圧とバイアス電流は比例するので、Ｉｂｉａｓ１＜Ｉｂｉａｓ２の関係になる。すなわち、実施例１では、バイアス電流を制御するのに、それに比例したバイアス電圧で制御を行っている。以上説明したように、スルーレート制御期間の場合には、電圧比較回路１８の比較結果Ｈ／Ｌに応じて、Ｖｂｉａｓ１／Ｖｂｉａｓ２を切り替えることにより、バイアス電流を制御する構成となっている。
When the bias voltage selection
［実施例１の動作］
次に、実施例１の動作について、図１に示すブロック図と、図２に示すフローチャートを参照しながら、詳細に説明する。まず、制御設定回路１２が、スルーレート制御期間の設定を行う（ステップＳ１００）。次に、制御時間設定回路１４が、スルーレートを検出するタイミングを発生する（ステップＳ１０２）。次に、上記のタイミングに応じた制御電圧を設定する（ステップＳ１０４）。具体的には、制御電圧生成回路２２が発生する複数の制御電圧２６の中から制御電圧選択回路２４がタイミングに応じた制御電圧を選択している。次に、電圧比較回路１８が、上記タイミングにおける出力アンプ２８の出力信号と、上記制御電圧を比較する（ステップＳ１０６）。
[Operation of Embodiment 1]
Next, the operation of the first embodiment will be described in detail with reference to the block diagram shown in FIG. 1 and the flowchart shown in FIG. First, the
次に、ステップＳ１０６の比較結果に応じて、出力アンプのバイアス電流を制御するバイアス電流制御を行う（ステップＳ２００）。ステップＳ２００は、より詳細には、以下のステップＳ１０８、Ｓ１１０及びＳ１１２を含んでいる。まず、電圧比較回路１８による比較結果において、出力アンプの出力信号が制御電圧より大きいか否かを判定する（ステップＳ１０８）。ステップＳ１０８において、出力アンプの出力信号が制御電圧より大きいと判定された場合には（ステップＳ１０８でＹＥＳ）、出力アンプ２８のバイアス電流を小さくする（ステップＳ１１０）。具体的には、図４におけるバイアス電圧Ｖｂｉａｓとして低いほうのＶｂｉａｓ１を選択することにより、小さいほうのバイアス電流Ｉｂｉａｓ１が設定される。一方、ステップＳ１０８において、出力アンプの出力信号が制御電圧より小さいと判定された場合には（ステップＳ１０８でＮＯ）、出力アンプ２８のバイアス電流を大きくする（ステップＳ１１２）。具体的には、図４におけるバイアス電圧Ｖｂｉａｓとして大きいほうのＶｂｉａｓ２を選択することにより、大きいほうのバイアス電流Ｉｂｉａｓ２が設定される。
Next, bias current control for controlling the bias current of the output amplifier is performed according to the comparison result of step S106 (step S200). More specifically, step S200 includes the following steps S108, S110, and S112. First, it is determined whether or not the output signal of the output amplifier is larger than the control voltage in the comparison result by the voltage comparison circuit 18 (step S108). If it is determined in step S108 that the output signal of the output amplifier is greater than the control voltage (YES in step S108), the bias current of the
次に、スルーレート制御期間が終わったか否かが判定される（ステップＳ１１４）。具体的には、制御設定回路１２の出力が、「Ｈ」か「Ｌ」かを判別する。そして、ステップＳ１１４でスルーレート制御期間が終わったと判定された場合（ステップＳ１１４で、ＹＥＳ）、具体的には、制御設定回路１２の出力が「Ｌ」の場合には、処理を終了する。一方、ステップＳ１１４でスルーレート制御期間が終わっていないと判定された場合（ステップＳ１１４で、ＮＯ）、具体的には、制御設定回路１２の出力が未だ「Ｈ」の場合には、ステップＳ１０２に戻り、次に、制御時間設定回路１４が発生する制御のタイミングでスルーレート制御を繰り返す。
Next, it is determined whether or not the slew rate control period has ended (step S114). Specifically, it is determined whether the output of the
図３は、実施例１によるスルーレート制御が行われた一例を示す出力アンプ２８の出力信号の波形図である。以下に、図３を参照し、実施例１の動作を詳細に説明する。波形図において横軸は時間、縦軸は出力アンプの出力電圧を示している。波形図の破線は、理想的な出力波形を示しており、スルーレート制御の目標特性である。
FIG. 3 is a waveform diagram of an output signal of the
図３の最下部は、制御設定回路１２の出力である。Ａ点で「Ｈ」に立ち上がり、Ｌ点で「Ｌ」になる。Ａ点からＬ点までの期間が、スルーレート制御期間である。この期間は、カウンタ８が出力するクロック信号を基にしたカウント周期ＣＴ２（第２のカウント周期）により設定される。
The bottom of FIG. 3 is the output of the
次に、図３において、制御時間設定回路１４の出力信号が表示されている。ここに示したように、カウント周期ＣＴ１（第１のカウント周期）経過したタイミングが、スルーレートを検出して制御するタイミングである（図３で、下方向の矢印で示している）。制御時間設定回路１４の出力信号は、カウント周期ＣＴ１毎に、「Ｈ」から「Ｌ」に立ち下がり、このタイミングエッジで、制御を行っている。
Next, in FIG. 3, the output signal of the control
また、カウントＣＴ１毎のタイミングにおける制御電圧は、波形図の縦軸に示した第１〜第５の制御電圧であり、これらの電圧は、制御電圧供給部１９から供給される。
The control voltage at the timing for each count CT1 is the first to fifth control voltages shown on the vertical axis of the waveform diagram, and these voltages are supplied from the control
また、制御時間設定回路１４の出力は、カウント周期ＣＴ１のタイミングエッジより、カウント周期ＣＴ３だけ前のタイミングで、「Ｌ」から「Ｈ」に立ち上がる。そして、この立ち上がるタイミングで、電圧比較回路１８は、比較動作を開始する。その後、電圧比較回路１８による比較結果は、ＣＴ１毎のタイミングエッジ（図３の下方向の矢印）で、出力制御アンプ回路１６によりラッチされる。
Further, the output of the control
図３に示した時間軸上のＡ点〜Ｌ点の各々におけるスルーレート制御の動作状態について、以下に説明する。 The operation state of the slew rate control at each of points A to L on the time axis shown in FIG. 3 will be described below.
まず、Ａ点において、出力アンプ２８の制御が開始する。このとき、出力アンプ制御回路１６の出力は、通常動作時のバイアス電圧ＶｂｉａｓＮとなっている。
First, at the point A, control of the
次に、Ｂ点において、制御時間設定回路１４の出力が立ち上がり、第１の電圧比較期間が開始する。制御時間設定回路１４の立ち上がり信号に応じて、制御電圧選択回路２４は制御電圧生成回路２２の出力の中から第１の制御電圧を選択し、電圧比較回路１８に出力する。電圧比較回路１８は第１の制御電圧と出力アンプ２８の出力電圧の比較結果を出力アンプ制御回路１６に出力する。
Next, at point B, the output of the control
次に、Ｃ点において、カウント周期ＣＴ１のタイミングとなり、制御時間設定回路１４の出力が立ち下がり第１の電圧比較期間が終了する。制御時間設定回路１４の立ち下がり信号に応じて、出力アンプ制御回路１６は、電圧比較回路１８の出力信号をラッチする。このとき、制御電圧に対して出力電圧のほうが高いため、出力アンプ制御回路１６は出力アンプバイアス電流制御を行い、出力アンプを低速化する。具体的にはバイアス電圧として低いほうのＶｂｉａｓ１を出力する。
Next, at point C, the timing of the count cycle CT1 is reached, the output of the control
次に、Ｄ点において、制御時間設定回路１４の出力が立ち上がり、第２の電圧比較期間が開始する。制御時間設定回路１４の立ち上がり信号に応じて、制御電圧選択回路２４は制御電圧生成回路２２の出力の中から第２の制御電圧を選択し、電圧比較回路１８に出力する。電圧比較回路１８は第２の制御電圧と出力アンプ２８の出力電圧の比較結果を出力アンプ制御回路１６に出力する。
Next, at point D, the output of the control
次に、Ｅ点において、カウント周期ＣＴ１のタイミングとなり、制御時間設定回路１４の出力が立ち下がり第２の電圧比較期間が終了する。制御時間設定回路１４の立ち下がり信号に応じて、出力アンプ制御回路１６は、電圧比較回路１８の出力信号をラッチする。このとき、制御電圧に対して出力電圧のほうが低いため、出力アンプ制御回路１６は出力アンプバイアス電流制御を行い、出力アンプを高速化する。具体的にはバイアス電圧として高いほうのＶｂｉａｓ２を出力する。
Next, at point E, the timing of the count cycle CT1 is reached, the output of the control
次に、Ｆ点において、制御時間設定回路１４の出力が立ち上がり、第３の電圧比較期間が開始する。制御時間設定回路１４の立ち上がり信号に応じて、制御電圧選択回路２４は制御電圧生成回路２２の出力の中から第３の制御電圧を選択し、電圧比較回路１８に出力する。電圧比較回路１８は第３の制御電圧と出力アンプ２８の出力電圧の比較結果を出力アンプ制御回路１６に出力する。
Next, at point F, the output of the control
次に、Ｇ点において、カウント周期ＣＴ１のタイミングとなり、制御時間設定回路１４の出力が立ち下がり第３の電圧比較期間が終了する。制御時間設定回路１４の立ち下がり信号に応じて、出力アンプ制御回路１６は、電圧比較回路１８の出力信号をラッチする。このとき、制御電圧に対して出力電圧のほうが高いため、出力アンプ制御回路１６は出力アンプバイアス電流制御を行い、出力アンプを低速化する。具体的にはバイアス電圧として低いほうのＶｂｉａｓ１を出力する。
Next, at point G, the timing of the count cycle CT1 is reached, the output of the control
次に、Ｈ点において、制御時間設定回路１４の出力が立ち上がり、第４の電圧比較期間が開始する。制御時間設定回路１４の立ち上がり信号に応じて、制御電圧選択回路２４は制御電圧生成回路２２の出力の中から第４の制御電圧を選択し、電圧比較回路１８に出力する。電圧比較回路１８は第４の制御電圧と出力アンプ２８の出力電圧の比較結果を出力アンプ制御回路１６に出力する。
Next, at point H, the output of the control
次に、Ｉ点において、カウント周期ＣＴ１のタイミングとなり、制御時間設定回路１４の出力が立ち下がり第４の電圧比較期間が終了する。制御時間設定回路１４の立ち下がり信号に応じて、出力アンプ制御回路１６は、電圧比較回路１８の出力信号をラッチする。このとき、制御電圧に対して出力電圧のほうが低いため、出力アンプ制御回路１６は出力アンプバイアス電流制御を行い、出力アンプを高速化する。具体的にはバイアス電圧として高いほうのＶｂｉａｓ２を出力する。
Next, at point I, the timing of the count cycle CT1 is reached, the output of the control
次に、Ｊ点において、制御時間設定回路１４の出力が立ち上がり、第５の電圧比較期間が開始する。制御時間設定回路１４の立ち上がり信号に応じて、制御電圧選択回路２４は制御電圧生成回路２２の出力の中から第５の制御電圧を選択し、電圧比較回路１８に出力する。電圧比較回路１８は第５の制御電圧と出力アンプ２８の出力電圧の比較結果を出力アンプ制御回路１６に出力する。
Next, at point J, the output of the control
次に、Ｋ点において、カウント周期ＣＴ１のタイミングとなり、制御時間設定回路１４の出力が立ち下がり第５の電圧比較期間が終了する。制御時間設定回路１４の立ち下がり信号に応じて、出力アンプ制御回路１６は、電圧比較回路１８の出力信号をラッチする。このとき、制御電圧に対して出力電圧のほうが高いため、出力アンプ制御回路１６は出力アンプバイアス電流制御を行い、出力アンプを低速化する。具体的にはバイアス電圧として低いほうのＶｂｉａｓ１を出力する。
Next, at the point K, it becomes the timing of the count cycle CT1, the output of the control
次に、Ｌ点において、制御設定回路１２の出力が「Ｌ」に立ち下がり、スルーレート制御期間が終了する。このとき、出力アンプ制御回路１６の出力は、通常動作時のバイアス電圧ＶｂｉａｓＮに戻る。
Next, at point L, the output of the
以上説明したように、比較動作と、比較結果に基づいた制御動作とを繰り返していき、出力アンプ２８のスルーレートを理想的な速度に近づけていく。図３による動作説明では、比較回数を５回として説明したが、それに限定されず、出力のスルーレートの目標精度を上げたい場合は比較回数を増やしてもよく、スルーレートの目標精度に応じた設定を行えばよい。尚、図３に示す制御では、比較結果に基づいたバイアス電流の制御を次の比較結果をラッチするまで続けているが、それに限定されず、次の比較結果をラッチするより前の所定のタイミングまでスルーレート制御を行い、そのタイミングから次の比較結果のラッチまでは通常のバイアス電流で動作するように構成してもよい。
As described above, the comparison operation and the control operation based on the comparison result are repeated to bring the slew rate of the
実施例１のスルーレート制御回路によれば、出力の状態を時間軸で比較することにより制御を行うようにしたから、出力に負荷変動を生じた場合でも、高精度にスルーレートを調整することができるという効果が得られる。また、特許文献１のようにレプリカバッファによりチップサイズが増大するようなこともないので、チップサイズをあまり増大させずに、スルーレート制御を行うことが可能であるという効果が得られる。
According to the slew rate control circuit of the first embodiment, since the control is performed by comparing the output state on the time axis, the slew rate can be adjusted with high accuracy even when the load fluctuates. The effect of being able to be obtained. Further, since the chip size is not increased by the replica buffer as in
実施例２に係るスルーレート制御回路について、図５、図６を参照しながら説明する。実施例２によるスルーレート制御回路の実施例１との違いは、出力アンプ制御回路の部分だけである。実施例２における出力アンプ制御回路６０のブロック図を図５に示す。電圧発生回路（ＶｂｉａｓＮ）６４は、通常動作時（すなわち、スルーレート制御オフ時）のバイアス電圧ＶｂｉａｓＮを発生する回路であり、実施例１と同じ電圧ＶｂｉａｓＮを生成する。出力アンプ制御回路６０において、電圧発生回路（Ｖｂｉａｓ１）６６が、スルーレート制御オン時の低いほうのバイアス電圧Ｖｂｉａｓ１を発生する。一方、電圧発生回路（Ｖｂｉａｓ２）６８が、スルーレート制御オン時の高いほうのバイアス電圧Ｖｂｉａｓ２を発生する。そして、出力アンプ制御回路６０は制御回数カウンタ７０を有し、制御時間設定回路１４によるタイミング信号の発生の度に、制御回数をカウントアップする。
A slew rate control circuit according to the second embodiment will be described with reference to FIGS. The difference of the slew rate control circuit according to the second embodiment from the first embodiment is only the output amplifier control circuit portion. FIG. 5 shows a block diagram of the output
電圧発生回路（Ｖｂｉａｓ１）６６は、図６（Ａ）に示す変換特性を持つ電圧発生回路である。一方、電圧発生回路（Ｖｂｉａｓ２）６８は、図６（Ｂ）に示す変換特性と持つ電圧発生回路である。図６（Ａ）、(Ｂ）において、破線の電圧レベルは、無調整のレベルを表している。図６（Ａ）において、実線の特性と破線の特性（無調整のレベル）の差が、出力アンプ２８のバイアス電圧の調整量を意味し、その調整量を、図６（Ａ）に示すように、制御回数が増えていくにつれて、小さくすることを意味している。図６（Ｂ）においても、同様に、実線の特性と破線の特性（無調整のレベル）の差が、出力アンプ２８のバイアス電圧の調整量を意味し、その調整量を、図６（Ｂ）に示すように、制御回数が増えていくにつれて、小さくすることを意味している。
The voltage generation circuit (Vbias1) 66 is a voltage generation circuit having the conversion characteristics shown in FIG. On the other hand, the voltage generation circuit (Vbias2) 68 is a voltage generation circuit having the conversion characteristics shown in FIG. In FIGS. 6A and 6B, the broken line voltage level represents an unadjusted level. In FIG. 6A, the difference between the solid line characteristic and the broken line characteristic (no adjustment level) means the adjustment amount of the bias voltage of the
例えば、図６（Ａ）、（Ｂ）に示す変換特性として、制御回数＝１のときは調整量をバイアス電圧の±５０％、制御回数＝２のときは調整量をバイアス電圧の±４０％、制御回数＝３のときは調整量をバイアス電圧の±３０％というように、設定する。また、この設定は、実際には、実験による最適化や、シミュレーションによる最適化計算などにより行えばよい。 For example, as the conversion characteristics shown in FIGS. 6A and 6B, the adjustment amount is ± 50% of the bias voltage when the control count = 1, and the adjustment amount is ± 40% of the bias voltage when the control count = 2. When the control count = 3, the adjustment amount is set to be ± 30% of the bias voltage. In practice, this setting may be performed by optimization by experiment, optimization calculation by simulation, or the like.
例えば、図３に示したスルーレート調整の例の場合、５回の制御を行っているが、実施例２では、第１の制御による低速化のＶｂｉａｓ１の調整量より、第３の制御による低速化のＶｂｉａｓ１の調整量を小さくし、第３の制御による低速化のＶｂｉａｓ１の調整量より、第５の制御による低速化のＶｂｉａｓ１の調整量を、さらに小さくする。また、第２の制御による高速化のＶｂｉａｓ２の調整量より、第４の制御による高速化のＶｂｉａｓ２の調整量を小さくすることになる。 For example, in the example of the slew rate adjustment shown in FIG. 3, the control is performed five times. However, in the second embodiment, the low speed by the third control is lower than the adjustment amount of Vbias1 by the first control. The adjustment amount of Vbias1 for the lower speed is made smaller, and the adjustment amount of Vbias1 for the lower speed made by the fifth control is made smaller than the adjustment amount of the lower speed Vbias1 made by the third control. In addition, the speed-up adjustment amount of Vbias2 by the fourth control is made smaller than the speed-up adjustment speed of Vbias2 by the second control.
以上のように、実施例２に係るスルーレート制御回路によれば、制御回数が増えるにつれて、調整量を小さくしていくことにより、より微調整が可能となり、高精度に出力電圧を理想出力に合わせることができるという効果が得られる。 As described above, according to the slew rate control circuit according to the second embodiment, the amount of adjustment is reduced as the number of times of control increases, thereby enabling finer adjustment and making the output voltage an ideal output with high accuracy. The effect that they can be combined is obtained.
実施例３に係るスルーレート制御回路について、図７、図８を参照しながら説明する。 A slew rate control circuit according to the third embodiment will be described with reference to FIGS.
実施例３によるスルーレート制御回路の実施例１との違いは、出力アンプ制御回路の部分及び電圧比較回路である。実施例３における出力アンプ制御回路７４のブロック図を図７に示す。電圧発生回路（ＶｂｉａｓＮ）７８は、通常動作時（すなわち、スルーレート制御オフ時）のバイアス電圧ＶｂｉａｓＮを発生する回路であり、実施例１、２と同じ電圧ＶｂｉａｓＮを生成する。出力アンプ制御回路７４において、電圧発生回路（Ｖｂｉａｓ１）８０が、スルーレート制御オン時の低いほうのバイアス電圧Ｖｂｉａｓ１を発生する。一方、電圧発生回路（Ｖｂｉａｓ２）８２が、スルーレート制御オン時の高いほうのバイアス電圧Ｖｂｉａｓ２を発生する。
The difference of the slew rate control circuit according to the third embodiment from the first embodiment is the part of the output amplifier control circuit and the voltage comparison circuit. FIG. 7 shows a block diagram of the output
また、実施例１、２の電圧比較回路１８は、比較結果が「Ｈ」、「Ｌ］のみの大小関係を示す情報のみを出力していたが、実施例３の電圧比較回路８６は、出力アンプ２８の出力信号と制御電圧との差分を出力する。そして、その差分を電圧発生回路（Ｖｂｉａｓ１）８０と電圧発生回路（Ｖｂｉａｓ２）８２に供給する。
In addition, the
また、電圧比較回路８６の差分はバイアス電圧選択信号生成回路７６にも供給され、バイアス電圧選択信号生成回路７６は、差分が正のときは「１」、差分が負のときは「２」をセレクタ８４に対して出力する。また、制御設定回路１２よりスルーレート制御期間でないと判定される場合は、「０」を出力する。
The difference of the
電圧発生回路（Ｖｂｉａｓ１）８０は、図８の（Ａ）に示す変換特性で、差分を電圧Ｖｂｉａｓ１に変換する。一方、電圧発生回路（Ｖｂｉａｓ２）８２は、図８の（Ｂ）に示す変換特性で、差分を電圧Ｖｂｉａｓ２に変換する。図８（Ａ）、（Ｂ）において、破線の電圧レベルは、無調整のレベルを表している。図８（Ａ）において、実線の特性と破線の特性（無調整のレベル）の差が、出力アンプ２８のバイアス電圧の調整量を意味し、その調整量は、図８（Ａ）に示すように、差分が大きいほど、大きくすることを意味している。また、図８（Ｂ）においても、実線の特性と破線の特性（無調整のレベル）の差が、出力アンプ２８のバイアス電圧の調整量を意味し、その調整量は、図８（Ｂ）に示すように、差分が大きいほど、大きくすることを意味している。
The voltage generation circuit (Vbias1) 80 converts the difference into the voltage Vbias1 with the conversion characteristics shown in FIG. On the other hand, the voltage generation circuit (Vbias2) 82 converts the difference into the voltage Vbias2 with the conversion characteristics shown in FIG. In FIGS. 8A and 8B, the broken line voltage level represents an unadjusted level. In FIG. 8A, the difference between the solid line characteristic and the broken line characteristic (unadjusted level) means the adjustment amount of the bias voltage of the
例えば、図８（Ａ）、（Ｂ）に示す変換特性として、差分が０．５Ｖの場合は、調整量を−５０％、差分が０．３Ｖの場合は、調整量を＋３０％というように、設定する。この設定は、実際には、実験による最適化や、シミュレーションによる最適化計算などにより行えばよい。 For example, as the conversion characteristics shown in FIGS. 8A and 8B, when the difference is 0.5V, the adjustment amount is −50%, and when the difference is 0.3V, the adjustment amount is + 30%. Set. In practice, this setting may be performed by optimization by experiment, optimization calculation by simulation, or the like.
以上のように、実施例３に係るスルーレート制御回路によれば、電圧比較回路８６の差分が大きいときには、調整量を大きくし、電圧比較回路８６の差分が小さいときには、調整量を小さくするように制御したから、より微調整が可能となり、高精度に出力電圧を理想出力に合わせることができるという効果が得られる。
As described above, according to the slew rate control circuit according to the third embodiment, the adjustment amount is increased when the difference of the
［比較例］
ここで、比較例として、特許文献１に記載されている従来技術の出力インピーダンス調整、及びスルーレート調整を以下に説明する。図９、１０は、特許文献１に記載された出力インピーダンス調整、及びスルーレート調整が可能な半導体装置を示す回路図である。図９は特許文献１の図１に、図１０は特許文献１の図３に、それぞれ対応している。
[Comparative example]
Here, as a comparative example, the conventional output impedance adjustment and slew rate adjustment described in
図９において、出力バッファは、複数のＰＭＯＳトランジスタ（ＭＰ０、ＭＰ１、ＭＰ２、ＭＰ３）を有するメインバッファ１１と、複数のＮＭＯＳトランジスタ（ＭＮ０、ＭＮ１、ＭＮ２、ＭＮ３）を有するメインバッファ２１により構成されている。出力バッファの入力ＤＡＴＡが「０」から「１」に変化した場合、メインバッファ２１のＮＭＯＳトランジスタは全てオフとなる。一方、メインバッファ１１において、インピーダンス設定コードＰＡ、ＰＢ、ＰＣにより、ＭＰ１、ＭＰ２、ＭＰ３の中でオンするＰＭＯＳトランジスタが決定される。オンするトランジスタの数が多いほど、出力インピーダンスは低くなり、オンするトランジスタの数が少ないほど、出力インピーダンスは高くなる。 In FIG. 9, the output buffer includes a main buffer 11 having a plurality of PMOS transistors (MP0, MP1, MP2, MP3) and a main buffer 21 having a plurality of NMOS transistors (MN0, MN1, MN2, MN3). Yes. When the input DATA of the output buffer changes from “0” to “1”, all the NMOS transistors of the main buffer 21 are turned off. On the other hand, in the main buffer 11, PMOS transistors that are turned on in MP1, MP2, and MP3 are determined by impedance setting codes PA, PB, and PC. The greater the number of transistors that are turned on, the lower the output impedance. The smaller the number of transistors that are turned on, the higher the output impedance.
図１０は、図９におけるインピーダンス制御回路１００の詳細を示す回路図である。インピーダンス制御回路は、メインバッファ１１を制御するインピーダンス制御コードＰＡ、ＰＢ、ＰＣを生成するインピーダンス制御回路（Ｐｃｈ）１０１と、メインバッファ２１を制御するインピーダンス制御コードＮＡ、ＮＢ、ＮＣを生成するインピーダンス制御回路（Ｎｃｈ）から構成される。インピーダンス制御回路（Ｎｃｈ）１０２は、インピーダンス制御回路（Ｐｃｈ）１０１と同様であるため、図示及び説明を省略する。
FIG. 10 is a circuit diagram showing details of the
インピーダンス制御回路（Ｐｃｈ）１０１は、メインバッファ１１と同等なレプリカバッファ１１１を有している。レプリカバッファ１１１の抵抗値（出力インピーダンス）は、抵抗１１２で発生する電位ＶＰにより検出され、分割抵抗１１４で生成した基準電位ＶＲＥＦと同じになるようにフィードバック制御が行われる。具体的には、電位ＶＰと基準電位ＶＲＥＦをコンパレータ１１３に入力している。電位ＶＰが基準電位ＶＲＥＦよりも低い場合、コンパレータ１１３から出力される信号ＳＣは、Ｈレベルになり、アップダウンカウンタ１１５はカウントアップ動作を行い、レプリカバッファの抵抗値は低下する。逆に、電位ＶＰが基準電位ＶＲＥＦより高い場合、コンパレータ１１３から出力される信号ＳＣはＬレベルとなり、アップダウンカウンタ１１５はカウントダウン動作を行い、レプリカバッファ１１１の抵抗値は上昇する。以上のようにして、レプリカバッファ１１１の抵抗値が、所望の範囲に自動的に調整され、その時点でのインピーダンス設定コードＰＡ、ＰＢ、ＰＣが、プリバッファ１０に供給される。
The impedance control circuit (Pch) 101 has a
プリバッファ１０は、インピーダンス設定コードＰＡ、ＰＢ、ＰＣに基づいて、ＭＰ１、ＭＰ２、ＭＰ３をオン／オフする駆動信号Ｐ１、Ｐ２、Ｐ３を生成し、ＭＰ１、ＭＰ２、ＭＰ３を駆動する。その結果、ＭＰ１、ＭＰ２、ＭＰ３のうち、オンするトランジスタの個数が選択されて、メインバッファ１１は、レプリカバッファ１１１と同じ出力インピーダンスに制御される。
The pre-buffer 10 generates drive signals P1, P2, and P3 for turning on / off MP1, MP2, and MP3 based on the impedance setting codes PA, PB, and PC, and drives MP1, MP2, and MP3. As a result, the number of transistors to be turned on is selected from among MP1, MP2, and MP3, and the main buffer 11 is controlled to have the same output impedance as the
以上のようにして、出力バッファの出力インピーダンスの調整が行われた上で、図９に示す回路では、プリバッファ１０において、スルーレート調整が自動的に行われる。図９において、遅延回路５１〜５３は、インピーダンス設定コードＰＡ、ＰＢ、ＰＣに基づいて、入力信号の遅延時間を調整する回路である。ここで、遅延回路５１〜５３は、インピーダンス設定コードＰＡ、ＰＢ、ＰＣがオンするトランジスタの数を少なくするように制御する場合には、駆動信号Ｐ１、Ｐ２、Ｐ３の遅延時間を長くなるようにし、一方、オンするトランジスタの数を多くするように制御する場合には、駆動信号Ｐ１、Ｐ２、Ｐ３の遅延時間を短くなるようにしている。その結果、出力インピーダンスが、インピーダンス制御回路により調整され、オンするトランジスタの数が変化した場合でも、出力波形のスルーレートを一定に保つことを可能にしている。
As described above, after adjusting the output impedance of the output buffer, the slew rate is automatically adjusted in the
以上に説明したように、特許文献１に記載された比較例では、出力バッファのインピーダンス調整及びスルーレート調整が、自動的に行われる。しかしながら、比較例で示した従来技術では、出力インピーダンスとスルーレートの調整の検出のために、出力バッファと同等のレプリカバッファを使用する。そのため、出力バッファの先に接続される負荷の変動に対してはレプリカバッファによって検出することはできず、出力負荷変動に対して調整を行うことができない。
As described above, in the comparative example described in
また、出力バッファが大きい場合は、同等サイズのレプリカバッファが必要なため、チップサイズの増大につながる。図１０では、インピーダンス制御回路（Ｐｃｈ）１０１内のレプリカバッファ１１１を示しているが、実際には、さらに、インピーダンス制御回路（Ｎｃｈ）１０２内にも、メインバッファ２１と同等の不図示のレプリカバッファが存在している。
Further, when the output buffer is large, a replica buffer of the same size is necessary, leading to an increase in chip size. Although FIG. 10 shows the
本発明のスルーレート制御回路は、比較例のようなレプリカバッファは不要であり、且つ、簡単な制御回路で構成することができるため、大幅なチップサイズの増大にはならない。また、本発明のスルーレート制御回路は、出力アンプの出力を制御電圧と比較して、バイアス電流制御を行うようにしたので、出力アンプ接続した負荷に、負荷変動があった場合でも、高精度なスルーレート調整を行うことができるという効果が得られる。 The slew rate control circuit of the present invention does not require a replica buffer as in the comparative example and can be configured with a simple control circuit, so that the chip size does not increase significantly. In addition, since the slew rate control circuit of the present invention performs bias current control by comparing the output of the output amplifier with the control voltage, even if there is a load fluctuation in the load connected to the output amplifier, it is highly accurate. The effect that the slew rate can be adjusted is obtained.
尚、実施例２と実施例３で開示した電圧発生回路は、組み合わせて使用するように構成してもよい。その場合、制御回数及び電圧比較回路の差分に基づいて、バイアス電圧を設定することになる。 Note that the voltage generation circuits disclosed in the second and third embodiments may be configured to be used in combination. In that case, the bias voltage is set based on the number of times of control and the difference between the voltage comparison circuits.
本発明のスルーレート制御回路は、アナログＩＣにおける出力バッファ回路のスルーレートを高精度に制御したい用途に適用可能である。 The slew rate control circuit of the present invention can be applied to an application where it is desired to control the slew rate of an output buffer circuit in an analog IC with high accuracy.
なお、本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。 It should be noted that the embodiments and examples can be changed and adjusted within the scope of the entire disclosure (including claims) of the present invention and based on the basic technical concept. Various combinations and selections of various disclosed elements are possible within the scope of the claims of the present invention. That is, the present invention of course includes various variations and modifications that could be made by those skilled in the art according to the entire disclosure including the claims and the technical idea.
８：カウンタ
１２：制御設定回路
１４：制御時間設定回路
１６、６０、７４：出力アンプ制御回路
１８、８６：電圧比較回路
１９：制御電圧供給部
２２：制御電圧生成回路
２４：制御電圧選択回路
２６：制御電圧
２８：出力アンプ
２７、３６：定電流源
２９：電流ミラー対
３４：差動対
３８：電圧発生回路
６４、７８：電圧発生回路（ＶｂｉａｓＮ）
４０、７２、８４：セレクタ
４２、６２、７６：バイアス電圧選択信号生成回路
６６、８０：電圧発生回路（Ｖｂｉａｓ１）
６８、８２：電圧発生回路（Ｖｂｉａｓ２）
７０：制御回数カウンタ
１０、２０：プリバッファ
１１、２１：メインバッファ
３０：ＮＯＴ回路
３１、３２、３３：ＮＡＮＤ回路
５１、５２、５３：遅延回路
１００：インピーダンス制御回路
１０１：インピーダンス制御回路（Ｐｃｈ）
１０２：インピーダンス制御回路（Ｎｃｈ）
１１１：レプリカバッファ
１１２：抵抗
１１３：コンパレータ
１１４：分割抵抗
１１５：アップダウンカウンタ
１１６：デコーダ
１１７：ラッチ回路
8: Counter 12: Control setting circuit 14: Control
40, 72, 84:
68, 82: Voltage generation circuit (Vbias2)
70:
102: Impedance control circuit (Nch)
111: Replica buffer 112: Resistor 113: Comparator 114: Dividing resistor 115: Up / down counter 116: Decoder 117: Latch circuit
Claims (13)
一定周期のクロック信号を出力するカウンタと、
前記カウンタが出力したクロック信号と予め設定された第１のカウント周期に基づいて、前記出力アンプのスルーレートを検出するタイミング信号を発生する制御時間設定回路と、
前記タイミング信号によるタイミングの制御電圧を供給する制御電圧供給部と、
前記制御時間設定回路が発生したタイミング信号によるタイミングで検出された前記出力アンプの出力信号と、前記制御電圧供給部より供給される制御電圧の比較を行う電圧比較回路と、
前記電圧比較回路の比較結果に応じて、前記出力アンプのバイアス電流を制御する出力アンプ制御回路と、
を備えたことを特徴とするスルーレート制御回路。 A slew rate control circuit for adjusting the slew rate of the output amplifier,
A counter that outputs a clock signal of a fixed period;
A control time setting circuit for generating a timing signal for detecting a slew rate of the output amplifier based on a clock signal output from the counter and a preset first count period;
A control voltage supply unit for supplying a timing control voltage according to the timing signal;
A voltage comparison circuit that compares an output signal of the output amplifier detected at a timing according to a timing signal generated by the control time setting circuit and a control voltage supplied from the control voltage supply unit;
An output amplifier control circuit for controlling a bias current of the output amplifier according to a comparison result of the voltage comparison circuit;
A slew rate control circuit comprising:
前記制御時間設定回路が前記タイミング信号を発生し、
前記電圧比較回路が、前記出力アンプの出力信号と、前記制御電圧供給部より前記タイミング信号によるタイミングに応じて供給される制御電圧との比較を行い、
前記出力アンプ制御回路が、前記出力アンプのバイアス電流の制御を行うこと、
を複数回繰り返すことを特徴とする請求項１に記載のスルーレート制御回路。 A slew rate control period is set, and in the slew rate control period,
The control time setting circuit generates the timing signal;
The voltage comparison circuit compares the output signal of the output amplifier with a control voltage supplied from the control voltage supply unit according to the timing of the timing signal,
The output amplifier control circuit controls a bias current of the output amplifier;
2. The slew rate control circuit according to claim 1, wherein the slew rate control circuit is repeated a plurality of times.
前記出力アンプの出力信号が前記制御電圧よりも小さいと判定された場合には、前記出力アンプのバイアス電流を大きくするように制御することを特徴とする請求項１乃至４のいずれか１項に記載のスルーレート制御回路。 When the output amplifier control circuit determines that the output signal of the output amplifier is larger than the control voltage in the comparison result, the output amplifier control circuit controls to reduce the bias current of the output amplifier;
5. The control according to claim 1, wherein when it is determined that an output signal of the output amplifier is smaller than the control voltage, control is performed so as to increase a bias current of the output amplifier. The slew rate control circuit described.
前記制御電圧選択回路は、前記制御時間設定回路によって供給される前記タイミング信号に基づいて、前記制御電圧の選択を行うことを特徴とする請求項１乃至５のいずれか１項に記載のスルーレート制御回路。 The control voltage supply unit includes a control voltage generation circuit that outputs a plurality of control voltages, and a control voltage selection circuit that selects one control voltage from the plurality of control voltages generated by the control voltage generation circuit,
6. The slew rate according to claim 1, wherein the control voltage selection circuit selects the control voltage based on the timing signal supplied by the control time setting circuit. Control circuit.
前記出力アンプのスルーレートを検出するタイミングを発生するステップと、
前記タイミングで検出された出力アンプの出力信号と、制御電圧との比較を行う比較ステップと、
前記比較ステップの比較結果に応じて、前記出力アンプのバイアス電流を制御するバイアス電流制御ステップと、
を含むことを特徴とするスルーレート制御方法。 A slew rate control method for adjusting the slew rate of an output amplifier,
Generating a timing for detecting a slew rate of the output amplifier;
A comparison step for comparing the output signal of the output amplifier detected at the timing and the control voltage;
A bias current control step for controlling a bias current of the output amplifier according to a comparison result of the comparison step;
A slew rate control method comprising:
前記タイミングを発生するステップと、
前記発生したタイミングに応じた制御電圧を設定するステップと、
前記比較ステップと、
前記バイアス電流制御ステップと、
を複数回繰り返すことを特徴とする請求項９に記載のスルーレート制御方法。 A slew rate control period is set, and in the slew rate control period,
Generating the timing;
Setting a control voltage according to the generated timing;
Said comparing step;
The bias current control step;
10. The slew rate control method according to claim 9, wherein the step is repeated a plurality of times.
前記出力アンプの出力信号が前記制御電圧よりも小さいと判定された場合には、前記出力アンプのバイアス電流を大きくするように制御することを特徴とする請求項９乃至１２のいずれか１項に記載のスルーレート制御方法。 In the bias current control step, when it is determined in the comparison step that the output signal of the output amplifier is larger than the control voltage, the bias current control step is controlled to reduce the bias current of the output amplifier,
13. The control according to claim 9, wherein when it is determined that an output signal of the output amplifier is smaller than the control voltage, control is performed to increase a bias current of the output amplifier. The slew rate control method described.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20140513 |