JP2012164837A - Wiring pattern, manufacturing method of the same and semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To thin an insulation layer covering a wiring pattern as much as possible.SOLUTION: A wiring pattern 1 comprises first wiring 2 having a first pair of terminals 3, 4 and a plurality of first routing parts 5 connecting the first pair of terminals 3, 4, and second wiring 6 having a second pair of terminals 7, 8 and at least one second routing part 9 connecting the second pair of terminals 7, 8.

Description

本発明は、配線パターン及びその製造方法並びに半導体装置に関する。   The present invention relates to a wiring pattern, a manufacturing method thereof, and a semiconductor device.

半導体装置、プリント基板及びフレキシブル配線シート（ＦＰＣ：Flexible Printed Circuits）等には、多数の配線からなる配線パターンが設けられている。配線パターンは、積層された絶縁体の層間に形成されている。例えば、特許文献１に記載の技術によると、第一の絶縁層（６）、第二の絶縁層（１０）、絶縁性バッファ層（１７）及び第三の絶縁層（２１）がこれらの順に基板（１）の上に積層され、これらの層間に配線パターン（９，１３，２０）がそれぞれ形成されている。特許文献１に記載の装置は半導体パッケージであり、半導体チップ（５ｂ）が第一の絶縁層（６）に埋め込まれ、別の半導体チップ（１６）がバッファ層（１７）に埋め込まれている。
また、これらの配線パターンは、電解メッキによって形成され、その後、配線パターンを覆うように絶縁層が形成される。 A semiconductor device, a printed circuit board, a flexible wiring sheet (FPC: Flexible Printed Circuits), and the like are provided with a wiring pattern including a large number of wirings. The wiring pattern is formed between the laminated insulator layers. For example, according to the technique described in Patent Document 1, the first insulating layer (6), the second insulating layer (10), the insulating buffer layer (17), and the third insulating layer (21) are in this order. It is laminated on the substrate (1), and wiring patterns (9, 13, 20) are formed between these layers. The device described in Patent Document 1 is a semiconductor package, in which a semiconductor chip (5b) is embedded in a first insulating layer (6) and another semiconductor chip (16) is embedded in a buffer layer (17).
These wiring patterns are formed by electrolytic plating, and then an insulating layer is formed so as to cover the wiring patterns.

特開２００８−４７７３４号公報JP 2008-47734 A

ところが、配線パターンには、細い配線もあれば、太い配線もある。太い配線は、細い配線よりも抵抗が低いから、大電流に適している。
太い配線は、電解メッキ時における電気力線が密になることから、厚くなる傾向にあるのに対して、細い配線は、電解メッキ時における電気力線が疎となることから、薄くなる傾向にある。
このため、太い配線と細い配線が混在している場合に、配線パターンを覆うように絶縁層を形成すると、細くて薄い配線に適合するような厚さの絶縁体によってこれらの配線を絶縁被覆したとしても、太い配線が絶縁体の層から突き出てしまう。一方、太くて厚い配線に適合するような厚さの絶縁体によってこれらの配線を絶縁被覆すると、絶縁体の層が厚くなってしまい、材料コストが嵩んでしまう。そのため、太い配線の代わりに、大電流に適した細い配線を用いて、太い配線と細い配線が混在しないことが望まれる。
そこで、本発明が解決しようとする課題は、第一の一対の端子及び該端子間を接続する第一の配線を有する第一の配線パターンと、第二の一対の端子及び該端子間を接続する第二の配線を有する第二の配線パターンとを含み、第一の一対の端子間には第二の一対の端子間とは異なる量の電流が供給されるような第一の配線パターンおよび第二の配線パターンを含む配線パターンであって、第一の配線パターンと第二の配線パターンとがメッキで同時に形成される場合に、これらの配線パターンを覆う絶縁層を可及的に薄くすることができるような配線パターンを提供することである。 However, the wiring pattern includes a thin wiring and a thick wiring. A thick wiring is suitable for a large current because it has a lower resistance than a thin wiring.
Thick wires tend to be thicker because the electric lines of force during electrolytic plating are denser, whereas thin wires tend to be thinner because electric lines of force are sparse during electrolytic plating. is there.
For this reason, when thick wiring and thin wiring are mixed, when an insulating layer is formed so as to cover the wiring pattern, these wirings are insulated and coated with an insulator having a thickness suitable for the thin and thin wiring. Even so, the thick wiring protrudes from the insulator layer. On the other hand, if these wires are insulated and coated with an insulator having a thickness suitable for a thick and thick wire, the layer of the insulator becomes thick and the material cost increases. For this reason, it is desired that a thin wiring suitable for a large current is used instead of a thick wiring so that the thick wiring and the thin wiring are not mixed.
Therefore, the problem to be solved by the present invention is to connect a first wiring pattern having a first pair of terminals and a first wiring connecting the terminals, and a second pair of terminals and the terminals. A first wiring pattern including a second wiring pattern having a second wiring that is supplied with a different amount of current between the first pair of terminals and between the second pair of terminals. When the first wiring pattern and the second wiring pattern are formed simultaneously by plating, including a second wiring pattern, the insulating layer covering these wiring patterns is made as thin as possible It is to provide a wiring pattern that can be used.

以上の課題を解決するための本発明に係る配線パターンは、
第一の一対の端子及び該第一の一対の端子間を接続する複数の第一の引き回し部を有する第一の配線と、第二の一対の端子及び該第二の一対の端子間を接続する少なくとも一つの第二の引き回し部を有する第二の配線とを含む。 The wiring pattern according to the present invention for solving the above problems is as follows.
A first wiring having a first pair of terminals and a plurality of first routing portions connecting between the first pair of terminals, a second pair of terminals, and a connection between the second pair of terminals. And a second wiring having at least one second routing portion.

本発明に係る半導体装置は、
半導体基板と、
該半導体基板の電極に接続されて設けられた配線パターンとを備える半導体装置であって、
前記配線パターンは、第一の一対の端子及び該第一の一対の端子間を接続する複数の第一の引き回し部を有する第一の配線と、第二の一対の端子及び該第二の一対の端子間を接続する少なくとも一つの第二の引き回し部を有する第二の配線とを含む。 A semiconductor device according to the present invention includes:
A semiconductor substrate;
A semiconductor device comprising a wiring pattern connected to electrodes of the semiconductor substrate,
The wiring pattern includes a first wiring having a first pair of terminals and a plurality of first routing portions that connect the first pair of terminals, a second pair of terminals, and the second pair. And a second wiring having at least one second routing portion for connecting the terminals.

本発明に係る配線パターンの製造方法は、
第一の一対の端子及び該第一の一対の端子間を接続する複数の第一の引き回し部を有する第一の配線に対応した形状を有する第一の導体下地と、第二の一対の端子及び該第二の一対の端子間を接続する少なくとも一つの第二の引き回し部を有する第二の配線に対応した形状を有する第二の導体下地とを含む導体下地を形成し、前記第一の導体下地及び前記第二の導体下地に同時にメッキを行う方法である。 A method for manufacturing a wiring pattern according to the present invention includes:
A first conductor base having a shape corresponding to a first wiring having a first pair of terminals and a plurality of first routing portions connecting between the first pair of terminals; and a second pair of terminals And a second conductor foundation having a shape corresponding to the second wiring having at least one second routing portion connecting between the second pair of terminals, the first conductor foundation, In this method, the conductor base and the second conductor base are simultaneously plated.

本発明によれば、第一の一対の端子間を接続する第一の配線と、該第一の配線とメッキで同時に形成され第二の一対の端子間を接続する第二の配線とを含み、第一の一対の端子間には第二の一対の端子間とは異なる量の電流が供給されるような第一の配線および第二の配線を含む配線パターンであって、該配線パターンを覆う絶縁層を可及的に薄くすることができるような配線パターンを提供することができる。   According to the present invention, the first wiring that connects between the first pair of terminals, and the second wiring that is formed by plating simultaneously with the first wiring and connects between the second pair of terminals. A wiring pattern including a first wiring and a second wiring such that a current different from that between the second pair of terminals is supplied between the first pair of terminals, wherein the wiring pattern is It is possible to provide a wiring pattern that can make the covering insulating layer as thin as possible.

本発明の第１の実施の形態に係る多層配線基板の平面図。1 is a plan view of a multilayer wiring board according to a first embodiment of the present invention. 図１における切断線II-IIに沿った矢視断面図。FIG. 2 is a cross-sectional view taken along line II-II in FIG. 本発明の第２の実施の形態に係るフレキシブル配線シート。The flexible wiring sheet which concerns on the 2nd Embodiment of this invention. 本発明の第３の実施の形態に係る部品埋込型配線板の断面図。Sectional drawing of the component embedding type wiring board which concerns on the 3rd Embodiment of this invention. 本発明の第４の実施の形態に係る半導体装置の一部を破断した状態で示したその半導体装置の斜視図。The perspective view of the semiconductor device shown in the state where a part of semiconductor device concerning a 4th embodiment of the present invention was fractured. 本発明の第４の実施の形態に係る半導体装置の一部を破断した状態で示したその半導体装置の要部の斜視図。The perspective view of the principal part of the semiconductor device shown in the state where a part of semiconductor device concerning a 4th embodiment of the present invention was fractured. 本発明の第４の実施の形態に係る半導体装置の要部の断面図。Sectional drawing of the principal part of the semiconductor device which concerns on the 4th Embodiment of this invention.

以下に、本発明を実施するための形態について、図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、本発明の範囲を以下の実施形態及び図示例に限定するものではない。   EMBODIMENT OF THE INVENTION Below, the form for implementing this invention is demonstrated using drawing. However, the embodiments described below are given various technically preferable limitations for carrying out the present invention, but the scope of the present invention is not limited to the following embodiments and illustrated examples.

＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係る多層配線基板２０を示した平面図であり、図２は図１における切断線II-IIに沿った矢視断面図である。図１においては、第２の配線パターン２３Ｂのみを図示しており、第１の配線パターン２３Ａ、第１の接続用導体２４Ａ、第２の接続用導体２４Ｂ、絶縁基板２１、第１の絶縁層２２Ａ、及び第２の絶縁層２２Ｂの図示を省略した。 <First Embodiment>
FIG. 1 is a plan view showing a multilayer wiring board 20 according to the first embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along the cutting line II-II in FIG. In FIG. 1, only the second wiring pattern 23B is shown, and the first wiring pattern 23A, the first connecting conductor 24A, the second connecting conductor 24B, the insulating substrate 21, and the first insulating layer are illustrated. Illustration of 22A and the second insulating layer 22B is omitted.

図２に示すように、本実施形態の多層配線基板２０は絶縁基板２１を有する。この絶縁基板２１の上に２層の絶縁層が積層されていて、第１の配線パターン２３Ａが絶縁基板２１の上に形成され、その第１の配線パターン２３Ａが第１の絶縁層２２Ａによって被覆されている。また、第２の絶縁層２２Ｂを除く各絶縁層２２上に第２の配線パターン２３Ｂがそれぞれ形成され、それぞれの第２の配線パターン２３Ｂが第２の絶縁層２２Ｂによって被覆されている。第１乃至第２の配線パターン２３Ａ，２３Ｂは、後述する第一の配線２及び第二の配線６を少なくとも有する。第１乃至第２の配線パターン２３Ａ，２３Ｂは、第一の配線２及び第二の配線６のほかに別の配線や導体パターンを有していてもよい。また、絶縁基板２１上に３層以上の絶縁層及び配線パターンが積層されていてもよい。   As shown in FIG. 2, the multilayer wiring board 20 of the present embodiment has an insulating substrate 21. Two insulating layers are laminated on the insulating substrate 21, and a first wiring pattern 23A is formed on the insulating substrate 21, and the first wiring pattern 23A is covered with the first insulating layer 22A. Has been. A second wiring pattern 23B is formed on each insulating layer 22 except for the second insulating layer 22B, and each second wiring pattern 23B is covered with the second insulating layer 22B. The first to second wiring patterns 23A and 23B have at least a first wiring 2 and a second wiring 6 described later. The first to second wiring patterns 23 </ b> A and 23 </ b> B may have other wirings or conductor patterns in addition to the first wiring 2 and the second wiring 6. In addition, three or more insulating layers and wiring patterns may be stacked on the insulating substrate 21.

一又は複数のビアが各絶縁層２２Ａ，２４Ｂを貫通し、各ビアに第１の接続用導体２４Ａ又は第２の接続用導体２４Ｂが埋め込まれ、異なる層の配線パターン２３Ａ，２３Ｂが第１の接続用導体２４Ａによって導通している。第一の配線２については、何れかの接続用導体２４Ａが後述する第一のランド３に接続し、他の何れかの接続用導体２４Ａが後述する第一のランド４に接続する。また、第二の配線６についても、何れかの接続用導体２４Ａが後述する第三のランド７に接続し、他の何れかの接続用導体２４Ａが後述する第四のランド８に接続する。なお、第２最上層の絶縁層２２Ｂに形成された接続用導体２４Ｂはこの多層配線基板２０の端子である。   One or a plurality of vias penetrate each insulating layer 22A, 24B, the first connecting conductor 24A or the second connecting conductor 24B is embedded in each via, and the wiring patterns 23A, 23B of different layers are the first. The connection conductor 24A is conductive. For the first wiring 2, any one of the connecting conductors 24 </ b> A is connected to a first land 3 described later, and any one of the other connecting conductors 24 </ b> A is connected to a first land 4 described later. Also, with respect to the second wiring 6, any one of the connecting conductors 24 </ b> A is connected to a third land 7 described later, and any other connecting conductor 24 </ b> A is connected to a fourth land 8 described later. The connection conductor 24B formed on the second uppermost insulating layer 22B is a terminal of the multilayer wiring board 20.

図１に示す多層配線基板２０は配線パターン１を含む。この配線パターン１は絶縁基材としての絶縁基板２１の上に形成されている。絶縁基板２１は例えば樹脂、ゴム、セラミック、ガラス、酸化シリコン又は窒化シリコンからなる。絶縁層は例えば樹脂、ゴム、セラミック、ガラス、酸化シリコン又は窒化シリコンからなる。絶縁基材としては、絶縁基板２１の他に絶縁膜、絶縁層、絶縁フィルム、絶縁シート、絶縁基板その他の絶縁材が好適である。   A multilayer wiring board 20 shown in FIG. The wiring pattern 1 is formed on an insulating substrate 21 as an insulating base material. The insulating substrate 21 is made of, for example, resin, rubber, ceramic, glass, silicon oxide, or silicon nitride. The insulating layer is made of, for example, resin, rubber, ceramic, glass, silicon oxide, or silicon nitride. As the insulating base material, in addition to the insulating substrate 21, an insulating film, an insulating layer, an insulating film, an insulating sheet, an insulating substrate, and other insulating materials are suitable.

配線パターン１は、例えばアディティブ法（例えば、セミアディティブ法又はフルアディティブ法）又はサブトラクト法によって形成されたものである。配線パターン１の形成工程には、導体層を成膜するメッキ工程（例えば、電解メッキ工程又は無電解メッキ工程）又は気相成長工程（例えば、スパッタリング工程）が少なくとも１回含まれる。   The wiring pattern 1 is formed by, for example, an additive method (for example, a semi-additive method or a full additive method) or a subtract method. The formation process of the wiring pattern 1 includes a plating process (for example, an electrolytic plating process or an electroless plating process) or a vapor phase growth process (for example, a sputtering process) for forming a conductor layer at least once.

配線パターン１は、導体下地（例えば、シード層）と導体層（例えば、メッキ層）の積層体である。配線パターン１は導体の単層であってもよいし、更に多くの導体層を積層したものでもよい。
配線パターン１は、銅その他の金属からなる。
この際、一対の第一のランド３，４（第一の一対の端子）と、複数本の第一の線条体５（第一の引き回し部）を有する第一の配線２に対応した形状を有する第一の導体下地と、一対のランド７，８（第二の一対の端子）と、一本の第二の線条体９（第二の引き回し部）を有する第二の配線６に対応した形状を有する第二の導体下地とを含む導体下地を形成し、第一の導体下地及び第二の導体下地に同時にメッキを行うことにより、配線パターンを製造する。 The wiring pattern 1 is a laminated body of a conductor base (for example, a seed layer) and a conductor layer (for example, a plating layer). The wiring pattern 1 may be a single layer of conductor, or may be a laminate of more conductor layers.
The wiring pattern 1 is made of copper or other metal.
At this time, the shape corresponding to the first wiring 2 having a pair of first lands 3 and 4 (first pair of terminals) and a plurality of first linear bodies 5 (first routing portions). A second conductor 6 having a first conductor base having a pair of lands 7, 8 (second pair of terminals) and a single second wire 9 (second routing portion). A conductor base including a second conductor base having a corresponding shape is formed, and a wiring pattern is manufactured by simultaneously plating the first conductor base and the second conductor base.

配線パターン１は、第一の配線２及び第二の配線６を少なくとも有する。配線パターン１は、第一の配線２及び第二の配線６のほかに別の配線や導体パターンを有していてもよい。図１では、第一の配線２の数が２であり、第二の配線６の数が３であるが、配線パターン１が有する第一の配線２の数及び第二の配線６の数は任意である。   The wiring pattern 1 has at least a first wiring 2 and a second wiring 6. The wiring pattern 1 may have another wiring or a conductor pattern in addition to the first wiring 2 and the second wiring 6. In FIG. 1, the number of the first wirings 2 is 2 and the number of the second wirings 6 is 3. However, the number of the first wirings 2 and the number of the second wirings 6 included in the wiring pattern 1 are as follows. Is optional.

第一の配線２は、一対の第一のランド３，４と、複数本の第一の引き回し線条体５と、を有する。図１に示される第一の線条体５の本数が２本であるが、第一の線条体５の本数は３本以上であってもよい。なお、線条体とは、直線状、曲線状、折れ線状その他の線状に形作られるように延びているとともに、その延びる方向に沿って長さを有するとともに、その延びる方向に直交する方向に沿って幅を有するものである。   The first wiring 2 has a pair of first lands 3 and 4 and a plurality of first routing wire bodies 5. Although the number of the 1st linear body 5 shown by FIG. 1 is two, the number of the 1st linear body 5 may be 3 or more. In addition, with a linear body, while extending so that it may form in linear form, curvilinear form, broken line form, and other linear form, it has length along the extension direction, and is in the direction orthogonal to the extension direction. It has a width along.

第一のランド３，４及びこれらの第一の線条体５が絶縁基材の上に形成されている。第一のランド３と第一のランド４が離れており、複数本の第一の線条体５が第一のランド３から第一のランド４にかけて線状に延びている。これらの第一の線条体５の一端に第一のランド３が接続され、これらの第一の線条体５の他端に第一のランド４が接続されている。第一のランド３，４及びこれらの第一の線条体５が一体に形成されている。   The first lands 3 and 4 and the first linear bodies 5 are formed on the insulating base material. The first land 3 and the first land 4 are separated from each other, and a plurality of first filaments 5 extend linearly from the first land 3 to the first land 4. The first land 3 is connected to one end of the first linear body 5, and the first land 4 is connected to the other end of the first linear body 5. The first lands 3 and 4 and the first linear bodies 5 are integrally formed.

これらの第一の線条体５は幅が等しいことが好ましい。これらの第一の線条体５の幅が等しい場合には、メッキ工程により配線パターンを形成する際に第一の線条体５を互いに同等の厚みに形成することができる。なお、何れかの第一の線条体５の幅が異なっていてもよいし、全ての第一の線条体５の幅が異なっていてもよい。
第一の線条体５の幅は全長に亘って一様であることが好ましい。 These first filaments 5 are preferably equal in width. When the widths of the first filaments 5 are equal, the first filaments 5 can be formed to have the same thickness when the wiring pattern is formed by the plating process. In addition, the width | variety of any 1st linear body 5 may differ, and the width | variety of all the 1st linear bodies 5 may differ.
The width of the first filament 5 is preferably uniform over the entire length.

図１では、全ての第一の線条体５が直線状である。なお、何れかの第一の線条体５が直線状であり、他の第一の線条体５が曲線状であってもよい。また、全ての第一の線条体５が曲線状であってもよい。全ての第一の線条体５が直線状又は曲線状である場合、これらの第一の線条体５が互いに平行であることが好ましい。何れかの第一の線条体５が他の第一の線条体５に対して傾斜していてもよいが、何れの第一の線条体５も交差しない。   In FIG. 1, all the first filaments 5 are linear. In addition, any 1st linear body 5 may be linear, and the other 1st linear body 5 may be curvilinear. Moreover, all the 1st filaments 5 may be curvilinear. When all the 1st linear bodies 5 are linear form or curvilinear form, it is preferable that these 1st linear bodies 5 are mutually parallel. Any of the first filaments 5 may be inclined with respect to the other first filaments 5, but none of the first filaments 5 intersects.

本実施形態の複数本の第一の線条体５は互いに長さが等しい。   The plurality of first filaments 5 of the present embodiment have the same length.

第一のランド３，４は、いわゆるティアドロップ型（滴型）に成形されている。第一のランド３，４の形状がティアドロップ型ではなく、三角形、四角形その他の多角形であってもよいし、円形又は楕円形であってもよい。   The first lands 3 and 4 are formed in a so-called tear drop type (drop type). The shape of the first lands 3 and 4 is not a teardrop type, but may be a triangle, a quadrilateral or other polygons, or a circle or an ellipse.

第二の配線６は、一対の第二のランド７，８と、一本の第二の引き回し線条体９と、を有する。第二のランド７，８及び第二の線条体９は絶縁基材の上に形成されている。第二のランド７と第二のランド８が離れており、第二の線条体９が第二のランド７から第二のランド８にかけて線状に延びている。第二の線条体９の一端に第二のランド７が接続され、第二の線条体９の他端に第二のランド８が接続されている。第二のランド７，８及び第二の線条体９が一体に形成されている。第二の配線６の第二の線条体９と第一の配線２の第一の線条体５は幅がほぼ等しい。   The second wiring 6 has a pair of second lands 7 and 8 and a single second lead wire 9. The second lands 7 and 8 and the second linear body 9 are formed on an insulating base material. The second land 7 and the second land 8 are separated from each other, and the second linear body 9 extends linearly from the second land 7 to the second land 8. A second land 7 is connected to one end of the second linear body 9, and a second land 8 is connected to the other end of the second linear body 9. The second lands 7, 8 and the second linear body 9 are integrally formed. The widths of the second linear body 9 of the second wiring 6 and the first linear body 5 of the first wiring 2 are substantially equal.

配線パターン１をアディティブ法で形成する場合、配線パターン１を形成する部分以外をマスクし、これをメッキ液に浸漬すると、マスク以外の部分（以下、マスク開口部という。）に金属が析出する。その場合、第一の配線２の第一の線条体５に対応する第一のマスク開口部と、第二の配線６の第二の線条体９に対応する第二のマスク開口部は幅がほぼ等しいので、第一のマスク開口部における電気力線と第二のマスク開口部における電気力線は密度がほぼ等しくなる。そのため、第一の線条体５と第二の線条体９をほぼ等しい厚さで成長させることができる。従って、配線パターン１の上に絶縁層を薄く成膜しても、第一の配線２及び第二の配線６が絶縁層から突き出ていない。絶縁層の成膜時や硬化時の加熱によって絶縁層と絶縁基材の積層体が反るように変形するが、絶縁層を薄く成膜することができるから、そのような反りを防止することができる。   When the wiring pattern 1 is formed by the additive method, when a portion other than the portion where the wiring pattern 1 is formed is masked and immersed in a plating solution, a metal is deposited on a portion other than the mask (hereinafter referred to as a mask opening). In that case, the first mask opening corresponding to the first filament 5 of the first wiring 2 and the second mask opening corresponding to the second filament 9 of the second wiring 6 are: Since the widths are substantially equal, the electric lines of force in the first mask opening and the electric lines of force in the second mask opening have substantially the same density. Therefore, the first striatum 5 and the second striatum 9 can be grown with substantially the same thickness. Therefore, even if the insulating layer is thinly formed on the wiring pattern 1, the first wiring 2 and the second wiring 6 do not protrude from the insulating layer. Although the insulating layer and the base material of the insulating base material are deformed to be warped by heating at the time of film formation or curing of the insulating layer, the warping can be prevented because the insulating layer can be formed thinly. Can do.

また、第一のランド３と第一のランド４の間に複数本の第一の線条体５が設けられているから、これらのランド３，４間の抵抗を低減することができる。つまり、大きな電流に適した第一の配線２と、大きな電流に適さない第二の配線６を絶縁層と絶縁基材との間に混在させることができる。   In addition, since a plurality of first linear bodies 5 are provided between the first land 3 and the first land 4, the resistance between the lands 3 and 4 can be reduced. That is, the first wiring 2 suitable for a large current and the second wiring 6 not suitable for a large current can be mixed between the insulating layer and the insulating base material.

本実施形態では、第二の配線６が第二の線条体９を一本だけ含むものを例示して説明したが、第二の配線６の第二の線条体９と第一の配線２の第一の線条体５は幅がほぼ等しい場合には、第二の配線６が第二の線条体９を二本以上含むものであってもよい。この場合、第一の配線２の第一の線条体５の本数と、第二の配線６の第二の線条体９の本数が異なっていてよい。即ち、第一の配線２の第一の線条体５の幅の和が、第二の配線６の第二の線条体９の幅の和と異なっていてよい。尚、上述の実施形態においては、第一の配線２の第一の線条体５の幅の和が、第二の配線６の第二の線条体９の幅の和よりも大きい。   In the present embodiment, the second wiring 6 includes only one second linear body 9 as an example, but the second linear body 9 of the second wiring 6 and the first wiring are illustrated. In the case where the widths of the first first linear bodies 5 are substantially equal, the second wiring 6 may include two or more second linear bodies 9. In this case, the number of the first filaments 5 of the first wiring 2 and the number of the second filaments 9 of the second wiring 6 may be different. That is, the sum of the widths of the first filaments 5 of the first wiring 2 may be different from the sum of the widths of the second filaments 9 of the second wiring 6. In the above-described embodiment, the sum of the widths of the first filaments 5 of the first wiring 2 is larger than the sum of the widths of the second filaments 9 of the second wiring 6.

＜第２の実施の形態＞
図３は、第２の実施の形態に係るフレキシブル配線シート３０の断面図である。図３に示すように、絶縁性ベースフィルム３１の上に配線パターン３２が形成され、絶縁性カバーレイフィルム３３が接着剤等によって絶縁性ベースフィルム３１に貼着され、配線パターン３２が絶縁性カバーレイフィルム３３によって被覆されている。配線パターン３２は、上述した第一の配線２及び第二の配線６を少なくとも有する。配線パターン３２は、第一の配線２及び第二の配線６のほかに別の配線や導体パターンを有していてもよい。絶縁性ベースフィルム３１と絶縁性カバーレイフィルム３３のどちらか一方又は両方に複数の開口が形成され、配線パターン３２の一部が開口の下に重なっている。第一の配線２の第一のランド３，４が開口にそれぞれ重なり、第二の配線６に第三のランド７及び第四のランド８が開口に重なる。 <Second Embodiment>
FIG. 3 is a cross-sectional view of the flexible wiring sheet 30 according to the second embodiment. As shown in FIG. 3, the wiring pattern 32 is formed on the insulating base film 31, the insulating cover lay film 33 is adhered to the insulating base film 31 with an adhesive or the like, and the wiring pattern 32 is covered with the insulating cover. Covered by a lay film 33. The wiring pattern 32 has at least the first wiring 2 and the second wiring 6 described above. The wiring pattern 32 may have another wiring or a conductor pattern in addition to the first wiring 2 and the second wiring 6. A plurality of openings are formed in one or both of the insulating base film 31 and the insulating coverlay film 33, and a part of the wiring pattern 32 overlaps the opening. The first lands 3 and 4 of the first wiring 2 respectively overlap the openings, and the third land 7 and the fourth land 8 overlap the openings of the second wiring 6.

＜第３の実施の形態＞
図４は、第３の実施の形態に係る部品埋込型配線板４０の断面図である。図４に示すように、半導体チップ４１がベースプレート４２の表側の面上に搭載され、その半導体チップ４１の裏側の面がダイボンディング材４３によってベースプレート４２に接着されている。ベースプレート４２の裏面には、オーバーコート層５２が成膜されている。 <Third Embodiment>
FIG. 4 is a cross-sectional view of a component-embedded wiring board 40 according to the third embodiment. As shown in FIG. 4, the semiconductor chip 41 is mounted on the front surface of the base plate 42, and the back surface of the semiconductor chip 41 is bonded to the base plate 42 with a die bonding material 43. An overcoat layer 52 is formed on the back surface of the base plate 42.

半導体チップ４１は、パッケージされたものでもよいし、ベアチップでもよい。半導体チップ４１が半導体パッケージである場合、そのパッケージ方式は任意である。好ましくは、半導体チップ４１は、チップサイズにパッケージしたものであって、いわゆるＣＳＰ（Chip Size Package）である。特に、半導体チップ４１は、ＣＳＰの中でも特にＷＬＰ（Wafer Level Package）であることが好ましい。ＷＬＰとは、個片化する前の半導体ウエハの表面を樹脂によって封止した後に、それをチップサイズに個片化したものである。   The semiconductor chip 41 may be packaged or a bare chip. When the semiconductor chip 41 is a semiconductor package, the package system is arbitrary. Preferably, the semiconductor chip 41 is packaged in a chip size and is a so-called CSP (Chip Size Package). In particular, the semiconductor chip 41 is preferably a WLP (Wafer Level Package) among CSPs. WLP is obtained by sealing the surface of a semiconductor wafer before singulation with resin and then singulating it into chips.

ベースプレート４２の上に絶縁性の封止層４４が積み重ねられている。半導体チップ４１が封止層４４に埋め込まれ、この封止層４４が半導体チップ４１を覆っている。封止層４４は、ガラス繊維強化エポキシ樹脂、ガラス布エポキシ樹脂、カーボン繊維強化エポキシ樹脂、カーボン布エポキシ樹脂、ガラス繊維強化ポリイミド樹脂、ガラス布ポリイミド樹脂、カーボン繊維強化ポリイミド樹脂、カーボン布ポリイミド樹脂その他の繊維強化樹脂からなる。   An insulating sealing layer 44 is stacked on the base plate 42. The semiconductor chip 41 is embedded in the sealing layer 44, and the sealing layer 44 covers the semiconductor chip 41. The sealing layer 44 is made of glass fiber reinforced epoxy resin, glass cloth epoxy resin, carbon fiber reinforced epoxy resin, carbon cloth epoxy resin, glass fiber reinforced polyimide resin, glass cloth polyimide resin, carbon fiber reinforced polyimide resin, carbon cloth polyimide resin, etc. Made of fiber reinforced resin.

封止層４４には複数のビアが開けられ、接続用導体４５が各ビアに埋め込まれている。半導体チップ４１の表側の面に複数の端子が設けられ、接続用導体４５が半導体チップ４１の端子にそれぞれ接続されている。封止層４４の上には多層配線構造４６が設けられている。つまり、一又は複数の絶縁層４７が封止層４４の上に積層され、オーバーコート層４８が第２の絶縁層４７Ｂの上に成膜され、配線パターン４９が第１の絶縁層４７Ａと封止層４４との間、隣り合う絶縁層４７の間、第２の絶縁層４７Ｂとオーバーコート層４８との間にそれぞれ形成されている。なお、絶縁層４７が一層も無く、オーバーコート層４８が封止層４４の上に成膜され、そのオーバーコート層４８と封止層４４との間に配線パターン４９が形成されていてもよい。   A plurality of vias are opened in the sealing layer 44, and a connection conductor 45 is embedded in each via. A plurality of terminals are provided on the front surface of the semiconductor chip 41, and the connection conductors 45 are connected to the terminals of the semiconductor chip 41. A multilayer wiring structure 46 is provided on the sealing layer 44. That is, one or a plurality of insulating layers 47 are laminated on the sealing layer 44, an overcoat layer 48 is formed on the second insulating layer 47B, and the wiring pattern 49 is sealed with the first insulating layer 47A. It is formed between the stop layer 44, between the adjacent insulating layers 47, and between the second insulating layer 47B and the overcoat layer 48, respectively. Note that there may be no insulating layer 47, an overcoat layer 48 may be formed on the sealing layer 44, and a wiring pattern 49 may be formed between the overcoat layer 48 and the sealing layer 44. .

配線パターン４９は、上述した第一の配線２及び第二の配線６を少なくとも有する。配線パターン４９は、第一の配線２及び第二の配線６のほかに別の配線や導体パターンを有していてもよい。   The wiring pattern 49 has at least the first wiring 2 and the second wiring 6 described above. The wiring pattern 49 may have another wiring or a conductor pattern in addition to the first wiring 2 and the second wiring 6.

複数のビアが各絶縁層４７を貫通し、各ビアに接続用導体５０が埋め込まれ、異なる層の配線パターン４９が接続用導体５０によって導通している。第１の配線パターン４９Ａが接続用導体４５によって半導体チップ４１の端子に導通している。   A plurality of vias penetrate the respective insulating layers 47, the connection conductors 50 are embedded in the respective vias, and the wiring patterns 49 of different layers are conducted by the connection conductors 50. The first wiring pattern 49A is electrically connected to the terminal of the semiconductor chip 41 by the connecting conductor 45.

オーバーコート層４８は、ソルダーレジストである。つまり、オーバーコート層４８には複数の開口が開けられており、半田バンプ５１が各開口内に形成されている。これら半田バンプ５１は、第２の配線パターン４９Ｂに接続されている。   The overcoat layer 48 is a solder resist. That is, the overcoat layer 48 has a plurality of openings, and the solder bumps 51 are formed in the openings. These solder bumps 51 are connected to the second wiring pattern 49B.

＜第４の実施の形態＞
図５は、第４の実施の形態に係る半導体装置１０１の一部を破断した状態で示した半導体装置１０１の斜視図である。図６は、半導体装置１０１の一部を破断した状態で示した半導体装置１０１の要部の斜視図である。図７は、半導体装置１０１の要部の断面図である。 <Fourth embodiment>
FIG. 5 is a perspective view of the semiconductor device 101 shown in a state where a part of the semiconductor device 101 according to the fourth embodiment is broken. FIG. 6 is a perspective view of a main part of the semiconductor device 101 shown in a state where a part of the semiconductor device 101 is broken. FIG. 7 is a cross-sectional view of a main part of the semiconductor device 101.

半導体装置１０１は、チップサイズにパッケージしたものであって、いわゆるＣＳＰ（Chip Size Package）である。特に、この半導体装置１０１は、個片化する前の半導体ウエハの表面を樹脂によって封止した後に、それをチップサイズに個片化したものである。つまり、半導体装置１０１は、ＣＳＰの中でも特にＷＬＰ（Wafer Level Package）である。   The semiconductor device 101 is packaged in a chip size and is a so-called CSP (Chip Size Package). In particular, the semiconductor device 101 is obtained by sealing the surface of a semiconductor wafer before singulation with a resin and then singulating the chip into a chip size. That is, the semiconductor device 101 is a WLP (Wafer Level Package) among CSPs.

半導体装置１０１は、半導体基板１０２、パッシベーション層１０４、第一の絶縁層１０５、第二の絶縁層１０６、配線１０７、アウター端子１０９、バンプ１１０、封止層１１１及び配線パターン１１２等を備える。   The semiconductor device 101 includes a semiconductor substrate 102, a passivation layer 104, a first insulating layer 105, a second insulating layer 106, a wiring 107, an outer terminal 109, a bump 110, a sealing layer 111, a wiring pattern 112, and the like.

半導体基板１０２は、シリコンといった半導体材料等からなる。半導体基板１０２の表側の表層には、集積回路が形成されている。   The semiconductor substrate 102 is made of a semiconductor material such as silicon. An integrated circuit is formed on the surface layer on the front side of the semiconductor substrate 102.

半導体基板１０２の表側の面が、パッシベーション層１０４によって被覆されている。パッシベーション層１０４は、酸化シリコン又は窒化シリコンを含有する。パッシベーション層１０４は、絶縁層である。パッシベーション層１０４が、絶縁層１０５によって被覆されている。絶縁層１０５は、樹脂、酸化シリコン又は窒化シリコンを含有する。なお、絶縁層１０５が形成されていなくてもよい。   The front surface of the semiconductor substrate 102 is covered with the passivation layer 104. The passivation layer 104 contains silicon oxide or silicon nitride. The passivation layer 104 is an insulating layer. A passivation layer 104 is covered with an insulating layer 105. The insulating layer 105 contains resin, silicon oxide, or silicon nitride. Note that the insulating layer 105 is not necessarily formed.

絶縁層１０５（絶縁層１０５が無い場合には、パッシベーション層１０４）が、絶縁層１０６によって被覆されている。絶縁層１０６は、エポキシ系樹脂、ポリイミド系樹脂その他の樹脂を含有する。例えば、絶縁層１０６には、ポリイミド（ＰＩ）、ポリベンゾオキサゾール（ＰＢＯ）、エポキシ系、フェノール系、シリコン系等のプラスチック材料又はこれらの複合材料等を用いることができる。   Insulating layer 105 (passivation layer 104 in the case where insulating layer 105 is not provided) is covered with insulating layer 106. The insulating layer 106 contains an epoxy resin, a polyimide resin, or other resin. For example, for the insulating layer 106, polyimide (PI), polybenzoxazole (PBO), epoxy-based, phenol-based, silicon-based plastic material, or a composite material thereof can be used.

半導体基板１０２の表側の面の上には、複数のインナー端子１０３が形成されている。インナー端子１０３は、半導体基板１０２の表層に形成された集積回路の配線の一部であったり、各種電気素子（例えば、ダイオード、トランジスタ、抵抗、コンデンサ等）の電極であったりする。パッシベーション層１０４及び絶縁層１０５のうちインナー端子１０３に重なる位置には、コンタクトホール１０５ａが形成されている。   A plurality of inner terminals 103 are formed on the front surface of the semiconductor substrate 102. The inner terminal 103 is a part of wiring of an integrated circuit formed on the surface layer of the semiconductor substrate 102, or an electrode of various electric elements (for example, a diode, a transistor, a resistor, a capacitor, etc.). A contact hole 105 a is formed in a position overlapping the inner terminal 103 in the passivation layer 104 and the insulating layer 105.

配線パターン１１２が、絶縁層１０５（絶縁層１０５が無い場合には、パッシベーション層１０４）の上に形成されている。配線パターン１１２は、第一の配線１２０及び第二の配線１３０を少なくとも有する。配線パターン１１２が有する第一の配線１２０の数及び第二の配線１３０の数は任意である。配線パターン１１２は、第一の配線１２０及び第二の配線１３０のほかに別の配線や導体パターンを有していてもよい。   A wiring pattern 112 is formed on the insulating layer 105 (or the passivation layer 104 when there is no insulating layer 105). The wiring pattern 112 has at least a first wiring 120 and a second wiring 130. The number of the first wirings 120 and the number of the second wirings 130 included in the wiring pattern 112 are arbitrary. The wiring pattern 112 may have another wiring or a conductor pattern in addition to the first wiring 120 and the second wiring 130.

配線パターン１１２は、導体下地（例えば、シード層）１１２ａと導体層（例えば、メッキ層）１１２ｂの積層体である。配線パターン１１２は導体の単層であってもよいし、更に多くの導体層を積層したものでもよい。   The wiring pattern 112 is a laminated body of a conductor base (for example, a seed layer) 112a and a conductor layer (for example, a plating layer) 112b. The wiring pattern 112 may be a single layer of conductor, or may be a laminate of more conductor layers.

第一の配線１２０は、上述した第一の配線２と同様に設けられている。つまり、第一の配線１２０は、一対の第一のランド１２１，１２２と、複数本の第一の線条体１２３と、を有する。第二の配線１３０は、上述した第二の配線６と同様に設けられている。つまり、第二の配線１３０は、一対の第二のランド１３１，１３２と、一本の第二の線条体１３３と、を有する。第一の線条体１２３と第二の線条体１３３は幅が等しいことが好ましい。   The first wiring 120 is provided in the same manner as the first wiring 2 described above. That is, the first wiring 120 has a pair of first lands 121 and 122 and a plurality of first linear bodies 123. The second wiring 130 is provided in the same manner as the second wiring 6 described above. That is, the second wiring 130 has a pair of second lands 131 and 132 and a single second linear body 133. The first filament 123 and the second filament 133 are preferably equal in width.

第一の配線１２０の第一のランド１２１が、パッシベーション層１０４及び絶縁層１０５に開けられたコンタクトホール１０５ａを通じて、インナー端子１０３にそれぞれ接続されている。第二の配線１３０の第三のランド１３１が、コンタクトホール１０５ａを通じてインナー端子１０３にそれぞれ接続されている。また、配線パターン１１２が有する他の配線や導体パターンが、コンタクトホール１０５ａを通じてインナー端子１０３上に接続されている。   The first lands 121 of the first wiring 120 are connected to the inner terminals 103 through contact holes 105a opened in the passivation layer 104 and the insulating layer 105, respectively. The third land 131 of the second wiring 130 is connected to the inner terminal 103 through the contact hole 105a. Further, other wirings and conductor patterns included in the wiring pattern 112 are connected to the inner terminal 103 through the contact holes 105a.

絶縁層１０６が配線パターン１１２の上から絶縁層１０５（絶縁層１０５が無い場合には、パッシベーション層１０４）の上に成膜され、配線パターン１１２が絶縁層１０６によって絶縁被覆されている。複数のビアが各絶縁層２２を貫通し、各ビアに接続用導体１１３が埋め込まれている。第一の配線１２０の第一のランド１２２が接続用導体１１３にそれぞれ接続されている。第二の配線１３０の第四のランド１３２が接続用導体１１３にそれぞれ接続されている。配線パターン１１２が有する他の配線や導体パターンが、接続用導体１１３に接続されている。   The insulating layer 106 is formed from above the wiring pattern 112 on the insulating layer 105 (or the passivation layer 104 when no insulating layer 105 is provided), and the wiring pattern 112 is covered with the insulating layer 106. A plurality of vias penetrate each insulating layer 22, and a connection conductor 113 is embedded in each via. The first lands 122 of the first wiring 120 are connected to the connection conductor 113, respectively. The fourth lands 132 of the second wiring 130 are connected to the connection conductor 113, respectively. Other wirings and conductor patterns included in the wiring pattern 112 are connected to the connection conductor 113.

複数の配線１０７が、絶縁層１０６上に形成されている。配線１０７は、導体下地（シード層）１０７ａと導体層１０７ｂの積層体である。なお、配線１０７は導体の単層であってもよいし、更に多くの導体層を積層したものでもよい。   A plurality of wirings 107 are formed on the insulating layer 106. The wiring 107 is a laminated body of a conductor base (seed layer) 107a and a conductor layer 107b. Note that the wiring 107 may be a single layer of conductor, or may be a laminate of more conductor layers.

配線１０７の一部（端部）が接続用導体１１３にそれぞれ積み重ねられている。第一の配線１２０の第一のランド１２２が接続用導体１１３によって配線１０７にそれぞれ導通している。第二の配線１３０の第四のランド１３２が接続用導体１１３によって配線１０７にそれぞれ導通している。配線パターン１１２が有する他の配線や導体パターンが、接続用導体１１３によって配線１０７に導通している。   A part (end portion) of the wiring 107 is stacked on the connection conductor 113. The first land 122 of the first wiring 120 is electrically connected to the wiring 107 by the connection conductor 113. The fourth land 132 of the second wiring 130 is electrically connected to the wiring 107 by the connecting conductor 113. Other wirings and conductor patterns included in the wiring pattern 112 are electrically connected to the wiring 107 by the connecting conductor 113.

ランド１０８上には、アウター端子１０９がそれぞれ形成され、配線１０７がアウター端子１０９にそれぞれ接続されている。アウター端子１０９は、突起状に設けられた柱状電極である。アウター端子１０９は、銅その他の金属からなる。   Outer terminals 109 are formed on the lands 108, and wirings 107 are connected to the outer terminals 109, respectively. The outer terminal 109 is a columnar electrode provided in a protruding shape. The outer terminal 109 is made of copper or other metal.

遮光性の封止層１１１が絶縁層１０６上に形成され、配線１０７が封止層１１１によって覆われている。アウター端子１０９が封止層１１１を貫通するように封止層１１１に埋設されている。アウター端子１０９の頭頂面が封止層１１１によって覆われていないが、アウター端子１０９の周面が封止層１１１によって覆われて保護されている。封止層１１１の表面が、アウター端子１０９の頭頂面と面一に設けられているか、又は、アウター端子１０９の頭頂面よりも僅かに高い位置にある。   A light-blocking sealing layer 111 is formed over the insulating layer 106, and the wiring 107 is covered with the sealing layer 111. The outer terminal 109 is embedded in the sealing layer 111 so as to penetrate the sealing layer 111. Although the top surface of the outer terminal 109 is not covered by the sealing layer 111, the peripheral surface of the outer terminal 109 is covered and protected by the sealing layer 111. The surface of the sealing layer 111 is provided flush with the top surface of the outer terminal 109 or is slightly higher than the top surface of the outer terminal 109.

封止層１１１は、エポキシ系樹脂、ポリイミド系樹脂その他の絶縁性樹脂を含有し、好ましくは、絶縁性樹脂（エポキシ系樹脂、ポリイミド系樹脂等）にフィラー（例えば、ガラスフィラー）を配合した繊維強化樹脂からなる。   The sealing layer 111 contains an epoxy resin, a polyimide resin, or other insulating resin, preferably a fiber in which a filler (for example, a glass filler) is blended with an insulating resin (epoxy resin, polyimide resin, etc.). Made of reinforced resin.

バンプ１１０がアウター端子１０９の頭頂面上に形成されている。バンプ１１０は半田バンプである。   A bump 110 is formed on the top surface of the outer terminal 109. The bump 110 is a solder bump.

半導体装置１０１の製造方法は、以下のような手順になる。
つまり、集積回路及びパッシベーション層１０４が形成された半導体ウエハを分断する前に、絶縁層１０５を形成し、その後、配線パターン１１２を形成する。配線パターン１１２をアディティブ法で形成する場合、第一の配線１２０の第一の線条体１２３に対応する第一のマスク開口部と、第二の配線１３０の第二の線条体１３３に対応する第二のマスク開口部は幅がほぼ等しいので、第一のマスク開口部における電気力線と第二のマスク開口部における電気力線は密度がほぼ等しくなる。そのため、第一の線条体１２３と第二の線条体１３３をほぼ等しい厚さで成長させることができる。従って、その後に絶縁層１０６を薄く成膜しても、第一の配線１２０及び第二の配線１３０が絶縁層１０６から突き出ていない。絶縁層１０６の成膜時や硬化時の加熱によって半導体ウエハが反るように変形するが、絶縁層１０６を薄く成膜することができるから、そのような反りを防止することができる。そのため、半導体ウエハをハンドリングしやすくなる。また、絶縁層１０６が薄いから、絶縁層１０６の材料コストも削減することができる。 The manufacturing method of the semiconductor device 101 is as follows.
In other words, the insulating layer 105 is formed before the semiconductor wafer on which the integrated circuit and the passivation layer 104 are formed is divided, and then the wiring pattern 112 is formed. When the wiring pattern 112 is formed by the additive method, it corresponds to the first mask opening corresponding to the first linear body 123 of the first wiring 120 and the second linear body 133 of the second wiring 130. Since the second mask openings have substantially the same width, the electric lines of force in the first mask opening and the electric lines of force in the second mask opening have substantially the same density. Therefore, the first striated body 123 and the second striated body 133 can be grown with substantially the same thickness. Therefore, even if the insulating layer 106 is thinly formed thereafter, the first wiring 120 and the second wiring 130 do not protrude from the insulating layer 106. The semiconductor wafer is deformed so as to be warped by heating at the time of film formation or curing of the insulating layer 106. However, since the insulating layer 106 can be formed thin, such warpage can be prevented. Therefore, it becomes easy to handle the semiconductor wafer. In addition, since the insulating layer 106 is thin, the material cost of the insulating layer 106 can be reduced.

絶縁層１０６の成膜後は、絶縁層１０６にビア１０６ａを形成する。次に、ビア１０６ａ内に接続用導体１１３を埋め込む。その後、配線１０７及びアウター端子１０９をパターニングした後、封止層１１１を形成する。次に、その封止層１１１の表面及びアウター端子１０９の頭頂面を研削し、半導体ウエハの裏面も研削する。次に、バンプ１１０を形成する。その後、半導体ウエハを封止層１１１等とともに分断する。こうして、複数の半導体装置１０１が製造される。   After the insulating layer 106 is formed, a via 106 a is formed in the insulating layer 106. Next, the connection conductor 113 is embedded in the via 106a. Thereafter, after the wiring 107 and the outer terminal 109 are patterned, the sealing layer 111 is formed. Next, the front surface of the sealing layer 111 and the top surface of the outer terminal 109 are ground, and the back surface of the semiconductor wafer is also ground. Next, the bump 110 is formed. Thereafter, the semiconductor wafer is divided together with the sealing layer 111 and the like. Thus, a plurality of semiconductor devices 101 are manufactured.

なお、バンプ１１０が無くてもよい。バンプ１１０が無い状態の半導体装置１０１を図４に示された半導体チップ４１として用いてもよい。   The bump 110 may not be provided. The semiconductor device 101 without the bump 110 may be used as the semiconductor chip 41 shown in FIG.

本発明のいくつかの実施形態を説明したが、本発明の範囲は、上述の実施の形態に限定するものではなく、特許請求の範囲に記載された発明の範囲とその均等の範囲を含む。
以下に、この出願の願書に最初に添付した特許請求の範囲に記載した発明を付記する。付記に記載した請求項の項番は、この出願の願書に最初に添付した特許請求の範囲の通りである。 Although several embodiments of the present invention have been described, the scope of the present invention is not limited to the above-described embodiments, but includes the scope of the invention described in the claims and equivalents thereof.
The invention described in the scope of claims attached to the application of this application will be added below. The item numbers of the claims described in the appendix are as set forth in the claims attached to the application of this application.

〔付記〕
＜請求項１＞
第一の一対の端子及び該第一の一対の端子間を接続する複数の第一の引き回し部を有する第一の配線と、第二の一対の端子及び該第二の一対の端子間を接続する少なくとも一つの第二の引き回し部を有する第二の配線とを含む配線パターン。
＜請求項２＞
前記第一の配線及び前記第二の配線が基材の上面の上に形成され、
前記第一の配線、前記第二の配線及び前記基材の各上面が絶縁層によって覆われていることを特徴とする請求項１に記載の配線パターン。
＜請求項３＞
前記複数の第一の引き回し部が前記第一の一対の端子の間に亘って線状に延びており、
前記少なくとも一つの第二の引き回し部が前記第二の一対の端子の間に亘って線状に延びており、
前記複数の引き回し部及び前記少なくとも一つの第二の引き回し部が全長に亘って一様な幅を有し、
前記複数の第一の引き回し部の幅の和が、前記少なくとも一つの第二の引き回し部の幅の和と異なっていることを特徴とする請求項１又は２に記載の配線パターン。
＜請求項４＞
前記複数の第一の引き回し部の幅の和が、前記少なくとも一つの第二の引き回し部の幅の和よりも大きいことを特徴とする請求項３に記載の配線パターン。
＜請求項５＞
前記第一の配線及び第二の配線がメッキにより形成されていることを特徴とする請求項１乃至４の何れか一項に記載の配線パターン。
＜請求項６＞
前記第一の配線及び第二の配線がメッキにより同時に形成されたものであることを特徴とする請求項１乃至５の何れか一項に記載の配線パターン。
＜請求項７＞
前記第一の引き回し部の幅と前記第二の引き回し部の幅が等しいことを特徴とする請求項１乃至６の何れか一項に記載の配線パターン。
＜請求項８＞
半導体基板と、
該半導体基板の電極に接続されて設けられた配線パターンとを備える半導体装置であって、
前記配線パターンは、第一の一対の端子及び該第一の一対の端子間を接続する複数の第一の引き回し部を有する第一の配線と、第二の一対の端子及び該第二の一対の端子間を接続する少なくとも一つの第二の引き回し部を有する第二の配線とを含むことを特徴とする半導体装置。
＜請求項９＞
第一の一対の端子及び該第一の一対の端子間を接続する複数の第一の引き回し部を有する第一の配線に対応した形状を有する第一の導体下地と、第二の一対の端子及び該第二の一対の端子間を接続する少なくとも一つの第二の引き回し部を有する第二の配線に対応した形状を有する第二の導体下地とを含む導体下地を形成し、前記第一の導体下地及び前記第二の導体下地に同時にメッキを行うことを特徴とする配線パターンの製造方法。 [Appendix]
<Claim 1>
A first wiring having a first pair of terminals and a plurality of first routing portions connecting between the first pair of terminals, a second pair of terminals, and a connection between the second pair of terminals. And a second wiring having at least one second routing portion.
<Claim 2>
The first wiring and the second wiring are formed on the top surface of the substrate;
The wiring pattern according to claim 1, wherein each upper surface of the first wiring, the second wiring, and the base material is covered with an insulating layer.
<Claim 3>
The plurality of first routing portions extend linearly between the first pair of terminals,
The at least one second routing portion extends linearly between the second pair of terminals;
The plurality of routing portions and the at least one second routing portion have a uniform width over the entire length;
The wiring pattern according to claim 1, wherein a sum of widths of the plurality of first routing parts is different from a sum of widths of the at least one second routing part.
<Claim 4>
The wiring pattern according to claim 3, wherein a sum of widths of the plurality of first routing parts is larger than a sum of widths of the at least one second routing part.
<Claim 5>
The wiring pattern according to any one of claims 1 to 4, wherein the first wiring and the second wiring are formed by plating.
<Claim 6>
6. The wiring pattern according to claim 1, wherein the first wiring and the second wiring are formed simultaneously by plating.
<Claim 7>
The wiring pattern according to claim 1, wherein a width of the first routing portion is equal to a width of the second routing portion.
<Claim 8>
A semiconductor substrate;
A semiconductor device comprising a wiring pattern connected to electrodes of the semiconductor substrate,
The wiring pattern includes a first wiring having a first pair of terminals and a plurality of first routing portions that connect the first pair of terminals, a second pair of terminals, and the second pair. And a second wiring having at least one second routing portion for connecting the terminals of the semiconductor device.
<Claim 9>
A first conductor base having a shape corresponding to a first wiring having a first pair of terminals and a plurality of first routing portions connecting between the first pair of terminals; and a second pair of terminals And a second conductor foundation having a shape corresponding to the second wiring having at least one second routing portion connecting between the second pair of terminals, the first conductor foundation, A method of manufacturing a wiring pattern, wherein the conductor base and the second conductor base are plated simultaneously.

１ 配線パターン
２ 第一の配線
３、４ 第一のランド（第一の端子）
５ 第一の線条体（第一の引き回し部）
６ 第二の配線
７、８ 第二のランド（第二の端子）
９ 第二の線条体（第二の引き回し部）
２１ 絶縁基板
２２ 絶縁層
２３ 配線パターン
３１ 絶縁性ベースフィルム
３２ 配線パターン
３３ 絶縁性カバーレイフィルム
４４ 封止層
４７ 絶縁層
４８ オーバーコート層
４９ 配線パターン
５０ 半田バンプ
１０１ 半導体装置
１０２ 半導体基板
１０４ パッシベーション層
１０５ 絶縁層
１０６ 絶縁層
１１２ 配線パターン
１２０ 第一の配線
１２１、１２２ 第一のランド（第一の端子）
１２３ 第一の線条体（第一の引き回し部）
１３０ 第二の配線
１３１、１３２ 第二のランド（第二の端子）
１３３ 第二の線条体（第二の引き回し部） 1 Wiring pattern 2 First wiring 3, 4 First land (first terminal)
5 1st striatum (1st routing part)
6 Second wiring 7, 8 Second land (second terminal)
9 Second striatum (second routing part)
DESCRIPTION OF SYMBOLS 21 Insulating substrate 22 Insulating layer 23 Wiring pattern 31 Insulating base film 32 Wiring pattern 33 Insulating coverlay film 44 Sealing layer 47 Insulating layer 48 Overcoat layer 49 Wiring pattern 50 Solder bump 101 Semiconductor device 102 Semiconductor substrate 104 Passivation layer 105 Insulating layer 106 Insulating layer 112 Wiring pattern 120 First wiring 121, 122 First land (first terminal)
123 1st striatum (1st routing part)
130 Second wiring 131, 132 Second land (second terminal)
133 Second striatum (second routing part)

Claims (9)

第一の一対の端子及び該第一の一対の端子間を接続する複数の第一の引き回し部を有する第一の配線と、第二の一対の端子及び該第二の一対の端子間を接続する少なくとも一つの第二の引き回し部を有する第二の配線とを含む配線パターン。   A first wiring having a first pair of terminals and a plurality of first routing portions connecting between the first pair of terminals, a second pair of terminals, and a connection between the second pair of terminals. And a second wiring having at least one second routing portion. 前記第一の配線及び前記第二の配線が基材の上面の上に形成され、
前記第一の配線、前記第二の配線及び前記基材の各上面が絶縁層によって覆われていることを特徴とする請求項１に記載の配線パターン。 The first wiring and the second wiring are formed on the top surface of the substrate;
The wiring pattern according to claim 1, wherein each upper surface of the first wiring, the second wiring, and the base material is covered with an insulating layer. 前記複数の第一の引き回し部が前記第一の一対の端子の間に亘って線状に延びており、
前記少なくとも一つの第二の引き回し部が前記第二の一対の端子の間に亘って線状に延びており、
前記複数の引き回し部及び前記少なくとも一つの第二の引き回し部が全長に亘って一様な幅を有し、
前記複数の第一の引き回し部の幅の和が、前記少なくとも一つの第二の引き回し部の幅の和と異なっていることを特徴とする請求項１又は２に記載の配線パターン。 The plurality of first routing portions extend linearly between the first pair of terminals,
The at least one second routing portion extends linearly between the second pair of terminals;
The plurality of routing portions and the at least one second routing portion have a uniform width over the entire length;
The wiring pattern according to claim 1, wherein a sum of widths of the plurality of first routing parts is different from a sum of widths of the at least one second routing part. 前記複数の第一の引き回し部の幅の和が、前記少なくとも一つの第二の引き回し部の幅の和よりも大きいことを特徴とする請求項３に記載の配線パターン。   The wiring pattern according to claim 3, wherein a sum of widths of the plurality of first routing parts is larger than a sum of widths of the at least one second routing part. 前記第一の配線及び第二の配線がメッキにより形成されていることを特徴とする請求項１乃至４の何れか一項に記載の配線パターン。   The wiring pattern according to any one of claims 1 to 4, wherein the first wiring and the second wiring are formed by plating. 前記第一の配線及び第二の配線がメッキにより同時に形成されたものであることを特徴とする請求項１乃至５の何れか一項に記載の配線パターン。   6. The wiring pattern according to claim 1, wherein the first wiring and the second wiring are formed simultaneously by plating. 前記第一の引き回し部の幅と前記第二の引き回し部の幅が等しいことを特徴とする請求項１乃至６の何れか一項に記載の配線パターン。   The wiring pattern according to claim 1, wherein a width of the first routing portion is equal to a width of the second routing portion. 半導体基板と、
該半導体基板の電極に接続されて設けられた配線パターンとを備える半導体装置であって、
前記配線パターンは、第一の一対の端子及び該第一の一対の端子間を接続する複数の第一の引き回し部を有する第一の配線と、第二の一対の端子及び該第二の一対の端子間を接続する少なくとも一つの第二の引き回し部を有する第二の配線とを含むことを特徴とする半導体装置。 A semiconductor substrate;
A semiconductor device comprising a wiring pattern connected to electrodes of the semiconductor substrate,
The wiring pattern includes a first wiring having a first pair of terminals and a plurality of first routing portions that connect the first pair of terminals, a second pair of terminals, and the second pair. And a second wiring having at least one second routing portion for connecting the terminals of the semiconductor device. 第一の一対の端子及び該第一の一対の端子間を接続する複数の第一の引き回し部を有する第一の配線に対応した形状を有する第一の導体下地と、第二の一対の端子及び該第二の一対の端子間を接続する少なくとも一つの第二の引き回し部を有する第二の配線に対応した形状を有する第二の導体下地とを含む導体下地を形成し、前記第一の導体下地及び前記第二の導体下地に同時にメッキを行うことを特徴とする配線パターンの製造方法。   A first conductor base having a shape corresponding to a first wiring having a first pair of terminals and a plurality of first routing portions connecting between the first pair of terminals; and a second pair of terminals And a second conductor foundation having a shape corresponding to the second wiring having at least one second routing portion connecting between the second pair of terminals, the first conductor foundation, A method of manufacturing a wiring pattern, wherein the conductor base and the second conductor base are plated simultaneously.
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