JP2012155418A - Analysis support program, analysis support device, and analysis support method - Google Patents
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Abstract
Description
本発明は、回路の解析を支援する解析支援プログラム、解析支援装置、および解析支援方法に関する。 The present invention relates to an analysis support program, an analysis support apparatus, and an analysis support method for supporting circuit analysis.
近年、半導体集積回路の微細化に伴って、プロセス・ルールに起因する遅延やリーク電流のバラツキ(遅延バラツキ、リーク電流バラツキ)が増大している。プロセス・ルールとは、最小加工寸法を用いて表される配線の幅や間隔などのプロセス条件である(以下、単に「プロセス」という)。遅延とは、回路内の素子または素子間における信号の入出力にかかる時間である。リーク電流とは、電子回路において本来流れるはずのない箇所で流れ出る電流である。 In recent years, with the miniaturization of semiconductor integrated circuits, delays due to process rules and variations in leak current (delay variations, leak current variations) are increasing. The process rule is a process condition such as the width and interval of the wiring expressed by using the minimum processing dimension (hereinafter simply referred to as “process”). The delay is the time required for input / output of a signal between elements in a circuit or between elements. A leak current is a current that flows out at a location that should not flow in an electronic circuit.
これらバラツキを考慮して解析対象回路の遅延やリーク電流を見積もる手法として、統計的遅延解析(SSTA:Statistical Static Timing Analyzer)や統計的リーク電流解析がある。SSTAとは、解析対象回路内の各素子の遅延のバラツキを確率密度分布として与え、回路全体の遅延を統計的に扱うことで、タイミングの見積もりを適正化する手法である。統計的リーク電流解析とは、解析対象回路内の各素子のリーク電流のバラツキの総和として、回路全体のリーク電流のバラツキ分布を計算する手法である。 As a method for estimating the delay and leakage current of the analysis target circuit in consideration of these variations, there are statistical delay analysis (SSTA: Statistical Static Timing Analyzer) and statistical leakage current analysis. SSTA is a technique for optimizing timing estimation by giving delay variation of each element in the analysis target circuit as a probability density distribution and statistically handling the delay of the entire circuit. Statistical leak current analysis is a method of calculating the distribution of the leak current of the entire circuit as the sum of the variations of the leak current of each element in the analysis target circuit.
一方、遅延バラツキとリーク電流バラツキは、ともにプロセスに起因することから、互いに相関を持つことが知られている。例えば、遅延とリーク電流は、遅延が小さくなるとリーク電流が大きくなるというトレードオフの関係にある。このため、解析対象回路の歩留まりを正確に解析するために、遅延とリーク電流の相関解析が行われている。 On the other hand, it is known that the delay variation and the leakage current variation are correlated with each other because they are caused by the process. For example, the delay and the leakage current have a trade-off relationship that the leakage current increases as the delay decreases. For this reason, in order to accurately analyze the yield of the analysis target circuit, a correlation analysis between the delay and the leakage current is performed.
しかしながら、プロセスに起因するすべてのバラツキ要因を考慮して、遅延やリーク電流のバラツキモデルを作成することは困難である。このため、従来の遅延とリーク電流の相関解析では、バラツキモデルを用いて計算された相関分布と、実際に測定された相関分布との間で誤差が生じる場合があるという問題があった。 However, it is difficult to create a variation model of delay and leakage current in consideration of all variations caused by the process. For this reason, in the conventional correlation analysis between delay and leakage current, there is a problem that an error may occur between the correlation distribution calculated using the variation model and the correlation distribution actually measured.
本発明は、上述した従来技術による問題点を解消するため、回路の遅延値とリーク電流値との相関分布を見積もることができる解析支援プログラム、解析支援装置、および解析支援方法を提供することを目的とする。 The present invention provides an analysis support program, an analysis support apparatus, and an analysis support method capable of estimating a correlation distribution between a delay value of a circuit and a leakage current value in order to solve the above-described problems caused by the prior art. Objective.
上述した課題を解決し、目的を達成するため、開示の解析支援プログラム、解析支援装置、および解析支援方法は、解析対象回路に関する製造後のチップのリーク電流値の変動に伴って測定された前記チップの遅延値の集合を取得し、取得された前記チップの遅延値の集合に基づいて、前記チップの遅延値のバラツキを表す第1遅延分布を特徴付ける値を算出し、前記解析対象回路内の素子の遅延値のバラツキを表す遅延分布を特徴付ける前記素子ごとに固有の値の集合に基づいて、前記解析対象回路の遅延値のバラツキを表す第2遅延分布を特徴付ける値を算出し、算出された前記第1遅延分布を特徴付ける値を、算出された前記第2遅延分布を特徴付ける値により除算して、前記素子ごとに固有の値を補正する遅延補正値を算出し、算出された算出結果を出力する。 In order to solve the above-described problems and achieve the object, the disclosed analysis support program, analysis support apparatus, and analysis support method are measured with the variation of the leakage current value of the chip after manufacture related to the analysis target circuit. A set of chip delay values is acquired, and based on the acquired set of delay values of the chip, a value that characterizes a first delay distribution that represents variation in the delay values of the chip is calculated, and a value in the analysis target circuit is calculated. Based on a set of unique values for each of the elements that characterizes the delay distribution that represents the variation in the delay value of the element, a value that characterizes the second delay distribution that represents the variation in the delay value of the analysis target circuit is calculated. A value that characterizes the first delay distribution is divided by a value that characterizes the calculated second delay distribution to calculate a delay correction value that corrects a unique value for each element. And it outputs the the calculated result.
また、上述した課題を解決し、目的を達成するため、開示の解析支援プログラム、解析支援装置、および解析支援方法は、解析対象回路に関する製造後のチップの遅延値の変動に伴って測定された前記チップのリーク電流値の集合を取得し、取得された前記チップのリーク電流値の集合に基づいて、前記チップのリーク電流値のバラツキを表す第1リーク電流分布を特徴付ける値を算出し、前記解析対象回路内の素子のリーク電流値のバラツキを表すリーク電流分布を特徴付ける値を補正するリーク電流補正値を未知数として、前記リーク電流分布を特徴付ける前記素子ごとに固有の値の集合に基づいて、前記解析対象回路のリーク電流値のバラツキを表す第2リーク電流分布の値を算出し、算出された前記第2リーク電流分布を特徴付ける値を、算出された前記第1リーク電流分布を特徴付ける値と一致させる前記リーク電流補正値を算出し、算出された算出結果を出力する。 In order to solve the above-described problems and achieve the object, the disclosed analysis support program, analysis support apparatus, and analysis support method were measured along with the variation of the delay value of the chip after manufacture related to the analysis target circuit. Obtaining a set of leakage current values of the chip, and calculating a value characterizing a first leakage current distribution representing variation in the leakage current values of the chip based on the acquired set of leakage current values of the chip; Based on a set of unique values for each of the elements that characterize the leakage current distribution, an unknown leak current correction value that corrects the value that characterizes the leakage current distribution that represents the variation in the leakage current value of the elements in the analysis target circuit, A second leakage current distribution value representing a variation in leakage current value of the analysis target circuit is calculated, and the calculated second leakage current distribution is characterized. And match the calculated value characterizing the first leakage current distribution calculating the leakage current correction value, and outputs the calculated calculation results.
本解析支援プログラム、解析支援装置、および解析支援方法によれば、回路の遅延値とリーク電流値との相関分布を見積もることができるという効果を奏する。 According to the analysis support program, the analysis support apparatus, and the analysis support method, there is an effect that the correlation distribution between the delay value of the circuit and the leakage current value can be estimated.
以下に添付図面を参照して、この発明にかかる解析支援プログラム、解析支援装置、および解析支援方法の好適な実施の形態を詳細に説明する。 Exemplary embodiments of an analysis support program, an analysis support apparatus, and an analysis support method according to the present invention will be explained below in detail with reference to the accompanying drawings.
(本解析支援手法の一実施例)
本解析支援手法は、解析対象回路の遅延値とリーク電流値との相関解析の精度を向上させるものである。ここで、解析対象回路とは、遅延値とリーク電流値との相関解析の対象となる半導体集積回路(例えば、プロセッサ)である。解析対象回路は、並列に動作する複数のパスを含む構成である。
(An example of this analysis support method)
This analysis support method improves the accuracy of the correlation analysis between the delay value of the analysis target circuit and the leakage current value. Here, the analysis target circuit is a semiconductor integrated circuit (for example, a processor) that is a target of correlation analysis between the delay value and the leakage current value. The analysis target circuit includes a plurality of paths that operate in parallel.
パスは、解析対象回路内のあるセルから他のセルに辿り着くまでの部分回路である。具体的には、例えば、パスは、一対のデータパスとクロックパスを含む部分回路である。セルは、解析対象回路内のFF(フリップフロップ)、NOTゲート、ANDゲート、配線、バッファ、INV(インバータ)などの素子である。 A path is a partial circuit from a certain cell in the circuit to be analyzed to another cell. Specifically, for example, the path is a partial circuit including a pair of data path and clock path. The cell is an element such as an FF (flip-flop), a NOT gate, an AND gate, a wiring, a buffer, or an INV (inverter) in the analysis target circuit.
すなわち、パスは、例えば、解析対象回路内のあるFFから他のFFに辿り着くまでの経路である。また、パスは、解析対象回路内のデータ入力端子からFFに辿り着くまでの経路であってもよく、さらに、FFからあるデータ出力端子に辿り着くまでの経路であってもよい。 That is, the path is, for example, a path from one FF in the analysis target circuit to another FF. The path may be a path from the data input terminal in the analysis target circuit to the FF, or may be a path from the FF to a certain data output terminal.
つぎに、解析対象回路内のセルの遅延値のバラツキについて説明する。セルの遅延値のバラツキとして、解析対象回路内の各々のセルで独立のバラツキと、解析対象回路内の全セルで共通のバラツキがある。具体的には、セルの遅延値のバラツキとして、解析対象回路内の各々のセルで独立の第1遅延バラツキと、解析対象回路内の全セルで共通の第2遅延バラツキがある。 Next, variation in delay values of cells in the analysis target circuit will be described. As the variation of the delay value of the cell, there are an independent variation in each cell in the analysis target circuit and a common variation in all cells in the analysis target circuit. Specifically, the variation in the delay value of the cell includes a first delay variation independent of each cell in the analysis target circuit and a second delay variation common to all cells in the analysis target circuit.
このため、セルの遅延値のバラツキは、例えば、下記式(1)のように表現することができる。ただし、dCはセルの遅延値のバラツキ、αは第1遅延バラツキに関するパラメータ、βは第2遅延バラツキに関するパラメータである。また、mは第1遅延バラツキを表すセルの第1遅延分布の平均、sは第1遅延分布の標準偏差である。また、ap、anは第2遅延バラツキを表すセルの第2遅延分布の標準偏差である。 For this reason, the dispersion | variation in the delay value of a cell can be expressed like the following formula (1), for example. Here, d C is a variation in the delay value of the cell, α is a parameter related to the first delay variation, and β is a parameter related to the second delay variation. M is the average of the first delay distributions of the cells representing the first delay variation, and s is the standard deviation of the first delay distribution. Further, ap and an are standard deviations of the second delay distribution of the cells representing the second delay variation.
dC=m+s×α+f(β)
f(β)=ap×β (β≧0)、f(β)=an×β (β<0)
・・・(1)
d C = m + s × α + f (β)
f (β) = ap × β (β ≧ 0), f (β) = an × β (β <0)
... (1)
解析対象回路内のパスや回路全体の遅延値のバラツキは、例えば、上記式(1)のバラツキモデルを用いた統計的遅延解析(SSTA)により計算することができる。 Variations in the delay values of the paths in the analysis target circuit and the entire circuit can be calculated by, for example, statistical delay analysis (SSTA) using the variation model of the above equation (1).
つぎに、解析対象回路内のセルのリーク電流値のバラツキについて説明する。セルのリーク電流値のバラツキとして、解析対象回路内の各々のセルで独立のバラツキと、解析対象回路内の全セルで共通のバラツキがある。具体的には、セルのリーク電流値のバラツキとして、解析対象回路内の各々のセルで独立の第1リーク電流バラツキと、解析対象回路内の全セルで共通の第2リーク電流バラツキがある。 Next, the variation in the leak current value of the cells in the analysis target circuit will be described. As a variation in the leak current value of the cell, there are an independent variation in each cell in the analysis target circuit and a common variation in all cells in the analysis target circuit. Specifically, the variation in the leak current value of the cell includes a first leak current variation independent of each cell in the analysis target circuit and a second leak current variation common to all cells in the analysis target circuit.
このため、セルのリーク電流値のバラツキは、例えば、下記式(2)のように表現することができる。ただし、lCはセルのリーク電流値のバラツキ、α’は第1リーク電流バラツキに関するパラメータ、β’は第2リーク電流バラツキに関するパラメータである。また、A、B、Cは、各セルに固有のモデル係数である。 For this reason, the variation in the leak current value of the cell can be expressed as, for example, the following formula (2). Here, l C is a variation in the leakage current value of the cell, α ′ is a parameter relating to the first leakage current variation, and β ′ is a parameter relating to the second leakage current variation. A, B, and C are model coefficients specific to each cell.
lC=exp(A+B×α’+C×β’) ・・・(2) l C = exp (A + B × α ′ + C × β ′) (2)
解析対象回路の回路全体のリーク電流値のバラツキは、例えば、上記式(2)のバラツキモデルを用いた統計的リーク電流解析により計算することができる。 The variation of the leakage current value of the entire circuit of the analysis target circuit can be calculated by, for example, statistical leakage current analysis using the variation model of the above formula (2).
上記式(1)および(2)に含まれるパラメータα、α’、β、β’は、例えば、平均「0」、標準偏差「1」の標準正規分布の確率変数である。また、パラメータα、α’は、相関係数ραの相関を持つ。相関係数ραは、解析対象回路内の各セルに固有の値である。また、パラメータβ、β’は、相関係数ρの相関を持つ。相関係数ρは、解析対象回路内の全セルに共通の値である。 The parameters α, α ′, β, β ′ included in the above formulas (1) and (2) are, for example, standard normal distribution random variables having a mean “0” and a standard deviation “1”. The parameters α and α ′ have a correlation coefficient ρα. The correlation coefficient ρα is a value unique to each cell in the analysis target circuit. The parameters β and β ′ have a correlation coefficient ρ. The correlation coefficient ρ is a value common to all cells in the analysis target circuit.
ここで、セルのリーク電流値のバラツキlCに対する第1リーク電流バラツキの影響は、第2リーク電流バラツキの影響に比べて小さいことが知られている。このため、上記式(2)に含まれるパラメータα’の値を、以下の通りに置き換えることができる。
Here, it is known that the influence of the first leakage current variation on the
具体的には、上記式(2)に含まれる『exp(Bα’)』について、パラメータα’の値をランダムに振らせたときの平均値は『exp(B2/2)』となる。このため、パラメータα’の値は、『exp(Bα’)』が平均値『exp(B2/2)』となるときの値『α’=B/2』に置き換えることができる。この結果、セルのリーク電流値のバラツキlCは、下記式(3)のように表現することができる。
Specifically, 'for the parameter α' exp (Biarufa) "'by the above formula (2) Average value when swung the value of the random is" exp (B 2/2) ". Therefore, 'the value of "exp (Bα' parameter alpha can be replaced by)" is the average value "exp (B 2/2)" value when the "alpha '= B / 2". As a result, the
lC=exp(A+B2/2+C×β’) ・・・(3) l C = exp (A + B 2/2 + C × β ') ··· (3)
このように、上記式(3)を用いて、セルのリーク電流値のバラツキlCを表現することにより、第1遅延バラツキに関するパラメータαと第1リーク電流バラツキに関するパラメータα’との相関(相関係数ρα)を無視することができる。この結果、解析対象回路の遅延値とリーク電流値との相関分布は、例えば、上記式(1)および(3)のバラツキモデルを用いた相関解析により、パラメータβ、β’の相関係数ρのみを考慮して計算することができる。 In this way, by expressing the cell leakage current value variation l C using the above equation (3), the correlation between the parameter α related to the first delay variation and the parameter α ′ related to the first leakage current variation (phase The relation number ρα) can be ignored. As a result, the correlation distribution between the delay value and the leakage current value of the circuit to be analyzed is obtained by, for example, correlation analysis ρ of the parameters β and β ′ by correlation analysis using the variation model of the above formulas (1) and (3). It can be calculated considering only.
ここで、上記式(1)に含まれる平均m、標準偏差s、ap、anは、各セルに固有の値であり、各セルに固有のバラツキデータとして与えられる。また、上記式(3)に含まれるモデル係数A、B、Cは、各セルに固有の値であり、各セルに固有のバラツキデータとして与えられる。 Here, the average m, the standard deviation s, ap, and an included in the formula (1) are values unique to each cell, and are given as variation data unique to each cell. The model coefficients A, B, and C included in the above equation (3) are values unique to each cell, and are given as variation data unique to each cell.
具体的には、例えば、各セルの平均m、標準偏差s、ap、anおよびモデル係数A、B、Cは、様々なプロセスで製造されたチップから経験的に得られる値である。チップとは、解析対象回路の回路情報を用いて製造されたシリコンウェハから切り出された任意のIC(Integrated Circuit)チップである。 Specifically, for example, the average m, standard deviation s, ap, an and model coefficients A, B, and C of each cell are values empirically obtained from chips manufactured by various processes. A chip is an arbitrary IC (Integrated Circuit) chip cut out from a silicon wafer manufactured using circuit information of a circuit to be analyzed.
したがって、特定のプロセスで製造されたチップでは、バラツキデータとして与えられる各セルの平均m、標準偏差s、ap、anおよびモデル係数A、B、Cの値と実際の値との間に誤差が生じることがある。また、プロセスに起因するすべてのバラツキ要因を考慮して、セルの遅延値やリーク電流値のバラツキモデルを作成することは難しい。 Therefore, in a chip manufactured by a specific process, there is an error between the actual value and the average m, standard deviation s, ap, an and model coefficients A, B, C of each cell given as variation data. May occur. In addition, it is difficult to create a variation model of cell delay values and leakage current values in consideration of all variation factors resulting from the process.
このため、解析対象回路の遅延値とリーク電流値との相関解析を行った際に、計算された遅延値とリーク電流値との相関分布と、製造後のチップを用いて実際に測定された遅延値とリーク電流値との相関分布との間に誤差が生じてしまう場合がある。 For this reason, when the correlation analysis between the delay value of the analysis target circuit and the leakage current value was performed, the correlation distribution between the calculated delay value and the leakage current value and the actual measurement using the chip after manufacture were performed. There may be an error between the correlation distribution between the delay value and the leakage current value.
そこで、本解析支援手法では、セルの遅延値とリーク電流値の各々のバラツキモデルを用いて計算された解析対象回路の遅延値とリーク値との相関分布が、チップを用いて実測された相関分布と一致するように、各バラツキモデルを修正する。以下、実施の形態にかかる解析支援装置100の解析支援処理の一実施例について説明する。
Therefore, in this analysis support method, the correlation distribution between the delay value and the leak value of the analysis target circuit calculated using the variation models of the cell delay value and the leak current value is measured using the chip. Modify each variation model to match the distribution. Hereinafter, an example of the analysis support process of the
図1は、実施の形態にかかる解析支援装置100の解析支援処理の一実施例を示す説明図である。(i)解析支援装置100は、セルの遅延値のバラツキモデルに対して、セルの遅延値のバラツキを表す遅延分布を特徴付ける値を補正する補正値を設定する。具体的には、例えば、解析支援装置100が、上記式(1)に対して、セルの遅延分布の平均を補正する補正係数rmと、セルの遅延分布の標準偏差を補正する補正係数rsとを設定する。
FIG. 1 is an explanatory diagram of an example of the analysis support process of the
この結果、上記式(1)は、例えば、下記式(4)のように変換される。ただし、rmは、セルの遅延分布の平均を補正する補正係数である。rsは、セルの遅延分布の標準偏差を補正する補正係数である。 As a result, the above formula (1) is converted into, for example, the following formula (4). However, r m is the correction coefficient for correcting an average delay distribution of cell. r s is a correction coefficient for correcting the standard deviation of the cell delay distribution.
dC=rm×m+rs×s×α+f(β)
f(β)=rs×ap×β (β≧0)、f(β)=rs×an×β (β<0)
・・・(4)
d C = r m × m + r s × s × α + f (β)
f (β) = r s × ap × β (β ≧ 0), f (β) = r s × an × β (β <0)
... (4)
(ii)解析支援装置100は、セルのリーク電流値のバラツキモデルに対して、セルのリーク電流値のバラツキを表すリーク電流分布を特徴付ける値を補正する補正値を設定する。具体的には、例えば、解析支援装置100が、上記式(3)に対して、セルの第2リーク電流バラツキを表すリーク電流分布の平均を補正する補正係数mLと、該リーク電流分布の標準偏差を補正する補正係数σLとを設定する。
(Ii) The
この結果、上記式(3)は、例えば、下記式(5)のように変換される。ただし、mLは、セルの第2リーク電流バラツキを表すリーク電流分布の平均を補正する補正係数である。σLは、セルの第2リーク電流バラツキを表すリーク電流分布の標準偏差を補正する補正係数である。 As a result, the above formula (3) is converted into, for example, the following formula (5). Here, m L is a correction coefficient for correcting the average of the leakage current distribution representing the second leakage current variation of the cell. σ L is a correction coefficient for correcting the standard deviation of the leakage current distribution representing the second leakage current variation of the cell.
lC=exp{A+B2/2+C×(σL×β’+mL)} ・・・(5) l C = exp {A + B 2/2 + C × (σ L × β '+ m L)} ··· (5)
(iii)解析支援装置100は、解析対象回路に関する製造後のチップCの実測された遅延値とリーク電流値との実測相関分布110を取得する。ここで、実測相関分布110は、例えば、チップCの遅延値(または、リーク電流値)の変動に伴って測定されたチップCの遅延値とリーク電流値とのペアの集合である。
(Iii) The
(iv)解析支援装置100は、上記式(4)および(5)を用いて計算される解析対象回路の遅延値とリーク電流値との見積相関分布120が、取得した実測相関分布110と一致するように、上記式(4)および(5)に含まれる補正係数rm、rs、mL、σLの値を算出する。また、解析支援装置100は、見積相関分布120が実測相関分布110と一致するように、第2遅延バラツキに関するパラメータβと第2リーク電流バラツキに関するパラメータβ’との相関係数ρを算出する。
(Iv) In the
(v)解析支援装置100は、算出された補正係数rm、rs、mL、σLおよび相関係数ρの値を出力する。この結果、セルの遅延値のバラツキを表す遅延分布を特徴付ける値が補正されたバラツキモデル、およびセルのリーク電流値のバラツキを表すリーク電流分布を特徴付ける値が補正されたバラツキモデルを得ることができる。
(V) The
これにより、以降において、補正係数rm、rs、mL、σLによって修正された各バラツキモデルおよび相関係数ρを用いて、解析対象回路の遅延値とリーク電流値との相関分布を精度よく計算することができる。また、補正係数rm、rs、mL、σLおよび相関係数ρの値はプロセスに固有の値であるため、修正後のバラツキモデルおよび相関係数ρは、同一のプロセスで製造される他の解析対象回路にも適用可能である。 As a result, the correlation distribution between the delay value and the leakage current value of the circuit to be analyzed is calculated using each variation model and the correlation coefficient ρ corrected by the correction coefficients r m , r s , m L , and σ L in the following. It can be calculated with high accuracy. Further, since the values of the correction coefficients r m , r s , m L , σ L and the correlation coefficient ρ are values specific to the process, the corrected variation model and the correlation coefficient ρ are manufactured in the same process. It can also be applied to other analysis target circuits.
(解析支援装置100のハードウェア構成)
図2は、実施の形態にかかる解析支援装置100のハードウェア構成の一例を示す説明図である。図2において、解析支援装置100は、CPU(Central Processing Unit)201と、ROM(Read‐Only Memory)202と、RAM(Random Access Memory)203と、磁気ディスクドライブ204と、磁気ディスク205と、光ディスクドライブ206と、光ディスク207と、ディスプレイ208と、I/F(Interface)209と、キーボード210と、マウス211と、スキャナ212と、プリンタ213と、を備えている。また、各構成部はバス200によってそれぞれ接続されている。
(Hardware configuration of analysis support apparatus 100)
FIG. 2 is an explanatory diagram illustrating an example of a hardware configuration of the
ここで、CPU201は、解析支援装置100の全体の制御を司る。ROM202は、ブートプログラムなどのプログラムを記憶している。RAM203は、CPU201のワークエリアとして使用される。磁気ディスクドライブ204は、CPU201の制御にしたがって磁気ディスク205に対するデータのリード/ライトを制御する。磁気ディスク205は、磁気ディスクドライブ204の制御で書き込まれたデータを記憶する。
Here, the
光ディスクドライブ206は、CPU201の制御にしたがって光ディスク207に対するデータのリード/ライトを制御する。光ディスク207は、光ディスクドライブ206の制御で書き込まれたデータを記憶したり、光ディスク207に記憶されたデータをコンピュータに読み取らせたりする。
The
ディスプレイ208は、カーソル、アイコンあるいはツールボックスをはじめ、文書、画像、機能情報などのデータを表示する。このディスプレイ208は、例えば、CRT、TFT液晶ディスプレイ、プラズマディスプレイなどを採用することができる。
The
I/F209は、通信回線を通じてLAN(Local Area Network)、WAN(Wide Area Network)、インターネットなどのネットワーク214に接続され、このネットワーク214を介して他のコンピュータに接続される。そして、I/F209は、ネットワーク214と内部のインターフェースを司り、外部のコンピュータからのデータの入出力を制御する。I/F209には、例えば、モデムやLANアダプタなどを採用することができる。
The I /
キーボード210は、文字、数字、各種指示などの入力のためのキーを備え、データの入力を行う。また、タッチパネル式の入力パッドやテンキーなどであってもよい。マウス211は、カーソルの移動や範囲選択、あるいはウィンドウの移動やサイズの変更などを行う。ポインティングデバイスとして同様に機能を備えるものであれば、トラックボールやジョイスティックなどであってもよい。
The
スキャナ212は、画像を光学的に読み取り、解析支援装置100内に画像データを取り込む。なお、スキャナ212は、OCR(Optical Character Reader)機能を持たせてもよい。また、プリンタ213は、画像データや文書データを印刷する。プリンタ213には、例えば、レーザプリンタやインクジェットプリンタを採用することができる。
The
(解析支援装置100の機能的構成)
図3は、実施の形態にかかる解析支援装置100の機能的構成を示すブロック図である。図3において、解析支援装置100は、取得部301と、第1の算出部302と、第2の算出部303と、第3の算出部304と、作成部305と、解析部306と、出力部307と、を含む構成である。各機能部(取得部301〜出力部307)は、具体的には、例えば、図2に示したROM202、RAM203、磁気ディスク205、光ディスク207などの記憶装置に記憶されたプログラムをCPU201に実行させることにより、または、I/F209により、その機能を実現する。なお、各機能部の処理結果は、例えば、RAM203、磁気ディスク205、光ディスク207などの記憶装置に記憶される。
(Functional configuration of the analysis support apparatus 100)
FIG. 3 is a block diagram of a functional configuration of the
取得部301は、解析対象回路に関する製造後のチップの実測された遅延値とリーク電流値との相関分布に関する実測相関データを取得する。ここで、実測相関データは、例えば、チップの遅延値(または、リーク電流値)の変動に伴って測定されたチップの遅延値とリーク電流値とのペアの集合である。
The
チップの遅延値としては、例えば、チップ内の任意のパスの遅延値を測定してもよく、また、チップ内のパスごとの遅延値のうち最大の遅延値を測定することにしてもよい。さらに、チップの遅延値として、チップに埋め込まれたリングオシレータの遅延値を代用することにしてもよい。 As the delay value of the chip, for example, the delay value of an arbitrary path in the chip may be measured, or the maximum delay value among the delay values for each path in the chip may be measured. Further, the delay value of the ring oscillator embedded in the chip may be used as the chip delay value.
リングオシレータは、例えば、奇数個のインバータを組み合わせることによって発振機能を実現する発振回路である。リングオシレータは、例えば、チップ内のいずれのパスとも非接続な状態で埋め込まれている。リングオシレータの遅延値は、チップのリーク電流値の変動に伴って測定されるリングオシレータの周波数の逆数を求めることで算出することができる。 The ring oscillator is an oscillation circuit that realizes an oscillation function by combining, for example, an odd number of inverters. The ring oscillator is embedded without being connected to any path in the chip, for example. The delay value of the ring oscillator can be calculated by obtaining the reciprocal of the frequency of the ring oscillator measured along with the fluctuation of the leak current value of the chip.
具体的には、例えば、取得部301が、図2に示したキーボード210やマウス211を用いたユーザの操作入力により、実測相関データを取得する。また、取得部301が、ネットワーク214を介して、外部のコンピュータから実測相関データを取得することにしてもよい。
Specifically, for example, the
取得された実測相関データは、例えば、図4に示す実測相関データテーブル400に記憶される。実測相関データテーブル400は、例えば、図2に示したRAM203、磁気ディスク205、光ディスク207などの記憶装置により実現される。ここで、実測相関データテーブル400の具体例について説明する。
The acquired actual correlation data is stored, for example, in the actual correlation data table 400 shown in FIG. The actual correlation data table 400 is realized by a storage device such as the
図4は、実測相関データテーブル400の記憶内容の一例を示す説明図である。図4において、実測相関データテーブル400は、測定回数、リーク電流値および周波数のフィールドを有する。各フィールドに情報を設定することで、実測相関データ400−1〜400−Kがレコードとして記憶されている。 FIG. 4 is an explanatory diagram showing an example of the contents stored in the actual correlation data table 400. In FIG. 4, the actual correlation data table 400 has fields for the number of measurements, a leakage current value, and a frequency. By setting information in each field, the measured correlation data 400-1 to 400-K are stored as records.
測定回数は、チップのリーク電流値とチップに埋め込まれたリングオシレータの周波数とを測定した回数である。リーク電流値は、チップに埋め込まれたリングオシレータの周波数の変動に伴って測定されたチップのリーク電流値である。周波数は、チップのリーク電流値の変動に伴って測定されたリングオシレータの周波数である。 The number of measurements is the number of times the leakage current value of the chip and the frequency of the ring oscillator embedded in the chip are measured. The leakage current value is a leakage current value of the chip measured with a change in the frequency of the ring oscillator embedded in the chip. The frequency is the frequency of the ring oscillator measured along with the fluctuation of the leakage current value of the chip.
実測相関データ400−kを例に挙げると、k回目に測定されたチップのリーク電流値Ikと、リングオシレータの周波数fkが示されている。実測相関データ400−kは、チップのリーク電流値が「Ik」のときのリングオシレータの周波数は「fk」であることを示している。 Taking the actual correlation data 400-k as an example, the leak current value I k of the chip measured for the kth time and the frequency f k of the ring oscillator are shown. The measured correlation data 400-k indicates that the frequency of the ring oscillator when the leakage current value of the chip is “I k ” is “f k ”.
図3の説明に戻り、第1の算出部302は、取得された実測相関データに基づいて、チップの遅延値のバラツキを表す実測遅延分布を特徴付ける値を算出する。ここで、実測遅延分布を特徴付ける値とは、例えば、実測遅延分布の平均、標準偏差、分散などである。具体的には、例えば、まず、第1の算出部302が、実測相関データテーブル400に記憶されているチップに埋め込まれたリングオシレータの周波数fkに基づいて、リングオシレータの遅延値dkを算出する。
Returning to the description of FIG. 3, the
より具体的には、例えば、第1の算出部302が、下記式(6)を用いて、リングオシレータの遅延値dkを算出することができる。ただし、fkは、k回目に測定されたリングオシレータの周波数である(k=1,2,…,K)。dkは、リングオシレータの遅延値である。
More specifically, for example, the
dk=1/fk ・・・(6) d k = 1 / f k (6)
つぎに、第1の算出部302が、算出されたリングオシレータの遅延値の集合(遅延値d1〜dK)に基づいて、リングオシレータの遅延値のバラツキを表す実測遅延分布の平均md、標準偏差σdを算出する。より具体的には、例えば、第1の算出部302が、下記式(7)および(8)を用いて、リングオシレータの遅延値のバラツキを表す実測遅延分布の平均md、標準偏差σdを算出することができる。
Next, based on the calculated set of delay values of the ring oscillator (delay values d 1 to d K ), the
md=(d1+d2+…+dK)/K ・・・(7) m d = (d 1 + d 2 +... + d K ) / K (7)
σd 2={(d1−md)2+(d2−md)2+…+(dK−md)2}/K・・・(8) σ d 2 = {(d 1 −m d ) 2 + (d 2 −m d ) 2 +... + (d K −m d ) 2 } / K (8)
また、第1の算出部302は、取得された実測相関データに基づいて、チップのリーク電流値のバラツキを表す実測リーク電流分布を特徴付ける値を算出する。ここで、実測リーク電流分布を特徴付ける値とは、例えば、実測リーク電流分布の平均、標準偏差、分散などである。
Further, the
具体的には、例えば、第1の算出部302が、実測相関データテーブル400に記憶されているチップのリーク電流値の集合(リーク電流値I1〜IK)に基づいて、チップの実測リーク電流分布の平均ml、標準偏差σlを算出する。より具体的には、例えば、第1の算出部302が、下記式(9)および(10)を用いて、チップのリーク電流値のバラツキを表す実測リーク電流分布の平均ml、標準偏差σlを算出することができる。
Specifically, for example, the
ml=(I1+I2+…+IK)/K ・・・(9) m l = (I 1 + I 2 +... + I K ) / K (9)
σl 2={(I1−ml)2+(I2−ml)2+…+(IK−ml)2}/K …(10) σ l 2 = {(I 1 −m l ) 2 + (I 2 −m l ) 2 +... + (I K −m l ) 2 } / K (10)
また、第1の算出部302は、チップのリーク電流値の集合(リーク電流値I1〜IK)に基づいて、チップのリーク電流値の対数をとった対数リーク電流値のバラツキを表す対数リーク電流分布を特徴付ける値を算出する。ここで、対数リーク電流分布を特徴付ける値とは、例えば、対数リーク電流分布の平均、標準偏差、分散などである。
In addition, the
具体的には、例えば、まず、第1の算出部302が、実測相関データテーブル400に記憶されているチップのリーク電流値の集合(リーク電流値I1〜IK)に基づいて、チップのリーク電流値の対数をとった対数リーク電流値を算出する。より具体的には、例えば、第2の算出部303が、下記式(11)を用いて、チップのリーク電流値Ikの対数をとった対数リーク電流値Xkを算出することができる。
Specifically, for example, the
Xk=log(Ik) ・・・(11) X k = log (I k ) (11)
つぎに、第1の算出部302が、チップの対数リーク電流値の集合(対数リーク電流値X1〜XK)に基づいて、チップの対数リーク電流分布の平均mX、標準偏差σXを算出する。より具体的には、例えば、第1の算出部302が、下記式(12)および(13)を用いて、チップのリーク電流値の対数をとった対数リーク電流値のバラツキを表す対数リーク電流分布の平均mX、標準偏差σXを算出することができる。
Next, the
mX=(X1+X2+…+XK)/K ・・・(12) m X = (X 1 + X 2 +... + X K ) / K (12)
σX 2={(X1−mX)2+(X2−mX)2+…+(XK−mX)2}/K …(13) σ X 2 = {(X 1 -m X ) 2 + (X 2 -m X ) 2 + ... + (X K -m X ) 2 } / K (13)
また、取得部301は、解析対象回路内のセルの遅延値のバラツキを表す遅延分布を特徴付けるセルごとに固有の値の集合を取得する。ここで、セルの遅延値のバラツキを表す遅延分布とは、例えば、セルの第1遅延バラツキを表す第1遅延分布や第2遅延バラツキを表す第2遅延分布である。
In addition, the
第1遅延バラツキは、解析対象回路内の各々のセルで独立の遅延値のバラツキである。第2遅延バラツキは、解析対象回路内の全セルで共通の遅延値のバラツキである。すなわち、セルの遅延値のバラツキを表す遅延分布を特徴付けるセルごとに固有の値とは、例えば、第1遅延分布の平均m、標準偏差sや第2遅延分布の標準偏差ap、anである。 The first delay variation is a variation of an independent delay value in each cell in the analysis target circuit. The second delay variation is a variation of a delay value common to all cells in the analysis target circuit. That is, the unique value for each cell characterizing the delay distribution representing the variation of the delay value of the cell is, for example, the average m of the first delay distribution, the standard deviation s, or the standard deviation ap, an of the second delay distribution.
また、上述したチップの遅延値として、チップに埋め込まれたリングオシレータの遅延値を代用する場合、取得部301は、リングオシレータ内のセルの遅延値のバラツキを表す遅延分布を特徴付けるセルごとに固有の値の集合を取得することにしてもよい。以下、セルの遅延値のバラツキを表す遅延分布を特徴付けるセルごとに固有の値を「遅延バラツキデータ」という。
In addition, when the delay value of the ring oscillator embedded in the chip is used as the delay value of the chip described above, the
具体的には、例えば、取得部301が、キーボード210やマウス211を用いたユーザの操作入力により、セルごとに固有の遅延バラツキデータを取得する。また、取得部301が、ライブラリからの抽出により、または、外部のコンピュータからセルごとに固有の遅延バラツキデータを取得することにしてもよい。
Specifically, for example, the
取得されたセルごとに固有の遅延バラツキデータは、例えば、図5に示す遅延バラツキデータテーブル500に記憶される。遅延バラツキデータテーブル500は、例えば、RAM203、磁気ディスク205、光ディスク207などの記憶装置により実現される。ここで、遅延バラツキデータテーブル500の具体例について説明する。
The acquired delay variation data unique to each cell is stored, for example, in the delay variation data table 500 shown in FIG. The delay variation data table 500 is realized by a storage device such as the
図5は、遅延バラツキデータテーブル500の記憶内容の一例を示す説明図である。図5において、遅延バラツキデータテーブル500は、セルID、m、s、apおよびanのフィールドを有する。各フィールドに情報を設定することで、遅延バラツキデータ500−1〜500−nがレコードとして記憶されている。 FIG. 5 is an explanatory diagram showing an example of the stored contents of the delay variation data table 500. In FIG. 5, the delay variation data table 500 includes fields of cell ID, m, s, ap, and an. By setting information in each field, delay variation data 500-1 to 500-n are stored as records.
セルIDは、セルの識別子である。図5に示すセルC(1)〜C(n)は、チップに埋め込まれたリングオシレータ内のセルである。mは、セルの第1遅延分布の平均である。sは、セルの第1遅延分布の標準偏差である。ap、anは、セルの第2遅延分布の標準偏差である。ただし、apは、第2遅延バラツキに関するパラメータβが「β≧0」の場合の標準偏差であり、anは第2遅延バラツキに関するパラメータβが「β<0」の場合の標準偏差である。 The cell ID is a cell identifier. Cells C (1) to C (n) shown in FIG. 5 are cells in a ring oscillator embedded in a chip. m is the average of the first delay distribution of the cells. s is the standard deviation of the first delay distribution of the cell. ap and an are standard deviations of the second delay distribution of the cell. Here, ap is a standard deviation when the parameter β related to the second delay variation is “β ≧ 0”, and an is a standard deviation when the parameter β related to the second delay variation is “β <0”.
遅延バラツキデータ500−iを例に挙げると、セルC(i)の第1遅延分布の平均miと、セルC(i)の第1遅延分布の標準偏差siと、セルC(i)の第2遅延分布の標準偏差api、aniとが示されている。 Taking the delay variation data 500-i as an example, the average m i of the first delay distribution of cell C (i), and the standard deviation s i of the first delay distribution of cell C (i), cell C (i) The standard deviations ap i and an i of the second delay distribution are shown.
図3の説明に戻り、第2の算出部303は、解析対象回路内のセルごとに固有の遅延バラツキデータの集合に基づいて、解析対象回路の遅延値のバラツキを表す見積遅延分布を特徴付ける値を算出する。ここで、見積遅延分布を特徴付ける値とは、例えば、見積遅延分布の平均、標準偏差、分散などである。
Returning to the description of FIG. 3, the
具体的には、例えば、第2の算出部303が、遅延バラツキデータテーブル500に記憶されている遅延バラツキデータ500−1〜500−nに基づいて、リングオシレータの遅延値のバラツキを表す見積遅延分布の平均M、標準偏差Sを算出する。より具体的には、例えば、第2の算出部303が、下記式(14)および(15)を用いて、リングオシレータの遅延値のバラツキを表す見積遅延分布の平均M、標準偏差Sを算出することができる。
Specifically, for example, the
M=m1+m2+…+mn+(AP−AN)/2π
AP=ap1+ap2+…+apn
AN=an1+an2+…+ann
・・・(14)
M = m 1 + m 2 +... + M n + (AP−AN) / 2π
AP = ap 1 + ap 2 +... + Ap n
AN = an 1 + an 2 +… + an n
(14)
なお、上記式(14)に含まれる『(AP−AN)/2π』は、例えば、セルC(i)の第2遅延分布の標準偏差apiと標準偏差aniとが異なる場合(api≠ani)の修正項である。 Note that “(AP−AN) / 2π” included in the equation (14) is, for example, when the standard deviation ap i and the standard deviation an i of the second delay distribution of the cell C (i) are different (ap i ≠ an i ).
S2=σ1 2+σ2 2+…+σn 2+(AP2+AN2)/2−(AP−AN)2/2π
・・・(15)
S 2 = σ 1 2 + σ 2 2 +... + Σ n 2 + (AP 2 + AN 2 ) / 2− (AP−AN) 2 / 2π
... (15)
第3の算出部304は、チップの遅延値のバラツキを表す実測遅延分布を特徴付ける値を、解析対象回路の遅延値のバラツキを表す見積遅延分布を特徴付ける値により除算して、セルの遅延値のバラツキを表す遅延分布を特徴付ける値を補正する遅延補正値を算出する。ここで、遅延補正値は、例えば、セルの第1遅延分布の平均mを補正する補正係数rm、およびセルの第1および第2遅延分布の標準偏差s、ap、anを補正する補正係数rsである。
The
具体的には、例えば、第3の算出部304が、リングオシレータの遅延値のバラツキを表す実測遅延分布の平均mdを、リングオシレータの遅延値のバラツキを表す見積遅延分布の平均Mにより除算して、補正係数rmを算出する。より具体的には、例えば、第3の算出部304が、下記式(16)を用いて、補正係数rmを算出することができる。
Specifically division, for example, the third calculating
rm=md/M ・・・(16) r m = m d / M (16)
また、第3の算出部304が、リングオシレータの遅延値のバラツキを表す実測遅延分布の標準偏差σdを、リングオシレータの遅延値のバラツキを表す見積遅延分布の標準偏差Sにより除算して、補正係数rsを算出する。より具体的には、例えば、第3の算出部304が、下記式(17)を用いて、補正係数rsを算出することができる。
Further, the
rs=σd/S ・・・(17) r s = σ d / S (17)
算出された遅延補正値は、例えば、図6に示す補正値テーブル600に記憶される。補正値テーブル600は、例えば、RAM203、磁気ディスク205、光ディスク207などの記憶装置により実現される。ここで、補正値テーブル600の具体例について説明する。
The calculated delay correction value is stored in, for example, the correction value table 600 shown in FIG. The correction value table 600 is realized by a storage device such as the
図6は、補正値テーブル600の記憶内容の一例を示す説明図である。図6において、補正値テーブル600は、遅延分布の平均、標準偏差、リーク電流分布の平均、標準偏差および相関係数のフィールドを有する。「遅延分布の平均」フィールドは、セルの遅延分布の平均を補正する補正係数rmを記憶するフィールドである。「遅延分布の標準偏差」フィールドは、セルの遅延分布の標準偏差を補正する補正係数rsを記憶するフィールドである。 FIG. 6 is an explanatory diagram showing an example of the stored contents of the correction value table 600. In FIG. 6, the correction value table 600 includes fields for delay distribution average, standard deviation, leak current distribution average, standard deviation, and correlation coefficient. Field "average of delay distribution" is a field for storing a correction coefficient r m for correcting the average of the delay distribution of the cells. The “standard deviation of delay distribution” field stores a correction coefficient r s for correcting the standard deviation of the delay distribution of the cell.
「リーク電流分布の平均」フィールドは、セルの第2リーク電流バラツキを表すリーク電流分布の平均を補正する補正係数mLを記憶するフィールドである。「リーク電流分布の標準偏差」フィールドは、セルの第2リーク電流バラツキを表すリーク電流分布の標準偏差を補正する補正係数σLを記憶するフィールドである。「相関係数」フィールドは、セルの第2遅延バラツキに関するパラメータβとセルの第2リーク電流バラツキに関するパラメータβ’との相関係数ρを記憶するフィールドである。 The “average of leakage current distribution” field is a field for storing a correction coefficient m L for correcting the average of the leakage current distribution representing the second leakage current variation of the cells. The “standard deviation of leak current distribution” field is a field for storing a correction coefficient σ L for correcting the standard deviation of the leak current distribution representing the second leak current variation of the cell. The “correlation coefficient” field stores a correlation coefficient ρ between the parameter β related to the second delay variation of the cell and the parameter β ′ related to the second leakage current variation of the cell.
ここでは、図6の(6−1)において、セルの遅延分布の平均を補正する補正係数rmと、セルの遅延分布の標準偏差を補正する補正係数rsが、「遅延分布の平均」フィールドおよび「遅延分布の標準偏差」フィールドに記憶されている。 Here, in (6-1) of FIG. 6, a correction coefficient r m for correcting the average of the delay distribution of the cell, the correction coefficient r s for correcting the standard deviation of the delay distribution of cells, the "average of delay distribution" Field and the “standard deviation of delay distribution” field.
図3の説明に戻り、取得部301は、解析対象回路内のセルのリーク電流値のバラツキを表すリーク電流分布を特徴付けるセルごとに固有の値の集合を取得する。ここで、セルのリーク電流値のバラツキを表すリーク電流分布とは、例えば、セルの第1リーク電流バラツキを表すリーク電流分布や第2リーク電流バラツキを表すリーク電流分布である。
Returning to the description of FIG. 3, the
第1リーク電流バラツキは、解析対象回路内の各々のセルで独立のリーク電流値のバラツキである。第2リーク電流バラツキは、解析対象回路内の全セルで共通のリーク電流値のバラツキである。すなわち、セルのリーク電流値のバラツキを表すリーク電流分布を特徴付けるセルごとに固有の値とは、例えば、各セルに固有のモデル係数A、B、Cである。以下、セルのリーク電流値のバラツキを表すリーク電流分布を特徴付けるセルごとに固有の値を「リーク電流バラツキデータ」という。 The first leakage current variation is a variation in an independent leakage current value in each cell in the analysis target circuit. The second leakage current variation is a variation in a leakage current value common to all cells in the analysis target circuit. That is, the values unique to each cell characterizing the leakage current distribution representing the variation in the leakage current value of the cells are, for example, model coefficients A, B, and C unique to each cell. Hereinafter, a unique value for each cell that characterizes the leakage current distribution representing the variation in the leakage current value of the cell is referred to as “leakage current variation data”.
具体的には、例えば、取得部301が、キーボード210やマウス211を用いたユーザの操作入力により、セルごとに固有のリーク電流バラツキデータを取得する。また、取得部301が、ライブラリからの抽出により、または、外部のコンピュータからセルごとに固有のリーク電流バラツキデータを取得することにしてもよい。
Specifically, for example, the
取得されたセルごとに固有のリーク電流バラツキデータは、例えば、図7に示すリーク電流バラツキデータテーブル700に記憶される。リーク電流バラツキデータテーブル700は、例えば、RAM203、磁気ディスク205、光ディスク207などの記憶装置により実現される。ここで、リーク電流バラツキデータテーブル700の具体例について説明する。
For example, the obtained leak current variation data for each cell is stored in the leak current variation data table 700 shown in FIG. The leakage current variation data table 700 is realized by a storage device such as the
図7は、リーク電流バラツキデータテーブル700の記憶内容の一例を示す説明図である。図7において、リーク電流バラツキデータテーブル700は、セルID、A、BおよびCのフィールドを有する。各フィールドに情報を設定することで、リーク電流バラツキデータ700−1〜700−mがレコードとして記憶されている。 FIG. 7 is an explanatory diagram showing an example of the contents stored in the leakage current variation data table 700. In FIG. 7, the leakage current variation data table 700 has cell ID, A, B, and C fields. By setting information in each field, leakage current variation data 700-1 to 700-m are stored as records.
セルIDは、セルの識別子である。図7に示すセルC1〜Cmは、解析対象回路内のセルである。A、B、Cは、各セルのリーク電流値のバラツキを表すリーク電流分布を特徴付ける各セルに固有のモデル係数である。リーク電流バラツキデータ700−jを例に挙げると、セルCjに固有のモデル係数Aj、Bj、Cjが示されている。 The cell ID is a cell identifier. Cells C1 to Cm shown in FIG. 7 are cells in the analysis target circuit. A, B, and C are model coefficients specific to each cell that characterize a leakage current distribution that represents variations in the leakage current value of each cell. Taking the leakage current variation data 700-j as an example, model coefficients A j , B j , C j unique to the cell Cj are shown.
図3の説明に戻り、第2の算出部303は、解析対象回路内のセルごとに固有のリーク電流バラツキデータの集合に基づいて、解析対象回路のリーク電流値のバラツキを表す見積リーク電流分布を特徴付ける値を算出する。
Returning to the description of FIG. 3, the
ここで、見積リーク電流分布を特徴付ける値とは、例えば、見積リーク電流分布の平均、標準偏差、分散などである。また、見積リーク電流分布を特徴付ける値として、例えば、見積リーク電流分布の平均の2乗と見積リーク電流分布の標準偏差の2乗とを足し合わせた値などの、見積リーク電流分布の平均、標準偏差、分散などを用いて計算される値を用いることにしてもよい。 Here, the values characterizing the estimated leakage current distribution are, for example, the average, standard deviation, variance, etc. of the estimated leakage current distribution. Further, as a value characterizing the estimated leakage current distribution, for example, an average or standard of the estimated leakage current distribution, such as a value obtained by adding the square of the average of the estimated leakage current distribution and the square of the standard deviation of the estimated leakage current distribution. You may decide to use the value calculated using a deviation, dispersion | distribution, etc.
具体的には、例えば、第2の算出部303が、解析対象回路内のセルのリーク電流値のバラツキを表すリーク電流分布を特徴付ける値を補正するリーク電流補正値を未知数として、見積リーク電流分布を特徴付ける値を算出する。ここで、リーク電流補正値は、例えば、補正係数である。セルの第2リーク電流バラツキを表すリーク電流分布の平均を補正する補正係数mL、および該リーク電流分布の標準偏差を補正する補正係数σLである。
Specifically, for example, the
より具体的には、例えば、第2の算出部303が、補正係数mL、σLを未知数として、下記式(18)を用いて、解析対象回路のリーク電流値のバラツキを表す見積リーク電流分布の平均Xを算出する。
More specifically, for example, the
また、例えば、第2の算出部303が、補正係数mL、σLを未知数として、下記式(19)を用いて、解析対象回路のリーク電流値のバラツキを表す見積リーク電流分布の平均の2乗と見積リーク電流分布の標準偏差の2乗とを足し合わせた値Yを算出する。
Further, for example, the
また、第3の算出部304は、解析対象回路のリーク電流値のバラツキを表す見積リーク電流分布を特徴付ける値を、チップのリーク電流値のバラツキを表す実測リーク電流分布を特徴付ける値と一致させるリーク電流補正値を算出する。ここで、リーク電流補正値は、例えば、上述した補正係数mL、σLである。
In addition, the
具体的には、例えば、第3の算出部304が、下記式(20)のように、補正係数mL、σLを未知数として、解析対象回路の見積リーク電流分布の平均Xと、チップの実測リーク電流分布の平均mlとが等しくなる方程式を作成する。
Specifically, for example, the
また、例えば、第3の算出部304が、下記式(21)のように、補正係数mL、σLを未知数として、解析対象回路の見積リーク電流分布の平均の2乗と標準偏差の2乗とを足し合わせた値Yと、チップの実測リーク電流分布の平均mlの2乗と標準偏差σlの2乗とを足し合わせた値(ml 2+σl 2)とが等しくなる方程式を作成する。
Further, for example, the
なお、上記式(20)および(21)の方程式は、例えば、解析対象回路の見積リーク電流分布とチップの実測リーク電流分布とのモーメントマッチングにより導き出される。 The equations (20) and (21) are derived, for example, by moment matching between the estimated leakage current distribution of the analysis target circuit and the measured leakage current distribution of the chip.
また、第3の算出部304が、上記式(20)および(21)の方程式を解くことにより、補正係数mL、σLを算出する。具体的には、例えば、第3の算出部304が、ニュートン法を用いて、上記式(20)および(21)の方程式を数値的に解くことにより、補正係数mL、σLを算出することができる。
In addition, the
算出されたリーク電流補正値は、例えば、図6に示した補正値テーブル600に記憶される。ここでは、図6の(6−2)において、セルの第2リーク電流バラツキを表すリーク電流分布の平均を補正する補正係数mLが「リーク電流分布の平均」フィールドに記憶されている。また、セルの第2リーク電流バラツキを表すリーク電流分布の標準偏差を補正する補正係数σLが「リーク電流分布の標準偏差」フィールドに記憶されている。 The calculated leakage current correction value is stored, for example, in the correction value table 600 shown in FIG. Here, in (6-2) of FIG. 6, the correction coefficient m L for correcting the average of the leakage current distribution representing the second leakage current variation of the cell is stored in the “average of leakage current distribution” field. Further, a correction coefficient σ L for correcting the standard deviation of the leakage current distribution representing the second leakage current variation of the cell is stored in the “standard deviation of leakage current distribution” field.
また、第3の算出部304は、算出されたチップの実測遅延分布を特徴付ける値とチップの対数リーク電流分布を特徴付ける値とに基づいて、セルの遅延値とリーク電流値との相関の度合いを示す相関係数を算出する。ここで、セルの遅延値とリーク電流値との相関の度合いを示す相関係数とは、例えば、上述した相関係数ρα,ρである。
Further, the
ただし、上記式(3)を用いてセルのリーク電流値のバラツキlCを表現した場合、第1遅延バラツキに関するパラメータαと第1リーク電流バラツキに関するパラメータα’との相関係数ραを無視することができる。このため、ここでは、第2遅延バラツキに関するパラメータβと第2リーク電流バラツキに関するパラメータβ’との相関係数ρを求める。
However, when the
ここで、チップに埋め込まれているリングオシレータの遅延値のバラツキを表す確率変数を「確率変数D」とする。また、セルの遅延値のバラツキを表現する上記式(1)に含まれるセルの第2遅延分布の標準偏差ap、anを「ap=an」と仮定する。この場合、リングオシレータの遅延値のバラツキを表す確率変数Dは下記式(22)となる。 Here, a random variable representing a variation in delay value of the ring oscillator embedded in the chip is referred to as a “random variable D”. Further, it is assumed that the standard deviations ap and an of the second delay distribution of the cell included in the above formula (1) expressing the variation of the delay value of the cell are “ap = an”. In this case, the random variable D representing the variation of the delay value of the ring oscillator is expressed by the following equation (22).
D=m1+m2+…+mn+s1α1+s2α2+…+snαn+(ap1+ap2+…+
apn)β ・・・(22)
D = m 1 + m 2 + ... + m n + s 1 α 1 + s 2 α 2 + ... + s n α n + (ap 1 + ap 2 + ... +
ap n ) β (22)
また、チップに埋め込まれているリングオシレータのリーク電流値のバラツキを表す確率変数を「確率変数I」とし、上記式(3)を用いてセルのリーク電流値のバラツキを表現する。この場合、リングオシレータのリーク電流値のバラツキを表す確率変数Iは下記式(23)となる。ただし、A(i),B(i),C(i)は、リングオシレータ内のセルC(i)に固有のモデル係数A,B,Cである。 Further, a random variable representing the variation of the leakage current value of the ring oscillator embedded in the chip is set as “probability variable I”, and the variation of the leakage current value of the cell is expressed using the above equation (3). In this case, the random variable I representing the variation in the leakage current value of the ring oscillator is expressed by the following equation (23). However, A (i) , B (i) and C (i) are model coefficients A, B and C specific to the cell C (i) in the ring oscillator.
I=exp(A(1)+B(1) 2/2+C(1)×β’)+exp(A(2)+B(2) 2/2
+C(2)×β’)+…+exp(A(n)+B(n) 2/2+C(n)×β’)
・・・(23)
I = exp (A (1) + B (1) 2/2 + C (1) × β ') + exp (A (2) + B (2) 2/2
+ C (2) × β ' ) + ... + exp (A (n) + B (n) 2/2 + C (n) × β')
(23)
また、上記式(23)は、Wilkinson近似を用いて、下記式(24)のように変換することができる。ただし、U,Vは、A(1)〜A(n),B(1)〜B(n),C(1)〜C(n)から得られる定数である(i=1,2,…,n)。 Further, the above equation (23) can be converted into the following equation (24) using Wilkinson approximation. U and V are constants obtained from A (1) to A (n) , B (1) to B (n) , C (1) to C (n) (i = 1, 2,...). , N).
I≒exp(U+V×β’) ・・・(24) I≈exp (U + V × β ′) (24)
ここで、上記式(24)の対数をとると下記式(25)のようになる。 Here, when the logarithm of the above equation (24) is taken, the following equation (25) is obtained.
logI≒U+V×β’ ・・・(25) log I≈U + V × β ′ (25)
この結果、上記式(22)および(25)は、第2遅延バラツキに関するパラメータβと、第2リーク電流バラツキに関するパラメータβ’とに関する一次式となる。このため、相関係数の定義から、上記『D』と上記『logI』との相関係数(以下、「相関係数ρ0」という)は、上記『β』と上記『β’』との相関係数ρとなる。すなわち、上記『D』と上記『logI』との相関係数ρ0を求めることにより、上記『β』と上記『β’』との相関係数ρを求めることができる。 As a result, the above equations (22) and (25) are linear equations related to the parameter β related to the second delay variation and the parameter β ′ related to the second leakage current variation. Therefore, from the definition of the correlation coefficient, the correlation coefficient between the “D” and the “log I” (hereinafter referred to as “correlation coefficient ρ 0 ”) is the difference between the “β” and the “β ′”. Correlation coefficient ρ. That is, by obtaining the correlation coefficient ρ 0 between the “D” and the “log I”, the correlation coefficient ρ between the “β” and the “β ′” can be obtained.
具体的には、例えば、第3の算出部304が、下記式(26)を用いて、第2遅延バラツキに関するパラメータβと第2リーク電流バラツキに関するパラメータβ’との相関係数ρを算出することができる。ただし、X1〜XKは、チップの対数リーク電流値である。d1〜dKは、リングオシレータの遅延値である。md,σdは、リングオシレータの遅延値のバラツキを表す実測遅延分布の平均、標準偏差である。mX,σXは、チップのリーク電流値の対数をとった対数リーク電流値のバラツキを表す対数リーク電流分布の平均、標準偏差である。
Specifically, for example, the
ρ=ρ0={(X1−mX)×(d1−md)+(X2−mX)×(d2−md)+
…(XK−mX)×(dK−md)}/(K×σX×σd)・・・(26)
ρ = ρ 0 = {(X 1 −m X ) × (d 1 −m d ) + (X 2 −m X ) × (d 2 −m d ) +
... (X K -m X ) × (d K -m d )} / (K × σ X × σ d ) (26)
算出された相関係数は、例えば、図6に示した補正値テーブル600に記憶される。ここでは、図6の(6−3)において、第2遅延バラツキに関するパラメータβと第2リーク電流バラツキに関するパラメータβ’との相関係数ρが「相関係数」フィールドに記憶されている。 The calculated correlation coefficient is stored, for example, in the correction value table 600 shown in FIG. Here, in (6-3) of FIG. 6, the correlation coefficient ρ between the parameter β related to the second delay variation and the parameter β ′ related to the second leakage current variation is stored in the “correlation coefficient” field.
作成部305は、解析対象回路内のセルの遅延値のバラツキを表す関数として、セルの遅延値のバラツキに関する確率変数と遅延補正値とを含む第1の関数を作成する。具体的には、例えば、作成部305が、補正値テーブル600を参照して、補正係数rmと補正係数rsを上記式(4)に代入することで、セルの遅延値のバラツキモデルを作成する。
The
また、作成部305は、解析対象回路内のパスの遅延値のバラツキを表す関数として、パスの遅延値のバラツキに関する確率変数と遅延補正値とを含む第1の関数を作成することにしてもよい。以下、解析対象回路内の任意のパスを「パスPi」と表記する(i=1,2,…,n)。
In addition, the
具体的には、例えば、作成部305が、補正値テーブル600を参照して、補正係数rmと補正係数rsを下記式(27)に代入することで、パスPiの遅延値のバラツキモデルを作成する。ただし、Diは解析対象回路内のパスPiの遅延値のバラツキ、αは第1遅延バラツキに関するパラメータ、βは第2遅延バラツキに関するパラメータである。また、Miは第1遅延バラツキを表すパスPiの第1遅延分布の平均、Siは第1遅延分布の標準偏差である。また、Api、Aniは第2遅延バラツキを表すパスPiの第2遅延分布の標準偏差である。
Specifically, for example, creating
Di=rm×Mi+rs×Si×α+f(β)
f(β)=rs×Api×β (β≧0)、f(β)=rs×Ani×β (β<0)
・・・(27)
D i = r m × M i + r s × S i × α + f (β)
f (β) = r s × Ap i × β (β ≧ 0), f (β) = r s × An i × β (β <0)
... (27)
また、作成部305は、解析対象回路内のセルのリーク電流値のバラツキを表す関数として、セルのリーク電流値のバラツキに関する確率変数とリーク電流補正値とを含む第2の関数を作成する。具体的には、例えば、作成部305が、補正値テーブル600を参照して、補正係数mLと補正係数σLを上記式(5)に代入することで、セルのリーク電流値のバラツキモデルを作成する。
In addition, the
解析部306は、作成された第1および第2の関数と、算出されたセルの遅延値とリーク電流値との相関の度合いを示す相関係数とに基づいて、解析対象回路の遅延値とリーク電流値との相関解析を実行することにより、解析対象回路の遅延値とリーク電流値との相関を表す相関分布を取得する。
The
具体的には、例えば、解析部306が、解析対象回路の遅延値とリーク電流値との相関解析に必要となる各種情報をシミュレータに与えてモンテカルロシミュレーションを実行する。シミュレータは、解析支援装置100が備えていてもよく、また、外部のコンピュータが備えていてもよい。そして、解析部306が、解析対象回路の遅延値とリーク電流値との相関を表す相関分布をシミュレータから取得する。
Specifically, for example, the
ここで、解析対象回路の遅延値とリーク電流値との相関解析に必要となる各種情報は、例えば、解析対象回路の回路情報、解析対象回路内のセルCjごとに固有の遅延バラツキデータおよびリーク電流バラツキデータ、セルCjの遅延値およびリーク電流値の各々のバラツキモデルである。解析対象回路の回路情報とは、例えば、解析対象回路内のセル間の接続関係や配置関係を表すネットリストである。 Here, various kinds of information necessary for the correlation analysis between the delay value of the analysis target circuit and the leakage current value are, for example, circuit information of the analysis target circuit, delay variation data unique to each cell Cj in the analysis target circuit, and leakage This is a variation model of each of the current variation data, the delay value of the cell Cj, and the leakage current value. The circuit information of the analysis target circuit is, for example, a net list that represents the connection relationship and the arrangement relationship between cells in the analysis target circuit.
また、解析対象回路の遅延値とリーク電流値との相関解析に必要となる各種情報として、セルCjごとに固有の遅延バラツキデータの代わりに、パスPiごとに固有の遅延バラツキデータを用いることにしてもよい。この場合、シミュレータに与える各種情報は、例えば、パスPiごとに固有の遅延バラツキデータ、セルCjごとに固有のリーク電流バラツキデータ、パスPiの遅延値のバラツキモデルおよびセルCjのリーク電流値のバラツキモデルとなる。 Further, as various kinds of information necessary for the correlation analysis between the delay value of the analysis target circuit and the leak current value, the delay variation data unique to each path Pi is used instead of the delay variation data unique to each cell Cj. May be. In this case, the various types of information given to the simulator include, for example, inherent delay variation data for each path Pi, inherent leakage current variation data for each cell Cj, delay value variation model for the path Pi, and leakage current value variation for the cell Cj. Become a model.
パスPiごとに固有の遅延バラツキデータは、取得部301が、例えば、キーボード210やマウス211を用いたユーザの操作入力により取得してもよく、ライブラリからの抽出により、または、外部のコンピュータから取得してもよい。なお、パスPiの遅延バラツキデータは、例えば、公知技術である統計的遅延解析(SSTA)の手法により、パスPi内の各セルの遅延バラツキデータから算出される。
The delay variation data unique to each path Pi may be acquired by the
取得されたパスPiごとに固有の遅延バラツキデータは、例えば、図8に示す遅延バラツキデータテーブル800に記憶される。遅延バラツキデータテーブル800は、例えば、RAM203、磁気ディスク205、光ディスク207などの記憶装置により実現される。ここで、遅延バラツキデータテーブル800の具体例について説明する。
Delay variation data unique to each acquired path Pi is stored, for example, in a delay variation data table 800 shown in FIG. The delay variation data table 800 is realized by a storage device such as the
図8は、遅延バラツキデータテーブル800の記憶内容の一例を示す説明図である。図8において、遅延バラツキデータテーブル800は、パスID、M、S、ApおよびAnのフィールドを有する。各フィールドに情報を設定することで、遅延バラツキデータ800−1〜800−nがレコードとして記憶されている。 FIG. 8 is an explanatory diagram showing an example of the stored contents of the delay variation data table 800. In FIG. 8, the delay variation data table 800 has fields of path ID, M, S, Ap, and An. By setting information in each field, delay variation data 800-1 to 800-n are stored as records.
パスIDは、解析対象回路内のパスの識別子である。Mは、パスの第1遅延分布の平均である。Sは、パスの第1遅延分布の標準偏差である。Ap、Anは、パスの第2遅延分布の標準偏差である。ただし、Apは、第2遅延バラツキに関するパラメータβが「β≧0」の場合の標準偏差であり、Anは第2遅延バラツキに関するパラメータβが「β<0」の場合の標準偏差である。 The path ID is an identifier of a path in the analysis target circuit. M is the average of the first delay distribution of the path. S is the standard deviation of the first delay distribution of the path. Ap and An are standard deviations of the second delay distribution of the path. However, Ap is a standard deviation when the parameter β related to the second delay variation is “β ≧ 0”, and An is a standard deviation when the parameter β related to the second delay variation is “β <0”.
遅延バラツキデータ800−iを例に挙げると、パスPiの第1遅延分布の平均Miと、パスPiの第1遅延分布の標準偏差Siと、パスPiの第2遅延分布の標準偏差Api、Aniとが示されている。 Taking the delay variation data 800-i as an example, the average M i of the first delay distribution of path Pi, and the standard deviation S i of the first delay distribution of path Pi, standard deviation Ap of the second delay distribution of path Pi i and An i are shown.
また、取得された解析対象回路の遅延値とリーク電流値との相関を表す相関分布は、例えば、図9に示す相関分布テーブル900に記憶される。相関分布テーブル900は、例えば、RAM203、磁気ディスク205、光ディスク207などの記憶装置により実現される。ここで、相関分布テーブル900の具体例について説明する。
Further, the correlation distribution representing the correlation between the acquired delay value of the analysis target circuit and the leakage current value is stored in, for example, the correlation distribution table 900 shown in FIG. The correlation distribution table 900 is realized by a storage device such as the
図9は、相関分布テーブル900の記憶内容の一例を示す説明図である。図9において、相関分布テーブル900は、相関ID、遅延値およびリーク電流値のフィールドを有する。各フィールドに情報を設定することで、相関データ900−1〜900−Pがレコードとして記憶されている。 FIG. 9 is an explanatory diagram showing an example of the contents stored in the correlation distribution table 900. In FIG. 9, a correlation distribution table 900 has fields for correlation ID, delay value, and leakage current value. By setting information in each field, correlation data 900-1 to 900-P are stored as records.
相関IDとは、p回目のモンテカルロシミュレーションによる解析結果の識別子である(p=1,2,…,P)。なお、Pは、モンテカルロシミュレーションの反復回数である。遅延値は、解析対象回路の遅延値を表す解析値である。リーク電流値は、解析対象回路のリーク電流値を表す解析値である。 The correlation ID is an identifier of an analysis result by the p-th Monte Carlo simulation (p = 1, 2,..., P). P is the number of iterations of Monte Carlo simulation. The delay value is an analysis value that represents the delay value of the analysis target circuit. The leak current value is an analysis value representing the leak current value of the analysis target circuit.
図3の説明に戻り、出力部307は、取得された解析対象回路の遅延値とリーク電流値との相関を表す相関分布を出力する。具体的には、例えば、出力部307が、図9に示した相関分布テーブル900に記憶されている相関データ900−1〜900−Pを出力する。出力形式としては、例えば、ディスプレイ208への表示、プリンタ213への印刷出力、I/F209による外部のコンピュータへの送信がある。また、RAM203、磁気ディスク205、光ディスク207などの記憶装置に記憶することとしてもよい。
Returning to the description of FIG. 3, the
また、出力部307は、算出されたセルの遅延値のバラツキを表す遅延分布を特徴付ける値を補正する遅延補正値を出力することにしてもよい。また、出力部307は、セルのリーク電流値のバラツキを表すリーク電流分布を特徴付ける値を補正するリーク電流補正値を出力することにしてもよい。また、出力部307は、セルの遅延値とリーク電流値との相関の度合いを示す相関係数を出力することにしてもよい。
The
具体的には、例えば、出力部307が、図6に示した補正値テーブル600に記憶されている補正係数rm、rs、mL、σLおよび相関係数ρを出力することにしてもよい。これにより、以降において、補正係数rm、rs、mL、σLによって修正された各バラツキモデルおよび相関係数ρを用いて、解析対象回路の遅延値とリーク電流値との相関分布を精度よく計算することができる。
Specifically, for example, the
(解析支援装置100の解析支援処理手順)
つぎに、実施の形態にかかる解析支援装置100の解析支援処理手順について説明する。解析支援処理は、例えば、上述した補正係数rm、rs、mL、σLおよび相関係数ρを算出する処理である。
(Analysis support processing procedure of the analysis support apparatus 100)
Next, an analysis support processing procedure of the
図10および図11は、実施の形態にかかる解析支援装置100の解析支援処理手順の一例を示すフローチャートである。図10において、取得部301により、実測相関データ400−1〜400−Kと遅延バラツキデータ500−1〜500−nとリーク電流バラツキデータ700−1〜700−mを取得したか否かを判断する(ステップS1001)。
10 and 11 are flowcharts illustrating an example of the analysis support processing procedure of the
ここで、取得部301により、実測相関データ400−1〜400−Kと遅延バラツキデータ500−1〜500−nとリーク電流バラツキデータ700−1〜700−mを取得するのを待つ(ステップS1001:No)。そして、取得部301により、該各種データを取得した場合(ステップS1001:Yes)、第1の算出部302により、取得された実測相関データ400−1〜400−Kに基づいて、リングオシレータの遅延値d1〜dKを算出する(ステップS1002)。
Here, the
このあと、第1の算出部302により、算出されたリングオシレータの遅延値d1〜dKに基づいて、リングオシレータの実測遅延分布の平均md、標準偏差σdを算出する(ステップS1003)。つぎに、第1の算出部302により、取得された実測相関データ400−1〜400−Kに基づいて、チップの実測リーク電流分布の平均ml、標準偏差σlを算出する(ステップS1004)。
Thereafter, the
このあと、第1の算出部302により、取得された実測相関データ400−1〜400−Kに基づいて、チップのリーク電流値I1〜IKの対数をとった対数リーク電流値X1〜XKを算出する(ステップS1005)。そして、第1の算出部302により、算出されたチップの対数リーク電流値X1〜XKに基づいて、チップの対数リーク電流分布の平均mX、標準偏差σXを算出する(ステップS1006)。
Thereafter, the
つぎに、第2の算出部303により、取得された遅延バラツキデータ500−1〜500−nに基づいて、リングオシレータの見積遅延分布の平均M、標準偏差Sを算出する(ステップS1007)。そして、第3の算出部304により、ステップS1003において算出された実測遅延分布の平均mdを、ステップS1007において算出された見積遅延分布の平均Mにより除算して、補正係数rmを算出する(ステップS1008)。
Next, the average M and the standard deviation S of the estimated delay distribution of the ring oscillator are calculated by the
また、第3の算出部304により、ステップS1003において算出された実測遅延分布の標準偏差σdを、ステップS1007において算出された見積遅延分布の標準偏差Sにより除算して、補正係数rsを算出して(ステップS1009)、図11に示すステップS1101に移行する。算出された補正係数rm、rsは、例えば、図6に示した補正値テーブル600に記憶される。
Further, the
図11のフローチャートにおいて、まず、第2の算出部303により、取得されたリーク電流バラツキデータ700−1〜700−mに基づいて、補正係数mL、σLを未知数として、解析対象回路の見積リーク電流分布の平均Xを算出する(ステップS1101)。また、第2の算出部303により、リーク電流バラツキデータ700−1〜700−mに基づいて、補正係数mL、σLを未知数として、解析対象回路の見積リーク電流分布の平均の2乗と標準偏差の2乗とを足し合わせた値Yを算出する(ステップS1102)。
In the flowchart of FIG. 11, first, based on the leak current variation data 700-1 to 700 -m acquired by the
このあと、第3の算出部304により、補正係数mL、σLを未知数として、解析対象回路の見積リーク電流分布の平均Xと、チップの実測リーク電流分布の平均mlとが等しくなる方程式を作成する(ステップS1103)。
Subsequently, by the
また、第3の算出部304により、補正係数mL、σLを未知数として、解析対象回路の見積リーク電流分布の平均の2乗と標準偏差の2乗とを足し合わせた値Yと、チップの実測リーク電流分布の平均mlの2乗と標準偏差σlの2乗とを足し合わせた値(ml 2+σl 2)とが等しくなる方程式を作成する(ステップS1104)。
Further, the
そして、第3の算出部304により、ステップS1103およびS1104において作成された方程式を解くことにより、補正係数mL、σLを算出する(ステップS1105)。算出された補正係数mL、σLは、例えば、図6に示した補正値テーブル600に記憶される。
Then, the
このあと、第3の算出部304により、第2遅延バラツキに関するパラメータβと第2リーク電流バラツキに関するパラメータβ’との相関係数ρを算出する(ステップS1106)。具体的には、第3の算出部304が、リングオシレータの遅延値のバラツキを表す確率変数Dとリングオシレータのリーク電流値のバラツキを表す確率変数Iの対数をとった『logI』との相関係数ρ0を算出することにより、相関係数ρを算出する。算出された相関係数ρは、図6に示した補正値テーブル600に記憶される。
Thereafter, the
そして、出力部307により、算出された補正値テーブル600に記憶されている補正係数rm、rs、mL、σLおよび相関係数ρを出力して(ステップS1107)、本フローチャートによる一連の処理を終了する。
Then, the
これにより、セルCjの遅延分布の平均m、標準偏差sを補正する補正係数rm、rsを求めることができる。また、セルCjのリーク電流分布の平均、標準偏差を補正する補正係数mL、σLを求めることができる。また、セルCjの遅延値とリーク電流値との相関係数ρを実測値に合わせて求めることができる。 Thereby, the correction coefficients r m and r s for correcting the average m and the standard deviation s of the delay distribution of the cell Cj can be obtained. Further, correction coefficients m L and σ L for correcting the average and standard deviation of the leakage current distribution of the cell Cj can be obtained. Further, the correlation coefficient ρ between the delay value of the cell Cj and the leakage current value can be obtained in accordance with the actually measured value.
(解析支援装置100の解析処理手順)
つぎに、解析支援装置100の解析処理手順について説明する。解析処理は、解析対象回路の遅延値とリーク電流値との相関解析を行う処理である。解析処理は、例えば、パスPiごとに固有の遅延バラツキデータ800−iと、セルCjごとに固有のリーク電流バラツキデータ700−jと、補正値テーブル600内の補正係数rm、rs、mL、σLおよび相関係数ρをシミュレータに与えて実行される。
(Analysis processing procedure of the analysis support apparatus 100)
Next, the analysis processing procedure of the
図12および図13は、実施の形態にかかる解析支援装置100の解析処理手順の一例を示すフローチャートである。図12において、解析部306により、モンテカルロシミュレーションの反復回数Pを設定する(ステップS1201)。なお、反復回数Pは、例えば、予め設定されてROM202、RAM203、磁気ディスク205、光ディスク207などの記憶装置に記憶されている。
12 and 13 are flowcharts illustrating an example of an analysis processing procedure of the
つぎに、解析部306により、反復回数「p」を「p=1」とする(ステップS1202)。そして、解析部306により、相関係数ρの標準正規乱数β、β’を生成する(ステップS1203)。相関係数ρは、図11に示したステップS1106において算出された相関係数である。
Next, the
このあと、作成部305により、補正係数rmと補正係数rsを上記式(27)に代入することで、パスPiの遅延値のバラツキモデルを作成する(ステップS1204)。補正係数rmと補正係数rsは、図10に示したステップS1008とステップS1009において算出された補正係数である。
Subsequently, the generating
また、作成部305により、補正係数mLと補正係数σLを上記式(5)に代入することで、セルCjのリーク電流値のバラツキモデルを作成する(ステップS1205)。補正係数mLと補正係数σLは、図11に示したステップS1105において算出された補正係数である。そして、解析部306により、パスPiの「i」を「i=1」とする(ステップS1206)。
Further, the
つぎに、解析部306により、標準正規乱数αを生成する(ステップS1207)。そして、解析部306により、作成されたパスPiの遅延値のバラツキモデルを用いて、パスPiの遅延値のバラツキ「Di=rm×Mi+rs×Si×α+f(β)」を算出する(ステップS1208)。ただし、f(β)=rs×Api×β (β≧0)、f(β)=rs×Ani×β (β<0)である。
Next, the standard normal random number α is generated by the analysis unit 306 (step S1207). Then, the
つぎに、解析部306により、パスPiの「i」をインクリメントして(ステップS1209)、「i」が「n」より大きいか否かを判断する(ステップS1210)。ここで、「i≦n」の場合(ステップS1210:No)、ステップS1207に戻る。
Next, the
一方、「i>n」の場合(ステップS1210:Yes)、解析部306により、解析対象回路の遅延値「D(p)=max{D1,D2,…,Dn}」を算出して(ステップS1211)、図13に示すステップS1301に移行する。算出された解析対象回路の遅延値D(1)は、図9に示した相関分布テーブル900に記憶される。
On the other hand, when “i> n” (step S1210: Yes), the
図13のフローチャートにおいて、まず、解析部306により、解析対象回路のリーク電流値I(p)を「I(p)=0」とし(ステップS1301)、解析対象回路内のセルCjの「j」を「j=1」とする(ステップS1302)。
In the flowchart of FIG. 13, first, the
そして、解析部306により、作成されたセルCjのリーク電流値のバラツキモデルを用いて、セルCjのリーク電流値のバラツキ「I(p)=I(p)+exp{A+B2/2+C×(σL×β’+mL)}」を算出する(ステップS1303)。
Then, the
つぎに、解析部306により、セルCjの「j」をインクリメントして(ステップS1304)、「j」が「m」より大きいか否かを判断する(ステップS1305)。ここで、「j≦m」の場合(ステップS1305:No)、ステップS1303に戻る。
Next, the
一方、「j>m」の場合(ステップS1305:Yes)、解析部306により、反復回数「p」をインクリメントして(ステップS1306)、「p」が「P」より大きいか否かを判断する(ステップS1307)。ここで、「p≦P」の場合(ステップS1307:No)、図12に示したステップS1203に戻る。
On the other hand, if “j> m” (step S1305: Yes), the
一方、「p>P」の場合(ステップS1307:Yes)、出力部307により、相関分布テーブル900内の解析対象回路の遅延値とリーク電流値との相関分布に関する相関データ900−1〜900−Pを出力して(ステップS1308)、本フローチャートによる一連の処理を終了する。
On the other hand, in the case of “p> P” (step S1307: Yes), the
これにより、解析対象回路の遅延値とリーク電流値との相関分布を精度よく計算することができる。 Thereby, the correlation distribution between the delay value of the analysis target circuit and the leakage current value can be calculated with high accuracy.
以上説明したように、実施の形態にかかる解析支援装置100によれば、製造後のチップの実測遅延分布の平均mdを、解析対象回路の見積遅延分布の平均Mにより除算することで、セルCjの遅延分布の平均mを補正する補正係数rmを求めることができる。また、解析支援装置100によれば、製造後のチップの実測遅延分布の標準偏差σdを、解析対象回路の見積遅延分布の標準偏差Sにより除算することで、セルCjの遅延分布の標準偏差sを補正する補正係数rsを求めることができる。
As described above, according to the
これにより、遅延のバラツキモデルを用いて見積もられる各セルCjの遅延値のバラツキを実測値に合わせて修正することができる。また、チップに埋め込まれたリングオシレータの遅延値を用いて、実測遅延分布の平均md、標準偏差σdを算出することにより、補正係数rm、rsの算出処理にかかる負荷を低減させることができる。 Thereby, the variation of the delay value of each cell Cj estimated using the delay variation model can be corrected according to the actually measured value. Further, by calculating the average m d and standard deviation σ d of the actually measured delay distribution using the delay value of the ring oscillator embedded in the chip, the load on the calculation process of the correction coefficients r m and r s is reduced. be able to.
また、解析支援装置100によれば、セルCjのリーク電流分布の平均、標準偏差を補正する補正係数mL、σLとして、解析対象回路の見積リーク電流分布の平均、標準偏差を、チップの実測リーク電流分布の平均ml、標準偏差σlと一致させる補正係数mL、σLを求めることができる。
Further, according to the
これにより、リーク電流のバラツキモデルを用いて見積もられる各セルCjのリーク電流値のバラツキを実測値に合わせて修正することができる。 Thereby, the variation of the leakage current value of each cell Cj estimated using the variation model of the leakage current can be corrected according to the actual measurement value.
また、解析支援装置100によれば、チップの遅延値のバラツキを表す確率変数Dとチップのリーク電流値のバラツキを表す確率変数Iの対数をとった『logI』との相関係数ρ0を算出することで、セルCjの遅延値とリーク電流値との相関係数ρを求めることができる。
Further, according to the
これにより、セルCjの遅延値とリーク電流値との相関係数ρを実測値に合わせて修正することができる。また、チップに埋め込まれたリングオシレータの遅延値を用いて確率変数Dを算出することにより、相関係数ρの算出処理にかかる負荷を低減させることができる。 Thereby, the correlation coefficient ρ between the delay value of the cell Cj and the leakage current value can be corrected according to the actually measured value. Further, by calculating the random variable D using the delay value of the ring oscillator embedded in the chip, it is possible to reduce the load on the calculation process of the correlation coefficient ρ.
これらのことから、実施の形態にかかる解析支援装置100によれば、補正係数rm、rs、mL、σLによって修正された各バラツキモデルおよび相関係数ρを用いて、解析対象回路の遅延値とリーク電流値との相関分布を正確に見積もることができる。この結果、チップの歩留まり分布などを精度よく見積もって回路設計の手戻りを防ぎ、設計者の作業負担を軽減するとともに、設計期間の短縮化を図ることができる。また、補正係数rm、rs、mL、σLおよび相関係数ρの値はプロセスに固有の値であるため、修正後のバラツキモデルおよび相関係数ρは、同一のプロセスで製造される他の解析対象回路にも適用することができる。
From these facts, according to the
なお、本実施の形態で説明した解析支援方法は、予め用意されたプログラムをパーソナル・コンピュータやワークステーション等のコンピュータで実行することにより実現することができる。本解析支援プログラムは、ハードディスク、フレキシブルディスク、CD−ROM、MO、DVD等のコンピュータで読み取り可能な記録媒体に記録され、コンピュータによって記録媒体から読み出されることによって実行される。また、本解析支援プログラムは、インターネット等のネットワークを介して配布してもよい。 The analysis support method described in this embodiment can be realized by executing a program prepared in advance on a computer such as a personal computer or a workstation. The analysis support program is recorded on a computer-readable recording medium such as a hard disk, a flexible disk, a CD-ROM, an MO, and a DVD, and is executed by being read from the recording medium by the computer. The analysis support program may be distributed via a network such as the Internet.
また、本実施の形態で説明した解析支援装置100は、スタンダードセルやストラクチャードASIC(Application Specific Integrated Circuit)などの特定用途向けIC(以下、単に「ASIC」と称す。)やFPGAなどのPLD(Programmable Logic Device)によっても実現することができる。具体的には、例えば、上述した解析支援装置100の機能(取得部301〜出力部307)をHDL記述によって機能定義し、そのHDL記述を論理合成してASICやPLDに与えることにより、解析支援装置100を製造することができる。
In addition, the
上述した実施の形態に関し、さらに以下の付記を開示する。 The following additional notes are disclosed with respect to the embodiment described above.
(付記1)解析対象回路に関する製造後のチップのリーク電流値の変動に伴って測定された前記チップの遅延値の集合を取得する取得工程と、
前記取得工程によって取得された前記チップの遅延値の集合に基づいて、前記チップの遅延値のバラツキを表す第1遅延分布を特徴付ける値を算出する第1の算出工程と、
前記解析対象回路内の素子の遅延値のバラツキを表す遅延分布を特徴付ける前記素子ごとに固有の値の集合に基づいて、前記解析対象回路の遅延値のバラツキを表す第2遅延分布を特徴付ける値を算出する第2の算出工程と、
前記第1の算出工程によって算出された前記第1遅延分布を特徴付ける値を、前記第2の算出工程によって算出された前記第2遅延分布を特徴付ける値により除算して、前記素子ごとに固有の値を補正する遅延補正値を算出する第3の算出工程と、
前記第3の算出工程によって算出された算出結果を出力する出力工程と、
をコンピュータに実行させることを特徴とする解析支援プログラム。
(Appendix 1) An acquisition step of acquiring a set of delay values of the chip measured in accordance with a change in a leakage current value of the chip after manufacture related to the analysis target circuit;
A first calculation step of calculating a value characterizing a first delay distribution representing variation of the delay value of the chip based on a set of delay values of the chip acquired by the acquisition step;
Characterizing a delay distribution representing variation in delay values of elements in the circuit to be analyzed Based on a set of unique values for each element, a value characterizing a second delay distribution representing variation in delay values in the circuit to be analyzed A second calculating step for calculating;
A value that characterizes the first delay distribution calculated by the first calculation step is divided by a value that characterizes the second delay distribution calculated by the second calculation step, and is a unique value for each element. A third calculation step of calculating a delay correction value for correcting
An output step of outputting the calculation result calculated by the third calculation step;
An analysis support program characterized in that a computer is executed.
(付記2)前記取得工程は、さらに、前記チップの遅延値の変動に伴って測定された前記チップのリーク電流値の集合を取得し、
前記第1の算出工程は、さらに、前記チップのリーク電流値の集合に基づいて、前記チップのリーク電流値のバラツキを表す第1リーク電流分布を特徴付ける値を算出し、
前記第2の算出工程は、さらに、前記解析対象回路内の素子のリーク電流値のバラツキを表すリーク電流分布を特徴付ける値を補正するリーク電流補正値を未知数として、前記リーク電流分布を特徴付ける前記素子ごとに固有の値の集合に基づいて、前記解析対象回路のリーク電流値のバラツキを表す第2リーク電流分布を特徴付ける値を算出し、
前記第3の算出工程は、さらに、前記第2の算出工程によって算出された前記第2リーク電流分布を特徴付ける値を、前記第1の算出工程によって算出された前記第1リーク電流分布を特徴付ける値と一致させる前記リーク電流補正値を算出することを特徴とする付記1に記載の解析支援プログラム。
(Supplementary Note 2) The acquisition step further acquires a set of leakage current values of the chip measured along with a variation in the delay value of the chip,
The first calculation step further calculates a value characterizing the first leakage current distribution representing variation in the leakage current value of the chip based on the set of leakage current values of the chip,
In the second calculation step, the element that characterizes the leak current distribution is further defined by using a leak current correction value that corrects a value that characterizes a leak current distribution that represents a variation in leak current values of elements in the analysis target circuit as an unknown. Based on a set of unique values for each, a value characterizing the second leakage current distribution representing the variation in the leakage current value of the circuit to be analyzed is calculated,
The third calculation step further includes a value characterizing the second leakage current distribution calculated by the second calculation step, and a value characterizing the first leakage current distribution calculated by the first calculation step. The analysis support program according to
(付記3)前記第1の算出工程は、さらに、前記チップのリーク電流値の集合に基づいて、前記チップのリーク電流値の対数をとった対数リーク電流値のバラツキを表す対数リーク電流分布を特徴付ける値を算出し、
前記第3の算出工程は、さらに、前記第1遅延分布を特徴付ける値と前記対数リーク電流分布を特徴付ける値とに基づいて、前記素子の遅延値とリーク電流値との相関の度合いを示す相関係数を算出することを特徴とする付記2に記載の解析支援プログラム。
(Supplementary Note 3) The first calculation step further includes a logarithmic leakage current distribution representing a variation of a logarithmic leakage current value obtained by taking a logarithm of the leakage current value of the chip based on a set of leakage current values of the chip. Calculate the value to characterize,
The third calculation step further includes a correlation indicating a degree of correlation between the delay value of the element and the leak current value based on the value characterizing the first delay distribution and the value characterizing the logarithmic leak current distribution. The analysis support program according to
(付記4)前記コンピュータに、
前記素子の遅延値のバラツキを表す関数として、前記素子の遅延値のバラツキに関する確率変数と前記遅延補正値とを含む第1の関数を作成する第1の作成工程と、
前記素子のリーク電流値のバラツキを表す関数として、前記素子のリーク電流値のバラツキに関する確率変数と前記リーク電流補正値とを含む第2の関数を作成する第2の作成工程と、
前記第1および第2の作成工程によって作成された第1および第2の関数と、前記第3の算出工程によって算出された相関係数とに基づいて、前記解析対象回路の遅延値とリーク電流値との相関解析を実行することにより、前記解析対象回路の遅延値とリーク電流値との相関を表す相関分布を取得する解析工程と、を実行させ、
前記出力工程は、前記解析工程によって取得された前記解析対象回路の遅延値とリーク電流値との相関を表す相関分布を出力することを特徴とする付記3に記載の解析支援プログラム。
(Supplementary note 4)
A first creation step of creating a first function including a random variable related to the variation of the delay value of the element and the delay correction value as a function representing the variation of the delay value of the element;
A second creation step of creating a second function including a random variable related to the variation in the leakage current value of the element and the leakage current correction value as a function representing the variation in the leakage current value of the element;
Based on the first and second functions created by the first and second creation steps and the correlation coefficient calculated by the third calculation step, the delay value and leakage current of the circuit to be analyzed Executing a correlation analysis with a value, and performing an analysis step of obtaining a correlation distribution representing a correlation between a delay value of the analysis target circuit and a leakage current value,
The analysis support program according to appendix 3, wherein the output step outputs a correlation distribution representing a correlation between a delay value of the circuit to be analyzed and a leak current value acquired in the analysis step.
(付記5)前記取得工程は、前記チップのリーク電流値の変動に伴って測定された前記チップに埋め込まれたリングオシレータの遅延値の集合を取得し、
前記第1の算出工程は、前記リングオシレータの遅延値の集合に基づいて、前記リングオシレータの遅延値のバラツキを表す第1遅延分布を特徴付ける値を算出し、
前記第2の算出工程は、前記リングオシレータ内の素子の遅延値のバラツキを表す遅延分布を特徴付ける前記素子ごとに固有の値の集合に基づいて、前記リングオシレータの遅延値のバラツキを表す第2遅延分布を特徴付ける値を算出することを特徴とする付記1〜4のいずれか一つに記載の解析支援プログラム。
(Supplementary Note 5) The acquisition step acquires a set of delay values of ring oscillators embedded in the chip measured along with fluctuations in the leakage current value of the chip,
The first calculation step calculates a value that characterizes a first delay distribution that represents a variation in the delay value of the ring oscillator based on a set of delay values of the ring oscillator;
In the second calculation step, a second value representing a variation in the delay value of the ring oscillator based on a set of unique values for each of the elements characterizing a delay distribution representing a variation in the delay value of the elements in the ring oscillator. The analysis support program according to any one of
(付記6)解析対象回路に関する製造後のチップの遅延値の変動に伴って測定された前記チップのリーク電流値の集合を取得する取得工程と、
前記取得工程によって取得された前記チップのリーク電流値の集合に基づいて、前記チップのリーク電流値のバラツキを表す第1リーク電流分布を特徴付ける値を算出する第1の算出工程と、
前記解析対象回路内の素子のリーク電流値のバラツキを表すリーク電流分布を特徴付ける値を補正するリーク電流補正値を未知数として、前記リーク電流分布を特徴付ける前記素子ごとに固有の値の集合に基づいて、前記解析対象回路のリーク電流値のバラツキを表す第2リーク電流分布を特徴付ける値を算出する第2の算出工程と、
前記第2の算出工程によって算出された前記第2リーク電流分布を特徴付ける値を、前記第1の算出工程によって算出された前記第1リーク電流分布を特徴付ける値と一致させる前記リーク電流補正値を算出する第3の算出工程と、
前記第3の算出工程によって算出された算出結果を出力する出力工程と、
をコンピュータに実行させることを特徴とする解析支援プログラム。
(Additional remark 6) The acquisition process which acquires the set of the leak current value of the above-mentioned chip measured with the change of the delay value of the chip after manufacture about the analysis object circuit,
A first calculation step for calculating a value characterizing a first leakage current distribution representing a variation in the leakage current value of the chip based on a set of leakage current values of the chip acquired by the acquisition step;
Based on a set of unique values for each of the elements that characterize the leakage current distribution, with an unknown leak current correction value that corrects the value that characterizes the leakage current distribution representing the variation in the leakage current value of the elements in the analysis target circuit A second calculation step of calculating a value characterizing the second leakage current distribution representing the variation in the leakage current value of the analysis target circuit;
The leak current correction value that matches the value characterizing the second leak current distribution calculated by the second calculation step with the value characterizing the first leak current distribution calculated by the first calculation step is calculated. A third calculation step,
An output step of outputting the calculation result calculated by the third calculation step;
An analysis support program characterized in that a computer is executed.
(付記7)解析対象回路に関する製造後のチップのリーク電流値の変動に伴って測定された前記チップの遅延値の集合を取得する取得部と、
前記取得部によって取得された前記チップの遅延値の集合に基づいて、前記チップの遅延値のバラツキを表す第1遅延分布を特徴付ける値を算出する第1の算出部と、
前記解析対象回路内の素子の遅延値のバラツキを表す遅延分布を特徴付ける前記素子ごとに固有の値の集合に基づいて、前記解析対象回路の遅延値のバラツキを表す第2遅延分布を特徴付ける値を算出する第2の算出部と、
前記第1の算出部によって算出された前記第1遅延分布を特徴付ける値を、前記第2の算出部によって算出された前記第2遅延分布を特徴付ける値により除算して、前記素子ごとに固有の値を補正する遅延補正値を算出する第3の算出部と、
前記第3の算出部によって算出された算出結果を出力する出力部と、
を備えることを特徴とする解析支援装置。
(Supplementary Note 7) An acquisition unit that acquires a set of delay values of the chip measured along with a change in a leakage current value of the chip after manufacture related to the analysis target circuit;
A first calculation unit that calculates a value characterizing a first delay distribution that represents a variation in the delay value of the chip based on a set of delay values of the chip acquired by the acquisition unit;
Characterizing a delay distribution representing variation in delay values of elements in the circuit to be analyzed Based on a set of unique values for each element, a value characterizing a second delay distribution representing variation in delay values in the circuit to be analyzed A second calculation unit for calculating;
A value that characterizes the first delay distribution calculated by the first calculation unit is divided by a value that characterizes the second delay distribution calculated by the second calculation unit, and is a unique value for each element. A third calculation unit for calculating a delay correction value for correcting
An output unit for outputting a calculation result calculated by the third calculation unit;
An analysis support apparatus comprising:
(付記8)解析対象回路に関する製造後のチップの遅延値の変動に伴って測定された前記チップのリーク電流値の集合を取得する取得部と、
前記取得部によって取得された前記チップのリーク電流値の集合に基づいて、前記チップのリーク電流値のバラツキを表す第1リーク電流分布を特徴付ける値を算出する第1の算出部と、
前記解析対象回路内の素子のリーク電流値のバラツキを表すリーク電流分布を特徴付ける値を補正するリーク電流補正値を未知数として、前記リーク電流分布を特徴付ける前記素子ごとに固有の値の集合に基づいて、前記解析対象回路のリーク電流値のバラツキを表す第2リーク電流分布を特徴付ける値を算出する第2の算出部と、
前記第2の算出部によって算出された前記第2リーク電流分布を特徴付ける値を、前記第1の算出部によって算出された前記第1リーク電流分布を特徴付ける値と一致させる前記リーク電流補正値を算出する第3の算出部と、
前記第3の算出部によって算出された算出結果を出力する出力部と、
を備えることを特徴とする解析支援装置。
(Supplementary Note 8) An acquisition unit that acquires a set of leakage current values of the chip measured along with a variation in a delay value of the chip after manufacture related to the analysis target circuit;
A first calculation unit that calculates a value that characterizes a first leakage current distribution that represents a variation in the leakage current value of the chip, based on a set of leakage current values of the chip acquired by the acquisition unit;
Based on a set of unique values for each of the elements that characterize the leakage current distribution, with an unknown leak current correction value that corrects the value that characterizes the leakage current distribution representing the variation in the leakage current value of the elements in the analysis target circuit A second calculation unit that calculates a value that characterizes a second leakage current distribution that represents a variation in a leakage current value of the analysis target circuit;
The leak current correction value that matches the value characterizing the second leak current distribution calculated by the second calculator with the value characterizing the first leak current distribution calculated by the first calculator is calculated. A third calculation unit that
An output unit for outputting a calculation result calculated by the third calculation unit;
An analysis support apparatus comprising:
(付記9)解析対象回路に関する製造後のチップのリーク電流値の変動に伴って測定された前記チップの遅延値の集合を取得する取得工程と、
前記取得工程によって取得された前記チップの遅延値の集合に基づいて、前記チップの遅延値のバラツキを表す第1遅延分布を特徴付ける値を算出する第1の算出工程と、
前記解析対象回路内の素子の遅延値のバラツキを表す遅延分布を特徴付ける前記素子ごとに固有の値の集合に基づいて、前記解析対象回路の遅延値のバラツキを表す第2遅延分布を特徴付ける値を算出する第2の算出工程と、
前記第1の算出工程によって算出された前記第1遅延分布を特徴付ける値を、前記第2の算出工程によって算出された前記第2遅延分布を特徴付ける値により除算して、前記素子ごとに固有の値を補正する遅延補正値を算出する第3の算出工程と、
前記第3の算出工程によって算出された算出結果を出力する出力工程と、
をコンピュータが実行することを特徴とする解析支援方法。
(Supplementary note 9) An acquisition step of acquiring a set of delay values of the chip measured in accordance with a change in a leakage current value of the chip after manufacture related to the analysis target circuit;
A first calculation step of calculating a value characterizing a first delay distribution representing variation of the delay value of the chip based on a set of delay values of the chip acquired by the acquisition step;
Characterizing a delay distribution representing variation in delay values of elements in the circuit to be analyzed Based on a set of unique values for each element, a value characterizing a second delay distribution representing variation in delay values in the circuit to be analyzed A second calculating step for calculating;
A value that characterizes the first delay distribution calculated by the first calculation step is divided by a value that characterizes the second delay distribution calculated by the second calculation step, and is a unique value for each element. A third calculation step of calculating a delay correction value for correcting
An output step of outputting the calculation result calculated by the third calculation step;
An analysis support method characterized in that a computer executes the above.
(付記10)解析対象回路に関する製造後のチップの遅延値の変動に伴って測定された前記チップのリーク電流値の集合を取得する取得工程と、
前記取得工程によって取得された前記チップのリーク電流値の集合に基づいて、前記チップのリーク電流値のバラツキを表す第1リーク電流分布を特徴付ける値を算出する第1の算出工程と、
前記解析対象回路内の素子のリーク電流値のバラツキを表すリーク電流分布を特徴付ける値を補正するリーク電流補正値を未知数として、前記リーク電流分布を特徴付ける前記素子ごとに固有の値の集合に基づいて、前記解析対象回路のリーク電流値のバラツキを表す第2リーク電流分布を特徴付ける値を算出する第2の算出工程と、
前記第2の算出工程によって算出された前記第2リーク電流分布を特徴付ける値を、前記第1の算出工程によって算出された前記第1リーク電流分布を特徴付ける値と一致させる前記リーク電流補正値を算出する第3の算出工程と、
前記第3の算出工程によって算出された算出結果を出力する出力工程と、
をコンピュータが実行することを特徴とする解析支援方法。
(Additional remark 10) The acquisition process which acquires the set of the leak current value of the above-mentioned chip measured with the change of the delay value of the chip after manufacture about the analysis object circuit,
A first calculation step for calculating a value characterizing a first leakage current distribution representing a variation in the leakage current value of the chip based on a set of leakage current values of the chip acquired by the acquisition step;
Based on a set of unique values for each of the elements that characterize the leakage current distribution, with an unknown leak current correction value that corrects the value that characterizes the leakage current distribution representing the variation in the leakage current value of the elements in the analysis target circuit A second calculation step of calculating a value characterizing the second leakage current distribution representing the variation in the leakage current value of the analysis target circuit;
The leak current correction value that matches the value characterizing the second leak current distribution calculated by the second calculation step with the value characterizing the first leak current distribution calculated by the first calculation step is calculated. A third calculation step,
An output step of outputting the calculation result calculated by the third calculation step;
An analysis support method characterized in that a computer executes the above.
100 解析支援装置
301 取得部
302 第1の算出部
303 第2の算出部
304 第3の算出部
305 作成部
306 解析部
307 出力部
400 実測相関データテーブル
500,800 遅延バラツキデータテーブル
600 補正値テーブル
700 リーク電流バラツキデータテーブル
900 相関分布テーブル
DESCRIPTION OF
Claims (8)
前記取得工程によって取得された前記チップの遅延値の集合に基づいて、前記チップの遅延値のバラツキを表す第1遅延分布を特徴付ける値を算出する第1の算出工程と、
前記解析対象回路内の素子の遅延値のバラツキを表す遅延分布を特徴付ける前記素子ごとに固有の値の集合に基づいて、前記解析対象回路の遅延値のバラツキを表す第2遅延分布を特徴付ける値を算出する第2の算出工程と、
前記第1の算出工程によって算出された前記第1遅延分布を特徴付ける値を、前記第2の算出工程によって算出された前記第2遅延分布を特徴付ける値により除算して、前記素子ごとに固有の値を補正する遅延補正値を算出する第3の算出工程と、
前記第3の算出工程によって算出された算出結果を出力する出力工程と、
をコンピュータに実行させることを特徴とする解析支援プログラム。 An acquisition step of acquiring a set of delay values of the chip measured along with a change in a leakage current value of the chip after manufacture related to the analysis target circuit;
A first calculation step of calculating a value characterizing a first delay distribution representing variation of the delay value of the chip based on a set of delay values of the chip acquired by the acquisition step;
Characterizing a delay distribution representing variation in delay values of elements in the circuit to be analyzed Based on a set of unique values for each element, a value characterizing a second delay distribution representing variation in delay values in the circuit to be analyzed A second calculating step for calculating;
A value that characterizes the first delay distribution calculated by the first calculation step is divided by a value that characterizes the second delay distribution calculated by the second calculation step, and is a unique value for each element. A third calculation step of calculating a delay correction value for correcting
An output step of outputting the calculation result calculated by the third calculation step;
An analysis support program characterized in that a computer is executed.
さらに、前記チップの遅延値の変動に伴って測定された前記チップのリーク電流値の集合を取得し、
前記第1の算出工程は、
さらに、前記チップのリーク電流値の集合に基づいて、前記チップのリーク電流値のバラツキを表す第1リーク電流分布を特徴付ける値を算出し、
前記第2の算出工程は、
さらに、前記素子のリーク電流値のバラツキを表すリーク電流分布を特徴付ける値を補正するリーク電流補正値を未知数として、前記リーク電流分布を特徴付ける前記素子ごとに固有の値の集合に基づいて、前記解析対象回路のリーク電流値のバラツキを表す第2リーク電流分布の値を算出し、
前記第3の算出工程は、
さらに、前記第2の算出工程によって算出された前記第2リーク電流分布を特徴付ける値を、前記第1の算出工程によって算出された前記第1リーク電流分布を特徴付ける値と一致させる前記リーク電流補正値を算出することを特徴とする請求項1に記載の解析支援プログラム。 The acquisition step includes
Further, a set of leakage current values of the chip measured with the variation of the delay value of the chip is obtained,
The first calculation step includes:
Further, based on the set of leakage current values of the chip, a value characterizing the first leakage current distribution representing the variation in the leakage current value of the chip is calculated,
The second calculation step includes:
Further, the analysis is performed based on a set of unique values for each of the elements that characterize the leakage current distribution, with an unknown leak current correction value that corrects a value that characterizes the leakage current distribution representing variation in the leakage current value of the element. Calculate the value of the second leakage current distribution that represents the variation in the leakage current value of the target circuit,
The third calculation step includes:
Further, the leak current correction value for matching the value characterizing the second leak current distribution calculated by the second calculation step with the value characterizing the first leak current distribution calculated by the first calculation step. The analysis support program according to claim 1, wherein:
さらに、前記チップのリーク電流値の集合に基づいて、前記チップのリーク電流値の対数をとった対数リーク電流値のバラツキを表す対数リーク電流分布を特徴付ける値を算出し、
前記第3の算出工程は、
さらに、前記第1遅延分布を特徴付ける値と前記対数リーク電流分布を特徴付ける値とに基づいて、前記素子の遅延値とリーク電流値との相関の度合いを示す相関係数を算出することを特徴とする請求項2に記載の解析支援プログラム。 The first calculation step includes:
Further, based on the set of leakage current values of the chip, a value that characterizes a logarithmic leakage current distribution that represents a variation of the logarithmic leakage current value that is a logarithm of the leakage current value of the chip is calculated,
The third calculation step includes:
Further, a correlation coefficient indicating a degree of correlation between the delay value of the element and the leak current value is calculated based on a value characterizing the first delay distribution and a value characterizing the logarithmic leak current distribution. The analysis support program according to claim 2.
前記素子の遅延値のバラツキを表す関数として、前記素子の遅延値のバラツキに関する確率変数と前記遅延補正値とを含む第1の関数を作成する第1の作成工程と、
前記素子のリーク電流値のバラツキを表す関数として、前記素子のリーク電流値のバラツキに関する確率変数と前記リーク電流補正値とを含む第2の関数を作成する第2の作成工程と、
前記第1および第2の作成工程によって作成された第1および第2の関数と、前記第3の算出工程によって算出された相関係数とに基づいて、前記解析対象回路の遅延値とリーク電流値との相関解析を実行することにより、前記解析対象回路の遅延値とリーク電流値との相関を表す相関分布を取得する解析工程と、を実行させ、
前記出力工程は、
前記解析工程によって取得された前記解析対象回路の遅延値とリーク電流値との相関を表す相関分布を出力することを特徴とする請求項3に記載の解析支援プログラム。 In the computer,
A first creation step of creating a first function including a random variable related to the variation of the delay value of the element and the delay correction value as a function representing the variation of the delay value of the element;
A second creation step of creating a second function including a random variable related to the variation in the leakage current value of the element and the leakage current correction value as a function representing the variation in the leakage current value of the element;
Based on the first and second functions created by the first and second creation steps and the correlation coefficient calculated by the third calculation step, the delay value and leakage current of the circuit to be analyzed Executing a correlation analysis with a value, and performing an analysis step of obtaining a correlation distribution representing a correlation between a delay value of the analysis target circuit and a leakage current value,
The output step includes
The analysis support program according to claim 3, wherein a correlation distribution representing a correlation between a delay value of the circuit to be analyzed and a leak current value acquired in the analysis step is output.
前記チップのリーク電流値の変動に伴って測定された前記チップに埋め込まれたリングオシレータの遅延値の集合を取得し、
前記第1の算出工程は、
前記リングオシレータの遅延値の集合に基づいて、前記リングオシレータの遅延値のバラツキを表す第1遅延分布を特徴付ける値を算出し、
前記第2の算出工程は、
前記リングオシレータ内の素子の遅延値のバラツキを表す遅延分布を特徴付ける前記素子ごとに固有の値の集合に基づいて、前記リングオシレータの遅延値のバラツキを表す第2遅延分布を特徴付ける値を算出することを特徴とする請求項1〜4のいずれか一つに記載の解析支援プログラム。 The acquisition step includes
Obtaining a set of delay values of the ring oscillator embedded in the chip measured along with the fluctuation of the leakage current value of the chip;
The first calculation step includes:
Based on the set of delay values of the ring oscillator, calculate a value characterizing the first delay distribution representing the variation of the delay value of the ring oscillator;
The second calculation step includes:
Characterizing a delay distribution representing variation in delay values of elements in the ring oscillator Based on a set of unique values for each element, a value characterizing a second delay distribution representing variation in delay values of the ring oscillator is calculated. The analysis support program according to any one of claims 1 to 4, wherein
前記取得工程によって取得された前記チップのリーク電流値の集合に基づいて、前記チップのリーク電流値のバラツキを表す第1リーク電流分布を特徴付ける値を算出する第1の算出工程と、
前記解析対象回路内の素子のリーク電流値のバラツキを表すリーク電流分布を特徴付ける値を補正するリーク電流補正値を未知数として、前記リーク電流分布を特徴付ける前記素子ごとに固有の値の集合に基づいて、前記解析対象回路のリーク電流値のバラツキを表す第2リーク電流分布の値を算出する第2の算出工程と、
前記第2の算出工程によって算出された前記第2リーク電流分布を特徴付ける値を、前記第1の算出工程によって算出された前記第1リーク電流分布を特徴付ける値と一致させる前記リーク電流補正値を算出する第3の算出工程と、
前記第3の算出工程によって算出された算出結果を出力する出力工程と、
をコンピュータに実行させることを特徴とする解析支援プログラム。 An acquisition step of acquiring a set of leakage current values of the chip measured in accordance with a variation in a delay value of the chip after manufacture related to the analysis target circuit;
A first calculation step for calculating a value characterizing a first leakage current distribution representing a variation in the leakage current value of the chip based on a set of leakage current values of the chip acquired by the acquisition step;
Based on a set of unique values for each of the elements that characterize the leakage current distribution, with an unknown leak current correction value that corrects the value that characterizes the leakage current distribution representing the variation in the leakage current value of the elements in the analysis target circuit A second calculation step of calculating a value of a second leakage current distribution representing variation in the leakage current value of the analysis target circuit;
The leak current correction value that matches the value characterizing the second leak current distribution calculated by the second calculation step with the value characterizing the first leak current distribution calculated by the first calculation step is calculated. A third calculation step,
An output step of outputting the calculation result calculated by the third calculation step;
An analysis support program characterized in that a computer is executed.
前記取得部によって取得された前記チップの遅延値の集合に基づいて、前記チップの遅延値のバラツキを表す第1遅延分布を特徴付ける値を算出する第1の算出部と、
前記解析対象回路内の素子の遅延値のバラツキを表す遅延分布を特徴付ける前記素子ごとに固有の値の集合に基づいて、前記解析対象回路の遅延値のバラツキを表す第2遅延分布を特徴付ける値を算出する第2の算出部と、
前記第1の算出部によって算出された前記第1遅延分布を特徴付ける値を、前記第2の算出部によって算出された前記第2遅延分布を特徴付ける値により除算して、前記素子ごとに固有の値を補正する遅延補正値を算出する第3の算出部と、
前記第3の算出部によって算出された算出結果を出力する出力部と、
を備えることを特徴とする解析支援装置。 An acquisition unit for acquiring a set of delay values of the chip measured in accordance with a change in a leakage current value of the chip after manufacture related to the analysis target circuit;
A first calculation unit that calculates a value characterizing a first delay distribution that represents a variation in the delay value of the chip based on a set of delay values of the chip acquired by the acquisition unit;
Characterizing a delay distribution representing variation in delay values of elements in the circuit to be analyzed Based on a set of unique values for each element, a value characterizing a second delay distribution representing variation in delay values in the circuit to be analyzed A second calculation unit for calculating;
A value that characterizes the first delay distribution calculated by the first calculation unit is divided by a value that characterizes the second delay distribution calculated by the second calculation unit, and is a unique value for each element. A third calculation unit for calculating a delay correction value for correcting
An output unit for outputting a calculation result calculated by the third calculation unit;
An analysis support apparatus comprising:
前記取得工程によって取得された前記チップの遅延値の集合に基づいて、前記チップの遅延値のバラツキを表す第1遅延分布を特徴付ける値を算出する第1の算出工程と、
前記解析対象回路内の素子の遅延値のバラツキを表す遅延分布を特徴付ける前記素子ごとに固有の値の集合に基づいて、前記解析対象回路の遅延値のバラツキを表す第2遅延分布を特徴付ける値を算出する第2の算出工程と、
前記第1の算出工程によって算出された前記第1遅延分布を特徴付ける値を、前記第2の算出工程によって算出された前記第2遅延分布を特徴付ける値により除算して、前記素子ごとに固有の値を補正する遅延補正値を算出する第3の算出工程と、
前記第3の算出工程によって算出された算出結果を出力する出力工程と、
をコンピュータが実行することを特徴とする解析支援方法。 An acquisition step of acquiring a set of delay values of the chip measured along with a change in a leakage current value of the chip after manufacture related to the analysis target circuit;
A first calculation step of calculating a value characterizing a first delay distribution representing variation of the delay value of the chip based on a set of delay values of the chip acquired by the acquisition step;
Characterizing a delay distribution representing variation in delay values of elements in the circuit to be analyzed Based on a set of unique values for each element, a value characterizing a second delay distribution representing variation in delay values in the circuit to be analyzed A second calculating step for calculating;
A value that characterizes the first delay distribution calculated by the first calculation step is divided by a value that characterizes the second delay distribution calculated by the second calculation step, and is a unique value for each element. A third calculation step of calculating a delay correction value for correcting
An output step of outputting the calculation result calculated by the third calculation step;
An analysis support method characterized in that a computer executes the above.
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