JP2012151666A - 半導体集積回路およびその検査方法 - Google Patents

Abstract

【課題】半導体集積回路に内蔵されたアナログ／デジタル変換器をテストするためのテスト信号発生器として半導体集積回路に内蔵されたデジタル／アナログ変換器を使用する際に、デジタル／アナログ変換器が正常なデジタル／アナログ変換動作を実行可能であるか否か動作検証することを可能とすること。
【解決手段】半導体集積回路１は、アナログ／デジタル変換器(ＡＤＣ)５とデジタル／アナログ変換器(ＤＡＣ)６とを内蔵する。ＤＡＣ６は、ＡＤＣ５をテストするためのテスト信号生成器として使用可能とされる。半導体集積回路１は、ＤＡＣ６の出力端子とＡＤＣ５の入力端子の間に入力端子と出力端子とが接続されたバッファ増幅器７を更に具備する。バッファ増幅器７の出力端子とＡＤＣ５の入力端子のいずれか一方は、半導体集積回路１の外部端子(Ｔ_１、Ｔ_２)として外部に導出される。
【選択図】図１

Description

本発明は、アナログ／デジタル変換器(ＡＤＣ)を内蔵する半導体集積回路およびその検査方法に関し、特に半導体集積回路に内蔵されたアナログ／デジタル変換器(ＡＤＣ)をテストするためのテスト信号発生器として前記半導体集積回路に内蔵されたデジタル／アナログ変換器(ＤＡＣ)を使用する際に、前記デジタル／アナログ変換器(ＤＡＣ)が正常なデジタル／アナログ変換動作を実行可能であるか否か動作検証することを可能とするのに有効な技術に関するものである。

半導体集積回路の量産では、半導体集積回路の製品出荷の以前に、半導体チップの良品と不良品とを選別する選別テスト工程が必要となる。この選別テスト工程では、半導体集積回路の内部に集積化されたメモリ、ロジック、プロセッサ、アナログ回路等の種々の機能モジュールの良／不良を選別することが必要となる。そのためには、外部テスタ(外部試験装置)がテスト・パターン信号を生成して半導体集積回路の外部端子から機能モジュールにテスト・パターン信号を供給して、機能モジュールの出力信号を外部テスタに出力して機能モジュールの出力信号と正常な期待値とを比較することが必要となる。しかし、外部テスタを使用する限り、半導体集積回路と外部テスタとの間の信号転送が必要なだけではなくテストのための半導体集積回路の外部端子と長時間のテスト時間とが必要となり、半導体集積回路や外部テスタのコストが増加するものであった。

この外部テスタを使用する選別テストに対して、テスト・パターン信号発生回路とテスト結果評価回路とを半導体集積回路の半導体チップ内部に集積化した内蔵自己テスト(ＢＩＳＴ：Built-In Self-Test)方式が、近年注目されている。ＢＩＳＴ方式によって、半導体集積回路と外部テスタとの間の信号転送が削減され、テストのための半導体集積回路の外部端子と長時間のテスト時間を削減することが可能となる。

従来、ＢＩＳＴ方式はメモリ、ロジック、プロセッサ等のデジタル回路の分野で検討が進められていたが、近年、アナログ／デジタル変換器(ＡＤＣ：Analog-to-Digital Converter)やデジタル／アナログ変換器(ＤＡＣ：Digital-to- Analog Converter)等のアナログ回路の分野での検討も進められている。

下記非特許文献１と下記非特許文献２には、テスト信号発生器の内蔵によってアナログ／デジタル変換器(ＡＤＣ)のテストを可能としたＢＩＳＴ方式が記載されている。下記非特許文献１に記載のＢＩＳＴ方式では、アナログサイン波発生器から生成されたテスト信号がテスト対象のアナログ／デジタル変換器(ＡＤＣ)の入力に供給され、アナログ／デジタル変換器(ＡＤＣ)の出力はメモリに格納される。メモリには参照値も格納され、メモリに格納された実験値と参照値はデジタルシグナルプロセッサ(ＤＳＰ)またはマイクロプロセッサによって計算される。下記非特許文献２に記載のＢＩＳＴ方式では、参照電圧を分圧器の複数の分圧抵抗によって複数の分圧電圧を生成するとともに充電容量の充電電圧を生成してアナログマルチプレクサの複数の入力端子に供給して、マルチプレクサの出力端子の選択信号がテスト対象のアナログ／デジタル変換器(ＡＤＣ)の入力に供給されて、アナログ／デジタル変換器(ＡＤＣ)のデジタル出力信号はデジタルシグナルプロセッサ(ＤＳＰ)によって解析される。

また、下記非特許文献３には、デジタル／アナログ変換器(ＤＡＣ)のアナログ出力のアナログ／デジタル変換器(ＡＤＣ)のアナログ入力への接続によりこれらの変換器がオールデジタルに見えるように再形成するＢＩＳＴ方式が記載されている。また、ＤＡＣのアナログ出力とＡＤＣのアナログ入力との間には、テスト対象のアナログ回路が接続可能としている。

更に下記非特許文献４には、テスト対象のアナログ／デジタル変換器(ＡＤＣ)の入力に、オン・チップ・パターン・メモリとデジタル／アナログ変換器(ＤＡＣ)とローパスフィルタ(ＬＰＦ)とを接続することが記載されている。オン・チップ・パターン・メモリに格納されたテスト信号はデジタル／アナログ変換器(ＤＡＣ)の入力に供給され、デジタル／アナログ変換器(ＤＡＣ)のアナログ出力はローパスフィルタ(ＬＰＦ)を介してテスト対象のアナログ／デジタル変換器(ＡＤＣ)の入力に供給される。アナログ／デジタル変換器(ＡＤＣ)のデジタル出力は、検証のために、高速フーリエ変換(ＦＦＴ：Fast Fourier Transform)メモリの内部に格納される。

また更に下記特許文献１には、逐次比較型アナログ／デジタル変換器(ＡＤＣ)の局部デジタル／アナログ変換器(ＤＡＣ)の出力電圧を、テスト信号としてセレクタを介してコンパレータの反転入力端子に供給するようにしたＢＩＳＴ方式が記載されている。また、このテスト動作の間には、局部デジタル／アナログ変換器(ＤＡＣ)の他の出力電圧が、基準電圧としてコンパレータの非反転入力端子に供給される。また基準電圧としての局部デジタル／アナログ変換器(ＤＡＣ)の他の出力電圧の電圧レベルは、コンパレータによる逐次比較結果に従って順次変更されるものである。

特開平１１−７４７９０号 公報

Ｆ．Ａｚａｉｓ ｅｔ ａｌ，"Ｔｏｗａｒｄｓ ａｎ ＡＤＣ ＢＩＳＴ Ｓｃｈｅｍｅ ｕｓｉｎｇ ｔｈｅ Ｈｉｓｔｏｇｒａｍ Ｔｅｓｔ Ｔｅｃｈｎｉｑｕｅ"， Ｐｒｏｃｅｅｄｉｎｇｓ．ＩＥＥＥ Ｅｕｒｏｐｅａｎ Ｔｅｓｔ Ｗｏｒｋｓｈｏｐ， ２０００． ＰＰ．５３−５８． Ｈｕｎｇ−ｋａｉ Ｃｈｅｎ ｅｔ ａｌ， "Ａ Ｓｅｌｆ Ｃａｌｉｂｒａｔｅｄ ＡＤＣ ＢＩＳＴ Ｍｅｔｈｏｄｏｌｏｇｙ"， Ｐｒｏｃｅｅｄｉｎｇｓ ２０ｔｈ ＩＥＥＥ ＶＬＳＩ Ｔｅｓｔ Ｓｙｍｐｏｓｉｕｍ，２００２ ＰＰ．１１７−１２２． Ｓｔｅｐｈｅｎ Ｋ． Ｓｕｎｔｅｒ ｅｔ ａｌ， "Ａ Ｓｉｍｐｌｉｆｉｅｄ Ｐｏｌｙｎｏｍｉｎａｌ−Ｆｉｔｔｉｎｇ Ａｌｒｏｒｉｔｈｍ ｆｏｒ ＤＡＣ ａｎｄ ＡＤＣ ＢＩＳＴ"， Ｐｒｏｃｅｅｄｉｎｇｓ． Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｓｔ Ｃｏｎｆｅｒｅｎｃｅ， １９９７ ＩＥＥＥ．ＰＰ．３８９−３９５． Ｖｉｖｅｋ Ｃｈａｎｄｒａｓｅｋｈａｒ ａｔ ａｌ，"Ｌｏｗ−ｃｏｓｔ Ｌｏｗ−Ｐｏｗｅｒ Ｓｅｌｆ−Ｔｅｓｔ Ｄｉｓｉｇｎ ａｎｄ Ｖｅｒｉｆｉｃａｔｉｏｂ ｏｎ Ｏｎ−Ｃｈｉｐ ＡＤＣ ｆｏｒ Ｓｙｓｔｅｍ−ｏｎ−ａ−Ｃｈｉｐ Ａｐｐｌｉｃａｔｉｏｎｓ"， Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ＩＥＥＥ Ｉｎｓｔｒｕｍｅｎｔａｉｏｎ ａｎｄ Ｍｅａｓｕｒｅｍｅｎｔ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｎｆｅｒｅｎｃｅ， ２００６． ＰＰ．１３０１−１３０６．

本発明者等は本発明に先立って、電力計の電流波形信号と電圧波形信号をデータ処理可能なマイクロコントローラの開発に従事した。

このような電力計のデータ処理可能なマイクロコントローラでは、電力計の電流波形信号と電圧波形信号はアナログ入力増幅器によって所定の信号レベルに増幅された後に、増幅電流波形信号と増幅電圧波形信号は電流測定用アナログ／デジタル変換器(Ｉ−ＡＤＣ)のアナログ入力端子と電圧測定用アナログ／デジタル変換器(Ｖ−ＡＤＣ)のアナログ入力端子にそれぞれ供給される。次に電流測定用アナログ／デジタル変換器(Ｉ−ＡＤＣ)の電流デジタル出力信号と電圧測定用アナログ／デジタル変換器(Ｖ−ＡＤＣ)の電圧デジタル出力信号とは、マイクロコントローラ内部のデジタル演算ユニットによって乗算処理されることによって、瞬時電力デジタル信号が生成される。この瞬時電力デジタル信号がマイクロコントローラの内部のデジタル・ローパスフィルタの入力端子に供給されることによって、デジタル・ローパスフィルタの出力端子から有効電力デジタル信号が生成される。更にデジタル・ローパスフィルタの出力端子から生成される有効電力デジタル信号がマイクロコントローラの内部のデジタル演算ユニットによって絶対値演算処理されることによって、単相の最終有効電力デジタル信号を生成するものである。

更に単相の電力計の電流波形信号と電圧波形信号をデータ処理だけではなく、３相／３線の三角接続電力供給ラインに接続される３相／３線の電力計や３相／４線のＹ接続電力供給ラインに接続される３相／４線の電力計の電流波形信号と電圧波形信号のデータ処理実行のためには、マイクロコントローラは３個の電流測定用アナログ／デジタル変換器(Ｉ−ＡＤＣ)と３個の電圧測定用アナログ／デジタル変換器(Ｖ−ＡＤＣ)とを必要とする。３相の各相の電流デジタル出力信号と電圧デジタル出力信号とは乗算処理され、乗算デジタル出力信号がデジタル・ローパスフィルタ処理と絶対値演算処理の後に更に加算処理されることによって、３相の最終有効電力デジタル信号が生成されるものである。この最終有効電力デジタル信号は、マイクロコントローラ内部の液晶駆動コントローラに供給されることによって、電力計に組み込まれた液晶表示装置によって表示されることが可能となる。更に、この最終有効電力デジタル信号は、マイクロコントローラ外部のデジタル通信回路を介してマスタ機器に転送されることが可能となる。

また、このマイクロコントローラは、単相または３相の最終有効電力デジタル信号をアナログ出力信号に変換するデジタル／アナログ変換器(ＤＡＣ)を内蔵する。従って、デジタル／アナログ変換器(ＤＡＣ)からのアナログ出力の最終有効電力信号は、アナログ入力方式の記録装置に供給可能となる。

このような電力計の電流波形信号と電圧波形信号をデータ処理可能なマイクロコントローラだけではなく、上記非特許文献３に記載されているように、近年の半導体集積回路はアナログ／デジタル変換器(ＡＤＣ)とデジタル／アナログ変換器(ＤＡＣ)の両方の変換器を内蔵することが多くなっている。その際には、複数のアナログ／デジタル変換器(ＡＤＣ)と１個のデジタル／アナログ変換器(ＤＡＣ)とが半導体集積回路に内蔵される場合が多い。従って、１個のデジタル／アナログ変換器(ＤＡＣ)の出力からテスト信号を生成して、このテスト信号を複数のアナログ／デジタル変換器(ＡＤＣ)の入力に供給して半導体チップの良品と不良品とを選別する選別テスト工程が可能となれば、１個のデジタル／アナログ変換器(ＤＡＣ)をＢＩＳＴ方式のテスト信号発生器として使用することが可能となり、半導体集積回路のコストを削減することが可能となる。

しかし、この選別テスト工程の以前に、ＢＩＳＴ方式でのテスト信号発生器として使用される１個のデジタル／アナログ変換器(ＤＡＣ)が正常なデジタル／アナログ変換動作を実行可能であるか否か動作検証する必要があると言う問題が本発明に先立った本発明者等による検討により明らかとされた。

一方、近年の世界的な規模でエネルギー使用を合理化しようとする省エネルギーへの関心の増大に伴い、電力計の精度向上が必要とされている。従って、この電力計の精度を向上するには、電力計の実際の使用の以前に予め電力計の誤差を測定して、電力計のマイクロコントローラによってこの誤差を補償する自動校正動作が必要となる。従来は、電力の基準である標準電力発生器が使用され、標準電力発生器から発生される基準電流信号と基準電圧信号を測定対象の電力計に供給する。測定対象の電力計は供給された基準電流信号と基準電圧信号から電力を算出して、算出電力を電力計補正装置に出力する。電力計補正装置は測定対象の電力計から出力された算出電力と基準値とを比較して、誤差補正情報を測定対象の電力計に供給するものである。従って、標準電力発生器を使用する従来の電力計補正方法では、情報の転送回数が多いので、電力計のコストの削減が困難なものであった。従って、電力計の電流測定用アナログ／デジタル変換器(Ｉ−ＡＤＣ) の誤差の測定と電圧測定用アナログ／デジタル変換器(Ｖ−ＡＤＣ)の誤差の測定とに１個のデジタル／アナログ変換器(ＤＡＣ)を使用できれば、標準電力発生器を使用する必要がなくなって、電力計のコストを削減することが可能となる。

しかし、電流測定用と電圧測定用のアナログ／デジタル変換器の誤差の測定の以前に、誤差測定用テスト信号発生器として使用される１個のデジタル／アナログ変換器(ＤＡＣ)が正常なＤＡ変換動作を実行可能であるか否か動作検証する必要があると言う問題が本発明に先立った本発明者等による検討によって、明らかとされた。

本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。

従って、本発明の目的とするところは、半導体集積回路に内蔵されたアナログ／デジタル変換器(ＡＤＣ)をテストするためのテスト信号発生器として前記半導体集積回路に内蔵されたデジタル／アナログ変換器(ＤＡＣ)を使用する際、前記デジタル／アナログ変換器(ＤＡＣ)が正常なデジタル／アナログ変換動作を実行可能であるか否か動作検証することを可能とすることにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。

すなわち、本発明の代表的な実施の形態は、アナログ／デジタル変換器(５)とデジタル／アナログ変換器(６)とを内蔵する半導体集積回路(１)である。

前記デジタル／アナログ変換器(６)は、前記アナログ／デジタル変換器(５)をテストするためのテスト信号生成器として使用可能とされたものである。

前記半導体集積回路(１)は、前記デジタル／アナログ変換器(６)の出力端子と前記アナログ／デジタル変換器(５)の入力端子との間に入力端子と出力端子とが接続されたバッファ増幅器(７)を更に具備する。

前記バッファ増幅器(７)の前記出力端子と前記アナログ／デジタル変換器(５)の前記入力端子とのいずれか一方は、前記半導体集積回路(１)の外部端子(Ｔ_１、Ｔ_２)として前記半導体集積回路(１)の外部に導出されていることを特徴とするものである(図１参照)。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、本発明によれば、半導体集積回路に内蔵されたアナログ／デジタル変換器をテストするためのテスト信号発生器として前記半導体集積回路に内蔵されたデジタル／アナログ変換器を使用する際に、前記デジタル／アナログ変換器が正常なデジタル／アナログ変換動作を実行可能であるか否か動作検証することを可能とすることができる。

図１は、本発明の最も基本的な実施の形態１による半導体集積回路１の構成を示す図である。 図２は、図１に示した本発明の実施の形態１による半導体集積回路１に内蔵されたデジタル／アナログ変換器６の誤差をテストするためにタイマユニット１０のトリガ信号ＴＧに応答してＤＡＣ入力信号生成部９から順次に生成されるテストデジタル入力信号Ｄ_INの波形の一例を示す図である。 図３は、図１に示した本発明の実施の形態１による半導体集積回路１の選別テスト工程での処理フローを説明する図である。 図４は、図１に示した本発明の実施の形態１による半導体集積回路１が搭載された電力計等の電子装置の誤差補正動作での処理フローを説明する図である。 図５は、本発明の実施の形態２による半導体集積回路１の構成を示す図である。 図６は、本発明の実施の形態３による具体的な半導体集積回路１の構成を示す図である。

１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明の代表的な実施の形態は、アナログ／デジタル変換器(５)とデジタル／アナログ変換器(６)とを内蔵する半導体集積回路(１)である。

前記デジタル／アナログ変換器(６)は、前記アナログ／デジタル変換器(５)をテストするためのテスト信号生成器として使用可能とされたものである。

前記半導体集積回路(１)は、前記デジタル／アナログ変換器(６)の出力端子と前記アナログ／デジタル変換器(５)の入力端子との間に入力端子と出力端子とが接続されたバッファ増幅器(７)を更に具備する。

前記バッファ増幅器(７)の前記出力端子と前記アナログ／デジタル変換器(５)の前記入力端子とのいずれか一方は、前記半導体集積回路(１)の外部端子(Ｔ_１、Ｔ_２)として前記半導体集積回路(１)の外部に導出されていることを特徴とするものである(図１参照)。

前記実施の形態によれば、半導体集積回路に内蔵されたアナログ／デジタル変換器をテストするためのテスト信号発生器として半導体集積回路に内蔵されたデジタル／アナログ変換器を使用する際に、デジタル／アナログ変換器が正常なデジタル／アナログ変換動作を実行可能であるか否か動作検証することを可能とすることができる。

好適な実施の形態では、前記バッファ増幅器(７)は非反転入力端子が前記デジタル／アナログ変換器(６)の前記出力端子に接続され反転入力端子と出力端子とが前記アナログ／デジタル変換器(５)の前記入力端子に接続されたボルテージホロワによって構成されたことを特徴とするものである(図１参照)。

他の好適な実施の形態による前記半導体集積回路(１)は、前記バッファ増幅器(７)の前記ボルテージホロワの前記出力端子と前記アナログ／デジタル変換器(５)の前記入力端子との間に接続されたスイッチ(ＳＷ１、ＳＷ２)を更に具備することを特徴とするものである(図１参照)。

更に他の好適な実施の形態では、前記アナログ／デジタル変換器(５)のテスト期間において、前記スイッチ(ＳＷ１)はオン状態に制御され、前記デジタル／アナログ変換器(６)の前記出力端子から出力されるテストアナログ出力信号が前記アナログ／デジタル変換器(５)の前記入力端子に前記オン状態の前記スイッチを介して供給可能とされたことを特徴とするものである(図１参照)。

より好適な実施の形態による前記半導体集積回路(１)は、入力端子に前記半導体集積回路(１)の外部のアナログ入力信号が供給可能とされ出力端子が前記アナログ／デジタル変換器(５)の前記入力端子に接続されたアナログ入力増幅器(８)を更に具備したことを特徴とするものである(図１参照)。

他のより好適な実施の形態による前記半導体集積回路(１)は、前記バッファ増幅器(７)の前記ボルテージホロワの前記出力端子と前記スイッチ(ＳＷ１、ＳＷ２)との間に接続され電圧利得が１未満の減衰器(１２)を更に具備したことを特徴とするものである(図５参照)。

更に他のより好適な実施の形態では、前記アナログ／デジタル変換器は、電力計の電圧測定用アナログ／デジタル変換器(２３)と電流測定用アナログ／デジタル変換器(２４)とを含むものである。

前記電圧測定用アナログ／デジタル変換器(２３)と前記電流測定用アナログ／デジタル変換器(２４)とをテストする前記テスト信号生成器として前記デジタル／アナログ変換器(６)が使用可能とされたことを特徴とするものである(図６参照)。

具体的な実施の形態では、前記アナログ／デジタル変換器は、多相電力計の複数の電圧測定用アナログ／デジタル変換器(２３、３３、４３)と複数の電流測定用アナログ／デジタル変換器(２４、３４、４４)とを含むものである。

前記複数の電圧測定用アナログ／デジタル変換器(２３、３３、４３)と前記複数の電流測定用アナログ／デジタル変換器(２４、３４、４４)とをテストする前記テスト信号生成器として前記デジタル／アナログ変換器(６)が使用可能とされたことを特徴とするものである(図６参照)。

最も具体的な実施の形態による前記半導体集積回路(１)は、通常動作の前記半導体集積回路(１)の前記アナログ／デジタル変換器(５)から生成されるデジタル出力信号を処理可能な中央処理ユニット(２)を更に具備したことを特徴とするものである(図１、図５、図６参照)。

〔２〕本発明の別の観点の代表的な実施の形態は、アナログ／デジタル変換器(５)とデジタル／アナログ変換器(６)とを内蔵する半導体集積回路(１)の検査方法である。

前記デジタル／アナログ変換器(６)は、前記アナログ／デジタル変換器(５)をテストするためのテスト信号生成器として使用可能とされたものである。

前記半導体集積回路(１)は、前記デジタル／アナログ変換器(６)の出力端子と前記アナログ／デジタル変換器(５)の入力端子との間に入力端子と出力端子とが接続されたバッファ増幅器(７)を更に具備する。

前記バッファ増幅器(７)の前記出力端子と前記アナログ／デジタル変換器(５)の前記入力端子とのいずれか一方は、前記半導体集積回路(１)の外部端子(Ｔ_１、Ｔ_２)として前記半導体集積回路(１)の外部に導出されている。

前記半導体集積回路(１)の前記外部端子(Ｔ_１、Ｔ_２)に接続された外部試験装置によって、前記バッファ増幅器(７)を介して出力される前記デジタル／アナログ変換器(６)から生成されるテストアナログ信号が所定の許容誤差以下か否かを判定する判定ステップ(ＳＴＥＰ２、ＳＴＥＰ３、ＳＴＥＰ１２、ＳＴＥＰ１３)を有することを特徴とするものである(図３、図４参照)。

前記実施の形態によれば、半導体集積回路に内蔵されたアナログ／デジタル変換器をテストするためのテスト信号発生器として半導体集積回路に内蔵されたデジタル／アナログ変換器を使用する際に、デジタル／アナログ変換器が正常なデジタル／アナログ変換動作を実行可能であるか否か動作検証することを可能とすることができる。

好適な実施の形態による半導体集積回路(１)の検査方法は、前記判定ステップにより前記テストアナログ信号が前記所定の許容誤差以下であると判定された前記デジタル／アナログ変換器(６)を使用して前記アナログ／デジタル変換器(５)をテストするテストステップ(ＳＴＥＰ４、ＳＴＥＰ５、ＳＴＥＰ１５、ＳＴＥＰ１６)を有することを特徴とするものである(図３、図４参照)。

２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。

［実施の形態１］
《半導体集積回路の構成》
図１は、本発明の最も基本的な実施の形態１による半導体集積回路１の構成を示す図である。

図１に示す本発明の実施の形態１による半導体集積回路１は、中央処理ユニット(ＣＰＵ)２と、ランダムアクセスメモリ(ＲＡＭ)３と、バス(Ｂｕｓ)４と、アナログ／デジタル変換器(ＡＤＣ)５と、デジタル／アナログ変換器(ＤＡＣ)６と、バッファ増幅器(ＢＵＦ)７と、アナログ入力増幅器(ＰＧＡ)８と、ＤＡＣ入力信号生成部９と、タイマユニット１０と、ＡＤＣ出力レジスタ(Ｒｅｇｉｓｔｅｒ)１１と、第１スイッチＳＷ１と、第２スイッチＳＷ２と、第１外部端子Ｔ_１と、第２外部端子Ｔ_２と、第３外部端子Ｔ_３とを含んでいる。

《中央処理ユニットとランダムアクセスメモリ》
中央処理ユニット２はランダムアクセスメモリ３に格納された動作プログラムに従ってデータ処理動作を実行するもので、データ処理動作の一例では、ＡＤＣ出力レジスタ１１中に格納されたアナログ／デジタル変換器(ＡＤＣ)５のデジタル出力信号が中央処理ユニット２によってデータ演算される。また、動作プログラムは、半導体集積回路１の電源電圧投入時の初期化シーケンス等において、不揮発性メモリからランダムアクセスメモリ３にロードされる。尚、この不揮発性メモリは、半導体集積回路１の内部に内蔵可能であり、また半導体集積回路１が搭載された回路配線基板に搭載されることも可能である。

《デジタル／アナログ変換器》
デジタル／アナログ変換器６は、複数ビットのデジタル入力信号Ｄ_INに応答してアナログ出力電圧を生成する。デジタル／アナログ変換器６のアナログ出力電圧は、バッファ増幅器７を構成するボルテージホロワの非反転入力端子に供給される。また、このバッファ増幅器７を構成するボルテージホロワの反転入力端子は、ボルテージホロワの出力端子と第２外部端子Ｔ_２とに接続されている。更に、バッファ増幅器７を構成するボルテージホロワの出力端子は、第１スイッチＳＷ１と第２スイッチＳＷ２とを介して、アナログ入力増幅器８の差動入力端子に接続されている。

デジタル／アナログ変換器６のデジタル入力端子は図１で図示していないスイッチを介してバス４と接続可能とされているので、半導体集積回路１の通常動作モードで、デジタル／アナログ変換器６の複数ビットのデジタル入力端子には中央処理ユニット２のデータ演算処理結果のデジタル・データが供給可能とされる。従って、このデジタル・データがデジタル／アナログ変換器６によってアナログ出力信号に変換され、このアナログ出力信号はバッファ増幅器７のボルテージホロワと第２外部端子Ｔ_２とを介して半導体集積回路１の外部のデバイスに供給されることが可能となる。この外部のデバイスが重負荷であってもバッファ増幅器７のボルテージホロワが高い出力電流駆動能力を有するので、外部のデバイスには十分大きな電圧レベルのアナログ出力信号が供給されることが可能となる。

《選別テスト工程でのデジタル／アナログ変換器のテスト》
半導体集積回路１の選別テスト工程では、アナログ／デジタル変換器５がテストされる以前に、デジタル／アナログ変換器６がテストされる。デジタル／アナログ変換器６のテストでは、ＤＡＣ入力信号生成部９からテストデジタル入力信号Ｄ_INがタイマユニット１０のトリガ信号ＴＧに応答して順次に生成され、順次に生成されるテストデジタル入力信号Ｄ_INがデジタル／アナログ変換器６のデジタル入力端子に順次に供給される。

ＤＡＣ入力信号生成部９は複数のエントリーを有するレジスタによって構成され、ＤＡＣ入力信号生成部９の複数のエントリーを有するレジスタには事前に選別テスト工程のデジタル／アナログ変換器６のテストプログラムに従って複数のテストデジタル信号データが格納される。タイマユニット１０は図１では図示していないクロック信号に応答して一定の周期でトリガ信号ＴＧを生成してＤＡＣ入力信号生成部９に供給する。タイマユニット１０から一定の周期で順次に供給されるトリガ信号ＴＧに応答して、ＤＡＣ入力信号生成部９は複数のテストデジタル信号データを順次に出力してデジタル／アナログ変換器６のデジタル入力端子に供給する。

複数のテストデジタル信号データがデジタル／アナログ変換器６によって複数のテストアナログ出力信号に変換され、このテストアナログ出力信号はバッファ増幅器７のボルテージホロワと第２外部端子Ｔ_２とを介して半導体集積回路１の外部テスタ(外部試験装置)に供給されることが可能となる。外部テスタは、順次に出力される複数のテストアナログ出力信号の各電圧レベルが所定の許容誤差以下か否かを判定することで、デジタル／アナログ変換器６が正常なデジタル／アナログ変換動作を実行可能であるか否かを動作検証するものである。外部テスタが重負荷であってもバッファ増幅器７のボルテージホロワが高い出力電流駆動能力を有するので、外部テスタには十分大きな電圧レベルのアナログ出力信号が供給されることが可能となる。

本発明の好適な実施の形態では、半導体集積回路１の選別テスト工程でのデジタル／アナログ変換器６の動作検証は粗く低精度(coarse)の動作検証とされることで、テスト時間とコストとが削減される。例えば、外部テスタは、第２外部端子Ｔ_２から順次に出力される複数のテストアナログ出力信号の最小値と中間値と最大値とに関してのみ、各電圧レベルが所定の許容誤差以下か否かを判定することによって、テスト時間とコストとが削減されることが可能となる。

《選別テスト工程でのアナログ／デジタル変換器のテスト》
半導体集積回路１の選別テスト工程では、デジタル／アナログ変換器６がテストされた以降にアナログ／デジタル変換器５がテストされる。半導体集積回路１の選別テスト工程でのデジタル／アナログ変換器６の動作検証によって所定の許容誤差と判定されたデジタル／アナログ変換器６が、良品と判定される。従って、良品と判定されたデジタル／アナログ変換器６が、次のアナログ／デジタル変換器５のテストの間に、アナログ／デジタル変換器５をテストするためのＢＩＳＴ方式のテスト信号発生器として使用される。尚、このアナログ／デジタル変換器５のテストの間において、第１スイッチ駆動信号Ｓと逆位相の第２スイッチ駆動信号／Ｓによってそれぞれ駆動される第１スイッチＳＷ１と第２スイッチＳＷ２とはオン状態とオフ状態にそれぞれ制御される。その結果、デジタル／アナログ変換器６から出力されるテストアナログ出力信号が、オン状態の第１スイッチＳＷ１とアナログ入力増幅器(ＰＧＡ)８とを介してアナログ／デジタル変換器５の入力端子に供給されることが可能となる。

本発明の好適な実施の形態では、半導体集積回路１の選別テスト工程でのアナログ／デジタル変換器５の動作検証は粗く低精度(coarse)の動作検証とされることで、テスト時間とコストとが削減される。例えば、アナログ／デジタル変換器５の動作検証では、ＢＩＳＴ方式のテスト信号発生器として使用されるデジタル／アナログ変換器６から第２外部端子Ｔ_２を介して順次に出力される複数のテストアナログ出力信号の最小値と中間値と最大値とに関してのみ、アナログ／デジタル変換器５のＡ／Ｄ変換によるデジタル出力信号が所定の許容誤差以下か否かを判定することによって、テスト時間とコストとが削減されることが可能となる。アナログ／デジタル変換器５の動作検証の間も、アナログ／デジタル変換器５によって変換されたデジタル出力信号は、ＡＤＣ出力レジスタ１１中に格納される。従って、中央処理ユニット２または外部テスタは、選別テスト動作プログラムに従ってアナログ／デジタル変換器５の動作検証の間のアナログ／デジタル変換器５のＡ／Ｄ変換による３点のデジタル出力信号が所定の許容誤差以下か否かを判定するものである。この３点のデジタル出力信号が所定の許容誤差以下である場合には、アナログ／デジタル変換器５は良品と判定される。

《電力計の誤差補正動作でのデジタル／アナログ変換器の誤差テスト》
半導体製造工場等から出荷された半導体集積回路１が搭載された電力計の誤差補正動作では、アナログ／デジタル変換器５の誤差がテストされる以前にデジタル／アナログ変換器６の誤差がテストされる。最初にデジタル／アナログ変換器６の誤差テストでは、ＤＡＣ入力信号生成部９からテストデジタル入力信号Ｄ_INがタイマユニット１０のトリガ信号ＴＧに応答して順次に生成され、順次に生成されるテストデジタル入力信号Ｄ_INがデジタル／アナログ変換器６のデジタル入力端子に順次に供給される。

ＤＡＣ入力信号生成部９は複数のエントリーを有するレジスタによって構成され、ＤＡＣ入力信号生成部９の複数のエントリーを有するレジスタには事前に電力計の誤差補正動作のデジタル／アナログ変換器６のテストプログラムに従って複数のテストデジタル信号データが格納される。タイマユニット１０は図１では図示していないクロック信号に応答して一定の周期でトリガ信号ＴＧを生成してＤＡＣ入力信号生成部９に供給する。タイマユニット１０から一定の周期で順次に供給されるトリガ信号ＴＧに応答して、ＤＡＣ入力信号生成部９は複数のテストデジタル信号データを順次に出力してデジタル／アナログ変換器６のデジタル入力端子に供給する。

複数のテストデジタル信号データがデジタル／アナログ変換器６によって複数のテストアナログ出力信号に変換され、このテストアナログ出力信号はバッファ増幅器７のボルテージホロワと第２外部端子Ｔ_２とを介して半導体集積回路１の外部の電力計補正装置また外部テスタに供給されることが可能となる。外部装置は順次に出力される複数のテストアナログ出力信号の各電圧レベルが所定の許容誤差以下か否かを判定することで、デジタル／アナログ変換器６が正常なデジタル／アナログ変換動作を実行可能であるか否かを動作検証する。外部装置が重負荷であってもバッファ増幅器７のボルテージホロワが高い出力電流駆動能力を有するので、外部装置には十分大きな電圧レベルのアナログ出力信号が供給されることが可能となる。

本発明の好適な実施の形態では、この半導体集積回路１が搭載された電力計の誤差補正動作でのデジタル／アナログ変換器６の動作検証は精密で高精度(fine)の動作検証とされることで、電力計の精度向上が可能となる。例えば、外部の電力計補正装置また外部テスタ等は、第２外部端子Ｔ_２から順次に出力される複数のテストアナログ出力信号の全てに関して各電圧レベルが所定の許容誤差以下か否かを判定することによって、電力計の精度向上が可能となる。電力計の誤差補正動作で最初に実行されるデジタル／アナログ変換器６の誤差テストでデジタル／アナログ変換器６の誤差が許容誤差を超過していると外部装置により判定された場合には、デジタル／アナログ変換器６の誤差が許容誤差以下となるようにデジタル／アナログ変換器６の誤差校正動作が実行される。

デジタル／アナログ変換器６は、例えば電流セル・マトリックスデジタル／アナログ変換器によって構成される。良く知られているようにＮビットの電流セル・マトリックスデジタル／アナログ変換器の基本回路は、１ＬＳＢの均等な重みの電流源と切り換えスイッチとによって構成された電流セルをＮ／２×Ｎ／２のマトリックス状に配列することで構成される。Ｎビットのデジタル入力信号の上位Ｎ／２ビットのデジタル入力信号はロウ・デコーダの入力に供給され、ロウ・デコーダの２^Ｎ／２本のロウ・デコード出力信号は電流セルのロウを駆動する。また下位Ｎ／２ビットのデジタル入力信号はカラム・デコーダの入力に供給され、カラム・デコーダの２^Ｎ／２本のカラム・デコード出力信号は電流セルのカラムを駆動する。

従って、電流セル・マトリックスデジタル／アナログ変換器の誤差校正動作は、Ｎ／２×Ｎ／２のマトリックスに配列された電流セルの電流源の個々のバイアス電流をトリミング調整することで可能となる。尚、電流セル・マトリックスデジタル／アナログ変換器の誤差が所定の許容誤差以下である場合には、電流セル・マトリックスデジタル／アナログ変換器の誤差校正動作は省略されることができる。

図２は、図１に示した本発明の実施の形態１による半導体集積回路１に内蔵されたデジタル／アナログ変換器６の誤差をテストするためにタイマユニット１０のトリガ信号ＴＧに応答してＤＡＣ入力信号生成部９から順次に生成されるテストデジタル入力信号Ｄ_INの波形の一例を示す図である。

図２に示すように、テストデジタル入力信号Ｄ_INのデジタル値は所定のアルゴリズムに則って動的に変化する。例えばテストデジタル入力信号Ｄ_INの中心をＡ、分布幅を２Ｂ、変化幅をＣとして、ＤＡＣ入力信号生成部９にこれらの初期設定値Ａ、Ｂ、Ｃを設定する。従って、タイマユニット１０のトリガ信号ＴＧに応答して、ＤＡＣ入力信号生成部９からは最小値Ａ−Ｂから最大値Ａ＋Ｂまで変化幅Ｃで変化するデジタル値のテストデジタル入力信号Ｄ_INが順次に生成されるものとなる。図２に示したように、最小値Ａ−Ｂから最大値Ａ＋Ｂまで変化幅Ｃで線形に掃引されたテストデジタル入力信号Ｄ_INに応答するデジタル／アナログ変換器６のテストアナログ出力信号を、バッファ増幅器７のボルテージホロワと第２外部端子Ｔ_２を介して半導体集積回路１の外部の電力計補正装置また外部テスタに供給されることが可能となる。外部装置は順次に出力される複数のテストアナログ出力信号の各電圧レベルが所定の許容誤差以下か否かを判定することで、デジタル／アナログ変換器６が正常なデジタル／アナログ変換動作を実行可能であるか否かを動作検証するものである。

尚、変化幅Ｃを分布幅２Ｂの半分Ｂと略等しくなるようにＤＡＣ入力信号生成部９への初期設定値Ａ、Ｂ、Ｃを実行することによって、ＤＡＣ入力信号生成部９からテストデジタル入力信号Ｄ_INを半導体集積回路１の選別テスト工程でのデジタル／アナログ変換器６の動作検証とアナログ／デジタル変換器５の動作検証とに使用することが可能となる。

《電力計の誤差補正動作でのアナログ／デジタル変換器の誤差テスト》
更に本発明の好適な実施の形態では、半導体集積回路１が搭載された電力計の誤差補正動作でのデジタル／アナログ変換器６の高精度(fine)の動作検証が実行された後に、電力計の誤差補正動作でのアナログ／デジタル変換器５の動作検証は精密で高精度(fine)の動作検証とされることで、電力計の精度向上が可能となる。例えば、アナログ／デジタル変換器５の動作検証の間にＢＩＳＴ方式のテスト信号発生器として使用されるデジタル／アナログ変換器６から順次出力される複数のテストアナログ出力信号の全てに関するアナログ／デジタル変換器５のＡ／Ｄ変換による全てのデジタル出力信号が所定の許容誤差以下か否かを判定するものである。尚、アナログ／デジタル変換器５の高精度の動作検証の間に、図２に示したようにタイマユニット１０のトリガ信号ＴＧに応答して、ＤＡＣ入力信号生成部９から最小値Ａ−Ｂから最大値Ａ＋Ｂまで変化幅Ｃで順次に生成されるテストデジタル入力信号Ｄ_INが、デジタル／アナログ変換器６のデジタル入力端子に供給される。その結果、このテストデジタル入力信号Ｄ_INに応答するデジタル／アナログ変換器６から順次に出力されるテストアナログ出力信号が、アナログ／デジタル変換器５によってデジタル出力信号にＡ／Ｄ変換されるものである。

更にアナログ／デジタル変換器５の動作検証の間にも、アナログ／デジタル変換器５のＡ／Ｄ変換による全てのデジタル出力信号はＡＤＣ出力レジスタ１１に格納される。従って、中央処理ユニット２または外部テスタは、校正テスト動作プログラムに従って、アナログ／デジタル変換器５の動作検証の間のアナログ／デジタル変換器５のＡ／Ｄ変換による全てのデジタル出力信号が所定の許容誤差以下か否かを判定するものである。この判定には、アナログ／デジタル変換器５の微分非直線性誤差(ＤＮＬ：Differential Non-Linearity)と積分非直線性誤差(ＩＮＬ：Integral Non-Linearity)とを含めることで総合的な判定とすることができる。従って、中央処理ユニット２または外部テスタは、ＡＤＣ出力レジスタ１１中に格納されたアナログ／デジタル変換器５のＡ／Ｄ変換による全てのデジタル出力信号に関して各理想値との誤差を以下に説明する校正動作のために算出する。このように、中央処理ユニット２または外部テスタによって算出された全てのデジタル出力信号に関する各理想値との誤差は、ランダムアクセスメモリ３に格納される。

《アナログ／デジタル変換器とアナログ入力増幅器》
アナログ／デジタル変換器(ＡＤＣ)５の差動入力端子には、アナログ入力増幅器(ＰＧＡ)８の差動出力電圧Ｖ_OUTが供給される。アナログ入力増幅器８は、差動増幅器８０と第１入力抵抗８１と第２入力抵抗８２と第１負帰還抵抗８３と第２負帰還抵抗８４とを含んでいる。

差動増幅器８０では、第１入力抵抗８１の一端と第２入力抵抗８２の一端は第１外部端子Ｔ_１と第３外部端子Ｔ_３にそれぞれ接続され、第１入力抵抗８１の他端と第２入力抵抗８２の他端は差動増幅器８０の非反転入力端子と反転入力端子にそれぞれ接続される。第１負帰還抵抗８３の一端と第２負帰還抵抗８４の一端は差動増幅器８０の非反転入力端子と反転入力端子にそれぞれ接続され、第１負帰還抵抗８３の他端と第２負帰還抵抗８４の他端は差動増幅器８０の反転出力端子と非反転出力端子にそれぞれ接続される。バッファ増幅器７のボルテージホロワからのアナログ出力電圧Ａ_OUTは、第１スイッチＳＷ１と第２スイッチＳＷ２とを介して第１入力抵抗８１の一端と第２入力抵抗８２の一端にそれぞれ供給可能とされている。第１スイッチＳＷ１と第２スイッチＳＷ２とは、第１スイッチ駆動信号Ｓと逆位相の第２スイッチ駆動信号／Ｓとによってそれぞれ駆動される。

《半導体集積回路の通常動作モード》
半導体集積回路１の通常動作モードでは、電力計の電流波形信号または電圧波形信号であるアナログ入力電圧が半導体集積回路１の第１外部端子Ｔ_１と第３外部端子Ｔ_３との間に供給されるので、このアナログ入力電圧はアナログ入力増幅器８によって増幅される。その結果、電力計の電流波形信号または電圧波形信号であるアナログ入力電圧が微弱であったとしても、アナログ入力増幅器８の差動出力電圧Ｖ_OUTはアナログ／デジタル変換器５の差動入力端子の入力ダイナミックレンジに適応することが可能となる。アナログ／デジタル変換器５によって変換されたデジタル出力信号は、ＡＤＣ出力レジスタ１１中に格納される。従って、中央処理ユニット２は、ランダムアクセスメモリ３の格納動作プログラムに従って、電流デジタル出力信号と電圧デジタル出力信号との乗算処理を実行することが可能となる。

《通常動作モードでのアナログ／デジタル変換器の校正動作》
半導体集積回路１の通常動作モードでは、電力計の電流波形信号または電圧波形信号であるアナログ入力電圧のアナログ／デジタル変換器５の誤差を含んだＡ／Ｄ変換による全てのデジタル出力信号は、上述した算出誤差を使用して正確な値に校正されることが可能となる。すなわち、中央処理ユニット２は、ランダムアクセスメモリ３中に格納された全てのデジタル出力信号に関する各理想値との誤差とＡＤＣ出力レジスタ１１中に格納されたアナログ／デジタル変換器５のＡ／Ｄ変換によるデジタル出力信号とから正確な校正値を算出することが可能となる。このようにして、電力計の電流波形信号または電圧波形信号であるアナログ入力電圧を誤差のあるアナログ／デジタル変換器５によってＡ／Ｄ変換しても、中央処理ユニット２による校正動作によって最終的に正確なデジタル信号に変換することが可能となる。従って、半導体集積回路１が搭載された電力計の精度の向上が、可能となる。尚、アナログ／デジタル変換器５の誤差が所定の許容誤差以下である場合には、中央処理ユニット２による校正動作は省略されることができる。

《選別テスト工程での処理フロー》
図３は、図１に示した本発明の実施の形態１による半導体集積回路１の選別テスト工程での処理フローを説明する図である。

図３に示すようにステップ１で半導体集積回路１の選別テスト工程が開始されると、次のステップ２では半導体集積回路１に内蔵されたタイマユニット１０とＤＡＣ入力信号生成部９とバッファ増幅器７のボルテージホロワと第２外部端子Ｔ_２と更に半導体集積回路１の外部テスタ(外部試験装置、ＡＴＥ：Automatic Test Equipment)とを使用してデジタル／アナログ変換器６がテストされる。

デジタル／アナログ変換器６の選別テストに先立ってＤＡＣ入力信号生成部９にテストデジタル入力信号Ｄ_INの中心値Ａ、分布幅２Ｂ、変化幅Ｃ(＝Ｂ)を設定する。従って、タイマユニット１０のトリガ信号ＴＧに応答して、ＤＡＣ入力信号生成部９からは最小値Ａ−Ｂから最大値Ａ＋Ｂまで変化幅Ｃ(＝Ｂ)で変化するデジタル値のテストデジタル入力信号Ｄ_INが順次に生成される。すなわち、ＤＡＣ入力信号生成部９から生成される最小値Ａ−Ｂと中間値Ａと最大値Ａ＋Ｂとのテストデジタル入力信号Ｄ_INを使用して、半導体集積回路１の選別テスト工程においてデジタル／アナログ変換器６の粗く低精度(coarse)の動作検証が実行されることで、テスト時間とコストとが削減される。テストデジタル入力信号Ｄ_INの最小値Ａ−Ｂと中間値Ａと最大値Ａ＋Ｂとに応答するデジタル／アナログ変換器６の最小値と中間値と最大値のテストアナログ出力信号はバッファ増幅器７のボルテージホロワと第２外部端子Ｔ_２を介して半導体集積回路１の外部テスタ(外部試験装置)に供給される。

次のステップ３のデジタル／アナログ変換器６の動作検証判定では、外部テスタ(外部試験装置)は順次に出力される最小値と中間値と最大値のテストアナログ出力信号の各電圧レベルが所定の許容誤差以下か否かを判定することで、デジタル／アナログ変換器６が正常なデジタル／アナログ変換動作を実行可能であるか否かを動作検証する。外部テスタが重負荷であってもバッファ増幅器７のボルテージホロワが高い出力電流駆動能力を有するので、外部テスタには十分大きな電圧レベルのアナログ出力信号が供給される。このステップ３の動作検証判定においてデジタル／アナログ変換器６が不良品と外部テスタによって判定されると、ステップ７で半導体集積回路１は不良品として選別される。ステップ３の動作検証判定においてデジタル／アナログ変換器６が良品と外部テスタによって判定されると、次のステップ４のアナログ／デジタル変換器５の選別テストに移行する。

アナログ／デジタル変換器５のステップ４の選別テストに先立ってＤＡＣ入力信号生成部９にテストデジタル入力信号Ｄ_INの中心値Ａ、分布幅２Ｂ、変化幅Ｃ(＝Ｂ)を設定する。従って、ステップ４の選別テストでは、タイマユニット１０のトリガ信号ＴＧに応答して、ＤＡＣ入力信号生成部９からは最小値Ａ−Ｂから最大値Ａ＋Ｂまで変化幅Ｃ(＝Ｂ)で変化するデジタル値のテストデジタル入力信号Ｄ_INが順次生成される。すなわち、ＤＡＣ入力信号生成部９から生成される最小値Ａ−Ｂと中間値Ａと最大値Ａ＋Ｂとのテストデジタル入力信号Ｄ_INを使用して、アナログ／デジタル変換器５の動作検証が実行される。すなわち、ＢＩＳＴ方式のテスト信号発生器として使用されるデジタル／アナログ変換器６から第２外部端子Ｔ_２を介して順次出力されるテストアナログ出力信号の最小値と中間値と最大値とに関してのみ、アナログ／デジタル変換器５のＡ／Ｄ変換によるデジタル出力信号が所定の許容誤差以下か否かを判定することによって、テスト時間とコストとが削減される。ステップ４のアナログ／デジタル変換器５の動作検証の間にアナログ／デジタル変換器５により変換されたデジタル出力信号は、ＡＤＣ出力レジスタ１１に格納される。

従って、中央処理ユニット２または外部テスタは、次のステップ５のデジタル／アナログ／デジタル変換器５の動作検証判定では、選別テスト動作プログラムに従ってアナログ／デジタル変換器５のＡ／Ｄ変換による３点のデジタル出力信号が所定の許容誤差以下か否かを判定する。この３点のデジタル出力信号が所定の許容誤差以上である場合にはアナログ／デジタル変換器５は不良品と判定されてステップ７で半導体集積回路１は不良品として選別されて、逆にこの３点のデジタル出力信号が所定の許容誤差以下である場合にはアナログ／デジタル変換器５は良品と判定されステップ６で半導体集積回路１は良品として選別される。

《誤差補正動作での処理フロー》
図４は、図１に示した本発明の実施の形態１による半導体集積回路１が搭載された電力計等の電子装置の誤差補正動作での処理フローを説明する図である。

図４に示したようにステップ１１で半導体集積回路１が搭載された電力計等の電子装置の誤差補正動作が開始されると、次のステップ１２では半導体集積回路１に内蔵されたタイマユニット１０とＤＡＣ入力信号生成部９とバッファ増幅器７のボルテージホロワと第２外部端子Ｔ_２と更に半導体集積回路１の外部テスタ(外部試験装置、ＡＴＥ)とを使用してデジタル／アナログ変換器６が誤差テストされる。

デジタル／アナログ変換器６の誤差テストに先立ってＤＡＣ入力信号生成部９にテストデジタル入力信号Ｄ_INの中心値Ａと分布幅２Ｂと変化幅Ｃとを設定する。従って、タイマユニット１０のトリガ信号ＴＧに応答して、ＤＡＣ入力信号生成部９からは図２に示したように最小値Ａ−Ｂから最大値Ａ＋Ｂまで変化幅Ｃで変化する複数のデジタル値のテストデジタル入力信号Ｄ_INが順次に生成される。

ステップ１２のデジタル／アナログ変換器６の誤差テストでは、ＤＡＣ入力信号生成部９から順次に生成される複数のテストデジタル信号データがデジタル／アナログ変換器６によって複数のテストアナログ出力信号に変換され、このテストアナログ出力信号はバッファ増幅器７のボルテージホロワと第２外部端子Ｔ_２とを介して半導体集積回路１の外部の電力計補正装置また外部テスタに供給される。

次のステップ１３の判定では、外部装置はデジタル／アナログ変換器６から順次出力される複数のテストアナログ出力信号の各電圧レベルが所定の許容誤差以下か否かを判定することで、デジタル／アナログ変換器６が正常なデジタル／アナログ変換動作を実行可能であるか否かを動作検証する。この外部装置が重負荷であってもバッファ増幅器７のボルテージホロワが高い出力電流駆動能力を有するので、外部装置には十分大きな電圧レベルのアナログ出力信号が供給されることが可能となる。ステップ１３の判定によって、デジタル／アナログ変換器６から順次に出力される複数のテストアナログ出力信号の各電圧レベルが所定の許容誤差以上であると判定された場合には、次のステップ１４において、デジタル／アナログ変換器６の誤差が許容誤差以下となるようにデジタル／アナログ変換器６の誤差校正動作が実行される。この誤差校正動作は、上述したようにデジタル／アナログ変換器６が電流セル・マトリックスデジタル／アナログ変換器によって構成される場合には、マトリックスに配列された電流セルの電流源の個々のバイアス電流をトリミング調整することで可能となる。一方、ステップ１３の判定によって、デジタル／アナログ変換器６から順次に出力される複数のテストアナログ出力信号の各電圧レベルが所定の許容誤差以下であると判定された場合には、ステップ１４のデジタル／アナログ変換器６の誤差校正動作が省略されて、次のステップ１５のアナログ／デジタル変換器５の誤差テストに移行する。

ステップ１５のアナログ／デジタル変換器５の誤差テストに先立って、ＤＡＣ入力信号生成部９にテストデジタル入力信号Ｄ_INの中心値Ａと分布幅２Ｂと変化幅Ｃとを設定する。従って、ステップ１５のアナログ／デジタル変換器５の誤差テストでは、タイマユニット１０のトリガ信号ＴＧに応答して、ＤＡＣ入力信号生成部９からは図２に示すように最小値Ａ−Ｂから最大値Ａ＋Ｂまで変化幅Ｃで変化する複数のデジタル値のテストデジタル入力信号Ｄ_INが順次に生成される。すなわち、ステップ１５のアナログ／デジタル変換器５の高精度の動作検証の間にタイマユニット１０のトリガ信号ＴＧに応答してＤＡＣ入力信号生成部９から最小値Ａ−Ｂから最大値Ａ＋Ｂまで変化幅Ｃで順次生成されるテストデジタル入力信号Ｄ_INが、デジタル／アナログ変換器６のデジタル入力端子に供給される。従って、ステップ１５のアナログ／デジタル変換器５の誤差テストの間に、テストデジタル入力信号Ｄ_INに応答するデジタル／アナログ変換器６から順次に出力されるテストアナログ出力信号が、アナログ／デジタル変換器５によって、デジタル出力信号にＡ／Ｄ変換される。アナログ／デジタル変換器５のＡ／Ｄ変換による全てのデジタル出力信号は、ＡＤＣ出力レジスタ１１に格納される。

次のステップ１６の判定においては、中央処理ユニット２または外部テスタは校正テスト動作プログラムに従って、ＡＤＣ出力レジスタ１１中に格納されたアナログ／デジタル変換器５のＡ／Ｄ変換による全てのデジタル出力信号が所定の許容誤差以下か否かを判定する。ＡＤＣ出力レジスタ１１に格納されたアナログ／デジタル変換器５のＡ／Ｄ変換によるデジタル出力信号が所定の許容誤差以上である場合には、次のステップ１７において、中央処理ユニット２または外部テスタは、ＡＤＣ出力レジスタ１１中に格納されたアナログ／デジタル変換器５のＡ／Ｄ変換によるデジタル出力信号に関して各理想値との誤差を校正動作のために算出する。一方、ＡＤＣ出力レジスタ１１に格納されたアナログ／デジタル変換器５のＡ／Ｄ変換によるデジタル出力信号が所定の許容誤差以下である場合には、校正動作のためのステップ１７の誤差の算出が省略され、ステップ１８にて処理が終了する。

［実施の形態２］
《実施の形態２による半導体集積回路の構成》
図５は、本発明の実施の形態２による半導体集積回路１の構成を示す図である。

図５に示した本発明の実施の形態２による半導体集積回路１が図１に示した本発明の実施の形態１による半導体集積回路１と相違するのは、下記の点である。

すなわち、図５に示した本発明の実施の形態２による半導体集積回路１においては、バッファ増幅器７を構成するボルテージホロワの出力端子とアナログ入力増幅器８の入力端子との間には、減衰器１２が接続されていることである。減衰器１２は、差動増幅器１２０と第３入力抵抗１２１と第４入力抵抗１２２と第３負帰還抵抗１２３と第４負帰還抵抗１２４とを含んでいる。

差動増幅器１２０では、第３入力抵抗１２１の一端と第４入力抵抗１２２の一端とはバッファ増幅器７を構成するボルテージホロワの出力端子と接地電位ＧＮＤとにそれぞれ接続され、第３入力抵抗１２１の他端と第４入力抵抗１２２の他端は差動増幅器１２０の非反転入力端子と反転入力端子にそれぞれ接続される。第３負帰還抵抗１２３の一端と第４負帰還抵抗１２４の一端とは差動増幅器１２０の非反転入力端子と反転入力端子にそれぞれ接続され、第１負帰還抵抗１２３の他端と第２負帰還抵抗１２４の他端とは差動増幅器１２０の反転出力端子と非反転出力端子にそれぞれ接続される。差動増幅器１２０の非反転出力端子と反転出力端子とは、第１スイッチＳＷ１と第２スイッチＳＷ２とを介してアナログ入力増幅器８の差動増幅器８０の第１入力抵抗８１の一端と第２入力抵抗８２の一端にそれぞれ接続される。

減衰器１２の差動増幅器１２０では、第３入力抵抗１２１と第４入力抵抗１２２との抵抗値Ｚ₁は、第３負帰還抵抗１２３と第４負帰還抵抗１２４との抵抗値Ｚ₂よりも大きな抵抗値に設定される。減衰器１２の差動増幅器１２０の電圧利得はＺ₂／Ｚ₁で与えられるので、電圧利得はＺ₂／Ｚ₁＜１となり、減衰器１２は電圧利得が１未満の減衰器として動作することが理解される。

従って、図５に示す本発明の実施の形態２による半導体集積回路１に内蔵されたデジタル／アナログ変換器６のアナログ出力信号の電圧振幅を、図１に示した本発明の実施の形態１による半導体集積回路１の場合のアナログ出力信号の電圧振幅と比較して、減衰器１２の減衰率(電圧利得＜１)で割り算したアナログ出力信号の電圧振幅まで増加するものとする。その結果、図５に示した本発明の実施の形態２による半導体集積回路１では所定の減衰率(電圧利得＜１)を有する減衰器１２が接続されているので、アナログ入力増幅器８の差動増幅器８０の第１入力抵抗８１の一端と第２入力抵抗８２の一端とに供給されるアナログ入力信号の電圧振幅は、図１に示した本発明の実施の形態１による半導体集積回路１の場合のアナログ入力信号の電圧振幅と同等となる。

一方、図５に示す本発明の実施の形態２による半導体集積回路１に内蔵されたデジタル／アナログ変換器６のノイズレベル等の誤差が図１に示した本発明の実施の形態１による半導体集積回路１の場合と略同等である場合には、図５に示した本発明の実施の形態２による半導体集積回路１では所定の減衰率(電圧利得＜１)を有する減衰器１２が接続されているので、アナログ入力増幅器８の差動増幅器８０の第１入力抵抗８１の一端と第２入力抵抗８２の一端に供給されるノイズレベル等の誤差は、図１に示した本発明の実施の形態１による半導体集積回路１の場合のノイズレベル等の誤差を減衰器１２の減衰率(電圧利得＜１)で乗算した誤差まで減少するものとする。

［実施の形態３］
《実施の形態３による具体的な半導体集積回路の構成》
図６は、本発明の実施の形態３による具体的な半導体集積回路１の構成を示す図である。

図６に示した本発明の実施の形態３による具体的な半導体集積回路１は、３相／３線の三角接続電力供給ラインに接続される３相／３線電力計や３相／４線のＹ接続電力供給ラインに接続される３相／４線電力計の電流波形信号と電圧波形信号のデータ処理実行のために、３個の電圧測定用アナログ／デジタル変換器(Ｖ−ＡＤＣ)２３、３３、４３と３個の電流測定用アナログ／デジタル変換器(Ｉ−ＡＤＣ)２４、３４、４４とを具備する。更に、半導体集積回路１は、３個の電圧測定用アナログ／デジタル変換器２３、３３、４３の入力に接続された３個の電圧測定用アナログ入力増幅器２１、３１、４１と、３個の電流測定用アナログ／デジタル変換器２４、３４、４４の入力に接続された３個の電流測定用アナログ入力増幅器２２、３２、４２とを具備する。その結果、電力計の電流波形信号または電圧波形信号であるアナログ入力電圧が微弱であったとしても、３個の電圧測定用アナログ入力増幅器２１、３１、４１の差動出力電圧と３個の電流測定用アナログ入力増幅器２２、３２、４２の差動出力電圧とは、３個の電圧測定用アナログ／デジタル変換器２３、３３、４３の差動入力端子の入力ダイナミックレンジと３個の電流測定用アナログ／デジタル変換器２４、３４、４４の差動入力端子の入力ダイナミックレンジとそれぞれ適応することが可能となる。

３相の第１相の測定電圧の電圧測定用アナログ／デジタル変換器２３のＡ／Ｄ変換による第１相測定電圧デジタル出力信号はＡＤＣ出力レジスタ２５に格納され、３相の第１相の測定電流の電流測定用アナログ／デジタル変換器２４のＡ／Ｄ変換による第１相測定電流デジタル出力信号はＡＤＣ出力レジスタ２６に格納される。ＡＤＣ出力レジスタ２５に格納された第１相測定電圧デジタル出力信号とＡＤＣ出力レジスタ２６に格納された第１相測定電流デジタル出力信号とは、第１相電力演算デジタル乗算器２７によって乗算処理され、第１相電力乗算デジタル出力信号が第１相デジタル・ローパスフィルタ２８と第１相絶対値演算処理ユニット２９とを介して加算処理ユニット５０に供給される。

３相の第２相の測定電圧の電圧測定用アナログ／デジタル変換器３３のＡ／Ｄ変換による第２相測定電圧デジタル出力信号はＡＤＣ出力レジスタ３５に格納され、３相の第２相の測定電流の電流測定用アナログ／デジタル変換器３４のＡ／Ｄ変換による第２相測定電流デジタル出力信号はＡＤＣ出力レジスタ３６に格納される。ＡＤＣ出力レジスタ３５に格納された第２相測定電圧デジタル出力信号とＡＤＣ出力レジスタ３６に格納された第２相測定電流デジタル出力信号とは、第２相電力演算デジタル乗算器３７によって乗算処理され、第２相電力乗算デジタル出力信号が第２相デジタル・ローパスフィルタ３８と第２相絶対値演算処理ユニット３９とを介して加算処理ユニット５０に供給される。

３相の第３相の測定電圧の電圧測定用アナログ／デジタル変換器４３のＡ／Ｄ変換による第３相測定電圧デジタル出力信号はＡＤＣ出力レジスタ４５に格納され、３相の第３相の測定電流の電流測定用アナログ／デジタル変換器４４のＡ／Ｄ変換による第３相測定電流デジタル出力信号はＡＤＣ出力レジスタ４６に格納される。ＡＤＣ出力レジスタ４５に格納された第３相測定電圧デジタル出力信号とＡＤＣ出力レジスタ４６に格納された第３相測定電流デジタル出力信号とは、第３相電力演算デジタル乗算器３７によって乗算処理され、第３相電力乗算デジタル出力信号が第３相デジタル・ローパスフィルタ４８と第３相絶対値演算処理ユニット４９とを介して加算処理ユニット５０に供給される。

その結果、加算処理ユニット５０の出力端子から生成される３相の最終有効電力デジタル信号は、バス４を介してランダムアクセスメモリ３に格納される。ランダムアクセスメモリ３に格納された３相の最終有効電力デジタル信号は、マイクロコントローラとしての半導体集積回路１内部の液晶駆動コントローラに供給されることによって、電力計に組み込まれた液晶表示装置によって表示されることが可能となる。更に、この最終有効電力デジタル信号は、マイクロコントローラとしての半導体集積回路１外部のデジタル通信回路を介してマスタ機器に転送されることが可能となる。

またランダムアクセスメモリ３に格納された３相の最終有効電力デジタル信号は、図６で図示していないスイッチとバス４とを介して、デジタル／アナログ変換器６のデジタル入力端子に供給可能とされている。従って、デジタル／アナログ変換器６のアナログ出力の最終有効電力信号は、マイクロコントローラとしての半導体集積回路１外部のアナログ入力方式の記録装置に供給可能となる。

更に、図６に示した本発明の実施の形態３による具体的な半導体集積回路１においても、図１の本発明の実施の形態１による半導体集積回路１と同様にデジタル／アナログ変換器６はタイマユニット１０のトリガ信号ＴＧに応答してＤＡＣ入力信号生成部９から順次生成される複数ビットのデジタル入力信号Ｄ_INに応答してアナログ出力電圧を生成する。デジタル／アナログ変換器６のアナログ出力電圧は、バッファ増幅器７を構成するボルテージホロワの非反転入力端子に供給される。また、このバッファ増幅器７を構成するボルテージホロワの反転入力端子は、ボルテージホロワの出力端子と第２外部端子Ｔ_２とに接続されている。更にバッファ増幅器７を構成するボルテージホロワの出力端子は、スイッチユニット６０を介して３個の電圧測定用アナログ入力増幅器２１、３１、４１と３個の電流測定用アナログ入力増幅器２２、３２、４２の各非反転入力端子に接続されている。

スイッチユニット６０は複数のスイッチを含んでおり、複数のスイッチの複数の一端は３個の電圧測定用アナログ入力増幅器２１、３１、４１と３個の電流測定用アナログ入力増幅器２２、３２、４２の非反転入力端子にそれぞれ接続され、複数のスイッチの複数の他端はバッファ増幅器７を構成するボルテージホロワの出力端子に共通に接続されている。

従って、図１の本発明の実施の形態１による半導体集積回路１と同様に図６に示した本発明の実施の形態３による具体的な半導体集積回路１においても、図６の半導体集積回路１の選別テスト工程で３個の電圧測定用アナログ／デジタル変換器(Ｖ−ＡＤＣ)２３、３３、４３と３個の電流測定用アナログ／デジタル変換器(Ｉ−ＡＤＣ)２４、３４、４４とがテストされる以前にデジタル／アナログ変換器６がテストされるものである。

図６に示した本発明の実施の形態３による具体的な半導体集積回路１の選別テスト工程のデジタル／アナログ変換器６のテストにおいても、タイマユニット１０のトリガ信号ＴＧに応答して、ＤＡＣ入力信号生成部９からは最小値Ａ−Ｂから最大値Ａ＋Ｂまで変化幅Ｃ(＝Ｂ)で変化するデジタル値のテストデジタル入力信号Ｄ_INが順次に生成される。すなわち、ＤＡＣ入力信号生成部９から生成される最小値Ａ−Ｂと中間値Ａと最大値Ａ＋Ｂとのテストデジタル入力信号Ｄ_INを使用して、半導体集積回路１の選別テスト工程においてデジタル／アナログ変換器６の粗く低精度(coarse)の動作検証が実行される。テストデジタル入力信号Ｄ_INの最小値Ａ−Ｂと中間値Ａと最大値Ａ＋Ｂに応答するデジタル／アナログ変換器６の最小値と中間値と最大値のテストアナログ出力信号はバッファ増幅器７のボルテージホロワと第２外部端子Ｔ_２を介して半導体集積回路１の外部テスタ(外部試験装置)に供給される。

デジタル／アナログ変換器６の動作検証判定では、外部テスタ(外部試験装置)は順次に出力される最小値と中間値と最大値のテストアナログ出力信号の各電圧レベルが所定の許容誤差以下か否かを判定することで、デジタル／アナログ変換器６が正常なデジタル／アナログ変換動作を実行可能であるか否かを動作検証する。外部テスタが重負荷であってもバッファ増幅器７のボルテージホロワが高い出力電流駆動能力を有するので、外部テスタには十分大きな電圧レベルのアナログ出力信号が供給される。この動作検証判定にてデジタル／アナログ変換器６が不良品と外部テスタにより判定されると、半導体集積回路１は不良品として選別される。この動作検証判定においてデジタル／アナログ変換器６が良品と外部テスタにより判定されると、次に３個の電圧測定用アナログ／デジタル変換器(Ｖ−ＡＤＣ)２３、３３、４３と３個の電流測定用アナログ／デジタル変換器(Ｉ−ＡＤＣ)２４、３４、４４の選別テストに移行する。

３個の電圧測定用アナログ／デジタル変換器(Ｖ−ＡＤＣ)２３、３３、４３と３個の電流測定用アナログ／デジタル変換器(Ｉ−ＡＤＣ)２４、３４、４４の選別テストに先立ってＤＡＣ入力信号生成部９にテストデジタル入力信号Ｄ_INの中心値Ａ、分布幅２Ｂ、変化幅Ｃ(＝Ｂ)を設定する。従って、この選別テストでは、タイマユニット１０のトリガ信号ＴＧに応答して、ＤＡＣ入力信号生成部９からは最小値Ａ−Ｂから最大値Ａ＋Ｂまで変化幅Ｃ(＝Ｂ)で変化するデジタル値のテストデジタル入力信号Ｄ_INが、デジタル／アナログ変換器６のデジタル入力端子に供給される。従って、６個のアナログ／デジタル変換器の誤差テストの間にテストデジタル入力信号Ｄ_INに応答するデジタル／アナログ変換器６から順次出力される６個分のテストアナログ出力信号が６個のアナログ／デジタル変換器によって、６個分のデジタル出力信号に順次にＡ／Ｄ変換される。６個のアナログ／デジタル変換器のＡ／Ｄ変換による６個分のデジタル出力信号は、ＡＤＣ出力レジスタ２５、２６、３５、３６、４５、４６にそれぞれ順次格納される。すなわち、ＤＡＣ入力信号生成部９から生成される最小値Ａ−Ｂと中間値Ａと最大値Ａ＋Ｂのテストデジタル入力信号Ｄ_INを使用して、３個の電圧測定用アナログ／デジタル変換器(Ｖ−ＡＤＣ)２３、３３、４３と３個の電流測定用アナログ／デジタル変換器(Ｉ−ＡＤＣ)２４、３４、４４の動作検証が実行される。すなわち、ＢＩＳＴ方式のテスト信号発生器として使用されるデジタル／アナログ変換器６から第２外部端子Ｔ_２を介して順次出力されるテストアナログ出力信号の最小値と中間値と最大値とに関してのみ、３個の電圧測定用アナログ／デジタル変換器(Ｖ−ＡＤＣ)２３、３３、４３と３個の電流測定用アナログ／デジタル変換器(Ｉ−ＡＤＣ)２４、３４、４４によるデジタル出力信号が所定の許容誤差以下か否かを判定することによって、テスト時間とコストとが削減される。この動作検証の間に３個の電圧測定用アナログ／デジタル変換器(Ｖ−ＡＤＣ)２３、３３、４３と３個の電流測定用アナログ／デジタル変換器(Ｉ−ＡＤＣ)２４、３４、４４とにより変換されたデジタル出力信号は、ＡＤＣ出力レジスタ２５、２６、３５、３６、４５、４６にそれぞれ格納される。

従って、中央処理ユニット２または外部テスタは、３個の電圧測定用アナログ／デジタル変換器(Ｖ−ＡＤＣ)２３、３３、４３と３個の電流測定用アナログ／デジタル変換器(Ｉ−ＡＤＣ)２４、３４、４４との動作検証判定では、選別テスト動作プログラムに従って６個のアナログ／デジタル変換器の各Ａ／Ｄ変換による３点のデジタル出力信号が所定の許容誤差以下か否かを判定する。１個のアナログ／デジタル変換器でも３点のデジタル出力信号が所定の許容誤差以上である場合にはアナログ／デジタル変換器は不良品と判定され半導体集積回路１は不良品として選別され、逆に６個のアナログ／デジタル変換器の全ての３点のデジタル出力信号が所定の許容誤差以下である場合には６個のアナログ／デジタル変換器は良品と判定されて半導体集積回路１は良品として選別される。

図１の本発明の実施の形態１による半導体集積回路１と同様に図６に示した本発明の実施の形態３による具体的な半導体集積回路１においても、図６に示した半導体集積回路１が搭載された電力計等の電子機器の誤差補正動作では３個の電圧測定用アナログ／デジタル変換器(Ｖ−ＡＤＣ)２３、３３、４３と３個の電流測定用アナログ／デジタル変換器(Ｉ−ＡＤＣ)２４、３４、４４の誤差テストされる以前にデジタル／アナログ変換器６が誤差テストされるものである。

すなちわ、図６に示す半導体集積回路１が搭載された電力計等の電子装置の誤差補正動作が開始されると、半導体集積回路１に内蔵されたタイマユニット１０とＤＡＣ入力信号生成部９とバッファ増幅器７のボルテージホロワと第２外部端子Ｔ_２と更に半導体集積回路１の外部テスタ(外部試験装置、ＡＴＥ)とを使用して、デジタル／アナログ変換器６が誤差テストされる。

デジタル／アナログ変換器６の誤差テストに先立ってＤＡＣ入力信号生成部９にテストデジタル入力信号Ｄ_INの中心値Ａと分布幅２Ｂと変化幅Ｃとを設定する。従って、タイマユニット１０のトリガ信号ＴＧに応答して、ＤＡＣ入力信号生成部９からは図２に示したように最小値Ａ−Ｂから最大値Ａ＋Ｂまで変化幅Ｃで変化する複数のデジタル値のテストデジタル入力信号Ｄ_INが順次に生成される。

デジタル／アナログ変換器６の誤差テストでは、ＤＡＣ入力信号生成部９から順次に生成される複数のテストデジタル信号データがデジタル／アナログ変換器６によって複数のテストアナログ出力信号に変換され、このテストアナログ出力信号はバッファ増幅器７のボルテージホロワと第２外部端子Ｔ_２とを介して半導体集積回路１の外部の電力計補正装置また外部テスタに供給される。

誤差判定では、外部装置はデジタル／アナログ変換器６から順次に出力される複数のテストアナログ出力信号の各電圧レベルが所定の許容誤差以下か否かを判定することで、デジタル／アナログ変換器６が正常なデジタル／アナログ変換動作を実行可能であるか否かを動作検証する。外部装置が重負荷であってもバッファ増幅器７のボルテージホロワが高い出力電流駆動能力を有するので、外部装置には十分大きな電圧レベルのアナログ出力信号が供給されることが可能となる。誤差判定によって、デジタル／アナログ変換器６から順次に出力される複数のテストアナログ出力信号の各電圧レベルが所定の許容誤差以上であると判定された場合には、デジタル／アナログ変換器６の誤差が許容誤差以下となるようにデジタル／アナログ変換器６の誤差校正動作が実行される。この誤差校正動作は、上述したようにデジタル／アナログ変換器６が電流セル・マトリックスデジタル／アナログ変換器によって構成される場合には、マトリックスに配列された電流セルの電流源の個々のバイアス電流をトリミング調整することで可能となる。一方、誤差判定により、デジタル／アナログ変換器６から順次に出力される複数のテストアナログ出力信号の各電圧レベルが所定の許容誤差以下であると判定された場合には、デジタル／アナログ変換器６の誤差校正動作が省略されて、３個の電圧測定用アナログ／デジタル変換器(Ｖ−ＡＤＣ)２３、３３、４３と３個の電流測定用アナログ／デジタル変換器(Ｉ−ＡＤＣ)２４、３４、４４の６個のアナログ／デジタル変換器の誤差テストに移行する。

６個のアナログ／デジタル変換器の誤差テストに先立ち、ＤＡＣ入力信号生成部９にテストデジタル入力信号Ｄ_INの中心値Ａと分布幅２Ｂと変化幅Ｃを設定する。従って、６個のアナログ／デジタル変換器の誤差テストでは、タイマユニット１０のトリガ信号ＴＧに応答して、ＤＡＣ入力信号生成部９からは図２に示すように最小値Ａ−Ｂから最大値Ａ＋Ｂまで変化幅Ｃで変化する複数のデジタル値のテストデジタル入力信号Ｄ_INが順次生成される。すなわち、６個のアナログ／デジタル変換器の高精度の動作検証の間にタイマユニット１０のトリガ信号ＴＧに応答してＤＡＣ入力信号生成部９から最小値Ａ−Ｂから最大値Ａ＋Ｂまで変化幅Ｃで順次に生成されるテストデジタル入力信号Ｄ_INが、デジタル／アナログ変換器６のデジタル入力端子に供給される。従って、６個のアナログ／デジタル変換器の誤差テストの間にテストデジタル入力信号Ｄ_INに応答するデジタル／アナログ変換器６から順次出力される６個分のテストアナログ出力信号が６個のアナログ／デジタル変換器によって、６個分のデジタル出力信号に順次にＡ／Ｄ変換される。６個のアナログ／デジタル変換器のＡ／Ｄ変換による６個分のデジタル出力信号は、ＡＤＣ出力レジスタ２５、２６、３５、３６、４５、４６にそれぞれ順次格納される。

中央処理ユニット２または外部テスタは校正テスト動作プログラムに従って、ＡＤＣ出力レジスタ２５、２６、３５、３６、４５、４６に格納された６個のアナログ／デジタル変換器のＡ／Ｄ変換のデジタル出力信号が所定の許容誤差以下か否かを判定する。ＡＤＣ出力レジスタ２５、２６、３５、３６、４５、４６に格納された６個のアナログ／デジタル変換器のＡ／Ｄ変換によるデジタル出力信号が所定の許容誤差以上である場合には、中央処理ユニット２または外部テスタはＡＤＣ出力レジスタ２５、２６、３５、３６、４５、４６に格納された６個のアナログ／デジタル変換器のＡ／Ｄ変換によるデジタル出力信号に関して各理想値との誤差を校正動作のために算出する。一方、ＡＤＣ出力レジスタ２５、２６、３５、３６、４５、４６に格納された６個のアナログ／デジタル変換器のＡ／Ｄ変換によるデジタル出力信号が所定の許容誤差以下である場合には、校正動作のための誤差の算出が省略され、処理が終了する。

図６に示す本発明の実施の形態３による具体的な半導体集積回路１の通常動作モードにおいても、電力計の電流波形信号または電圧波形信号であるアナログ入力電圧の６個のアナログ／デジタル変換器の誤差を含んだＡ／Ｄ変換による全てのデジタル出力信号は、上述した算出誤差を使用して正確な値に校正されることが可能となる。すなわち、中央処理ユニット２は、ランダムアクセスメモリ３中に格納された全てのデジタル出力信号に関する各理想値との誤差とＡＤＣ出力レジスタ２５、２６、３５、３６、４５、４６に格納された６個のアナログ／デジタル変換器のＡ／Ｄ変換によるデジタル出力信号とから正確な校正値を算出することが可能となる。このようにして、電力計の電流波形信号または電圧波形信号であるアナログ入力電圧を誤差のある６個のアナログ／デジタル変換器によってＡ／Ｄ変換しても、中央処理ユニット２による校正動作によって最終的に正確なデジタル信号に変換することが可能となる。従って、半導体集積回路１が搭載された電力計の精度の向上が、可能となる。尚、アナログ／デジタル変換器５の誤差が所定の許容誤差以下である場合には、中央処理ユニット２による校正動作は省略されることができる。

以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、図１に示す本発明の実施の形態１による半導体集積回路１のデジタル／アナログ変換器６の選別テストにおいて、外部テスタ(外部試験装置)は第２外部端子Ｔ_２に接続されるのではなく、第１外部端子Ｔ_１に接続されることも可能である。

更に、図１に示す本発明の実施の形態１と図５に示す本発明の実施の形態２と図６に示した本発明の実施の形態３による半導体集積回路１において、アナログ／デジタル変換器５の選別テストにおいて、アナログ／デジタル変換器５のＡ／Ｄ変換によるデジタル出力信号が許容誤差以下か印加の判定は中央処理ユニット２ではなくデジタルシグナルプロセッサ(ＤＳＰ)によって判定することも可能である。

また、図５に示す本発明の実施の形態２による半導体集積回路１において、減衰器１２は差動入力端子と差動出力端子とを有する完全差動型の差動増幅器だけではなく、シングルエンド入力端子とシングルエンド出力端子とを有し電圧利得１未満の減衰器として動作する反転増幅器とすることが可能である。

更に、図６に示した本発明の実施の形態３による具体的な半導体集積回路１の３個の電圧測定用アナログ／デジタル変換器(Ｖ−ＡＤＣ)２３、３３、４３と３個の電流測定用アナログ／デジタル変換器(Ｉ−ＡＤＣ)２４、３４、４４の選別テストにおいて、６個のアナログ／デジタル変換器の選別テストの間にテストデジタル入力信号Ｄ_INに応答するデジタル／アナログ変換器６から順次でなく並列に出力される６個分のテストアナログ出力信号が６個のアナログ／デジタル変換器によって、６個分のデジタル出力信号に順次ではなく並列にＡ／Ｄ変換されることが可能である。従って、６個のアナログ／デジタル変換器の並列Ａ／Ｄ変換による６個分のデジタル出力信号は、ＡＤＣ出力レジスタ２５、２６、３５、３６、４５、４６中にそれぞれ順次ではなく並列に格納されるものである。一方、この場合にも、中央処理ユニット２または外部テスタはバス４を介してＡＤＣ出力レジスタ２５、２６、３５、３６、４５、４６中に格納されたＡ／Ｄ変換結果を順次に読み出すことによって所定の許容誤差以下か否かを判定することで、６個のアナログ／デジタル変換器の選別テストが実行されることが可能となる。

また更に、図６に示した本発明の実施の形態３による具体的な半導体集積回路１の３個の電圧測定用アナログ／デジタル変換器(Ｖ−ＡＤＣ)２３、３３、４３と３個の電流測定用アナログ／デジタル変換器(Ｉ−ＡＤＣ)２４、３４、４４の誤差テストにおいて、６個のアナログ／デジタル変換器の誤差テストの間にテストデジタル入力信号Ｄ_INに応答するデジタル／アナログ変換器６から順次でなく並列に出力される６個分のテストアナログ出力信号が６個のアナログ／デジタル変換器によって、６個分のデジタル出力信号に順次ではなく並列にＡ／Ｄ変換されることが可能である。従って、６個のアナログ／デジタル変換器の並列Ａ／Ｄ変換による６個分のデジタル出力信号は、ＡＤＣ出力レジスタ２５、２６、３５、３６、４５、４６に順次でなく並列にそれぞれ格納されるものである。一方、この場合にも、中央処理ユニット２または外部テスタはバス４を介してＡＤＣ出力レジスタ２５、２６、３５、３６、４５、４６中に格納されたＡ／Ｄ変換結果を順次に読み出すことによって所定の許容誤差以下か否かを判定することで、６個のアナログ／デジタル変換器の誤差テストが実行されることが可能となる。

更に、図６に示した本発明の実施の形態３による具体的な半導体集積回路において、第１相測定電圧デジタル出力信号と第１相測定電流デジタル出力信号との第１相電力演算デジタル乗算器２７による乗算処理と、第２相測定電圧デジタル出力信号と第２相測定電流デジタル出力信号との第２相電力演算デジタル乗算器３７による乗算処理と、第３相測定電圧デジタル出力信号と第３相測定電流デジタル出力信号との第３相電力演算デジタル乗算器３７による乗算処理と、加算処理ユニット５０の加算処理とは、デジタルシグナルプロセッサ(ＤＳＰ)によって実行されることも可能である。

また本発明は、電力計の電流波形信号と電圧波形信号とをデータ処理可能なマイクロコントローラにのみ限定されるものではなく、１個のアナログ／デジタル変換器(ＡＤＣ)と１個のデジタル／アナログ変換器(ＤＡＣ)とを少なくとも内蔵する半導体集積回路に広く適用することが可能である。

１…半導体集積回路
２…中央処理ユニット(ＣＰＵ)
３…ランダムアクセスメモリ(ＲＡＭ)
４…バス(Ｂｕｓ)４
５…アナログ／デジタル変換器(ＡＤＣ)
６…デジタル／アナログ変換器(ＤＡＣ)
７…バッファ増幅器(ＢＵＦ)
８…アナログ入力増幅器(ＰＧＡ)
８０…差動増幅器
８１…第１入力抵抗
８２…第２入力抵抗
８３…第１負帰還抵抗
８４…第２負帰還抵抗
９…ＤＡＣ入力信号生成部
１０…タイマユニット
１１…ＡＤＣ出力レジスタ
１２…減衰器
１２０…差動増幅器
１２１…第３入力抵抗
１２２…第４入力抵抗
１２３…第３負帰還抵抗
１２４…第４負帰還抵抗
Ｔ_１…第１外部端子
Ｔ_２…第２外部端子
Ｔ_３…第３外部端子
ＳＷ１…第１スイッチ
ＳＷ２…第２スイッチ

Claims (19)

1. アナログ／デジタル変換器とデジタル／アナログ変換器とを内蔵する半導体集積回路であって、
   前記デジタル／アナログ変換器は、前記アナログ／デジタル変換器をテストするためのテスト信号生成器として使用可能とされたものであり、
   前記半導体集積回路は、前記デジタル／アナログ変換器の出力端子と前記アナログ／デジタル変換器の入力端子との間に入力端子と出力端子とが接続されたバッファ増幅器を更に具備して、
   前記バッファ増幅器の前記出力端子と前記アナログ／デジタル変換器の前記入力端子とのいずれか一方は、前記半導体集積回路の外部端子として前記半導体集積回路の外部に導出されていることを特徴とする半導体集積回路。
2. 請求項１において、
   前記バッファ増幅器は非反転入力端子が前記デジタル／アナログ変換器の前記出力端子に接続され反転入力端子と出力端子とが前記アナログ／デジタル変換器の前記入力端子に接続されたボルテージホロワによって構成されたことを特徴とする半導体集積回路。
3. 請求項２において、
   前記半導体集積回路は、前記バッファ増幅器の前記ボルテージホロワの前記出力端子と前記アナログ／デジタル変換器の前記入力端子との間に接続されたスイッチを更に具備することを特徴とする半導体集積回路。
4. 請求項３において、
   前記アナログ／デジタル変換器のテスト期間において前記スイッチはオン状態に制御され、前記デジタル／アナログ変換器の前記出力端子から出力されるテストアナログ出力信号が前記アナログ／デジタル変換器の前記入力端子に前記オン状態の前記スイッチを介して供給可能とされたことを特徴とする半導体集積回路。
5. 請求項４において、
   前記半導体集積回路は、入力端子に前記半導体集積回路の外部のアナログ入力信号が供給可能とされ出力端子が前記アナログ／デジタル変換器の前記入力端子に接続されたアナログ入力増幅器を更に具備したことを特徴とする半導体集積回路。
6. 請求項４において、
   前記半導体集積回路は、前記バッファ増幅器の前記ボルテージホロワの前記出力端子と前記スイッチとの間に接続され電圧利得が１未満の減衰器を更に具備したことを特徴とする半導体集積回路。
7. 請求項４において、
   前記アナログ／デジタル変換器は、電力計の電圧測定用アナログ／デジタル変換器と電流測定用アナログ／デジタル変換器とを含むものであり、
   前記電圧測定用アナログ／デジタル変換器と前記電流測定用アナログ／デジタル変換器とをテストする前記テスト信号生成器として前記デジタル／アナログ変換器が使用可能とされたことを特徴とする半導体集積回路。
8. 請求項４において、
   前記アナログ／デジタル変換器は、多相電力計の複数の電圧測定用アナログ／デジタル変換器と複数の電流測定用アナログ／デジタル変換器とを含むものであり、
   前記複数の電圧測定用アナログ／デジタル変換器と前記複数の電流測定用アナログ／デジタル変換器とをテストする前記テスト信号生成器として前記デジタル／アナログ変換器が使用可能とされたことを特徴とする半導体集積回路。
9. 請求項１乃至請求項８のいずれかにおいて、
   前記半導体集積回路は、通常動作の前記半導体集積回路の前記アナログ／デジタル変換器から生成されるデジタル出力信号を処理可能な中央処理ユニットを更に具備したことを特徴とする半導体集積回路。
10. アナログ／デジタル変換器とデジタル／アナログ変換器とを内蔵する半導体集積回路の検査方法であって、
    前記デジタル／アナログ変換器は、前記アナログ／デジタル変換器をテストするためのテスト信号生成器として使用可能とされたものであり、
    前記半導体集積回路は、前記デジタル／アナログ変換器の出力端子と前記アナログ／デジタル変換器の入力端子との間に入力端子と出力端子とが接続されたバッファ増幅器を更に具備して、
    前記バッファ増幅器の前記出力端子と前記アナログ／デジタル変換器の前記入力端子とのいずれか一方は、前記半導体集積回路の外部端子として前記半導体集積回路の外部に導出されており、
    前記半導体集積回路の前記外部端子に接続された外部試験装置によって、前記バッファ増幅器を介して出力される前記デジタル／アナログ変換器から生成されるテストアナログ信号が所定の許容誤差以下か否かを判定する判定ステップを有することを特徴とする半導体集積回路の検査方法。
11. 請求項１０において、
    前記判定ステップにより前記テストアナログ信号が前記所定の許容誤差以下であると判定された前記デジタル／アナログ変換器を使用して前記アナログ／デジタル変換器をテストするテストステップを有することを特徴とする半導体集積回路の検査方法。
12. 請求項１１において、
    前記バッファ増幅器は非反転入力端子が前記デジタル／アナログ変換器の前記出力端子に接続され反転入力端子と出力端子とが前記アナログ／デジタル変換器の前記入力端子に接続されたボルテージホロワによって構成されたことを特徴とする半導体集積回路の検査方法。
13. 請求項１２において、
    前記半導体集積回路は、前記バッファ増幅器の前記ボルテージホロワの前記出力端子と前記アナログ／デジタル変換器の前記入力端子との間に接続されたスイッチを更に具備することを特徴とする半導体集積回路の検査方法。
14. 請求項１３において、
    前記アナログ／デジタル変換器のテスト期間において前記スイッチはオン状態に制御され、前記デジタル／アナログ変換器の前記出力端子から出力されるテストアナログ出力信号が前記アナログ／デジタル変換器の前記入力端子に前記オン状態の前記スイッチを介して供給可能とされたことを特徴とする半導体集積回路の検査方法。
15. 請求項１４において、
    前記半導体集積回路は、入力端子に前記半導体集積回路の外部のアナログ入力信号が供給可能とされ出力端子が前記アナログ／デジタル変換器の前記入力端子に接続されたアナログ入力増幅器を更に具備したことを特徴とする半導体集積回路の検査方法。
16. 請求項１４において、
    前記半導体集積回路は、前記バッファ増幅器の前記ボルテージホロワの前記出力端子と前記スイッチとの間に接続され電圧利得が１未満の減衰器を更に具備したことを特徴とする半導体集積回路の検査方法。
17. 請求項１４において、
    前記アナログ／デジタル変換器は、電力計の電圧測定用アナログ／デジタル変換器と電流測定用アナログ／デジタル変換器とを含むものであり、
    前記電圧測定用アナログ／デジタル変換器と前記電流測定用アナログ／デジタル変換器とをテストする前記テスト信号生成器として前記デジタル／アナログ変換器が使用可能とされたことを特徴とする半導体集積回路の検査方法。
18. 請求項１４において、
    前記アナログ／デジタル変換器は、多相電力計の複数の電圧測定用アナログ／デジタル変換器と複数の電流測定用アナログ／デジタル変換器とを含むものであり、
    前記複数の電圧測定用アナログ／デジタル変換器と前記複数の電流測定用アナログ／デジタル変換器とをテストする前記テスト信号生成器として前記デジタル／アナログ変換器が使用可能とされたことを特徴とする半導体集積回路の検査方法。
19. 請求項１０乃至請求項１８のいずれかにおいて、
    前記半導体集積回路は、通常動作の前記半導体集積回路の前記アナログ／デジタル変換器から生成されるデジタル出力信号を処理可能な中央処理ユニットを更に具備したことを特徴とする半導体集積回路の検査方法。

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