JP2012151202A

JP2012151202A - Semiconductor integrated circuit device

Info

Publication number: JP2012151202A
Application number: JP2011007576A
Authority: JP
Inventors: Kota Kano; 孝太狩野; Chikayoshi Kobayashi; 千佳良小林; Takao Hidaka; 隆雄日高; Junko Kimura; 純子木村
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2011-01-18
Filing date: 2011-01-18
Publication date: 2012-08-09

Abstract

PROBLEM TO BE SOLVED: To drastically improve noise resistance while eliminating, for example, an overvoltage protection element.SOLUTION: In a semiconductor integrated circuit device 4 for use in a battery monitoring module 3, an MCU 10 has an I2C control block 12 for controlling serial communications such as the I2C, and an analog front-end 11 has an input/output buffer 13 serving as an interface of the I2C control block 12. The I2C control block 12 is constituted of low withstand-voltage elements having a withstand voltage of, for example, about 5 V, and the input/output buffer 13 is constituted of high withstand-voltage elements having the withstand voltage of, for example, about 35 V. By constituting the input/output buffer 13 from the high withstand-voltage elements, the input/output buffer 13 can be protected from element breakage due to an abnormal voltage such as ESD without providing an overvoltage protection element.

Description

本発明は、半導体集積回路装置における過電圧保護技術に関し、特に、二次電池の充電制御などに用いられる半導体集積回路装置における過電圧保護に有効な技術に関する。 The present invention relates to an overvoltage protection technique in a semiconductor integrated circuit device, and more particularly to a technique effective for overvoltage protection in a semiconductor integrated circuit device used for charging control of a secondary battery.

近年、ノート型パーソナルコンピュータや携帯電話などの電子機器には、リチウムイオン電池などの二次電池が広く用いられている。この二次電池には、充電制御用の半導体集積回路装置が設けられており、該半導体集積回路装置によって、過充電や過放電などの危険を回避しながら二次電池に最適な充放電が行われるように制御されている。そして、これら二次電池、および充電制御用の半導体集積回路装置などによってバッテリパックが構成されている。 In recent years, secondary batteries such as lithium ion batteries are widely used in electronic devices such as notebook personal computers and mobile phones. The secondary battery is provided with a semiconductor integrated circuit device for charge control, and the semiconductor integrated circuit device performs optimal charge / discharge for the secondary battery while avoiding dangers such as overcharge and overdischarge. It is controlled to be A battery pack is constituted by these secondary batteries and a semiconductor integrated circuit device for charge control.

また、充電制御用の半導体集積回路装置には、充電器(たとえば、パーソナルコンピュータの場合にはパーソナルコンピュータ本体)との通信を行う通信端子が設けられている。充電器側との通信は、たとえば、Ｉ２Ｃ(Inter Integrated Circuit)などのシリアル通信によって行われており、該充電器は、シリアル通信によって取得した情報によって二次電池の充電状態などを管理している。 The semiconductor integrated circuit device for charge control is provided with a communication terminal for communicating with a charger (for example, a personal computer main body in the case of a personal computer). Communication with the charger side is performed by, for example, serial communication such as I2C (Inter Integrated Circuit), and the charger manages the state of charge of the secondary battery and the like based on information acquired by serial communication. .

一般に、上記した通信端子には、ＥＳＤ(ElectroStatic Discharge)や半導体集積回路装置のピン間ショートなどによって耐圧規格以上の電圧が印加された際に、充電制御用の半導体集積回路装置の内部素子を保護する保護素子が接続されている。 Generally, the above-mentioned communication terminals protect internal elements of a semiconductor integrated circuit device for charge control when a voltage exceeding the withstand voltage standard is applied due to ESD (ElectroStatic Discharge) or a short circuit between pins of the semiconductor integrated circuit device. A protective element is connected.

この保護素子は、たとえば、ツェナーダイオードなどであり、外付け部品として半導体集積回路装置の通信端子に接続されている。ツェナーダイオードは、たとえば、充電制御用の半導体集積回路装置を搭載するプリント配線基板上に実装されている。通信端子の保護素子の他の例としては、たとえば、バリスタ、容量などが挙げられる。 This protection element is, for example, a Zener diode or the like, and is connected to the communication terminal of the semiconductor integrated circuit device as an external component. The Zener diode is mounted on a printed wiring board on which a semiconductor integrated circuit device for charge control is mounted, for example. Other examples of the communication terminal protection element include a varistor and a capacitor.

なお、この種の半導体集積回路装置における過電圧保護技術としては、たとえば、信号端子と負電源端子との間にツェナーダイオードを接続し、正・負過電圧から半導体集積回路装置を保護するものが知られている(特許文献１参照)。 As an overvoltage protection technique in this type of semiconductor integrated circuit device, for example, a Zener diode is connected between a signal terminal and a negative power supply terminal to protect the semiconductor integrated circuit device from positive and negative overvoltages. (See Patent Document 1).

特開平１０−７４１２２号公報JP-A-10-74122

ところが、上記のような半導体集積回路装置における過電圧保護技術では、次のような問題点があることが本発明者により見い出された。 However, the present inventors have found that the overvoltage protection technology in the semiconductor integrated circuit device as described above has the following problems.

すなわち、過電圧保護素子として設けられるツェナーダイオードは、前述したように外付け部品のために部品サイズが大きく、実装面積も大きくなってしまう。そのため、充電制御用の半導体集積回路装置を搭載するプリント配線基板のサイズが大きくなってしまい、バッテリパックの小型化が困難となってしまうという問題がある。 That is, the Zener diode provided as an overvoltage protection element has a large component size and a large mounting area because of external components as described above. Therefore, there is a problem that the size of the printed wiring board on which the semiconductor integrated circuit device for charge control is mounted becomes large, and it is difficult to reduce the size of the battery pack.

さらに、外付け部品のツェナーダイオードは、部品サイズが大きいばかりでなく、高価な部品でもあり、バッテリパックのコスト低減の妨げとなってしまうという問題がある。 Further, the Zener diode as an external component is not only a large component size but also an expensive component, and there is a problem that the cost reduction of the battery pack is hindered.

上記した課題を解決する技術としては、たとえば、ツェナーダイオードを半導体集積回路装置内（半導体チップ上）に形成するということが考えられる。しかしながら、過電圧保護素子として十分な電流容量のツェナーダイオードを半導体チップ上に形成した場合、該ツェナーダイオードの素子サイズが非常に大きくなり、現実的ではない。 As a technique for solving the above-described problem, for example, it is conceivable to form a Zener diode in a semiconductor integrated circuit device (on a semiconductor chip). However, when a Zener diode having a sufficient current capacity as an overvoltage protection element is formed on a semiconductor chip, the element size of the Zener diode becomes very large, which is not realistic.

さらに、半導体チップ上に形成するツェナーダイオードのサイズを抑えるために、該ツェナーダイオードに流れる電流を制限する電流制限用抵抗を半導体チップに形成することも考えられる。 Further, in order to suppress the size of the Zener diode formed on the semiconductor chip, it may be considered to form a current limiting resistor for limiting the current flowing through the Zener diode on the semiconductor chip.

しかしながら、Ｉ２Ｃ通信を行うデータバスには、仕様上、プルアップ抵抗が必要であり、この場合、電流制限用抵抗によって外付けのプルアップ抵抗との分圧によって、通信端子から’Ｌｏ’信号が出力できず、通信ができなくなる恐れが生じてしまう。 However, a data bus that performs I2C communication requires a pull-up resistor due to specifications. In this case, a “Lo” signal is output from the communication terminal by voltage division with an external pull-up resistor by a current limiting resistor. There is a possibility that communication cannot be performed because the data cannot be output.

本発明の目的は、外付け、あるいは半導体チップ上に形成される過電圧保護素子などを不要としながら、耐ノイズ性を大幅に向上させることのできる技術を提供することにある。 An object of the present invention is to provide a technique capable of greatly improving noise resistance while eliminating the need for an external voltage protection element or an overvoltage protection element formed on a semiconductor chip.

本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

本発明は、第１の耐圧を有する半導体素子から構成された第１の回路ブロックと、該第１の耐圧よりも高い耐圧を有する半導体素子から構成された第２の回路ブロックとを有し、該第２の回路ブロックは、第１の回路ブロックと外部端子との間に接続された入出力回路よりなるものである。 The present invention includes a first circuit block configured from a semiconductor element having a first breakdown voltage, and a second circuit block configured from a semiconductor element having a breakdown voltage higher than the first breakdown voltage. The second circuit block comprises an input / output circuit connected between the first circuit block and an external terminal.

また、本発明は、第１の回路ブロックが、外部端子を介して外部との通信を制御する通信制御ブロックよりなるものである。 In the present invention, the first circuit block includes a communication control block that controls communication with the outside via an external terminal.

さらに、本発明は、第１の回路ブロックが、Ｉ２Ｃによるシリアル通信の通信を制御する通信制御ブロックよりなるものである。 Further, in the present invention, the first circuit block includes a communication control block for controlling serial communication by I2C.

さらに、本願のその他の発明の概要を簡単に示す。 Furthermore, the outline | summary of the other invention of this application is shown briefly.

本発明は、第１の半導体チップと、第２の半導体チップとを有し、これら第１、および第２の半導体チップを１つのパッケージに搭載した構成からなる半導体集積回路装置であって、第１の半導体チップは、第１の耐圧を有する半導体素子から構成された第１の回路ブロックを有し、第２の半導体チップは、第１の耐圧よりも高い耐圧を有する半導体素子から構成された第２の回路ブロックを有し、第２の回路ブロックは、第１の回路ブロックと外部端子との間に接続された入出力回路よりなるものである。 The present invention is a semiconductor integrated circuit device having a first semiconductor chip and a second semiconductor chip, the first and second semiconductor chips being mounted in one package, One semiconductor chip has a first circuit block composed of a semiconductor element having a first breakdown voltage, and the second semiconductor chip is composed of a semiconductor element having a breakdown voltage higher than the first breakdown voltage. The second circuit block includes an input / output circuit connected between the first circuit block and an external terminal.

また、本発明は、第１の半導体チップが、第１の耐圧を有する半導体素子から構成され、第１の回路ブロックに接続される入出力回路からなる第３の回路ブロックを有するものである。 Further, according to the present invention, the first semiconductor chip includes a third circuit block including an input / output circuit configured from a semiconductor element having a first breakdown voltage and connected to the first circuit block.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

（１）半導体集積回路装置を大型化することなく、低コストにより該半導体集積回路装置の耐ノイズ性、特に静電気耐力を向上させることができる。 (1) Without increasing the size of the semiconductor integrated circuit device, it is possible to improve the noise resistance, particularly the electrostatic strength, of the semiconductor integrated circuit device at low cost.

（２）上記（１）により、半導体集積回路装置の信頼性を向上させることができる。 (2) According to the above (1), the reliability of the semiconductor integrated circuit device can be improved.

（３）該半導体集積回路装置を用いて構成されるモジュール基板の簡略化、小型化、ならびに低コスト化に貢献できるとともに、当該モジュール基板の基板設計、基板レイアウトの自由度を向上させることができる。 (3) It is possible to contribute to simplification, miniaturization, and cost reduction of a module substrate configured using the semiconductor integrated circuit device, and it is possible to improve the degree of freedom of substrate design and substrate layout of the module substrate. .

本発明の実施の形態１によるバッテリパックにおける構成の一例を示す説明図である。It is explanatory drawing which shows an example of a structure in the battery pack by Embodiment 1 of this invention. 本発明者が検討した一般的なバッテリパックにおける構成の一例を示す説明図である。It is explanatory drawing which shows an example of the structure in the general battery pack which this inventor examined. 図１のＭＣＵに設けられたＩ２Ｃインタフェースと入出力バッファとの接続構成の一例を示した説明図である。FIG. 2 is an explanatory diagram showing an example of a connection configuration between an I2C interface and an input / output buffer provided in the MCU of FIG. 1. 図１のＭＣＵに設けられた入出力バッファ、およびアナログフロントエンドに設けられた入出力バッファの回路構成の一例を示す説明図である。FIG. 2 is an explanatory diagram illustrating an example of a circuit configuration of an input / output buffer provided in the MCU of FIG. 1 and an input / output buffer provided in an analog front end. 図４のアナログフロントエンドに設けられた入出力バッファを構成するトランジスタの説明図である。FIG. 5 is an explanatory diagram of transistors constituting an input / output buffer provided in the analog front end of FIG. 4. 図１のバッテリパックに設けられた半導体集積回路装置における端子配置の一例を示した説明図である。FIG. 2 is an explanatory diagram showing an example of terminal arrangement in a semiconductor integrated circuit device provided in the battery pack of FIG. 本発明の実施の形態２によるバッテリパックに設けられた半導体集積回路装置の構成の一例を示す説明図である。It is explanatory drawing which shows an example of a structure of the semiconductor integrated circuit device provided in the battery pack by Embodiment 2 of this invention.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.

（実施の形態１）
図１は、本発明の一実施の形態によるバッテリパックにおける構成の一例を示す説明図、図２は、本発明者が検討した一般的なバッテリパックにおける構成の一例を示す説明図、図３は図１のＭＣＵに設けられたＩ２Ｃインタフェースの接続構成の一例を示した説明図、図４は、図１のＭＣＵに設けられた入出力バッファ、およびアナログフロントエンドに設けられた入出力バッファの回路構成の一例を示す説明図、図５は、図４のアナログフロントエンドに設けられた入出力バッファを構成するトランジスタＴの説明図、図６は、図１のバッテリパックに設けられた半導体集積回路装置４における端子配置の一例を示した説明図である。 (Embodiment 1)
FIG. 1 is an explanatory diagram showing an example of a configuration of a battery pack according to an embodiment of the present invention, FIG. 2 is an explanatory diagram showing an example of a configuration of a general battery pack examined by the present inventors, and FIG. FIG. 4 is an explanatory diagram showing an example of a connection configuration of an I2C interface provided in the MCU of FIG. 1, and FIG. 4 is a circuit of an input / output buffer provided in the MCU of FIG. 1 and an input / output buffer provided in the analog front end. FIG. 5 is an explanatory diagram showing an example of the configuration, FIG. 5 is an explanatory diagram of a transistor T constituting an input / output buffer provided in the analog front end of FIG. 4, and FIG. 6 is a semiconductor integrated circuit provided in the battery pack of FIG. FIG. 6 is an explanatory diagram showing an example of terminal arrangement in the device 4.

〈発明の概要〉
本発明の第１の概要は、第１の半導体チップ（ＭＣＵ１０）と、第２の半導体チップ（アナログフロントエンド１１）とを有し、前記第１、および前記第２の半導体チップを１つのパッケージに搭載した構成からなる半導体集積回路装置である。 <Summary of invention>
A first outline of the present invention includes a first semiconductor chip (MCU10) and a second semiconductor chip (analog front end 11), and the first and second semiconductor chips are packaged in one package. This is a semiconductor integrated circuit device having a configuration mounted on the board.

この半導体集積回路装置において、前記第１の半導体チップは、第１の耐圧を有する半導体素子（低耐圧素子）から構成された第１の回路ブロック（Ｉ２Ｃ制御ブロック１２）を有し、前記第２の半導体チップは、前記第１の耐圧よりも高い耐圧を有する半導体素子（高耐圧素子）から構成された第２の回路ブロック（入出力バッファ１３）を有する。 In the semiconductor integrated circuit device, the first semiconductor chip includes a first circuit block (I2C control block 12) configured by a semiconductor element (low breakdown voltage element) having a first breakdown voltage, and the second semiconductor chip. The semiconductor chip has a second circuit block (input / output buffer 13) composed of a semiconductor element (high voltage element) having a breakdown voltage higher than the first breakdown voltage.

そして、前記第２の回路ブロックは、前記第１の回路ブロックと外部端子との間に接続された入出力回路からなる。 The second circuit block includes an input / output circuit connected between the first circuit block and an external terminal.

以下、上記した概要に基づいて、実施の形態を詳細に説明する。 Hereinafter, the embodiment will be described in detail based on the above-described outline.

本実施の形態１において、バッテリパック１は、たとえば、ノート型パーソナルコンピュータや携帯電話などの電子機器の電源に用いられる。バッテリパック１は、図１に示すように、バッテリ２、およびバッテリ監視モジュール３から構成されている。 In the first embodiment, the battery pack 1 is used, for example, as a power source for electronic devices such as notebook personal computers and mobile phones. As illustrated in FIG. 1, the battery pack 1 includes a battery 2 and a battery monitoring module 3.

バッテリ２は、たとえば、４個のリチウムイオン二次電池セル（１つのセルの最高電圧は、たとえば、４．２Ｖ程度）が直列接続された電池組から構成されている。バッテリ監視モジュール３は、半導体集積回路装置４、スイッチ部５，６、抵抗８，９，およびヒューズ９ａから構成されている。これら半導体集積回路装置４、スイッチ部５，６、ならびに抵抗８，９は、プリント配線板などからなる実装基板（図示せず）に実装されている。 The battery 2 is composed of, for example, a battery set in which four lithium ion secondary battery cells (the maximum voltage of one cell is about 4.2 V, for example) are connected in series. The battery monitoring module 3 includes a semiconductor integrated circuit device 4, switch units 5 and 6, resistors 8 and 9, and a fuse 9a. The semiconductor integrated circuit device 4, the switch units 5 and 6, and the resistors 8 and 9 are mounted on a mounting board (not shown) made of a printed wiring board or the like.

半導体集積回路装置４は、バッテリ２における過充電、過放電、および過電流などの各種監視やバッテリ保護などを行う電池電圧制御用ＩＣであり、ＭＣＵ(Micro-Control Unit)１０、およびアナログフロントエンド１１から構成されている。 The semiconductor integrated circuit device 4 is a battery voltage control IC that performs various types of monitoring and battery protection such as overcharge, overdischarge, and overcurrent in the battery 2, and includes an MCU (Micro-Control Unit) 10 and an analog front end. 11.

ＭＣＵ１０とアナログフロントエンド１１とは、個別の半導体チップに形成されており、半導体集積回路装置４は、これら２つの半導体チップ（ＭＣＵ１０の半導体チップとアナログフロントエンド１１の半導体チップ）を１つのパッケージに搭載したシステムインパッケージ（ＳｉＰ）からなる。 The MCU 10 and the analog front end 11 are formed on individual semiconductor chips, and the semiconductor integrated circuit device 4 includes these two semiconductor chips (the semiconductor chip of the MCU 10 and the semiconductor chip of the analog front end 11) in one package. It consists of an installed system-in-package (SiP).

バッテリパック１には、正（＋）側電極部１ａ、負（−）側電極部１ｂ、およびシリアル通信端子ＳＤＡ，ＳＣＬがそれぞれ設けられている、そして、これら正（＋）側電極部１ａ、負（−）側電極部１ｂ、およびシリアル通信端子ＳＤＡ，ＳＣＬは、Ｉ２Ｃ通信を行うデータバスを介してノート型パーソナルコンピュータなどのバッテリ２を充電する充電器などに接続される。 The battery pack 1 is provided with a positive (+) side electrode portion 1a, a negative (−) side electrode portion 1b, and serial communication terminals SDA and SCL, respectively, and these positive (+) side electrode portions 1a, The negative (−) side electrode portion 1b and the serial communication terminals SDA and SCL are connected to a charger for charging the battery 2 such as a notebook personal computer via a data bus for performing I2C communication.

ここで、通常、正（＋）側電極部１ａ、負（−）側電極部１ｂ、およびシリアル通信端子ＳＤＡ，ＳＣＬは、コネクタ素子を介してパーソナルコンピュータなどの電子機器に接続される。コネクタ素子は上述の実装基板に設けられており、当該コネクタ素子、実装基板、実装基板上に構成されるバッテリ監視モジュール３よってモジュール基板が構成される。 Here, normally, the positive (+) side electrode portion 1a, the negative (−) side electrode portion 1b, and the serial communication terminals SDA and SCL are connected to an electronic device such as a personal computer via a connector element. The connector element is provided on the mounting board described above, and the module board is configured by the connector element, the mounting board, and the battery monitoring module 3 configured on the mounting board.

スイッチ部５は、ＮチャネルＭＯＳ(Metal Oxide Semiconductor)のトランジスタ５ａ、ボディダイオード５ｂ、および抵抗５ｃから構成されており、スイッチ部６は、ＮチャネルＭＯＳのトランジスタ６ａ、ボディダイオード６ｂ、および抵抗６ｃから構成されている。 The switch unit 5 includes an N-channel MOS (Metal Oxide Semiconductor) transistor 5a, a body diode 5b, and a resistor 5c. The switch unit 6 includes an N-channel MOS transistor 6a, a body diode 6b, and a resistor 6c. It is configured.

トランジスタ５ａの一方の接続部(ソース側)には、正（＋）側電極部１ａが接続されており、該トランジスタ５ａの他方の接続部(ドレイン側)には、トランジスタ６ａの一方の接続部(ドレイン側)がそれぞれ接続されている。 A positive (+) side electrode portion 1a is connected to one connection portion (source side) of the transistor 5a, and one connection portion of the transistor 6a is connected to the other connection portion (drain side) of the transistor 5a. (Drain side) are connected to each other.

また、トランジスタ５ａによってボディダイオード５ｂが構成される。ボディダイオード５ｂは、トランジスタ５ａのソース側をアノード、ドレイン側をカソードとしたダイオードとして機能する。 Further, the body diode 5b is constituted by the transistor 5a. The body diode 5b functions as a diode having the source side of the transistor 5a as an anode and the drain side as a cathode.

トランジスタ５ａのソース側には、抵抗５ｃの一方の接続部が接続されており、トランジスタ５ａのゲートは、抵抗５ｃの他方の接続部、および半導体集積回路装置４の制御端子ＤＦｏｕｔにそれぞれ接続されている。 One connection portion of the resistor 5c is connected to the source side of the transistor 5a, and the gate of the transistor 5a is connected to the other connection portion of the resistor 5c and the control terminal DFout of the semiconductor integrated circuit device 4, respectively. Yes.

この制御端子ＤＦｏｕｔは、半導体集積回路装置４の外部ピンとして設けられているものであり、制御端子ＤＦｏｕｔは半導体集積回路装置４のパッケージ内部に設けられた半導体チップ、アナログフロントエンド１１の所定パッドに接続されている。 The control terminal DFout is provided as an external pin of the semiconductor integrated circuit device 4. The control terminal DFout is provided on a semiconductor chip provided inside the package of the semiconductor integrated circuit device 4 and a predetermined pad of the analog front end 11. It is connected.

トランジスタ６ａの一方の接続部(ドレイン側)には、トランジスタ５ａの他方の接続部(ドレイン側)が接続されており、該トランジスタ６ａの他方の接続部(ソース側)には、ヒューズ９ａの一方の接続部が接続されている。 One connection portion (drain side) of the transistor 6a is connected to the other connection portion (drain side) of the transistor 5a, and one of the fuses 9a is connected to the other connection portion (source side) of the transistor 6a. Are connected.

また、トランジスタ６ａによってボディダイオード６ｂが構成される。ボディダイオード６ｂは、トランジスタ６ａのソース側をアノード、ドレイン側をカソードとしたダイオードとして機能する。 Further, the body diode 6b is constituted by the transistor 6a. The body diode 6b functions as a diode having the source side of the transistor 6a as an anode and the drain side as a cathode.

トランジスタ６ａのソース側には、抵抗６ｃの一方の接続部が接続されており、トランジスタ６ａのゲートは、抵抗６ｃの他方の接続部、および半導体集積回路装置４の制御端子ＣＦｏｕｔにそれぞれ接続されている。 One connection portion of the resistor 6c is connected to the source side of the transistor 6a, and the gate of the transistor 6a is connected to the other connection portion of the resistor 6c and the control terminal CFout of the semiconductor integrated circuit device 4, respectively. Yes.

この制御端子ＣＦｏｕｔは、半導体集積回路装置４の外部ピンとして設けられているものであり、制御端子ＣＦｏｕｔは半導体集積回路装置４のパッケージ内部に項けられた半導体チップ、アナログフロントエンド１１の所定パッドに接続されている。 The control terminal CFout is provided as an external pin of the semiconductor integrated circuit device 4, and the control terminal CFout is a semiconductor chip placed inside the package of the semiconductor integrated circuit device 4 and a predetermined pad of the analog front end 11. It is connected to the.

また、この例では、トランジスタ５ａとトランジスタ６ａとの接続部は、半導体集積回路装置４に設けられた電源端子ＶＣＣに接続されている。アナログフロントエンド１１には、電源端子ＶＣＣを介して動作電圧が供給されている。トランジスタ５ａとトランジスタ６ａとの接続部と電源端子ＶＣＣとの間には、保護用のダイオードが接続される場合もある。 In this example, the connection portion between the transistor 5 a and the transistor 6 a is connected to a power supply terminal VCC provided in the semiconductor integrated circuit device 4. An operating voltage is supplied to the analog front end 11 via a power supply terminal VCC. A protective diode may be connected between the connection between the transistor 5a and the transistor 6a and the power supply terminal VCC.

トランジスタ６ａのソース側には、ヒューズ９ａを介してバッテリ２の正（＋）側端子に接続されている。また、正（＋）側電極部１ａには、抵抗８の一方の接続部が接続されており、該抵抗８の他方の接続部は、半導体集積回路装置４に設けられた入力端子ＶＩＮ１２を介してアナログフロントエンド１１に接続されている。 The source side of the transistor 6a is connected to the positive (+) side terminal of the battery 2 via the fuse 9a. Further, one connection portion of the resistor 8 is connected to the positive (+) side electrode portion 1a, and the other connection portion of the resistor 8 is connected via an input terminal VIN12 provided in the semiconductor integrated circuit device 4. Are connected to the analog front end 11.

さらに、負（−）側電極部１ｂとバッテリ２の負（−）側端子との間には、抵抗９が接続されている。抵抗９の両端部は、半導体集積回路装置４に設けられた電流端子Ｉ１，Ｉ２を介してＭＣＵ１０に接続されている。 Further, a resistor 9 is connected between the negative (−) side electrode portion 1 b and the negative (−) side terminal of the battery 2. Both ends of the resistor 9 are connected to the MCU 10 through current terminals I 1 and I 2 provided in the semiconductor integrated circuit device 4.

ＭＣＵ１０は、抵抗９に流れる電流の電圧降下を測定することで間接的に電流値を測定し、その測定結果から該バッテリ２に流れる電流値を検出してバッテリ２の保護（過電流、短絡保護)、およびバッテリ２の残量管理などを行う。 The MCU 10 indirectly measures the current value by measuring the voltage drop of the current flowing through the resistor 9, detects the current value flowing through the battery 2 from the measurement result, and protects the battery 2 (overcurrent, short circuit protection). ), And the remaining amount management of the battery 2 is performed.

また、半導体集積回路装置４には、電圧端子ＶＢＡＴ，ＶＩＮ１〜ＶＩＮ４，ＧＮＤがそれぞれ設けられている。電圧端子ＶＢＡＴは、バッテリ２の正側電極に接続されており、電圧端子ＧＮＤは、バッテリ２の負側電極に接続されている。 The semiconductor integrated circuit device 4 is provided with voltage terminals VBAT, VIN1 to VIN4, and GND, respectively. The voltage terminal VBAT is connected to the positive electrode of the battery 2, and the voltage terminal GND is connected to the negative electrode of the battery 2.

また、電圧端子ＶＩＮ１〜ＶＩＮ４は、バッテリ２を構成する４つのリチウムイオン二次電池セルにおける正側電極、および負側電極にそれぞれ接続されている。アナログフロントエンド１１には、電圧端子ＶＢＡＴ，ＶＩＮ１〜ＶＩＮ４，ＧＮＤを介して４つのリチウムイオン二次電池セルにおける各々の電圧、およびバッテリ２全体の電圧がそれぞれ入力される。 The voltage terminals VIN 1 to VIN 4 are respectively connected to the positive side electrode and the negative side electrode in the four lithium ion secondary battery cells constituting the battery 2. Each voltage in the four lithium ion secondary battery cells and the voltage of the entire battery 2 are input to the analog front end 11 through voltage terminals VBAT, VIN1 to VIN4, and GND.

アナログフロントエンド１１は、ＭＣＵ１０からの命令に応じて、個々のリチウムイオン二次電池セルの電圧をある倍率（たとえば、０．３倍程度）によって増幅し、グランドＧＮＤ（基準電位）基準のアナログデータとしてＭＣＵ１０に出力する。 The analog front end 11 amplifies the voltage of each lithium ion secondary battery cell by a certain magnification (for example, about 0.3 times) in accordance with a command from the MCU 10, and analog data based on the ground GND (reference potential). To the MCU 10.

ＭＣＵ１０は、アナログフロントエンド１１から出力されたアナログデータに基づいてバッテリ２の電池電圧を算出する。ＭＣＵ１０は、バッテリ２の電池電圧を検出する機能の他に、前述したように、バッテリ２の充放電電流や温度などを検出する機能を有しており、これらの検出結果に基づいてバッテリ２が過充電状態か否か、あるいは過放電状態であるかなどを判断する。 The MCU 10 calculates the battery voltage of the battery 2 based on the analog data output from the analog front end 11. In addition to the function of detecting the battery voltage of the battery 2, the MCU 10 has a function of detecting the charge / discharge current, temperature, etc. of the battery 2 as described above, and the battery 2 is based on these detection results. It is determined whether the battery is in an overcharged state or an overdischarged state.

ＭＣＵ１０は、判定した判定結果をアナログフロントエンド１１に出力する。これらＭＣＵ１０とアナログフロントエンド１１とにおける通信は、たとえば、シリアル通信などによって行われている。 The MCU 10 outputs the determined determination result to the analog front end 11. Communication between the MCU 10 and the analog front end 11 is performed by serial communication, for example.

アナログフロントエンド１１は、入力された判定結果に基づいて、スイッチ部５，６に制御信号を出力して動作制御を行い、バッテリ２を所定の電圧範囲内に制御する。 Based on the input determination result, the analog front end 11 outputs a control signal to the switch units 5 and 6 to perform operation control, and controls the battery 2 within a predetermined voltage range.

たとえば、バッテリ２を充電する際には、トランジスタ６ａをＯＮ（導通）し、その他のトランジスタ５ａがＯＦＦ（非導通）となるように制御端子ＤＦｏｕｔ，ＣＦｏｕｔを介して制御信号を出力する。それにより、バッテリ２は、ボディダイオード５ｂ、トランジスタ６ａを介して充電される。 For example, when the battery 2 is charged, the control signal is output via the control terminals DFout and CFout so that the transistor 6a is turned on (conductive) and the other transistors 5a are turned off (non-conductive). Thereby, the battery 2 is charged via the body diode 5b and the transistor 6a.

また、バッテリ２を放電する際には、アナログフロントエンド１１がトランジスタ５ａをＯＮし、その他のトランジスタ６ａがＯＦＦとなるように制御端子ＤＦｏｕｔ，ＣＦｏｕｔを介して制御信号を出力する。これにより、バッテリ２は、ボディダイオード６ｂ、トランジスタ５ａを介して放電される。 When the battery 2 is discharged, the analog front end 11 outputs a control signal via the control terminals DFout and CFout so that the transistor 5a is turned on and the other transistors 6a are turned off. Thereby, the battery 2 is discharged via the body diode 6b and the transistor 5a.

ここで、アナログフロントエンド１１は、高耐圧素子と低耐圧素子とを有する。高耐圧素子は、バッテリ２や充電器が接続されるＩ／Ｏ(Input/Output)部、上述の制御端子ＣＦｏｕｔ，ＤＦｏｕｔの出力部などに用いられる半導体素子であり、たとえば、耐圧３５Ｖ程度の耐圧を有する。 Here, the analog front end 11 has a high breakdown voltage element and a low breakdown voltage element. The high withstand voltage element is a semiconductor element used for an input / output (I / O) unit to which the battery 2 and the charger are connected, an output unit of the above-described control terminals CFout and DFout, and the like. Have

また、低耐圧素子は、高耐圧素子よりも低い耐圧の半導体素子であり、たとえば、５Ｖ程度の耐圧を有する。低耐圧素子は、たとえば、アナログフロントエンド１１の制御用に設けられたロジック回路部や、ＭＣＵ１０とパッケージ内で接続され、ＭＣＵ１０とのシリアル通信に用いられるアナログフロントエンド１１のＩ／Ｏ部などに用いられる。 The low breakdown voltage element is a semiconductor element having a lower breakdown voltage than the high breakdown voltage element, and has a breakdown voltage of, for example, about 5V. The low withstand voltage element is, for example, in a logic circuit section provided for controlling the analog front end 11 or an I / O section of the analog front end 11 connected to the MCU 10 in a package and used for serial communication with the MCU 10. Used.

一方、ＭＣＵ１０は、アナログフロントエンド１１に設けられた電源端子ＶＲＥＧ１，ＶＲＥＧ２を介して動作電圧となる電源電圧（たとえば、３Ｖ程度）が供給されており、すべての半導体素子が５Ｖ程度の耐圧を有する低耐圧素子から構成されている。 On the other hand, the MCU 10 is supplied with a power supply voltage (for example, about 3V) as an operating voltage via power supply terminals VREG1 and VREG2 provided in the analog front end 11, and all semiconductor elements have a withstand voltage of about 5V. It is composed of low withstand voltage elements.

また、ＭＣＵ１０には、Ｉ２Ｃ制御ブロック１２が設けられている。Ｉ２Ｃ制御ブロック１２は、双方向２線バスを用いたＩ２Ｃなどのシリアル通信によって充電器との通信を制御する回路ブロックである。そして、充電器は、充電制御用の半導体集積回路装置と通信を行うことにより、二次電池の充電状態などを管理している。 The MCU 10 is provided with an I2C control block 12. The I2C control block 12 is a circuit block that controls communication with the charger through serial communication such as I2C using a bidirectional two-wire bus. The charger manages the state of charge of the secondary battery by communicating with the semiconductor integrated circuit device for charge control.

また、アナログフロントエンド１１には、リセット端子ＲＥＳＥＴＯＵＴが設けられており、該リセット端子ＲＥＳＥＴＯＵＴから出力されるリセット信号に基づいて、ＭＣＵ１０がリセットされる。リセット信号は、たとえば、アナログフロントエンド１１からＭＣＵ１０に供給される電源電圧（電源端子ＶＲＥＧ１、若しくは、電源端子ＶＲＥＧ２）が所定のリセット検出電圧（たとえば２Ｖ程度）以下になった時に出力される。 The analog front end 11 is provided with a reset terminal RESETOUT, and the MCU 10 is reset based on a reset signal output from the reset terminal RESETOUT. The reset signal is output, for example, when the power supply voltage (power supply terminal VREG1 or power supply terminal VREG2) supplied from the analog front end 11 to the MCU 10 becomes a predetermined reset detection voltage (for example, about 2 V) or less.

さらに、アナログフロントエンド１１には、Ｉ２Ｃ制御ブロック１２における入出力バッファ１３が設けられている、この入出力バッファ１３は、Ｉ２Ｃ制御ブロック１２におけるインタフェースとなる回路ブロックである。 Further, the analog front end 11 is provided with an input / output buffer 13 in the I2C control block 12. The input / output buffer 13 is a circuit block serving as an interface in the I2C control block 12.

入出力バッファ１３は、入力バッファ１４，１６，および出力バッファ１５，１７から構成されている。入力バッファ１４の入力部、および出力バッファ１５の出力部は、アナログフロントエンド１１に設けられたシリアル通信ピンＳＣＬａに接続されている。 The input / output buffer 13 includes input buffers 14 and 16 and output buffers 15 and 17. An input unit of the input buffer 14 and an output unit of the output buffer 15 are connected to a serial communication pin SCLa provided in the analog front end 11.

このシリアル通信ピンＳＣＬａは、半導体集積回路装置４に設けられたシリアル通信ピンＳＣＬ１に接続されており、該シリアル通信ピンＳＣＬ１は、バッテリパック１におけるシリアル通信端子ＳＣＬに接続されている。ここで、シリアル通信ピンＳＣＬ１とシリアル通信端子ＳＣＬとの間、シリアル通信端子ＳＤＡとシリアル通信ピンＳＤＡ１との間には、保護用の抵抗Ｒ１，Ｒ２がそれぞれ必要となる場合がある。 The serial communication pin SCLa is connected to a serial communication pin SCL1 provided in the semiconductor integrated circuit device 4, and the serial communication pin SCL1 is connected to a serial communication terminal SCL in the battery pack 1. Here, protective resistors R1 and R2 may be required between the serial communication pin SCL1 and the serial communication terminal SCL, and between the serial communication terminal SDA and the serial communication pin SDA1, respectively.

また、入力バッファ１６の入力部、および出力バッファ１７の出力部は、アナログフロントエンド１１に設けられたシリアル通信ピンＳＤＡａに接続されている。シリアル通信ピンＳＤＡａは、半導体集積回路装置４設けられたシリアル通信ピンＳＤＡ１に接続されている。そして、シリアル通信ピンＳＤＡ１は、バッテリパック１におけるシリアル通信端子ＳＤＡに接続されている。 The input unit of the input buffer 16 and the output unit of the output buffer 17 are connected to a serial communication pin SDAa provided in the analog front end 11. The serial communication pin SDAa is connected to the serial communication pin SDA1 provided in the semiconductor integrated circuit device 4. The serial communication pin SDA1 is connected to the serial communication terminal SDA in the battery pack 1.

入力バッファ１４の出力部は、アナログフロントエンド１１に設けられたシリアル通信ピンＳＣＬｏｕｔに接続されており、出力バッファ１５の入力部は、アナログフロントエンド１１に設けられたシリアル通信ピンＳＣＬｉｎに接続されている。 An output part of the input buffer 14 is connected to a serial communication pin SCLout provided in the analog front end 11, and an input part of the output buffer 15 is connected to a serial communication pin SCLin provided in the analog front end 11. Yes.

入力バッファ１６の出力部は、アナログフロントエンド１１に設けられたシリアル通信ピンＳＤＡｏｕｔに接続されており、出力バッファ１７の入力部は、アナログフロントエンド１１に設けられたシリアル通信ピンＳＤＡｉｎに接続されている。 An output part of the input buffer 16 is connected to a serial communication pin SDAout provided in the analog front end 11, and an input part of the output buffer 17 is connected to a serial communication pin SDAin provided in the analog front end 11. Yes.

また、ＭＣＵ１０には、シリアル通信パッドＳＣＬｏｕｔ１，ＳＣＬｉｎ１，ＳＤＡｏｕｔ１，ＳＤＡｉｎ１がそれぞれ設けられており、これらシリアル通信パッドＳＣＬｏｕｔ１，ＳＣＬｉｎ１，ＳＤＡｏｕｔ１，ＳＤＡｉｎ１は、Ｉ２Ｃ制御ブロック１２にそれぞれ接続されている。 The MCU 10 is provided with serial communication pads SCLout1, SCLin1, SDAout1, SDAin1, and these serial communication pads SCLout1, SCLin1, SDAout1, SDAin1 are connected to the I2C control block 12, respectively.

また、シリアル通信パッドＳＣＬｏｕｔ１，ＳＣＬｉｎ１，ＳＤＡｏｕｔ１，ＳＤＡｉｎ１は、アナログフロントエンド１１におけるシリアル通信パッドＳＣＬｏｕｔ，ＳＣＬｉｎ，ＳＤＡｏｕｔ，ＳＤＡｉｎにそれぞれ接続されている。そして、入出力バッファ１３を構成する入力バッファ１４，１６、および出力バッファ１５，１７は、高耐圧素子から構成されている。 The serial communication pads SCLout1, SCLin1, SDAout1, and SDAin1 are connected to the serial communication pads SCLout, SCLin, SDAout, and SDAin in the analog front end 11, respectively. The input buffers 14 and 16 and the output buffers 15 and 17 constituting the input / output buffer 13 are composed of high withstand voltage elements.

このように、Ｉ２Ｃ制御ブロック１２における入出力バッファ１３を高耐圧素子によって構成することによって、入出力バッファ１３、およびＩ２Ｃ制御ブロック１２などを、ＥＳＤや半導体集積回路装置４のピン間ショート、外部高圧ピンとのショートなどによる異常電圧の印加による素子破壊などから保護することができる。 In this way, by configuring the input / output buffer 13 in the I2C control block 12 with a high breakdown voltage element, the input / output buffer 13 and the I2C control block 12 are connected to each other in the ESD or semiconductor integrated circuit device 4 between pins, external high voltage. It is possible to protect against device destruction caused by application of an abnormal voltage due to a short circuit with a pin.

ここで、本発明者が検討した一般的なバッテリパック１００の構成について、図２を用いて説明する。 Here, the configuration of a general battery pack 100 examined by the present inventors will be described with reference to FIG.

バッテリパック１００は、図２に示すように、バッテリ１０１、およびバッテリ監視モジュール１０２から構成されている。また、バッテリ監視モジュール１０２は、半導体集積回路装置１０３、スイッチ部１０４，１０５、抵抗１０７，１０８、およびヒューズ１０９からなる図１と同様の構成に、ツェナーダイオード１１０，１１１が設けられており、これらがプリント配線基板などの実装基板（図示せず）上に実装されている。 As shown in FIG. 2, the battery pack 100 includes a battery 101 and a battery monitoring module 102. Further, the battery monitoring module 102 is provided with Zener diodes 110 and 111 in the same configuration as that of FIG. 1 including the semiconductor integrated circuit device 103, the switch units 104 and 105, the resistors 107 and 108, and the fuse 109. Is mounted on a mounting board (not shown) such as a printed wiring board.

バッテリパック１００には、正（＋）側電極部１００ａ、負（−）側電極部１００ｂ、およびシリアル通信端子ＳＤＡ，ＳＣＬがそれぞれ設けられている。これら正（＋）側電極部１００ａ、負（−）側電極部１００ｂ、およびシリアル通信端子ＳＤＡ，ＳＣＬは、ノート型パーソナルコンピュータなどのバッテリ１０１を充電する充電器などが接続される。 The battery pack 100 is provided with a positive (+) side electrode portion 100a, a negative (−) side electrode portion 100b, and serial communication terminals SDA and SCL. The positive (+) side electrode unit 100a, the negative (−) side electrode unit 100b, and the serial communication terminals SDA and SCL are connected to a charger for charging the battery 101 such as a notebook personal computer.

半導体集積回路装置１０３は、ＭＣＵ１１２、およびアナログフロントエンド１１３からなる。これら半導体集積回路装置１０３、スイッチ部１０４，１０５、抵抗１０７，１０８、およびヒューズ１０９における接続構成については、図１のバッテリパック１と同様であるので説明は省略する。 The semiconductor integrated circuit device 103 includes an MCU 112 and an analog front end 113. The connection configuration of the semiconductor integrated circuit device 103, the switch units 104 and 105, the resistors 107 and 108, and the fuse 109 is the same as that of the battery pack 1 of FIG.

さらに、ＭＣＵ１１２には、Ｉ２Ｃインタフェース（図示せず）、および入出力バッファ（図示せず）がそれぞれ設けられている。そして、Ｉ２Ｃインタフェースは、入出力バッファを介してバッテリパック１００に設けられたシリアル通信端子ＳＣＬ，ＳＤＡにそれぞれ接続されている。 Further, the MCU 112 is provided with an I2C interface (not shown) and an input / output buffer (not shown). The I2C interface is connected to serial communication terminals SCL and SDA provided in the battery pack 100 via an input / output buffer.

ここで、図１と異なるところは、入出力バッファがＭＣＵ１１２に設けられている点である。前述したように、ＭＣＵ１１２は、すべて低耐圧素子（たとえば、耐圧５Ｖ程度）によって構成されており、入出力バッファを構成する半導体素子も低耐圧素子で構成されている。 Here, what is different from FIG. 1 is that an input / output buffer is provided in the MCU 112. As described above, all of the MCUs 112 are constituted by low withstand voltage elements (for example, withstand voltage of about 5 V), and the semiconductor elements constituting the input / output buffer are also constituted by low withstand voltage elements.

ＥＳＤや半導体集積回路装置１０３のピン間ショート、バッテリ監視モジュール１０２のコネクタと外部高圧ピンとのショート（たとえば、シリアル通信端子ＳＣＬ、あるいはシリアル通信端子ＳＤＡがバッテリ１０１の電池電圧が入力される端子などと接触）などによって耐圧規格以上の電圧などのノイズが印加されると入出力バッファ、あるいはＩ２Ｃインタフェースなどが破壊される。 ESD or short circuit between pins of the semiconductor integrated circuit device 103, short circuit between the connector of the battery monitoring module 102 and the external high voltage pin (for example, the serial communication terminal SCL or the terminal through which the serial communication terminal SDA receives the battery voltage of the battery 101) When noise such as a voltage exceeding the withstand voltage standard is applied due to contact or the like, the input / output buffer or the I2C interface is destroyed.

バッテリの充電時などにおいて、入出力バッファなどのＩＣ内部素子が破壊されてしまうと充電器や電子機器との通信ができなくなり、バッテリへの充電や電子機器への放電ができなくなって、バッテリパックの故障につながるとともに、バッテリパックの信頼性が大きく損なわれてしまうことになる。それを防止するために、過電圧保護素子として外付けされたツェナーダイオード１１０，１１１と抵抗Ｒ１００，Ｒ１０１が、半導体集積回路装置１０３のシリアル通信端子ＳＣＬ，ＳＤＡにそれぞれ設けられている。 If the IC internal elements such as the input / output buffer are destroyed when charging the battery, it becomes impossible to communicate with the charger or electronic device, and the battery cannot be charged or discharged to the electronic device. As a result, the reliability of the battery pack is greatly impaired. In order to prevent this, Zener diodes 110 and 111 and resistors R100 and R101, which are externally attached as overvoltage protection elements, are provided at the serial communication terminals SCL and SDA of the semiconductor integrated circuit device 103, respectively.

抵抗Ｒ１００の一方の接続部には、シリアル通信端子ＳＣＬが接続されており、該抵抗Ｒ１００の他方の接続部には、ツェナーダイオード１１０のカソードが接続されている。ツェナーダイオード１１０のアノードには、負（−）側電極部１００ｂが接続されている。 The serial communication terminal SCL is connected to one connection portion of the resistor R100, and the cathode of the Zener diode 110 is connected to the other connection portion of the resistor R100. A negative (−) side electrode portion 100 b is connected to the anode of the Zener diode 110.

また、抵抗Ｒ１０１の一方の接続部には、シリアル通信端子ＳＤＡが接続されており、該抵抗Ｒ１０１の他方の接続部には、ツェナーダイオード１１１のカソードが接続されている。このツェナーダイオード１１１のアノードには、負（−）側電極部１００ｂが接続されている。 The serial communication terminal SDA is connected to one connection portion of the resistor R101, and the cathode of the Zener diode 111 is connected to the other connection portion of the resistor R101. A negative (−) side electrode portion 100 b is connected to the anode of the Zener diode 111.

さらに、ツェナーダイオード１１０、１１１のアノードの接続先は、バッテリパックの負側電極でもよく、ツェナーダイオードに替えて、予後用のバリスタや容量が用いられる場合もある。 Further, the anode of the Zener diodes 110 and 111 may be connected to the negative electrode of the battery pack, and a varistor or capacitor for prognosis may be used instead of the Zener diode.

これらツェナーダイオード１１０，１１１によって、シリアル通信端子ＳＣＬ、あるいはシリアル通信端子ＳＤＡに耐圧電圧以上のノイズなどが印加されても、ツェナー電圧によってクランプされ、耐圧電圧以上の電圧がシリアル通信端子ＳＣＬ、あるいはシリアル通信端子ＳＤＡ（ＭＣＵ１１２におけるＩ２Ｃインタフェースと接続される入出力バッファ）に印加されることを防止している。 Even if noise higher than the withstand voltage is applied to the serial communication terminal SCL or the serial communication terminal SDA by the Zener diodes 110 and 111, the Zener diode 110, 111 is clamped by the Zener voltage, and the voltage higher than the withstand voltage is applied to the serial communication terminal SCL or serial Application to the communication terminal SDA (input / output buffer connected to the I2C interface in the MCU 112) is prevented.

しかしながら、過電圧保護素子であるツェナーダイオード１１０，１１１は、課題でも述べたように、部品面積が大きく、かつ高価であるので、バッテリパック１００の低コスト化、および小型化の妨げとなってしまう。 However, as described in the problem, the Zener diodes 110 and 111 that are overvoltage protection elements have a large component area and are expensive, which hinders cost reduction and size reduction of the battery pack 100.

特に、半導体集積回路装置１０３、スイッチ部１０４，１０５、抵抗１０７，１０８、およびツェナーダイオード１１０，１１１を搭載して構成されるモジュール基板の小型化の妨げとなってしまう。モジュール基板はバッテリパック１００の内部に、電池と共に設けられるものであるが、モジュール基盤の大きさがバッテリパックの大きさを決定する要因となる場合がある。 In particular, miniaturization of a module substrate configured by mounting the semiconductor integrated circuit device 103, the switch units 104 and 105, the resistors 107 and 108, and the Zener diodes 110 and 111 is hindered. The module substrate is provided together with the battery in the battery pack 100, but the size of the module substrate may be a factor that determines the size of the battery pack.

たとえばリチウムイオン電池の場合、円筒型、角型のものが多く用いられている。このうち特に円筒型は規格によって大きさが一律に決定されるものもある。その場合、基板モジュールの大きさや一方の辺の長さ（特に短辺の長さ）は電池の大きさによって上限を設定されることがある。 For example, in the case of a lithium ion battery, a cylindrical type and a rectangular type are often used. Among these, in particular, there is a cylindrical type whose size is uniformly determined by the standard. In that case, the upper limit of the size of the board module and the length of one side (particularly the length of the short side) may be set depending on the size of the battery.

一方、図１に示したバッテリパック１では、入出力バッファ１３をアナログフロントエンド１１の高耐圧素子によって構成することにより、入出力バッファ１３それ自体の耐圧を上げることができるので、ツェナーダイオード１１０，１１１を不要としながらＥＳＤなどノイズによる入出力バッファ１３の破壊などを防止することができる。 On the other hand, in the battery pack 1 shown in FIG. 1, the input / output buffer 13 is configured by a high breakdown voltage element of the analog front end 11, so that the breakdown voltage of the input / output buffer 13 itself can be increased. It is possible to prevent the input / output buffer 13 from being damaged due to noise such as ESD while making 111 unnecessary.

さらに、図２のツェナーダイオード１１０，１１１を不要とすることができるので、バッテリパック１を低コスト化することができるとともに、実装面積も低減することができる。また、モジュール基板の設計の自由度を向上させることができる。 Furthermore, since the Zener diodes 110 and 111 in FIG. 2 can be eliminated, the battery pack 1 can be reduced in cost and the mounting area can be reduced. Further, the degree of freedom in designing the module substrate can be improved.

図３は、ＭＣＵ１０におけるＩ２Ｃ制御ブロック１２と入出力バッファ１８との接続構成の一例を示した説明図である。 FIG. 3 is an explanatory diagram showing an example of a connection configuration between the I2C control block 12 and the input / output buffer 18 in the MCU 10.

ＭＣＵ１０には、低耐圧素子によって構成された入出力バッファ１８が設けられている。入出力バッファ１８は、入力バッファ１９，２１、および出力バッファ２０，２２から構成されている。 The MCU 10 is provided with an input / output buffer 18 composed of low withstand voltage elements. The input / output buffer 18 includes input buffers 19 and 21 and output buffers 20 and 22.

入力バッファ１９の入力部、および出力バッファ２０の出力部には、ＭＣＵ１０に設けられたシリアル通信パッドＳＣＬ’がそれぞれ接続されており、入力バッファ２１の入力部、ならびに出力バッファ２２の出力部には、ＭＣＵ１０に設けられたシリアル通信パッドＳＤＡ’がそれぞれ接続されている。 A serial communication pad SCL ′ provided in the MCU 10 is connected to the input section of the input buffer 19 and the output section of the output buffer 20. The input section of the input buffer 21 and the output section of the output buffer 22 are connected to the output section of the input buffer 19. , Serial communication pads SDA ′ provided in the MCU 10 are respectively connected.

また、入力バッファ１９の出力部、出力バッファ２０の入力部、入力バッファ２１の出力部、および出力バッファ２２の入力部は、Ｉ２Ｃ制御ブロック１２と接続されている。 The output unit of the input buffer 19, the input unit of the output buffer 20, the output unit of the input buffer 21, and the input unit of the output buffer 22 are connected to the I2C control block 12.

さらに、入力バッファ１９の出力部はシリアル通信パッドＳＤＡｉｎ１に、出力バッファ２０の入力部はシリアル通信パッドＳＤＡｏｕｔ１に、入力バッファ２１の出力部はシリアル通信パッドＳＣＬｉｎ１に、および出力バッファ２２の入力部はシリアル通信パッドＳＣＬｏｕｔ１にそれぞれ接続されている。 Further, the output part of the input buffer 19 is serial communication pad SDAin1, the input part of the output buffer 20 is serial communication pad SDAout1, the output part of the input buffer 21 is serial communication pad SCLin1, and the input part of the output buffer 22 is serial. Each is connected to a communication pad SCLout1.

ＭＣＵ１０に設けられたシリアル通信パッドＳＣＬ’，ＳＤＡ’は、たとえば、ＭＣＵ１０単独でのウエハテストなどにおいて使用されるテスト専用のパッドであり、ウエハテスト時にアナログフロントエンド１１がない状態であっても、シリアル通信パッドＳＣＬ’，ＳＤＡ’，および入出力バッファ１８を用いることにより、ＭＣＵ１０単体においてＩ２Ｃ制御ブロック１２のテストを行うことができる。 The serial communication pads SCL ′ and SDA ′ provided in the MCU 10 are dedicated pads for testing used in, for example, a wafer test of the MCU 10 alone, and even if the analog front end 11 is not present during the wafer test, By using the serial communication pads SCL ′ and SDA ′ and the input / output buffer 18, the MCU 10 alone can test the I2C control block 12.

図４は、ＭＣＵ１０に設けられた入出力バッファ１８の入力バッファ１９と出力バッファ２０、およびアナログフロントエンド１１に設けられた入出力バッファ１３における入力バッファ１４と出力バッファ１５の回路構成の一例を示す説明図である。 FIG. 4 shows an example of the circuit configuration of the input buffer 19 and the output buffer 20 of the input / output buffer 18 provided in the MCU 10 and the input buffer 14 and the output buffer 15 in the input / output buffer 13 provided in the analog front end 11. It is explanatory drawing.

入力バッファ１９は、トランジスタ２３〜２９、インバータ３０、スイッチ３１，および抵抗３２，３３から構成されている。トランジスタ２３，２４，２８は、ＰチャネルＭＯＳからなり、トランジスタ２５，２６，２７，２９は、ＮチャネルＭＯＳからなる。 The input buffer 19 includes transistors 23 to 29, an inverter 30, a switch 31, and resistors 32 and 33. Transistors 23, 24, and 28 are made of P-channel MOS, and transistors 25, 26, 27, and 29 are made of N-channel MOS.

抵抗３２，３３の一方の接続部には、シリアル通信パッドＳＣＬ’がそれぞれ接続されており、該抵抗３３の他方の接続部には、グランド（基準電位）が接続されている。 A serial communication pad SCL ′ is connected to one connection portion of the resistors 32 and 33, and a ground (reference potential) is connected to the other connection portion of the resistor 33.

また、シリアル通信パッドＳＣＬ’には、ノイズ保護素子となるダイオードＤ１が接続されている。同様に、ＭＣＵ１０のシリアル通信ピンＳＣＬｏｕｔ１，ＳＣＬｉｎ１、およびアナログフロントエンド１１のシリアル通信パッドＳＣＬａ，ＳＣＬｏｕｔ，ＳＣＬｉｎにおいても、ノイズ保護素子となるダイオードＤ２〜Ｄ６がそれぞれ接続されている。 Further, a diode D1 serving as a noise protection element is connected to the serial communication pad SCL ′. Similarly, diodes D2 to D6 serving as noise protection elements are connected to the serial communication pins SCLout1 and SCLin1 of the MCU 10 and the serial communication pads SCLa, SCLout and SCLin of the analog front end 11, respectively.

図４において、ダイオードＤ１〜Ｄ６（ＥＳＤ保護素子）はＮチャネルＭＯＳトランジスタのボディダイオードで構成されているが、ＥＳＤ保護素子としてＩＣ上に構成される保護用のダイオードが用いられることもある。また、ＮチャネルＭＯＳトランジスタとダイオード素子とが併用される場合もあり、抵抗などを用いてそれらの特性が調整される場合もある。 In FIG. 4, the diodes D1 to D6 (ESD protection elements) are constituted by body diodes of N-channel MOS transistors, but protection diodes configured on the IC may be used as ESD protection elements. In addition, an N-channel MOS transistor and a diode element may be used together, and their characteristics may be adjusted using a resistor or the like.

ＥＳＤ保護素子は、通常、半導体集積回路装置のほぼ全てのパッドに設けられるものであり、低耐圧用と高耐圧用のものが使い分けられることが多い。つまり、低耐圧信号の入出力用のＰＡＤには低耐圧用のＥＳＤ保護素子、高耐圧信号の入出力用のＰＡＤには高耐圧用のＥＳＤ保護素子が用いられる。 The ESD protection element is usually provided on almost all pads of the semiconductor integrated circuit device, and a low breakdown voltage and a high breakdown voltage are often used separately. That is, a low withstand voltage ESD protection element is used for a low withstand voltage signal input / output PAD, and a high withstand voltage ESD protection element is used for a high withstand voltage signal input / output PAD.

トランジスタ２８とトランジスタ２９とは、電源電圧とグランドとの間に直列接続されたインバータ構成となっており、該トランジスタ２８，２９のゲートには、抵抗３２の他方の接続部が接続されている。ここでいう電源電圧は、アナログフロントエンド１１からＭＣＵ１０に供給された電源電圧であって、たとえば電源端子ＶＲＥＧ１の電圧（たとえば１．５Ｖ）、電源端子ＶＲＥＧ２の電圧（たとえば３Ｖ）である。 The transistor 28 and the transistor 29 have an inverter configuration connected in series between the power supply voltage and the ground, and the other connection portion of the resistor 32 is connected to the gates of the transistors 28 and 29. The power supply voltage here is a power supply voltage supplied from the analog front end 11 to the MCU 10, for example, a voltage of the power supply terminal VREG1 (for example, 1.5V) and a voltage of the power supply terminal VREG2 (for example, 3V).

トランジスタ２８とトランジスタ２９との接続部（インバータの出力部）には、スイッチ３１の一方の接続部が接続されており、該スイッチ３１の他方の接続部には、トランジスタ２７の一方の接続部(ドレイン側)が接続されている。 One connection portion of the switch 31 is connected to a connection portion between the transistor 28 and the transistor 29 (output portion of the inverter), and one connection portion of the transistor 27 (to the other connection portion of the switch 31 ( The drain side) is connected.

スイッチ３１の制御端子（図示せず）には、ＭＣＵ１０の制御ブロックなどから出力される制御信号が入力されるように接続されており、スイッチ３１をＯＮ／ＯＦＦすることにより、トランジスタ２７，２８，２９によって構成されるインバータのしきい値電圧を制御する。 A control terminal (not shown) of the switch 31 is connected so that a control signal output from a control block of the MCU 10 or the like is input. By turning on / off the switch 31, the transistors 27, 28, 29 is used to control the threshold voltage of the inverter.

Ｉ２Ｃ等、通信信号の入力しきい値には、複数の規格が存在する場合がある。複数の電子機器との通信を可能とするため、入力しきい値の切り替え機能が設けられていることが多い。 There may be a plurality of standards for input thresholds of communication signals such as I2C. In order to enable communication with a plurality of electronic devices, an input threshold value switching function is often provided.

このトランジスタ２７の他方の接続部(ソース側)には、グランドが接続されており、該トランジスタ２７のゲートには、トランジスタ２８，２９のゲート（インバータの入力部）が接続されている。 The other connection portion (source side) of the transistor 27 is connected to the ground, and the gate of the transistor 27 is connected to the gates of the transistors 28 and 29 (input portion of the inverter).

トランジスタ２３〜２６は、電源電圧とグランドとの間に直列接続されたトライステートインバータ構成となっている。トランジスタ２３，２６のゲートには、トランジスタ２８とトランジスタ２９との接続部、およびスイッチ３１の一方の接続部がそれぞれ接続されている。 The transistors 23 to 26 have a tristate inverter configuration connected in series between the power supply voltage and the ground. The gates of the transistors 23 and 26 are connected to a connection portion between the transistor 28 and the transistor 29 and one connection portion of the switch 31, respectively.

トランジスタ２４のゲート、ならびにインバータ３０の入力部には、ウエハテスト時などにＭＣＵ１０の制御ブロックなどから出力されるテスト切り替え制御信号が入力されるように接続されている。また、インバータ３０の出力部には、トランジスタ２５のゲートが接続されている。 The gate of the transistor 24 and the input part of the inverter 30 are connected so that a test switching control signal output from a control block of the MCU 10 or the like during a wafer test or the like is input. Further, the gate of the transistor 25 is connected to the output part of the inverter 30.

そして、トランジスタ２４とトランジスタ２５との接続部（トライステートインバータの出力部）は、Ｉ２Ｃ制御ブロック１２の入力端子に接続されているとともに、シリアル通信ピンＳＣＬｏｕｔ１に接続されている。 A connection portion (output portion of the tristate inverter) between the transistor 24 and the transistor 25 is connected to the input terminal of the I2C control block 12 and to the serial communication pin SCLout1.

続いて、出力バッファ２０は、トランジスタ３４〜４２、およびインバータ３０ａから構成されている。トランジスタ３４，３５，３８，４０は、ＰチャネルＭＯＳからなり、トランジスタ３６，３７，３９，４１，４２は、ＮチャネルＭＯＳからなる。 Subsequently, the output buffer 20 includes transistors 34 to 42 and an inverter 30a. Transistors 34, 35, 38, and 40 are P-channel MOS transistors, and transistors 36, 37, 39, 41, and 42 are N-channel MOS transistors.

トランジスタ３４〜３７は、電源電圧とグランドとの間に直列接続されたトライステートインバータ構成となっている。トランジスタ３４，３７のゲート（トライステートインバータの入力部）は、Ｉ２Ｃ制御ブロック１２の出力端子、ならびにシリアル通信パッドＳＣＬｉｎ１にそれぞれ接続されている。シリアル通信パッドＳＣＬｉｎ１は、アナログフロントエンド１１に設けられたシリアル通信ピンＳＣＬｉｎに接続されている。 The transistors 34 to 37 have a tristate inverter configuration connected in series between the power supply voltage and the ground. The gates of the transistors 34 and 37 (input part of the tristate inverter) are connected to the output terminal of the I2C control block 12 and the serial communication pad SCLin1, respectively. The serial communication pad SCLin1 is connected to a serial communication pin SCLin provided on the analog front end 11.

また、トランジスタ３５のゲート、およびインバータ３０ａの入力部は、ウエハテスト時などにＭＣＵ１０の制御ブロックなどから出力されるテスト切り替え制御信号が入力されるように接続されている。インバータ３０ａの入出力部には、トランジスタ３６のゲートが接続されている。 Further, the gate of the transistor 35 and the input part of the inverter 30a are connected so that a test switching control signal output from a control block of the MCU 10 or the like is input during a wafer test or the like. The gate of the transistor 36 is connected to the input / output part of the inverter 30a.

トランジスタ３８とトランジスタ３９とは、電源電圧とグランドとの間に直列接続されたインバータ構成となっており、トランジスタ４０とトランジスタ４１とにおいても、電源電圧とグランドとの間に直列接続されたインバータ構成となっている。 The transistor 38 and the transistor 39 have an inverter configuration connected in series between the power supply voltage and the ground, and the transistor 40 and the transistor 41 also have an inverter configuration connected in series between the power supply voltage and the ground. It has become.

トランジスタ３５とトランジスタ３６との接続部（トライステートインバータの出力部）には、トランジスタ３８，３９のゲート（インバータの入力部）がそれぞれ接続されている。 The gates of the transistors 38 and 39 (the input part of the inverter) are respectively connected to the connection part (the output part of the tristate inverter) between the transistor 35 and the transistor 36.

トランジスタ３８とトランジスタ３９との接続部（インバータの出力部）には、トランジスタ４０，４１のゲート（インバータの入力部）がそれぞれ接続されている。トランジスタ４０とトランジスタ４１との接続部（インバータの出力部）には、トランジスタ４２のゲートが接続されている。 The gates of the transistors 40 and 41 (the input part of the inverter) are connected to the connection part (the output part of the inverter) between the transistor 38 and the transistor 39, respectively. A gate of the transistor 42 is connected to a connection portion (an output portion of the inverter) between the transistor 40 and the transistor 41.

また、Ｎｃｈオープンドレイン出力素子としてのトランジスタ４２の一方の接続部には、シリアル通信パッドＳＣＬ’が接続されており、該トランジスタ４２の他方の接続部には、グランドが接続されている。 A serial communication pad SCL 'is connected to one connection portion of the transistor 42 as an Nch open drain output element, and a ground is connected to the other connection portion of the transistor 42.

一方、アナログフロントエンド１１の入出力バッファ１３において、入力バッファ１４は、トランジスタ４３〜４７、スイッチ４８、および抵抗４９，５０から構成されている。トランジスタ４３，４５はＰチャネルＭＯＳからなり、トランジスタ４４，４６，４７はＮチャネルＭＯＳからなる。ここで、少なくともトランジスタ４５，４６，４７は、高耐圧素子によって構成されている。 On the other hand, in the input / output buffer 13 of the analog front end 11, the input buffer 14 includes transistors 43 to 47, a switch 48, and resistors 49 and 50. Transistors 43 and 45 are P-channel MOS, and transistors 44, 46 and 47 are N-channel MOS. Here, at least the transistors 45, 46, and 47 are formed of high voltage elements.

抵抗５０の一方の接続部、および抵抗４９の一方の接続部には、シリアル通信パッドＳＣＬａが接続されており、抵抗５０の他方の接続部には、グランドが接続されている。抵抗４９の他方の接続部には、トランジスタ４５，４６により構成されたインバータの入力部が接続されている。このシリアル通信パッドＳＣＬａには、ノイズ保護素子となるダイオードＤ４が接続されている。 The serial communication pad SCLa is connected to one connection portion of the resistor 50 and one connection portion of the resistor 49, and the ground is connected to the other connection portion of the resistor 50. The other connection portion of the resistor 49 is connected to the input portion of the inverter constituted by the transistors 45 and 46. A diode D4 serving as a noise protection element is connected to the serial communication pad SCLa.

トランジスタ４５，４６により構成されたインバータの出力部には、スイッチ４８の一方の接続部、およびトランジスタ４３，４４により構成されたインバータの入力部がそれぞれ接続されている。 One connection portion of the switch 48 and the input portion of the inverter constituted by the transistors 43 and 44 are connected to the output portion of the inverter constituted by the transistors 45 and 46, respectively.

トランジスタ４３〜４７は、ＡＦＥ低電源電圧とグランドとの間に直列接続されたインバータを構成している。ここでいうＡＦＥ低電源電圧は、たとえば、アナログフロントエンド１１内部に設けられてＭＣＵ１０に電源を供給するレギュレータの出力電圧（たとえばＶＲＥＧ２）である。 The transistors 43 to 47 constitute an inverter connected in series between the AFE low power supply voltage and the ground. The AFE low power supply voltage here is, for example, an output voltage (for example, VREG2) of a regulator that is provided inside the analog front end 11 and supplies power to the MCU 10.

また、アナログフロントエンド１１には、ＡＦＥ高電源電圧（たとえばバッテリ２の正側電圧）で動作するブロックも存在する。一般的に、ＡＦＥ高電源電圧で動作する回路ブロックには高耐圧素子が用いられ、ＡＦＥ低電源電圧で動作するブロックには低耐圧素子が用いられる。アナログフロントエンド１１は高耐圧部と低耐圧部とを有して複数の電源電圧によって動作するように構成される。 The analog front end 11 also includes a block that operates with an AFE high power supply voltage (for example, the positive voltage of the battery 2). Generally, a high breakdown voltage element is used for a circuit block that operates at an AFE high power supply voltage, and a low breakdown voltage element is used for a block that operates at an AFE low power supply voltage. The analog front end 11 has a high withstand voltage portion and a low withstand voltage portion, and is configured to operate with a plurality of power supply voltages.

スイッチ４８の他方の接続部には、トランジスタ４７の一方の接続部が接続されている。トランジスタ４７の他方の接続部には、グランドが接続されており、該トランジスタ４７のゲートには、トランジスタ４５，４６により構成されたインバータの入力部が接続されている。 One connection portion of the transistor 47 is connected to the other connection portion of the switch 48. The other connection portion of the transistor 47 is connected to the ground, and the gate of the transistor 47 is connected to the input portion of the inverter constituted by the transistors 45 and 46.

スイッチ４８の制御端子（図示せず）には、ＭＣＵ１０から出力されたシリアル信号によって書き換え可能なアナログフロントエンド１１内部レジスタの出力端子が接続されており、スイッチ３１と同様に、スイッチ４８をＯＮ／ＯＦＦすることにより、トランジスタ４５，４６によって構成されるインバータのしきい値電圧を制御する。 The control terminal (not shown) of the switch 48 is connected to the output terminal of the internal register of the analog front end 11 that can be rewritten by the serial signal output from the MCU 10. By turning off, the threshold voltage of the inverter constituted by the transistors 45 and 46 is controlled.

そして、トランジスタ４３，４４により構成されたインバータの出力部には、シリアル通信パッドＳＣＬｏｕｔが接続されている。このシリアル通信パッドＳＣＬｏｕｔは、アナログフロントエンド１１に設けられており、ＭＣＵ１０のシリアル通信パッドＳＣＬｏｕｔ１にインナワイヤを介して接続されて、Ｉ２Ｃ制御ブロック１２の入力端子に接続されている。 A serial communication pad SCLout is connected to the output part of the inverter constituted by the transistors 43 and 44. The serial communication pad SCLout is provided in the analog front end 11, connected to the serial communication pad SCLout 1 of the MCU 10 via an inner wire, and connected to an input terminal of the I2C control block 12.

また、出力バッファ１５は、トランジスタ５１〜５５から構成されている。トランジスタ５１，５３は、ＰチャネルＭＯＳからなり、トランジスタ５２，５４，５５はＮチャネルＭＯＳからなる。このうち、少なくともトランジスタ５５は、高耐圧素子によって構成されている。また、トランジスタ５３，５４においても、高耐圧素子によって構成される場合が多い。 The output buffer 15 includes transistors 51 to 55. Transistors 51 and 53 are made of P-channel MOS, and transistors 52, 54 and 55 are made of N-channel MOS. Among these, at least the transistor 55 is composed of a high voltage element. Also, the transistors 53 and 54 are often constituted by high breakdown voltage elements.

トランジスタ５１，５２により構成されたインバータの入力部には、シリアル通信パッドＳＣＬｉｎが接続されており、該シリアル通信パッドＳＣＬｉｎは、アナログフロントエンド１１に設けられ、ＭＣＵ１０のシリアル通信パッドＳＣＬｉｎ１とインナワイヤを介して接続されて、ＩＣ２制御ブロック１２の出力端子に接続されている。 A serial communication pad SCLin is connected to the input part of the inverter constituted by the transistors 51 and 52. The serial communication pad SCLin is provided in the analog front end 11 and is connected to the serial communication pad SCLin1 of the MCU 10 via an inner wire. Connected to the output terminal of the IC2 control block 12.

また、トランジスタ５１，５２により構成されたインバータの出力部には、トランジスタ５３，５４によって構成されたインバータの入力部が接続されている。 The output part of the inverter constituted by the transistors 51 and 52 is connected to the input part of the inverter constituted by the transistors 53 and 54.

トランジスタ５３，５４によって構成されたインバータの出力部には、ＮＯＤ（Ｎｃｈオープンドレイン）としてのトランジスタ５５のゲートが接続されている。このトランジスタ５５の一方の接続部には、シリアル通信パッドＳＣＬａが接続されており、該トランジスタの他方の接続部には、グランド（ＧＮＤ）が接続されている。 The gate of the transistor 55 as NOD (Nch open drain) is connected to the output part of the inverter constituted by the transistors 53 and 54. A serial communication pad SCLa is connected to one connection portion of the transistor 55, and a ground (GND) is connected to the other connection portion of the transistor.

このようにしてＭＣＵ１０におけるＩ２Ｃ制御ブロック１２の入出力バッファがアナログフロントエンド１１の入出力バッファ１３を介して通信端子ＳＣＬ，ＳＤＡから出力されることになる。これにより、本来低耐圧素子で構成されていた通信端子ＳＣＬ、ＳＤＡの入出力バッファが高耐圧素子で構成されることになり、通信端子の耐圧が向上される。 In this way, the input / output buffer of the I2C control block 12 in the MCU 10 is output from the communication terminals SCL and SDA via the input / output buffer 13 of the analog front end 11. As a result, the input / output buffers of the communication terminals SCL and SDA that are originally configured with low-voltage elements are configured with high-voltage elements, and the breakdown voltage of the communication terminals is improved.

ここで、ウエハテスト時における入力バッファ１９、および出力バッファ２０の動作について説明する。 Here, operations of the input buffer 19 and the output buffer 20 during the wafer test will be described.

この場合、ウエハテスト時にＭＣＵ１０の図示しない制御ブロック（たとえば、ＣＰＵ部、メモリ部、ロジック部などから構成されて、プログラムに応じて動作するもの）から、Ｌｏ信号のテスト切り替え制御信号が入力バッファ１９、および出力バッファ２０に出力される。 In this case, a test switching control signal for the Lo signal is input from the control block (not shown) of the MCU 10 (for example, a CPU unit, a memory unit, a logic unit, etc., which operates according to a program) during the wafer test. And output to the output buffer 20.

このテスト切り替え制御信号を受けて、トランジスタ２４，３５のゲートにはＬｏ信号がそれぞれ入力され、トランジスタ２５，３６のゲートには、インバータ３０，３０ａによって反転されたＨｉ信号がそれぞれ入力される。 In response to the test switching control signal, the Lo signal is input to the gates of the transistors 24 and 35, and the Hi signal inverted by the inverters 30 and 30a is input to the gates of the transistors 25 and 36, respectively.

これによって、トライステートインバータ（トランジスタ２３〜２６、およびトランジスタ３４〜３７）が動作することになり、入力バッファ１９、および出力バッファ２０がバッファとして機能し、シリアル通信パッドＳＣＬ’を介してのウエハテストが可能となる。 As a result, the tristate inverters (transistors 23 to 26 and transistors 34 to 37) operate, and the input buffer 19 and the output buffer 20 function as buffers, and a wafer test is performed via the serial communication pad SCL ′. Is possible.

また、ウエハテスト時以外の場合には、ＭＣＵ１０の制御ブロックは、Ｈｉ信号のテスト切り替え制御信号を入力バッファ１９、および出力バッファ２０にそれぞれ出力する。これにより、トランジスタ２４，２５，３５，３６がそれぞれＯＦＦとなり、インバータの出力がハイインピーダンスになるため、入力バッファ、および出力バッファとしての機能は停止することになる。 When the wafer test is not performed, the control block of the MCU 10 outputs a Hi signal test switching control signal to the input buffer 19 and the output buffer 20, respectively. As a result, the transistors 24, 25, 35, and 36 are turned off, and the output of the inverter becomes high impedance, so that the functions as the input buffer and the output buffer are stopped.

なお、図４では、入力バッファ１９、出力バッファ２０、入力バッファ１４、および出力バッファ１５の回路構成の一例について説明したが、入力バッファ２１、出力バッファ２２、入力バッファ１６、および出力バッファ１７の回路構成についても図４と同様であるので説明は省略する。 In FIG. 4, an example of the circuit configuration of the input buffer 19, the output buffer 20, the input buffer 14, and the output buffer 15 has been described, but the circuits of the input buffer 21, the output buffer 22, the input buffer 16, and the output buffer 17 are described. The configuration is also the same as that in FIG.

図５は、入出力バッファ１３を構成する高耐圧素子からなるＮチャネルＭＯＳトランジスタＴの上面図、およびその断面図である。 FIG. 5 is a top view of an N-channel MOS transistor T made of a high breakdown voltage element constituting the input / output buffer 13 and a sectional view thereof.

トランジスタＴは、図５の上方の左側から右側にかけて、バックゲートＢ１、ソースＳ、ゲートＧ、ドレインＤ、およびバックゲートＢ２がレイアウトされている。 The transistor T has a back gate B1, a source S, a gate G, a drain D, and a back gate B2 laid out from the upper left side to the right side in FIG.

また、図５の下方に示すトランジスタＴにおいて、たとえば、Ｐ型の半導体基板５６の上方には、Ｐ−ＷＥＬＬ５７が形成されている。このＰ−ＷＥＬＬ５７の上部には、左から右にかけて、バックゲートＢ１として機能するＰ型半導体領域５８、ソースＳとして機能するＮ型半導体領域５９がそれぞれ形成されており、Ｐ−ＷＥＬＬ５７を挟んでドレインＤとして機能するＮ型半導体領域６０、ならびにバックゲートＢ２として機能するＰ型半導体領域６１がそれぞれ形成されている。 In the transistor T shown in the lower part of FIG. 5, for example, a P-WELL 57 is formed above the P-type semiconductor substrate 56. A P-type semiconductor region 58 functioning as a back gate B1 and an N-type semiconductor region 59 functioning as a source S are formed on the P-WELL 57 from left to right. An N-type semiconductor region 60 functioning as D and a P-type semiconductor region 61 functioning as the back gate B2 are formed.

Ｐ型半導体領域５８の外側上部には、絶縁膜６２が形成されており、該Ｐ型半導体領域５８のバックゲート側、およびソース側上部には、絶縁膜６３が形成されている。そして、絶縁膜６２と絶縁膜６３とに挟まれるように、バックゲートＢ１として機能するＰ型半導体領域６４が形成されている。 An insulating film 62 is formed on the outer upper portion of the P-type semiconductor region 58, and an insulating film 63 is formed on the back gate side and the source-side upper portion of the P-type semiconductor region 58. A P-type semiconductor region 64 functioning as the back gate B1 is formed so as to be sandwiched between the insulating film 62 and the insulating film 63.

Ｎ型半導体領域５９のゲート側上部には、絶縁膜６５が形成されており、絶縁膜６３と絶縁膜６５とに挟まれるようにソースＳとして機能するＮ型半導体領域６６が形成されている。Ｐ型半導体領域６４は、Ｐ型半導体領域５８よりも不純物濃度が高い領域である。Ｎ型半導体領域６６は、Ｎ型半導体領域５９よりも不純物濃度が高い領域である。 An insulating film 65 is formed on the gate-side upper portion of the N-type semiconductor region 59, and an N-type semiconductor region 66 that functions as the source S is formed so as to be sandwiched between the insulating film 63 and the insulating film 65. The P-type semiconductor region 64 is a region having a higher impurity concentration than the P-type semiconductor region 58. The N-type semiconductor region 66 is a region having a higher impurity concentration than the N-type semiconductor region 59.

また、Ｎ型半導体領域６０のゲート側上部には、絶縁膜６７が形成されており、該Ｎ型半導体領域６０のドレイン側からバックゲート側の上部には、絶縁膜６８が形成されている。Ｐ型半導体領域６１の右外側上部には、絶縁膜６９が形成されている。 In addition, an insulating film 67 is formed on the gate-side upper portion of the N-type semiconductor region 60, and an insulating film 68 is formed on the upper portion from the drain side to the back gate side of the N-type semiconductor region 60. An insulating film 69 is formed on the upper right outside of the P-type semiconductor region 61.

Ｎ型半導体領域６０の上部に形成された絶縁膜６７と絶縁膜６８と間には、ドレインＤとして機能するＮ型半導体領域７０が形成されており、Ｐ型半導体領域６１の上部には、絶縁膜６８と絶縁膜６９とに挟まれるように、バックゲートＢ２として機能するＰ型半導体領域７１が形成されている。Ｎ型半導体領域７０は、Ｎ型半導体領域６０よりも不純物濃度が高い領域であり、Ｐ型半導体領域７１は、Ｐ型半導体領域６１よりも不純物濃度が高い領域である。 An N-type semiconductor region 70 that functions as the drain D is formed between the insulating film 67 and the insulating film 68 formed on the N-type semiconductor region 60. An insulating layer is formed on the P-type semiconductor region 61. A P-type semiconductor region 71 functioning as the back gate B2 is formed so as to be sandwiched between the film 68 and the insulating film 69. The N-type semiconductor region 70 is a region having a higher impurity concentration than the N-type semiconductor region 60, and the P-type semiconductor region 71 is a region having a higher impurity concentration than the P-type semiconductor region 61.

ここで、絶縁膜６２，６３，６５，６７，６８，６９は、たとえば、二酸化シリコン（ＳｉＯ₂）などからなり、隣接する他の素子を電気的に分離する素子分離を行うＬＯＣＯＳ(Local Oxidation of Silicon)法により形成されている。 Here, the insulating films 62, 63, 65, 67, 68, and 69 are made of, for example, silicon dioxide (SiO ₂ ) and the like, and LOCOS (Local Oxidation of the element isolation for electrically separating other adjacent elements is performed. Silicon) method.

Ｐ型半導体領域６４、Ｎ型半導体領域６６、Ｎ型半導体領域７０、およびＰ型半導体領域７１は、アルミニウムなどからビア７２〜７５をそれぞれ介して、任意の配線層におけるメタル配線７６〜７９にそれぞれ接続されている。また、絶縁膜６５から絶縁膜６７にかけての上方には、ゲート酸化膜としての絶縁膜を介してゲートＧが形成されている。 The P-type semiconductor region 64, the N-type semiconductor region 66, the N-type semiconductor region 70, and the P-type semiconductor region 71 are respectively made of metal wiring 76 to 79 in an arbitrary wiring layer through vias 72 to 75 from aluminum or the like. It is connected. A gate G is formed above the insulating film 65 to the insulating film 67 through an insulating film as a gate oxide film.

ここで、低耐圧素子によって構成されたトランジスタでは、該トランジスタのソース−ドレイン間にブレイクダウン電圧を超える高電圧が印加された場合、ソース−ドレイン間にＮＰ接合が形成されてしまい、大きな電流が流れ、トランジスタの素子破壊などが発生してしまう恐れがある。 Here, in a transistor constituted by a low breakdown voltage element, when a high voltage exceeding the breakdown voltage is applied between the source and the drain of the transistor, an NP junction is formed between the source and the drain, and a large current is generated. There is a risk that the transistor will be destroyed.

一方、図５に示したように、トランジスタＴを高耐圧素子により構成することによって、たとえば、該トランジスタＴのソースＳ−ドレインＤ間に高電圧が印加されても、ソースＳ−ドレインＤ間に形成されるＮＰ接合経路に、絶縁膜６７によってゲートオフセット部が構成され、逆接合部に発生する電界の集中を緩和するとともに、ゲートオフセット部に生じる寄生抵抗成分によって大電流が流れることが抑制され、その結果、トランジスタＴの耐圧が上がることになる。 On the other hand, as shown in FIG. 5, by configuring the transistor T with a high breakdown voltage element, for example, even when a high voltage is applied between the source S and the drain D of the transistor T, A gate offset portion is formed by the insulating film 67 in the formed NP junction path, and the concentration of the electric field generated in the reverse junction portion is reduced, and a large current is suppressed from flowing due to a parasitic resistance component generated in the gate offset portion. As a result, the breakdown voltage of the transistor T increases.

図６は、半導体集積回路装置４における高耐圧端子と低耐圧端子との端子配置の一例を示した説明図である。 FIG. 6 is an explanatory view showing an example of the terminal arrangement of the high breakdown voltage terminals and the low breakdown voltage terminals in the semiconductor integrated circuit device 4.

高耐圧端子は、アナログフロントエンド１１における高耐圧素子（たとえば、耐圧３５Ｖ程度の耐圧）を用いて構成された回路ブロックに接続される外部端子であり、図１においては、たとえば、入力端子ＶＩＮ１２、制御端子ＣＦｏｕｔ，ＤＦｏｕｔ、電源端子ＶＣＣ，電圧端子ＶＢＡＴ，ＶＩＮ１〜ＶＩＮ４，ＧＮＤなどの端子である。 The high withstand voltage terminal is an external terminal connected to a circuit block configured using a high withstand voltage element (for example, withstand voltage of about 35V) in the analog front end 11, and in FIG. 1, for example, the input terminal VIN12, Control terminals CFout, DFout, power supply terminal VCC, voltage terminals VBAT, VIN1 to VIN4, GND, and the like.

また、低耐圧端子は、ＭＣＵ１０、およびアナログフロントエンド１１における低耐圧素子（たとえば、耐圧７Ｖ程度の耐圧）を用いて構成された回路ブロックに接続される外部端子である。 The low withstand voltage terminal is an external terminal connected to a circuit block configured using low withstand voltage elements (for example, withstand voltage of about 7 V) in the MCU 10 and the analog front end 11.

図６において、半導体集積回路装置４の左側の上方から下方にかけては、低耐圧端子である外部端子Ｌ１〜Ｌ６（網掛けで示している端子）が設けられており、該外部端子Ｌ６の下方には、どこにも接続されていないノンコネクト端子である外部端子ＮＣ１を挟んで高耐圧端子である外部端子Ｈ１〜Ｈ５が設けられている。 In FIG. 6, external terminals L 1 to L 6 (terminals indicated by shading) which are low withstand voltage terminals are provided from the upper left side to the lower side of the semiconductor integrated circuit device 4, and below the external terminal L 6. Are provided with external terminals H1 to H5 which are high withstand voltage terminals with an external terminal NC1 which is a non-connect terminal connected to nowhere.

また、半導体集積回路装置４の右側の上方から下方にかけては、低耐圧端子である外部端子Ｌ７〜Ｌ１１（網掛けで示している端子）が設けられており、該外部端子Ｌ１１の下方には、どこにも接続されていないノンコネクト端子である外部端子ＮＣ２を挟んで外部端子であるシリアル通信ピンＳＣＬ１，ＳＤＡ１が設けられている。 Further, external terminals L7 to L11 (terminals indicated by shading) which are low withstand voltage terminals are provided from the upper right side to the lower side of the semiconductor integrated circuit device 4, and below the external terminal L11, Serial communication pins SCL1 and SDA1 which are external terminals are provided with an external terminal NC2 which is a non-connect terminal connected to nowhere.

外部端子ＮＣ１，ＮＣ２を挟んで低耐圧端子と高耐圧端子とを配置するのは、低耐圧端子と高耐圧端子とのショートなどを防止するためである。また、外部端子ＮＣ１，ＮＣ２に替えて、グランド（ＧＮＤ）ピンなどを配置してもよい。 The reason why the low withstand voltage terminal and the high withstand voltage terminal are arranged across the external terminals NC1 and NC2 is to prevent a short circuit between the low withstand voltage terminal and the high withstand voltage terminal. Further, a ground (GND) pin or the like may be arranged in place of the external terminals NC1 and NC2.

そして、シリアル通信ピンＳＤＡ１の下方には、高耐圧端子である外部端子Ｈ７〜Ｈ１０が設けられている。このように、シリアル通信ピンＳＣＬ１，ＳＤＡ１は、Ｉ２Ｃなどのシリアル通信用の端子であるので、本来ならば、低耐圧端子に配列されるものであるが、入出力バッファ１３を高耐圧素子によって構成することにより、高耐圧端子側に配置することもでき、端子配置の自由度を高めることができる。 External terminals H7 to H10, which are high withstand voltage terminals, are provided below the serial communication pin SDA1. As described above, since the serial communication pins SCL1 and SDA1 are terminals for serial communication such as I2C, they are originally arranged at low withstand voltage terminals, but the input / output buffer 13 is constituted by high withstand voltage elements. By doing so, it can also arrange | position to the high voltage | pressure-resistant terminal side, and can raise the freedom degree of terminal arrangement | positioning.

それにより、本実施の形態１によれば、入出力バッファ１３などをノイズなどから保護するツェナーダイオードを不要とすることできるので、信頼性を損なうことなく、部品コストを削減することができる。 As a result, according to the first embodiment, the Zener diode that protects the input / output buffer 13 and the like from noise and the like can be eliminated, so that the component cost can be reduced without impairing the reliability.

また、ツェナーダイオードが不要となることにより、バッテリ監視モジュール３の小型化を実現することができる。 Further, since the Zener diode is not necessary, the battery monitoring module 3 can be reduced in size.

（実施の形態２）
図７は、本発明の実施の形態２によるバッテリパックに設けられた半導体集積回路装置の構成の一例を示す説明図である。 (Embodiment 2)
FIG. 7 is an explanatory diagram showing an example of the configuration of the semiconductor integrated circuit device provided in the battery pack according to the second embodiment of the present invention.

〈発明の概要〉
本発明の第２の概要は、第１の耐圧を有する半導体素子から構成された第１の回路ブロック（Ｉ２Ｃ制御ブロック１２）と、前記第１の耐圧よりも高い耐圧を有する半導体素子から構成された第２の回路ブロック（入出力バッファ１３）とを有し、前記第２の回路ブロックは、前記第１の回路ブロックと外部端子との間に接続された入出力回路よりなるものである。 <Summary of invention>
The second outline of the present invention is composed of a first circuit block (I2C control block 12) composed of a semiconductor element having a first breakdown voltage and a semiconductor element having a breakdown voltage higher than the first breakdown voltage. A second circuit block (input / output buffer 13), and the second circuit block comprises an input / output circuit connected between the first circuit block and an external terminal.

前記実施の形態１では、半導体集積回路装置４が２つの半導体チップからなるＳＩＰとしたが、本実施の形態２においては、半導体集積回路装置４が、図７に示すように、ＭＣＵ１０、ならびにアナログフロントエンド１１を１つの半導体チップ８０に搭載した構成としている。 In the first embodiment, the semiconductor integrated circuit device 4 is an SIP composed of two semiconductor chips. However, in the second embodiment, the semiconductor integrated circuit device 4 includes the MCU 10 and an analog as shown in FIG. The front end 11 is mounted on one semiconductor chip 80.

半導体チップ８０において、アナログフロントエンド１１には、Ｉ２Ｃ制御ブロック１２に接続される入出力バッファ１３が形成されている。入出力バッファ１３は、前記実施の形態１と同様に高耐圧素子を用いて構成されている。 In the semiconductor chip 80, the analog front end 11 is formed with an input / output buffer 13 connected to the I2C control block 12. The input / output buffer 13 is configured using a high breakdown voltage element as in the first embodiment.

半導体集積回路装置４は、たとえば、ＴＳＯＰ(Thin Small Outline Package)パッケージなどからなり、ダイパッド８１の主面中央部に、半導体チップ８０が搭載されている。半導体チップ８０の長辺側の対向する２辺の周辺部には、複数のチップ電極（フレーム）８０ａが形成されている。 The semiconductor integrated circuit device 4 is composed of, for example, a TSOP (Thin Small Outline Package) package, and a semiconductor chip 80 is mounted on the center of the main surface of the die pad 81. A plurality of chip electrodes (frames) 80 a are formed in the peripheral portions of two opposing sides on the long side of the semiconductor chip 80.

また、ダイパッド８１の長辺側の周辺部には、複数のボンディング電極（パッド）８１ａが形成されている。そして、これらチップ電極（フレーム）８０ａとボンディング電極（パッド）８１ａとは、金ワイヤなどからなるボンディングワイヤ８２によってそれぞれボンディングされている。 In addition, a plurality of bonding electrodes (pads) 81 a are formed on the periphery of the long side of the die pad 81. The chip electrode (frame) 80a and the bonding electrode (pad) 81a are bonded to each other by a bonding wire 82 made of a gold wire or the like.

また、半導体チップ８０をＢＧＡ(Ball Grid Array)パッケージに搭載することも可能である。この場合、チップ上に形成される酸化膜を介した配線層によってチップ電極（フレーム）８０ａと接続されたはんだバンプが、半導体チップ８０上面に形成される。 It is also possible to mount the semiconductor chip 80 in a BGA (Ball Grid Array) package. In this case, a solder bump connected to the chip electrode (frame) 80a by a wiring layer through an oxide film formed on the chip is formed on the upper surface of the semiconductor chip 80.

半導体チップ８０をＢＧＡパッケージに搭載することによって、半導体チップ８０のチップサイズをほぼ同等の大きさの半導体回路装置を構成できるようになる。 By mounting the semiconductor chip 80 on the BGA package, it is possible to configure a semiconductor circuit device in which the chip size of the semiconductor chip 80 is approximately equal.

それにより、本実施の形態２においても、ツェナーダイオードなどの外付け部品を不要とすることができるので、信頼性を損なうことなく、部品コストを削減することができる。 Thereby, also in the second embodiment, since an external component such as a Zener diode can be eliminated, the component cost can be reduced without impairing the reliability.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

たとえば、前記実施の形態１，２においては、Ｉ２Ｃ制御ブロック１２に接続される入出力バッファ１３を高耐圧素子で構成したが、該入出力バッファ１３以外に、たとえば、外付けのツェナーダイオードなどの保護素子が必要となる入出力バッファなどにも適用することができる。 For example, in the first and second embodiments, the input / output buffer 13 connected to the I2C control block 12 is configured with a high voltage element, but in addition to the input / output buffer 13, for example, an external Zener diode or the like is used. The present invention can also be applied to an input / output buffer that requires a protection element.

たとえば、バッテリパックによっては、充電器が接続されていることを示す充電器接続検出信号がＭＣＵに入力されるものがあり、このような信号が入力される入出力バッファなどをアナログフロントエンドの高耐圧素子によって構成するようにしてもよい。 For example, in some battery packs, a charger connection detection signal indicating that a charger is connected is input to the MCU. An input / output buffer or the like to which such a signal is input is connected to the analog front end. You may make it comprise with a proof pressure element.

本発明は、半導体集積回路装置におけるＥＳＤなどによるノイズ耐性の向上化技術に適している。 The present invention is suitable for a technique for improving noise resistance due to ESD or the like in a semiconductor integrated circuit device.

１バッテリパック
１ａ正（＋）側電極部
１ｂ負（−）側電極部
２バッテリ
３バッテリ監視モジュール
４半導体集積回路装置
４ａ半導体集積回路装置
５スイッチ部
５ａトランジスタ
５ｂボディダイオード
５ｃ抵抗
６スイッチ部
６ａトランジスタ
６ｂボディダイオード
６ｃ抵抗
７スイッチ部
７ａトランジスタ
７ｂダイオード
７ｃ抵抗
８抵抗
９抵抗
９ａヒューズ
１０ＭＣＵ
１０ａアナログフロントエンド部
１１アナログフロントエンド
１２Ｉ２Ｃ制御ブロック
１３入出力バッファ
１４入力バッファ
１５出力バッファ
１６入力バッファ
１７出力バッファ
１８入出力バッファ
１９入力バッファ
２０出力バッファ
２１入力バッファ
２２出力バッファ
２３〜２９トランジスタ
３０インバータ
３０ａインバータ
３１スイッチ
３２抵抗
３３抵抗
３４〜４７トランジスタ
４８スイッチ
４９抵抗
５０抵抗
５１〜５５トランジスタ
５６半導体基板
５７Ｐ−ＷＥＬＬ
５８Ｐ型半導体領域
５９Ｎ型半導体領域
６０Ｎ型半導体領域
６１Ｐ型半導体領域
６２絶縁膜
６３絶縁膜
６４Ｐ型半導体領域
６５絶縁膜
６６Ｎ型半導体領域
６７〜６９絶縁膜
７０Ｎ型半導体領域
７１Ｐ型半導体領域
７２〜７５ビア
７６〜７９メタル配線
８０半導体チップ
８０ａチップ電極
８１ダイパッド
８１ａボンディング電極
８２ボンディングワイヤ
１００バッテリパック
１００ａ正（＋）側電極部
１００ｂ負（−）側電極部
１０１バッテリ
１０２バッテリ監視モジュール
１０３半導体集積回路装置
１０４，１０５スイッチ部
１０７抵抗
１０８抵抗
１０９ヒューズ
１１０ツェナーダイオード
１１１ツェナーダイオード
１１２ＭＣＵ
１１３アナログフロントエンド
Ｔトランジスタ
Ｄ１〜Ｄ６ダイオード
Ｒ１，Ｒ２抵抗
Ｒ１００，Ｒ１０１抵抗 DESCRIPTION OF SYMBOLS 1 Battery pack 1a Positive (+) side electrode part 1b Negative (-) side electrode part 2 Battery 3 Battery monitoring module 4 Semiconductor integrated circuit device 4a Semiconductor integrated circuit device 5 Switch part 5a Transistor 5b Body diode 5c Resistance 6 Switch part 6a Transistor 6b Body diode 6c Resistor 7 Switch part 7a Transistor 7b Diode 7c Resistor 8 Resistor 9 Resistor 9a Fuse 10 MCU
10a Analog front end unit 11 Analog front end 12 I2C control block 13 I / O buffer 14 Input buffer 15 Output buffer 16 Input buffer 17 Output buffer 18 I / O buffer 19 Input buffer 20 Output buffer 21 Input buffer 22 Output buffers 23 to 29 Transistor 30 Inverter 30a Inverter 31 Switch 32 Resistor 33 Resistor 34 to 47 Transistor 48 Switch 49 Resistor 50 Resistor 51 to 55 Transistor 56 Semiconductor substrate 57 P-WELL
58 P-type semiconductor region 59 N-type semiconductor region 60 N-type semiconductor region 61 P-type semiconductor region 62 Insulating film 63 Insulating film 64 P-type semiconductor region 65 Insulating film 66 N-type semiconductor regions 67 to 69 Insulating film 70 N-type semiconductor region 71 P-type semiconductor regions 72 to 75 Vias 76 to 79 Metal wiring 80 Semiconductor chip 80a Chip electrode 81 Die pad 81a Bonding electrode 82 Bonding wire 100 Battery pack 100a Positive (+) side electrode portion 100b Negative (−) side electrode portion 101 Battery 102 Battery Monitoring module 103 Semiconductor integrated circuit device 104, 105 Switch unit 107 Resistor 108 Resistor 109 Fuse 110 Zener diode 111 Zener diode 112 MCU
113 Analog front end T Transistors D1-D6 Diodes R1, R2 Resistors R100, R101 Resistors

Claims

A first circuit block composed of a semiconductor element having a first breakdown voltage;
A second circuit block composed of a semiconductor element having a breakdown voltage higher than the first breakdown voltage,
The second circuit block includes:
A semiconductor integrated circuit device comprising an input / output circuit connected between the first circuit block and an external terminal.

The semiconductor integrated circuit device according to claim 1.
The first circuit block includes:
A semiconductor integrated circuit device comprising a communication control block for controlling communication with the outside via the external terminal.

The semiconductor integrated circuit device according to claim 2.
The first circuit block includes:
A semiconductor integrated circuit device comprising a communication control block for controlling serial communication by I2C.

A semiconductor integrated circuit device comprising a first semiconductor chip and a second semiconductor chip, wherein the first and second semiconductor chips are mounted in one package,
The first semiconductor chip is:
A first circuit block composed of a semiconductor element having a first breakdown voltage;
The second semiconductor chip is
A second circuit block composed of a semiconductor element having a breakdown voltage higher than the first breakdown voltage;
The second circuit block includes:
A semiconductor integrated circuit device comprising an input / output circuit connected between the first circuit block and an external terminal.

The semiconductor integrated circuit device according to claim 4.
The first circuit block includes:
A semiconductor integrated circuit device comprising a communication control block for controlling communication with the outside via the external terminal.

The semiconductor integrated circuit device according to claim 5.
The first circuit block includes:
A semiconductor integrated circuit device comprising a communication control block for controlling serial communication by I2C.

The semiconductor integrated circuit device according to any one of claims 4 to 6,
The first semiconductor chip is:
A semiconductor integrated circuit device comprising a third circuit block comprising an input / output circuit connected to the first circuit block, the semiconductor integrated circuit device comprising a semiconductor element having the first breakdown voltage.