JP2004063754A

JP2004063754A - Semiconductor integrated circuit device

Info

Publication number: JP2004063754A
Application number: JP2002219694A
Authority: JP
Inventors: Yoko Hayashida; 林田　洋子
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2002-07-29
Filing date: 2002-07-29
Publication date: 2004-02-26

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit device where proof stress against electrostatic discharge destruction is improved by a device charged model. <P>SOLUTION: In first MOS 111, a gate is connected to an outer part 101, and a second electrostatic protection element 122 and a third electrostatic protection element 123 are disposed close to the gate and a source. Second MOS 102 where a gate is not connected to a terminal 101 is arranged in series between first MOS 111 and reference potential wiring 106, and it is provided with a fourth electrostatic protection element 124 close to the gate and a source. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、更に詳しくは、回路を構成する回路素子を静電破壊現象から保護する半導体集積回路装置に関する。
【０００２】
【従来の技術】
近年、半導体集積回路装置では、プロセスの微細化が進み、回路素子のサイズの縮小化によって回路の集積度が増している。このような半導体集積回路装置では、静電気放電（ＥＳＤ）現象によって回路素子が破壊されやすいため、ＥＳＤ保護対策を施し、静電気放電に対して十分な耐力を有する装置として設計する必要がある。
【０００３】
一般に、ＥＳＤ破壊現象は、人体モデル（ＨＢＭ）、マシンモデル（ＭＭ）、及び、デバイス帯電モデル（ＣＤＭ）の３つのモデルに分類され、半導体集積回路装置は、これらのモデルを用いてＥＳＤ破壊に対する耐力が評価される。ここで、人体モデルは、帯電した人間がデバイスに接触して発生する放電をモデル化したものであり、マシンモデルは、一般に人体より容量が大きく放電抵抗が小さい金属製機器とデバイスとが接触して発生する放電をモデル化したものである。デバイス帯電モデルは、デバイス（半導体集積回路装置）のパッケージやチップなどに帯電した電荷の放電をモデル化したものである。
【０００４】
図６は、「Ｅｌｅｃｔｒｉｃａｌ　Ｏｖｅｒｓｔｒｅｓｓ／Ｅｌｅｃｔｒｏｓｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ　Ｓｙｍｐｏｓｉｕｍ　Ｐｒｏｃｅｅｄｉｎｇ　Ｓｅｐｔｅｍｂｅｒ　２７−２９」Ｐ．Ｐ．２２０−２２７　　１９８８に記載された、ＥＳＤ保護対策が施された従来の半導体集積回路装置の回路構成の一部を等価回路図として示している。半導体集積回路装置は、端子２０１、２０２と、静電保護素子２２１、２２２と、ＭＯＳトランジスタ（以下、単にＭＯＳと呼ぶ）２１１とを備える。以下、同図に示す半導体集積回路装置について、ＥＳＤ破壊現象の破壊メカニズムと、それに対する従来の一般的な対策について説明する。
【０００５】
ＭＯＳ２１１のゲートは、ゲートの入力抵抗や配線抵抗である抵抗成分２０５を介して、外部信号を入力する第１の端子２０１に接続され、ＭＯＳ２１１のソースは、基準電位配線２０６に接続される。基準電位配線２０６は、基準電位配線抵抗成分２０８を有し、その電位は第２の端子２０２から入力される電位に設定される。第１の静電保護素子（クランプ素子）２２１は、第１の端子２０１と、基準電位配線２０６との間に配置される。第２の静電保護素子２２２は、ＭＯＳ２１１のゲート−ソース間に配置される。第１及び第２の静電保護素子２２１、２２２は、所定の印加電圧で導通状態となり、両端の電位差を所望の電位差以内に制限する。
【０００６】
人体モデル及びマシンモデルに対するＥＳＤ耐力試験では、第１及び第２の端子２０１、２０２のうち、一方の端子からＥＳＤ電圧を印加し、そのＥＳＤ電圧を他方の端子から放電させる。この試験において、ＭＯＳ２１１のゲート−ソース間にＥＳＤ電圧が印加されると、ＭＯＳ２１１ではゲート酸化膜の絶縁破壊が発生する。
【０００７】
図６の半導体集積回路装置では、人体モデル及びマシンモデルによるＥＳＤ破壊対策として、第１の静電保護素子２２１が設けられている。この第１の静電保護素子２２１は、第１の端子２０１−第２の端子２０２間に生じた電位差により導通状態となって、端子間の電位差を所望の電位差以内に制限するため、ＭＯＳ２１１のゲート酸化膜の絶縁破壊が回避される。このように、ＥＳＤ電圧が印加される２つの端子間をバイパスするように静電保護素子を配置することで、人体モデル及びマシンモデル試験におけるＥＳＤ耐力を高めることができる。
【０００８】
また、デバイス帯電モデルに対するＥＳＤ耐力試験では、半導体集積回路装置のチップ全体に帯電した電荷を、基準電位配線２０６及び第１の静電保護素子２２１を介して第１の端子２０１からデバイスの外部（大地）に放電させる試験が行なわれる。デバイス帯電モデル試験（以下、ＣＤＭ試験）では、ＭＯＳ２１１のゲート酸化膜の絶縁耐力についての試験が行なわれる。
【０００９】
ＣＤＭ試験では、ＭＯＳ２１１のゲートに蓄積された電荷が、チップ全体に帯電した電荷と共に、第１の端子２０１から大地に放電される。ＭＯＳ２１１のゲートに蓄積された電荷は、基準電位配線２０６を介して放電されるチップ全体に蓄積した電荷と比較して非常に少ないため、ＭＯＳ２１１のゲートの電位は、そのソースの電位に比べて、短時間で接地電位レベルに低下する。このため、ＭＯＳ２１１のソースの電位が十分に下がらないうちに、ゲートの電位が接地電位レベルに下り、ゲート−ソース間には大きな電位差が生じる。一般に、基準電位配線抵抗成分２０８の値が大きいほど、チップ全体に帯電した電荷の放電に要する時間が長くなり、ＭＯＳ２１１のソース電位の低下に時間が掛かり、ゲート−ソース間に生じる電位差が大きくなる。
【００１０】
図６の半導体集積回路装置では、デバイス帯電モデルによるＥＳＤ破壊対策として、ＭＯＳ２１１のゲート−ソース間に近接して第２の静電保護素子２２２が設けられている。この第２の静電保護素子２２２は、ＭＯＳ２１１のゲート−ソース間に生じた電位差により導通状態となって、ゲート−ソース間の電位差を所望の電位差以内に制限するため、ＭＯＳ２１１のゲート酸化膜の絶縁破壊が回避される。このように、保護対象の回路素子のゲート−ソース間に近接して静電保護素子を配置することで、ＣＤＭ試験におけるＥＳＤ耐力を高めることができる。なお、第２の静電保護素子２２２は、ＭＯＳ２１１のゲートと基準電位配線２０６との間に配置してもよく、又は、ＭＯＳ２１１のゲート−ソース間、及び、ＭＯＳ２１１のゲートと基準電位配線２０６との間の双方に配置してもよい。
【００１１】
【発明が解決しようとする課題】
上記したように、半導体集積回路装置は、ゲートが第１の端子２０１に接続されるＭＯＳ２１１に近接して静電保護素子２２２を備えることで、ＣＤＭ試験におけるＥＳＤ耐力を高めることができる。しかし、半導体集積回路装置の回路が、基準電位配線２０６とＭＯＳ２１１のソースとの間に直列に接続される別のＭＯＳを備える場合には、上記したＥＳＤ保護対策のみでは、以下のように、ＣＤＭ試験において、十分なＥＳＤ耐力が得られないことが判明した。
【００１２】
図７は、別のＭＯＳを備える半導体集積回路装置の回路構成の一部を等価回路図として示している。半導体集積回路装置は、端子２０１、２０２と、静電保護素子２２１、２２２、２２３と、ＭＯＳ２１１、２１２、２１３とを備える。同図に示す半導体集積回路装置は、第３の静電保護素子２２３を備える点、及び、第１の端子２０１から見てＭＯＳ２１１より内部回路側にＭＯＳ２１２、２１３、２１４を備える点で、図６に示す半導体集積回路装置と相違する。
【００１３】
第３の静電保護素子２２３は、第１のＭＯＳ２１１のゲートと基準電位配線２０６との間に配置され、基準電位配線２０６と第１のＭＯＳ２１１のゲートとの間に生じる電位差を制限する。第３の静電保護素子２２３は、第２の静電保護素子２１２と同様に、デバイス帯電モデルによるＥＳＤ破壊から第１のＭＯＳ２１１を保護する。第２のＭＯＳ２１２は、基準電位配線２０６と第１のＭＯＳ２１１のソースとの間に直列に配置される。第２のＭＯＳ２１２のゲートは、第３及び第４のＭＯＳ２１３、２１４が出力する信号を入力し、第３のＭＯＳ２１３を介して基準電位配線２０６に接続する。なお、第２及び第３の静電保護素子２２２、２２３は、必ずしも双方が配置される必要はなく、何れか一方が配置されてもよい。
【００１４】
ＣＤＭ試験では、第２のＭＯＳ２１２のゲートに蓄積された電荷は、第３のＭＯＳ２１３、基準電位配線２０６、及び、第１の静電保護素子２２１を介して、第１の端子２０１から外部に放電される。このとき、第２のＭＯＳ２１２のゲートの配線容量が十分に大きい場合には、第２のＭＯＳ２１２のゲートに蓄積された電荷量が多くなり、その放電には時間がかる。一方、第２のＭＯＳ２１２が第１の静電保護素子２２１の近くに配置され、基準電位配線抵抗成分２０８が小さい場合には、第２のＭＯＳ２１２のソース側の放電がゲート側に比べて速やかに行なわれる。
【００１５】
つまり、第２のＭＯＳ２１２では、そのゲートに接続される配線容量によっては、ゲートの電位が接地電位レベルに下がる前に、ソースの電位が接地電位レベルにまで下がり、ゲートとソース間に大きな電位差が生じて、第２のＭＯＳ２１２のＥＳＤ破壊が起こるという問題が発生する。このため、このような回路構成を有する半導体集積回路装置では、十分なＣＤＭ耐力が得られない。
【００１６】
図８は、従来の半導体集積回路装置の別の回路構成の一部を等価回路図として示している。図８は、基準電位配線が、第１の基準電位配線２０６と第２の基準電位配線２０７とで構成される点で、先の従来の半導体集積回路装置と相違する。一般に、半導体集積回路装置では、一の回路ブロックで発生した基準電位配線の電位変動が、他の回路ブロックの動作に与える影響を与えないようにするために、基準電位配線が複数に分離される。図８に示す半導体集積回路装置では、第１の基準電位配線２０６は第２の端子２０２に接続し、第２の基準電位配線２０７は第３の端子２０３に接続する。例えば、第２及び第３の端子２０２、２０３は、同じＧＮＤ電位端子として機能するが、異なるボンディング端子として構成される。
【００１７】
第１の端子２０１に対するＣＤＭ試験では、第２のＭＯＳ２１２のソースやドレインの電位は、図７に示す半導体集積回路装置と同様に短時間で接地電位レベルに低下するが、第２のＭＯＳ２１２のゲートの電位が接地電位レベルにまで低下するのに要する時間は、第２の基準電位配線２０７から、第１の基準電位配線２０６までの間を接続する配線がないため、図７に示す半導体集積回路よりも長くなる。この場合、第２のＭＯＳ２１２のゲートに蓄積された電荷は、デバイス（基板）などを介して第１の端子２０１に到達し、第１の端子２０１から放電される。第２のＭＯＳ２１２のソース及びドレインの電位低下に比べて、ゲートの電位の変動が遅いため、図８に示す半導体集積回路装置は、図７に示す半導体集積回路装置よりも、デバイス帯電モデルによるＥＳＤ破壊現象によって回路素子が破壊されやすいという問題があった。
【００１８】
図９は、図８の第１の端子２０１が入出力端子として構成される半導体集積回路装置の回路構成を等価回路図として示している。図９に示すように第１の端子２０１が入出力端子として構成されている場合においても、第１の端子が入力端子として構成される図８と同様に、デバイス帯電モデルによるＥＳＤ破壊現象によって、回路素子が破壊されやすいという問題があった。
【００１９】
本発明は、上記問題点を解消し、ゲートが直接に端子に接続されない内部回路を構成する回路素子についても、デバイス帯電モデルによるＥＳＤ破壊から回路素子を保護する半導体集積回路装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体集積回路装置は、ゲートが外部端子に接続され、ゲートとソースとの間及びゲートと第１の電源配線との間の少なくとも一方に接続された第１の保護素子を有する第１のＭＯＳＦＥＴと、ゲートが内部信号配線に接続され、ソースが前記第１の電源配線に接続される第２のＭＯＳＦＥＴとを備え、前記第１のＭＯＳＦＥＴのソースが、前記第２のＭＯＳＦＥＴを介して又は直接に前記第１の電源配線に接続される半導体集積回路装置において、前記第２のＭＯＳＦＥＴは、該第２のＭＯＳＦＥＴのゲートとソースとの間、及び、該第２のＭＯＳＦＥＴのゲートと前記第１の電源配線との間の少なくとも一方に接続された第２の保護素子を備えることを特徴とする。
【００２１】
本発明の半導体集積回路装置は、デバイス帯電モデルによる静電気放電（ＥＳＤ）破壊から回路素子を保護する保護素子として、ゲートが外部端子に接続する第１のＭＯＳＦＥＴを保護する第１の保護素子に加えて、ゲートが内部信号配線に接続され、ソースが第１のＭＯＳＦＥＴと同じ第１の電源配線に接続する第２のＭＯＳＦＥＴのゲート−ソース間に近接して第２の保護素子を配置する。この場合、第２のＭＯＳＦＥＴのゲートに接続された容量成分が大きく、第２のＭＯＳＦＥＴのゲート電位の低下が、ソース電位の低下に比べて低速である場合であっても、第２のＭＯＳＦＥＴのゲート酸化膜が、ゲート−ソース間に生じた電位差によって破壊されるのを防止することができる。このため、半導体集積回路装置のデバイス帯電モデルに対するＥＳＤ耐力が向上する。
【００２２】
本発明の半導体集積回路装置では、前記第１及び第２の保護素子は、該第１及び第２の保護素子の端子間に印加される電圧を所定範囲に制限する機能を有することが好ましい。この場合、保護素子は、両端の電位を制限するクランプ素子として構成される。
【００２３】
また、本発明の半導体集積回路装置では、前記外部端子と前記第１の電源配線との間に第３の保護素子を更に有することが好ましい。この場合、人体モデル及びマシンモデルに対する半導体集積回路装置のＥＳＤ耐力が向上する。
【００２４】
本発明の半導体集積回路装置では、前記第２のＭＯＳＦＥＴのゲートは、第３のＭＯＳＦＥＴのソース・ドレインパスを介して前記第１の電源配線に接続されてもよく、第３のＭＯＳＦＥＴのソース・ドレインパスを介して前記第１の電源配線と同電位を有する第２の電源配線に接続されてもよい。第２のＭＯＳＦＥＴのゲートは、第３のＭＯＳＦＥＴのソース・ドレインパスを介して第１のＭＯＳＦＥＴと同じ第１の電源配線、又は、第１の電源配線と同じ電位で、第１の電源配線とは分離された第２の電源配線に接続される。第２のＭＯＳＦＥＴのゲートが第２の電源配線に接続される場合には、ゲート電位の低下に要する時間が長くなり、ゲート−ソース間に生じる電位差が大きくなるが、第２の保護素子が第２のＭＯＳＦＥＴを保護するため、半導体集積回路装置のデバイス帯電モデルに対するＥＳＤ耐力が向上する。
【００２５】
本発明の半導体集積回路装置では、前記第２のＭＯＳＦＥＴのゲート容量は、前記第３のＭＯＳＦＥＴのドレイン容量と該第３のＭＯＳＦＥＴのドレインに接続される配線容量の和よりも小さいことが好ましい。この場合、ゲート電位の低下に要する時間が更に長くなり、ゲート−ソース間に生じる電位差が大きくなるが、第２の保護素子が第２のＭＯＳＦＥＴを保護するため、半導体集積回路装置のデバイス帯電モデルに対するＥＳＤ耐力が向上する。
【００２６】
本発明の半導体集積回路装置は、前記外部端子が入力端子として構成されてもよく、前記外部端子が入出力端子として構成されてもよい。外部端子は、信号を入力する専用の入力端子として構成されていてもよく、又は、その前段に出力回路を備え、信号を入出力する入出力端子として構成されていてもよい。
【００２７】
本発明の半導体集積回路装置は、前記第１の電源配線と異なる電位の電源配線と前記外部端子との間に別の保護素子を更に有することが好ましい。この場合、外部入力端子と、第１の電源配線とは異なる電位の電源配線との間に存在する他のＭＯＳＦＥＴを人体モデル及びマシンモデルによるＥＳＤ破壊から保護することができる。
【００２８】
本発明の半導体集積回路装置では、前記第１の電源配線が、グランド電位又はグランド電位よりも高い高電位に維持される電源配線として構成される。
【００２９】
本発明の半導体集積回路装置では、前記保護素子のそれぞれが、サイリスタ、ＭＯＳＦＥＴ、ＮＰＮトランジスタ、ＰＮＰトランジスタ、ダイオード、又は、これらの２つ以上の組合せから構成されることが好ましい。これらの素子又はこれらの素子の組み合わせを好適に使用することで、ＭＯＳＦＥＴを保護する保護素子を構成することができる。
【００３０】
【発明の実施の形態】
以下、図面を参照し、本発明の実施形態例に基づいて、本発明を更に詳細に説明する。図１は、本発明の第１実施形態例の半導体集積回路装置の回路構成の一部を等価回路図として示している。本実施形態例は、図８に示す第２のＭＯＳトランジスタ（以下、単にＭＯＳと呼ぶ）２１２のゲート−ソース間に近接して第４の静電保護素子を備える点で、図８の従来の半導体集積回路装置と相違する。
【００３１】
本実施形態例の半導体集積回路装置は、２つの端子１０１、１０２と、４つのＭＯＳ１１１、１１２、１１３、１１４と、４つの静電保護素子１２１、１２２、１２３、１２４とを備える。第１の端子１０１は、配線抵抗成分１０５を介して回路を構成する第１のＭＯＳ１１１のゲートに接続し、外部からの信号を入力する。第２の端子１０２は、外部から入力される基準電位を基準電位配線１０６に供給する。例えば基準電位配線１０６は、半導体集積回路装置の内部回路に共通して使用されるＧＮＤ配線として構成される。
【００３２】
各静電保護素子１２１、１２２、１２３、１２４は、クランプ素子として構成され、その両端にかかる電圧を所定値以内に制限する。第１の静電保護素子１２１は、第１の端子１０１と基準電位配線１０６との間に配置され、人体モデル及びマシンモデルによるＥＳＤ破壊から回路素子を保護する。第２の静電保護素子１２２は、第１のＭＯＳ１１１のゲート−ソース間に配置され、第３の静電保護素子１２３は、基準電位配線１０６と第１のＭＯＳ１１１のゲートとの間に配置される。第２及び第３の静電保護素子１２２、１２３は、共に、デバイス帯電モデル（ＣＤＭ）よるＥＳＤ破壊から、第１のＭＯＳ１１１を保護する。なお、第２及び第３の静電保護素子１２２、１２３の双方を配置するのに代えて、何れか一方を配置することもできる。
【００３３】
第２及び第３のＭＯＳ１１２、１１３、１１４は、第１の端子１０１側から見て、第１のＭＯＳ１１２よりも内部側の内部回路を構成する。第２のＭＯＳ１１２は、第１のＭＯＳ１１１と基準電位配線１０６との間に直列に接続され、第３のＭＯＳ１１３のソースは、基準電位配線１０６に接続される。第２のＭＯＳ１１２のゲートは、第３及び第４のＭＯＳ１１３、１１４が出力する信号を入力し、第３のＭＯＳ１１３を介して基準電位配線２０６に接続する。第４の静電保護素子１２４は、第２のＭＯＳ１１２のゲート−ソース間に近接して配置され、デバイス帯電モデルによるＥＳＤ破壊現象から第２のＭＯＳ１１２を保護する。
【００３４】
本実施形態例では、第１のＭＯＳ１１１に加えて、端子１０１に直接にゲートが接続されない第２のＭＯＳ１１２にも、デバイス帯電モデルによるＥＳＤ破壊現象を防止するための静電保護素子１２４を配設するため、第２のＭＯＳ１１２のゲート−ソース間の電位差が所定電位差以内に制限される。このため、デバイス帯電モデルによるＥＳＤ破壊現象によって、第２のＭＯＳ１１２のゲート酸化膜が破壊されるのを防止することができ、ＥＳＤ破壊現象に対する耐力（ＥＳＤ耐力）が向上した半導体集積回路装置を得ることができる。
【００３５】
図８に示す従来の半導体集積回路装置では、第２のＭＯＳ２１２のソースの電位が、ゲートの電位に比較して短時間で接地電位レベルに低下するため、第２のＭＯＳ２１２ではゲート−ソース間に大きな電位差が生じた。特に、第２のＭＯＳ２１２のゲートに接続される配線が長い場合や、第３のＭＯＳ２１３の寸法が大きく、そのドレイン面積が大きい場合には、第２のＭＯＳ２１２には等価的に大きな容量が接続されることになり、ゲート電位の低下に要する時間が増加する。このような場合に、本実施形態例のように第２のＭＯＳ１１２のゲート−ソースに近接して静電保護素子１２４を配置すると、半導体集積回路装置のＥＳＤ耐力が向上する。
【００３６】
図２は、本発明の第２実施形態例の半導体集積回路装置の回路構成の一部を等価回路図として示している。本実施形態例は、図１の基準電位配線１０６が２つに分離されている点で、第１実施形態例と相違する。基準電位配線は、第２の端子１０２に接続する基準電位配線１０６と、第３の端子１０３に接続する基準電位配線１０７に分離され、第３のＭＯＳ１１３のソースは、第２の基準電位配線１０７に接続される。
【００３７】
本実施形態例では、第１の端子１０１に対するＣＤＭ試験において、第２のＭＯＳ１１２のゲートの電位が接地電位レベルに低下するのに要する時間が、基準電位線が分離されない第１実施形態例と比較して更に長くなる。このとき、第４の静電保護素子１２４は、第２のＭＯＳ１１２のゲート−ソース間の電位差を所定電位以内に制限するため、ＥＳＤ耐力が向上した半導体集積回路装置を得ることができる。
【００３８】
図３は、本発明の第３実施形態例の半導体集積回路装置の回路構成の一部を等価回路図として示している。本実施形態例は、出力回路を構成する第５及び第６のＭＯＳ１１５、１１６を備える点、及び、端子１０１が入出力端子として構成される点で、図２に示す第２実施形態例と相違する。端子１０１は、外部から入力される信号を第１のＭＯＳ１１１のゲートに入力すると共に、第５のＭＯＳ（ｐ−ＭＯＳ）１１５及び第６のＭＯＳ１１６（ｎ−ＭＯＳ）で構成される出力回路から出力される信号を、半導体集積回路装置の外部に出力する。
【００３９】
第５及び第６のＭＯＳ１１５、１１６は、第１の電位配線１０６と、電源電位配線１０９との間にそれぞれ直列に配置される。このとき、第２の端子１０２は、信号を出力する際の基準電位を定める端子として使用され、第１の基準電位配線１０６は、第１の端子１０１側の回路ブロック内の基準電位を定める配線として使用される。第３の端子１０３及び第２の基準電位配線１０７は、第１の端子１０１よりも内部側の回路ブロックの基準電位を定める。第１及び第２の基準電位配線１０６、１０７を分離することで、一方の回路ブロック何における基準電位の変動により、他方の回路ブロックが誤動作するのを防止することができる。
【００４０】
本実施形態例では、第２実施形態例と同様に、第４の静電保護素子１２４が、第２のＭＯＳ１１２をデバイス帯電モデルによるＥＳＤ破壊から保護する。このため、第１の端子１０１が入出力端子として構成されている場合についても、上記実施形態例と同様に、ＥＳＤ耐力が向上した半導体集積回路装置を得ることができる。
【００４１】
図４は、本発明の第４実施形態例の半導体集積回路装置の回路構成の一部を等価回路図として示している。本実施形態例は、図１の第２のＭＯＳ１１２が、第１のＭＯＳ１１１に並列に接続される点で、第１実施形態例と相違する。なお、同図では、第２のＭＯＳ１１２のゲート−ソース間に第４の静電保護素子１２４を配置するのに代えて、ゲート−基準電位配線１０６間に第５の静電保護素子１２５を配置している。
【００４２】
本実施形態例では、第１及び第２のＭＯＳ１１１、１１２が直列に配置される第１実施形態例と同様に、ゲート−ソース間に近接して配置される第５の静電保護素子１２５が第２のＭＯＳ１１２のゲート−ソース間に生じる電位差を所定電位差以内に制限し、第２のＭＯＳ１１２をデバイス帯電モデルによるＥＳＤ破壊保護する。このため、上記実施形態例と同様に、ＥＳＤ耐力が向上した半導体集積回路装置を得ることができる。
【００４３】
なお、上記実施形態例では、回路を構成する第１〜第３のＭＯＳの導電形については言及しなかったが、これらのＭＯＳは、ｎ型又はｐ型の何れの導電形であってもよい。一般に、ｎ−ＭＯＳでは、静電保護素子は保護対象のＭＯＳのゲートと接地（ＧＮＤ）電位配線側との間に配置され、ｐ−ＭＯＳでは、保護対象のＭＯＳゲートと電源（Ｖｃｃ）電位配線側との間に配置される。
【００４４】
また、両端にかかる電位差を所定値以内に制限する静電保護素子には、ＭＯＳＦＥＴや、ＮＰＮ素子、ＰＮＰ素子、サイリスタ、ダイオードなどの素子が使用でき、或いは、これらの素子を組み合わせて構成することもできる。第１又は第２のＭＯＳ１１１、１１２を保護する静電保護素子は、デバイス帯電モデルにおいてゲート−ソース間に生じる電位差が、保護対象のＭＯＳのゲート酸化膜の耐電圧よりも小さくなるように設計される。また、静電保護素子は、ＥＳＤ破壊によって、自身が破壊されないような大きさ（サイズ）を有するものとして設計される。
【００４５】
上記実施形態例では、基準電位配線１０６が分離される例、第１の端子１０１が入出力端子として構成される例、及び、第１及び第２のＭＯＳ１１１、１１２が並列に接続される例について説明したが、内部回路の構成はこれらに限定されず、これら以外、又は、これらを組み合わせた回路構成を採用した半導体集積回路装置についても、上記実施形態例と同様に、ＥＳＤ耐力が向上した半導体集積回路装置を得ることができる。例えば、第１及び第２のＭＯＳ１１１、１１２が並列に接続されており、第１の端子１０１が入出力端子として構成されている場合についても、第２のＭＯＳ１１２のゲート−ソース間に近接して静電保護素子を配置することで、第２のＭＯＳ１１２をデバイス帯電モデルによるＥＳＤ破壊から保護することができる。
【００４６】
また、図３に示す回路構成には、人体モデル及びマシンモデルによるＥＳＤ破壊現象から第１の端子１０１を保護する静電保護素子を追加することができる。この場合、半導体集積回路装置は、例えば図５に示すように、第１の端子１０１と基準電位配線１０６との間に第１の静電保護素子１２１を備え、第１の力端子１０１と電源電位配線１０９との間に第５の静電保護素子１１７を備える。
【００４７】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の半導体集積回路装置は、上記実施形態例にのみ限定されるものでなく、上記実施形態例の構成から種々の修正及び変更を施した半導体集積回路装置も、本発明の範囲に含まれる。
【００４８】
【発明の効果】
以上説明したように、本発明の半導体集積回路装置は、回路を構成するＭＯＳトランジスタのうち、ゲートが直接に端子に接続されないＭＯＳトランジスタにも、ゲートとソースとの間に近接して静電保護素子を配置する。このため、ゲートが直接に端子に接続されないＭＯＳトランジスタにおいても、そのゲート酸化膜がデバイス帯電モデルによるＥＳＤ破壊から保護され、半導体集積回路装置のＥＳＤ耐力が向上する。
【図面の簡単な説明】
【図１】本発明の第１実施形態例の半導体集積回路装置の回路構成の一部を示す等価回路図。
【図２】本発明の第２実施形態例の半導体集積回路装置の回路構成の一部を示す等価回路図。
【図３】本発明の第３実施形態例の半導体集積回路装置の回路構成の一部を示す等価回路図。
【図４】本発明の第４実施形態例の半導体集積回路装置の回路構成の一部を示す等価回路図。
【図５】本発明の第５実施形態例の半導体集積回路装置の回路構成の一部を示す等価回路図。
【図６】従来の半導体集積回路装置の回路構成の一部を示す等価回路図。
【図７】従来の半導体集積回路装置の他の回路構成の一部を示す等価回路図。
【図８】従来の半導体集積回路装置の他の回路構成の一部を示す等価回路図。
【図９】従来の半導体集積回路装置の他の回路構成の一部を示す等価回路図。
【符号の説明】
１０１〜１０３：端子
１０６、１０７：基準電位配線
１０９：電源電位配線
１１０〜１１６：ＭＯＳトランジスタ
１２１〜１２６：静電保護素子
２０１〜２０３：端子
２０６、２０７：基準電位配線
２０９：電源電位配線
２１０〜２１６：ＭＯＳトランジスタ
２２１〜２２６：静電保護素子[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor integrated circuit device, and more particularly, to a semiconductor integrated circuit device that protects circuit elements constituting a circuit from an electrostatic breakdown phenomenon.
[0002]
[Prior art]
In recent years, in semiconductor integrated circuit devices, the process has been miniaturized, and the degree of circuit integration has increased due to the reduction in the size of circuit elements. In such a semiconductor integrated circuit device, since a circuit element is easily broken by an electrostatic discharge (ESD) phenomenon, it is necessary to take an ESD protection measure and design the device as a device having a sufficient resistance to the electrostatic discharge.
[0003]
Generally, ESD breakdown phenomena are classified into three models: a human body model (HBM), a machine model (MM), and a device charging model (CDM), and the semiconductor integrated circuit device uses these models to perform ESD breakdown. The proof stress is evaluated. Here, the human body model models the discharge that occurs when a charged person comes into contact with the device, and the machine model generally makes contact with metal devices that have larger capacity and smaller discharge resistance than the human body. This is a model of the discharge that occurs. The device charging model is a model of discharge of charges charged on a package or a chip of a device (semiconductor integrated circuit device).
[0004]
FIG. 6 is a drawing of “Electrical Overstress / Electrostatic Discharge Symposium Proceeding Septmber 27-29”, p. P. 220-227 1988 shows an equivalent circuit diagram of a part of the circuit configuration of a conventional semiconductor integrated circuit device in which ESD protection measures are taken. The semiconductor integrated circuit device includes terminals 201 and 202, electrostatic protection elements 221 and 222, and a MOS transistor (hereinafter simply referred to as MOS) 211. Hereinafter, a breakdown mechanism of an ESD breakdown phenomenon and a conventional general countermeasure against it will be described for the semiconductor integrated circuit device shown in FIG.
[0005]
The gate of the MOS 211 is connected to a first terminal 201 for inputting an external signal via a resistance component 205 which is an input resistance of the gate and a wiring resistance, and a source of the MOS 211 is connected to a reference potential wiring 206. The reference potential wiring 206 has a reference potential wiring resistance component 208, and its potential is set to a potential input from the second terminal 202. The first electrostatic protection element (clamp element) 221 is arranged between the first terminal 201 and the reference potential wiring 206. The second electrostatic protection element 222 is arranged between the gate and the source of the MOS 211. The first and second electrostatic protection elements 221 and 222 become conductive at a predetermined applied voltage, and limit the potential difference between both ends to within a desired potential difference.
[0006]
In the ESD tolerance test for the human body model and the machine model, an ESD voltage is applied from one of the first and second terminals 201 and 202, and the ESD voltage is discharged from the other terminal. In this test, when an ESD voltage is applied between the gate and the source of the MOS 211, dielectric breakdown of the gate oxide film occurs in the MOS 211.
[0007]
In the semiconductor integrated circuit device of FIG. 6, a first electrostatic protection element 221 is provided as a measure against ESD destruction by a human body model and a machine model. The first electrostatic protection element 221 is turned on by the potential difference generated between the first terminal 201 and the second terminal 202 and limits the potential difference between the terminals to within a desired potential difference. The dielectric breakdown of the gate oxide film is avoided. As described above, by arranging the electrostatic protection element so as to bypass between the two terminals to which the ESD voltage is applied, it is possible to enhance the ESD resistance in the human body model and machine model tests.
[0008]
Further, in the ESD tolerance test for the device charging model, the electric charge charged on the entire chip of the semiconductor integrated circuit device is transferred from the first terminal 201 to the outside of the device (via the reference potential wiring 206 and the first electrostatic protection element 221). A test for discharging to the ground is performed. In a device charging model test (hereinafter, referred to as a CDM test), a test is performed on the dielectric strength of the gate oxide film of the MOS 211.
[0009]
In the CDM test, the electric charge accumulated in the gate of the MOS 211 is discharged from the first terminal 201 to the ground together with the electric charge charged on the entire chip. Since the electric charge stored in the gate of the MOS 211 is very small compared to the electric charge stored in the entire chip discharged through the reference potential wiring 206, the potential of the gate of the MOS 211 is higher than that of the source. It falls to the ground potential level in a short time. Therefore, before the potential of the source of the MOS 211 decreases sufficiently, the potential of the gate drops to the ground potential level, and a large potential difference occurs between the gate and the source. In general, the larger the value of the reference potential wiring resistance component 208, the longer the time required for discharging the charges charged on the entire chip, the longer it takes to reduce the source potential of the MOS 211, and the larger the potential difference between the gate and the source. .
[0010]
In the semiconductor integrated circuit device of FIG. 6, a second electrostatic protection element 222 is provided near the gate and source of the MOS 211 as a measure against ESD destruction by a device charging model. The second electrostatic protection element 222 is rendered conductive by the potential difference between the gate and the source of the MOS 211 and limits the potential difference between the gate and the source to within a desired potential difference. Dielectric breakdown is avoided. As described above, by disposing the electrostatic protection element in the vicinity of the gate and the source of the circuit element to be protected, the ESD resistance in the CDM test can be increased. Note that the second electrostatic protection element 222 may be provided between the gate of the MOS 211 and the reference potential wiring 206, or between the gate and the source of the MOS 211 and between the gate of the MOS 211 and the reference potential wiring 206. May be arranged on both sides.
[0011]
[Problems to be solved by the invention]
As described above, since the semiconductor integrated circuit device includes the electrostatic protection element 222 near the MOS 211 whose gate is connected to the first terminal 201, the ESD resistance in the CDM test can be increased. However, if the circuit of the semiconductor integrated circuit device includes another MOS connected in series between the reference potential wiring 206 and the source of the MOS 211, the above-described ESD protection measures alone will cause In the test, it was found that sufficient ESD resistance was not obtained.
[0012]
FIG. 7 shows a part of a circuit configuration of a semiconductor integrated circuit device provided with another MOS as an equivalent circuit diagram. The semiconductor integrated circuit device includes terminals 201 and 202, electrostatic protection elements 221, 222 and 223, and MOSs 211, 212 and 213. The semiconductor integrated circuit device shown in FIG. 6 includes a third electrostatic protection element 223 and MOS transistors 212, 213, and 214 closer to the internal circuit than the MOS 211 when viewed from the first terminal 201. Is different from the semiconductor integrated circuit device shown in FIG.
[0013]
The third electrostatic protection element 223 is arranged between the gate of the first MOS 211 and the reference potential wiring 206, and limits a potential difference generated between the reference potential wiring 206 and the gate of the first MOS 211. The third electrostatic protection element 223, like the second electrostatic protection element 212, protects the first MOS 211 from ESD destruction by the device charging model. The second MOS 212 is arranged in series between the reference potential wiring 206 and the source of the first MOS 211. The gate of the second MOS 212 receives signals output from the third and fourth MOSs 213 and 214 and is connected to the reference potential wiring 206 via the third MOS 213. Note that the second and third electrostatic protection elements 222 and 223 do not necessarily need to be disposed, and either one may be disposed.
[0014]
In the CDM test, the electric charge stored in the gate of the second MOS 212 is discharged from the first terminal 201 to the outside via the third MOS 213, the reference potential wiring 206, and the first electrostatic protection element 221. Is done. At this time, when the wiring capacitance of the gate of the second MOS 212 is sufficiently large, the amount of charge accumulated in the gate of the second MOS 212 increases, and the discharge takes time. On the other hand, when the second MOS 212 is arranged near the first electrostatic protection element 221 and the reference potential wiring resistance component 208 is small, the discharge on the source side of the second MOS 212 is performed more quickly than on the gate side. Done.
[0015]
That is, in the second MOS 212, depending on the wiring capacitance connected to the gate, the potential of the source drops to the level of the ground potential before the potential of the gate drops to the level of the ground potential, and a large potential difference between the gate and the source occurs. As a result, there arises a problem that ESD destruction of the second MOS 212 occurs. Therefore, in the semiconductor integrated circuit device having such a circuit configuration, sufficient CDM proof strength cannot be obtained.
[0016]
FIG. 8 shows a part of another circuit configuration of a conventional semiconductor integrated circuit device as an equivalent circuit diagram. FIG. 8 is different from the above-described conventional semiconductor integrated circuit device in that the reference potential wiring is constituted by a first reference potential wiring 206 and a second reference potential wiring 207. Generally, in a semiconductor integrated circuit device, the reference potential wiring is divided into a plurality of pieces in order to prevent the potential fluctuation of the reference potential wiring generated in one circuit block from affecting the operation of another circuit block. . In the semiconductor integrated circuit device shown in FIG. 8, the first reference potential wiring 206 is connected to the second terminal 202, and the second reference potential wiring 207 is connected to the third terminal 203. For example, the second and third terminals 202 and 203 function as the same GND potential terminal, but are configured as different bonding terminals.
[0017]
In the CDM test on the first terminal 201, the potential of the source and the drain of the second MOS 212 falls to the ground potential level in a short time as in the semiconductor integrated circuit device shown in FIG. The time required for the potential of the semiconductor integrated circuit to fall to the ground potential level is the time required for the semiconductor integrated circuit shown in FIG. 7 because there is no wiring connecting the second reference potential wiring 207 to the first reference potential wiring 206. Longer than In this case, the charge accumulated in the gate of the second MOS 212 reaches the first terminal 201 via a device (substrate) or the like, and is discharged from the first terminal 201. Since the fluctuation in the potential of the gate is slower than the decrease in the potential of the source and the drain of the second MOS 212, the semiconductor integrated circuit device shown in FIG. 8 is more ESD-sensitive by the device charging model than the semiconductor integrated circuit device shown in FIG. There has been a problem that a circuit element is easily broken by a breakdown phenomenon.
[0018]
FIG. 9 is an equivalent circuit diagram illustrating a circuit configuration of a semiconductor integrated circuit device in which the first terminal 201 in FIG. 8 is configured as an input / output terminal. Even when the first terminal 201 is configured as an input / output terminal as shown in FIG. 9, similarly to FIG. 8 in which the first terminal is configured as an input terminal, due to the ESD destruction phenomenon by the device charging model, There is a problem that circuit elements are easily broken.
[0019]
An object of the present invention is to provide a semiconductor integrated circuit device which solves the above problems and protects circuit elements constituting an internal circuit whose gate is not directly connected to a terminal from ESD destruction by a device charging model. Aim.
[0020]
[Means for Solving the Problems]
In order to achieve the above object, a semiconductor integrated circuit device according to the present invention includes a semiconductor integrated circuit device having a gate connected to an external terminal and connected to at least one of a gate and a source and at least one of a gate and a first power supply wiring. A first MOSFET having a first protection element; a second MOSFET having a gate connected to the internal signal wiring and a source connected to the first power supply wiring, wherein a source of the first MOSFET is In a semiconductor integrated circuit device connected to the first power supply wiring via the second MOSFET or directly, the second MOSFET is connected between a gate and a source of the second MOSFET, and A second protection element connected to at least one of a gate of the second MOSFET and the first power supply line.
[0021]
According to the semiconductor integrated circuit device of the present invention, in addition to the first protection element that protects the first MOSFET whose gate is connected to the external terminal, the protection element protects the circuit element from electrostatic discharge (ESD) destruction by the device charging model. Then, the second protection element is arranged close to the gate-source of the second MOSFET whose gate is connected to the internal signal wiring and whose source is connected to the same first power supply wiring as the first MOSFET. In this case, even when the capacitance component connected to the gate of the second MOSFET is large and the drop in the gate potential of the second MOSFET is slower than the drop in the source potential, the capacitance of the second MOSFET is low. It is possible to prevent the gate oxide film from being broken by the potential difference generated between the gate and the source. For this reason, the ESD tolerance of the semiconductor integrated circuit device against the device charging model is improved.
[0022]
In the semiconductor integrated circuit device according to the present invention, it is preferable that the first and second protection elements have a function of limiting a voltage applied between terminals of the first and second protection elements to a predetermined range. In this case, the protection element is configured as a clamp element that limits the potential at both ends.
[0023]
Further, in the semiconductor integrated circuit device according to the present invention, it is preferable that the semiconductor integrated circuit device further includes a third protection element between the external terminal and the first power supply wiring. In this case, the ESD tolerance of the semiconductor integrated circuit device with respect to the human body model and the machine model is improved.
[0024]
In the semiconductor integrated circuit device according to the present invention, a gate of the second MOSFET may be connected to the first power supply wiring via a source / drain path of the third MOSFET. It may be connected to a second power supply line having the same potential as the first power supply line via a drain path. The gate of the second MOSFET is connected to the first power supply line or the same potential as the first power supply line via the source / drain path of the third MOSFET. Are connected to the separated second power supply wiring. When the gate of the second MOSFET is connected to the second power supply line, the time required for lowering the gate potential becomes longer, and the potential difference generated between the gate and the source becomes larger. Since the second MOSFET is protected, the ESD tolerance of the semiconductor integrated circuit device against the device charging model is improved.
[0025]
In the semiconductor integrated circuit device according to the present invention, it is preferable that a gate capacitance of the second MOSFET is smaller than a sum of a drain capacitance of the third MOSFET and a wiring capacitance connected to a drain of the third MOSFET. In this case, the time required for lowering the gate potential is further increased and the potential difference between the gate and the source is increased. However, since the second protection element protects the second MOSFET, the device charge model of the semiconductor integrated circuit device is reduced. The ESD proof strength against
[0026]
In the semiconductor integrated circuit device according to the present invention, the external terminal may be configured as an input terminal, and the external terminal may be configured as an input / output terminal. The external terminal may be configured as a dedicated input terminal for inputting a signal, or may be configured as an input / output terminal for inputting / outputting a signal, including an output circuit in a preceding stage.
[0027]
It is preferable that the semiconductor integrated circuit device of the present invention further includes another protection element between the power supply wiring having a different potential from the first power supply wiring and the external terminal. In this case, another MOSFET existing between the external input terminal and the power supply wiring having a different potential from the first power supply wiring can be protected from ESD destruction by the human body model and the machine model.
[0028]
In the semiconductor integrated circuit device according to the present invention, the first power supply wiring is configured as a power supply wiring maintained at a ground potential or a high potential higher than the ground potential.
[0029]
In the semiconductor integrated circuit device according to the present invention, it is preferable that each of the protection elements is formed of a thyristor, a MOSFET, an NPN transistor, a PNP transistor, a diode, or a combination of two or more of these. By suitably using these elements or a combination of these elements, a protection element that protects the MOSFET can be configured.
[0030]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, the present invention will be described in more detail based on embodiments of the present invention with reference to the drawings. FIG. 1 shows a part of a circuit configuration of a semiconductor integrated circuit device according to a first embodiment of the present invention as an equivalent circuit diagram. The present embodiment is different from the conventional MOS transistor shown in FIG. 8 in that the fourth MOS transistor (hereinafter simply referred to as MOS) 212 shown in FIG. This is different from a semiconductor integrated circuit device.
[0031]
The semiconductor integrated circuit device of this embodiment includes two terminals 101 and 102, four MOSs 111, 112, 113 and 114, and four electrostatic protection elements 121, 122, 123 and 124. The first terminal 101 is connected to the gate of the first MOS 111 constituting the circuit via the wiring resistance component 105, and receives an external signal. The second terminal 102 supplies a reference potential input from the outside to the reference potential wiring 106. For example, the reference potential wiring 106 is configured as a GND wiring commonly used in an internal circuit of the semiconductor integrated circuit device.
[0032]
Each of the electrostatic protection elements 121, 122, 123, and 124 is configured as a clamp element, and limits a voltage applied to both ends thereof to a predetermined value or less. The first electrostatic protection element 121 is disposed between the first terminal 101 and the reference potential wiring 106, and protects the circuit element from ESD destruction by a human body model and a machine model. The second electrostatic protection element 122 is arranged between the gate and the source of the first MOS 111, and the third electrostatic protection element 123 is arranged between the reference potential wiring 106 and the gate of the first MOS 111. You. Both the second and third electrostatic protection elements 122 and 123 protect the first MOS 111 from ESD destruction by a device charging model (CDM). Instead of arranging both the second and third electrostatic protection elements 122 and 123, one of them can be arranged.
[0033]
The second and third MOSs 112, 113, 114 constitute an internal circuit on the inner side of the first MOS 112 when viewed from the first terminal 101 side. The second MOS 112 is connected in series between the first MOS 111 and the reference potential wiring 106, and the source of the third MOS 113 is connected to the reference potential wiring 106. The gate of the second MOS 112 receives signals output from the third and fourth MOSs 113 and 114 and is connected to the reference potential wiring 206 via the third MOS 113. The fourth electrostatic protection element 124 is arranged close between the gate and the source of the second MOS 112, and protects the second MOS 112 from an ESD destruction phenomenon due to a device charging model.
[0034]
In the present embodiment, in addition to the first MOS 111, the second MOS 112 whose gate is not directly connected to the terminal 101 is also provided with the electrostatic protection element 124 for preventing the ESD breakdown phenomenon due to the device charging model. Therefore, the potential difference between the gate and the source of the second MOS 112 is limited to within a predetermined potential difference. For this reason, it is possible to prevent the gate oxide film of the second MOS 112 from being broken by the ESD breakdown phenomenon based on the device charging model, and to obtain a semiconductor integrated circuit device having improved resistance to the ESD breakdown phenomenon (ESD tolerance). be able to.
[0035]
In the conventional semiconductor integrated circuit device shown in FIG. 8, the potential of the source of the second MOS 212 drops to the ground potential level in a short time as compared with the potential of the gate. A large potential difference occurred. In particular, when the wiring connected to the gate of the second MOS 212 is long, or when the size of the third MOS 213 is large and its drain area is large, an equivalently large capacitance is connected to the second MOS 212. As a result, the time required for lowering the gate potential increases. In such a case, when the electrostatic protection element 124 is arranged close to the gate-source of the second MOS 112 as in the present embodiment, the ESD resistance of the semiconductor integrated circuit device is improved.
[0036]
FIG. 2 shows a part of a circuit configuration of a semiconductor integrated circuit device according to a second embodiment of the present invention as an equivalent circuit diagram. The present embodiment is different from the first embodiment in that the reference potential wiring 106 of FIG. 1 is divided into two. The reference potential wiring is separated into a reference potential wiring 106 connected to the second terminal 102 and a reference potential wiring 107 connected to the third terminal 103. The source of the third MOS 113 is connected to the second reference potential wiring 107. Connected to.
[0037]
In the present embodiment, in the CDM test on the first terminal 101, the time required for the potential of the gate of the second MOS 112 to decrease to the ground potential level is different from that of the first embodiment in which the reference potential line is not separated. And it gets even longer. At this time, since the fourth electrostatic protection element 124 limits the potential difference between the gate and the source of the second MOS 112 to within a predetermined potential, a semiconductor integrated circuit device with improved ESD resistance can be obtained.
[0038]
FIG. 3 shows an equivalent circuit diagram of a part of the circuit configuration of the semiconductor integrated circuit device according to the third embodiment of the present invention. This embodiment differs from the second embodiment shown in FIG. 2 in that fifth and sixth MOSs 115 and 116 constituting an output circuit are provided, and that a terminal 101 is configured as an input / output terminal. I do. The terminal 101 inputs a signal input from the outside to the gate of the first MOS 111 and outputs a signal from an output circuit including a fifth MOS (p-MOS) 115 and a sixth MOS 116 (n-MOS). The output signal is output to the outside of the semiconductor integrated circuit device.
[0039]
The fifth and sixth MOSs 115 and 116 are arranged in series between the first potential wiring 106 and the power supply potential wiring 109, respectively. At this time, the second terminal 102 is used as a terminal for determining a reference potential when outputting a signal, and the first reference potential wiring 106 is a wiring for determining a reference potential in the circuit block on the first terminal 101 side. Used as The third terminal 103 and the second reference potential wiring 107 determine a reference potential of a circuit block inside the first terminal 101. By separating the first and second reference potential wirings 106 and 107, it is possible to prevent a malfunction of the other circuit block due to a change in reference potential in one circuit block.
[0040]
In the present embodiment, similarly to the second embodiment, the fourth electrostatic protection element 124 protects the second MOS 112 from ESD damage due to the device charging model. Therefore, even when the first terminal 101 is configured as an input / output terminal, a semiconductor integrated circuit device with improved ESD resistance can be obtained as in the above-described embodiment.
[0041]
FIG. 4 shows a part of a circuit configuration of a semiconductor integrated circuit device according to a fourth embodiment of the present invention as an equivalent circuit diagram. This embodiment is different from the first embodiment in that the second MOS 112 of FIG. 1 is connected in parallel to the first MOS 111. Note that, in the same drawing, instead of disposing the fourth electrostatic protection element 124 between the gate and the source of the second MOS 112, a fifth electrostatic protection element 125 is arranged between the gate and the reference potential wiring 106. are doing.
[0042]
In the present embodiment, like the first embodiment in which the first and second MOSs 111 and 112 are arranged in series, a fifth electrostatic protection element 125 arranged close to between the gate and the source is provided. The potential difference generated between the gate and the source of the second MOS 112 is limited to within a predetermined potential difference, and the second MOS 112 is protected from ESD destruction by a device charging model. Therefore, similarly to the above embodiment, a semiconductor integrated circuit device having improved ESD resistance can be obtained.
[0043]
In the above embodiment, the conductivity types of the first to third MOSs constituting the circuit are not described, but these MOSs may be any of n-type or p-type. . Generally, in an n-MOS, an electrostatic protection element is arranged between a gate of a MOS to be protected and a ground (GND) potential wiring side, and in a p-MOS, a MOS gate to be protected and a power supply (Vcc) potential wiring Placed between the side.
[0044]
In addition, MOSFETs, NPN elements, PNP elements, thyristors, diodes, and other elements can be used as the electrostatic protection element that limits the potential difference between both ends to within a predetermined value, or a combination of these elements can be used. You can also. The electrostatic protection element that protects the first or second MOS 111, 112 is designed such that the potential difference generated between the gate and the source in the device charging model is smaller than the withstand voltage of the gate oxide film of the MOS to be protected. You. The electrostatic protection element is designed to have a size (size) such that the electrostatic protection element is not destroyed by ESD damage.
[0045]
In the above embodiment, an example in which the reference potential wiring 106 is separated, an example in which the first terminal 101 is configured as an input / output terminal, and an example in which the first and second MOSs 111 and 112 are connected in parallel Although described, the configuration of the internal circuit is not limited to these, and a semiconductor integrated circuit device adopting a circuit configuration other than these or a combination of these is also similar to the above-described embodiment in that the semiconductor with improved ESD resistance is used. An integrated circuit device can be obtained. For example, even when the first and second MOSs 111 and 112 are connected in parallel and the first terminal 101 is configured as an input / output terminal, even when the first and second MOSs 111 and 112 are configured as input / output terminals, the first and second MOSs 111 and 112 are close to each other between the gate and source of the second MOS 112 By arranging the electrostatic protection element, the second MOS 112 can be protected from ESD destruction by the device charging model.
[0046]
In addition, an electrostatic protection element that protects the first terminal 101 from an ESD destruction phenomenon caused by a human body model and a machine model can be added to the circuit configuration illustrated in FIG. In this case, the semiconductor integrated circuit device includes a first electrostatic protection element 121 between the first terminal 101 and the reference potential wiring 106, for example, as shown in FIG. A fifth electrostatic protection element 117 is provided between the semiconductor chip and the potential wiring 109.
[0047]
As described above, the present invention has been described based on the preferred embodiments. However, the semiconductor integrated circuit device of the present invention is not limited to the above embodiments, and various modifications may be made from the configuration of the above embodiments. The modified semiconductor integrated circuit device is also included in the scope of the present invention.
[0048]
【The invention's effect】
As described above, in the semiconductor integrated circuit device of the present invention, among the MOS transistors constituting the circuit, the MOS transistor whose gate is not directly connected to the terminal is also provided with the electrostatic protection in close proximity between the gate and the source. Arrange the elements. Therefore, even in a MOS transistor whose gate is not directly connected to the terminal, its gate oxide film is protected from ESD destruction by the device charging model, and the ESD tolerance of the semiconductor integrated circuit device is improved.
[Brief description of the drawings]
FIG. 1 is an equivalent circuit diagram showing a part of a circuit configuration of a semiconductor integrated circuit device according to a first embodiment of the present invention.
FIG. 2 is an equivalent circuit diagram showing a part of a circuit configuration of a semiconductor integrated circuit device according to a second embodiment of the present invention.
FIG. 3 is an equivalent circuit diagram showing a part of a circuit configuration of a semiconductor integrated circuit device according to a third embodiment of the present invention.
FIG. 4 is an equivalent circuit diagram showing a part of a circuit configuration of a semiconductor integrated circuit device according to a fourth embodiment of the present invention.
FIG. 5 is an equivalent circuit diagram showing a part of a circuit configuration of a semiconductor integrated circuit device according to a fifth embodiment of the present invention.
FIG. 6 is an equivalent circuit diagram showing a part of a circuit configuration of a conventional semiconductor integrated circuit device.
FIG. 7 is an equivalent circuit diagram showing a part of another circuit configuration of a conventional semiconductor integrated circuit device.
FIG. 8 is an equivalent circuit diagram showing a part of another circuit configuration of a conventional semiconductor integrated circuit device.
FIG. 9 is an equivalent circuit diagram showing a part of another circuit configuration of a conventional semiconductor integrated circuit device.
[Explanation of symbols]
101 to 103: terminals
106, 107: reference potential wiring
109: Power supply potential wiring
110 to 116: MOS transistor
121 to 126: electrostatic protection element
201 to 203: terminals
206, 207: reference potential wiring
209: Power supply potential wiring
210 to 216: MOS transistor
221-226: electrostatic protection element

Claims

A first MOSFET having a first protection element having a gate connected to an external terminal and connected to at least one of between the gate and the source and between the gate and the first power supply wiring; And a source connected to the first power supply line, and a source of the first MOSFET is connected to the first power supply line via the second MOSFET or directly. A semiconductor integrated circuit device connected to
The second MOSFET is connected to at least one between a gate and a source of the second MOSFET and between at least one of a gate of the second MOSFET and the first power supply line. A semiconductor integrated circuit device comprising an element.

2. The semiconductor integrated circuit device according to claim 1, wherein said first and second protection elements have a function of limiting a voltage applied between terminals of said first and second protection elements to a predetermined range.

3. The semiconductor integrated circuit device according to claim 1, further comprising a third protection element between said external terminal and said first power supply wiring.

4. The semiconductor integrated circuit device according to claim 1, wherein a gate of said second MOSFET is connected to said first power supply line via a source / drain path of a third MOSFET.

The gate of the second MOSFET is connected to a second power line having the same potential as the first power line via a source / drain path of the third MOSFET. 3. The semiconductor integrated circuit device according to claim 1.

6. The semiconductor integrated circuit device according to claim 4, wherein a gate capacitance of the second MOSFET is smaller than a sum of a drain capacitance of the third MOSFET and a wiring capacitance connected to a drain of the third MOSFET. .

7. The semiconductor integrated circuit device according to claim 1, wherein said external terminal is configured as an input terminal.

7. The semiconductor integrated circuit device according to claim 1, wherein said external terminal is configured as an input / output terminal.

9. The semiconductor integrated circuit device according to claim 1, further comprising another protection element between the power supply line having a different potential from the first power supply line and the external terminal. 9.

The semiconductor integrated circuit device according to claim 1, wherein the first power supply line is maintained at a ground potential or a high potential higher than the ground potential.

The semiconductor integrated circuit device according to claim 1, wherein each of the protection elements includes a thyristor, a MOSFET, an NPN transistor, a PNP transistor, a diode, or a combination of two or more of them.