JP2012146859A - Semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a technology which properly manufactures a semiconductor device such as the one having a Flip Chip-Ball Grid Array (FC-BGA) structure.SOLUTION: A semiconductor device (1) comprises: a semiconductor chip (2) having chip side electrodes (4); and a substrate (3) having substrate side electrodes (5). The substrate (3) comprises: a substrate side electrode placement region (8) in which the substrate side electrodes (5) are placed; and a chip support region (9). The substrate side electrode placement region (8) has a first substrate surface (12) in which the substrate side electrodes (5) are placed. The chip support region (9) has a chip support surface at a position having a first height (h1) from a reference surface when a surface including the first substrate surface (12) is set as the reference substrate. The chip support surface has an opposite region (21) facing a part of a chip surface (11).

Description

本発明は、半導体装置に関し、特に、ＦＣＢＧＡ（Ｆｌｉｐ Ｃｈｉｐ−Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）構造の半導体装置に関する。   The present invention relates to a semiconductor device, and more particularly to a semiconductor device having an FCBGA (Flip Chip-Ball Grid Array) structure.

デジタル家電製品やネットワーク機器などの電子機器が広く普及してきている。これらの電子機器に対しては、小型化を実現しつつ多機能で高性能な装置であることが求められている。このような要求に対応するために、半導体装置の微細化と多ピン化が進められてきている。多ピン化された半導体装置をパッケージングするため技術として、フリップチップ接続技術が知られている。   Electronic appliances such as digital home appliances and network devices have become widespread. These electronic devices are required to be multifunctional and high-performance devices while realizing miniaturization. In order to meet such demands, miniaturization and multi-pin semiconductor devices have been promoted. A flip chip connection technique is known as a technique for packaging a multi-pin semiconductor device.

フリップチップ接続によって半導体チップを基板に接続する場合、まず半導体チップのボンディングＰＡＤに金（Ａｕ）などでバンプを形成する。次に、ＢＧＡ基板側（ランド上）に、アンダーフィルを塗布する。その後、フリップチップボンダーで半導体チップをＢＧＡ基板へ搭載し、加圧と過熱を行って接続を行う。その後は、半導体チップをモールド樹脂などで封入した後、半田ボール（ＢＧＡボール）をＢＧＡ基板に接続する。半田ボールに接続が完了したＢＧＡ基板は、ＰＫＧダイサーなどで切断され、個々の半導体パッケージとして提供される。   When connecting a semiconductor chip to a substrate by flip chip connection, bumps are first formed on the bonding PAD of the semiconductor chip with gold (Au) or the like. Next, underfill is applied to the BGA substrate side (on the land). Thereafter, the semiconductor chip is mounted on the BGA substrate using a flip chip bonder, and connection is performed by applying pressure and overheating. Thereafter, the semiconductor chip is encapsulated with a mold resin or the like, and then solder balls (BGA balls) are connected to the BGA substrate. The BGA substrate that has been connected to the solder ball is cut with a PKG dicer or the like and provided as an individual semiconductor package.

フリップチップボンダーで半導体チップをＢＧＡ基板へ搭載し、加圧と過熱によってそれぞれを接続するときに、アンダーフィルがフリップチップボンダーのボンディングヘッドに付着してしまうことがある。ボンディングヘッドに付着したアンダーフィルは、時間の経過とともに固形化する。   When a semiconductor chip is mounted on a BGA substrate with a flip chip bonder and connected to each other by pressurization and overheating, an underfill may adhere to the bonding head of the flip chip bonder. The underfill attached to the bonding head is solidified over time.

半導体チップをＢＧＡ基板へマウントする場合に、固形化したアンダーフィルが付着したままのボンディングヘッドは、通常よりも過度に半導体チップを押さえつけることがあった。過度に抑えつけられることによって、パッケージ内部の半導体チップが、ＢＧＡ基板に接触してしまうなどの不具合が生じることがあった。アンダーフィルがボンディングヘッドに付着することを抑制する技術が知られている（例えば、特許文献１参照）。   When a semiconductor chip is mounted on a BGA substrate, the bonding head with the solidified underfill adhered may press the semiconductor chip excessively than usual. Due to excessive suppression, there are cases where a semiconductor chip inside the package comes into contact with the BGA substrate. A technique for suppressing the underfill from adhering to the bonding head is known (for example, see Patent Document 1).

特許文献１には、ボンディングの際に接着樹脂がボンディングヘッドに付着することのない半導体装置及びその製造方法が開示されている。特許文献１に記載の技術では、半導体チップの配線パターンと反対側の面に、半導体チップよりも大きい板を設けている。その板は、ボンディングの際に接着樹脂が板を回り込んでボンディングヘッドに付着することを防止している。   Patent Document 1 discloses a semiconductor device in which an adhesive resin does not adhere to a bonding head during bonding and a method for manufacturing the same. In the technique described in Patent Document 1, a plate larger than the semiconductor chip is provided on the surface opposite to the wiring pattern of the semiconductor chip. The plate prevents the adhesive resin from flowing around the plate and adhering to the bonding head during bonding.

特開２０００−１７４０３９号公報JP 2000-174039 A

特許文献１に記載の技術は、半導体チップに設けられた板の作用によってボンディングの際に接着樹脂が板を回り込んでボンディングヘッドに付着することを防止している。しかしながら、位置ずれなどに起因して、一旦、樹脂がボンディングヘッドに付着してしまった場合、そのボンディングヘッドの交換や洗浄などの作業が必要になる。   The technique described in Patent Document 1 prevents the adhesive resin from flowing around the plate and adhering to the bonding head during bonding by the action of the plate provided on the semiconductor chip. However, once the resin has adhered to the bonding head due to misalignment or the like, the bonding head needs to be replaced or cleaned.

以下に、［発明を実施するための形態］で使用される番号を用いて、［課題を解決するための手段］を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。   [Means for Solving the Problems] will be described below using the numbers used in [DETAILED DESCRIPTION]. These numbers are added to clarify the correspondence between the description of [Claims] and [Mode for Carrying Out the Invention]. However, these numbers should not be used to interpret the technical scope of the invention described in [Claims].

上記の課題を解決するために、チップ面（１１）に設けられたチップ側電極（４）を有する半導体チップ（２）と、チップ側電極（４）に接続される基板側電極（５）を有する基板（３）とを具備する半導体装置（１）を構成する。基板（３）は、基板側電極（５）が配置される基板側電極配置領域（８）と、基板側電極配置領域（８）の外側に形成されたチップ支持領域（９）とを備えていることが好ましい。その基板側電極配置領域（８）は、基板側電極（５）が配置される第１基板面（１２）を有し、チップ支持領域（９）は、第１基板面（１２）を含む面を基準面としたとき、基準面からの高さが第１高さ（ｈ１）となる位置にチップ支持面を有し、チップ支持面は、チップ面（１１）の一部と向かい合う対向領域（２１）を有することが好ましい。   In order to solve the above problems, a semiconductor chip (2) having a chip side electrode (4) provided on a chip surface (11) and a substrate side electrode (5) connected to the chip side electrode (4) are provided. A semiconductor device (1) having a substrate (3) having the same is configured. The substrate (3) includes a substrate side electrode arrangement region (8) where the substrate side electrode (5) is arranged, and a chip support region (9) formed outside the substrate side electrode arrangement region (8). Preferably it is. The substrate side electrode arrangement region (8) has a first substrate surface (12) on which the substrate side electrode (5) is arranged, and the chip support region (9) includes a surface including the first substrate surface (12). Is a chip support surface at a position where the height from the reference surface is the first height (h1), and the chip support surface is opposed to a part of the chip surface (11) ( 21).

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、ＦＣ−ＢＧＡなどの半導体装置の製造を行うときに、ボンディングヘッドの交換や洗浄などの作業に依存することなく適切に半導体装置を製造することが可能となる。   To briefly explain the effects obtained by typical inventions among inventions disclosed in the present application, when manufacturing a semiconductor device such as FC-BGA, it depends on work such as replacement or cleaning of the bonding head. It becomes possible to manufacture a semiconductor device appropriately without any problem.

図１は、半導体装置１の第１実施形態の構成を例示する断面図である。FIG. 1 is a cross-sectional view illustrating the configuration of the semiconductor device 1 according to the first embodiment. 図２は、フリップチップボンダーによる押し下げ量が適正な量を超えてしまった場合の半導体装置１の構成を例示する断面図である。FIG. 2 is a cross-sectional view illustrating the configuration of the semiconductor device 1 when the amount of pressing by the flip chip bonder exceeds an appropriate amount. 図３は、比較例の半導体パッケージ１０１の構成を例示する断面図である。FIG. 3 is a cross-sectional view illustrating the configuration of the semiconductor package 101 of the comparative example. 図４は、比較例の半導体装置１０１を製造するときに、フリップチップボンダーによる押し下げ量が適正な量を超えてしまった場合の半導体装置１０１の構成を例示する断面図である。FIG. 4 is a cross-sectional view illustrating the configuration of the semiconductor device 101 when the amount of pressing by the flip chip bonder exceeds an appropriate amount when manufacturing the semiconductor device 101 of the comparative example. 図５は、第２実施形態の半導体装置１の構成を例示する平面図である。FIG. 5 is a plan view illustrating the configuration of the semiconductor device 1 according to the second embodiment. 図６は、第２実施形態の構成を例示する断面図である。FIG. 6 is a cross-sectional view illustrating the configuration of the second embodiment. 図７は、アンダーフィル６が半導体チップ２の上部に這い上がった状態の半導体装置１の構成を例示する断面図である。FIG. 7 is a cross-sectional view illustrating the configuration of the semiconductor device 1 in a state where the underfill 6 has crawled up to the top of the semiconductor chip 2.

以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.

図１は、本願発明の半導体装置１の第１実施形態の構成を例示する断面図である。図１は、本実施形態の半導体装置１が適正に形成されている状態を例示している。図１に示されているように、半導体装置１は、半導体チップ２と、ＢＧＡ基板３とを備えている。その半導体チップ２とＢＧＡ基板３とは、フリップチップ接続によって接続されている。   FIG. 1 is a cross-sectional view illustrating the configuration of a first embodiment of a semiconductor device 1 of the present invention. FIG. 1 illustrates a state where the semiconductor device 1 of the present embodiment is properly formed. As shown in FIG. 1, the semiconductor device 1 includes a semiconductor chip 2 and a BGA substrate 3. The semiconductor chip 2 and the BGA substrate 3 are connected by flip chip connection.

半導体チップ２のバンプ形成面１１には、複数のＡｕバンプ４が形成されている。なお、以下の実施形態において、Ａｕバンプ４がＡｕ（金）である場合を例示しているが、これは、本願発明におけるバンプの構成を制限するものではない。   A plurality of Au bumps 4 are formed on the bump forming surface 11 of the semiconductor chip 2. In the following embodiment, a case where the Au bump 4 is Au (gold) is illustrated, but this does not limit the configuration of the bump in the present invention.

ＢＧＡ基板３は、ランド形成領域８のランド形成面１２に形成された複数のランド５を備えている。また、ＢＧＡ基板３は、ランド形成領域８の周囲に形成されたチップ支持絶縁層９を備えている。ＢＧＡ基板３のランド５が形成される面と反対の面には、複数の半田ボール７が配置されている。本実施形態の半導体装置１において、ランド５と半田ボール７とは、内部配線（図示されず）を介して接続されている。半導体チップ２のバンプ形成面１１とＢＧＡ基板３のランド形成面１２とで挟まれた領域には、アンダーフィル６が充填されている。   The BGA substrate 3 includes a plurality of lands 5 formed on the land formation surface 12 of the land formation region 8. Further, the BGA substrate 3 includes a chip support insulating layer 9 formed around the land forming region 8. A plurality of solder balls 7 are arranged on the surface of the BGA substrate 3 opposite to the surface on which the lands 5 are formed. In the semiconductor device 1 of this embodiment, the land 5 and the solder ball 7 are connected via an internal wiring (not shown). An underfill 6 is filled in a region sandwiched between the bump forming surface 11 of the semiconductor chip 2 and the land forming surface 12 of the BGA substrate 3.

図１を参照すると、本実施形態の半導体装置１において、チップ支持絶縁層９は、幅が重なり幅ｗ１の対向領域２１を有するように形成されている。また、チップ支持絶縁層９は、ランド形成領域８のランド形成面１２を基準面としたときに、その基準面から表面までの高さが第１高さｈ１となるように形成されている。換言すると、ＢＧＡ基板３は、窪生んだ状態のランド形成領域８を備えている。ランド５は、その窪みの内部に配置されている。   Referring to FIG. 1, in the semiconductor device 1 of the present embodiment, the chip support insulating layer 9 is formed so as to have an opposing region 21 having overlapping widths w1. The chip support insulating layer 9 is formed so that the height from the reference surface to the surface is the first height h1 when the land forming surface 12 of the land forming region 8 is used as the reference surface. In other words, the BGA substrate 3 includes the land formation region 8 in a depressed state. The land 5 is disposed inside the depression.

図１には、半導体チップ２が適切にＢＧＡ基板３に実装された場合の半導体装置１が例示されている。フリップチップ接続によって半導体チップ２をＢＧＡ基板３に接続する場合、まず半導体チップ２のボンディングＰＡＤ（図示されず）にＡｕバンプ４を形成する。また、ＢＧＡ基板３のランド形成領域８（ランド上）に、アンダーフィル６を塗布する。その後、フリップチップボンダー（図示されず）で半導体チップ２をＢＧＡ基板３へ搭載し、加圧と過熱を行って接続を行う。図１に示されているように、半導体チップ２が適切にＢＧＡ基板３に実装された場合、対向領域２１には、微小な隙間が形成され、ランド形成面１２からバンプ形成面１１までの高さが、第２高さｈ２となる。   FIG. 1 illustrates a semiconductor device 1 when the semiconductor chip 2 is appropriately mounted on the BGA substrate 3. When the semiconductor chip 2 is connected to the BGA substrate 3 by flip chip connection, the Au bump 4 is first formed on the bonding PAD (not shown) of the semiconductor chip 2. Further, the underfill 6 is applied to the land formation region 8 (on the land) of the BGA substrate 3. Thereafter, the semiconductor chip 2 is mounted on the BGA substrate 3 by a flip chip bonder (not shown), and the connection is performed by pressurization and overheating. As shown in FIG. 1, when the semiconductor chip 2 is appropriately mounted on the BGA substrate 3, a minute gap is formed in the facing region 21, and the height from the land forming surface 12 to the bump forming surface 11 is high. Becomes the second height h2.

フリップチップボンダーで半導体チップ２をＢＧＡ基板３へ搭載し、押し下げと過熱を行って接続を行うときに、適正な押し下げ量を超えてしまうと、半導体チップ２は、チップ配置適正高さｈ３よりも低い位置まで押されてしまう。   When the semiconductor chip 2 is mounted on the BGA substrate 3 by the flip chip bonder and the connection is performed by pressing down and overheating, if the appropriate pressing amount is exceeded, the semiconductor chip 2 is larger than the chip placement appropriate height h3. It is pushed to a low position.

図２は、フリップチップボンダーによる押し下げ量が適正な量を超えてしまった場合の半導体装置１の構成を例示する断面図である。図２に示されているように、その場合、対向領域２１において半導体チップ２とチップ支持絶縁層９とが接触する。このとき、チップ支持絶縁層９は、半導体チップ２のバンプ形成面１１とランド形成面１２との距離が、第４高さｈ４以下になることを防止する。そのため、本実施形態の半導体装置１は、押し下げ量が適正な量を超えてしまった場合であっても、Ａｕバンプ４とＢＧＡ基板３とが直接接触するという不具合を防止することが可能となる。   FIG. 2 is a cross-sectional view illustrating the configuration of the semiconductor device 1 when the amount of pressing by the flip chip bonder exceeds an appropriate amount. As shown in FIG. 2, in that case, the semiconductor chip 2 and the chip support insulating layer 9 are in contact with each other in the facing region 21. At this time, the chip support insulating layer 9 prevents the distance between the bump forming surface 11 and the land forming surface 12 of the semiconductor chip 2 from becoming the fourth height h4 or less. Therefore, the semiconductor device 1 according to the present embodiment can prevent a problem that the Au bump 4 and the BGA substrate 3 are in direct contact with each other even when the push-down amount exceeds an appropriate amount. .

本実施形態においてチップ支持絶縁層９を形成する方法に制限はない。以下に、チップ支持絶縁層９の形成方法に関する説明を行う。ＢＧＡ基板３の上層配線を形成した後、最終的にチップ支持絶縁層９となる絶縁膜を全面に成膜する。その絶縁膜の残したい箇所（チップ支持絶縁層９に対応する箇所）にエッチング耐性のある膜を塗布する。その後、エッチングを行うことで、ランド形成領域８に対応する溝を形成する。その後、エッチング耐性のある膜を除去することで、チップ支持絶縁層９を有するＢＧＡ基板３を形成することができる。また、上記の方法以外でも、厚い絶縁膜を全面に成膜した後、その絶縁膜の残したい箇所（チップ支持絶縁層９に対応する箇所）にエッチング耐性のある膜を塗布する。その後、ランド形成領域８に対応する位置のエッチングを行い、後からランド形成領域８の配線を形成する方法でもよい。   In the present embodiment, the method for forming the chip support insulating layer 9 is not limited. Below, the formation method of the chip | tip support insulating layer 9 is demonstrated. After the upper layer wiring of the BGA substrate 3 is formed, an insulating film that finally becomes the chip support insulating layer 9 is formed on the entire surface. A film having etching resistance is applied to a portion (a portion corresponding to the chip support insulating layer 9) where the insulating film is desired to remain. Thereafter, etching is performed to form a groove corresponding to the land formation region 8. Thereafter, the BGA substrate 3 having the chip support insulating layer 9 can be formed by removing the etching resistant film. In addition to the above method, after a thick insulating film is formed on the entire surface, a film having etching resistance is applied to a portion (a portion corresponding to the chip support insulating layer 9) where the insulating film is to be left. Thereafter, a method of etching the position corresponding to the land formation region 8 and forming the wiring of the land formation region 8 later may be used.

［比較例］
以下に、本願発明に対する比較例について説明を行う。図３は、比較例の半導体パッケージ１０１の構成を例示する断面図である。図３は、半導体装置１０１が適正に形成されている状態を例示している。図３に示されているように、半導体装置１０１は、半導体チップ１０２と、ＢＧＡ基板１０３とを備えている。その半導体チップ１０２とＢＧＡ基板１０３とは、フリップチップ接続によって接続され、樹脂１２０で封止されている。 [Comparative example]
Below, the comparative example with respect to this invention is demonstrated. FIG. 3 is a cross-sectional view illustrating the configuration of the semiconductor package 101 of the comparative example. FIG. 3 illustrates a state where the semiconductor device 101 is properly formed. As shown in FIG. 3, the semiconductor device 101 includes a semiconductor chip 102 and a BGA substrate 103. The semiconductor chip 102 and the BGA substrate 103 are connected by flip chip connection and sealed with a resin 120.

半導体チップ１０２には、複数のＡｕバンプ１０４が形成されている。ＢＧＡ基板１０３は、複数のランド１０５が形成されている。また、ＢＧＡ基板１０３のランド１０５が形成される面と反対の面に、複数の半田ボール１０７が配置されている。半導体チップ１０２とＢＧＡ基板１０３の間の領域には、アンダーフィル１０６が充填されている。   A plurality of Au bumps 104 are formed on the semiconductor chip 102. A plurality of lands 105 are formed on the BGA substrate 103. A plurality of solder balls 107 are arranged on the surface of the BGA substrate 103 opposite to the surface on which the lands 105 are formed. An area between the semiconductor chip 102 and the BGA substrate 103 is filled with an underfill 106.

図４は、比較例の半導体装置１０１を製造するときに、フリップチップボンダーによる押し下げ量が適正な量を超えてしまった場合の半導体装置１０１の構成を例示する断面図である。図４に示されているように、接触領域１２１において、半導体チップ１０２とＢＧＡ基板１０３とが接触していまっている。このように、本実施形態の半導体装置１のような構成を備えていない場合、金（Ａｕ）のような硬度が低い材料のバンプでは、半導体チップ１０２とＢＧＡ基板１０３が直接接触してしまう問題が生じていた。本実施形態の半導体装置１は、押し下げ量が適正な量を超えてしまった場合であっても、Ａｕバンプ１０４とＢＧＡ基板１０３とが直接接触するという不具合を防止することが可能となる。   FIG. 4 is a cross-sectional view illustrating the configuration of the semiconductor device 101 when the amount of pressing by the flip chip bonder exceeds an appropriate amount when manufacturing the semiconductor device 101 of the comparative example. As shown in FIG. 4, the semiconductor chip 102 and the BGA substrate 103 are in contact with each other in the contact region 121. As described above, when the configuration of the semiconductor device 1 of the present embodiment is not provided, the semiconductor chip 102 and the BGA substrate 103 are in direct contact with a bump made of a material having a low hardness such as gold (Au). Has occurred. The semiconductor device 1 according to the present embodiment can prevent a problem that the Au bump 104 and the BGA substrate 103 are in direct contact even when the amount of depression exceeds an appropriate amount.

［第２実施形態］
以下に、図面を参照して本願発明の第２実施形態について説明を行う。図５は、第２実施形態の半導体装置１の構成を例示する平面図である。図５に示されているように、チップ支持絶縁層９は、半導体チップ２を平行投影したときの投影図に対し、重なるように形成された対向領域２１と、重ならないように形成された外周領域２２とを備えている。 [Second Embodiment]
The second embodiment of the present invention will be described below with reference to the drawings. FIG. 5 is a plan view illustrating the configuration of the semiconductor device 1 according to the second embodiment. As shown in FIG. 5, the chip support insulating layer 9 is formed so as to overlap with the opposing region 21 formed so as to overlap with the projection when the semiconductor chip 2 is projected in parallel. Region 22.

図６は、第２実施形態の構成を例示する断面図である。図６は、上述の図５におけるＡ−Ａ断面の構成を例示している。本実施形態のような半導体装置１を製造する場合、その製造工程においてアンダーフィル６が半導体チップ２の上部に這い上がることがある。図７は、アンダーフィル１０６が半導体チップ１０２の上部に這い上がった状態の半導体装置１０１の構成を例示する断面図である。アンダーフィル１０６が半導体チップ１０２の上部に這い上がると、樹脂と半導体装置の密着性が低下し、剥離を引き起こすことがある。第２実施形態の半導体装置１は、ＢＧＡ基板３の上層に形成されたチップ支持絶縁層９のパターンが、部分的に半導体装置を重なるように形成されている。このようなパターンのチップ支持絶縁層９を形成することで、アンダーフィル６の這い上がりを防止し、半導体チップ２とＢＧＡ基板３との接触を防止するとともに、信頼性と品質を向上させて半導体装置１を構成することができる。   FIG. 6 is a cross-sectional view illustrating the configuration of the second embodiment. FIG. 6 illustrates the configuration of the AA cross section in FIG. 5 described above. When manufacturing the semiconductor device 1 as in the present embodiment, the underfill 6 may crawl over the semiconductor chip 2 in the manufacturing process. FIG. 7 is a cross-sectional view illustrating the configuration of the semiconductor device 101 in a state where the underfill 106 has crawled up to the top of the semiconductor chip 102. When the underfill 106 crawls up to the upper part of the semiconductor chip 102, the adhesion between the resin and the semiconductor device is lowered, and peeling may occur. The semiconductor device 1 of the second embodiment is formed so that the pattern of the chip support insulating layer 9 formed on the upper layer of the BGA substrate 3 partially overlaps the semiconductor device. By forming the chip support insulating layer 9 having such a pattern, the underfill 6 is prevented from creeping up, the contact between the semiconductor chip 2 and the BGA substrate 3 is prevented, and the reliability and quality are improved. The apparatus 1 can be configured.

以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。   The embodiment of the present invention has been specifically described above. The present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the scope of the invention.

１…半導体装置
２…半導体チップ
３…ＢＧＡ基板
４…Ａｕバンプ
５…ランド
６…アンダーフィル
７…半田ボール
８…ランド形成領域
９…チップ支持絶縁層
１１…バンプ形成面
１２…ランド形成面
２１…対向領域
２２…外周領域
ｈ１…第１高さ
ｈ２…第２高さ
ｈ３…チップ配置適正高さ
ｈ４…第４高さ
ｗ１…重なり幅
１０１…半導体装置
１０２…半導体チップ
１０３…ＢＧＡ基板
１０４…Ａｕバンプ
１０５…ランド
１０６…アンダーフィル
１０７…半田ボール
１２０…樹脂
１２１…接触領域 DESCRIPTION OF SYMBOLS 1 ... Semiconductor device 2 ... Semiconductor chip 3 ... BGA substrate 4 ... Au bump 5 ... Land 6 ... Underfill 7 ... Solder ball 8 ... Land formation area 9 ... Chip support insulating layer 11 ... Bump formation surface 12 ... Land formation surface 21 ... Opposing area 22 ... outer peripheral area h1 ... first height h2 ... second height h3 ... chip placement appropriate height h4 ... fourth height w1 ... overlap width 101 ... semiconductor device 102 ... semiconductor chip 103 ... BGA substrate 104 ... Au Bump 105 ... Land 106 ... Underfill 107 ... Solder ball 120 ... Resin 121 ... Contact area

Claims (8)

チップ面に設けられたチップ側電極を有する半導体チップと、
前記チップ側電極に接続される基板側電極を有する基板と
を具備し、
前記基板は、
前記基板側電極が配置される基板側電極配置領域と、
前記基板側電極配置領域の外側に形成されたチップ支持領域と
を備え、
前記基板側電極配置領域は、
前記基板側電極が配置される第１基板面を有し、
チップ支持領域は、
前記第１基板面を含む面を基準面としたとき、前記基準面からの高さが第１高さとなる位置にチップ支持面を有し、
前記チップ支持面は、
前記チップ面の一部と向かい合う対向領域を有する
半導体装置。 A semiconductor chip having a chip-side electrode provided on the chip surface;
A substrate having a substrate side electrode connected to the chip side electrode,
The substrate is
A substrate side electrode arrangement region in which the substrate side electrode is arranged;
A chip support region formed outside the substrate side electrode arrangement region,
The substrate side electrode arrangement region is
A first substrate surface on which the substrate-side electrode is disposed;
The chip support area is
When a surface including the first substrate surface is a reference surface, a chip support surface is provided at a position where the height from the reference surface is the first height,
The chip support surface is
A semiconductor device having a facing region facing a part of the chip surface. 請求項１に記載の半導体装置において、
前記対向領域は、
前記基板に実装される前記半導体チップを、前記基準面に平行投影したときの投影図と重なる領域である
半導体装置。 The semiconductor device according to claim 1,
The opposing region is
A semiconductor device that is an area overlapping a projection when the semiconductor chip mounted on the substrate is projected in parallel on the reference plane. 請求項１または２に記載の半導体装置において、
前記第１高さは、
前記基準面から前記チップ面までの高さよりも低い
半導体装置。 The semiconductor device according to claim 1 or 2,
The first height is
A semiconductor device lower than a height from the reference surface to the chip surface. 請求項１から３の何れか一項に記載の半導体装置において、
前記基板側電極配置領域は、
前記基板に実装される前記半導体チップを、前記基準面に平行投影したときの投影図と重ならない外周領域を備える
半導体装置。 In the semiconductor device according to any one of claims 1 to 3,
The substrate side electrode arrangement region is
A semiconductor device, comprising: an outer peripheral region that does not overlap a projection when the semiconductor chip mounted on the substrate is projected in parallel on the reference plane. 半導体チップに設けられたチップ側電極に接続される基板側電極を有する基板側電極配置領域と、
前記基板側電極配置領域の外側に形成されたチップ支持領域と
を具備し、
前記基板側電極配置領域は、
前記基板側電極が配置される第１基板面を有し、
チップ支持領域は、
前記第１基板面を含む面を基準面としたとき、前記基準面からの高さが第１高さとなる位置にチップ支持面を有し、
前記チップ支持面は、
前記半導体チップが実装されたときに、前記チップ側電極が配置されるチップ面の一部と向かい合う対向領域を有する
ＢＧＡ基板。 A substrate-side electrode arrangement region having a substrate-side electrode connected to a chip-side electrode provided in a semiconductor chip;
A chip support region formed outside the substrate-side electrode arrangement region,
The substrate side electrode arrangement region is
A first substrate surface on which the substrate-side electrode is disposed;
The chip support area is
When a surface including the first substrate surface is a reference surface, a chip support surface is provided at a position where the height from the reference surface is the first height,
The chip support surface is
A BGA substrate having a facing region facing a part of a chip surface on which the chip-side electrode is disposed when the semiconductor chip is mounted. 請求項５に記載のＢＧＡ基板において、
前記対向領域は、
前記ＢＧＡ基板に実装される前記半導体チップを、前記基準面に平行投影したときの投影図と重なる領域である
ＢＧＡ基板。 The BGA substrate according to claim 5,
The opposing region is
A BGA substrate which is an area overlapping with a projection when the semiconductor chip mounted on the BGA substrate is projected in parallel on the reference plane. 請求項５または６に記載のＢＧＡ基板において、
前記第１高さは、
前記基準面から前記チップ面までの高さよりも低い
ＢＧＡ基板。 In the BGA substrate according to claim 5 or 6,
The first height is
A BGA substrate lower than the height from the reference surface to the chip surface. 請求項５から７の何れか一項に記載のＢＧＡ基板において、
前記基板側電極配置領域は、
前記ＢＧＡ基板に実装される前記半導体チップを、前記基準面に平行投影したときの投影図と重ならない外周領域を備える
ＢＧＡ基板。 In the BGA substrate according to any one of claims 5 to 7,
The substrate side electrode arrangement region is
A BGA substrate comprising an outer peripheral region that does not overlap a projection when the semiconductor chip mounted on the BGA substrate is projected in parallel on the reference plane.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017126645A (en) * 2016-01-13 2017-07-20 セイコーインスツル株式会社 Electronic component

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