JP2012145655A

JP2012145655A - Image display device and method of controlling the same

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Publication number: JP2012145655A
Application number: JP2011002487A
Authority: JP
Inventors: Naoto Abe; 直人阿部
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2011-01-07
Filing date: 2011-01-07
Publication date: 2012-08-02

Abstract

PROBLEM TO BE SOLVED: To provide a technique, in an image display device of active matrix drive, to reduce voltage to be applied to a modulation wire and reduce charge and discharge power caused by the capacitance of the modulation wire.SOLUTION: A pixel circuit for driving a display element is disposed at each intersection point between plural scanning wires and plural modulation wires. Each pixel circuit includes a transistor that performs driving of the display element according to voltage applied to a gate and a booster circuit that boosts modulation voltage applied from a modulation driver to the modulation wire to apply it to a gate of the transistor. The booster circuit is preferably a charge pump circuit.

Description

本発明は、アクティブマトリクス方式で駆動される画像表示装置及びその制御方法に関する。 The present invention relates to an image display device driven by an active matrix system and a control method thereof.

走査配線と変調配線の交点に表示素子を駆動する画素回路を設け、走査配線に印加した選択電圧により表示素子を選択し、選択された表示素子に変調配線から変調電圧を印加することにより当該表示素子を駆動する、アクティブマトリクス駆動の画像表示装置がある。この種の画像表示装置で用いられる画素回路としては、変調電圧でホールドコンデンサを充電し、そのコンデンサに保持された電圧を用いてソースフォロア回路によりＥＬ素子を駆動する構成の画素回路が知られている。この構成であると、変調ドライバは変調配線に対し、ＥＬ素子の駆動に必要な電圧を変調電圧として出力する必要がある。そのため大きな駆動電圧が必要な表示素子の場合、変調配線の静電容量に起因する充放電電力が大きくなるという課題がある。 A pixel circuit for driving the display element is provided at the intersection of the scanning wiring and the modulation wiring, the display element is selected by the selection voltage applied to the scanning wiring, and the modulation voltage is applied to the selected display element from the modulation wiring. There is an active matrix drive image display device that drives elements. As a pixel circuit used in this type of image display device, a pixel circuit having a configuration in which a hold capacitor is charged with a modulation voltage and an EL element is driven by a source follower circuit using the voltage held in the capacitor is known. Yes. With this configuration, the modulation driver needs to output a voltage necessary for driving the EL element to the modulation wiring as a modulation voltage. Therefore, in the case of a display element that requires a large drive voltage, there is a problem that charge / discharge power due to the capacitance of the modulation wiring increases.

変調配線の静電容量に起因する充放電電力を低減する方法については、特許文献１に示されている。特許文献１では、変調配線の中央部にスイッチを設け、変調配線の中央部より変調ドライバ側の表示素子が選択される際はスイッチを開き、変調ドライバより見た変調配線の静電容量をおおよそ半分にすることで、充放電電力を低減する方法を開示している。 Patent Document 1 discloses a method for reducing the charge / discharge power due to the capacitance of the modulation wiring. In Patent Document 1, a switch is provided at the center of the modulation wiring, and when the display element on the modulation driver side is selected from the center of the modulation wiring, the switch is opened, and the capacitance of the modulation wiring viewed from the modulation driver is approximately A method of reducing charge / discharge power by halving is disclosed.

しかしながら、近年の表示パネルの大面積化と表示リフレッシュレートの高周波数化によって、変調配線の静電容量に起因する充放電電力が増大している。それゆえ、消費電力低減のために、このような充放電電力の一層の低下が望まれている。また、変調ドライバから変調配線に出力する電圧が大きいと、変調ドライバＩＣの消費電力や製造コストの増大、ＥＭＩ（Electro Magnetic Interference）の増大という問題も生じる。 However, with the recent increase in display panel area and display refresh rate, the charge / discharge power resulting from the capacitance of the modulation wiring is increasing. Therefore, further reduction of such charge / discharge power is desired to reduce power consumption. In addition, when the voltage output from the modulation driver to the modulation wiring is large, problems such as increase in power consumption and manufacturing cost of the modulation driver IC and increase in EMI (Electro Magnetic Interference) also occur.

なお、特許文献２では、液晶表示装置（ＬＣＤ）の駆動回路において、走査ドライバと走査配線の間にチャージポンプ回路を追加し、走査ドライバの出力電圧を２倍に昇圧したものを選択電圧として走査配線に印加することが開示されている。仮にこの構成を変調ドライバに適用すれば、変調ドライバから出力する変調電圧を小さくすることは可能である。しかしながら、変調配線には昇圧した電圧が印加されるため、変調配線の静電容量に起因する充放電電力の問題や、ＥＭＩの問題は解決することができない。 In Patent Document 2, in a liquid crystal display (LCD) drive circuit, a charge pump circuit is added between a scan driver and a scan line, and the output voltage of the scan driver is doubled to scan as a selection voltage. Application to wiring is disclosed. If this configuration is applied to a modulation driver, the modulation voltage output from the modulation driver can be reduced. However, since a boosted voltage is applied to the modulation wiring, the problem of charge / discharge power due to the capacitance of the modulation wiring and the problem of EMI cannot be solved.

特開２００４−０３７６４８号公報JP 2004-037648 A 特開２００８−１９１３７５号公報JP 2008-191375 A

本発明は上記実情に鑑みてなされたものであり、その目的は、アクティブマトリクス駆動の画像表示装置において、変調配線に印加する電圧を小さくでき、変調配線の静電容量に起因する充放電電力を低減することのできる技術を提供することである。 The present invention has been made in view of the above circumstances, and an object thereof is to reduce the voltage applied to the modulation wiring in the active matrix driving image display device, and to reduce the charge / discharge power caused by the capacitance of the modulation wiring. It is to provide a technique that can be reduced.

本発明の第１態様は、複数の走査配線と複数の変調配線との各交点に、表示素子を駆動
する画素回路が配置されている画像表示装置であって、前記画素回路は、ゲートに印加される電圧に応じて前記表示素子の駆動を行うトランジスタと、前記変調配線に印加される変調電圧を昇圧して前記トランジスタのゲートに印加する昇圧回路と、を有する画像表示装置を提供する。
本発明の第２態様は、複数の走査配線と複数の変調配線との各交点に、表示素子を駆動する画素回路が配置されている画像表示装置の制御方法であって、前記画素回路に設けられた昇圧回路によって、前記変調配線に印加される変調電圧を昇圧するステップと、前記昇圧回路によって昇圧された変調電圧がゲートに印加されるトランジスタによって、前記表示素子の駆動を行うステップと、を有する画像表示装置の制御方法を提供する。 A first aspect of the present invention is an image display device in which a pixel circuit for driving a display element is disposed at each intersection of a plurality of scanning lines and a plurality of modulation lines, and the pixel circuit is applied to a gate. There is provided an image display device comprising: a transistor that drives the display element in accordance with the applied voltage; and a booster circuit that boosts the modulation voltage applied to the modulation wiring and applies the boosted voltage to the gate of the transistor.
According to a second aspect of the present invention, there is provided a control method for an image display device in which a pixel circuit for driving a display element is arranged at each intersection of a plurality of scanning lines and a plurality of modulation lines. Boosting the modulation voltage applied to the modulation wiring by the boosting circuit, and driving the display element by a transistor to which the modulation voltage boosted by the boosting circuit is applied to the gate. A method for controlling an image display apparatus is provided.

本発明によれば、アクティブマトリクス駆動の画像表示装置において、変調配線に印加する電圧を小さくでき、変調配線の静電容量に起因する充放電電力を低減することができる。また、変調ドライバの消費電力および製造コストの低下、並びに、ＥＭＩの低減も可能である。 According to the present invention, in an active matrix driven image display device, the voltage applied to the modulation wiring can be reduced, and the charge / discharge power resulting from the capacitance of the modulation wiring can be reduced. Further, the power consumption and manufacturing cost of the modulation driver can be reduced, and the EMI can be reduced.

本発明の第１の実施形態に係る画素回路を示す図。1 is a diagram showing a pixel circuit according to a first embodiment of the present invention. 本発明の第２の実施形態に係る画素回路を示す図。The figure which shows the pixel circuit which concerns on the 2nd Embodiment of this invention. 本発明の第３の実施形態に係る画素回路を示す図。FIG. 10 is a diagram illustrating a pixel circuit according to a third embodiment of the present invention. 本発明の第４の実施形態に係る画素回路を示す図。The figure which shows the pixel circuit which concerns on the 4th Embodiment of this invention. 本発明の第１の実施形態のタイミング図。The timing diagram of the 1st Embodiment of this invention. 本発明の第２の実施形態の第１及び第２の動作のタイミング図。The timing diagram of the 1st and 2nd operation | movement of the 2nd Embodiment of this invention. ＳＣＥ素子の特性の一例を示す図。The figure which shows an example of the characteristic of a SCE element. 表示パネルと駆動回路の構成図。FIG. 3 is a configuration diagram of a display panel and a driver circuit. 従来の画素回路を示す図。The figure which shows the conventional pixel circuit. 変調配線び走査配線間の１画素あたりの容量を示す図。The figure which shows the capacity | capacitance per pixel between modulation wiring and scanning wiring.

以下、図面を参照して本発明の好適な実施形態を説明する。本発明は、複数の走査配線と複数の変調配線の各交点に画素回路がそれぞれ配置された表示パネルを有する、アクティブマトリクス駆動方式の画像表示装置に関し、表示素子として電子放出素子またはＥＬ素子を用いた画像表示装置に好適に適用される。尚、電子放出素子として、ＦＥ型電子放出素子、ＭＩＭ型電子放出素子、表面伝導型電子放出素子（Surface-Conduction Electron-emitter）などの冷陰極素子が好適に用いられる。 Preferred embodiments of the present invention will be described below with reference to the drawings. The present invention relates to an active matrix drive type image display device having a display panel in which pixel circuits are respectively arranged at intersections of a plurality of scanning lines and a plurality of modulation lines, and uses an electron-emitting element or an EL element as a display element. The present invention is preferably applied to an image display apparatus. As the electron-emitting device, a cold cathode device such as an FE-type electron-emitting device, an MIM-type electron-emitting device, or a surface-conduction electron-emitting device (Surface-Conduction Electron-emitter) is preferably used.

（表示素子の特性）
はじめに、本発明に好適である表面伝導型電子放出素子（以下、ＳＣＥ素子と称する）の特性について説明する。
図７はＳＣＥ素子の特性の一例を示す図である。図７のグラフにおいて横軸はＳＣＥ素子に印加する素子電圧Ｖｆ、縦軸はＳＣＥ素子から放出される放出電流Ｉｅを示す。ＳＣＥ素子の特性がアクティブ素子によるホールド駆動に適した特性になるよう、素子サイズ等の設計パラメータが調整されている。ただし、図７に示した特性の電圧値、電流値については一例であり、設計パラメータの変更により他の特性を得ることも可能である。
図７に示したＳＣＥ素子は、素子電圧１８［Ｖ］において１００％輝度に相当する放出電流１０［ｎＡ］を放出する。そして、素子電圧８［Ｖ］印加時には放出電流がほぼ０［ｎＡ］になりほとんど電子を放出しないので黒表示が行える。このようなＳＣＥ素子の特性を利用して、後述するようにアクティブマトリクス駆動を行うことができる。他のタイプの電子放出素子、ＥＬ素子についても同様の特性を持っており、後述するアクティブマトリクス駆動に好適である。 (Display element characteristics)
First, characteristics of a surface conduction electron-emitting device (hereinafter referred to as an SCE device) suitable for the present invention will be described.
FIG. 7 is a diagram showing an example of the characteristics of the SCE element. In the graph of FIG. 7, the horizontal axis represents the device voltage Vf applied to the SCE device, and the vertical axis represents the emission current Ie emitted from the SCE device. Design parameters such as element size are adjusted so that the characteristics of the SCE element are suitable for hold driving by the active element. However, the voltage value and current value of the characteristics shown in FIG. 7 are examples, and other characteristics can be obtained by changing the design parameters.
The SCE element shown in FIG. 7 emits an emission current of 10 [nA] corresponding to 100% luminance at an element voltage of 18 [V]. When an element voltage of 8 [V] is applied, the emission current becomes almost 0 [nA] and almost no electrons are emitted, so that black display can be performed. By utilizing such characteristics of the SCE element, active matrix driving can be performed as described later. Other types of electron-emitting devices and EL devices have similar characteristics and are suitable for active matrix driving described later.

（表示パネルの駆動回路）
図８に表示パネルと駆動回路の構成図を示す。
図８において、１０１は、表示パネルを構成するアクティブマトリクスパネルを示している。アクティブマトリクスパネル１０１では、ガラス基板上に複数の変調配線１０２と複数の走査配線１０３がほぼ直交して配置され、変調配線１０２と走査配線１０３の交点付近にそれぞれ画素回路１０４が配置されている。尚、変調配線１０２と走査配線１０３の間は絶縁されている。不図示であるが、ＲＧＢの蛍光体やメタルバックなどが配置されたフェイスプレートがアクティブマトリクスパネル１０１に対向配置され、フェイスプレートとアクティブマトリクスパネル１０１の間は真空に維持されている。変調配線１０２には、画像データに応じて変調された変調電圧を出力する変調ドライバ１０５が接続される。また走査配線１０３には、選択信号を出力する走査ドライバ１０６が接続される。 (Display panel drive circuit)
FIG. 8 shows a configuration diagram of a display panel and a drive circuit.
In FIG. 8, reference numeral 101 denotes an active matrix panel constituting the display panel. In the active matrix panel 101, a plurality of modulation wirings 102 and a plurality of scanning wirings 103 are arranged substantially orthogonally on a glass substrate, and pixel circuits 104 are arranged near intersections of the modulation wirings 102 and the scanning wirings 103, respectively. The modulation wiring 102 and the scanning wiring 103 are insulated. Although not shown, a face plate on which RGB phosphors, metal backs, and the like are disposed is disposed to face the active matrix panel 101, and a vacuum is maintained between the face plate and the active matrix panel 101. A modulation driver 105 that outputs a modulation voltage modulated in accordance with image data is connected to the modulation wiring 102. Further, a scanning driver 106 that outputs a selection signal is connected to the scanning wiring 103.

図８において、走査ドライバ１０６により１つの走査配線１０３に選択電圧が供給され、選択電圧が供給された１行分の表示素子の画像データに対応する変調電圧が変調ドライバ１０５により各変調配線１０２に供給される。画素回路１０４は変調電圧を保持し表示素子（ＳＣＥ素子）を駆動する。駆動された表示素子から放出された電子は、メタルバックに印加された高圧により加速され、蛍光体に衝突して蛍光体を発光させる。そして走査ドライバ１０６が走査配線１０３を順次選択し、全走査配線１０３を選択することにより、１画面の画像を形成することができる。 In FIG. 8, a selection voltage is supplied to one scanning wiring 103 by the scanning driver 106, and a modulation voltage corresponding to image data of a display element for one row to which the selection voltage is supplied is applied to each modulation wiring 102 by the modulation driver 105. Supplied. The pixel circuit 104 holds the modulation voltage and drives a display element (SCE element). Electrons emitted from the driven display element are accelerated by the high pressure applied to the metal back, and collide with the phosphor to cause the phosphor to emit light. Then, the scanning driver 106 sequentially selects the scanning wirings 103 and selects all the scanning wirings 103, whereby an image of one screen can be formed.

（従来の画素回路）
従来の画素回路の具体的な回路図を図９に示す。画素回路１０４は、ＦＥＴ等で作成されたスイッチ１１１、コンデンサ１１２、ＦＥＴ（電界効果トランジスタ）１１３、ＳＣＥ素子１１４を有している。１１５は共通ドレイン配線（Ｖｄｄ）、１１６は共通ソース配線（Ｖｓｓ）である。 (Conventional pixel circuit)
A specific circuit diagram of a conventional pixel circuit is shown in FIG. The pixel circuit 104 includes a switch 111, a capacitor 112, an FET (field effect transistor) 113, and an SCE element 114 made of an FET or the like. 115 is a common drain wiring (Vdd), and 116 is a common source wiring (Vss).

図９を用い回路動作の説明を行う。走査ドライバ１０６が走査配線１０３に選択電圧を印加すると、スイッチ１１１が導通し、変調配線１０２の変調電圧がコンデンサ１１２に充電される。ＳＣＥ素子１１４を駆動しているときのＦＥＴ１１３のゲート・ソース間電圧をＶｇｓとする。変調電圧で充電されたコンデンサ１１２はＦＥＴ１１３のゲートに接続されているので、ＦＥＴ１１３のソースに接続されているＳＣＥ素子１１４に（ゲート電圧−Ｖｇｓ）なる電圧が印加される。ＳＣＥ素子１１４のもう一方の電極は共通ソース配線（Ｖｓｓ）１１６に接続されているので、対応する電圧でＳＣＥ素子１１４は電子を放出し、不図示の対向する蛍光体が発光する。選択電圧の印加が終わると、スイッチ１１１は絶縁状態になり、コンデンサ１１２に充電された電圧は、例えば、次のフレームで走査配線１０３に選択電圧が印加されるまで充電された電圧を保持し、ＳＣＥ素子１１４に電圧を印加し続ける。すなわち、１フレームの期間、変調電圧に従ってＳＣＥ素子１１４を駆動する振幅変調を行っている。 The circuit operation will be described with reference to FIG. When the scanning driver 106 applies a selection voltage to the scanning wiring 103, the switch 111 is turned on, and the modulation voltage of the modulation wiring 102 is charged in the capacitor 112. The gate-source voltage of the FET 113 when driving the SCE element 114 is Vgs. Since the capacitor 112 charged with the modulation voltage is connected to the gate of the FET 113, a voltage of (gate voltage −Vgs) is applied to the SCE element 114 connected to the source of the FET 113. Since the other electrode of the SCE element 114 is connected to the common source line (Vss) 116, the SCE element 114 emits electrons at a corresponding voltage, and a not-shown opposing phosphor emits light. When the application of the selection voltage is finished, the switch 111 is in an insulating state, and the voltage charged in the capacitor 112 holds the charged voltage until the selection voltage is applied to the scanning wiring 103 in the next frame, for example, A voltage is continuously applied to the SCE element 114. That is, amplitude modulation for driving the SCE element 114 according to the modulation voltage is performed for one frame period.

更に具体的に回路の動作を説明する。ＳＣＥ素子１１４の特性を図７に示した特性、共通ドレイン配線１１５の電圧Ｖｄｄを１０［Ｖ］、共通ソース配線１１６の電圧Ｖｓｓを−１０［Ｖ］、ＦＥＴ１１３のＶｇｓを２［Ｖ］、選択電圧を１２［Ｖ］、非選択電圧を−２［Ｖ］とする。 More specifically, the operation of the circuit will be described. The characteristics of the SCE element 114 are selected as shown in FIG. 7, the voltage Vdd of the common drain wiring 115 is 10 [V], the voltage Vss of the common source wiring 116 is −10 [V], and the Vgs of the FET 113 is 2 [V]. The voltage is 12 [V], and the non-selection voltage is −2 [V].

図７に示したＳＣＥ素子の特性から、ＳＣＥ素子１１４に印加する電圧は画像データに対応して８［Ｖ］から１８［Ｖ］の電圧を印加すると良い。すなわち、黒表示の場合、変調ドライバ１０５は０［Ｖ］の変調電圧を出力する。変調電圧０［Ｖ］でコンデンサ１１２は充電され、ＦＥＴ１１３のゲート電圧は０［Ｖ］となる。ＦＥＴ１１３のＶｇｓは２［Ｖ］であるので、ＦＥＴ１１３のソース電圧は−２［Ｖ］となる。Ｖｓｓは−１０［Ｖ
］であるので、ＳＣＥ素子に８［Ｖ］が印加され、黒の表示が行える。一方、最大輝度の表示の場合、変調ドライバ１０５は１０［Ｖ］の変調電圧を出力する。変調電圧１０［Ｖ］でコンデンサ１１２は充電され、ＦＥＴ１１３のゲート電圧は１０［Ｖ］となる。ＦＥＴ１１３のＶｇｓは２［Ｖ］であるので、ＦＥＴ１１３のソース電圧は８［Ｖ］となる。Ｖｓｓは−１０［Ｖ］であるので、ＳＣＥ素子に１８［Ｖ］が印加され、最大輝度の表示が行える。
このようにして、画像データに対応した変調電圧を印加することによって、黒から最大輝度まで、ＳＣＥ素子を駆動でき、画像を表示パネルに形成できる。 From the characteristics of the SCE element shown in FIG. 7, it is preferable that the voltage applied to the SCE element 114 is a voltage of 8 [V] to 18 [V] corresponding to the image data. That is, in the case of black display, the modulation driver 105 outputs a modulation voltage of 0 [V]. The capacitor 112 is charged with the modulation voltage 0 [V], and the gate voltage of the FET 113 becomes 0 [V]. Since Vgs of the FET 113 is 2 [V], the source voltage of the FET 113 is −2 [V]. Vss is -10 [V
Therefore, 8 [V] is applied to the SCE element, and black can be displayed. On the other hand, in the case of the maximum luminance display, the modulation driver 105 outputs a modulation voltage of 10 [V]. The capacitor 112 is charged with the modulation voltage 10 [V], and the gate voltage of the FET 113 becomes 10 [V]. Since Vgs of the FET 113 is 2 [V], the source voltage of the FET 113 is 8 [V]. Since Vss is −10 [V], 18 [V] is applied to the SCE element, and the maximum luminance can be displayed.
In this way, by applying a modulation voltage corresponding to image data, the SCE element can be driven from black to the maximum luminance, and an image can be formed on the display panel.

（配線容量）
次に、変調配線１０２の静電容量を図１０を用いて説明する。
図１０において１１７は１画素回路あたりの容量を示している。１画素回路あたりの容量１１７は、前述した画素回路自体の容量、および変調配線１０２と走査配線１０３の交差容量等の和である。
また、本実施形態で用いた表示パネルではごく小さい容量であったが、変調配線１０２と表示パネルを保持するシャーシとの間の静電容量も存在する。この静電容量が大きい場合は考慮する必要がある。
本実施形態で用いた表示パネルでは、１画素回路あたりの容量１１７は、交差容量が支配的であり約０．５［ｐＦ］程度の小さな値であった。 (Wiring capacity)
Next, the capacitance of the modulation wiring 102 will be described with reference to FIG.
In FIG. 10, 117 indicates a capacity per pixel circuit. The capacitance 117 per pixel circuit is the sum of the capacitance of the above-described pixel circuit itself and the cross capacitance of the modulation wiring 102 and the scanning wiring 103.
Further, although the display panel used in the present embodiment has a very small capacity, there is also a capacitance between the modulation wiring 102 and the chassis that holds the display panel. When this capacitance is large, it is necessary to consider.
In the display panel used in this embodiment, the capacitance 117 per pixel circuit is dominated by the cross capacitance and has a small value of about 0.5 [pF].

（充放電電力）
本実施形態の表示パネルでは、走査配線に順次選択電圧を印加し、選択されたＳＣＥ素子に対応する変調電圧を変調配線に印加し表示パネルに画像を形成する。走査配線に印加する選択電圧を切り換える際、変調電圧を一旦０［Ｖ］に戻してから、次の走査配線のＳＣＥ素子に対応する変調電圧を変調配線に印加する。このシーケンスによって変調配線を駆動する際に生じる変調配線の静電容量に起因する充放電電力について説明する。 (Charge / discharge power)
In the display panel of this embodiment, a selection voltage is sequentially applied to the scanning wiring, and a modulation voltage corresponding to the selected SCE element is applied to the modulation wiring to form an image on the display panel. When switching the selection voltage to be applied to the scanning wiring, the modulation voltage is once returned to 0 [V], and then the modulation voltage corresponding to the SCE element of the next scanning wiring is applied to the modulation wiring. The charge / discharge power resulting from the capacitance of the modulation wiring generated when the modulation wiring is driven by this sequence will be described.

例えば、表示パネルの全画素回路に変調電圧Ｖｘ［Ｖ］を印加する場合について具体的に計算する。変調電圧の値は走査配線の選択毎に０［Ｖ］とＶｘ［Ｖ］を交互に変化し、この変化が走査配線の数だけ繰り返される。 For example, a specific calculation is performed for the case where the modulation voltage Vx [V] is applied to all the pixel circuits of the display panel. The value of the modulation voltage alternately changes between 0 [V] and Vx [V] every time scanning wiring is selected, and this change is repeated by the number of scanning wirings.

前述した様に、１画素回路あたりの容量１１７は、約０．５［ｐＦ］の小さな値である。しかしながら、フルＨＤの表示パネルでは、変調ドライバ１０５から見た容量は、１変調配線あたり走査配線数倍されるので、
１０８０×０．５［ｐＦ］＝５４０［ｐＦ］・・・式１）
程度になる。
変調ドライバ１０５が駆動するすべての変調配線１０２の容量の合計は、変調配線数倍されるので、フルＨＤの表示パネルでは、
１９２０×３×５４０［ｐＦ］≒３．１［ｕＦ］・・・式２）
と、とても大きな容量になる。
このフルＨＤの表示パネルをＦｖ［Ｈｚ］のリフレッシュレートで駆動した場合、変調電圧をＶｘ［Ｖ］とすれば、充放電電力は、
３．１［ｕＦ］×Ｖｘ［Ｖ］×Ｖｘ［Ｖ］×１０８０×Ｆｖ［Ｈｚ］
≒０．３４×Ｖｘ^２×Ｆｖ［Ｗ］・・・式３）
になる。 As described above, the capacitance 117 per pixel circuit is a small value of about 0.5 [pF]. However, in a full HD display panel, the capacity viewed from the modulation driver 105 is multiplied by the number of scanning lines per modulation line.
1080 × 0.5 [pF] = 540 [pF] (Formula 1)
It will be about.
Since the total capacity of all the modulation wirings 102 driven by the modulation driver 105 is multiplied by the number of modulation wirings, in a full HD display panel,
1920 × 3 × 540 [pF] ≈3.1 [uF] (Expression 2)
And it becomes very big capacity.
When this full HD display panel is driven at a refresh rate of Fv [Hz], if the modulation voltage is Vx [V], the charge / discharge power is
3.1 [uF] × Vx [V] × Vx [V] × 1080 × Fv [Hz]
≒ 0.34 × Vx ² × Fv [W] (Equation 3)
become.

この容量の充放電電力は、ＳＣＥ素子１１４の発光には直接関係の無い無駄な電力であり、この充放電電力の大部分は、変調ドライバ１０５、変調配線１０２の抵抗分で消費され発熱する。 The charge / discharge power of this capacity is useless power not directly related to the light emission of the SCE element 114, and most of the charge / discharge power is consumed by the resistance of the modulation driver 105 and the modulation wiring 102 and generates heat.

前述した様に、変調電圧（Ｖｘ［Ｖ］）により充放電電力も変化する。最大の充放電電力を見積もる場合は、変調電圧が最大（１００％輝度相当の電圧）になった時を充放電電力の最大値として計算することができる。
例えば、リフレッシュレートが６０［Ｈｚ］、前述した様に全面を最大発光輝度である画像で表示するために変調電圧が１０［Ｖ］の場合は、式３）より、最大の充放電電力は２０［Ｗ］となる。もちろん、表示リフレッシュレートが１２０Ｈｚの場合は、充放電回数が倍になるので、２倍の充放電電力となり、この電力（４０［Ｗ］）は無駄な電力となる。 As described above, the charge / discharge power also changes depending on the modulation voltage (Vx [V]). When estimating the maximum charge / discharge power, the maximum value of the charge / discharge power can be calculated when the modulation voltage becomes maximum (voltage corresponding to 100% luminance).
For example, when the refresh rate is 60 [Hz] and the modulation voltage is 10 [V] to display the entire surface with the image having the maximum light emission luminance as described above, the maximum charge / discharge power is 20 from Equation 3). [W]. Of course, when the display refresh rate is 120 Hz, the number of times of charging / discharging is doubled, so that the charge / discharge power is doubled, and this power (40 [W]) is wasted power.

前述した変調配線の静電容量に起因する充放電電力の計算では、所望の変調電圧を印加し、次に選択される走査配線に選択電圧を切り換える際、変調電圧を一旦０［Ｖ］に戻してから、ＳＣＥ素子に必要な変調電圧を設定するシーケンスとした。もちろん、変調電圧を一旦０［Ｖ］に戻さず、連続的に変調電圧を印加する方法をとることによって、充放電電力を小さくすることができる。例えば、前述した条件である全面が最大発光輝度の画像については、全ての走査配線が選択される期間、変調電圧は最大輝度に必要な電圧（１０［Ｖ］）のまま変化しないため、充放電電力は０［Ｗ］となる。このシーケンスでは、充放電電力が最大になる画像は最大輝度のラインと黒ラインの縞模様のパターンである。この場合、最大輝度に必要な電圧（１０［Ｖ］）と黒表示の電圧（０［Ｖ］）の遷移が半分の回数になるので、充放電電力は、式３）で示した充放電電力の半分になる。 In the above-described calculation of the charge / discharge power due to the capacitance of the modulation wiring, when the desired modulation voltage is applied and the selection voltage is switched to the next selected scanning wiring, the modulation voltage is temporarily returned to 0 [V]. After that, a sequence for setting a modulation voltage necessary for the SCE element was used. Of course, the charge / discharge power can be reduced by adopting a method in which the modulation voltage is continuously applied without returning the modulation voltage to 0 [V]. For example, in the case of an image having the maximum light emission luminance on the entire surface, which is the above-described condition, since the modulation voltage remains the voltage necessary for the maximum luminance (10 [V]) during the period when all the scanning wirings are selected, charging / discharging The power is 0 [W]. In this sequence, the image with the maximum charge / discharge power is a striped pattern of lines with the maximum luminance and black lines. In this case, since the transition between the voltage (10 [V]) required for the maximum luminance and the black display voltage (0 [V]) is halved, the charge / discharge power is the charge / discharge power expressed by Equation 3). Of half.

しかしながら、いずれの駆動方法であっても、発光に寄与しない無駄な電力が発生する。特に近年の表示パネルの大型化による変調配線の静電容量の増加、表示リフレッシュレートの上昇によって、変調配線の配線容量に起因する充放電電力は無視できない値となってきている。 However, any driving method generates useless power that does not contribute to light emission. In particular, due to the increase in the capacitance of the modulation wiring and the increase in the display refresh rate due to the recent increase in the size of the display panel, the charge / discharge power due to the wiring capacity of the modulation wiring has become a value that cannot be ignored.

＜第１の実施形態＞
（画素回路の構成）
本発明の第１の実施形態に係る画素回路を図１に示す。本実施形態の画素回路１０４は、ＦＥＴ等で作成されたスイッチ１１１ａ、１１１ｂ、１１１ｃ、１１１ｄと、コンデンサ１１２ａ、１１２ｂと、ＦＥＴ１１３と、ＳＣＥ素子１１４を有している。図１において、１０２は変調配線、１０３は走査配線、１１５は共通ドレイン配線（Ｖｄｄ）、１１６は共通ソース配線（Ｖｓｓ）である。 <First Embodiment>
(Configuration of pixel circuit)
FIG. 1 shows a pixel circuit according to the first embodiment of the present invention. The pixel circuit 104 of the present embodiment includes switches 111a, 111b, 111c, and 111d, capacitors 112a and 112b, an FET 113, and an SCE element 114 made of FETs or the like. In FIG. 1, 102 is a modulation wiring, 103 is a scanning wiring, 115 is a common drain wiring (Vdd), and 116 is a common source wiring (Vss).

ＦＥＴ１１３は、表示素子であるＳＣＥ素子１１４を駆動するための駆動トランジスタであり、ＳＣＥ素子１１４に対し直列に接続される。具体的には、ＦＥＴ１１３のドレインがドレイン側電源である共通ドレイン配線１１５、ソースがＳＣＥ素子１１４のプラス電極にそれぞれ接続され、そしてＳＣＥ素子Ｄ１のマイナス電極がソース側電源である共通ソース配線１１６に接続される。ＦＥＴ１１３のゲートには、コンデンサ１１２ｂのプラス電極が接続されている。ＦＥＴ１１３は、薄膜トランジスタ（ＴＦＴ）により実現されると好適である。 The FET 113 is a driving transistor for driving the SCE element 114 as a display element, and is connected in series to the SCE element 114. Specifically, the drain of the FET 113 is connected to the common drain wiring 115 that is the drain-side power supply, the source is connected to the plus electrode of the SCE element 114, and the minus electrode of the SCE element D1 is connected to the common source wiring 116 that is the source-side power supply. Connected. The positive electrode of the capacitor 112b is connected to the gate of the FET 113. The FET 113 is preferably realized by a thin film transistor (TFT).

スイッチ１１１ａは、コンデンサ１１２ａに変調電圧を充電するためのスイッチであり、変調配線１０２とコンデンサ１１２ａのプラス電極の間に設けられる。コンデンサ１１２ａのマイナス電極は接地配線（Ｖｇｎｄ）に接続されている。スイッチ１１１ｂと１１１ｃは、コンデンサ１１２ｂに変調電圧を充電するためのスイッチである。スイッチ１１１ｂは変調配線１０２とコンデンサ１１２ｂのプラス電極の間に設けられ、スイッチ１１１ｃはコンデンサ１１２ｂのマイナス電極と接地配線（Ｖｇｎｄ）の間に設けられる。スイッチ１１１ｄは、２つのコンデンサ１１２ａと１１２ｂを直列に接続するためのスイッチであり、コンデンサ１１２ａのプラス電極とコンデンサ１１２ｂのマイナス電極の間に設けられている。スイッチ１１１ａ〜１１１ｄは選択電圧によりオン／オフが制御される
。ただし、スイッチ１１１ｄは他のスイッチ１１１ａ〜１１１ｃと逆の動作、すなわち選択時に開き、非選択時に閉じる特性を持つ。これらのスイッチ１１１ａ〜１１１ｄも薄膜トランジスタにより実現されると好適である。 The switch 111a is a switch for charging the modulation voltage to the capacitor 112a, and is provided between the modulation wiring 102 and the plus electrode of the capacitor 112a. The negative electrode of the capacitor 112a is connected to the ground wiring (Vgnd). The switches 111b and 111c are switches for charging the modulation voltage to the capacitor 112b. The switch 111b is provided between the modulation wiring 102 and the positive electrode of the capacitor 112b, and the switch 111c is provided between the negative electrode of the capacitor 112b and the ground wiring (Vgnd). The switch 111d is a switch for connecting the two capacitors 112a and 112b in series, and is provided between the plus electrode of the capacitor 112a and the minus electrode of the capacitor 112b. The switches 111a to 111d are controlled to be turned on / off by a selection voltage. However, the switch 111d has a reverse operation to the other switches 111a to 111c, that is, has a characteristic of opening when selected and closing when not selected. These switches 111a to 111d are also preferably realized by thin film transistors.

（画素回路の動作）
次に、図５を参照して、第１の実施形態に係る画素回路の動作タイミングを説明する。図５において、横軸は時間を示す。各波形は、変調配線１０２の電圧、走査配線１０３の電圧、サイクル、ＦＥＴ１１３のゲート電圧、ＦＥＴ１１３のソース電圧、コンデンサ１１２ａの電圧、コンデンサ１１２ｂの電圧を示している。 (Operation of pixel circuit)
Next, the operation timing of the pixel circuit according to the first embodiment will be described with reference to FIG. In FIG. 5, the horizontal axis represents time. Each waveform indicates the voltage of the modulation wiring 102, the voltage of the scanning wiring 103, the cycle, the gate voltage of the FET 113, the source voltage of the FET 113, the voltage of the capacitor 112a, and the voltage of the capacitor 112b.

第１の実施形態では１走査期間を２サイクルとして駆動タイミングを設計している。サイクル１は変調電圧を設定するサイクルであり、変調配線１０２の電圧は所望の電圧に安定していない。サイクル２は変調配線１０２の電圧が所望の電圧に安定している期間であり、走査配線１０３に選択電圧を印加する期間である。 In the first embodiment, the drive timing is designed with one scan period as two cycles. Cycle 1 is a cycle for setting a modulation voltage, and the voltage of the modulation wiring 102 is not stable at a desired voltage. Cycle 2 is a period in which the voltage of the modulation wiring 102 is stabilized at a desired voltage, and is a period in which the selection voltage is applied to the scanning wiring 103.

サイクル２において、走査ドライバ１０６は走査配線１０３に選択電圧を印加し、スイッチ１１１ａ、１１１ｂ、１１１ｃが導通し、スイッチ１１１ｄが開く。これにより２つのコンデンサ１１２ａ、１１２ｂが変調配線１０２に対し並列に接続される。変調配線１０２の変調電圧Ｖｓｉｇは、コンデンサ１１２ａ、１１２ｂをそれぞれ充電する。ここで、スイッチ１１１ａのＯＮ抵抗とコンデンサ１１２ａの時定数、スイッチ１１１ｂ、１１１ｃのＯＮ抵抗の直列抵抗とコンデンサ１１２ｂで決まる時定数は選択電圧を印加する時間（選択時間）より十分に短く設計する。すなわち選択時間内でコンデンサ１１２ａ、１１２ｂに充電された電圧はほぼ変調配線の電圧Ｖｓｉｇと等しくなる。 In cycle 2, the scanning driver 106 applies a selection voltage to the scanning wiring 103, the switches 111a, 111b, and 111c are turned on, and the switch 111d is opened. As a result, the two capacitors 112 a and 112 b are connected in parallel to the modulation wiring 102. The modulation voltage Vsig of the modulation wiring 102 charges the capacitors 112a and 112b, respectively. Here, the time constant determined by the ON resistance of the switch 111a and the capacitor 112a and the time constant determined by the series resistance of the ON resistance of the switches 111b and 111c and the capacitor 112b are designed to be sufficiently shorter than the time (selection time) for applying the selection voltage. That is, the voltage charged in the capacitors 112a and 112b within the selection time is substantially equal to the voltage Vsig of the modulation wiring.

続いて、次のサイクル１で走査配線１０３の電圧が非選択電圧になり、スイッチ１１１ａ、１１１ｂ、１１１ｃが開き、スイッチ１１１ｄが閉じる。そして、コンデンサ１１２ａとコンデンサ１１２ｂは直列接続される。これによりコンデンサ１１２ａとコンデンサ１１２ｂにそれぞれ保持された変調電圧（Ｖｓｉｇ）が加算され、変調電圧の２倍の電圧（２×Ｖｓｉｇ）がＦＥＴ１１３のゲート電圧になる。そして次のフレームで走査配線１０３に選択電圧が印加されるまで、このゲート電圧が保持される。ここで、ＦＥＴ１１３のゲート容量に比べ、コンデンサ１１２ａ、１１２ｂの容量を大きく選ぶことは言うまでもない。 Subsequently, in the next cycle 1, the voltage of the scanning wiring 103 becomes a non-selection voltage, the switches 111a, 111b, and 111c are opened, and the switch 111d is closed. The capacitor 112a and the capacitor 112b are connected in series. As a result, the modulation voltages (Vsig) held in the capacitors 112 a and 112 b are added, and a voltage (2 × Vsig) twice the modulation voltage becomes the gate voltage of the FET 113. This gate voltage is held until the selection voltage is applied to the scanning wiring 103 in the next frame. Here, it goes without saying that the capacitances of the capacitors 112a and 112b are selected to be larger than the gate capacitance of the FET 113.

ＦＥＴ１１３のソースに接続されているＳＣＥ素子１１４には（ゲート電圧−Ｖｇｓ）なる電圧が印加される。そして、ＳＣＥ素子１１４のもう一方の電極は共通ソース配線（Ｖｓｓ）１１６に接続されているので、所望の駆動電圧をＳＣＥ素子１１４に印加することができる。そして、次のフレームの走査配線１０３に選択電圧が印加されるまで、対応する電圧でＳＣＥ素子１１４は電子を放出し、不図示の対向する蛍光体が発光する。 A voltage of (gate voltage −Vgs) is applied to the SCE element 114 connected to the source of the FET 113. Since the other electrode of the SCE element 114 is connected to the common source wiring (Vss) 116, a desired drive voltage can be applied to the SCE element 114. Then, until a selection voltage is applied to the scanning wiring 103 of the next frame, the SCE element 114 emits electrons at a corresponding voltage, and an unillustrated opposing phosphor emits light.

更に、具体的に説明する。ＳＣＥ素子１１４の特性を図７に示した特性、共通ドレイン配線１１５の電圧Ｖｄｄを１０［Ｖ］、共通ソース配線１１６の電圧Ｖｓｓを−１０［Ｖ］、接地配線の電圧Ｖｇｎｄを０［Ｖ］とする。また、ＦＥＴ１１３のＶｇｓを２［Ｖ］、選択電圧を１２［Ｖ］、非選択電圧を−２［Ｖ］とする。
ＳＣＥ素子１１４の特性から、ＳＣＥ素子１１４に印加する電圧は画像データに対応して８［Ｖ］から１８［Ｖ］の電圧を印加すると良い。 Furthermore, it demonstrates concretely. The characteristics of the SCE element 114 are as shown in FIG. 7, the voltage Vdd of the common drain wiring 115 is 10 [V], the voltage Vss of the common source wiring 116 is −10 [V], and the voltage Vgnd of the ground wiring is 0 [V]. And Further, the Vgs of the FET 113 is 2 [V], the selection voltage is 12 [V], and the non-selection voltage is −2 [V].
Due to the characteristics of the SCE element 114, the voltage applied to the SCE element 114 may be a voltage of 8 [V] to 18 [V] corresponding to the image data.

黒表示（非発光）の場合の動作を初めに説明する。サイクル１において、変調ドライバ１０５は０［Ｖ］の変調電圧を変調配線１０２に出力する。次に、サイクル２において、走査ドライバ１０６が走査配線１０３に選択電圧（１２［Ｖ］）を印加すると、スイッチ１１１ａ、１１１ｂ、１１１ｃが閉じ、スイッチ１１１ｄが開き、変調電圧０［Ｖ］でコ
ンデンサ１１２ａ、１１２ｂが充電される。次のサイクル１において、走査ドライバ１０６が走査配線１０３に非選択電圧（−２［Ｖ］）を印加すると、スイッチ１１１ａ、１１１ｂ、１１１ｃが開き、スイッチ１１１ｄが閉じる。そして、コンデンサ１１２ａ、コンデンサ１１２ｂは直列接続され、ＦＥＴ１１３のゲート電圧は０［Ｖ］となる。ＦＥＴ１１３のＶｇｓは２［Ｖ］であるので、ＦＥＴ１１３のソース電圧は−２［Ｖ］となる。共通ソース配線１１６の電圧Ｖｓｓは−１０［Ｖ］であるから、ＳＣＥ素子１１４に８［Ｖ］が印加され、黒の表示が行える。 First, the operation in the case of black display (non-light emission) will be described. In cycle 1, the modulation driver 105 outputs a modulation voltage of 0 [V] to the modulation wiring 102. Next, in cycle 2, when the scanning driver 106 applies a selection voltage (12 [V]) to the scanning wiring 103, the switches 111a, 111b, and 111c are closed, the switch 111d is opened, and the capacitor 112a with the modulation voltage 0 [V]. 112b are charged. In the next cycle 1, when the scanning driver 106 applies a non-selection voltage (−2 [V]) to the scanning wiring 103, the switches 111a, 111b, and 111c are opened, and the switch 111d is closed. The capacitors 112a and 112b are connected in series, and the gate voltage of the FET 113 is 0 [V]. Since Vgs of the FET 113 is 2 [V], the source voltage of the FET 113 is −2 [V]. Since the voltage Vss of the common source line 116 is −10 [V], 8 [V] is applied to the SCE element 114 and black display can be performed.

一方、最大輝度の表示の場合、サイクル１において、変調ドライバ１０５は５［Ｖ］の変調電圧を出力する。サイクル２において、走査ドライバ１０６が走査配線１０３に選択電圧（１２［Ｖ］）を印加すると、スイッチ１１１ａ、１１１ｂ、１１１ｃが閉じ、スイッチ１１１ｄが開き、変調電圧５［Ｖ］でコンデンサ１１２ａ、１１２ｂは充電される。次のサイクル１において、走査ドライバ１０６が走査配線１０３に非選択電圧（−２［Ｖ］）を印加すると、スイッチ１１１ａ、１１１ｂ、１１１ｃが開き、スイッチ１１１ｄが閉じる。そして、コンデンサ１１２ａ、コンデンサ１１２ｂは直列接続され、ＦＥＴ１１３のゲート電圧は１０［Ｖ］となる。ＦＥＴ１１３のＶｇｓは２［Ｖ］であるので、ＦＥＴ１１３のソース電圧は８［Ｖ］となる。共通ソース配線１１６の電圧Ｖｓｓは−１０［Ｖ］であるので、ＳＣＥ素子１１４に１８［Ｖ］が印加され、最大輝度の表示が行える。 On the other hand, in the case of the maximum luminance display, in cycle 1, the modulation driver 105 outputs a modulation voltage of 5 [V]. In cycle 2, when the scanning driver 106 applies a selection voltage (12 [V]) to the scanning wiring 103, the switches 111a, 111b, and 111c are closed, the switch 111d is opened, and the capacitors 112a and 112b are connected with the modulation voltage 5 [V]. Charged. In the next cycle 1, when the scanning driver 106 applies a non-selection voltage (−2 [V]) to the scanning wiring 103, the switches 111a, 111b, and 111c are opened, and the switch 111d is closed. The capacitors 112a and 112b are connected in series, and the gate voltage of the FET 113 is 10 [V]. Since Vgs of the FET 113 is 2 [V], the source voltage of the FET 113 is 8 [V]. Since the voltage Vss of the common source line 116 is −10 [V], 18 [V] is applied to the SCE element 114 and the maximum luminance can be displayed.

このようにして、変調ドライバ１０５が画像データに対応した変調電圧を変調配線１０２に印加することによって、黒から最大輝度までＳＣＥ素子１１４を駆動でき、画像を表示パネルに形成できる。この時、スイッチ１１１ａ〜１１１ｄとコンデンサ１１２ａ、１１２ｂでチャージポンプ回路を形成し、変調配線１０２の変調電圧を２倍にしてＦＥＴ１１３のゲートに印加するので、所望の駆動電圧に対して１／２倍に変調電圧を小さくすることができる。 In this way, the modulation driver 105 applies the modulation voltage corresponding to the image data to the modulation wiring 102, whereby the SCE element 114 can be driven from black to the maximum luminance, and an image can be formed on the display panel. At this time, the switches 111a to 111d and the capacitors 112a and 112b form a charge pump circuit, and the modulation voltage of the modulation wiring 102 is doubled and applied to the gate of the FET 113. In addition, the modulation voltage can be reduced.

ところで、本実施形態の画素回路１０４では、スイッチ１１１ａ、１１１ｂ、１１１ｃを介してコンデンサ１０２ａ、コンデンサ１０２ｂが並列に接続されているため、画素回路の容量が大きくなることが懸念される。しかしながらこの容量の増加は、走査配線１０３に選択電圧が印加された画素回路１０４のみで発生し、他の選択されていない画素回路１０４ではスイッチ１１１ａ、１１１ｂが開いているため、容量の増加はない。例えば走査配線１０３が１０８０本の表示パネルにおいては、１本の変調配線に接続された１０８０個の画素回路のうち１０７９個の画素回路の容量が変化なく、選択された１個の画素回路１０４の容量が増加するだけである。この大きさはとても小さくはほとんど無視できる。そのため、本実施形態の画素回路の場合でも、図９に示した従来の画素回路に比べて、変調配線の静電容量はほとんど増加しない。 By the way, in the pixel circuit 104 of this embodiment, since the capacitor 102a and the capacitor 102b are connected in parallel via the switches 111a, 111b, and 111c, there is a concern that the capacity of the pixel circuit increases. However, this increase in capacitance occurs only in the pixel circuit 104 to which the selection voltage is applied to the scanning wiring 103, and the switches 111a and 111b are open in the other non-selected pixel circuits 104, so there is no increase in capacitance. . For example, in a display panel having 1080 scanning lines 103, the capacity of 1079 pixel circuits out of the 1080 pixel circuits connected to one modulation line is not changed, and the selected one pixel circuit 104 is not changed. Only the capacity increases. This size is very small and almost negligible. Therefore, even in the pixel circuit of the present embodiment, the capacitance of the modulation wiring hardly increases compared to the conventional pixel circuit shown in FIG.

以上述べた本実施形態の構成によれば、従来の画像表示装置に比べて、変調ドライバ１０５から変調配線１０２に出力する変調電圧の値を１／２倍にすることができる。式３）で示したように、変調配線１０２の静電容量に起因する充放電電力は変調電圧の２乗に比例するから、本実施形態によれば、充放電電力を１／４倍に小さくすることができる。 According to the configuration of the present embodiment described above, the value of the modulation voltage output from the modulation driver 105 to the modulation wiring 102 can be halved compared to the conventional image display apparatus. As shown in Equation 3), since the charge / discharge power due to the capacitance of the modulation wiring 102 is proportional to the square of the modulation voltage, according to this embodiment, the charge / discharge power is reduced to 1/4 times. can do.

さらに、本実施形態によれば、変調電圧を小さくできるため変調ドライバ１０５をＩＣ化する場合、耐圧の低い微細化プロセスの使用が可能となる。従って、ＩＣ化した場合のダイサイズを小さくできる。それによりドライバＩＣのコストを下げることができる。
また、変調配線１０２の変調電圧を小さくできるので、ＥＭＩ（電磁妨害）を減少することができる。特に変調配線１０２が長い大面積表示パネルでは効果が大きい。 Furthermore, according to the present embodiment, since the modulation voltage can be reduced, when the modulation driver 105 is made into an IC, a miniaturization process with a low withstand voltage can be used. Therefore, it is possible to reduce the die size when an IC is formed. Thereby, the cost of the driver IC can be reduced.
Moreover, since the modulation voltage of the modulation wiring 102 can be reduced, EMI (electromagnetic interference) can be reduced. The effect is particularly great in a large-area display panel having a long modulation wiring 102.

また、本実施形態ではチャージポンプ回路により昇圧回路を構成しているので、プロセス変動を受けにくい。すなわち、前述したように選択時間に対して十分短く時定数を定め
ておけば、昇圧後の電圧が、コンデンサ１１２ａ、１１２ｂの容量のばらつきやスイッチ１１１ａ〜１１１ｄのＯＮ抵抗のばらつきに影響を受けることはない。したがって、ＴＦＴ１１３のゲート電圧を安定化することができる。 In the present embodiment, since the booster circuit is constituted by the charge pump circuit, it is difficult to receive process variations. That is, as described above, if the time constant is set sufficiently short with respect to the selection time, the boosted voltage is affected by variations in the capacitances of the capacitors 112a and 112b and variations in the ON resistances of the switches 111a to 111d. There is no. Therefore, the gate voltage of the TFT 113 can be stabilized.

＜第２の実施形態＞
次に本発明の第２の実施形態について図２、図６（ａ）、図６（ｂ）を基に説明する。 <Second Embodiment>
Next, a second embodiment of the present invention will be described based on FIG. 2, FIG. 6 (a), and FIG. 6 (b).

（画素回路の構成）
図２は、本発明の第２の実施形態に係る画素回路を示す。第１の実施形態では２つのコンデンサを同時に充電したのに対し、第２の実施形態は、２つのコンデンサを１つずつ順番に変調配線に接続することで２つのコンデンサを時分割で充電する構成である。これにより画素回路のトランジスタの数を減らしている。 (Configuration of pixel circuit)
FIG. 2 shows a pixel circuit according to the second embodiment of the present invention. In the first embodiment, two capacitors are charged at the same time, whereas in the second embodiment, two capacitors are connected to the modulation wiring one by one to charge the two capacitors in a time-sharing manner. It is. This reduces the number of transistors in the pixel circuit.

本実施形態の画素回路１０４は、ＦＥＴ等で作成されたスイッチ１１１ｅ、１１１ｆ、１１１ｇと、コンデンサ１１２ｃ、１１２ｄと、ＦＥＴ１１３と、ＳＣＥ素子１１４を有している。図２において、１０２は変調配線、１０３ａは走査配線Ａ、１０３ｂは走査配線Ｂ、１１５は共通ドレイン配線（Ｖｄｄ）、１１６は共通ソース配線（Ｖｓｓ）である。スイッチ１１１ｅ、１１１ｆ、１１１ｇ、ＦＥＴ１１３は薄膜トランジスタ（ＴＦＴ）で実現されると好適である。第２の実施形態では画素回路のトランジスタの数を少なくする目的のため、走査配線の数を画素回路に対して２本にしている。 The pixel circuit 104 according to the present embodiment includes switches 111e, 111f, and 111g, capacitors 112c and 112d, FETs 113, and SCE elements 114 that are made of FETs or the like. In FIG. 2, 102 is a modulation wiring, 103a is a scanning wiring A, 103b is a scanning wiring B, 115 is a common drain wiring (Vdd), and 116 is a common source wiring (Vss). The switches 111e, 111f, 111g and the FET 113 are preferably realized by thin film transistors (TFTs). In the second embodiment, for the purpose of reducing the number of transistors in the pixel circuit, the number of scanning lines is two for the pixel circuit.

コンデンサ１１２ｃと１１２ｄは直列に接続され、コンデンサ１１２ｃのプラス電極がＦＥＴ１１３のゲートに、コンデンサ１１２ｄのマイナス電極が接地配線（Ｖｇｎｄ）に接続されている。スイッチ１１１ｅ、１１１ｆは、コンデンサ１１２ｃに変調電圧を充電するためのスイッチである。スイッチ１１１ｅは変調配線１０２とコンデンサ１１２ｃのプラス電極の間に設けられ、スイッチ１１１ｆはコンデンサ１１２ｃのマイナス電極と接地配線（Ｖｇｎｄ）の間に設けられる。スイッチ１１１ｅ、１１１ｆは走査配線Ａ１０３ａの電圧によりオン／オフが制御される。スイッチ１１１ｇは、コンデンサ１１２ｄに変調電圧を充電するためのスイッチであり、変調配線１０２とコンデンサ１１２ｄのプラス電極の間に設けられる。スイッチ１１１ｇは、走査配線Ｂ１０３ｂの電圧により、スイッチ１１１ｅ、１１１ｆとは独立に、オン／オフが制御される。 Capacitors 112c and 112d are connected in series, the positive electrode of the capacitor 112c is connected to the gate of the FET 113, and the negative electrode of the capacitor 112d is connected to the ground wiring (Vgnd). The switches 111e and 111f are switches for charging the modulation voltage to the capacitor 112c. The switch 111e is provided between the modulation wiring 102 and the positive electrode of the capacitor 112c, and the switch 111f is provided between the negative electrode of the capacitor 112c and the ground wiring (Vgnd). The switches 111e and 111f are turned on / off by the voltage of the scanning line A103a. The switch 111g is a switch for charging the modulation voltage to the capacitor 112d, and is provided between the modulation wiring 102 and the plus electrode of the capacitor 112d. The switch 111g is controlled to be turned on / off independently of the switches 111e and 111f by the voltage of the scanning wiring B 103b.

第１の実施形態同様に、スイッチ１１１ｅとスイッチ１１１ｆのＯＮ抵抗とコンデンサ１１２ｃの時定数、および、スイッチ１１１ｇのＯＮ抵抗とコンデンサ１１２ｄの時定数は、選択時間より十分短い時間となるように設計する。 As in the first embodiment, the ON resistance of the switch 111e and the switch 111f and the time constant of the capacitor 112c, and the ON resistance of the switch 111g and the time constant of the capacitor 112d are designed to be sufficiently shorter than the selection time. .

（画素回路の第１の動作）
本発明の第２の実施形態においては、タイミングの変更により動作を変えることができる。初めに、第１の動作を、図６（ａ）で示したタイミング図を基に説明する。 (First operation of pixel circuit)
In the second embodiment of the present invention, the operation can be changed by changing the timing. First, the first operation will be described based on the timing chart shown in FIG.

図６（ａ）において横軸は時間を示す。各波形は、変調配線１０２の電圧、走査配線Ａ１０３ａの電圧、走査配線Ｂ１０３ｂの電圧、サイクル、ＦＥＴ１１３のゲート電圧、ＦＥＴ１１３のソース電圧、コンデンサ１１２ｃの電圧、コンデンサ１１２ｄの電圧を示している。第２の実施形態の第１の動作では１走査期間を３サイクルとして駆動タイミングを設計している。サイクル１は変調電圧を設定するサイクルであり、変調配線１０２の電圧は所望の電圧に安定していない。サイクル２およびＣは変調配線１０２の電圧が所望の電圧に安定している期間である。サイクル２は走査配線Ａに選択電圧を印加する期間であり、サイクル３は走査配線Ｂに選択電圧を印加する期間である。 In FIG. 6A, the horizontal axis indicates time. Each waveform indicates the voltage of the modulation wiring 102, the voltage of the scanning wiring A 103a, the voltage of the scanning wiring B 103b, the cycle, the gate voltage of the FET 113, the source voltage of the FET 113, the voltage of the capacitor 112c, and the voltage of the capacitor 112d. In the first operation of the second embodiment, the drive timing is designed with one scan period as three cycles. Cycle 1 is a cycle for setting a modulation voltage, and the voltage of the modulation wiring 102 is not stable at a desired voltage. Cycles 2 and C are periods in which the voltage of the modulation wiring 102 is stable at a desired voltage. Cycle 2 is a period during which the selection voltage is applied to the scanning wiring A, and cycle 3 is a period during which the selection voltage is applied to the scanning wiring B.

初めに、サイクル１において変調ドライバ１０５は変調配線１０２に変調電圧を出力す
る。サイクル２において、走査ドライバ１０６が走査配線Ａ１０３ａに選択電圧を印加し、スイッチ１１１ｅ、１１１ｆが導通する（走査配線Ｂ１０３ｂは選択電圧を印加していないので、スイッチ１１１ｇは開いたままである）。そして、サイクル２では、変調配線１０２の変調電圧Ｖｓｉｇが、コンデンサ１１２ｃに充電される。サイクル２の終了時には、コンデンサ１１２ｃの電圧は、ほぼ変調電圧と等しくなる。次に、サイクル３において、走査ドライバ１０６が走査配線Ｂ１０３ｂに選択電圧を印加し、スイッチ１１１ｇが導通する（このとき、スイッチ１１１ｅ、１１１ｆは開く）。そして、変調配線１０２の変調電圧Ｖｓｉｇが、コンデンサ１１２ｄに充電される。サイクル３の終了時には、コンデンサ１１２ｄの電圧は、ほぼ変調電圧と等しくなる。このとき、ＦＥＴ１１３のゲート容量は小さく電流が流れ込まないため、コンデンサ１１２ｃに保持された変調電圧が維持されたまま、コンデンサ１１２ｃの各電極の電位が変調電圧分だけ上昇する。すなわち、両コンデンサに保持された電圧の合計値は変調電圧の２倍（２×Ｖｓｉｇ）となる。 First, in cycle 1, the modulation driver 105 outputs a modulation voltage to the modulation wiring 102. In cycle 2, the scanning driver 106 applies a selection voltage to the scanning wiring A103a, and the switches 111e and 111f are turned on (since the scanning wiring B103b does not apply the selection voltage, the switch 111g remains open). In cycle 2, the modulation voltage Vsig of the modulation wiring 102 is charged in the capacitor 112c. At the end of cycle 2, the voltage on capacitor 112c is approximately equal to the modulation voltage. Next, in cycle 3, the scanning driver 106 applies a selection voltage to the scanning wiring B 103b, and the switch 111g is turned on (at this time, the switches 111e and 111f are opened). Then, the modulation voltage Vsig of the modulation wiring 102 is charged in the capacitor 112d. At the end of cycle 3, the voltage on capacitor 112d is approximately equal to the modulation voltage. At this time, since the gate capacitance of the FET 113 is small and no current flows, the potential of each electrode of the capacitor 112c rises by the amount of the modulation voltage while the modulation voltage held in the capacitor 112c is maintained. That is, the total value of the voltages held in both capacitors is twice the modulation voltage (2 × Vsig).

続いて、次のサイクル１で走査配線Ａ、走査配線Ｂの電圧は非選択電圧になり、スイッチ１１１ｅ、１１１ｆ、１１１ｇは開き、コンデンサ１１２ｃとコンデンサ１１２ｄの直列接続された電圧（２倍の変調電圧）は保持される。そして次のフレームで走査配線Ａ１０３ａ、走査配線Ｂ１０３ｂに選択電圧が印加されるまで、充電された電圧が保持される。コンデンサ１１２ｃとコンデンサ１１２ｄの直列接続された電圧は、ＦＥＴ１１３のゲートに印加される。つまり、２倍の変調電圧がＦＥＴ１１３のゲート電圧となる。ＦＥＴ１１３のソースに接続されているＳＣＥ素子１１４には（ゲート電圧−Ｖｇｓ）なる電圧が印加される。そして、ＳＣＥ素子１１４のもう一方の電極は共通ソース配線（Ｖｓｓ）１１６に接続されているので、次のフレームの走査配線Ａ１０３ａ、走査配線Ｂ１０３ｂに選択電圧が印加されるまで、対応する電圧でＳＣＥ素子１１４は電子を放出し、不図示の対向する蛍光体が発光する。 Subsequently, in the next cycle 1, the voltages of the scanning wiring A and the scanning wiring B become the non-selection voltage, the switches 111e, 111f, and 111g are opened, and the voltage in which the capacitors 112c and 112d are connected in series (double modulation voltage). ) Is retained. The charged voltage is held until the selection voltage is applied to the scanning wiring A 103a and the scanning wiring B 103b in the next frame. A voltage in which the capacitor 112c and the capacitor 112d are connected in series is applied to the gate of the FET 113. That is, the double modulation voltage becomes the gate voltage of the FET 113. A voltage of (gate voltage −Vgs) is applied to the SCE element 114 connected to the source of the FET 113. Since the other electrode of the SCE element 114 is connected to the common source wiring (Vss) 116, the SCE is applied at the corresponding voltage until the selection voltage is applied to the scanning wiring A103a and the scanning wiring B103b of the next frame. The element 114 emits electrons, and a phosphor (not shown) emits light.

（画素回路の第２の動作）
本発明の第２の実施形態における第２の動作を、図６（ｂ）で示したタイミングを基に説明する。図６（ｂ）の横軸、各波形は、図６（ａ）のものと同じである。 (Second operation of pixel circuit)
The second operation in the second embodiment of the present invention will be described based on the timing shown in FIG. The horizontal axis and each waveform in FIG. 6B are the same as those in FIG.

第２の実施形態の第２の動作では１走査期間を４サイクルとして駆動タイミングを設計している。サイクル１は第１の変調電圧を設定するサイクルであり、変調電圧は所望の電圧に安定していない。サイクル２は第１の変調電圧が所望の電圧に安定している期間である。さらに、サイクル３は第２の変調電圧を設定するサイクルであり、変調電圧は所望の電圧に安定していない。サイクル４は第２の変調電圧が所望の電圧に安定している期間である。 In the second operation of the second embodiment, the drive timing is designed with one scan period as four cycles. Cycle 1 is a cycle for setting the first modulation voltage, and the modulation voltage is not stable at a desired voltage. Cycle 2 is a period in which the first modulation voltage is stable at a desired voltage. Further, cycle 3 is a cycle for setting the second modulation voltage, and the modulation voltage is not stable at a desired voltage. Cycle 4 is a period in which the second modulation voltage is stable at a desired voltage.

初めに、サイクル１において変調ドライバ１０５は変調配線１０２に第１の変調電圧を出力する。サイクル２において、走査ドライバ１０６が走査配線Ａ１０３ａに選択電圧を印加し、スイッチ１１１ｅ、１１１ｆが導通する（走査配線Ｂ１０３ｂには選択電圧が印加されていないので、スイッチ１１１ｇは開いたままである）。そして、変調配線１０２の第１の変調電圧が、コンデンサ１１２ｃに充電される。そして、サイクル２の終了時には、コンデンサ１１２ｃの電圧は、ほぼ第１の変調電圧と等しくなる。次に、サイクル３では、スイッチ１１１ｅ、１１１ｆ、１１１ｇが開き、コンデンサ１１２ｃ、１１２ｄは電圧を保持する。一方、変調ドライバ１０５は第２の変調電圧を変調配線１０２に出力する。サイクル４において、走査ドライバ１０６が走査配線Ｂ１０３ｂに選択電圧を印加し、スイッチ１１１ｇが導通する（走査配線Ａ１０３ａには選択電圧が印加されていないので、スイッチ１１１ｅ、１１１ｆは開いたままである）。そして、変調配線１０２の第２の変調電圧が、コンデンサ１１２ｄに充電される。そして、サイクル４の終了時には、コンデンサ１１２ｄの電圧は、ほぼ第２の変調電圧と等しくなり、コンデンサ１１２ｃ、１１２ｄが直列接続された電圧は（第１の変調電圧＋第２の変調電圧）となる。 First, in cycle 1, the modulation driver 105 outputs a first modulation voltage to the modulation wiring 102. In cycle 2, the scanning driver 106 applies a selection voltage to the scanning wiring A 103a, and the switches 111e and 111f are turned on (the selection voltage is not applied to the scanning wiring B 103b, so the switch 111g remains open). Then, the first modulation voltage of the modulation wiring 102 is charged in the capacitor 112c. At the end of cycle 2, the voltage of the capacitor 112c becomes substantially equal to the first modulation voltage. Next, in cycle 3, the switches 111e, 111f, and 111g are opened, and the capacitors 112c and 112d hold the voltage. On the other hand, the modulation driver 105 outputs the second modulation voltage to the modulation wiring 102. In cycle 4, the scanning driver 106 applies a selection voltage to the scanning wiring B103b, and the switch 111g is turned on (since the selection voltage is not applied to the scanning wiring A103a, the switches 111e and 111f remain open). Then, the second modulation voltage of the modulation wiring 102 is charged in the capacitor 112d. At the end of the cycle 4, the voltage of the capacitor 112d becomes substantially equal to the second modulation voltage, and the voltage in which the capacitors 112c and 112d are connected in series becomes (first modulation voltage + second modulation voltage). .

続いて、次のサイクル１で走査配線Ａ１０３ａ、選択配線Ｂ１０３ｂの電圧は非選択電圧になり、スイッチ１１１ｅ、１１１ｆ、１１１ｇは開き、コンデンサ１１２ｃとコンデンサ１１２ｄの直列接続された電圧（第１の変調電圧＋第２の変調電圧）は保持される。 Subsequently, in the next cycle 1, the voltages of the scanning wiring A 103a and the selection wiring B 103b become non-selection voltages, the switches 111e, 111f, and 111g are opened, and the voltage (first modulation voltage) connected in series between the capacitor 112c and the capacitor 112d. + Second modulation voltage) is maintained.

そして次のフレームで走査配線Ａ１０３ａ、選択配線Ｂ１０３ｂに選択電圧が印加されるまで、充電された電圧が保持される。コンデンサ１１２ｃとコンデンサ１１２ｄの直列接続された電圧は、ＦＥＴ１１３のゲートに印加される。つまり、（第１の変調電圧＋第２の変調電圧）がＦＥＴ１１３のゲート電圧となる。以降の動作は第１の動作と同様である。
また、サイクル１，３の時間に対して、スイッチ１１１ｅと１１１ｆの直列抵抗とコンデンサ１１２ｃの時定数、およびスイッチ１１１ｇとコンデンサ１１２ｄの時定数を十分短く定めておけば、昇圧後の電圧が、コンデンサ１１２ｃ、１１２ｄの容量のばらつきやスイッチ１１１ｅ〜１１１ｇのＯＮ抵抗のばらつきに影響を受けることはない。したがって、ＴＦＴ１１３のゲート電圧を安定化することができる。 The charged voltage is held until the selection voltage is applied to the scanning wiring A 103a and the selection wiring B 103b in the next frame. A voltage in which the capacitor 112c and the capacitor 112d are connected in series is applied to the gate of the FET 113. That is, (first modulation voltage + second modulation voltage) is the gate voltage of the FET 113. The subsequent operation is the same as the first operation.
In addition, if the series resistance of the switches 111e and 111f and the time constant of the capacitor 112c and the time constant of the switch 111g and the capacitor 112d are set sufficiently short with respect to the time of the cycles 1 and 3, the voltage after boosting is It is not affected by variations in capacitance of 112c and 112d and variations in ON resistance of the switches 111e to 111g. Therefore, the gate voltage of the TFT 113 can be stabilized.

以上述べた本実施形態の第１および第２の動作によれば、変調配線１０２に出力する変調電圧の値を小さくすることができるため、充放電電力の低減、ＥＭＩの低減、ドライバＩＣのコスト削減など第１の実施形態と同様の効果を得ることができる。加えて、本実施形態の構成によれば、画素回路を構成するスイッチ（トランジスタ）の数を第１の実施形態よりも少なくできるという利点もある。 According to the first and second operations of the present embodiment described above, since the value of the modulation voltage output to the modulation wiring 102 can be reduced, the charge / discharge power can be reduced, the EMI can be reduced, and the cost of the driver IC can be reduced. The same effects as the first embodiment such as reduction can be obtained. In addition, according to the configuration of the present embodiment, there is an advantage that the number of switches (transistors) constituting the pixel circuit can be reduced as compared with the first embodiment.

さらに、第２の動作の場合は、変調ドライバ１０５から２回に分けて変調電圧を出力するため、第１の変調電圧と第２の変調電圧の値を異ならせることもできる。例えばこれを利用し、第１の変調電圧と第２の変調電圧それぞれで階調を刻むようにすれば、階調数を増やすことも可能である。 Furthermore, in the case of the second operation, the modulation voltage is output twice from the modulation driver 105, so that the values of the first modulation voltage and the second modulation voltage can be made different. For example, if this is used and gradation is engraved by each of the first modulation voltage and the second modulation voltage, the number of gradations can be increased.

＜第３の実施形態＞
上述した第１および第２の実施形態で、変調電圧を画素回路内で昇圧し、昇圧された電圧にしたがって表示素子を駆動することによって、変調配線の静電容量に起因する充放電電力を小さくできることを示した。第３の実施形態では、画素回路内に設けたチャージポンプ回路により変調電圧を３倍にする例について説明する。 <Third Embodiment>
In the first and second embodiments described above, the modulation voltage is boosted in the pixel circuit, and the display element is driven in accordance with the boosted voltage, thereby reducing the charge / discharge power caused by the capacitance of the modulation wiring. I showed that I can do it. In the third embodiment, an example in which the modulation voltage is tripled by a charge pump circuit provided in the pixel circuit will be described.

第３の実施形態に係る画素回路を図３に示す。本実施形態の画素回路１０４では、第１の実施形態の画素回路（図１）にスイッチ１１１ｈ、１１１ｉ、１１１ｊ、コンデンサ１１２ｅを追加して、３倍に昇圧できるチャージポンプ回路が形成されている。スイッチ１１１ｊはスイッチ１１１ｄと同様に、選択電圧が印加された場合に開き、非選択時に閉じる特性を持つ。スイッチ１１１ｈ、１１１ｉのＯＮ抵抗の直列抵抗とコンデンサ１１２ｅで決まる時定数は、選択電圧を印加する時間（選択時間）より十分に短く設計される。 FIG. 3 shows a pixel circuit according to the third embodiment. In the pixel circuit 104 of this embodiment, switches 111h, 111i, and 111j and a capacitor 112e are added to the pixel circuit (FIG. 1) of the first embodiment to form a charge pump circuit that can boost the voltage three times. Similar to the switch 111d, the switch 111j has a characteristic that opens when a selection voltage is applied and closes when the selection voltage is not selected. The time constant determined by the series resistance of the ON resistances of the switches 111h and 111i and the capacitor 112e is designed to be sufficiently shorter than the time (selection time) for applying the selection voltage.

図３を用い回路動作の説明を行う。走査ドライバ１０６が走査配線１０３に選択電圧を印加すると、スイッチ１１１ａ、１１１ｂ、１１１ｃ、１１１ｈ、１１１ｉが導通し、スイッチ１１１ｄ、１１１ｊが開く。これにより、コンデンサ１１２ａ、１１２ｂ、１１２ｅそれぞれに、変調配線１０２の変調電圧が充電される。 The circuit operation will be described with reference to FIG. When the scanning driver 106 applies a selection voltage to the scanning wiring 103, the switches 111a, 111b, 111c, 111h, and 111i are turned on, and the switches 111d and 111j are opened. As a result, the modulation voltage of the modulation wiring 102 is charged in each of the capacitors 112a, 112b, and 112e.

続いて、走査配線１０３に非選択電圧が印加されると、スイッチ１１１ａ、１１１ｂ、１１１ｃ、１１１ｈ、１１１ｉが開き、スイッチ１１１ｄ、１１１ｊが閉じる。そしてコンデンサ１１２ａとコンデンサ１１２ｂとコンデンサ１１２ｅは直列接続される。そして次のフレームで走査配線１０３に選択電圧が印加されるまで、充電された電圧を保持する。これにより変調電圧の３倍の電圧がＦＥＴ１１３のゲートに印加される。以降の動作は
前述した実施形態と同じである。 Subsequently, when a non-selection voltage is applied to the scanning wiring 103, the switches 111a, 111b, 111c, 111h, and 111i are opened, and the switches 111d and 111j are closed. The capacitor 112a, the capacitor 112b, and the capacitor 112e are connected in series. Then, the charged voltage is held until the selection voltage is applied to the scanning wiring 103 in the next frame. As a result, a voltage three times the modulation voltage is applied to the gate of the FET 113. Subsequent operations are the same as those in the above-described embodiment.

本発明の第３の実施形態では、変調配線１０２に出力する変調電圧を従来の回路に比べて１／３倍にすることができるため、充放電電力を１／９倍に小さくすることができる。また、第１および第２の実施形態よりも変調電圧をさらに小さくできるので、ドライバＩＣのコストをさらに下げることができるとともに、ＥＭＩをさらに低減することができる。 In the third embodiment of the present invention, the modulation voltage output to the modulation wiring 102 can be reduced to 1/3 times that of the conventional circuit, so that the charge / discharge power can be reduced to 1/9 times. . Further, since the modulation voltage can be further reduced as compared with the first and second embodiments, the cost of the driver IC can be further reduced, and the EMI can be further reduced.

＜第４の実施形態＞
前述した実施形態では、チャージポンプ回路で昇圧した電圧をＦＥＴ１１３のゲートに印加し、ＦＥＴ１１３でソースフォロア回路を構成し、ＳＣＥ素子１１４を電圧で駆動する回路を示した。本発明の第４の実施形態では、表示素子を電流源で駆動する例を示す。 <Fourth Embodiment>
In the above-described embodiment, the voltage boosted by the charge pump circuit is applied to the gate of the FET 113, the source follower circuit is configured by the FET 113, and the SCE element 114 is driven by the voltage. In the fourth embodiment of the present invention, an example in which a display element is driven by a current source is shown.

図４は、本発明の第４の実施形態に係る画素回路である。図４において、１１３ａはゲート電圧に従った電流で表示素子を電流駆動するＦＥＴ、１１４ａはＦＥＴ１１３ａにより構成される電流源で駆動されるＥＬ素子を代表とする表示素子である。他の構成要素、チャージポンプ等の回路の動作は第１の実施形態と同じであるので説明は省略する。 FIG. 4 shows a pixel circuit according to the fourth embodiment of the present invention. In FIG. 4, 113a is a FET that drives the display element with a current according to the gate voltage, and 114a is a display element typified by an EL element that is driven by a current source constituted by the FET 113a. Since the operation of other components, such as a charge pump, is the same as that of the first embodiment, the description thereof is omitted.

図４において、ＦＥＴ１１３ａはソースが共通ソース配線１１６に接続され、ドレインに表示素子１１４ａが接続されている。そして、ゲート電圧に従ってドレイン電流の制御を行う回路（電流駆動）が構成されている。すなわち、ＦＥＴ１１３ａのゲート電圧に従った電流値によって、表示素子１１４ａは駆動される。 In FIG. 4, the FET 113a has a source connected to the common source line 116 and a drain connected to the display element 114a. A circuit (current drive) that controls the drain current according to the gate voltage is configured. That is, the display element 114a is driven by the current value according to the gate voltage of the FET 113a.

このような構成において、表示素子１１４ａに流す電流（ドレイン電流）とＦＥＴ１１３ａの相互コンダクタンス（ｇｍ）により、必要なゲート電圧が決定する。一般的にこのような回路の場合、必要なドレイン電流に対して、ＦＥＴ１１３ａの相互コンダクタンス（ｇｍ）を大きくできるので、ゲート電圧は第１から第３の実施形態に比べ小さな値となる。しかし、第４の実施形態も第１の実施形態同様、チャージポンプ回路を用い変調電圧を昇圧しＦＥＴ１１３ａのゲート電圧とすることで、変調配線の静電容量に起因する充放電電力を小さくすることが可能である。 In such a configuration, the necessary gate voltage is determined by the current (drain current) flowing through the display element 114a and the mutual conductance (gm) of the FET 113a. In general, in the case of such a circuit, the mutual conductance (gm) of the FET 113a can be increased with respect to the required drain current, so that the gate voltage is smaller than those in the first to third embodiments. However, in the fourth embodiment, similarly to the first embodiment, the charge / discharge power due to the capacitance of the modulation wiring is reduced by boosting the modulation voltage using the charge pump circuit and setting it as the gate voltage of the FET 113a. Is possible.

第４の実施形態では第１の実施形態同様、チャージポンプにより２倍の昇圧を行いゲート電圧としているので、所望の駆動電流に必要な変調電圧を１／２倍に小さくすることができる。
特に、ＦＥＴ１１３ａの相互コンダクタンスが小さくなるプロセスを使用する場合や、電流源の特性を良くするためにＦＥＴ１１３ａのソースと共通ソース配線１１６の間に抵抗を追加する場合は、ゲート電圧が大きくなるので、電力削減の効果が大きくなる。 In the fourth embodiment, as in the first embodiment, the boosting voltage is doubled by the charge pump to obtain the gate voltage, so that the modulation voltage required for the desired driving current can be reduced to ½ times.
In particular, when using a process in which the mutual conductance of the FET 113a is reduced, or when a resistor is added between the source of the FET 113a and the common source wiring 116 in order to improve the characteristics of the current source, the gate voltage increases. The effect of power reduction is increased.

以上述べたように、電流駆動する画素回路の場合も、変調電圧の低下、充放電電力の低減、ＥＭＩの低減、ドライバＩＣのコスト削減など第１の実施形態と同様の効果を得ることができる。なお、第２の実施形態や第３の実施形態のチャージポンプ回路を電流駆動の画素回路に適用することも可能である。 As described above, in the case of a current-driven pixel circuit, the same effects as those of the first embodiment such as a reduction in modulation voltage, a reduction in charge / discharge power, a reduction in EMI, and a reduction in cost of the driver IC can be obtained. . It is also possible to apply the charge pump circuit of the second embodiment or the third embodiment to a current-driven pixel circuit.

＜その他の実施形態＞
上述した実施形態は本発明の一具体例にすぎない。本発明は上述した実施形態の構成に限られず、その技術思想の範囲内でさまざまな構成を取り得る。 <Other embodiments>
The above-described embodiments are merely specific examples of the present invention. The present invention is not limited to the configuration of the above-described embodiment, and can take various configurations within the scope of its technical idea.

たとえば、上述した実施形態では昇圧回路としてチャージポンプ回路を用いる例を示したが、他の昇圧回路で画素回路を実現してもかまわない。例えば、オペレーションアンプ等の増幅器を用いても良い。通常これらの増幅器は、増幅器自体の動作のために電力が必
要である。消費電力低減のためには、選択電圧を印加する期間のみ増幅器の電源を投入し昇圧（増幅）し、昇圧（増幅）された電圧をコンデンサで１フレーム期間保持し、選択電圧を印加する期間以外は増幅器に電力を供給しない工夫を行うと良い。 For example, in the above-described embodiment, the example in which the charge pump circuit is used as the booster circuit is shown, but the pixel circuit may be realized by another booster circuit. For example, an amplifier such as an operation amplifier may be used. Usually these amplifiers require power for the operation of the amplifier itself. In order to reduce power consumption, the amplifier is turned on and boosted (amplified) only during the period during which the selection voltage is applied, and the boosted (amplified) voltage is held by the capacitor for one frame period, except during the period during which the selection voltage is applied It is better to devise not to supply power to the amplifier.

上述した実施形態では、表示素子を駆動するトランジスタとしてＦＥＴを用いたが、バイポーラトランジスタであってもかまわない、この場合エミッタフォロア回路を構成し、ベース電流によるコンデンサの電圧減少が無視しうるように、コンデンサの容量を設計する。また第４の実施形態で説明したような電流駆動を行う場合、バイポーラトランジスタにエミッタ抵抗を追加して、コレクタ出力で表示素子を駆動しても良い。 In the above-described embodiment, the FET is used as the transistor for driving the display element. However, a bipolar transistor may be used. In this case, an emitter follower circuit is formed so that the voltage decrease of the capacitor due to the base current can be ignored. Design the capacitance of the capacitor. When current driving as described in the fourth embodiment is performed, an emitter resistor may be added to the bipolar transistor, and the display element may be driven with a collector output.

上述した実施形態では、表示素子としてＳＣＥ素子を用い説明したが、もちろん他の電子放出素子、ＥＬ素子等を使用してもかまわない。もちろんＬＣＤの変調電圧についても本発明を適応可能である。 In the above-described embodiment, the SCE element is used as the display element. However, other electron-emitting elements, EL elements, and the like may be used. Of course, the present invention can also be applied to the modulation voltage of the LCD.

また、本発明は他の機能素子の駆動に応用することもできる。例えば、光導電性の膜に電子を放出して画像を撮像するビジコン等の撮像管の電子放出素子の駆動にも適応できる。撮像管では、真空容器内に設けられた光導電膜の撮像面に光学系により被写体の光学像を投影し、撮像面の画像を抵抗値の変化として出力する。光の強弱によるこの光導電膜の抵抗変化を、マトリクス配置された電子源により順次走査し読み出すときに、本発明の回路を電子源の走査に適応できる。 The present invention can also be applied to driving other functional elements. For example, the present invention can be applied to driving an electron-emitting device of an image pickup tube such as a vidicon that emits electrons to a photoconductive film to pick up an image. In the imaging tube, an optical image of a subject is projected onto the imaging surface of the photoconductive film provided in the vacuum vessel by an optical system, and the image on the imaging surface is output as a change in resistance value. When the resistance change of the photoconductive film due to the intensity of light is sequentially scanned and read by an electron source arranged in a matrix, the circuit of the present invention can be applied to scanning of the electron source.

１０２：変調配線、１０３：走査配線、１０４：画素回路、１１１ａ〜１１１ｊ：スイッチ、１１２ａ〜１１２ｅ：コンデンサ、１１３：ＦＥＴ、１１４：ＳＣＥ素子 102: modulation wiring, 103: scanning wiring, 104: pixel circuit, 111a to 111j: switch, 112a to 112e: capacitor, 113: FET, 114: SCE element

Claims

An image display device in which a pixel circuit for driving a display element is arranged at each intersection of a plurality of scanning lines and a plurality of modulation lines,
The pixel circuit includes:
A transistor for driving the display element according to a voltage applied to a gate;
A boosting circuit that boosts the modulation voltage applied to the modulation wiring and applies the boosted voltage to the gate of the transistor;
An image display device comprising:

The image display apparatus according to claim 1, wherein the booster circuit is a charge pump circuit.

The display element is connected to a source of the transistor;
The image display device according to claim 2, wherein the transistor drives the display element by a source voltage corresponding to a gate voltage applied from the booster circuit.

The display element is connected to a drain of the transistor;
The image display device according to claim 2, wherein the transistor drives the display element with a drain current corresponding to a gate voltage applied from the booster circuit.

The charge pump circuit includes a plurality of capacitors for holding a modulation voltage applied to the modulation wiring, and a voltage obtained by adding a voltage held in each of the plurality of capacitors is added to a gate of the transistor. 5. The image display device according to claim 2, wherein the image display device is a circuit applied to the image display device.

The charge pump circuit
A switch for connecting the plurality of capacitors in parallel to the modulation wiring and charging the plurality of capacitors simultaneously with a modulation voltage applied to the modulation wiring;
After the plurality of capacitors hold the modulation voltage, the plurality of capacitors are connected in series to the gate of the transistor, and a voltage obtained by adding the voltages held in the plurality of capacitors is added to the transistor. A switch for applying to the gate of
The image display apparatus according to claim 5, further comprising:

The charge pump circuit
A switch for connecting the plurality of capacitors to the modulation wiring one by one in order and charging the plurality of capacitors in a time-division manner with a modulation voltage applied to the modulation wiring. Item 6. The image display device according to Item 5.

The image display device according to claim 1, wherein the display element is an electron-emitting device.

A control method of an image display device in which a pixel circuit for driving a display element is arranged at each intersection of a plurality of scanning lines and a plurality of modulation lines,
Boosting a modulation voltage applied to the modulation wiring by a booster circuit provided in the pixel circuit;
Driving the display element with a transistor to which a modulation voltage boosted by the booster circuit is applied to a gate;
A control method for an image display device, comprising: