JP2012130135A

JP2012130135A - Integrated circuit

Info

Publication number: JP2012130135A
Application number: JP2010278423A
Authority: JP
Inventors: Masao Seki; 雅夫関
Original assignee: On Semiconductor Trading Ltd
Current assignee: On Semiconductor Trading Ltd
Priority date: 2010-12-14
Filing date: 2010-12-14
Publication date: 2012-07-05

Abstract

PROBLEM TO BE SOLVED: To protect an output circuit from breakage caused by a high voltage at the time of short-circuit between terminals of an integrated circuit.SOLUTION: An output circuit has: a first CMOS inverter that is constituted by a PDMOS having a source connected with a first power supply terminal and an NDMOS having a source connected with a second power supply terminal, and that outputs an output signal from an output terminal; a second CMOS inverter that is constituted by a first PMOS having a source connected with the first power supply terminal and a first NMOS, and that inputs an output signal to a gate of the PDMOS; a third CMOS inverter that is constituted by a second PMOS and a second NMOS having a source connected with the second power supply terminal, and that inputs an output signal to a gate of the NDMOS; a first clamp circuit clamping a voltage between sources of the first PMOS and the first NMOS to a voltage lower than a gate-source withstanding voltage of the PDMOS; and a second clamp circuit clamping a voltage between sources of the second PMOS and the second NMOS to a voltage lower than a gate-source withstanding voltage of the NDMOS.

Description

本発明は、集積回路に関する。 The present invention relates to integrated circuits.

液晶ディスプレイなどの電子機器で使用される直流電圧を生成する電源として、入力電圧をスイッチングして所望の直流電圧を生成するスイッチング電源が一般に知られている。
例えば、特許文献１の図１６および１７では、ＰＷＭ（Pulse Width Modulation：パルス幅変調）制御によってスイッチング信号を生成するスイッチング電源が開示されている。また、例えば、特許文献１の図１５では、ヒステリシス制御（リップル制御）によってスイッチング信号を生成するスイッチング電源が開示されている。
このようにして、ＰＷＭ制御やヒステリシス制御によってスイッチング信号を生成し、所望の直流電圧を生成することができる。 2. Description of the Related Art A switching power supply that generates a desired DC voltage by switching an input voltage is generally known as a power supply that generates a DC voltage used in electronic devices such as liquid crystal displays.
For example, FIGS. 16 and 17 of Patent Document 1 disclose a switching power supply that generates a switching signal by PWM (Pulse Width Modulation) control. Further, for example, FIG. 15 of Patent Document 1 discloses a switching power supply that generates a switching signal by hysteresis control (ripple control).
In this way, a switching signal can be generated by PWM control or hysteresis control, and a desired DC voltage can be generated.

特開２００４−１１０２８２号公報JP 2004-110282 A

上記のようなスイッチング電源回路では、例えば図１０に示すように、スイッチング制御回路１２から出力されるスイッチング信号Ｓａは、出力回路１５（特許文献１においてはドライバ３７）によってバッファリングされ、スイッチング素子３に供給される。そして、出力回路１５は、例えば図１０に示すように、１段以上のＣＭＯＳ（Complementary Metal-Oxide Semiconductor：相補型金属酸化膜半導体）インバータで構成される。 In the switching power supply circuit as described above, for example, as shown in FIG. 10, the switching signal Sa output from the switching control circuit 12 is buffered by the output circuit 15 (driver 37 in Patent Document 1). To be supplied. For example, as shown in FIG. 10, the output circuit 15 is composed of one or more stages of CMOS (Complementary Metal-Oxide Semiconductor) inverters.

ところで、例えば図１１に示すように、スイッチング電源回路を集積回路１ｃとして構成した場合、入力電圧Ｖｉｎ（例えば２０Ｖ）が印加される端子９１と、ＣＭＯＳインバータのハイ・レベルの電圧ＶＤＤ（例えば５Ｖ）が印加される端子９５とが短絡する可能性があり得る。また、端子９１と、ＣＭＯＳインバータの出力端子９６とが短絡する可能性もあり得る。 For example, as shown in FIG. 11, when the switching power supply circuit is configured as an integrated circuit 1c, a terminal 91 to which an input voltage Vin (for example, 20V) is applied, and a high-level voltage VDD (for example, 5V) of the CMOS inverter. May be short-circuited with the terminal 95 to which is applied. Further, there is a possibility that the terminal 91 and the output terminal 96 of the CMOS inverter are short-circuited.

そのため、ＣＭＯＳインバータを構成する各ＭＯＳトランジスタは、印加される高電圧によって破壊されないよう、高耐圧特性を必要とする。しかしながら、出力回路を高耐圧特性のＭＯＳトランジスタで構成した場合、回路面積が大きくなる。さらに、出力インピーダンスが高くなるため、入力容量の大きなスイッチング素子３を駆動することができない場合もある。 For this reason, each MOS transistor constituting the CMOS inverter requires a high breakdown voltage characteristic so as not to be destroyed by the applied high voltage. However, when the output circuit is composed of a MOS transistor having a high breakdown voltage characteristic, the circuit area becomes large. Furthermore, since the output impedance becomes high, the switching element 3 having a large input capacitance may not be driven.

前述した課題を解決する主たる本発明は、出力端子と、第１の電圧が印加される第１の電源端子と、前記第１の電圧より低い第２の電圧が印加される第２の電源端子と、前記第１の電圧より高い、または前記第２の電圧より低い第３の電圧が印加される第３の電源端子と、論理信号を生成する信号生成回路と、前記論理信号をバッファリングして前記出力端子から出力する出力回路と、を有し、前記出力回路は、ソースが前記第１の電源端子に接続されたＰチャネルＤＭＯＳトランジスタと、ソースが前記第２の電源端子に接続されたＮチャネルＤＭＯＳトランジスタと、で構成され、出力信号が前記出力端子から出力される第１のＣＭＯＳインバータと、ソースが前記第１の電源端子に接続された第１のＰチャネルＭＯＳトランジスタと、第１のＮチャネルＭＯＳトランジスタと、で構成され、出力信号が前記ＰチャネルＤＭＯＳトランジスタのゲートに入力される第２のＣＭＯＳインバータと、第２のＰチャネルＭＯＳトランジスタと、ソースが前記第２の電源端子に接続された第２のＮチャネルＭＯＳトランジスタと、で構成され、出力信号が前記ＮチャネルＤＭＯＳトランジスタのゲートに入力される第３のＣＭＯＳインバータと、前記第１のＰチャネルＭＯＳトランジスタのソースと前記第１のＮチャネルＭＯＳトランジスタのソースとの間の電圧を、前記ＰチャネルＤＭＯＳトランジスタのゲート・ソース間耐圧より低い電圧にクランプする第１のクランプ回路と、前記第２のＰチャネルＭＯＳトランジスタのソースと前記第２のＮチャネルＭＯＳトランジスタのソースとの間の電圧を、前記ＮチャネルＤＭＯＳトランジスタのゲート・ソース間耐圧より低い電圧にクランプする第２のクランプ回路と、を含むことを特徴とする集積回路である。 The main present invention that solves the above-described problems includes an output terminal, a first power supply terminal to which a first voltage is applied, and a second power supply terminal to which a second voltage lower than the first voltage is applied. A third power supply terminal to which a third voltage higher than the first voltage or lower than the second voltage is applied, a signal generation circuit for generating a logic signal, and buffering the logic signal An output circuit that outputs from the output terminal, the output circuit having a P-channel DMOS transistor having a source connected to the first power supply terminal and a source connected to the second power supply terminal An N-channel DMOS transistor, and a first CMOS inverter having an output signal output from the output terminal; a first P-channel MOS transistor having a source connected to the first power supply terminal; A second CMOS inverter that is input to the gate of the P-channel DMOS transistor, a second P-channel MOS transistor, and a source that is the second power supply terminal. A second N-channel MOS transistor connected to the third CMOS inverter, and an output signal is input to the gate of the N-channel DMOS transistor; a source of the first P-channel MOS transistor; A first clamp circuit for clamping a voltage between the source of the first N-channel MOS transistor to a voltage lower than a gate-source breakdown voltage of the P-channel DMOS transistor; and a source of the second P-channel MOS transistor And the source of the second N-channel MOS transistor The voltage between an integrated circuit which comprises a second clamp circuit for clamping a voltage lower than the breakdown voltage the gate and source of the N-channel DMOS transistor.

本発明の他の特徴については、添付図面及び本明細書の記載により明らかとなる。 Other features of the present invention will become apparent from the accompanying drawings and the description of this specification.

本発明によれば、回路面積の増大を抑制しつつ、集積回路の端子間が短絡した場合の高電圧による破壊から出力回路を保護することができる。 According to the present invention, it is possible to protect the output circuit from destruction due to a high voltage when the terminals of the integrated circuit are short-circuited while suppressing an increase in circuit area.

本発明の第１実施形態における出力回路の構成を示す回路ブロック図である。1 is a circuit block diagram showing a configuration of an output circuit in a first embodiment of the present invention. 本発明の第１実施形態におけるスイッチング電源回路全体の構成の概略を示す回路ブロック図である。1 is a circuit block diagram illustrating an outline of a configuration of an entire switching power supply circuit according to a first embodiment of the present invention. 本発明の第１実施形態における出力回路の通常時の動作を説明する図である。It is a figure explaining operation | movement at the normal time of the output circuit in 1st Embodiment of this invention. 本発明の第１実施形態における出力回路の端子間短絡時の動作を説明する図である。It is a figure explaining the operation | movement at the time of the short circuit between terminals of the output circuit in 1st Embodiment of this invention. 本発明の第１実施形態における出力回路のハイサイドへの適用例を示す回路ブロック図である。It is a circuit block diagram which shows the example applied to the high side of the output circuit in 1st Embodiment of this invention. 本発明の第２実施形態におけるスイッチング電源回路全体の構成の概略を示す回路ブロック図である。It is a circuit block diagram which shows the outline of a structure of the whole switching power supply circuit in 2nd Embodiment of this invention. 本発明の第２実施形態における出力回路の構成を示す回路ブロック図である。It is a circuit block diagram which shows the structure of the output circuit in 2nd Embodiment of this invention. 本発明の第２実施形態における出力回路の通常時の動作を説明する図である。It is a figure explaining operation | movement at the normal time of the output circuit in 2nd Embodiment of this invention. 本発明の第２実施形態における出力回路の端子間短絡時の動作を説明する図である。It is a figure explaining the operation | movement at the time of the short circuit between terminals of the output circuit in 2nd Embodiment of this invention. ＣＭＯＳインバータで構成された出力回路の一例を示す回路ブロック図である。It is a circuit block diagram which shows an example of the output circuit comprised by the CMOS inverter. 図１０に示した出力回路の端子間短絡時の動作を説明する図である。It is a figure explaining the operation | movement at the time of the short circuit between terminals of the output circuit shown in FIG.

本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。 At least the following matters will become apparent from the description of this specification and the accompanying drawings.

＜第１実施形態＞
＝＝＝スイッチング電源回路全体の構成の概略＝＝＝
以下、図２を参照して、本発明の第１の実施形態におけるスイッチング電源回路全体の構成の概略について説明する。 <First Embodiment>
=== Overall Configuration of Switching Power Supply Circuit ===
Hereinafter, the overall configuration of the switching power supply circuit according to the first embodiment of the present invention will be described with reference to FIG.

図２に示されているスイッチング電源回路は、集積回路１ａ、スイッチング素子２、３、コイル４、コンデンサ５、Ｃ１、Ｃ２、抵抗６、７、およびダイオードＤ１を含んで構成されている。また、集積回路１ａは、端子９１ないし９８を備え、電圧調整回路１１、スイッチング制御回路１２、および出力回路１３ａ、１３ｂを含んで構成されている。なお、本実施形態では、一例として、スイッチング素子２および３がいずれもＮＭＯＳ（N-channel MOS：Ｎチャネル金属酸化膜半導体）トランジスタである場合について説明する。 The switching power supply circuit shown in FIG. 2 includes an integrated circuit 1a, switching elements 2 and 3, a coil 4, capacitors 5, C1 and C2, resistors 6 and 7, and a diode D1. The integrated circuit 1a includes terminals 91 to 98 and includes a voltage adjustment circuit 11, a switching control circuit 12, and output circuits 13a and 13b. In the present embodiment, as an example, a case will be described in which the switching elements 2 and 3 are both NMOS (N-channel MOS: N-channel metal oxide semiconductor) transistors.

電圧調整回路１１には、端子９１を介して入力電圧Ｖｉｎ（第１の直流電圧）が入力されている。また、電圧調整回路１１からは、電圧ＶＤＤが出力されている。
スイッチング制御回路１２（信号生成回路）には、電圧ＶＤＤが供給されている。また、スイッチング制御回路１２には、端子９８を介して帰還電圧Ｖｆｂが入力されている。そして、スイッチング制御回路１２からは、スイッチング信号ＳａおよびＳｂ（論理信号）が出力されている。 An input voltage Vin (first DC voltage) is input to the voltage adjustment circuit 11 via a terminal 91. The voltage adjustment circuit 11 outputs a voltage VDD.
A voltage VDD is supplied to the switching control circuit 12 (signal generation circuit). In addition, the feedback voltage Vfb is input to the switching control circuit 12 via the terminal 98. The switching control circuit 12 outputs switching signals Sa and Sb (logic signals).

出力回路１３ａには、スイッチング信号Ｓａが入力されている。また、出力回路１３ａからは、端子９６を介して駆動信号Ｌｄｒｖが出力されている。なお、出力回路１３ａは、端子９５および９７間の電圧を電源とし、端子９５には、電圧ＶＤＤが印加され、端子９７は、グランド（接地電圧ＧＮＤ）に接続されている。そして、端子９５および９７間には、コンデンサＣ２が接続されている。 A switching signal Sa is input to the output circuit 13a. Further, the drive signal Ldrv is output from the output circuit 13 a via the terminal 96. The output circuit 13a uses the voltage between the terminals 95 and 97 as a power source, the voltage VDD is applied to the terminal 95, and the terminal 97 is connected to the ground (ground voltage GND). A capacitor C2 is connected between the terminals 95 and 97.

一方、出力回路１３ｂには、スイッチング信号Ｓｂが入力されている。また、出力回路１３ｂからは、端子９３を介して駆動信号Ｈｄｒｖが出力されている。なお、出力回路１３ｂは、端子９２および９４間の電圧を電源とし、端子９２には、電圧Ｖｂｔが印加され、端子９４には、電圧Ｖｓｗが印加されている。そして、端子９２および９４間には、コンデンサＣ１が接続されている。さらに、端子９５には、ダイオードＤ１のアノードが接続され、端子９２には、ダイオードＤ１のカソードが接続されている。 On the other hand, the switching signal Sb is input to the output circuit 13b. In addition, the drive signal Hdrv is output from the output circuit 13 b via the terminal 93. The output circuit 13b uses the voltage between the terminals 92 and 94 as a power source, the voltage Vbt is applied to the terminal 92, and the voltage Vsw is applied to the terminal 94. A capacitor C1 is connected between the terminals 92 and 94. Furthermore, the anode of the diode D1 is connected to the terminal 95, and the cathode of the diode D1 is connected to the terminal 92.

スイッチング素子２のドレインには、入力電圧Ｖｉｎが入力され、ゲートには、端子９３を介して駆動信号Ｈｄｒｖが入力されている。また、スイッチング素子３のソースは、端子９７に接続され、ドレインは、スイッチング素子２のソースに接続され、ゲートには、端子９６を介して駆動信号Ｌｄｒｖが入力されている。そして、スイッチング素子２および３の接続点は、端子９４に接続されている。 The input voltage Vin is input to the drain of the switching element 2, and the drive signal Hdrv is input to the gate via the terminal 93. The source of the switching element 3 is connected to the terminal 97, the drain is connected to the source of the switching element 2, and the drive signal Ldrv is input to the gate via the terminal 96. The connection point between the switching elements 2 and 3 is connected to the terminal 94.

コイル４の一端は、スイッチング素子２および３の接続点に接続され、他端は、コンデンサ５の一端に接続されている。また、コンデンサ５の他端は、グランドに接続されている。そして、コイル４とコンデンサ５との接続点は、出力電圧Ｖｏｕｔ（第２の直流電圧）を出力する、当該スイッチング電源回路の出力ノードとなっている。 One end of the coil 4 is connected to a connection point between the switching elements 2 and 3, and the other end is connected to one end of the capacitor 5. The other end of the capacitor 5 is connected to the ground. A connection point between the coil 4 and the capacitor 5 is an output node of the switching power supply circuit that outputs the output voltage Vout (second DC voltage).

抵抗６および７は、直列に接続され、抵抗６の一端が出力ノードに接続され、抵抗７の一端がグランドに接続されている。また、抵抗６および７の接続点は、端子９８に接続され、当該接続点の電圧が帰還電圧Ｖｆｂとして集積回路１ａに入力されている。 The resistors 6 and 7 are connected in series, one end of the resistor 6 is connected to the output node, and one end of the resistor 7 is connected to the ground. The connection point of the resistors 6 and 7 is connected to the terminal 98, and the voltage at the connection point is input to the integrated circuit 1a as the feedback voltage Vfb.

＝＝＝スイッチング電源回路全体の動作の概略＝＝＝
次に、本実施形態におけるスイッチング電源回路全体の動作の概略について説明する。 === Overall Operation of Switching Power Supply Circuit ===
Next, an outline of the operation of the entire switching power supply circuit in the present embodiment will be described.

集積回路１ａの電圧調整回路１１は、入力電圧Ｖｉｎから電圧ＶＤＤを生成し、電圧ＶＤＤは、スイッチング制御回路１２および出力回路１３ａに供給され、電源として用いられる。また、コンデンサＣ１およびダイオードＤ１は、ブートストラップ回路を構成し、電圧ＶＤＤから、スイッチング素子２をオン・オフ制御するための電圧Ｖｂｔ（ブートストラップ電圧）を生成する。 The voltage adjustment circuit 11 of the integrated circuit 1a generates a voltage VDD from the input voltage Vin, and the voltage VDD is supplied to the switching control circuit 12 and the output circuit 13a and used as a power source. Capacitor C1 and diode D1 constitute a bootstrap circuit, and generate voltage Vbt (bootstrap voltage) for on / off control of switching element 2 from voltage VDD.

ハイサイドのスイッチング素子２は、駆動信号Ｈｄｒｖに応じてオン・オフ制御され、入力電圧Ｖｉｎをスイッチングして交流電圧に変換する。また、ローサイドのスイッチング素子３は、駆動信号Ｌｄｒｖに応じて、スイッチング素子２と相補的にオン・オフ制御される。そして、スイッチング素子３、コイル４、およびコンデンサ５は、整流平滑回路を構成し、上記交流電圧を整流および平滑化して、直流電圧である出力電圧Ｖｏｕｔを出力する。なお、コイル４に流れる電流Ｉ３は、スイッチング素子２がオンの間に流れる電流Ｉ１と、スイッチング素子３がオンの間に流れる電流Ｉ２との和となる。 The high-side switching element 2 is ON / OFF controlled according to the drive signal Hdrv, and switches the input voltage Vin to convert it into an AC voltage. The low-side switching element 3 is ON / OFF controlled complementarily to the switching element 2 in accordance with the drive signal Ldrv. The switching element 3, the coil 4, and the capacitor 5 constitute a rectifying and smoothing circuit, rectifying and smoothing the AC voltage, and outputting an output voltage Vout that is a DC voltage. Note that the current I3 flowing through the coil 4 is the sum of the current I1 flowing while the switching element 2 is on and the current I2 flowing while the switching element 3 is on.

抵抗６および７は、出力電圧Ｖｏｕｔを分圧し、帰還電圧Ｖｆｂを生成する。また、スイッチング制御回路１２は、帰還電圧Ｖｆｂに基づいて、出力電圧Ｖｏｕｔが所望の目標電圧となるよう、ＰＷＭ制御やヒステリシス制御によってスイッチング信号ＳａおよびＳｂを生成する。そして、出力回路１３ａは、スイッチング信号Ｓａをバッファリングして、駆動信号Ｌｄｒｖを端子９６から出力する。一方、出力回路１３ｂは、スイッチング信号Ｓｂをバッファリングして、駆動信号Ｈｄｒｖを端子９３から出力する。 Resistors 6 and 7 divide output voltage Vout to generate feedback voltage Vfb. The switching control circuit 12 generates the switching signals Sa and Sb by PWM control or hysteresis control so that the output voltage Vout becomes a desired target voltage based on the feedback voltage Vfb. The output circuit 13 a buffers the switching signal Sa and outputs the drive signal Ldrv from the terminal 96. On the other hand, the output circuit 13 b buffers the switching signal Sb and outputs the drive signal Hdrv from the terminal 93.

なお、スイッチング素子２および３は、いずれもＮＭＯＳトランジスタであるので、それぞれ駆動信号ＨｄｒｖおよびＬｄｒｖがハイ・レベルの間オンとなり、ロー・レベルの間オフとなる。したがって、出力電圧Ｖｏｕｔが目標電圧より低い場合には、駆動信号Ｈｄｒｖがハイ・レベルとなる時間、すなわち、スイッチング素子２のオン時間が相対的に長くなり、出力電圧Ｖｏｕｔが上昇する。一方、出力電圧Ｖｏｕｔが目標電圧より高い場合には、駆動信号Ｌｄｒｖがハイ・レベルとなる時間、すなわち、スイッチング素子３のオン時間が相対的に長くなり、出力電圧Ｖｏｕｔが低下する。 Since the switching elements 2 and 3 are both NMOS transistors, the switching signals 2 and 3 are turned on while the drive signals Hdrv and Ldrv are at the high level, respectively, and turned off while the driving signals Hdrv and Ldrv are at the low level. Therefore, when the output voltage Vout is lower than the target voltage, the time during which the drive signal Hdrv is at a high level, that is, the ON time of the switching element 2 becomes relatively long, and the output voltage Vout increases. On the other hand, when the output voltage Vout is higher than the target voltage, the time during which the drive signal Ldrv is at a high level, that is, the ON time of the switching element 3 becomes relatively long, and the output voltage Vout decreases.

このようにして、本実施形態のスイッチング電源回路は、出力電圧Ｖｏｕｔに応じて生成されるスイッチング信号（Ｓａ，Ｓｂ）を出力回路（１３ａ，１３ｂ）によってバッファリングして、スイッチング素子（３，２）に供給する。 In this way, the switching power supply circuit according to the present embodiment buffers the switching signals (Sa, Sb) generated according to the output voltage Vout by the output circuits (13a, 13b), thereby switching the switching elements (3, 2). ).

＝＝＝出力回路の構成＝＝＝
以下、図１を参照して、本実施形態における出力回路の構成について説明する。ここでは、ローサイドの出力回路１３ａの構成について説明し、ハイサイドの出力回路１３ｂの構成については後述するものとする。 === Configuration of Output Circuit ===
Hereinafter, the configuration of the output circuit in the present embodiment will be described with reference to FIG. Here, the configuration of the low-side output circuit 13a will be described, and the configuration of the high-side output circuit 13b will be described later.

なお、図１においては、端子９６が、出力端子に相当し、スイッチング素子３が、第３のＮチャネルＭＯＳトランジスタに相当する。また、電圧ＶＤＤが、第１の電圧に相当し、接地電圧ＧＮＤ（＜ＶＤＤ）が、第２の電圧に相当し、入力電圧Ｖｉｎ（＞ＶＤＤ）が、第３の電圧に相当する。したがって、端子９５が、第１の電源端子に相当し、端子９７が、第２の電源端子に相当し、端子９１が、第３の電源端子に相当する。 In FIG. 1, the terminal 96 corresponds to an output terminal, and the switching element 3 corresponds to a third N-channel MOS transistor. The voltage VDD corresponds to the first voltage, the ground voltage GND (<VDD) corresponds to the second voltage, and the input voltage Vin (> VDD) corresponds to the third voltage. Therefore, the terminal 95 corresponds to the first power supply terminal, the terminal 97 corresponds to the second power supply terminal, and the terminal 91 corresponds to the third power supply terminal.

図１に示されている出力回路１３ａは、ＰＤＭＯＳ（P-channel Double-diffused MOS：Ｐチャネル二重拡散金属酸化膜半導体）トランジスタＰＤ、ＮＤＭＯＳ（N-channel DMOS：Ｎチャネル二重拡散金属酸化膜半導体）トランジスタＮＤ、ＰＭＯＳ（P-channel MOS：Ｐチャネル金属酸化膜半導体）トランジスタＰ１ないしＰ３、ＮＭＯＳトランジスタＮ１ないしＮ３、ツェナーダイオードＺＤ１ないしＺＤ３、および抵抗Ｒ１ないしＲ６を含んで構成されている。なお、抵抗Ｒ５およびＲ６は、ＥＳＤ（Electro-Static Discharge：静電気放電）保護抵抗である。 The output circuit 13a shown in FIG. 1 includes a PDMOS (P-channel double-diffused MOS) transistor PD, an NDMOS (N-channel DMOS). Semiconductor) ND, PMOS (P-channel MOS: P-channel metal oxide semiconductor) transistors P1 to P3, NMOS transistors N1 to N3, Zener diodes ZD1 to ZD3, and resistors R1 to R6. The resistors R5 and R6 are ESD (Electro-Static Discharge) protection resistors.

ＰＤＭＯＳトランジスタＰＤおよびＮＤＭＯＳトランジスタＮＤは、直列に接続され、第１のＣＭＯＳインバータを構成している。また、ＰＤＭＯＳトランジスタＰＤのソースは、端子９５に接続され、ＮＤＭＯＳトランジスタＮＤのソースは、端子９７に接続されている。そして、当該第１のＣＭＯＳインバータから出力される駆動信号Ｌｄｒｖは、端子９６を介してスイッチング素子３のゲートに入力されている。 The PDMOS transistor PD and the NDMOS transistor ND are connected in series to form a first CMOS inverter. The source of the PDMOS transistor PD is connected to the terminal 95, and the source of the NDMOS transistor ND is connected to the terminal 97. The drive signal Ldrv output from the first CMOS inverter is input to the gate of the switching element 3 via the terminal 96.

ＰＭＯＳトランジスタＰ１（第１のＰチャネルＭＯＳトランジスタ）およびＮＭＯＳトランジスタＮ１（第１のＮチャネルＭＯＳトランジスタ）は、直列に接続され、第２のＣＭＯＳインバータを構成している。また、ＰＭＯＳトランジスタＰ１のソースは、抵抗Ｒ５を介して端子９５に接続され、ＮＭＯＳトランジスタＮ１のソースは、抵抗Ｒ１を介して端子９７に接続されている。そして、当該第２のＣＭＯＳインバータの出力信号は、ＰＤＭＯＳトランジスタＰＤのゲートに入力されている。 The PMOS transistor P1 (first P-channel MOS transistor) and the NMOS transistor N1 (first N-channel MOS transistor) are connected in series to form a second CMOS inverter. The source of the PMOS transistor P1 is connected to the terminal 95 via the resistor R5, and the source of the NMOS transistor N1 is connected to the terminal 97 via the resistor R1. The output signal of the second CMOS inverter is input to the gate of the PDMOS transistor PD.

ＰＭＯＳトランジスタＰ２（第２のＰチャネルＭＯＳトランジスタ）およびＮＭＯＳトランジスタＮ２（第２のＮチャネルＭＯＳトランジスタ）は、直列に接続され、第３のＣＭＯＳインバータを構成している。また、ＰＭＯＳトランジスタＰ２のソースは、抵抗Ｒ２を介して端子９５に接続され、ＮＭＯＳトランジスタＮ２のソースは、抵抗Ｒ６を介して端子９７に接続されている。そして、当該第３のＣＭＯＳインバータの出力信号は、ＮＤＭＯＳトランジスタＮＤのゲートに入力されている。 The PMOS transistor P2 (second P-channel MOS transistor) and the NMOS transistor N2 (second N-channel MOS transistor) are connected in series to constitute a third CMOS inverter. The source of the PMOS transistor P2 is connected to the terminal 95 via the resistor R2, and the source of the NMOS transistor N2 is connected to the terminal 97 via the resistor R6. The output signal of the third CMOS inverter is input to the gate of the NDMOS transistor ND.

ＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３は、直列に接続され、第４のＣＭＯＳインバータを構成している。また、ＰＭＯＳトランジスタＰ３のソースは、抵抗Ｒ２を介して端子９５に接続され、ＮＭＯＳトランジスタＮ３のソースは、抵抗Ｒ６を介して端子９７に接続されている。そして、当該第４のＣＭＯＳインバータの出力信号は、抵抗Ｒ３を介して第２のＣＭＯＳインバータに入力されるとともに、抵抗Ｒ４を介して第３のＣＭＯＳインバータに入力されている。さらに、当該第４のＣＭＯＳインバータには、スイッチング信号Ｓａが入力されている。 The PMOS transistor P3 and the NMOS transistor N3 are connected in series to constitute a fourth CMOS inverter. The source of the PMOS transistor P3 is connected to the terminal 95 through the resistor R2, and the source of the NMOS transistor N3 is connected to the terminal 97 through the resistor R6. The output signal of the fourth CMOS inverter is input to the second CMOS inverter via the resistor R3 and also input to the third CMOS inverter via the resistor R4. Further, the switching signal Sa is input to the fourth CMOS inverter.

ツェナーダイオードＺＤ１のアノードは、ＮＭＯＳトランジスタＮ１のソースと抵抗Ｒ１との接続点に接続され、カソードは、端子９５に接続されている。また、ツェナーダイオードＺＤ２のアノードは、端子９７に接続され、カソードは、ＰＭＯＳトランジスタＰ２のソースと抵抗Ｒ２との接続点に接続されている。さらに、ツェナーダイオードＺＤ３のアノードは、ＰＭＯＳトランジスタＰ１のゲートと抵抗Ｒ３との接続点に接続され、カソードは、ＰＭＯＳトランジスタＰ１のソースに接続されている。 The anode of the Zener diode ZD1 is connected to the connection point between the source of the NMOS transistor N1 and the resistor R1, and the cathode is connected to the terminal 95. The anode of the Zener diode ZD2 is connected to the terminal 97, and the cathode is connected to the connection point between the source of the PMOS transistor P2 and the resistor R2. Further, the Zener diode ZD3 has an anode connected to a connection point between the gate of the PMOS transistor P1 and the resistor R3, and a cathode connected to the source of the PMOS transistor P1.

＝＝＝出力回路の動作＝＝＝
以下、本実施形態における出力回路の動作について説明する。
なお、以下の説明においては、一例として、スイッチング信号Ｓａのハイ・レベルおよびロー・レベルの電圧をそれぞれ電圧ＶＤＤおよび接地電圧ＧＮＤとし、Ｖｉｎ＝２０Ｖ、ＶＤＤ＝５Ｖ、ＧＮＤ＝０Ｖとする。また、一例として、ＤＭＯＳトランジスタのドレイン・ソース間耐圧ＶＤＳＳ（絶対値）を３０Ｖ（＞Ｖｉｎ−ＧＮＤ）とし、ＤＭＯＳトランジスタを含むＭＯＳトランジスタのゲート・ソース間耐圧ＶＧＳＳ（絶対値）を７．５Ｖ（＜Ｖｉｎ−ＧＮＤ）とする。さらに、一例として、ツェナーダイオードのツェナー電圧（降伏電圧）ＶＺを６Ｖ（＜ＶＧＳＳ）とする。 === Operation of Output Circuit ===
The operation of the output circuit in this embodiment will be described below.
In the following description, as an example, the high level voltage and the low level voltage of the switching signal Sa are the voltage VDD and the ground voltage GND, respectively, and Vin = 20V, VDD = 5V, and GND = 0V. As an example, the drain-source breakdown voltage VDSS (absolute value) of the DMOS transistor is 30 V (> Vin−GND), and the gate-source breakdown voltage VGSS (absolute value) of the MOS transistor including the DMOS transistor is 7.5 V (absolute value). <Vin-GND). Further, as an example, the Zener voltage (breakdown voltage) VZ of the Zener diode is 6 V (<VGSS).

まず、図３を参照して、集積回路１ａの端子間が短絡していない通常時の動作について説明する。この場合、ツェナーダイオードＺＤ１ないしＺＤ３は、いずれも降伏せず、ＭＯＳトランジスタＰ１、Ｎ１、Ｐ２、およびＮ２のそれぞれのソースに印加される電圧をｖ１ないしｖ４と表すこととすると、ｖ１＝ｖ３＝５Ｖ（＝ＶＤＤ）、ｖ２＝ｖ４＝０Ｖ（＝ＧＮＤ）となる。 First, with reference to FIG. 3, the normal operation in which the terminals of the integrated circuit 1a are not short-circuited will be described. In this case, none of the Zener diodes ZD1 to ZD3 breaks down, and v1 = v3 = 5V when the voltages applied to the sources of the MOS transistors P1, N1, P2, and N2 are expressed as v1 to v4. (= VDD), v2 = v4 = 0V (= GND).

第４のＣＭＯＳインバータ（Ｐ３，Ｎ３）は、スイッチング制御回路１２から入力されるスイッチング信号Ｓａを反転して出力する。また、第２のＣＭＯＳインバータ（Ｐ１，Ｎ１）および第３のＣＭＯＳインバータ（Ｐ２，Ｎ２）は、第４のＣＭＯＳインバータの出力信号を反転して出力する。したがって、ＰＤＭＯＳトランジスタＰＤおよびＮＤＭＯＳトランジスタＮＤのゲートには、いずれもスイッチング信号Ｓａと同相の信号が入力され、第１のＣＭＯＳインバータ（ＰＤ，ＮＤ）は、スイッチング信号Ｓａと逆相の駆動信号Ｌｄｒｖを出力する。そして、スイッチング素子３は、駆動信号Ｌｄｒｖに応じてオン・オフ制御される。 The fourth CMOS inverter (P3, N3) inverts the switching signal Sa input from the switching control circuit 12 and outputs the inverted signal. The second CMOS inverter (P1, N1) and the third CMOS inverter (P2, N2) invert the output signal of the fourth CMOS inverter and output it. Therefore, a signal having the same phase as the switching signal Sa is input to the gates of the PDMOS transistor PD and the NDMOS transistor ND, and the first CMOS inverter (PD, ND) receives the drive signal Ldrv having a phase opposite to that of the switching signal Sa. Output. The switching element 3 is on / off controlled according to the drive signal Ldrv.

このようにして、通常時には、出力回路１３ａは、スイッチング信号Ｓａをバッファリングして、逆相の駆動信号Ｌｄｒｖをスイッチング素子３に供給する。 In this way, at normal times, the output circuit 13a buffers the switching signal Sa and supplies the driving signal Ldrv having the opposite phase to the switching element 3.

次に、図４を参照して、集積回路１ａの端子間が短絡した場合（端子間短絡時）の動作について説明する。図４は、特に、端子９１と端子９５とが短絡した場合を示している。この場合、ｖ１＝２０Ｖ（＝Ｖｉｎ）、ｖ４＝０Ｖ（＝ＧＮＤ）となる。 Next, with reference to FIG. 4, the operation when the terminals of the integrated circuit 1a are short-circuited (when the terminals are short-circuited) will be described. FIG. 4 particularly shows a case where the terminal 91 and the terminal 95 are short-circuited. In this case, v1 = 20V (= Vin) and v4 = 0V (= GND).

ツェナーダイオードＺＤ１および抵抗Ｒ１は、第１のクランプ回路を構成し、ＰＭＯＳトランジスタＰ１のソースとＮＭＯＳトランジスタＮ１のソースとの間の電圧をツェナー電圧ＶＺ（＜ＶＧＳＳ）にクランプする。したがって、端子間短絡時には、ツェナーダイオードＺＤ１が降伏し、ｖ２＝１４Ｖ（＝Ｖｉｎ−ＶＺ）となる。 The Zener diode ZD1 and the resistor R1 constitute a first clamp circuit, and clamp the voltage between the source of the PMOS transistor P1 and the source of the NMOS transistor N1 to the Zener voltage VZ (<VGSS). Therefore, when the terminal is short-circuited, the Zener diode ZD1 breaks down and becomes v2 = 14V (= Vin−VZ).

一方、ツェナーダイオードＺＤ２および抵抗Ｒ２は、第２のクランプ回路を構成し、ＰＭＯＳトランジスタＰ２のソースとＮＭＯＳトランジスタＮ２のソースとの間の電圧をツェナー電圧ＶＺ（＜ＶＧＳＳ）にクランプする。したがって、端子間短絡時には、ツェナーダイオードＺＤ２が降伏し、ｖ３＝６Ｖ（＝ＶＺ−ＧＮＤ）となる。 On the other hand, the Zener diode ZD2 and the resistor R2 constitute a second clamp circuit, and clamp the voltage between the source of the PMOS transistor P2 and the source of the NMOS transistor N2 to the Zener voltage VZ (<VGSS). Therefore, when the terminal is short-circuited, the Zener diode ZD2 breaks down and becomes v3 = 6V (= VZ−GND).

ＰＭＯＳトランジスタＰ３のソースには、電圧ｖ３＝６Ｖが印加され、ＮＭＯＳトランジスタＮ３のソースには、電圧ｖ４＝０Ｖが印加されている。また、ＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３のゲートには、スイッチング制御回路１２からスイッチング信号Ｓａ（０〜５Ｖ）が入力されている。したがって、ＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３には、ゲート・ソース間耐圧ＶＧＳＳを超える高電圧が印加されることはない。そして、第４のＣＭＯＳインバータ（Ｐ３，Ｎ３）は、通常時と同様に、スイッチング信号Ｓａを反転して出力する。 The voltage v3 = 6V is applied to the source of the PMOS transistor P3, and the voltage v4 = 0V is applied to the source of the NMOS transistor N3. The switching signal Sa (0 to 5 V) is input from the switching control circuit 12 to the gates of the PMOS transistor P3 and the NMOS transistor N3. Therefore, a high voltage exceeding the gate-source breakdown voltage VGSS is not applied to the PMOS transistor P3 and the NMOS transistor N3. Then, the fourth CMOS inverter (P3, N3) inverts and outputs the switching signal Sa as in the normal case.

ツェナーダイオードＺＤ３および抵抗Ｒ３は、第３のクランプ回路を構成し、ＰＭＯＳトランジスタＰ１のゲートとソースとの間の電圧をツェナー電圧ＶＺ（＜ＶＧＳＳ）にクランプする。したがって、端子間短絡時には、ツェナーダイオードＺＤ３が降伏し、ＰＭＯＳトランジスタＰ１のゲートに印加される電圧をｖ５と表すこととすると、ｖ５＝１４Ｖ（＝Ｖｉｎ−ＶＺ）となる。 The Zener diode ZD3 and the resistor R3 constitute a third clamp circuit, and clamp the voltage between the gate and the source of the PMOS transistor P1 to the Zener voltage VZ (<VGSS). Therefore, when the terminal is short-circuited, the Zener diode ZD3 breaks down, and when the voltage applied to the gate of the PMOS transistor P1 is expressed as v5, v5 = 14V (= Vin−VZ).

ＰＭＯＳトランジスタＰ１のソースには、電圧ｖ１＝２０Ｖが印加され、ＮＭＯＳトランジスタＮ１のソースには、電圧ｖ２＝１４Ｖが印加されている。また、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１のゲートには、電圧ｖ５＝１４Ｖが印加されている。したがって、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１には、ゲート・ソース間耐圧ＶＧＳＳを超える高電圧が印加されることはない。そして、ＰＭＯＳトランジスタＰ１は常にオンとなり、ＮＭＯＳトランジスタＮ１は常にオフとなり、第２のＣＭＯＳインバータ（Ｐ１，Ｎ１）の出力信号は、常にハイ・レベル（２０Ｖ）となる。 The voltage v1 = 20V is applied to the source of the PMOS transistor P1, and the voltage v2 = 14V is applied to the source of the NMOS transistor N1. The voltage v5 = 14V is applied to the gates of the PMOS transistor P1 and the NMOS transistor N1. Therefore, a high voltage exceeding the gate-source breakdown voltage VGSS is not applied to the PMOS transistor P1 and the NMOS transistor N1. The PMOS transistor P1 is always on, the NMOS transistor N1 is always off, and the output signal of the second CMOS inverter (P1, N1) is always at a high level (20V).

ＰＭＯＳトランジスタＰ２のソースには、電圧ｖ３＝６Ｖが印加され、ＮＭＯＳトランジスタＮ２のソースには、電圧ｖ４＝０Ｖが印加されている。また、ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２のゲートには、第４のＣＭＯＳインバータの出力信号（０〜６Ｖ）が入力されている。したがって、ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２には、ゲート・ソース間耐圧ＶＧＳＳを超える高電圧が印加されることはない。そして、第３のＣＭＯＳインバータ（Ｐ２，Ｎ２）は、通常時と同様に、第４のＣＭＯＳインバータの出力信号を反転して出力する。なお、抵抗Ｒ４は、第２および第３のＣＭＯＳインバータの入力インピーダンスを揃えるために用いられている。 The voltage v3 = 6V is applied to the source of the PMOS transistor P2, and the voltage v4 = 0V is applied to the source of the NMOS transistor N2. Further, the output signal (0 to 6 V) of the fourth CMOS inverter is inputted to the gates of the PMOS transistor P2 and the NMOS transistor N2. Therefore, a high voltage exceeding the gate-source breakdown voltage VGSS is not applied to the PMOS transistor P2 and the NMOS transistor N2. Then, the third CMOS inverter (P2, N2) inverts and outputs the output signal of the fourth CMOS inverter as in the normal case. The resistor R4 is used to make the input impedances of the second and third CMOS inverters uniform.

ＰＤＭＯＳトランジスタＰＤのソースには、電圧ｖ１＝２０Ｖが印加され、ＮＤＭＯＳトランジスタＮＤのソースには、電圧ｖ４＝０Ｖが印加されている。また、ＰＤＭＯＳトランジスタＰＤのゲートには、第２のＣＭＯＳインバータの出力信号（２０Ｖ）が入力されている。一方、ＮＤＭＯＳトランジスタＮＤのゲートには、第３のＣＭＯＳインバータの出力信号（０〜６Ｖ）が入力されている。したがって、ＰＤＭＯＳトランジスタＰＤおよびＮＤＭＯＳトランジスタＮＤには、ドレイン・ソース間耐圧ＶＤＳＳやゲート・ソース間耐圧ＶＧＳＳを超える高電圧が印加されることはない。そして、ＰＤＭＯＳトランジスタＰＤは常にオフとなり、第１のＣＭＯＳインバータ（ＰＤ，ＮＤ）から出力される駆動信号Ｌｄｒｖは、常にロー・レベル（０Ｖ）となり、スイッチング素子３は、常にオフとなる。 A voltage v1 = 20V is applied to the source of the PDMOS transistor PD, and a voltage v4 = 0V is applied to the source of the NDMOS transistor ND. The output signal (20 V) of the second CMOS inverter is input to the gate of the PDMOS transistor PD. On the other hand, the output signal (0 to 6 V) of the third CMOS inverter is input to the gate of the NDMOS transistor ND. Accordingly, a high voltage exceeding the drain-source breakdown voltage VDSS and the gate-source breakdown voltage VGSS is not applied to the PDMOS transistor PD and the NDMOS transistor ND. The PDMOS transistor PD is always off, the drive signal Ldrv output from the first CMOS inverter (PD, ND) is always low level (0 V), and the switching element 3 is always off.

このようにして、端子９１と端子９５とが短絡した端子間短絡時には、出力回路１３ａは、駆動信号Ｌｄｒｖを常にロー・レベルとし、スイッチング素子３を常にオフする。さらに、当該端子間短絡時において、出力回路１３ａは、各ＭＯＳトランジスタに耐圧を超える高電圧が印加されることはなく、高電圧による破壊から保護されている。 In this way, when the terminal 91 and the terminal 95 are short-circuited, the output circuit 13a always keeps the drive signal Ldrv at the low level and always turns off the switching element 3. Furthermore, when the terminal is short-circuited, the output circuit 13a is protected from being damaged by the high voltage without applying a high voltage exceeding the withstand voltage to each MOS transistor.

なお、端子９１と端子９６とが短絡した場合、ＰＤＭＯＳトランジスタＰＤおよびＮＤＭＯＳトランジスタＮＤのドレインには、入力電圧Ｖｉｎ＝２０Ｖが印加されることとなる。しかしながら、ＰＤＭＯＳトランジスタＰＤおよびＮＤＭＯＳトランジスタＮＤのドレインとソースとの間の電圧は、いずれもドレイン・ソース間耐圧ＶＤＳＳを超えることはなく、この場合も、出力回路１３ａは、高電圧による破壊から保護されている。 When the terminal 91 and the terminal 96 are short-circuited, the input voltage Vin = 20 V is applied to the drains of the PDMOS transistor PD and the NDMOS transistor ND. However, the voltage between the drain and the source of the PDMOS transistor PD and the NDMOS transistor ND does not exceed the drain-source breakdown voltage VDSS. In this case as well, the output circuit 13a is protected from destruction by a high voltage. ing.

また、ハイサイドの出力回路１３ｂは、図５に示すように、ローサイドの出力回路１３ａと同様の構成とすることができる。図５においては、端子９３が、出力端子に相当し、スイッチング素子２が、第３のＮチャネルＭＯＳトランジスタに相当する。また、電圧Ｖｂｔが、第１の電圧に相当し、電圧Ｖｓｗ（＜Ｖｂｔ）が、第２の電圧に相当し、入力電圧Ｖｉｎ（＞Ｖｂｔ）が、第３の電圧に相当する。したがって、端子９２が、第１の電源端子に相当し、端子９４が、第２の電源端子に相当し、端子９１が、第３の電源端子に相当する。 Further, as shown in FIG. 5, the high-side output circuit 13b can have the same configuration as the low-side output circuit 13a. In FIG. 5, terminal 93 corresponds to the output terminal, and switching element 2 corresponds to the third N-channel MOS transistor. The voltage Vbt corresponds to the first voltage, the voltage Vsw (<Vbt) corresponds to the second voltage, and the input voltage Vin (> Vbt) corresponds to the third voltage. Accordingly, the terminal 92 corresponds to the first power supply terminal, the terminal 94 corresponds to the second power supply terminal, and the terminal 91 corresponds to the third power supply terminal.

＜第２実施形態＞
＝＝＝スイッチング電源回路全体の構成の概略＝＝＝
以下、図６を参照して、本発明の第２の実施形態におけるスイッチング電源回路全体の構成の概略について説明する。 Second Embodiment
=== Overall Configuration of Switching Power Supply Circuit ===
Hereinafter, the overall configuration of the switching power supply circuit according to the second embodiment of the present invention will be described with reference to FIG.

図６に示されているスイッチング電源回路は、集積回路１ｂ、スイッチング素子３、８、コイル４、コンデンサ５、Ｃ１、Ｃ２、および抵抗６、７を含んで構成されている。また、集積回路１ｂは、端子９１、９３、９５ないし９９を備え、電圧調整回路１１、スイッチング制御回路１２、および出力回路１３ａ、１４を含んで構成されている。なお、本実施形態では、ハイサイドのスイッチング素子８がＰＭＯＳトランジスタであり、ローサイド側の構成は、第１実施形態のスイッチング電源回路と同様である。以下、主としてハイサイド側の構成について説明する。 The switching power supply circuit shown in FIG. 6 includes an integrated circuit 1b, switching elements 3 and 8, a coil 4, capacitors 5, C1 and C2, and resistors 6 and 7. The integrated circuit 1b includes terminals 91, 93, 95 to 99, and includes a voltage adjustment circuit 11, a switching control circuit 12, and output circuits 13a and 14. In the present embodiment, the high-side switching element 8 is a PMOS transistor, and the low-side configuration is the same as that of the switching power supply circuit of the first embodiment. Hereinafter, the configuration on the high side will be mainly described.

電圧調整回路１１には、端子９１を介して入力電圧Ｖｉｎが入力されている。また、電圧調整回路１１からは、電圧ＶＤＤおよびＶｉｎ−５が出力されている。
スイッチング制御回路１２には、電圧ＶＤＤおよびＶｉｎ−５が供給されている。また、スイッチング制御回路１２には、端子９８を介して帰還電圧Ｖｆｂが入力されている。そして、スイッチング制御回路１２からは、スイッチング信号ＳａおよびＳｂが出力されている。 An input voltage Vin is input to the voltage adjustment circuit 11 via a terminal 91. The voltage adjustment circuit 11 outputs voltages VDD and Vin-5.
Voltages VDD and Vin-5 are supplied to the switching control circuit 12. In addition, the feedback voltage Vfb is input to the switching control circuit 12 via the terminal 98. Switching signals Sa and Sb are output from the switching control circuit 12.

出力回路１４には、スイッチング信号Ｓｂが入力されている。また、出力回路１４からは、端子９３を介して駆動信号Ｈｄｒｖが出力されている。なお、出力回路１４は、端子９１および９９間の電圧を電源とし、端子９１には、入力電圧Ｖｉｎが印加され、端子９９には、電圧Ｖｉｎ−５が印加されている。そして、端子９１および９９間には、コンデンサＣ１が接続されている。なお、本実施形態では、ブートストラップ電圧を生成するためのダイオードは不要である。 A switching signal Sb is input to the output circuit 14. In addition, a drive signal Hdrv is output from the output circuit 14 via a terminal 93. The output circuit 14 uses the voltage between the terminals 91 and 99 as a power source, the input voltage Vin is applied to the terminal 91, and the voltage Vin-5 is applied to the terminal 99. A capacitor C1 is connected between the terminals 91 and 99. In the present embodiment, a diode for generating the bootstrap voltage is not necessary.

スイッチング素子８のソースには、入力電圧Ｖｉｎが入力され、ドレインは、スイッチング素子３のドレインに接続され、ゲートには、端子９３を介して駆動信号Ｈｄｒｖが入力されている。そして、スイッチング素子８および３の接続点には、コイル４の一端が接続されている。 The input voltage Vin is input to the source of the switching element 8, the drain is connected to the drain of the switching element 3, and the drive signal Hdrv is input to the gate via the terminal 93. One end of the coil 4 is connected to a connection point between the switching elements 8 and 3.

集積回路１ｂの電圧調整回路１１は、入力電圧Ｖｉｎから電圧ＶＤＤおよびＶｉｎ−５を生成する。また、電圧ＶＤＤは、スイッチング制御回路１２および出力回路１３ａに供給され、電源として用いられる。一方、電圧Ｖｉｎ−５は、スイッチング制御回路１２および出力回路１４に供給され、電源として用いられる。 The voltage adjustment circuit 11 of the integrated circuit 1b generates voltages VDD and Vin-5 from the input voltage Vin. The voltage VDD is supplied to the switching control circuit 12 and the output circuit 13a and used as a power source. On the other hand, the voltage Vin-5 is supplied to the switching control circuit 12 and the output circuit 14 and used as a power source.

スイッチング制御回路１２は、帰還電圧Ｖｆｂに基づいてスイッチング信号ＳａおよびＳｂを生成する。また、出力回路１３ａは、スイッチング信号Ｓａをバッファリングして、駆動信号Ｌｄｒｖを端子９６から出力する。一方、出力回路１４は、スイッチング信号Ｓｂをバッファリングして、駆動信号Ｈｄｒｖを端子９３から出力する。そして、スイッチング素子８および３は、それぞれ駆動信号Ｈｄｒｖおよび駆動信号Ｌｄｒｖに応じて、相補的にオン・オフ制御される。 The switching control circuit 12 generates switching signals Sa and Sb based on the feedback voltage Vfb. Further, the output circuit 13 a buffers the switching signal Sa and outputs the drive signal Ldrv from the terminal 96. On the other hand, the output circuit 14 buffers the switching signal Sb and outputs the drive signal Hdrv from the terminal 93. Switching elements 8 and 3 are on / off controlled complementarily in accordance with drive signal Hdrv and drive signal Ldrv, respectively.

なお、スイッチング素子８は、ＰＭＯＳトランジスタであるので、駆動信号Ｈｄｒｖがハイ・レベルの間オフとなり、ロー・レベルの間オンとなる。一方、スイッチング素子３は、ＮＭＯＳトランジスタであるので、駆動信号Ｌｄｒｖがハイ・レベルの間オンとなり、ロー・レベルの間オフとなる。したがって、出力電圧Ｖｏｕｔが目標電圧より低い場合には、駆動信号ＨｄｒｖおよびＬｄｒｖがロー・レベルとなる時間、すなわち、スイッチング素子８のオン時間が相対的に長くなり、出力電圧Ｖｏｕｔが上昇する。一方、出力電圧Ｖｏｕｔが目標電圧より高い場合には、駆動信号ＨｄｒｖおよびＬｄｒｖがハイ・レベルとなる時間、すなわち、スイッチング素子３のオン時間が相対的に長くなり、出力電圧Ｖｏｕｔが低下する。 Since the switching element 8 is a PMOS transistor, the switching element 8 is turned off while the drive signal Hdrv is at a high level and turned on when the driving signal Hdrv is at a low level. On the other hand, since the switching element 3 is an NMOS transistor, it is turned on while the drive signal Ldrv is at a high level and turned off while the drive signal Ldrv is at a low level. Therefore, when the output voltage Vout is lower than the target voltage, the time during which the drive signals Hdrv and Ldrv are at a low level, that is, the ON time of the switching element 8 becomes relatively long, and the output voltage Vout increases. On the other hand, when the output voltage Vout is higher than the target voltage, the time during which the drive signals Hdrv and Ldrv are at a high level, that is, the ON time of the switching element 3 becomes relatively long, and the output voltage Vout decreases.

このようにして、本実施形態のスイッチング電源回路は、出力電圧Ｖｏｕｔに応じて生成されるスイッチング信号（Ｓａ，Ｓｂ）を出力回路（１３ａ，１４）によってバッファリングして、スイッチング素子（３，８）に供給する。 In this manner, the switching power supply circuit according to the present embodiment buffers the switching signals (Sa, Sb) generated according to the output voltage Vout by the output circuits (13a, 14), and switches the switching elements (3, 8). ).

＝＝＝出力回路の構成＝＝＝
以下、図７を参照して、本実施形態における出力回路の構成について説明する。ここでは、ハイサイドの出力回路１４の構成について説明する。 === Configuration of Output Circuit ===
Hereinafter, the configuration of the output circuit in the present embodiment will be described with reference to FIG. Here, the configuration of the high-side output circuit 14 will be described.

なお、図７においては、端子９３が、出力端子に相当し、スイッチング素子８が、第３のＰチャネルＭＯＳトランジスタに相当する。また、入力電圧ｉｎが、第１の電圧に相当し、電圧Ｖｉｎ−５（＜Ｖｉｎ）が、第２の電圧に相当し、接地電圧ＧＮＤ（＜Ｖｉｎ−５）が、第３の電圧に相当する。したがって、端子９１が、第１の電源端子に相当し、端子９９が、第２の電源端子に相当し、端子９７が、第３の電源端子に相当する。 In FIG. 7, terminal 93 corresponds to an output terminal, and switching element 8 corresponds to a third P-channel MOS transistor. Further, the input voltage in corresponds to the first voltage, the voltage Vin-5 (<Vin) corresponds to the second voltage, and the ground voltage GND (<Vin-5) corresponds to the third voltage. To do. Accordingly, the terminal 91 corresponds to the first power supply terminal, the terminal 99 corresponds to the second power supply terminal, and the terminal 97 corresponds to the third power supply terminal.

図７に示されている出力回路１４は、ＰＤＭＯＳトランジスタＰＤ、ＮＤＭＯＳトランジスタＮＤ、ＰＭＯＳトランジスタＰ１ないしＰ３、ＮＭＯＳトランジスタＮ１ないしＮ３、ツェナーダイオードＺＤ１ないしＺＤ３、および抵抗Ｒ１ないしＲ６を含んで構成されている。なお、出力回路１４において、第１ないし第３のＣＭＯＳインバータの構成は、接続される端子を除いて、出力回路１３ａおよび１３ｂと同様である。 The output circuit 14 shown in FIG. 7 includes a PDMOS transistor PD, an NDMOS transistor ND, PMOS transistors P1 to P3, NMOS transistors N1 to N3, Zener diodes ZD1 to ZD3, and resistors R1 to R6. . Note that, in the output circuit 14, the configurations of the first to third CMOS inverters are the same as those of the output circuits 13a and 13b except for the connected terminals.

ＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３は、直列に接続され、第４のＣＭＯＳインバータを構成している。また、ＰＭＯＳトランジスタＰ３のソースは、抵抗Ｒ５を介して端子９１に接続され、ＮＭＯＳトランジスタＮ３のソースは、抵抗Ｒ１を介して端子９９に接続されている。そして、当該第４のＣＭＯＳインバータの出力信号は、抵抗Ｒ３を介して第３のＣＭＯＳインバータ（Ｐ２，Ｎ２）に入力されるとともに、抵抗Ｒ４を介して第２のＣＭＯＳインバータ（Ｐ１，Ｎ１）に入力されている。さらに、当該第４のＣＭＯＳインバータには、スイッチング信号Ｓｂが入力されている。 The PMOS transistor P3 and the NMOS transistor N3 are connected in series to constitute a fourth CMOS inverter. The source of the PMOS transistor P3 is connected to the terminal 91 via the resistor R5, and the source of the NMOS transistor N3 is connected to the terminal 99 via the resistor R1. The output signal of the fourth CMOS inverter is input to the third CMOS inverter (P2, N2) via the resistor R3 and to the second CMOS inverter (P1, N1) via the resistor R4. Have been entered. Further, the switching signal Sb is input to the fourth CMOS inverter.

ツェナーダイオードＺＤ１およびＺＤ２は、出力回路１３ａおよび１３ｂと同様に接続されている。また、ツェナーダイオードＺＤ３のアノードは、ＮＭＯＳトランジスタＮ２のソースに接続され、カソードは、ＮＭＯＳトランジスタＮ２のゲートと抵抗Ｒ３との接続点に接続されている。 Zener diodes ZD1 and ZD2 are connected similarly to output circuits 13a and 13b. The anode of the Zener diode ZD3 is connected to the source of the NMOS transistor N2, and the cathode is connected to the connection point between the gate of the NMOS transistor N2 and the resistor R3.

＝＝＝出力回路の動作＝＝＝
以下、本実施形態における出力回路の動作について説明する。
なお、以下の説明においては、一例として、スイッチング信号Ｓｂのハイ・レベルおよびロー・レベルの電圧をそれぞれ入力電圧Ｖｉｎおよび電圧Ｖｉｎ−５とし、Ｖｉｎ＝２０Ｖ、Ｖｉｎ−５＝１５Ｖ、ＧＮＤ＝０Ｖとする。また、ドレイン・ソース間耐圧ＶＤＳＳ、ゲート・ソース間耐圧ＶＧＳＳ、およびツェナー電圧ＶＺとして、第１実施形態と同様の一例を用いることとする。 === Operation of Output Circuit ===
The operation of the output circuit in this embodiment will be described below.
In the following description, as an example, the high level and low level voltages of the switching signal Sb are the input voltage Vin and voltage Vin-5, respectively, and Vin = 20V, Vin-5 = 15V, and GND = 0V. To do. In addition, as the drain-source breakdown voltage VDSS, the gate-source breakdown voltage VGSS, and the Zener voltage VZ, an example similar to the first embodiment is used.

まず、図８を参照して、集積回路１ｂの端子間が短絡していない通常時の動作について説明する。この場合、ツェナーダイオードＺＤ１ないしＺＤ３は、いずれも降伏せず、ＭＯＳトランジスタＰ１、Ｎ１、Ｐ２、およびＮ２のそれぞれのソースに印加される電圧をｖ６ないしｖ９と表すこととすると、ｖ６＝ｖ８＝２０Ｖ（＝Ｖｉｎ）、ｖ７＝ｖ９＝１５Ｖ（＝Ｖｉｎ−５）となる。 First, with reference to FIG. 8, the normal operation in which the terminals of the integrated circuit 1b are not short-circuited will be described. In this case, none of the Zener diodes ZD1 to ZD3 breaks down, and v6 = v8 = 20V when the voltages applied to the sources of the MOS transistors P1, N1, P2, and N2 are represented as v6 to v9. (= Vin), v7 = v9 = 15V (= Vin-5).

第４のＣＭＯＳインバータ（Ｐ３，Ｎ３）は、スイッチング制御回路１２から入力されるスイッチング信号Ｓｂを反転して出力する。また、第２のＣＭＯＳインバータ（Ｐ１，Ｎ１）および第３のＣＭＯＳインバータ（Ｐ２，Ｎ２）は、第４のＣＭＯＳインバータの出力信号を反転して出力する。したがって、ＰＤＭＯＳトランジスタＰＤおよびＮＤＭＯＳトランジスタＮＤのゲートには、いずれもスイッチング信号Ｓｂと同相の信号が入力され、第１のＣＭＯＳインバータ（ＰＤ，ＮＤ）は、スイッチング信号Ｓｂと逆相の駆動信号Ｈｄｒｖを出力する。そして、スイッチング素子８は、駆動信号Ｈｄｒｖに応じてオン・オフ制御される。 The fourth CMOS inverter (P3, N3) inverts and outputs the switching signal Sb input from the switching control circuit 12. The second CMOS inverter (P1, N1) and the third CMOS inverter (P2, N2) invert the output signal of the fourth CMOS inverter and output it. Therefore, a signal having the same phase as the switching signal Sb is input to the gates of the PDMOS transistor PD and the NDMOS transistor ND, and the first CMOS inverter (PD, ND) receives the drive signal Hdrv having a phase opposite to that of the switching signal Sb. Output. The switching element 8 is on / off controlled according to the drive signal Hdrv.

このようにして、通常時には、出力回路１４は、スイッチング信号Ｓｂをバッファリングして、逆相の駆動信号Ｈｄｒｖをスイッチング素子８に供給する。 In this way, at normal times, the output circuit 14 buffers the switching signal Sb and supplies the driving signal Hdrv having a reverse phase to the switching element 8.

次に、図９を参照して、集積回路１ｂの端子間が短絡した場合（端子間短絡時）の動作について説明する。図９は、特に、端子９７と端子９９とが短絡した場合を示している。この場合、ｖ６＝２０Ｖ（＝Ｖｉｎ）、ｖ９＝０Ｖ（＝ＧＮＤ）となる。 Next, with reference to FIG. 9, the operation when the terminals of the integrated circuit 1b are short-circuited (when the terminals are short-circuited) will be described. FIG. 9 particularly shows a case where the terminal 97 and the terminal 99 are short-circuited. In this case, v6 = 20V (= Vin) and v9 = 0V (= GND).

ツェナーダイオードＺＤ１および抵抗Ｒ１は、第１のクランプ回路を構成し、ＰＭＯＳトランジスタＰ１のソースとＮＭＯＳトランジスタＮ１のソースとの間の電圧をツェナー電圧ＶＺ（＜ＶＧＳＳ）にクランプする。したがって、端子間短絡時には、ツェナーダイオードＺＤ１が降伏し、ｖ７＝１４Ｖ（＝Ｖｉｎ−ＶＺ）となる。 The Zener diode ZD1 and the resistor R1 constitute a first clamp circuit, and clamp the voltage between the source of the PMOS transistor P1 and the source of the NMOS transistor N1 to the Zener voltage VZ (<VGSS). Therefore, when the terminal is short-circuited, the Zener diode ZD1 breaks down and becomes v7 = 14V (= Vin−VZ).

一方、ツェナーダイオードＺＤ２および抵抗Ｒ２は、第２のクランプ回路を構成し、ＰＭＯＳトランジスタＰ２のソースとＮＭＯＳトランジスタＮ２のソースとの間の電圧をツェナー電圧ＶＺ（＜ＶＧＳＳ）にクランプする。したがって、端子間短絡時には、ツェナーダイオードＺＤ２が降伏し、ｖ８＝６Ｖ（＝ＶＺ−ＧＮＤ）となる。 On the other hand, the Zener diode ZD2 and the resistor R2 constitute a second clamp circuit, and clamp the voltage between the source of the PMOS transistor P2 and the source of the NMOS transistor N2 to the Zener voltage VZ (<VGSS). Therefore, when the terminal is short-circuited, the Zener diode ZD2 breaks down and becomes v8 = 6V (= VZ−GND).

ＰＭＯＳトランジスタＰ３のソースには、電圧ｖ６＝２０Ｖが印加され、ＮＭＯＳトランジスタＮ３のソースには、電圧ｖ７＝１４Ｖが印加されている。また、ＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３のゲートには、スイッチング制御回路１２からスイッチング信号Ｓｂ（１５〜２０Ｖ）が入力されている。したがって、ＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３には、ゲート・ソース間耐圧ＶＧＳＳを超える高電圧が印加されることはない。そして、第４のＣＭＯＳインバータ（Ｐ３，Ｎ３）は、通常時と同様に、スイッチング信号Ｓｂを反転して出力する。 A voltage v6 = 20V is applied to the source of the PMOS transistor P3, and a voltage v7 = 14V is applied to the source of the NMOS transistor N3. The switching signal Sb (15 to 20 V) is input from the switching control circuit 12 to the gates of the PMOS transistor P3 and the NMOS transistor N3. Therefore, a high voltage exceeding the gate-source breakdown voltage VGSS is not applied to the PMOS transistor P3 and the NMOS transistor N3. Then, the fourth CMOS inverter (P3, N3) inverts and outputs the switching signal Sb as in the normal case.

ＰＭＯＳトランジスタＰ１のソースには、電圧ｖ６＝２０Ｖが印加され、ＮＭＯＳトランジスタＮ１のソースには、電圧ｖ７＝１４Ｖが印加されている。また、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１のゲートには、第４のＣＭＯＳインバータの出力信号（１４〜２０Ｖ）が入力されている。したがって、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１には、ゲート・ソース間耐圧ＶＧＳＳを超える高電圧が印加されることはない。そして、第２のＣＭＯＳインバータ（Ｐ１，Ｎ１）は、通常時と同様に、第４のＣＭＯＳインバータの出力信号を反転して出力する。 A voltage v6 = 20V is applied to the source of the PMOS transistor P1, and a voltage v7 = 14V is applied to the source of the NMOS transistor N1. Further, the output signal (14 to 20 V) of the fourth CMOS inverter is inputted to the gates of the PMOS transistor P1 and the NMOS transistor N1. Therefore, a high voltage exceeding the gate-source breakdown voltage VGSS is not applied to the PMOS transistor P1 and the NMOS transistor N1. Then, the second CMOS inverter (P1, N1) inverts and outputs the output signal of the fourth CMOS inverter as in the normal case.

ツェナーダイオードＺＤ３および抵抗Ｒ３は、第３のクランプ回路を構成し、ＮＭＯＳトランジスタＮ２のゲートとソースとの間の電圧をツェナー電圧ＶＺ（＜ＶＧＳＳ）にクランプする。したがって、端子間短絡時には、ツェナーダイオードＺＤ３が降伏し、ＮＭＯＳトランジスタＮ２のゲートに印加される電圧をｖ１０と表すこととすると、ｖ１０＝６Ｖ（＝ＶＺ−ＧＮＤ）となる。 The Zener diode ZD3 and the resistor R3 constitute a third clamp circuit, and clamp the voltage between the gate and the source of the NMOS transistor N2 to the Zener voltage VZ (<VGSS). Therefore, when the terminal is short-circuited, the Zener diode ZD3 breaks down, and if the voltage applied to the gate of the NMOS transistor N2 is represented as v10, v10 = 6V (= VZ−GND).

ＰＭＯＳトランジスタＰ２のソースには、電圧ｖ８＝６Ｖが印加され、ＮＭＯＳトランジスタＮ２のソースには、電圧ｖ９＝０Ｖが印加されている。また、ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２のゲートには、電圧ｖ１０＝６Ｖが印加されている。したがって、ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２には、ゲート・ソース間耐圧ＶＧＳＳを超える高電圧が印加されることはない。そして、ＰＭＯＳトランジスタＰ２は常にオフとなり、ＮＭＯＳトランジスタＮ２は常にオンとなり、第３のＣＭＯＳインバータ（Ｐ２，Ｎ２）の出力信号は、常にロー・レベル（０Ｖ）となる。 The voltage v8 = 6V is applied to the source of the PMOS transistor P2, and the voltage v9 = 0V is applied to the source of the NMOS transistor N2. The voltage v10 = 6V is applied to the gates of the PMOS transistor P2 and the NMOS transistor N2. Therefore, a high voltage exceeding the gate-source breakdown voltage VGSS is not applied to the PMOS transistor P2 and the NMOS transistor N2. The PMOS transistor P2 is always off, the NMOS transistor N2 is always on, and the output signal of the third CMOS inverter (P2, N2) is always low level (0 V).

ＰＤＭＯＳトランジスタＰＤのソースには、電圧ｖ６＝２０Ｖが印加され、ＮＤＭＯＳトランジスタＮＤのソースには、電圧ｖ９＝０Ｖが印加されている。また、ＰＤＭＯＳトランジスタＰＤのゲートには、第２のＣＭＯＳインバータの出力信号（１４〜２０Ｖ）が入力されている。一方、ＮＤＭＯＳトランジスタＮＤのゲートには、第３のＣＭＯＳインバータの出力信号（０Ｖ）が入力されている。したがって、ＰＤＭＯＳトランジスタＰＤおよびＮＤＭＯＳトランジスタＮＤには、ドレイン・ソース間耐圧ＶＤＳＳやゲート・ソース間耐圧ＶＧＳＳを超える高電圧が印加されることはない。そして、ＮＤＭＯＳトランジスタＮＤは常にオフとなり、第１のＣＭＯＳインバータ（ＰＤ，ＮＤ）から出力される駆動信号Ｈｄｒｖは、常にハイ・レベル（２０Ｖ）となり、スイッチング素子８は、常にオフとなる。 A voltage v6 = 20V is applied to the source of the PDMOS transistor PD, and a voltage v9 = 0V is applied to the source of the NDMOS transistor ND. The output signal (14 to 20 V) of the second CMOS inverter is input to the gate of the PDMOS transistor PD. On the other hand, the output signal (0 V) of the third CMOS inverter is input to the gate of the NDMOS transistor ND. Accordingly, a high voltage exceeding the drain-source breakdown voltage VDSS and the gate-source breakdown voltage VGSS is not applied to the PDMOS transistor PD and the NDMOS transistor ND. The NDMOS transistor ND is always off, the drive signal Hdrv output from the first CMOS inverter (PD, ND) is always high level (20 V), and the switching element 8 is always off.

このようにして、端子９７と端子９９とが短絡した端子間短絡時には、出力回路１４は、駆動信号Ｈｄｒｖを常にハイ・レベルとし、スイッチング素子８を常にオフする。さらに、当該端子間短絡時において、出力回路１４は、各ＭＯＳトランジスタに耐圧を超える高電圧が印加されることはなく、高電圧による破壊から保護されている。 In this way, when the terminal 97 and the terminal 99 are short-circuited, the output circuit 14 always keeps the drive signal Hdrv at the high level and always turns off the switching element 8. Further, when the terminal is short-circuited, the output circuit 14 is protected from being damaged by the high voltage without applying a high voltage exceeding the withstand voltage to each MOS transistor.

なお、端子９７と端子９３とが短絡した場合、ＰＤＭＯＳトランジスタＰＤおよびＮＤＭＯＳトランジスタＮＤのドレインには、接地電圧ＧＮＤ＝０Ｖが印加されることとなる。しかしながら、ＰＤＭＯＳトランジスタＰＤおよびＮＤＭＯＳトランジスタＮＤのドレインとソースとの間の電圧は、いずれもドレイン・ソース間耐圧ＶＤＳＳを超えることはなく、この場合も、出力回路１４は、高電圧による破壊から保護されている。 When the terminal 97 and the terminal 93 are short-circuited, the ground voltage GND = 0 V is applied to the drains of the PDMOS transistor PD and the NDMOS transistor ND. However, the voltage between the drain and source of the PDMOS transistor PD and the NDMOS transistor ND does not exceed the drain-source breakdown voltage VDSS, and in this case as well, the output circuit 14 is protected from destruction by a high voltage. ing.

前述したように、集積回路１ａおよび１ｂにおいて、出力回路の出力段をＤＭＯＳトランジスタで構成された第１のＣＭＯＳインバータとし、各ＤＭＯＳトランジスタのゲートに接続された第２および第３のＣＭＯＳインバータのソース間の電圧を、ＤＭＯＳトランジスタのゲート・ソース間耐圧ＶＧＳＳより低い電圧にクランプすることによって、論理信号の出力端子や論理レベルの電圧が印加される第１および第２の電源端子と、ハイ・レベルより高いまたはロー・レベルより低い電圧が印加される第３の電源端子とが短絡した場合の高電圧による破壊から出力回路を保護することができる。そして、このように、ゲート・ソース間耐圧ＶＧＳＳは高くないものの、ドレイン・ソース間耐圧ＶＤＳＳが高いＤＭＯＳトランジスタを用いることによって、高耐圧特性のＭＯＳトランジスタを用いた場合に比べて、回路面積の増大を抑制することができる。 As described above, in the integrated circuits 1a and 1b, the output stage of the output circuit is the first CMOS inverter composed of DMOS transistors, and the sources of the second and third CMOS inverters connected to the gates of the DMOS transistors. By clamping the voltage between them to a voltage lower than the gate-source breakdown voltage VGSS of the DMOS transistor, the output terminal of the logic signal, the first and second power supply terminals to which the logic level voltage is applied, and the high level The output circuit can be protected from destruction due to a high voltage when a third power supply terminal to which a voltage higher or lower than a low level is applied is short-circuited. Thus, although the gate-source breakdown voltage VGSS is not high, the use of a DMOS transistor having a high drain-source breakdown voltage VDSS increases the circuit area compared to the case of using a high breakdown voltage MOS transistor. Can be suppressed.

また、出力回路１３ａ（１３ｂ）において、ＰＭＯＳトランジスタＰ１のゲートとソースとの間の電圧を、ゲート・ソース間耐圧ＶＧＳＳより低い電圧にクランプすることによって、入力電圧Ｖｉｎが印加される端子９１とハイ・レベルの電圧ＶＤＤ（Ｖｂｔ）が印加される端子９５（９２）とが短絡した場合の高電圧による破壊から保護しつつ、ＮＭＯＳトランジスタ３（２）に駆動信号Ｌｄｒｖ（Ｈｄｒｖ）を供給することができる。 Further, in the output circuit 13a (13b), the voltage between the gate and the source of the PMOS transistor P1 is clamped to a voltage lower than the gate-source breakdown voltage VGSS, so that the terminal 91 to which the input voltage Vin is applied is high. The drive signal Ldrv (Hdrv) is supplied to the NMOS transistor 3 (2) while protecting from destruction due to a high voltage when the terminal 95 (92) to which the level voltage VDD (Vbt) is applied is short-circuited. it can.

また、出力回路１４において、ＮＭＯＳトランジスタＮ２のゲートとソースとの間の電圧を、ゲート・ソース間耐圧ＶＧＳＳより低い電圧にクランプすることによって、接地電圧ＧＮＤが印加される端子９７とロー・レベルの電圧Ｖｉｎ−５が印加される端子９９とが短絡した場合の高電圧による破壊から保護しつつ、ＰＭＯＳトランジスタ８に駆動信号Ｈｄｒｖを供給することができる。 Further, in the output circuit 14, the voltage between the gate and the source of the NMOS transistor N2 is clamped to a voltage lower than the gate-source breakdown voltage VGSS, so that the terminal 97 to which the ground voltage GND is applied and the low level. The drive signal Hdrv can be supplied to the PMOS transistor 8 while protecting from destruction due to a high voltage when the terminal 99 to which the voltage Vin-5 is applied is short-circuited.

また、スイッチング信号Ｓａ（Ｓｂ）が入力される第４のＣＭＯＳインバータの出力信号を第２および第３のＣＭＯＳインバータに入力することによって、通常時には、スイッチング信号Ｓａ（Ｓｂ）をバッファリングして、逆相の駆動信号Ｌｄｒｖ（Ｈｄｒｖ）をスイッチング素子に供給することができる。 Further, by inputting the output signal of the fourth CMOS inverter to which the switching signal Sa (Sb) is input to the second and third CMOS inverters, the switching signal Sa (Sb) is buffered at the normal time. A negative-phase drive signal Ldrv (Hdrv) can be supplied to the switching element.

また、出力回路１３ａおよび１３ｂ（１４）をスイッチング電源回路用の集積回路１ａ（１ｂ）に用いることによって、高耐圧特性のＭＯＳトランジスタを用いた場合に比べて、出力インピーダンスの増加を抑制することができ、入力容量の大きなスイッチング素子を駆動することができる。 Further, by using the output circuits 13a and 13b (14) in the integrated circuit 1a (1b) for the switching power supply circuit, an increase in output impedance can be suppressed as compared with the case where a MOS transistor having a high withstand voltage characteristic is used. It is possible to drive a switching element having a large input capacitance.

なお、上記実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得るとともに、本発明にはその等価物も含まれる。 In addition, the said embodiment is for making an understanding of this invention easy, and is not for limiting and interpreting this invention. The present invention can be changed and improved without departing from the gist thereof, and the present invention includes equivalents thereof.

上記実施形態では、スイッチング電源回路用の集積回路１ａおよび１ｂについて説明したが、これに限定されるものではない。出力回路１３ａ、１３ｂ、および１４は、例えばモータ駆動回路用のプリドライバなど、外付けのＭＯＳトランジスタを駆動する他の集積回路にも用いることができる。さらに、ＭＯＳトランジスタを駆動する集積回路以外にも、論理信号を出力する集積回路であって、論理レベルの電圧が印加される端子に加えて、ハイ・レベルより高いまたはロー・レベルより低い電圧が印加される端子を備えた集積回路に広く用いることができる。 In the above embodiment, the integrated circuits 1a and 1b for the switching power supply circuit have been described, but the present invention is not limited to this. The output circuits 13a, 13b, and 14 can also be used for other integrated circuits that drive external MOS transistors, such as a pre-driver for a motor drive circuit. In addition to the integrated circuit that drives the MOS transistor, the integrated circuit outputs a logic signal, and in addition to a terminal to which a logic level voltage is applied, a voltage that is higher than a high level or lower than a low level is applied. It can be widely used for an integrated circuit having a terminal to be applied.

１ａ〜１ｃ集積回路
２、３、８スイッチング素子
４コイル
５コンデンサ
６、７抵抗
１１電圧調整回路
１２スイッチング制御回路
１３ａ、１３ｂ、１４、１５出力回路
９１〜９９端子
ＰＤＰＤＭＯＳ（Ｐチャネル二重拡散金属酸化膜半導体）トランジスタ
ＮＤＮＤＭＯＳ（Ｎチャネル二重拡散金属酸化膜半導体）トランジスタ
Ｐ１〜Ｐ６ＰＭＯＳ（Ｐチャネル金属酸化膜半導体）トランジスタ
Ｎ１〜Ｎ６ＮＭＯＳ（Ｎチャネル金属酸化膜半導体）トランジスタ
Ｃ１、Ｃ２コンデンサ
Ｄ１ダイオード
ＺＤ１〜ＺＤ３ツェナーダイオード
Ｒ１〜Ｒ６抵抗 DESCRIPTION OF SYMBOLS 1a-1c Integrated circuit 2, 3, 8 Switching element 4 Coil 5 Capacitor 6, 7 Resistance 11 Voltage adjustment circuit 12 Switching control circuit 13a, 13b, 14, 15 Output circuit 91-99 Terminal PD PDMOS (P channel double diffusion metal) Oxide Semiconductor) Transistor ND NDMOS (N-Channel Double Diffusion Metal Oxide Semiconductor) Transistor P1-P6 PMOS (P-Channel Metal Oxide Semiconductor) Transistor N1-N6 NMOS (N-Channel Metal Oxide Semiconductor) Transistor C1, C2 Capacitor D1 Diode ZD1-ZD3 Zener diode R1-R6 Resistance

Claims

An output terminal;
A first power supply terminal to which a first voltage is applied;
A second power supply terminal to which a second voltage lower than the first voltage is applied;
A third power supply terminal to which a third voltage higher than the first voltage or lower than the second voltage is applied;
A signal generation circuit for generating a logic signal;
An output circuit for buffering the logic signal and outputting it from the output terminal;
Have
The output circuit is
A P-channel DMOS transistor having a source connected to the first power supply terminal and an N-channel DMOS transistor having a source connected to the second power supply terminal, and an output signal is output from the output terminal A first CMOS inverter;
A second P-channel MOS transistor having a source connected to the first power supply terminal and a first N-channel MOS transistor, and an output signal is input to the gate of the P-channel DMOS transistor. CMOS inverter,
A third P-channel MOS transistor, and a second N-channel MOS transistor having a source connected to the second power supply terminal, and an output signal input to the gate of the N-channel DMOS transistor. CMOS inverter,
A first clamp circuit that clamps a voltage between the source of the first P-channel MOS transistor and the source of the first N-channel MOS transistor to a voltage lower than a gate-source breakdown voltage of the P-channel DMOS transistor. When,
A second clamping circuit for clamping a voltage between a source of the second P-channel MOS transistor and a source of the second N-channel MOS transistor to a voltage lower than a gate-source breakdown voltage of the N-channel DMOS transistor; When,
An integrated circuit comprising:

A gate of a switching element that is a third N-channel MOS transistor is connected to the output terminal,
The source of the switching element is connected to the second power supply terminal,
The third voltage is higher than the first voltage;
The output circuit is
And a third clamp circuit for clamping the voltage between the gate and source of the first P-channel MOS transistor to a voltage lower than the gate-source breakdown voltage of the first P-channel MOS transistor. The integrated circuit according to claim 1.

The output terminal is connected to the gate of a switching element which is a third P-channel MOS transistor,
A source of the switching element is connected to the first power supply terminal;
The third voltage is lower than the second voltage;
The output circuit is
And a third clamp circuit for clamping the voltage between the gate and the source of the second N-channel MOS transistor to a voltage lower than the gate-source breakdown voltage of the second N-channel MOS transistor. The integrated circuit according to claim 1.

The output circuit is
4. The integrated circuit according to claim 2, further comprising a fourth CMOS inverter whose output signal is input to the second CMOS inverter and the third CMOS inverter.

The switching element switches the first DC voltage;
The signal generation circuit generates a switching signal according to a second DC voltage obtained by rectifying and smoothing the output voltage of the switching element;
5. The integrated circuit according to claim 2, wherein the output circuit buffers the switching signal and outputs the buffered signal from the output terminal.