JP2012128575A

JP2012128575A - Data transfer device, control method thereof and control program

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Publication number: JP2012128575A
Application number: JP2010278299A
Authority: JP
Inventors: Soichiro Suzuki; 総一郎鈴木
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2010-12-14
Filing date: 2010-12-14
Publication date: 2012-07-05

Abstract

PROBLEM TO BE SOLVED: To efficiently transfer data while suppressing a frequency of precharge, when transferring and storing a plurality of types of data in a memory such as DRAM.SOLUTION: A data transfer control device 310 transfers a plurality of types of data which are different from each other, to DRAM 320. Multiple pages are specified in the DRAM, and the data transfer control device transfers the plurality of types of data to one of the pages by each unit, making a prescribed data amount as a unit for the plurality of types of data. At this point, a CPU 205 sets the prescribed data amount for the plurality of types of data.

Description

本発明は、複数種類の画像データをＤＲＡＭなどのメモリに転送するデータ転送装置、その制御方法、および制御プログラムに関する。 The present invention relates to a data transfer apparatus that transfers a plurality of types of image data to a memory such as a DRAM, a control method thereof, and a control program.

デジタルカメラなどの撮像装置で用いられる画像処理装置において、一般に画像データ格納用メモリとしてＤＲＡＭが用いられている。近年、撮像装置における画像の高画質化に伴って、ＤＲＡＭに格納される画像データの量（データ量）が増加している。 In an image processing apparatus used in an imaging apparatus such as a digital camera, a DRAM is generally used as an image data storage memory. In recent years, the amount of image data (data amount) stored in a DRAM has increased as the image quality of an image pickup apparatus has increased.

ところで、画像データを複数の周波数帯域に分割して複数種類の画像データ（分割画像データともいう）をＤＲＡＭに格納し、当該分割画像データの各々に対して適切な画像処理を施すことが行われている。そして、周波数帯域毎に処理された分割画像データを周波数合成して、合成後の画像データについてノイズを低減するようにしている。 By the way, image data is divided into a plurality of frequency bands, a plurality of types of image data (also referred to as divided image data) are stored in a DRAM, and appropriate image processing is performed on each of the divided image data. ing. The divided image data processed for each frequency band is frequency-synthesized to reduce noise in the synthesized image data.

上述のような処理を行うと、不可避的にＤＲＡＭに格納される画像データのデータ量が増加するため、ＤＲＡＭに画像データを効率よく転送することが重要となる。 When the processing as described above is performed, the amount of image data stored in the DRAM inevitably increases. Therefore, it is important to efficiently transfer the image data to the DRAM.

図８は、ＳＤＲＡＭ（ＳｙｎｃｈｒｏｎｏｕｓＤＲＡＭ）に対するデータの書き込みタイミングを説明するためのタイミングチャートである。そして、図８（ａ）は、同一のロウ（行）アドレス（同一のページ）に対して２回データの書き込みアクセスを行う場合のタイミングを示す図であり、図８（ｂ）は、同一のバンクにおける２つの異なるロウアドレス（ページ）にデータを書き込む場合のタイミングを示す図である。なお、図８においては、ＢＬ（バースト長：１回のアドレス指定により連続的アクセス可能なワード数）を「８」としている。 FIG. 8 is a timing chart for explaining a data write timing to an SDRAM (Synchronous DRAM). FIG. 8A is a diagram showing timing when data write access is performed twice with respect to the same row (row) address (the same page), and FIG. 8B is the same as FIG. It is a figure which shows the timing in the case of writing data in two different row addresses (page) in a bank. In FIG. 8, BL (burst length: the number of words that can be accessed continuously by one address designation) is set to “8”.

図８（ａ）に示すように、時刻Ｔ１において、ＡＣＴコマンド（Ｃｏｍｍａｎｄ）によりロウアドレス（Ａｄｄｒｅｓｓ）を指定する（ロウアドレス＝１）。そして、時刻Ｔ２において、ＷＲコマンドによりカラム（列）アドレス（カラムアドレス＝１）を指定して、８ワード分のデータ（Ｄａｔａ：Ｄ１〜Ｄ８）の書き込みが行われる。 As shown in FIG. 8A, at time T1, a row address (Address) is designated by an ACT command (Command) (row address = 1). At time T2, a column address (column address = 1) is designated by the WR command, and data for 8 words (Data: D1 to D8) is written.

時刻Ｔ３において、ＷＲコマンドによりカラムアドレス（カラムアドレス＝９）を指定して、次の８ワード分のデータ（Ｄ９〜Ｄ１６）の書き込みが完了する。 At time T3, a column address (column address = 9) is designated by the WR command, and writing of the next eight words of data (D9 to D16) is completed.

図８（ｂ）に示すように、時刻Ｔ１において、ＡＣＴコマンドによりロウアドレスを指定する（ロウアドレス＝１）。そして、時刻Ｔ２において、ＷＲコマンドによりカラムアドレス（カラムアドレス＝１）を指定して、８ワード分のデータ（Ｄ１〜Ｄ８）の書き込みが行われる。 As shown in FIG. 8B, at time T1, a row address is designated by an ACT command (row address = 1). At time T2, a column address (column address = 1) is designated by the WR command, and data (D1 to D8) for 8 words is written.

ＤＲＡＭでは、同一バンクにおいて異なるロウアドレス（異なるページ）にデータを書き込む場合には、ＤＲＡＭに対するプリチャージコマンド（ページクローズ）、およびＡＣＴコマンド（ページオープン）が必要となる。 In a DRAM, when data is written to different row addresses (different pages) in the same bank, a precharge command (page close) and an ACT command (page open) for the DRAM are required.

図８（ｂ）に示す例では、時刻Ｔ３においてプリチャージが行われ、時刻Ｔ４においてＡＣＴコマンドによりロウアドレスが指定されている（ロウアドレス＝２）。その後、時刻Ｔ５においてＷＲコマンドによりカラムアドレス（カラムアドレス＝１）が指定されて、８ワード分のデータ（Ｄ９〜Ｄ１６）の書き込みが行われている。 In the example shown in FIG. 8B, precharging is performed at time T3, and a row address is specified by an ACT command at time T4 (row address = 2). Thereafter, at time T5, a column address (column address = 1) is designated by the WR command, and data (D9 to D16) for 8 words is written.

このように、同一バンクの異なるページに対するデータの書き込む回数（ページ切換え回数）が多くなると、その分プリチャージおよびＡＣＴコマンドが必要となる。その結果、ＤＲＡＭに対するアクセス効率が低下してしまうという問題がある。 As described above, when the number of times data is written to different pages in the same bank (the number of page switching) increases, precharge and ACT commands are required accordingly. As a result, there is a problem that access efficiency to the DRAM is lowered.

従来、上述のような問題に対して、ページ切換え回数をできる限り少なくして、プリチャージ回数を減らし、ＤＲＡＭに対して効率良くアクセスするためのデータ転送手法が提案されている。 Conventionally, a data transfer method has been proposed for efficiently accessing the DRAM by reducing the number of page switching as much as possible, reducing the number of precharges, and solving the above problems.

例えば、画像の一部を示す矩形領域データに対してＤＲＡＭにおける１ページうちの連続アドレスを割り付け、これによって、ＤＲＡＭに対して矩形領域データを書き込む際のプリチャージ回数を少なくすることが行われている（例えば、特許文献１参照）。 For example, a continuous address of one page in a DRAM is assigned to rectangular area data indicating a part of an image, thereby reducing the number of precharges when writing rectangular area data to the DRAM. (For example, refer to Patent Document 1).

また、特許文献１においては、２つの矩形領域にまたがったデータを書き込む際に発生するプリチャージを抑えるため、隣接する矩形領域データが相互にＤＲＡＭの異なるバンクに格納されるようにアドレスを割り当てている。 Further, in Patent Document 1, in order to suppress precharge that occurs when data extending over two rectangular areas is written, addresses are allocated so that adjacent rectangular area data are stored in different banks of the DRAM. Yes.

特開２０００−３３０８６４号公報JP 2000-330864 A

しかしながら、特許文献１に記載のデータ転送においては、１種類のデータ（特許文献１においては、１つの矩形領域データ）をＤＲＡＭに書き込む際、別種類の複数のデータを同時にＤＲＡＭに書き込む（つまり、アクセスする）場合には、複数種類のデータを全て異なるバンクに格納する必要がある。 However, in the data transfer described in Patent Document 1, when writing one type of data (in Patent Document 1, one rectangular area data) to the DRAM, a plurality of different types of data are simultaneously written to the DRAM (that is, In the case of access), it is necessary to store a plurality of types of data in different banks.

前述のように、１つ（１枚）の画像データから複数の周波数帯域分割画像データを生成するように、十数種類のデータが同時にＤＲＡＭに対してアクセスする可能性がある場合には、特許文献１に記載のデータ転送手法では、十数個のバンクを有するＤＲＡＭを用いる必要がある。このため、ＤＲＡＭに要するコストが増大してしまう。 As described above, when there is a possibility that more than ten types of data may access the DRAM at the same time so as to generate a plurality of frequency band division image data from one (one) image data, Patent Document In the data transfer method described in No. 1, it is necessary to use a DRAM having dozens of banks. For this reason, the cost required for the DRAM increases.

さらに、１枚の画像データから得られた複数種類のデータを全て別のバンクに格納するとなると、画像データの管理が極めて複雑になってしまうという問題もある。 Further, if all of a plurality of types of data obtained from one piece of image data are stored in different banks, there is a problem that the management of the image data becomes extremely complicated.

また、多くのバンクにまたがって１つ（１枚）の画像データが格納されると、他の画像データをＤＲＡＭに格納する際のアクセス制約が増大する。 Further, if one (one) image data is stored across many banks, the access restriction when storing other image data in the DRAM increases.

複数種類の画像データが同時にＤＲＡＭに書き込まれる（つまり、アクセスする）場合には、ＤＲＡＭのコストおよびデータ管理を考慮すると、同一のバンクに複数種類の画像データを格納することが望ましい。 When a plurality of types of image data are simultaneously written (that is, accessed) into the DRAM, it is desirable to store a plurality of types of image data in the same bank in consideration of DRAM cost and data management.

従って、本発明の目的は、メモリであるＤＲＡＭの同一バンクに複数種類のデータを同時に書き込む（アクセスする）際において、プリチャージの回数を抑えて、データを効率よく転送することのできるデータ転送装置、その制御方法、および制御プログラムを提供することにある。 Accordingly, an object of the present invention is to provide a data transfer apparatus capable of efficiently transferring data while suppressing the number of precharges when simultaneously writing (accessing) a plurality of types of data in the same bank of a DRAM as a memory. And a control method thereof and a control program.

上記の目的を達成するために、本発明によるデータ転送装置は、互いに異なる複数種類のデータをメモリに転送するデータ転送装置において、前記メモリには複数の転送領域が規定されており、前記複数種類のデータについて所定のデータ量を１つの単位として、当該１つの単位毎に前記複数種類のデータを前記転送領域に転送するメモリアクセス手段と、前記複数種類のデータについて前記所定のデータ量を設定する設定手段とを有することを特徴とする。 In order to achieve the above object, a data transfer apparatus according to the present invention is a data transfer apparatus for transferring a plurality of different types of data to a memory, wherein a plurality of transfer areas are defined in the memory. A predetermined data amount is set as one unit for each of the data, memory access means for transferring the plurality of types of data to the transfer area for each unit, and the predetermined data amount for the plurality of types of data is set. And setting means.

本発明による制御方法は、互いに異なる複数種類のデータを、複数の転送領域が規定されたメモリに転送するデータ転送装置を制御するための制御方法において、前記複数種類のデータについて所定のデータ量を１つの単位として、当該１つの単位毎に前記複数種類のデータを前記転送領域に転送するメモリアクセスステップと、前記複数種類のデータについて前記所定のデータ量を設定する設定ステップとを有することを特徴とする。 A control method according to the present invention provides a control method for controlling a data transfer apparatus that transfers a plurality of different types of data to a memory in which a plurality of transfer areas are defined. One unit includes a memory access step for transferring the plurality of types of data to the transfer area for each unit, and a setting step for setting the predetermined data amount for the plurality of types of data. And

本発明による制御プログラムは、互いに異なる複数種類のデータを、複数の転送領域が規定されたメモリに転送するデータ転送装置を制御するための制御プログラムにおいて、前記データ転送装置に備えられたコンピュータに、前記複数種類のデータについて所定のデータ量を１つの単位として、当該１つの単位毎に前記複数種類のデータを前記転送領域に転送するメモリアクセスステップと、前記複数種類のデータについて前記所定のデータ量を設定する設定ステップとを実行させることを特徴とする。 A control program according to the present invention is a control program for controlling a data transfer device that transfers a plurality of different types of data to a memory in which a plurality of transfer areas are defined. A memory access step for transferring the plurality of types of data to the transfer area for each unit, with the predetermined data amount for the plurality of types of data as one unit, and the predetermined data amount for the plurality of types of data And a setting step for setting.

本発明によれば、ＤＲＡＭなどのメモリに複数種類のデータを転送して格納する際、プリチャージの回数を抑えて、データを効率よく転送することができるという効果がある。 According to the present invention, when a plurality of types of data are transferred and stored in a memory such as a DRAM, the number of precharges can be suppressed and the data can be transferred efficiently.

本発明の第１の実施形態によるデータ転送装置が用いられた画像処理装置である撮像装置の一例を示すブロック図である。It is a block diagram which shows an example of the imaging device which is an image processing apparatus with which the data transfer apparatus by the 1st Embodiment of this invention was used. 図１に示すデータ転送制御装置を詳細に説明するためのブロック図である。It is a block diagram for demonstrating in detail the data transfer control apparatus shown in FIG. 図２に示すデータ転送制御装置におけるＤＲＡＭへの画像データの格納およびその際のプリチャージ発生回数の一例について説明するための図であり、（ａ）はＤＲＡＭに画像データを格納する手法を説明するための図、（ｂ）はその際に生じるプリチャージの発生回数を説明するための図である。FIG. 3 is a diagram for explaining an example of storing image data in a DRAM and the number of precharge occurrences at that time in the data transfer control device shown in FIG. 2, and (a) explains a method of storing image data in the DRAM. FIG. 4B is a diagram for explaining the number of occurrences of precharge occurring at that time. 図２に示すＷＲＤＭＡＣの各々についてそのデータ格納アドレス算出機能を説明するためのブロック図である。FIG. 3 is a block diagram for explaining a data storage address calculation function for each of the WRDMACs shown in FIG. 2. 図２に示すデータ転送制御装置における画像データのＤＲＡＭ転送を説明するためのフローチャートである。3 is a flowchart for explaining DRAM transfer of image data in the data transfer control device shown in FIG. 2. 図２に示すデータ転送制御装置においてオフセットデータ転送長設定機能が備えられていない場合のＤＲＡＭ転送を説明するためのフローチャートである。3 is a flowchart for explaining DRAM transfer when the offset data transfer length setting function is not provided in the data transfer control device shown in FIG. 図２に示すデータ転送制御装置におけるＤＲＡＭへの画像データの格納の他の例について説明するための図である。FIG. 6 is a diagram for explaining another example of storing image data in a DRAM in the data transfer control device shown in FIG. 2. ＳＤＲＡＭ（ＳｙｎｃｈｒｏｎｏｕｓＤＲＡＭ）に対するデータの書き込みタイミングを説明するためのタイミングチャートであり、（ａ）は同一のロウ（行）アドレス（同一のページ）に対して２回データの書き込みアクセスを行う場合のタイミングを示す図、（ｂ）は同一のバンクにおける２つの異なるロウアドレス（ページ）にデータを書き込む場合のタイミングを示す図である。FIG. 6 is a timing chart for explaining the timing of data writing to an SDRAM (Synchronous DRAM), where (a) shows the timing when data is accessed twice for the same row (row) address (same page). FIG. 7B is a diagram showing timing when data is written to two different row addresses (pages) in the same bank. 従来技術におけるＤＲＡＭへの画像データの格納およびその際のプリチャージ発生回数について説明するための図であり、（ａ）はＤＲＡＭに画像データを格納する手法を説明するための図、（ｂ）はその際に生じるプリチャージの発生回数を説明するための図である。It is a figure for demonstrating the storing of the image data to DRAM in the prior art, and the precharge generation | occurrence | production frequency in that case, (a) is a figure for demonstrating the method of storing image data in DRAM, (b) is a figure. It is a figure for demonstrating the frequency | count of occurrence of the precharge which arises in that case.

以下、本発明の実施の形態によるデータ転送装置の一例について、図面を参照して説明する。なお、以下の説明では、画像データを転送する場合について説明するが、画像データ以外のデータについても同様にして適用することができる。 Hereinafter, an example of a data transfer apparatus according to an embodiment of the present invention will be described with reference to the drawings. In the following description, a case where image data is transferred will be described, but the present invention can be similarly applied to data other than image data.

（第１の実施形態）
図１は本発明の第１の実施形態によるデータ転送制御装置が用いられた画像処理装置である撮像装置の一例を示すブロック図である。 (First embodiment)
FIG. 1 is a block diagram showing an example of an imaging apparatus which is an image processing apparatus using the data transfer control device according to the first embodiment of the present invention.

図１を参照して、図示の撮像装置は、結像光学部２０１を有しており、この結像光学部２０１はレンズおよび絞りなどを備えている。そして、撮影の際、結像光学部２０１はフォーカス調節および露出調節を行って撮像素子（例えば、ＣＣＤ）２０２に光学像を結像する。撮像素子２０２は光学像を電気信号（アナログ画像信号）に変換する。このアナログ画像信号はＡ／Ａ変換器２０３によってデジタル画像信号（画像データ）に変換される。 Referring to FIG. 1, the illustrated imaging apparatus includes an imaging optical unit 201, and the imaging optical unit 201 includes a lens, a diaphragm, and the like. At the time of shooting, the imaging optical unit 201 performs focus adjustment and exposure adjustment to form an optical image on the image sensor (for example, CCD) 202. The image sensor 202 converts the optical image into an electrical signal (analog image signal). The analog image signal is converted into a digital image signal (image data) by the A / A converter 203.

撮像装置は、第１および第２の画像処理部３０１および３３０、データ転送制御装置３１０、ＣＰＵ２０５、表示部（例えば、液晶モニタ）２０６、およびＤＲＡＭ（メモリ）３２０を有している。そして、これらはバスによって相互に接続されている。なお、ＣＰＵ２０５は撮像装置全体の制御を司る。なお、ＤＲＡＭ３２０には複数のページ（転送領域）が規定されている。 The imaging apparatus includes first and second image processing units 301 and 330, a data transfer control device 310, a CPU 205, a display unit (for example, a liquid crystal monitor) 206, and a DRAM (memory) 320. These are connected to each other by a bus. Note that the CPU 205 controls the entire imaging apparatus. Note that a plurality of pages (transfer areas) are defined in the DRAM 320.

画像データ（つまり、撮影の結果得られた画像データ）は第１の信号処理部３０１に与えられ、ここでノイズ低減などの各種画像処理が施される。その後、画像データはデータ転送制御装置３１０に送られて、データ転送制御装置３１０はＤＲＡＭ（メモリ）３２０に対して画像データおよび各種制御データの書き込み／読み出しを行う。 Image data (that is, image data obtained as a result of photographing) is supplied to the first signal processing unit 301, where various image processing such as noise reduction is performed. Thereafter, the image data is sent to the data transfer control device 310, and the data transfer control device 310 writes / reads image data and various control data to / from the DRAM (memory) 320.

データ転送制御装置３１０から第２の信号処理部３３０に対して画像データが送られて、画像データは再び第２の信号処理部３３０においてノイズ低減などの各種画像処理が施される。そして、第２の信号処理部３３０において生成された画像データは、例えば、ＣＰＵ２０５の制御下で画像として表示部２０に表示される。 Image data is sent from the data transfer control device 310 to the second signal processing unit 330, and the image data is again subjected to various image processing such as noise reduction in the second signal processing unit 330. And the image data produced | generated in the 2nd signal processing part 330 is displayed on the display part 20 as an image under control of CPU205, for example.

図２は、図１に示すデータ転送制御装置３１０を詳細に説明するためのブロック図である。 FIG. 2 is a block diagram for explaining the data transfer control device 310 shown in FIG. 1 in detail.

図２を参照して、いま、第１の信号処理部３０１は、１０２４×７６８画素で、１画素＝８ｂｉｔの画像データを水平方向および垂直方向において１／２ダウンサンプリングする。これによって、第１の信号処理部３０１は、１０２４×７６８画素、５１２×３８４画素、および２５６×１９２画素（１画素＝８ｂｉｔ）の画像データを出力する。つまり、第１の信号処理部３０１は、撮影の結果得られた画像データを複数の周波数帯域に分割して複数種類の画像データとする。 Referring to FIG. 2, now, the first signal processing unit 301 down-samples image data of 1024 × 768 pixels and 1 pixel = 8 bits by 1/2 in the horizontal direction and the vertical direction. Accordingly, the first signal processing unit 301 outputs image data of 1024 × 768 pixels, 512 × 384 pixels, and 256 × 192 pixels (1 pixel = 8 bits). That is, the first signal processing unit 301 divides the image data obtained as a result of imaging into a plurality of frequency bands to obtain a plurality of types of image data.

以下の説明では、第１の信号処理部３０１が出力する１０２４×７６８画素の画像データをＸ１、５１２×３８４画像の画像データをＸ１／２、そして、２５６×１９２画素の画像データをＸ１／４で表すことにする。 In the following description, the image data of 1024 × 768 pixels output from the first signal processing unit 301 is X1, the image data of 512 × 384 images is X1 / 2, and the image data of 256 × 192 pixels is X1 / 4. It will be expressed as

ここで、画像データＸ１は入力画像データと同一の画像データであり、画像データＸ１／２は画像データＸ１を水平方向および垂直方向において１／２ダウンサンプリングした画像データである。また、画像データＸ１／４は画像データＸ１／２を水平方向および垂直方向において１／２ダウンサンプリングした画像データである。 Here, the image data X1 is the same image data as the input image data, and the image data X1 / 2 is image data obtained by downsampling the image data X1 by 1/2 in the horizontal direction and the vertical direction. The image data X1 / 4 is image data obtained by downsampling the image data X1 / 2 by 1/2 in the horizontal direction and the vertical direction.

図示のように、データ転送制御装置３１０は、第１〜第３の書込みダイレクトメモリアクセス制御部（ＷＲＤＭＡＣ：ＷｒｉｔｅＤｉｒｅｃｔＭｅｍｏｒｙＡｃｃｅｓｓＣｏｎｔｒｏｌｌｅｒ）４０１〜４０３、メモリアクセス部４２０、および第１〜第３の読出しダイレクトメモリアクセス制御部（ＲＤＤＭＡＣ：ＲｅａｄＤｉｒｅｃｔＭｅｍｏｒｙＡｃｃｅｓｓＣｏｎｔｒｏｌｌｅｒ）４１１〜４１３を備えている。 As shown in the figure, the data transfer control device 310 includes first to third write direct memory access controllers (WRDMAC) 401 to 403, a memory access unit 420, and first to third reads. Direct memory access control units (RDDMAC: Read Direct Memory Access Controllers) 411 to 413 are provided.

データ転送制御装置３１０は、画像データＸ１、Ｘ１／２、およびＸ１／４をＤＲＡＭ（メモリ）３２０に格納する。ここで、画像データＸ１、Ｘ１／２、およびＸ１／４の各々は、１バイト（１Ｂｙｔｅ＝８ｂｉｔ）毎にデータ転送装置３１０に入力される。 The data transfer control device 310 stores image data X1, X1 / 2, and X1 / 4 in a DRAM (memory) 320. Here, each of the image data X1, X1 / 2, and X1 / 4 is input to the data transfer device 310 for each byte (1 byte = 8 bits).

データ転送制御装置３１０において、画像データＸ１、Ｘ１／２、およびＸ１／４の１ＢｙｔｅデータはそれぞれＷＲＤＭＡＣ４０１〜４０３に入力される。図示の例では、ＤＲＡＭ３２０は、２０４８カラムアドレス、４０９６ロウアドレス、そして、１ワード＝３２ｂｉｔの容量を有しており、８バースト転送が可能である。 In the data transfer control device 310, 1-byte data of image data X1, X1 / 2, and X1 / 4 are input to WRDMAC 401-403, respectively. In the illustrated example, the DRAM 320 has a 2048 column address, a 4096 row address, and a capacity of 1 word = 32 bits, and 8 burst transfers are possible.

ＤＲＡＭ３２０に対して８バースト転送を行うため、ＷＲＤＭＡＣ４０１〜４０３は、それぞれ画像データＸ１、Ｘ１／２、およびＸ１／４を３２Ｂｙｔｅ（＝３２ｂｉｔ×８バースト）単位（１つの単位毎）でメモリアクセス部４２０に出力する。メモリアクセス部４２０は、画像データ画像データＸ１、Ｘ１／２、およびＸ１／４について３２Ｂｙｔｅデータ、ロウアドレス、およびカラムアドレスをＤＲＡＭ３２０に出力する。これによって、メモリアクセス部４２０は画像データＸ１、Ｘ１／２、およびＸ１／４をＤＲＡＭ３２０に転送して格納する（書き込む）。 In order to perform 8-burst transfer to the DRAM 320, the WRDMACs 401 to 403 each transfer the image data X1, X1 / 2, and X1 / 4 in units of 32 bytes (= 32 bits × 8 bursts) (each unit). Output to. The memory access unit 420 outputs the 32-byte data, the row address, and the column address to the DRAM 320 for the image data image data X1, X1 / 2, and X1 / 4. As a result, the memory access unit 420 transfers and stores (writes) the image data X1, X1 / 2, and X1 / 4 to the DRAM 320.

データ転送制御装置３１０は、ＤＲＡＭ３２０に格納された画像データＸ１、Ｘ１／２、およびＸ１／４を読み出して、第２の信号処理部３３０に出力する。具体的には、メモリアクセス部４２０は、ＤＲＡＭ３２０から８バースト転送で画像データＸ１、Ｘ１／２、およびＸ１／４を読み出して、当該画像データＸ１、Ｘ１／２、およびＸ１／４をＲＤＤＭＡＣ４１１〜４１３に出力する。 The data transfer control device 310 reads out the image data X1, X1 / 2, and X1 / 4 stored in the DRAM 320 and outputs them to the second signal processing unit 330. Specifically, the memory access unit 420 reads the image data X1, X1 / 2, and X1 / 4 from the DRAM 320 by 8-burst transfer, and stores the image data X1, X1 / 2, and X1 / 4 in the RDDMACs 411-413. Output to.

そして、ＲＤＤＭＡＣ４１１〜４１３は、それぞれ画像データＸ１、Ｘ１／２、およびＸ１／４を１Ｂｙｔｅ（バイト）単位で出力する。第２の信号処理部３３０は、画像データＸ１、Ｘ１／２、およびＸ１／４をアップサンプリングして合成し、１０２４×７６８画素（１画素＝８ビット）の画像データを出力する。 The RDDMACs 411 to 413 output the image data X1, X1 / 2, and X1 / 4 in 1-byte (byte) units, respectively. The second signal processing unit 330 up-samples and synthesizes the image data X1, X1 / 2, and X1 / 4 and outputs image data of 1024 × 768 pixels (1 pixel = 8 bits).

ここで、従来技術におけるＤＲＡＭへの画像データの格納およびその際のプリチャージ発生回数について説明する。 Here, the storage of image data in the DRAM and the number of precharge occurrences at that time will be described.

図９は、従来技術におけるＤＲＡＭへの画像データの格納およびその際のプリチャージ発生回数について説明するための図である。そして、図９（ａ）はＤＲＡＭに画像データを格納する手法を説明するための図であり、図９（ｂ）はその際に生じるプリチャージの発生回数を説明するための図である。 FIG. 9 is a diagram for explaining the storage of image data in a DRAM and the number of precharge occurrences at that time in the prior art. FIG. 9A is a diagram for explaining a method of storing image data in the DRAM, and FIG. 9B is a diagram for explaining the number of occurrences of precharge occurring at that time.

図９（ａ）において、いま、８バースト転送分の３２Ｂｙｔｅを１ブロックとすると、画像データＸ１は３２（＝１０２４／３２）×７６８ブロック、画像データＸ１／２は１６（＝５１２／３２）×３８４ブロック、画像データＸ１／４は８（＝２５６／３２）×１９２ブロックとなる。 In FIG. 9 (a), assuming that 32 bytes for 8 burst transfers are one block, image data X1 is 32 (= 1024/32) × 768 blocks, and image data X1 / 2 is 16 (= 512/32) ×. 384 blocks and image data X1 / 4 are 8 (= 256/32) × 192 blocks.

つまり、画像データＸ１の総ブロック数は２４５７６（＝３２×７６８）ブロック、画像データＸ１／２の総ブロック数は６１４４（＝１６×３８４）ブロック、画像データＸ１／４の総ブロック数は１５３６（＝８×１９２）ブロックとなる。そして、画像データＸ１、Ｘ１／２、およびＸ１／４の各々は１ブロック単位（１つの単位）でＤＲＡＭ３２０に格納される。 That is, the total number of blocks of the image data X1 is 24576 (= 32 × 768) blocks, the total number of blocks of the image data X1 / 2 is 6144 (= 16 × 384) blocks, and the total number of blocks of the image data X1 / 4 is 1536 ( = 8 × 192) blocks. Each of the image data X1, X1 / 2, and X1 / 4 is stored in the DRAM 320 in units of one block (one unit).

図９（ａ）に示す画像データのＤＲＡＭ格納手法は、１ページに１種類の画像データを格納する手法であり、ロウアドレス１〜９６で指定される領域に画像データＸ１が格納され、ロウアドレス１０１〜１２４で指定される領域に画像データＸ１／２が格納される。また、ロウアドレス１３１〜１３６で指定される領域に画像データＸ１／４が格納される。 The DRAM storage method of image data shown in FIG. 9A is a method of storing one type of image data in one page. Image data X1 is stored in an area specified by row addresses 1 to 96, and a row address is stored. Image data X1 / 2 is stored in the area designated by 101-124. Further, the image data X1 / 4 is stored in the area specified by the row addresses 131-136.

図９（ｂ）では、メモリアクセス部４２０がＷＲＤＭＡＣ４０１〜４０３から受信する画像データＸ１、Ｘ１／２、およびＸ１／４の受信順番が示されている。第１の信号処理部３０１に入力画像データの始めの水平１ライン目１０２４画素（＝３２ブロック）が入力されると、第１の信号処理部３０１は、画像データＸ１について３２ブロック、画像データＸ１／２について１６ブロック、そして、画像データＸ１／４について８ブロック分の水平１ラインデータを生成する。 FIG. 9B shows the reception order of the image data X1, X1 / 2, and X1 / 4 that the memory access unit 420 receives from the WRDMACs 401 to 403. When 1024 pixels (= 32 blocks) in the first horizontal line of the input image data are input to the first signal processing unit 301, the first signal processing unit 301 has 32 blocks for the image data X1 and the image data X1. Horizontal one line data of 16 blocks for / 2 and 8 blocks for image data X1 / 4 are generated.

ここで、画像データＸ１／２は画像データＸ１を水平方向に１／２間引いた画像データであるから、画像データＸ１が２ブロック出力される期間中に、画像データＸ１／２については１ブロック出力される。また、画像データＸ１／４は画像Ｘ１／２を水平方向に１／２間引いた画像データであるから、画像データＸ１／２が２ブロック出力される期間中に、画像データＸ１／４については１ブロック出力される。 Here, since the image data X1 / 2 is image data obtained by decimating the image data X1 by 1/2 in the horizontal direction, during the period in which the image data X1 is output by two blocks, the image data X1 / 2 is output by one block. Is done. Further, since the image data X1 / 4 is image data obtained by thinning the image X1 / 2 by 1/2 in the horizontal direction, the image data X1 / 4 is 1 for the image data X1 / 4 during a period in which two blocks of the image data X1 / 2 are output. Block output.

第１の信号処理部３０１に入力画像データの水平２ライン目が入力されると、画像データＸ１について水平１ラインデータが生成される。一方、画像データＸ１／２は画像データＸ１を垂直方向に１／２間引いた画像データであるから、画像データＸ１／２については水平１ラインデータが生成されない。同様に、画像データＸ１／４は画像データＸ１／２を垂直方向に１／２間引いた画像データであるから、画像データＸ１／４については水平１ラインデータが生成されない。 When the second horizontal line of the input image data is input to the first signal processing unit 301, horizontal one line data is generated for the image data X1. On the other hand, since the image data X1 / 2 is image data obtained by decimating the image data X1 by 1/2 in the vertical direction, horizontal one line data is not generated for the image data X1 / 2. Similarly, since the image data X1 / 4 is image data obtained by thinning the image data X1 / 2 by 1/2 in the vertical direction, horizontal one line data is not generated for the image data X1 / 4.

第１の信号処理部３０１に入力画像データの水平３ライン目が入力されると、画像データＸ１およびＸ１／２については水平１ラインデータが生成される。一方、画像データＸ１／４は画像データＸ１／２を垂直方向に１／２間引いた画像データであるから、画像データＸ１／４については水平１ラインデータが生成されない。 When the third horizontal line of the input image data is input to the first signal processing unit 301, horizontal one line data is generated for the image data X1 and X1 / 2. On the other hand, since the image data X1 / 4 is image data obtained by decimating the image data X1 / 2 by 1/2 in the vertical direction, horizontal one line data is not generated for the image data X1 / 4.

第１の信号処理部３０１に入力画像データの水平４ライン目が入力されると、画像データＸ１については水平１ラインデータが生成される。一方、画像データＸ１／２およびＸ１／４はそれぞれ画像データＸ１およびＸ１／２を垂直方向に１／２間引いた画像データであるから、画像データＸ１／２およびＸ１／４については水平１ラインデータが生成されない。 When the fourth horizontal line of the input image data is input to the first signal processing unit 301, horizontal one line data is generated for the image data X1. On the other hand, since the image data X1 / 2 and X1 / 4 are image data obtained by thinning the image data X1 and X1 / 2 by 1/2 in the vertical direction, the horizontal 1 line data for the image data X1 / 2 and X1 / 4. Is not generated.

このように、水平４ラインまでにおいて、画像データＸ１、Ｘ１／２、およびＸ１／４の出力頻度比率（出現頻度比率ともいう）は、Ｘ１：Ｘ１／２：Ｘ１／４＝１６：４：１となる。そして、水平５ライン目以降についても水平１〜４ラインと同一の頻度で画像データＸ１、Ｘ１／２、およびＸ１／４が出力される。 Thus, up to four horizontal lines, the output frequency ratio (also referred to as the appearance frequency ratio) of the image data X1, X1 / 2, and X1 / 4 is X1: X1 / 2: X1 / 4 = 16: 4: 1. It becomes. The image data X1, X1 / 2, and X1 / 4 are output at the same frequency as the horizontal lines 1 to 4 for the fifth and subsequent horizontal lines.

このため、水平５ライン目以降の画像データＸ１、Ｘ１／２、およびＸ１／４の出力頻度も、水平４ライン単位でＸ１：Ｘ１／２：Ｘ１／４＝１６：４：１となる。 For this reason, the output frequency of the image data X1, X1 / 2, and X1 / 4 after the fifth horizontal line is X1: X1 / 2: X1 / 4 = 16: 4: 1 in units of four horizontal lines.

ここで、３種類の画像データＸ１、Ｘ１／２、およびＸ１／４を、図９（ａ）に示すようにしてＤＲＡＭ３２０に格納すると、異なる種類の画像データを格納する際に必ずページ切換えが発生する。このため、プリチャージ処理を行う必要がある。 Here, when the three types of image data X1, X1 / 2, and X1 / 4 are stored in the DRAM 320 as shown in FIG. 9A, page switching always occurs when different types of image data are stored. To do. For this reason, it is necessary to perform a precharge process.

図９（ｂ）に示すように、水平４ライン分（１ライン目〜４ライン目）が入力された際に生成される画像データＸ１、Ｘ１／２、およびＸ１／４をＤＲＡＭ３２０に格納すると、プリチャージ処理は合計７２回発生することになる。したがって、１０２４×７６８画素の入力画像データに対しては、プリチャージ処理を１３８２４回（＝７２×７６８／４）行う必要がある。 As shown in FIG. 9B, when image data X1, X1 / 2, and X1 / 4 generated when four horizontal lines (first line to fourth line) are input are stored in the DRAM 320, The precharge process occurs 72 times in total. Therefore, it is necessary to perform the precharge process 13824 times (= 72 × 768/4) for the input image data of 1024 × 768 pixels.

図３は、図２に示すデータ転送制御装置３１０におけるＤＲＡＭ３２０への画像データの格納およびその際のプリチャージ発生回数について説明するための図である。そして、図３（ａ）はＤＲＡＭに画像データを格納する手法を説明するための図であり、図３（ｂ）はその際に生じるプリチャージの発生回数を説明するための図である。 FIG. 3 is a diagram for explaining the storage of image data in DRAM 320 and the number of precharge occurrences at that time in data transfer control device 310 shown in FIG. FIG. 3A is a diagram for explaining a method of storing image data in the DRAM, and FIG. 3B is a diagram for explaining the number of precharges generated at that time.

図３（ａ）において、ここでは、１ページ（１つの転送領域）に複数の画像データＸ１、Ｘ１／２、およびＸ１／４を格納するものとする。そして、１ページに格納する画像データＸ１、Ｘ１／２、およびＸ１／４の比率は出力頻度比率と同一の１６：４：１とする。 In FIG. 3A, it is assumed here that a plurality of image data X1, X1 / 2, and X1 / 4 are stored in one page (one transfer area). The ratio of the image data X1, X1 / 2, and X1 / 4 stored in one page is 16: 4: 1, which is the same as the output frequency ratio.

画像データＸ１、Ｘ１／２、およびＸ１／４の出力頻度比率（出現頻度比率）は、入力画像データの水平４ライン単位において１６：４：１となる。このため、水平４ライン分のデータ量を１ページ（１つの転送領域）に格納している。 The output frequency ratio (appearance frequency ratio) of the image data X1, X1 / 2, and X1 / 4 is 16: 4: 1 in units of four horizontal lines of the input image data. For this reason, the data amount for four horizontal lines is stored in one page (one transfer area).

そして、次の水平４ライン分の画像データが入力された際に生成される画像データＸ１、Ｘ１／２、およびＸ１／４は次ページ（次の転送領域、つまり、１つの転送領域に続く転送領域）に格納される。以降、水平４ライン分の画像データが入力された際に生成される画像データＸ１、Ｘ１／２、およびＸ１／４を１つの単位とし、画像データの全てがＤＲＡＭ３２０に格納されるまで、ページ毎に画像データＸ１、Ｘ１／２、およびＸ１／４が格納される。 Then, the image data X1, X1 / 2, and X1 / 4 generated when the image data for the next four horizontal lines are input are the next page (the next transfer area, that is, the transfer following one transfer area). Area). Thereafter, image data X1, X1 / 2, and X1 / 4 generated when image data for four horizontal lines are input is set as one unit, and until all of the image data is stored in the DRAM 320, each page. The image data X1, X1 / 2 and X1 / 4 are stored in.

図３（ｂ）には、メモリアクセス部４２０（図２）がＷＲＤＭＡＣ４０１〜４０３から受信する画像データＸ１、Ｘ１／２、およびＸ１／４の受信順番が示されている。図３（ｂ）に示すデータ受信順番は図９（ｂ）に示す順番と同一である。 FIG. 3B shows the reception order of the image data X1, X1 / 2, and X1 / 4 that the memory access unit 420 (FIG. 2) receives from the WRDMACs 401 to 403. The data reception order shown in FIG. 3 (b) is the same as the order shown in FIG. 9 (b).

図３（ａ）で説明したようにして、この画像データＸ１、Ｘ１／２、およびＸ１／４をＤＲＡＭ３２０に格納すると、入力画像データの水平４ライン分が入力された際に生成される画像データＸ１、Ｘ１／２、およびＸ１／４がＤＲＡＭ３２０に格納する間ではページ切換えが発生しない。このため、プリチャージ処理を行う必要はない。 As described with reference to FIG. 3A, when the image data X1, X1 / 2, and X1 / 4 are stored in the DRAM 320, image data generated when four horizontal lines of input image data are input. Page switching does not occur while X1, X1 / 2, and X1 / 4 are stored in DRAM 320. For this reason, it is not necessary to perform a precharge process.

そして、入力画像データの水平５ライン目が入力された際に生成される画像データＸ１、Ｘ１／２、およびＸ１／４をＤＲＡＭ３２０に格納する際に、プリチャージ処理を１回行えばよい。したがって、１０２４×７６８画素の入力画像データに対しては、１９２回（＝７６８／４）のプリチャージ処理を行うだけでよいことになる。 Then, when the image data X1, X1 / 2, and X1 / 4 generated when the horizontal fifth line of the input image data is input is stored in the DRAM 320, the precharge process may be performed once. Therefore, it is only necessary to perform 192 times (= 768/4) of precharge processing for the input image data of 1024 × 768 pixels.

このように、図３（ａ）に示すように、画像データの格納を行えば、プリチャージ処理の回数を少なくすることができる。その結果、画像データを効率よくＤＲＡＭ３２０に転送することができる。また、画像データを読み出す際においても、ＤＲＡＭ３２０に対して、書込みと同様のアクセスを行えば、画像データを効率よくＤＲＡＭ３２０から読み出すことができる。 Thus, as shown in FIG. 3A, if the image data is stored, the number of precharge processes can be reduced. As a result, the image data can be efficiently transferred to the DRAM 320. Also, when image data is read, the image data can be efficiently read from the DRAM 320 by accessing the DRAM 320 in the same way as writing.

図４は、図２に示すＷＲＤＭＡＣ４０１〜４０３の各々についてそのデータ格納アドレス算出機能を説明するためのブロック図である。 FIG. 4 is a block diagram for explaining the data storage address calculation function for each of WRDMACs 401 to 403 shown in FIG.

図１、図２、および図４を参照すると、ＷＲＤＭＡＣ４０１〜４０３の各々は、アドレスセレクタ４０１、転送長カウンタ４０２、オフセット値算出器４０３、加算器４０４、およびフリップフロップ４０５を有している。 1, 2, and 4, each of WRDMACs 401 to 403 includes an address selector 401, a transfer length counter 402, an offset value calculator 403, an adder 404, and a flip-flop 405.

ＷＲＤＭＡＣ４０１〜４０３の各々は、画像データを転送すると格納アドレス値をジャンプさせるオフセット機能を備えている。ＣＰＵ２０５は、ＷＲＤＭＡＣ４０１〜４０３に対して、スタートアドレス、オフセットデータ転送長、オフセット値、およびバースト長を設定する。ここで、オフセットデータ転送長が所定のデータ量である。 Each of the WRDMACs 401 to 403 has an offset function that jumps the storage address value when image data is transferred. The CPU 205 sets a start address, an offset data transfer length, an offset value, and a burst length for the WRDMACs 401 to 403. Here, the offset data transfer length is a predetermined data amount.

アドレスセレクタ４０１は、データ格納開始の際、ＣＰＵ２０５に設定されたスタートアドレスをアドレス値として選択する。図示の例において、画像データＸ１、Ｘ１／２、およびＸ１／４の「スタートロウアドレス、スタートカラムアドレス」は、それぞれ画像データＸ１が「１、１」、画像データＸ１／２が「１、１０２５」、画像データＸ１／４が「１、１２８１」となる。 The address selector 401 selects a start address set in the CPU 205 as an address value when starting data storage. In the illustrated example, the “start row address and start column address” of the image data X1, X1 / 2, and X1 / 4 are “1, 1” for the image data X1, and “1, 1025” for the image data X1 / 2, respectively. ", The image data X1 / 4 becomes" 1, 1281 ".

転送長カウンタ４０２は、転送データ長をカウントして、ＣＰＵ２０５に設定されたオフセットデータ転送長の画像データを転送する毎に、オフセット値算出器４０３にオフセットタイミング信号を出力する。図示の例では、ＣＰＵ２０５は、入力画像データの水平４ライン分が入力された際に生成される画像データＸ１、Ｘ１／２、およびＸ１／４のデータ量をオフセット転送長として設定する。 The transfer length counter 402 counts the transfer data length, and outputs an offset timing signal to the offset value calculator 403 each time image data having an offset data transfer length set in the CPU 205 is transferred. In the illustrated example, the CPU 205 sets the amount of data of image data X1, X1 / 2, and X1 / 4 generated when four horizontal lines of input image data are input as the offset transfer length.

具体的には、画像データＸ１に係るオフセット転送長が４０９６Ｂｙｔｅ（１０２４×４ライン）となる。また、画像データＸ１／２に係るオフセット転送長が１０２４Ｂｙｔｅ（５１２×２ライン）となり、画像データＸ１／４に係るオフセット転送長が２５６Ｂｙｔｅ（２５６×１ライン）となる。 Specifically, the offset transfer length related to the image data X1 is 4096 bytes (1024 × 4 lines). Further, the offset transfer length related to the image data X1 / 2 is 1024 bytes (512 × 2 lines), and the offset transfer length related to the image data X1 / 4 is 256 bytes (256 × 1 lines).

転送長カウンタ４０２からオフセットタイミング信号を受信すると、オフセット値算出器４０３は、ＣＰＵ２０５に設定されたオフセット値を出力し、それ以外のタイミングではＣＰＵ２０５に設定されたバースト長を出力する。図示の例では、ＣＰＵ２０５は、ロウアドレスついては現在のロウアドレス値に「１」を加算した値、カラムアドレスについてはスタートカラムアドレスとなるようにオフセット値を設定する。これによって、オフセットタイミングにおいてアドレスは次ページへとジャンプする。さらに、図示の例では、ＣＰＵ２０５は、「８」をバースト長として設定する。 When the offset timing signal is received from the transfer length counter 402, the offset value calculator 403 outputs the offset value set in the CPU 205, and outputs the burst length set in the CPU 205 at other timings. In the illustrated example, the CPU 205 sets an offset value so that the row address becomes a value obtained by adding “1” to the current row address value, and the column address becomes a start column address. As a result, the address jumps to the next page at the offset timing. Further, in the illustrated example, the CPU 205 sets “8” as the burst length.

加算器４０４は、オフセット値算出器４０３から出力された値を現在のアドレス値に加算して、次の画像データを格納するアドレス値を生成する。アドレスセレクタ４０１は、８バースト長の画像データが転送される毎に、加算器４０４が出力する値を現在のアドレス値として選択する。そして、この現在のアドレス値はフリップフロップ４０４で保持される。 The adder 404 adds the value output from the offset value calculator 403 to the current address value, and generates an address value for storing the next image data. The address selector 401 selects the value output from the adder 404 as the current address value every time 8-burst length image data is transferred. The current address value is held in the flip-flop 404.

図５は、図２に示すデータ転送制御装置３１０における画像データＸ１、Ｘ１／２、およびＸ１／４のＤＲＡＭ転送を説明するためのフローチャートである。 FIG. 5 is a flowchart for explaining DRAM transfer of image data X1, X1 / 2, and X1 / 4 in data transfer control device 310 shown in FIG.

図１、図２、図４、および図５を参照して、ＣＰＵ２０５は、ＷＲＤＭＡＣ４０１〜４０３に対して、スタートアドレス、オフセットデータ転送長、オフセット値、およびバースト長を設定する（ステップＳ５０１）。ＣＰＵ２０５は、データ転送制御装置３１０に対してＤＲＡＭ３２０への画像データ転送開始を指示する（ステップＳ５０２）。そして、ＣＰＵ２０５は全画像データのＤＲＡＭ転送が終了したか否かを監視する（ステップＳ５０３）。 Referring to FIGS. 1, 2, 4, and 5, CPU 205 sets a start address, an offset data transfer length, an offset value, and a burst length for WRDMACs 401-403 (step S501). The CPU 205 instructs the data transfer control device 310 to start image data transfer to the DRAM 320 (step S502). Then, the CPU 205 monitors whether or not the DRAM transfer of all image data has been completed (step S503).

全画像データのＤＲＡＭ転送が終了しないと（ステップＳ５０３において、ＮＯ）、ＣＰＵ２０５は待機する。一方、全画像データのＤＲＡＭ転送が終了すると（ステップＳ５０３において、ＹＥＳ）、つまり、データ転送制御装置３１０から転送完了を報知されると、ＣＰＵ２０５はＤＲＡＭ転送制御を終了する。 If the DRAM transfer of all the image data is not completed (NO in step S503), CPU 205 stands by. On the other hand, when DRAM transfer of all image data is completed (YES in step S503), that is, when transfer completion is notified from data transfer control device 310, CPU 205 ends DRAM transfer control.

このように、第１の実施形態では、ＤＲＡＭ３２０の同一バンクに対して複数種類のデータを同時に書き込み又は読み出す（アクセスともいう）場合においても、プリチャージの回数を抑えることができる。この結果、画像データを効率よくＤＲＡＭに転送することができる。 As described above, in the first embodiment, even when a plurality of types of data are simultaneously written or read (also referred to as access) to the same bank of the DRAM 320, the number of precharges can be suppressed. As a result, the image data can be efficiently transferred to the DRAM.

なお、第１の実施形態においては、画像データの書き込みを行った後、画像データの読み出しを行う場合について説明したが、画像データの書き込みおよび読み出しを並列して行うようにしてもよい。 In the first embodiment, the case where the image data is read after the image data is written has been described. However, the image data may be written and read in parallel.

また、第１の実施形態においては、３種類の画像データＸ１、Ｘ１／２、およびＸ１／４をＤＲＡＭ３２０に格納するようにしたが、複数種類の画像データ又はデータであれば、同様にして適用することができる。そして、上述の例では、３種類の画像データＸ１、Ｘ１／２、およびＸ１／４の出力頻度を１６：４：１としたが、出力頻度比率はこの例に限定されず、他の出力頻度比率であってもよい。 In the first embodiment, the three types of image data X1, X1 / 2, and X1 / 4 are stored in the DRAM 320. However, in the case of a plurality of types of image data or data, the same applies. can do. In the above example, the output frequency of the three types of image data X1, X1 / 2, and X1 / 4 is 16: 4: 1, but the output frequency ratio is not limited to this example, and other output frequencies It may be a ratio.

加えて、上述の例では、入力画像画像データの画素数を１０２４×７６８（１画素＝８ｂｉｔ）、ＤＲＡＭ３２０の容量を２０４８×４０９６（１ワード＝３２ｂｉｔ）としたが、これに限定されず、他の画素数およびＤＲＡＭ容量であってもよい。さらに、上述の例では、画像データを８バースト長でＤＲＡＭ３２０に書き込むようにしたが、８バースト長以外のバースト長においてＤＲＡＭ３２０にアクセスするようにしてもよい。 In addition, in the above example, the number of pixels of the input image image data is 1024 × 768 (1 pixel = 8 bits), and the capacity of the DRAM 320 is 2048 × 4096 (1 word = 32 bits). Or the DRAM capacity. Furthermore, in the above-described example, the image data is written to the DRAM 320 with an 8-burst length. However, the DRAM 320 may be accessed with a burst length other than the 8-burst length.

また、第１の実施形態では、データ転送制御装置にオフセットデータ転送長を設定し、所定の量の画像データを転送すると、アドレス値をジャンプさせるようにしたが、必ずしもデータ転送制御装置がオフセットデータ転送長を設定する機能を有していなくともよい。 In the first embodiment, an offset data transfer length is set in the data transfer control device, and when a predetermined amount of image data is transferred, the address value is jumped. It does not have to have a function for setting the transfer length.

例えば、１ページに格納する画像データを１回のバースト転送によってＤＲＡＭ３２０に転送可能であれば、１回のバースト転送毎に次ページに画像データを格納していくようにしてもよい。ここでは、バースト長が所定のデータ量を表すことになる。 For example, if the image data stored in one page can be transferred to the DRAM 320 by one burst transfer, the image data may be stored in the next page for each burst transfer. Here, the burst length represents a predetermined amount of data.

図６は図２に示すデータ転送制御装置においてオフセットデータ転送長設定機能が備えられていない場合のＤＲＡＭ転送を説明するためのフローチャートである。 FIG. 6 is a flow chart for explaining DRAM transfer when the offset data transfer length setting function is not provided in the data transfer control device shown in FIG.

図１、図２、および図６を参照して、まず、ＣＰＵ２０５は、ＷＲＤＭＡＣ４０１〜４０３に対して、スタートアドレス、オフセット値、およびバースト長を設定する（ステップＳ６０１）。図示の例では、バースト長として、入力画像データの水平４ライン分が入力された際に生成される画像データのデータ量（所定のデータ量）が設定される。 Referring to FIG. 1, FIG. 2, and FIG. 6, first, CPU 205 sets a start address, an offset value, and a burst length for WRDMAC 401-403 (step S601). In the illustrated example, the data amount (predetermined data amount) of image data generated when four horizontal lines of input image data are input is set as the burst length.

また、オフセット値については、ロウアドレスとして現在のロウアドレス値に「１」を加算した値が設定され、カラムアドレスとしてスタートカラムアドレスが設定される。 As for the offset value, a value obtained by adding “1” to the current row address value is set as the row address, and the start column address is set as the column address.

続いて、ＣＰＵ２０５は、データ転送制御装置３１０にＤＲＡＭ３２０に対する画像データの転送開始を指示する（ステップＳ６０２）。そして、ＣＰＵ２０５は全画像データのＤＲＡＭ転送が終了したか否かを監視する（ステップＳ６０３）。データ転送制御装置３１０は、ＤＲＡＭ転送の際、１ページに格納する画像データを１回のバースト転送によってＤＲＡＭ３２０に転送する。つまり、データ転送制御装置３１０は、水平ライン分の画像データを１ページに格納すると、続く水平ライン分の画像データを次のページに格納する。 Subsequently, the CPU 205 instructs the data transfer control device 310 to start transferring image data to the DRAM 320 (step S602). Then, the CPU 205 monitors whether or not DRAM transfer of all image data has been completed (step S603). The data transfer control device 310 transfers image data stored in one page to the DRAM 320 by one burst transfer at the time of DRAM transfer. That is, when the image data for the horizontal line is stored in one page, the data transfer control device 310 stores the image data for the subsequent horizontal line on the next page.

全画像データのＤＲＡＭ転送が終了しないと（ステップＳ６０３において、ＮＯ）、ＣＰＵ２０５は待機する。一方、全画像データのＤＲＡＭ転送が終了すると（ステップＳ６０３において、ＹＥＳ）、つまり、データ転送制御装置３１０から転送完了を報知されると、ＣＰＵ２０５はＤＲＡＭ転送制御を終了する。 If the DRAM transfer of all image data is not completed (NO in step S603), CPU 205 stands by. On the other hand, when DRAM transfer of all the image data is completed (YES in step S603), that is, when transfer completion is notified from data transfer control device 310, CPU 205 ends DRAM transfer control.

（第２の実施形態）
続いて、本発明の第２の実施形態によるデータ転送制御装置について説明する。なお、第２の実施形態において、撮像装置の構成およびデータ転送制御装置の構成は第１の実施形態と同様であり、さらに、ＤＲＡＭ転送制御についても第１の実施形態と同様であるので、説明を省略する。 (Second Embodiment)
Subsequently, a data transfer control device according to a second embodiment of the present invention will be described. In the second embodiment, the configuration of the imaging device and the configuration of the data transfer control device are the same as those of the first embodiment, and the DRAM transfer control is also the same as that of the first embodiment. Is omitted.

第１の実施形態で説明したようにして、画像データＸ１、Ｘ１／２、およびＸ１／４をＤＲＡＭ３２０に格納した場合、画像データＸ１、Ｘ１／２、およびＸ１／４が格納された１ページにおいて、画像データが格納されていない領域（隙間領域と呼ぶ）が形成される可能性がある。 As described in the first embodiment, when the image data X1, X1 / 2, and X1 / 4 are stored in the DRAM 320, in one page in which the image data X1, X1 / 2, and X1 / 4 are stored. There is a possibility that an area in which image data is not stored (referred to as a gap area) is formed.

そこで、第２の実施形態では、データ量の多い画像データの出力頻度比率のみを考慮して１ページに画像データを格納して、１ページの残りの領域にデータ量の少ない画像データを隙間領域が形成されないように格納する。これによって、ＤＲＡＭの容量を効率よく使用する。 Therefore, in the second embodiment, image data is stored in one page considering only the output frequency ratio of image data with a large amount of data, and image data with a small amount of data is stored in a gap area in the remaining area of one page. Is stored so that is not formed. As a result, the capacity of the DRAM is efficiently used.

図７は、図２に示すデータ転送制御装置におけるＤＲＡＭへの画像データの格納の他の例について説明するための図である。 FIG. 7 is a diagram for explaining another example of storing image data in the DRAM in the data transfer control device shown in FIG.

図１、図２、および図７を参照して、ここでは、前述のように、画像データＸ１およびＸ１／２データの出力頻度比率のみを考慮し、画像データＸ１／４についてはその出力頻度比率は考慮せずに画像データＸ１、Ｘ１／２、およびＸ１／４をＤＲＡＭ３２０に格納する。ここで、ＤＲＡＭ３２０の１ページに格納する画像データＸ１およびＸ１／２のデータ量の比率は、出力頻度比率と同様の４：１とする。そして、画像データＸ１およびＸ１／２の出力頻度比率は、入力画像データの水平２ライン単位で４：１となる。したがって、水平２ライン分のデータ量の倍数である水平６ライン分のデータ量について、画像データＸ１およびＸ１／２が１ページに格納される。 Referring to FIGS. 1, 2, and 7, here, as described above, only the output frequency ratio of image data X1 and X1 / 2 data is considered, and the output frequency ratio of image data X1 / 4 is considered. The image data X1, X1 / 2, and X1 / 4 are stored in the DRAM 320 without consideration. Here, the ratio of the data amounts of the image data X1 and X1 / 2 stored in one page of the DRAM 320 is 4: 1, which is the same as the output frequency ratio. The output frequency ratio of the image data X1 and X1 / 2 is 4: 1 in units of two horizontal lines of the input image data. Therefore, image data X1 and X1 / 2 are stored in one page for a data amount of 6 horizontal lines that is a multiple of the data amount of 2 horizontal lines.

図示の例では、１ページについて、ロウアドレス”１”〜”９６”の領域の残りの領域に画像データＸ１／４が隙間領域が形成されないように格納される。このように、画像データＸ１およびＸ１／２データの出力頻度比率のみを考慮して、画像データＸ１、Ｘ１／２、およびＸ１／４をＤＲＡＭ３２０に格納すると、画像データＸ１およびＸ１／２を格納する際のプリチャージ回数を抑えつつ、１ページにおける隙間領域も減らすことができる。 In the illustrated example, for one page, the image data X1 / 4 is stored in the remaining area of the row addresses “1” to “96” so that no gap area is formed. In this way, when image data X1, X1 / 2, and X1 / 4 are stored in DRAM 320 in consideration of only the output frequency ratio of image data X1 and X1 / 2 data, image data X1 and X1 / 2 are stored. It is also possible to reduce the gap area in one page while suppressing the number of precharges.

画像データＸ１／４を格納する際には、プリチャージが発生するものの、画像データＸ１／４は、画像データＸ１およびＸ１／２と比較してデータ量が少ないので、プリチャージによる影響を極力抑えることができる。 When image data X1 / 4 is stored, although precharge occurs, the amount of image data X1 / 4 is smaller than that of image data X1 and X1 / 2, so the influence of precharge is minimized. be able to.

また、画像データを読み出す際においても、ＤＲＡＭ３２０に対して同様にアクセスを行えば、画像データを効率よく読み出すことができる。この例で説明したデータ格納手法では、ＤＲＡＭ３２０に画像データが格納されない領域（隙間領域）を少なくすることができる。このため、プリチャージ回数を削減するとともに、ＤＲＡＭ容量の削減の両立を図りたい場合に特に有効である。このように、第２の実施形態では、ＤＲＡＭ３２０の１ページに格納する画像データＸ１／４のデータ量が、前述の出力頻度の比率と一致しないことになる。 Also, when image data is read, the image data can be read efficiently if the DRAM 320 is accessed in the same manner. In the data storage method described in this example, the area (gap area) in which image data is not stored in the DRAM 320 can be reduced. This is particularly effective when it is desired to reduce the number of precharges and simultaneously reduce the DRAM capacity. As described above, in the second embodiment, the data amount of the image data X1 / 4 stored in one page of the DRAM 320 does not match the aforementioned output frequency ratio.

以上のように、第２の実施形態によれば、ＤＲＡＭにおいて画像データが格納されない隙間領域を少なくすることができ、かつ、プリチャージの回数も抑えることができる。この結果、ＤＲＡＭ容量を効率的に使用しつつ、画像データも効率よく転送することができる。 As described above, according to the second embodiment, it is possible to reduce a gap area in which image data is not stored in the DRAM, and to suppress the number of precharges. As a result, image data can be efficiently transferred while efficiently using the DRAM capacity.

なお、第２の実施形態においても、第１の実施形態と同様に、画像データの書き込みと読み出しとを並列して行ってもよい。また３種類の画像データＸ１、Ｘ１／２、およびＸ１／４をＤＲＡＭ３２０に格納する例について説明したが、複数種類の画像データをＤＲＡＭ３２０に格納する場合に、同様に適用することができる。 In the second embodiment, image data writing and reading may be performed in parallel as in the first embodiment. Further, although an example in which three types of image data X1, X1 / 2, and X1 / 4 are stored in the DRAM 320 has been described, the present invention can be similarly applied to a case where a plurality of types of image data are stored in the DRAM 320.

さらに、３種類の画像データＸ１、Ｘ１／２、およびＸ１／４の出力頻度比率は１６：４：１に限られず、他の出力頻度比率であっても同様にして適用することができる。そして、入力画像データの画素数を１０２４×７６８（１画素＝８ｂｉｔ）、ＤＲＡＭの容量を２０４８×４０９６（１ワード＝３２ｂｉｔ）としたが、これに限定されず、他の入力画素数およびＤＲＡＭ容量であってもよい。 Furthermore, the output frequency ratio of the three types of image data X1, X1 / 2, and X1 / 4 is not limited to 16: 4: 1, and other output frequency ratios can be similarly applied. The number of pixels of the input image data is 1024 × 768 (1 pixel = 8 bits) and the capacity of the DRAM is 2048 × 4096 (1 word = 32 bits). However, the present invention is not limited to this. It may be.

加えて、画像データを８バースト長でＤＲＡＭに書き込むようにしたが、８バースト長以外のバースト長でＤＲＡＭにアクセスするようにしてもよい。さらに、画像データＸ１／４の出力頻度比率を考慮する必要がないので、画像データＸ１およびＸ１／２をＤＲＡＭ３２０に格納した際に生じる残りの領域であれば、第２の実施形態と異なる領域に画像データＸ１／４を格納するようにしてもよい。また、第２の実施形態によるデータ転送制御装置においても、特にオフセットデータ転送長を設定する機能を備える必要はない。 In addition, the image data is written to the DRAM with an 8-burst length, but the DRAM may be accessed with a burst length other than the 8-burst length. Furthermore, since it is not necessary to consider the output frequency ratio of the image data X1 / 4, if the remaining area is generated when the image data X1 and X1 / 2 are stored in the DRAM 320, the area is different from that of the second embodiment. The image data X1 / 4 may be stored. The data transfer control device according to the second embodiment does not need to have a function for setting the offset data transfer length.

上述の説明から明らかなように、図１において、ＣＰＵ２０５が設定手段として機能し、ＣＰＵ２０５およびデータ転送制御装置３１０がメモリアクセス手段として機能する。また、ここでは、ＣＰＵ２０５およびデータ転送制御装置３１０がデータ転送装置を構成する。 As is apparent from the above description, in FIG. 1, the CPU 205 functions as a setting unit, and the CPU 205 and the data transfer control device 310 function as a memory access unit. Here, the CPU 205 and the data transfer control device 310 constitute a data transfer device.

以上、本発明について実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではなく、この発明の要旨を逸脱しない範囲の様々な形態も本発明に含まれる。 As mentioned above, although this invention was demonstrated based on embodiment, this invention is not limited to these embodiment, Various forms of the range which does not deviate from the summary of this invention are also contained in this invention. .

例えば、上記の実施の形態の機能を制御方法として、この制御方法を、データ転送装置に実行させるようにすればよい。また、上述の実施の形態の機能を有する制御プログラムを、データ転送装置が備えるコンピュータに実行させるようにしてもよい。 For example, the function of the above embodiment may be used as a control method, and this control method may be executed by the data transfer apparatus. In addition, a control program having the functions of the above-described embodiments may be executed by a computer included in the data transfer apparatus.

この際、制御方法及び制御プログラムの各々は、少なくともメモリアクセスステップおよび設定ステップを有することになる。なお、制御プログラムは、例えば、コンピュータに読み取り可能な記録媒体に記録される。 At this time, each of the control method and the control program has at least a memory access step and a setting step. The control program is recorded on a computer-readable recording medium, for example.

また、本発明は、以下の処理を実行することによっても実現される。即ち、上述した実施形態の機能を実現するソフトウェア（プログラム）を、ネットワーク又は各種記録媒体を介してシステム或いは装置に供給し、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵ等）がプログラムを読み出して実行する処理である。 The present invention can also be realized by executing the following processing. That is, software (program) for realizing the functions of the above-described embodiments is supplied to a system or apparatus via a network or various recording media, and a computer (or CPU, MPU, etc.) of the system or apparatus reads the program. It is a process to be executed.

２０５ＣＰＵ
３０１，３３０信号処理部
３１０データ転送制御装置
３２０ＤＲＡＭ
４０１〜４０３書込みダイレクトメモリアクセス制御部（ＷＲＤＭＡＣ）
４１１〜４１３読出しダイレクトメモリアクセス制御部（ＲＤＤＭＡＣ）
４２０メモリアクセス部 205 CPU
301, 330 Signal processor 310 Data transfer control device 320 DRAM
401-403 Write Direct Memory Access Control Unit (WRDMAC)
411 to 413 Read direct memory access controller (RDDMAC)
420 Memory access unit

Claims

In a data transfer device for transferring a plurality of different types of data to a memory,
A plurality of transfer areas are defined in the memory,
Memory access means for transferring the plurality of types of data to the transfer area for each unit, with a predetermined amount of data as one unit for the plurality of types of data,
A data transfer apparatus comprising: setting means for setting the predetermined data amount for the plurality of types of data.

The memory access means, when the data amount of the plurality of types of data transferred to one of the transfer regions reaches the predetermined data amount, stores the plurality of types of data in a transfer region following one of the transfer regions. The data transfer device according to claim 1, wherein the data transfer device transfers the data.

The memory access means transfers the plurality of types of data to one of the transfer areas by one burst transfer, and transfers the plurality of types of data to another transfer area for each burst transfer. The data transfer device according to claim 1.

The data transfer device according to any one of claims 1 to 3, wherein the setting unit sets the predetermined data amount in accordance with an appearance frequency ratio of the plurality of types of data.

5. The data transfer apparatus according to claim 1, wherein the plurality of types of data are image data obtained by dividing image data obtained as a result of photographing in a plurality of frequency bands.

The memory access means transfers a data amount corresponding to an appearance frequency ratio of the data to one of the transfer areas for some types of data excluding the data with the smallest data amount among the plurality of types of data. 4. The data transfer apparatus according to claim 1, wherein the remaining type of data including the data with the smallest data amount is further transferred to one of the transfer areas.

In a control method for controlling a data transfer apparatus that transfers a plurality of different types of data to a memory in which a plurality of transfer areas are defined,
A memory access step of transferring the plurality of types of data to the transfer area for each unit, with a predetermined data amount as one unit for the plurality of types of data,
And a setting step for setting the predetermined data amount for the plurality of types of data.

In a control program for controlling a data transfer device that transfers a plurality of different types of data to a memory in which a plurality of transfer areas are defined,
In the computer provided in the data transfer device,
A memory access step of transferring the plurality of types of data to the transfer area for each unit, with a predetermined data amount as one unit for the plurality of types of data,
A control program for executing the setting step of setting the predetermined data amount for the plurality of types of data.