JP2012114246A - Manufacturing methods of thin-film transistor and electrode substrate for display device - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 28
- 239000010409 thin film Substances 0.000 title claims abstract description 11
- 239000010408 film Substances 0.000 claims abstract description 74
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 58
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 29
- 238000000137 annealing Methods 0.000 claims abstract description 22
- 239000011347 resin Substances 0.000 claims abstract description 13
- 229920005989 resin Polymers 0.000 claims abstract description 13
- 230000001678 irradiating effect Effects 0.000 claims abstract description 8
- 239000012299 nitrogen atmosphere Substances 0.000 claims abstract description 4
- 239000004065 semiconductor Substances 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 15
- 239000007789 gas Substances 0.000 claims description 9
- 238000004544 sputter deposition Methods 0.000 claims description 9
- 229910052760 oxygen Inorganic materials 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 239000011521 glass Substances 0.000 abstract description 13
- 238000009434 installation Methods 0.000 abstract 1
- 239000000463 material Substances 0.000 description 10
- 230000003071 parasitic effect Effects 0.000 description 7
- 239000002184 metal Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 230000001681 protective effect Effects 0.000 description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000000059 patterning Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 2
- 229910020286 SiOxNy Inorganic materials 0.000 description 2
- 101100489577 Solanum lycopersicum TFT10 gene Proteins 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052725 zinc Inorganic materials 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 150000007513 acids Chemical class 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000013065 commercial product Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
- H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
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- General Physics & Mathematics (AREA)
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Abstract
Description
この発明は、透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ Ａｍｏｒｐｈｏｕｓ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いた薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）、およびこの薄膜トランジスタ（ＴＦＴ）を用いた表示装置用電極基板の製造方法に関する。 The present invention relates to a thin film transistor (TFT) using a transparent amorphous oxide semiconductor (TAOS), and a method for manufacturing an electrode substrate for a display device using the thin film transistor (TFT).
従来から、薄膜トランジスタ（ＴＦＴ）として、Ｂ／Ｃ型と呼ばれるボトムゲートかつトップコンタクト構造のものが広く用いられている。また、近年、ＴＦＴの半導体層として、透明アモルファス酸化物半導体（ＴＡＯＳ）を用いるものが提案されている（例えば、特許文献１参照）。ここで、ＴＡＯＳをＴＦＴに用いるに際して、半導体層を従来のアモルファスシリコン（ａ−Ｓｉ：ａｍｏｒｐｈｏｕｓ Ｓｉｌｉｃｏｎ）からＴＡＯＳに置き換えることを念頭に開発が進められている。 Conventionally, a thin film transistor (TFT) having a bottom gate and top contact structure called a B / C type has been widely used. In recent years, a TFT using a transparent amorphous oxide semiconductor (TAOS) as a semiconductor layer has been proposed (for example, see Patent Document 1). Here, when TAOS is used for a TFT, development is proceeding in consideration of replacing the semiconductor layer with TAOS from the conventional amorphous silicon (a-Si: amorphous silicon).
しかしながら、従来技術には、以下のような課題がある。
従来のトップコンタクト構造のＴＦＴにおいて、半導体層としてＴＡＯＳを用いる場合には、ソース電極およびドレイン電極となる金属層がＴＡＯＳ層の直上に位置することとなる。また、ＴＡＯＳ材料の中で製品化が有力視されるＩＧＺＯ（Ｉｎ、ＧａおよびＺｎを含む酸化物）は、酸やアルカリに対する耐薬液性が低く、プラズマダメージを受けやすい。
However, the prior art has the following problems.
In a conventional top contact TFT, when TAOS is used as a semiconductor layer, a metal layer to be a source electrode and a drain electrode is located immediately above the TAOS layer. In addition, IGZO (an oxide containing In, Ga, and Zn), which is considered to be a commercial product among TAOS materials, has low chemical resistance to acids and alkalis, and is susceptible to plasma damage.
そのため、ソース電極およびドレイン電極のパターニングに際して、耐薬液性が低いＴＡＯＳは、プロセスダメージを受けやすい。すなわち、プロセスに対するマージンが小さいので、ＴＦＴ特性の低下や歩留まりの低下を生じやすい。そこで、ＴＡＯＳを用いたＴＦＴ（ＴＡＯＳ ＴＦＴ）は、ソース電極およびドレイン電極がパターニングされた後に、ＴＡＯＳ層が形成されるボトムコンタクト構造とすることが望ましい。 Therefore, when patterning the source electrode and the drain electrode, TAOS having low chemical resistance is likely to be damaged by the process. That is, since the margin for the process is small, the TFT characteristics and the yield are likely to be reduced. Therefore, it is desirable that a TFT using TAOS (TAOS TFT) has a bottom contact structure in which a TAOS layer is formed after the source electrode and the drain electrode are patterned.
また、従来のａ−Ｓｉを用いたＴＦＴ（ａ−Ｓｉ ＴＦＴ）は、合わせズレによるＴＦＴの寄生容量の変動を抑制するために、合わせズレによる影響が小さくなるよう、「Ｕ」字形状に構成されている。しかしながら、ＴＡＯＳ ＴＦＴは、ａ−Ｓｉ ＴＦＴの１０倍以上の移動度を有するので、「Ｕ」字形状にすると、ＴＦＴのサイズが要求値を超えることとなる。 In addition, a conventional TFT using a-Si (a-Si TFT) is configured in a “U” shape so that the influence of misalignment is reduced in order to suppress variations in the parasitic capacitance of the TFT due to misalignment. Has been. However, since the TAOS TFT has a mobility that is 10 times or more that of the a-Si TFT, the size of the TFT exceeds the required value when it is formed in the “U” shape.
もし、ＴＦＴが要求サイズよりも大きくなると、ＴＦＴの寄生容量による画質への影響が急激に大きくなるので、ＴＦＴを「Ｕ」字形状にすることはできない。そのため、ＴＡＯＳ ＴＦＴは、合わせズレによる寄生容量の変動が生じやすいストレート形状をとらざるを得ず、必然的に従来のａ−Ｓｉ ＴＦＴよりも合わせズレによる画質の低下が生じやすい。 If the TFT is larger than the required size, the influence on the image quality due to the parasitic capacitance of the TFT is abruptly increased. Therefore, the TFT cannot be formed in a “U” shape. For this reason, the TAOS TFT has to have a straight shape in which the parasitic capacitance is likely to vary due to misalignment, and inevitably the image quality is more likely to deteriorate due to misalignment than the conventional a-Si TFT.
さらに、従来のトップコンタクト構造のＴＦＴにＴＡＯＳを用いた場合には、ソース電極およびドレイン電極をゲートに対して位置合わせすることにより、合わせズレマージンの分だけＴＦＴの寄生容量が大きくなり、かつ合わせズレに応じて表示画面内の寄生容量の大きさが不均一となる。 Further, when TAOS is used in a conventional top contact TFT, the source electrode and the drain electrode are aligned with respect to the gate, so that the parasitic capacitance of the TFT increases by an amount corresponding to the misalignment margin. The parasitic capacitance in the display screen becomes non-uniform according to the deviation.
ここで、液晶表示装置において、開口率や画質を向上させるために、ＴＦＴの寄生容量を低減する方法として、紫外線による裏面露光を用いたｉ／ｓ型のセルフアライン（自己整合型）ＴＦＴがある。そのため、寄生容量を低減して開口率や画質を向上させるために、ＴＡＯＳ ＴＦＴは、セルフアラインとすることが望ましい。 Here, in a liquid crystal display device, there is an i / s type self-aligned (self-aligned) TFT using back exposure by ultraviolet rays as a method for reducing the parasitic capacitance of the TFT in order to improve the aperture ratio and the image quality. . Therefore, it is desirable that the TAOS TFT be self-aligned in order to reduce the parasitic capacitance and improve the aperture ratio and the image quality.
しかしながら、ＴＡＯＳ ＴＦＴをボトムコンタクト構造とした場合には、ソース電極およびドレイン電極となる金属層が遮光性を有するので、ＴＦＴをセルフアラインとすることができない。また、ＴＡＯＳ ＴＦＴを裏面露光によるセルフアラインとした場合には、ソース電極およびドレイン電極となる金属層をゲート電極と重なるように配置することができない。 However, when the TAOS TFT has a bottom contact structure, the metal layer serving as the source electrode and the drain electrode has a light shielding property, so that the TFT cannot be self-aligned. Further, when the TAOS TFT is self-aligned by backside exposure, the metal layer that becomes the source electrode and the drain electrode cannot be arranged so as to overlap the gate electrode.
つまり、ＴＡＯＳ ＴＦＴにおいて、ボトムコンタクト構造と裏面露光によるセルフアラインとは、ソース電極およびドレイン電極となる金属層が遮光性を有するので、互いに整合せず、実現することができない。そこで、ボトムコンタクト構造で、かつセルフアラインのＴＡＯＳ ＴＦＴを得るために、以下のような方法が考えられる。 That is, in the TAOS TFT, the bottom contact structure and the self-alignment by backside exposure cannot be realized because the metal layers serving as the source electrode and the drain electrode have a light shielding property and are not aligned with each other. In order to obtain a self-aligned TAOS TFT with a bottom contact structure, the following method can be considered.
すなわち、まず、基板上にゲート電極を形成し、ゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に、ゲート電極と重ならないようにソース電極およびドレイン電極をそれぞれ形成し、ゲート電極、ソース電極およびドレイン電極上に、ゲート電極を跨いでソース電極とドレイン電極とを繋ぐようにＴＡＯＳ層を形成する。 That is, first, a gate electrode is formed on a substrate, a gate insulating film is formed on the gate electrode, and a source electrode and a drain electrode are formed on the gate insulating film so as not to overlap with the gate electrode, A TAOS layer is formed on the source and drain electrodes so as to connect the source and drain electrodes across the gate electrode.
続いて、ＴＡＯＳ層上に、ゲート電極をマスクとした基板側からの露光により島状絶縁膜を形成し、基板の全面に、島状絶縁膜をマスクとして、島状絶縁膜側からプラズマを照射する。これにより、ＴＡＯＳ層のプラズマが照射された領域（島状絶縁膜によってマスクされていない領域）が低抵抗化され、ＴＡＯＳ層がソース領域、ドレイン領域およびチャネル領域に区分される。そのため、ボトムコンタクト構造で、かつセルフアラインのＴＡＯＳ ＴＦＴが得られる。 Subsequently, an island-shaped insulating film is formed on the TAOS layer by exposure from the substrate side using the gate electrode as a mask, and plasma is irradiated from the island-shaped insulating film side over the entire surface of the substrate using the island-shaped insulating film as a mask. To do. As a result, the region of the TAOS layer irradiated with plasma (region not masked by the island-like insulating film) is reduced in resistance, and the TAOS layer is divided into a source region, a drain region, and a channel region. Therefore, a bottom contact structure and a self-aligned TAOS TFT can be obtained.
このとき、島状絶縁膜の材料として、従来からチャネル保護膜として用いられてきた酸化シリコン系または窒化シリコン系のＳｉＮｘ、ＳｉＯｘまたはＳｉＯｘＮｙが考えられる。なお、酸化シリコン系または窒化シリコン系のＳｉＮｘ、ＳｉＯｘまたはＳｉＯｘＮｙを島状絶縁膜の材料として用いる場合には、成膜装置としてＣＶＤやスパッタが用いられる。 At this time, silicon oxide-based or silicon nitride-based SiNx, SiOx, or SiOxNy, which has been conventionally used as a channel protective film, can be considered as a material for the island-shaped insulating film. Note that when silicon oxide-based or silicon nitride-based SiNx, SiOx, or SiOxNy is used as a material for the island-shaped insulating film, CVD or sputtering is used as the film forming apparatus.
そのため、従来のａ−Ｓｉ ＴＦＴのＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）製造ラインにおいて、スループットを下げることなく島状絶縁膜を有するＴＡＯＳ ＴＦＴを量産するためには、ＣＶＤやスパッタを追加するための大掛かりな設備投資や成膜装置の設置場所の確保が必要となる。そこで、設備投資等の問題を解消するために、島状絶縁膜の材料として、塗布成膜可能な樹脂製材料を用いることが望ましい。 Therefore, in order to mass-produce TAOS TFTs having island-shaped insulating films without reducing throughput in a conventional a-Si TFT LCD (Liquid Crystal Display) production line, large-scale facilities for adding CVD and sputtering. It is necessary to secure an investment and a place for installing the film forming apparatus. Therefore, in order to solve problems such as capital investment, it is desirable to use a resin material that can be formed by coating as the material of the island-like insulating film.
ここで、樹脂絶縁膜のポストベーク温度は、材料によって異なるものの、およそ１５０〜２５０℃の範囲にある。この温度は、ＴＡＯＳ層の抵抗値をチャネル領域にふさわしい値にするために実行されるアニールの温度よりも遙かに低い。例えばＴＡＯＳ層がＩＧＺＯである場合、アニール温度は、３００℃程度以上の温度となる。そのため、ＴＡＯＳ層のアニールを実行した後に、樹脂絶縁膜である島状絶縁膜を成膜する必要がある。 Here, the post-baking temperature of the resin insulating film is in the range of approximately 150 to 250 ° C., although it varies depending on the material. This temperature is much lower than the temperature of the annealing performed to make the resistance value of the TAOS layer suitable for the channel region. For example, when the TAOS layer is IGZO, the annealing temperature is about 300 ° C. or higher. Therefore, it is necessary to form an island-shaped insulating film, which is a resin insulating film, after annealing the TAOS layer.
しかしながら、アニール後のＴＡＯＳ層を再び樹脂絶縁膜のポストベーク温度まで加熱すると、ＴＡＯＳ層の抵抗値が２桁程度低下する。そのため、製造されたＴＡＯＳ ＴＦＴがノーマリーオン（ｎｏｒｍａｌｌｙ−ＯＮ）となるデプレション（ｄｅｐｌｅｔｉｏｎ）モードとなり、電荷保持型のＬＣＤの画素ＴＦＴとして用いることができないという問題がある。 However, when the annealed TAOS layer is heated again to the post-baking temperature of the resin insulating film, the resistance value of the TAOS layer decreases by about two digits. Therefore, there is a problem that the manufactured TAOS TFT is in a depletion mode in which it is normally-ON and cannot be used as a pixel TFT of a charge holding type LCD.
この発明は、上記のような課題を解決するためになされたものであり、ボトムコンタクト構造で、かつセルフアラインのＴＡＯＳ ＴＦＴを、大掛かりな設備投資や成膜装置の設置場所の確保を要することなく量産することができる製造方法、およびこのＴＡＯＳ ＴＦＴを用いた表示装置用電極基板の製造方法を得ることを目的とする。 The present invention has been made to solve the above-described problems, and has a bottom contact structure and a self-aligned TAOS TFT without requiring a large capital investment and securing a place for installing a film forming apparatus. It is an object to obtain a manufacturing method capable of mass production and a manufacturing method of an electrode substrate for a display device using this TAOS TFT.
この発明に係るＴＦＴの製造方法は、基板上にゲート電極を形成するステップと、ゲート電極上にゲート絶縁膜を形成するステップと、ゲート絶縁膜上に、ゲート電極と重ならないようにソース電極およびドレイン電極をそれぞれ形成するステップと、ゲート電極、ソース電極およびドレイン電極上に、ゲート電極を跨いでソース電極とドレイン電極とを繋ぐように透明アモルファス酸化物半導体層を形成するステップと、透明アモルファス酸化物半導体層に窒素プラズマを照射するステップと、透明アモルファス酸化物半導体層を窒素雰囲気中でアニールするステップと、透明アモルファス酸化物半導体層上に、ゲート電極をマスクとした基板側からの露光により樹脂絶縁膜である島状絶縁膜を形成するステップと、基板の全面に、島状絶縁膜をマスクとして、島状絶縁膜側からプラズマを照射するステップと、を備えたものである。 The TFT manufacturing method according to the present invention includes a step of forming a gate electrode on a substrate, a step of forming a gate insulating film on the gate electrode, and a source electrode and a gate electrode on the gate insulating film so as not to overlap the gate electrode. Forming a drain electrode; forming a transparent amorphous oxide semiconductor layer on the gate electrode, the source electrode, and the drain electrode so as to connect the source electrode and the drain electrode across the gate electrode; and transparent amorphous oxidation The step of irradiating the semiconductor layer with nitrogen plasma, the step of annealing the transparent amorphous oxide semiconductor layer in a nitrogen atmosphere, and the exposure by exposure from the substrate side using the gate electrode as a mask on the transparent amorphous oxide semiconductor layer Forming an island-shaped insulating film, which is an insulating film, and an island-shaped insulating film on the entire surface of the substrate; The film as a mask, those having a step of irradiating the plasma from the island-shaped insulating film side.
この発明に係るＴＦＴの製造方法によれば、透明アモルファス酸化物半導体層を形成した後、透明アモルファス酸化物半導体層に窒素プラズマを照射し、続いて透明アモルファス酸化物半導体層を窒素雰囲気中でアニールしている。これにより、透明アモルファス酸化物半導体層の抵抗値が上昇し、アニール後の透明アモルファス酸化物半導体層を再び島状絶縁膜のポストベーク温度まで加熱した場合に、透明アモルファス酸化物半導体層の抵抗値をチャネル領域にふさわしい値にすることができる。
そのため、ボトムコンタクト構造で、かつセルフアラインのＴＡＯＳ ＴＦＴを、大掛かりな設備投資や成膜装置の設置場所の確保を要することなく量産することができる製造方法、およびこのＴＡＯＳ ＴＦＴを用いた表示装置用電極基板の製造方法を得ることができる。
According to the TFT manufacturing method of the present invention, after forming a transparent amorphous oxide semiconductor layer, the transparent amorphous oxide semiconductor layer is irradiated with nitrogen plasma, and then the transparent amorphous oxide semiconductor layer is annealed in a nitrogen atmosphere. is doing. As a result, the resistance value of the transparent amorphous oxide semiconductor layer increases. When the transparent amorphous oxide semiconductor layer after annealing is heated again to the post-baking temperature of the island-shaped insulating film, the resistance value of the transparent amorphous oxide semiconductor layer is increased. Can be set to a value suitable for the channel region.
Therefore, a manufacturing method capable of mass-producing a bottom contact structure and self-aligned TAOS TFT without requiring large capital investment and securing a place for forming a film forming apparatus, and a display device using the TAOS TFT An electrode substrate manufacturing method can be obtained.
以下、この発明に係るＴＦＴおよび表示装置用電極基板の好適な実施の形態につき図面を用いて説明するが、各図において同一、または相当する部分については、同一符号を付して説明する。 Hereinafter, preferred embodiments of a TFT and an electrode substrate for a display device according to the present invention will be described with reference to the drawings. In the drawings, the same or corresponding parts will be described with the same reference numerals.
実施の形態１．
図１は、この発明の実施の形態１に係るＴＡＯＳ ＴＦＴ１０の構成を示す断面図である。図１において、ＴＡＯＳ ＴＦＴ１０は、ガラス基板１１と、ゲート電極１２と、ゲート絶縁膜１３と、ソース電極１４と、ドレイン電極１５と、第１ＴＡＯＳ層１６（透明アモルファス酸化物半導体層）と、第２ＴＡＯＳ層１７（透明アモルファス酸化物半導体層）と、島状絶縁膜１８と、樹脂絶縁膜１９とを備えている。
Embodiment 1 FIG.
FIG. 1 is a cross-sectional view showing a configuration of a
ゲート電極１２は、ガラス基板１１上に形成されている。なお、基板は、ガラス基板１１に限定されず、透明で、かつ絶縁性を有していればよい。ゲート絶縁膜１３は、ゲート電極１２上に形成されている。ソース電極１４およびドレイン電極１５は、ゲート絶縁膜１３上に、ゲート電極１２と重ならないようにそれぞれ形成されている。
The
第１ＴＡＯＳ層１６は、ゲート電極１２、ソース電極１４およびドレイン電極１５上に、ゲート電極１２を跨いでソース電極１４とドレイン電極１５とを繋ぐように形成されたＴＡＯＳ層である。ここで、第１ＴＡＯＳ層１６および第２ＴＡＯＳ層１７は、材料として、上述したＩｎ、ＧａおよびＺｎを含む酸化物であるＩＧＺＯを用いている。
The first TAOS layer 16 is a TAOS layer formed on the
第２ＴＡＯＳ層１７は、第１ＴＡＯＳ層１６に積層して連続的に形成され、かつゲート電極１２、ソース電極１４およびドレイン電極１５上に、ゲート電極１２を跨いでソース電極１４とドレイン電極１５とを繋ぐように形成されたＴＡＯＳ層である。ここで、第２ＴＡＯＳ層１７は、第１ＴＡＯＳ層１６とは異なる成膜条件（後述する）によって形成され、第１ＴＡＯＳ層１６および第２ＴＡＯＳ層１７は、積層構造を構成している。
The second TAOS layer 17 is continuously formed by being stacked on the first TAOS layer 16, and the
島状絶縁膜１８は、第２ＴＡＯＳ層１７上に、ゲート電極１２をマスクとしたガラス基板１１側からの露光（裏面露光）により形成された絶縁膜である。樹脂絶縁膜１９は、第２ＴＡＯＳ層１７および島状絶縁膜１８上に形成されている。
The island-shaped insulating
ここで、第１ＴＡＯＳ層１６および第２ＴＡＯＳ層１７の、島状絶縁膜１８と重ならない領域の抵抗値は、後述するプラズマ処理により、島状絶縁膜１８と重なる領域の抵抗値よりも低抵抗化されている。具体的には、第１ＴＡＯＳ層１６は、ソースとして機能するソース領域１６ａ、ドレインとして機能するドレイン領域１６ｂおよびチャネル領域１６ｃを含む。
Here, the resistance value of the first TAOS layer 16 and the second TAOS layer 17 in the region that does not overlap with the island-like insulating
なお、第２ＴＡＯＳ層１７は、後述するように、Ｏ2の含有量が大きいので、プラズマ処理によってもなお絶縁性を有し、ソース領域１６ａを保護するソース保護領域１７ａ、ドレイン領域１６ｂを保護するドレイン保護領域１７ｂおよびチャネル領域１６ｃを保護するチャネル保護領域１７ｃを含む。
Since the second TAOS layer 17 has a large O 2 content as will be described later, the second TAOS layer 17 is still insulative even by plasma treatment, and protects the
このとき、第１ＴＡＯＳ層１６および第２ＴＡＯＳ層１７のチャネル領域１６ｃおよびチャネル保護領域１７ｃは、後述するように、ゲート電極１２に対してセルフアラインとなり、ソース領域１６ａおよびソース保護領域１７ａとドレイン領域１６ｂおよびドレイン保護領域１７ｂとの間に形成されている。
At this time, the
なお、ＴＡＯＳ ＴＦＴ１０を用いた表示装置用電極基板は、ＴＡＯＳ ＴＦＴ１０に加えて、ガラス基板１１上に形成された複数本の走査信号線（図示せず）と、絶縁膜（図示せず）を介して複数本の走査信号線と交差するように形成された複数本の表示信号線（図示せず）と、複数の走査信号線と複数の表示信号線との各交差領域に形成された複数のＴＡＯＳ ＴＦＴ１０と電気的に接続された複数の表示画素電極（図示せず）とをさらに備えて構成される。
In addition to the
また、この表示装置用電極基板において、ゲート電極１２は、走査信号線の一部または延在部から構成され、ソース電極１４およびドレイン電極１５は、表示信号線と同一工程によって形成されている。
Further, in this display device electrode substrate, the
続いて、ＴＡＯＳ ＴＦＴ１０の製造方法を、手順に沿って説明する。
まず、ガラス基板１１上にゲート電極１２を形成する。ここで、ゲート電極１２は、例えばスパッタリングによって形成された金属層をパターニングすることによって形成される。続いて、ゲート電極１２上に、ゲート絶縁膜１３を形成する。ここで、ゲート絶縁膜１３は、例えばＣＶＤによって形成される。
Subsequently, a manufacturing method of the
First, the
次に、ゲート絶縁膜１３上に、ゲート電極１２と重ならないようにソース電極１４およびドレイン電極１５を形成する。ここで、ソース電極１４およびドレイン電極１５は、例えばスパッタリングによって形成された金属層をパターニングすることによって形成される。
Next, a
続いて、ゲート電極１２、ソース電極１４およびドレイン電極１５上に、ゲート電極１２を跨いでソース電極１４とドレイン電極１５とを繋ぐように、第１ＴＡＯＳ層１６を形成する。ここで、第１ＴＡＯＳ層１６は、少なくともＡｒおよびＯ2を含む混合ガスを用いて、スパッタリングにより形成される。
Subsequently, a first TAOS layer 16 is formed on the
次に、第１ＴＡＯＳ層１６に積層して連続的に、かつゲート電極１２、ソース電極１４およびドレイン電極１５上に、ゲート電極１２を跨いでソース電極１４とドレイン電極１５とを繋ぐように、第２ＴＡＯＳ層１７を形成する。ここで、第２ＴＡＯＳ層１７は、少なくともＡｒおよびＯ2を含む混合ガスを用いて、スパッタリングにより形成される。
Next, the first TAOS layer 16 is stacked and continuously on the
このとき、第１ＴＡＯＳ層１６は、例えば混合ガスの流量に対するＯ2の流量比１％で成膜され、第２ＴＡＯＳ層１７は、例えば混合ガスの流量に対するＯ2の流量比３３％で成膜される。 At this time, the first TAOS layer 16 is formed, for example, at a flow rate ratio of O 2 with respect to the flow rate of the mixed gas, and the second TAOS layer 17 is formed, for example, at a flow rate ratio of O 2 with respect to the flow rate of the mixed gas, 33%. The
続いて、第１ＴＡＯＳ層１６および第２ＴＡＯＳ層１７に窒素（Ｎ2）プラズマを照射する。このとき、窒素プラズマの照射条件は、例えば背圧＝２０Ｐａ、Ｐｏｗｅｒ＝１００Ｗ、Ｎ2流量＝５０ｓｃｃｍ、照射時間＝６０ｓとする。なお、窒素プラズマの照射条件は、このものに限定されず、異なる条件であってもよい。 Subsequently, the first TAOS layer 16 and the second TAOS layer 17 are irradiated with nitrogen (N 2 ) plasma. At this time, the nitrogen plasma irradiation conditions are, for example, back pressure = 20 Pa, Power = 100 W, N 2 flow rate = 50 sccm, and irradiation time = 60 s. In addition, the irradiation conditions of nitrogen plasma are not limited to this, Different conditions may be sufficient.
次に、第１ＴＡＯＳ層１６および第２ＴＡＯＳ層１７を窒素（Ｎ2）雰囲気中で（Ｎ2を流しながら）アニールする。このとき、窒素アニール条件は、温度＝３５０℃、Ｎ2流量＝５ｌ／ｍ、アニール時間＝３ｈとする。なお、窒素アニール条件は、このものに限定されず、異なる条件であってもよい。 Next, the first TAOS layer 16 and the second TAOS layer 17 are annealed in a nitrogen (N 2 ) atmosphere (with N 2 flowing). At this time, the nitrogen annealing conditions are as follows: temperature = 350 ° C., N 2 flow rate = 5 l / m, and annealing time = 3 h. The nitrogen annealing conditions are not limited to this, and may be different conditions.
ここで、第１ＴＡＯＳ層１６および第２ＴＡＯＳ層１７に対する窒素プラズマ照射および窒素アニールは、後述する島状絶縁膜１８のポストベークによって、第１ＴＡＯＳ層１６および第２ＴＡＯＳ層１７の抵抗値が２桁程度低下することを補償するために、第１ＴＡＯＳ層１６および第２ＴＡＯＳ層１７の抵抗値を２桁程度上昇させることを目的として実行されるものである。
Here, in the nitrogen plasma irradiation and the nitrogen annealing for the first TAOS layer 16 and the second TAOS layer 17, the resistance values of the first TAOS layer 16 and the second TAOS layer 17 are reduced by about two digits due to post-baking of an island-shaped insulating
一般に、ＴＡＯＳ層の抵抗率はキャリア密度によって決まり、キャリア密度は酸素空孔密度によって決まる。ここで、ＴＡＯＳ層はイオン性結晶なので、アニールの熱による酸素の離脱と、熱酸化による酸素の取り込みとのバランスによって酸素空孔密度が決まる。 In general, the resistivity of the TAOS layer is determined by the carrier density, and the carrier density is determined by the oxygen vacancy density. Here, since the TAOS layer is an ionic crystal, the oxygen vacancy density is determined by the balance between the release of oxygen by the heat of annealing and the incorporation of oxygen by thermal oxidation.
そのため、ＴＡＯＳ層の抵抗値を大きくするためには、イオン結合よりも結合力の強い共有結合をする窒素をＴＡＯＳ層中に取り込ませることが効果的である。また、実験により、窒素アニールだけではＴＡＯＳ層の抵抗値の上昇量が小さく、窒素アニール前にＴＡＯＳ層に窒素プラズマを照射することで、ＴＡＯＳ層の抵抗値をより上昇させることができることを発見した。 Therefore, in order to increase the resistance value of the TAOS layer, it is effective to incorporate into the TAOS layer nitrogen having a covalent bond stronger than the ionic bond. In addition, through experiments, it was discovered that the amount of increase in the resistance value of the TAOS layer is small only by nitrogen annealing, and that the resistance value of the TAOS layer can be further increased by irradiating the TAOS layer with nitrogen plasma before the nitrogen annealing. .
続いて、第２ＴＡＯＳ層１７上に、ゲート電極１２をマスクとしたガラス基板１１側からの露光（裏面露光）により、島状絶縁膜１８を形成する。ここで、島状絶縁膜１８の材料として、塗布成膜可能な樹脂製材料が用いられる。なお、島状絶縁膜１８は、塗布成膜後に１５０〜２５０℃でポストベークされる。
Subsequently, an island-like insulating
次に、ガラス基板１１の全面に、島状絶縁膜１８をマスクとして、島状絶縁膜１８側からプラズマを照射する。このとき、Ｏ2、Ｎ2、ＣＦ4、ＣＨＦ3、Ａｒのうち、少なくとも１つを含むガスを電離させたプラズマがガラス基板１１に照射される。ここで、第１ＴＡＯＳ層１６および第２ＴＡＯＳ層１７にプラズマが照射されると、ＴＡＯＳ層（ＩＧＺＯ）中の酸素原子が叩き出されて酸素空孔が増加し、性質が導体側に近付く。
Next, the entire surface of the
これにより、第１ＴＡＯＳ層１６および第２ＴＡＯＳ層１７のソース領域１６ａおよびソース保護領域１７ａとドレイン領域１６ｂおよびドレイン保護領域１７ｂとが低抵抗化され、ソース領域１６ａおよびドレイン領域１６ｂが電極として使用できる程度の導電率となる。続いて、第２ＴＡＯＳ層１７および島状絶縁膜１８上に、樹脂製材料により、樹脂絶縁膜１９を形成する。
As a result, the resistance of the
なお、ＴＡＯＳ ＴＦＴ１０を用いた表示装置用電極基板の製造方法は、ＴＡＯＳ ＴＦＴ１０の製造方法に加えて、以下の手順を備えている。すなわち、ガラス基板１１上に複数本の走査信号線（図示せず）を形成する手順と、絶縁膜（図示せず）を介して複数本の走査信号線と交差するように複数本の表示信号線（図示せず）を形成する手順と、複数の走査信号線と複数の表示信号線との各交差領域に形成された複数のＴＡＯＳ ＴＦＴ１０と電気的に接続されるように複数の表示画素電極（図示せず）を形成する手順とをさらに備えている。
In addition, the manufacturing method of the electrode substrate for display apparatuses using TAOS TFT10 has the following procedures in addition to the manufacturing method of TAOS TFT10. That is, a procedure for forming a plurality of scanning signal lines (not shown) on the
また、この表示装置用電極基板の製造方法において、ゲート電極１２は、複数本の走査信号線を形成する手順において同時に形成され、ソース電極１４およびドレイン電極１５は、複数本の表示信号線を形成する手順においてそれぞれ同時に形成される。
Further, in this method for manufacturing an electrode substrate for a display device, the
ここで、ＴＡＯＳ ＴＦＴ１０の第１ＴＡＯＳ層１６における窒素プラズマ照射および窒素アニール後の抵抗値を、図２に示す。図２において、左から２番目の点（Ｎ2プラズマ）が窒素プラズマ照射後の抵抗値を示し、３番目の点（３５０℃／３Ｈ ｗｉｔｈ Ｎ2）が窒素アニール後の抵抗値を示している。
Here, the resistance value after nitrogen plasma irradiation and nitrogen annealing in the first TAOS layer 16 of the
図２より、窒素プラズマ照射および窒素アニール後の第１ＴＡＯＳ層１６の抵抗値が、窒素プラズマ照射および窒素アニール前と比較して、２桁程度上昇していることが分かる。なお、窒素プラズマ照射により抵抗値が一旦下がるが、窒素プラズマ照射を実行せずに窒素アニールを実行した場合よりも、窒素アニール後の抵抗値が高くなる。 From FIG. 2, it can be seen that the resistance value of the first TAOS layer 16 after nitrogen plasma irradiation and nitrogen annealing is increased by about two orders of magnitude compared to before nitrogen plasma irradiation and nitrogen annealing. In addition, although resistance value once falls by nitrogen plasma irradiation, the resistance value after nitrogen annealing becomes higher than the case where nitrogen annealing is performed without performing nitrogen plasma irradiation.
上述したように、この実施の形態１では、装置価格が高額なため、スループットを律速する原因となりやすいＣＶＤやスパッタを用いることなく、塗布成膜可能な樹脂絶縁膜を島状絶縁膜１８として用いることが可能である。この結果、従来のａ−Ｓｉ ＴＦＴのＬＣＤ製造ラインにおいて、ａ−Ｓｉ ＴＦＴの製造工程にない島状絶縁膜１８の形成工程を有するＴＡＯＳ ＴＦＴの量産を、ＣＶＤやスパッタを追加導入するための大掛かりな設備投資を伴うことなく容易に行うことができる。
As described above, in the first embodiment, since the apparatus price is high, a resin insulating film that can be applied and formed without using CVD or sputtering that tends to limit the throughput is used as the island-shaped insulating
以上のように、実施の形態１に係るＴＦＴによれば、透明アモルファス酸化物半導体層を形成した後、透明アモルファス酸化物半導体層に窒素プラズマを照射し、続いて透明アモルファス酸化物半導体層を窒素雰囲気中でアニールしている。これにより、透明アモルファス酸化物半導体層の抵抗値が上昇し、アニール後の透明アモルファス酸化物半導体層を再び島状絶縁膜のポストベーク温度まで加熱した場合に、透明アモルファス酸化物半導体層の抵抗値をチャネル領域にふさわしい値にすることができる。
そのため、ボトムコンタクト構造で、かつセルフアラインのＴＡＯＳ ＴＦＴを、大掛かりな設備投資や成膜装置の設置場所の確保を要することなく量産することができる製造方法、およびこのＴＡＯＳ ＴＦＴを用いた表示装置用電極基板の製造方法を得ることができる。
As described above, according to the TFT according to the first embodiment, after forming the transparent amorphous oxide semiconductor layer, the transparent amorphous oxide semiconductor layer is irradiated with nitrogen plasma, and then the transparent amorphous oxide semiconductor layer is irradiated with nitrogen. Annealing in the atmosphere. As a result, the resistance value of the transparent amorphous oxide semiconductor layer increases. When the transparent amorphous oxide semiconductor layer after annealing is heated again to the post-baking temperature of the island-shaped insulating film, the resistance value of the transparent amorphous oxide semiconductor layer is increased. Can be set to a value suitable for the channel region.
Therefore, a manufacturing method capable of mass-producing a bottom contact structure and self-aligned TAOS TFT without requiring large capital investment and securing a place for forming a film forming apparatus, and a display device using the TAOS TFT An electrode substrate manufacturing method can be obtained.
１１ ガラス基板、１２ ゲート電極、１３ ゲート絶縁膜、１４ ソース電極、１５ ドレイン電極、１６ 第１ＴＡＯＳ層、１６ａ ソース領域、１６ｂ ドレイン領域、１６ｃ チャネル領域、１７ 第２ＴＡＯＳ層、１７ａ ソース保護領域、１７ｂ ドレイン保護領域、１７ｃ チャネル保護領域、１８ 島状絶縁膜、１９ 樹脂絶縁膜。 11 glass substrate, 12 gate electrode, 13 gate insulating film, 14 source electrode, 15 drain electrode, 16 first TAOS layer, 16a source region, 16b drain region, 16c channel region, 17 second TAOS layer, 17a source protective region, 17b drain Protective region, 17c channel protective region, 18 island-like insulating film, 19 resin insulating film.
Claims (5)
前記ゲート電極上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上に、前記ゲート電極と重ならないようにソース電極およびドレイン電極をそれぞれ形成するステップと、
前記ゲート電極、前記ソース電極および前記ドレイン電極上に、前記ゲート電極を跨いで前記ソース電極と前記ドレイン電極とを繋ぐように透明アモルファス酸化物半導体層を形成するステップと、
前記透明アモルファス酸化物半導体層に窒素プラズマを照射するステップと、
前記透明アモルファス酸化物半導体層を窒素雰囲気中でアニールするステップと、
前記透明アモルファス酸化物半導体層上に、前記ゲート電極をマスクとした前記基板側からの露光により樹脂絶縁膜である島状絶縁膜を形成するステップと、
前記基板の全面に、前記島状絶縁膜をマスクとして、前記島状絶縁膜側からプラズマを照射するステップと、
を備えたことを特徴とする薄膜トランジスタの製造方法。 Forming a gate electrode on the substrate;
Forming a gate insulating film on the gate electrode;
Forming a source electrode and a drain electrode on the gate insulating film so as not to overlap the gate electrode,
Forming a transparent amorphous oxide semiconductor layer on the gate electrode, the source electrode, and the drain electrode so as to connect the source electrode and the drain electrode across the gate electrode;
Irradiating the transparent amorphous oxide semiconductor layer with nitrogen plasma;
Annealing the transparent amorphous oxide semiconductor layer in a nitrogen atmosphere;
Forming an island-shaped insulating film, which is a resin insulating film, on the transparent amorphous oxide semiconductor layer by exposure from the substrate side using the gate electrode as a mask;
Irradiating the entire surface of the substrate with plasma from the island-like insulating film side using the island-like insulating film as a mask;
A method for producing a thin film transistor, comprising:
成膜条件の互いに異なる２つ以上の透明アモルファス酸化物半導体層を連続的に成膜して積層構造を形成するステップを含む
ことを特徴とする請求項１に記載の薄膜トランジスタの製造方法。 The step of forming the transparent amorphous oxide semiconductor layer comprises:
The method for producing a thin film transistor according to claim 1, further comprising a step of continuously forming two or more transparent amorphous oxide semiconductor layers having different film forming conditions to form a laminated structure.
少なくともＡｒおよびＯ2を含む混合ガスを用いて、スパッタリングにより透明アモルファス酸化物半導体層を成膜するステップであり、
前記積層構造の最下層の成膜時には、前記混合ガスの流量に対するＯ2の流量比を５％以下とし、
前記積層構造の最上層の成膜時には、前記混合ガスの流量に対するＯ2の流量比を２０％以上とする
ことを特徴とする請求項２に記載の薄膜トランジスタの製造方法。 The step of forming the transparent amorphous oxide semiconductor layer comprises:
A step of forming a transparent amorphous oxide semiconductor layer by sputtering using a mixed gas containing at least Ar and O 2 ;
At the time of film formation of the lowermost layer of the laminated structure, the flow rate ratio of O 2 to the flow rate of the mixed gas is 5% or less,
3. The method of manufacturing a thin film transistor according to claim 2, wherein a ratio of the flow rate of O 2 to the flow rate of the mixed gas is set to 20% or more when forming the uppermost layer of the stacked structure.
Ｏ2、Ｎ2、ＣＦ4、ＣＨＦ3、Ａｒのうち、少なくとも１つを含むガスを電離させたプラズマを照射する
ことを特徴とする請求項１から請求項３までの何れか１項に記載の薄膜トランジスタの製造方法。 The step of irradiating the plasma comprises
4. The plasma according to claim 1, wherein the plasma is obtained by ionizing a gas containing at least one of O 2 , N 2 , CF 4 , CHF 3 , and Ar. 5. Manufacturing method of the thin film transistor.
透明な絶縁性の前記基板上に複数本の走査信号線を形成するステップと、
絶縁膜を介して前記複数本の走査信号線と交差するように複数本の表示信号線を形成するステップと、
前記複数の走査信号線と前記複数の表示信号線との各交差領域に形成された複数の前記薄膜トランジスタと電気的に接続されるように複数の表示画素電極を形成するステップと、をさらに備え、
前記ゲート電極を形成するステップと、前記複数本の走査信号線を形成するステップとは、同一ステップであり、
前記ソース電極およびドレイン電極をそれぞれ形成するステップと、前記複数本の表示信号線を形成するステップとは、同一ステップである
ことを特徴とする表示装置用電極基板の製造方法。 A method for manufacturing an electrode substrate for a display device using the method for manufacturing a thin film transistor according to any one of claims 1 to 4,
Forming a plurality of scanning signal lines on the transparent insulating substrate;
Forming a plurality of display signal lines so as to intersect the plurality of scanning signal lines via an insulating film;
Forming a plurality of display pixel electrodes so as to be electrically connected to the plurality of thin film transistors formed in each intersection region of the plurality of scanning signal lines and the plurality of display signal lines,
The step of forming the gate electrode and the step of forming the plurality of scanning signal lines are the same step,
The step of forming the source electrode and the drain electrode and the step of forming the plurality of display signal lines are the same step.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010262031A JP2012114246A (en) | 2010-11-25 | 2010-11-25 | Manufacturing methods of thin-film transistor and electrode substrate for display device |
| KR1020110112547A KR101888430B1 (en) | 2010-11-25 | 2011-10-31 | Method for Manufacturing Thin Film Transistor and Electrode Substrate Used in Display Device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010262031A JP2012114246A (en) | 2010-11-25 | 2010-11-25 | Manufacturing methods of thin-film transistor and electrode substrate for display device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2012114246A true JP2012114246A (en) | 2012-06-14 |
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ID=46498134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010262031A Pending JP2012114246A (en) | 2010-11-25 | 2010-11-25 | Manufacturing methods of thin-film transistor and electrode substrate for display device |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2012114246A (en) |
| KR (1) | KR101888430B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102266700B1 (en) * | 2014-07-09 | 2021-06-22 | 삼성디스플레이 주식회사 | Method of manufacturing thin film transistor and method of manufacturing a display substrate having the thin film transistor |
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Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
2010
- 2010-11-25 JP JP2010262031A patent/JP2012114246A/en active Pending
-
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| Publication number | Publication date |
|---|---|
| KR20120056766A (en) | 2012-06-04 |
| KR101888430B1 (en) | 2018-08-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130704 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140521 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140527 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140827 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20150120 |