以下、本発明の実施形態を図面を参照して説明する。
[実施形態1]
図1は、本発明の液晶表示装置が備える駆動装置、制御部および電源部を示す説明図である。図2は、本発明の液晶表示装置が備える液晶表示パネル20の例を示す説明図である。
電源部9(図1参照)は、駆動装置1(具体的には後述の電位設定部2)に電圧V0〜V8,V9〜V17を供給する。V0〜V8は、コモン電極(図2において図示略)の電位VCOMより高い電圧であり、V9〜V17はVCOMより低い電圧である。ここでは、V17<V16<・・・<V9<VCOM<V8<V7<・・・<V0であるとする。また、VCOM−V17=V0−VCOMである。また、V0−V17の電圧をVDDAと記す。本実施形態では、一番低い電圧であるV17として、例えば、グラウンド電圧(0V)を用いる場合を例にするが、V17は0V以外であってもよい。
本例では、正極性の表示のための電圧として電源部9がV0〜V8を供給する場合を例にして説明する。電位設定部2は、これを分圧して、例えば、正極性における64階調の表示を行う。また、同様に、負極性の表示のための電圧として電源部9がV9〜V17を供給する場合を例にして説明する。電位設定部2は、これを分圧して、例えば、負極性における64階調の表示を行う。ただし、電源部9が正極性、負極性の表示のために供給する電圧はそれぞれ9種類に限定されず、また、階調数も64階調に限定されない。
駆動装置1は、液晶表示パネル20(図2参照)に設けられたソースラインS1〜Sn+1の電位を制御する。駆動装置1は、電位設定部2と、第1のプリチャージ電位設定部3(以下、Vp設定部3と記す。)と、第2のプリチャージ電位設定部4(以下、Vn設定部4と記す。)と、第1のプリチャージ電位設定用配線5(以下、Vp設定用配線5と記す。)と、第2のプリチャージ電位設定用配線6(以下、Vn設定用配線6と記す。)とを備える。
プリチャージ電位(予備電位と称されることもある。)とは、ソースラインを画素値に応じた電位に設定する前に、そのソースラインに設定する電位である。第1のプリチャージ電位は、画素値に応じた電位としてVCOMより高い電位を設定すべきソースラインに対して設定するプリチャージ電位であり、以下、Vpと記す。第2のプリチャージ電位は、画素値に応じた電位としてVCOMより低い電位を設定すべきソースラインに対して設定するプリチャージ電位であり、以下、Vnと記す。
第1のプリチャージ電位Vpとして、例えば、Vp=V17+3VDDA/4となる電位を用いればよい。また、第2のプリチャージ電位Vnとして、Vn=V17+VDDA/4となる電位を用いればよい。本例では、V17=0であるものとし、Vp=3VDDA/4,Vn=VDDA/4であるものとする。
ただし、Vp,Vnとして他の電位を用いてもよい。例えば、正極性における最大階調に対応する電位と正極性における最低階調に対応する電位との平均電位(すなわち(V0+V8)/2)をVpとして用いてもよい。同様に、負極性における最大階調に対応する電位と負極性における最低階調に対応する電位との平均電位(すなわち(V17+V9)/2)をVnとして用いてもよい。
Vp設定部3は、Vp設定用配線5の電位をVpに設定することにより、Vp設定用配線5に接続されたソースラインの電位をVpに設定する。Vn設定部4は、Vn設定用配線6の電位をVnに設定することにより、Vn設定用配線6に接続されたソースラインの電位をVnに設定する。
電位設定部2は、制御部8の制御に従って、画像データを取り込み、画像データが示す画素値に応じた電位を出力する。電位設定部2の電位出力端の数をn+1個とし、それぞれD1〜Dn+1で表す。各電位出力端D1〜Dn+1はそれぞれソースラインS1〜Sn+1に対応する。
ソースラインは、Vp設定用配線5に接続されると電位Vpに設定され、Vn設定用配線6に接続されると電位Vnに設定され、電位設定部2の電位出力端に接続されると、その電位出力端からの出力電位に設定される。
ソースライン毎に、Vp設定用配線5、Vn設定用配線6および電位設定部2の電位出力端への接続を切り替えるスイッチ(スイッチ11,12,14,15のいずれか)が設けられる。ソースラインの位置により、そのソースラインに設けられたスイッチの動作は異なる。各スイッチ11,12,14,15の動作については後述する。
なお、図1における電位出力端D1〜Dn+1のうち、液晶表示装置の画像を観察する側(視認側)から見て、D1が1番左の電位出力端であり、Dn+1が左からn+1番目の電位出力端である場合を例にして説明する。ソースラインS1〜Sn+1は、電位出力端D1〜Dn+1に対して順に接続されている。従って、本例では、視認側から見て、S1が1番左のソースラインでありSn+1が左からn+1番目のソースラインである。また、本例では、n+1は奇数であり、Sn+1が左から奇数番目のソースラインであり、Dn+1が左から奇数番目の電位出力端であるものとして説明する。
また、図2に示すように、液晶表示パネル20の各行において、各画素は、R(赤色)、G(緑色)、B(青色)の順に繰り返し並んでいて、1行分の画素に対応する画像データは、一行分の画素における一方の端部の画素に応じたデータ(画素値)から順に電位設定部2に入力される。以下の説明では、視認側から見て左側の画素から順に画素値が入力される場合を例にして説明する。図3は、電位設置部2が1行分のデータを順に取り込むタイミングの例を示すタイミングチャートである。電位設定部2は、制御部8から入力される制御信号SCLKに従って、画像1行分のデータを左側の画素のデータから順に取り込む。SCLKは、電位設定部2に対する画像取り込みを行うクロック信号である。電位設定部2は、SCLKの立ち上がりエッジで、1画素分の画像データを取り込む。すなわち、図3に示すように、最初SCLKの立ち上がりエッジで、1行分の画像データにおける1番左の画素値R1を取り込み、以降、SCLKの立ち上がりエッジ毎に、画素値G1,B1,R2,・・・を順次取り込んでいく。ここでは、シリアルに画素値を取り込む場合を例示したが、SCLKの立ち上がりエッジ毎にR,G,Bの画素値をパラレルに取り込んでもよい。なお、1行分の画素数は、ソースラインの数よりも1少ないn個である。
電位設定部2は、この1行分のデータの取り込みを制御部8の制御に従って、1行分の選択期間内に行う。そして、電位設定部2は、その1行分の各データに応じた電位を、次の選択期間において、電位出力端D1〜Dn、または、電位出力端D2〜Dn+1から出力する。電位設定部2は、制御部8から入力される制御信号STBに従って電位出力を行う。STBは、各行の選択期間を指定する制御信号である。図4は、STBの変化を示す説明図である。STBの立ち下がりエッジから立ち上がりエッジまでが、液晶表示パネル20(図2参照)における1行の選択期間である。制御部8は、この選択期間内に、画像1行分のデータの取り込みを指示するSCLK(図3参照)を出力し、電位設定部2は1行分のデータを取り込み、記憶する。電位設定部2は、STBの立ち下がりエッジで、記憶した1行分の各画素の画素値に応じた電位を、電位出力端D1〜DnまたはD2〜Dn+1から出力する。なお、電位設定部2は、STBがハイレベルになっている期間中、各電位出力端D1〜Dn+1の出力を、例えば、ハイインピーダンス状態とする。
また、電位設定部2は、制御部8から入力される制御信号POL1に応じて、個々の電位出力端から出力する電位を、VCOMより高い電位か、またはVCOMより低い電位に切り替える。VCOMより高い電位とは、具体的には、V0〜V8や、V0〜V8に基づいて分圧によって得た電位であり、以下、正極性電位と記す。また、VCOMより低い電位とは、具体的には、V9〜V17や、V9〜V17に基づいて分圧によって得た電位であり、以下、負極性電位と記す。POL1は、電位設定部2の個々の電位出力端の電位を正極性電位にするか負極性電位にするかを制御する制御信号である。制御部8は、フレーム毎に、POL1のレベルを、ハイレベル、ローレベルに交互に切り替える。なお、1フレームは、第1行から最終行までの線順次選択(線順次走査)に要する期間である。
電位設定部2は、POL1がハイレベルのときには、視認側から見て左から奇数番目の各電位出力端の出力電位を正極性電位とし、左から偶数番目の各電位出力端の出力電位を負極性電位とする。また、電位設定部2は、POL1がローレベルのときには、視認側から見て左から奇数番目の各電位出力端の出力電位を負極性電位とし、左から偶数番目の各電位出力端の出力電位を正極性電位とする。正極性電位としてどのような値の電位を出力するかは、画素値によって決定する。同様に、負極性電位としてどのような電位を出力するかに関しても、画素値によって決定する。
また、電位設定部2は、制御部8から入力される制御信号POL2に応じて、1行分の画素を電位出力端D1〜Dnから出力するのか、あるいは、電位出力端D2〜Dn+1から出力するのかを決定する。POL2は、1行分の各画素(n個の画素)に対応する各電位を、電位出力端D1〜Dnから出力するのか、あるいは、電位出力端D2〜Dn+1から出力するのかを指示する制御信号である。制御部8は、フレームの開始時に、POL2をハイレベルとする。そして、そのフレーム内で、選択期間毎に、POL2のレベルをハイレベル、ローレベルに交互に切り替える。具体的には、STB(図4参照)の周期毎に、STBがハイレベルになっている期間内で、POL2のレベルをハイからローに、または、ローからハイに切り替える。
電位設定部2は、POL2がハイレベルのときには、1行分に相当するn個の画素に対応する各電位を電位出力端D1〜Dnから出力する。また、POL2がローレベルのときには、1行分に相当するn個の画素に対応する各電位を電位出力端D2〜Dn+1から出力する。
図5は、POL1,POL2の変化の例を示す説明図である。POL1のレベルは1フレーム毎に交互に切り替えられる。また、POL2は、フレームの開始時にハイレベルとなり、その後は、STBの1周期毎(換言すれば、各行の選択期間毎)に切り替えられる。以下、POL1,POL2がともにハイレベルになっている期間を“A”と記す。POL1がハイレベルとなっていて、POL2がローレベルになっている期間を“B”と記す。POL1がローレベルとなっていて、POL2がハイレベルとなっている期間をCと記す。POL1,POL2がともにローレベルになっている期間を“D”と記す。
期間Aでは、電位設定部2は、D1〜Dnから、1行分に相当するn個の画素に対応する各電位を出力する。このとき、左から奇数番目の電位出力端から出力する電位は正極性電位であり、左から偶数番目の電位出力端から出力する電位は負極性電位である。ただし、期間Aにおいて、電位設定部2は、Dn+1をハイインピーダンス状態とする。期間Bでは、電位設定部2は、D2〜Dn+1から、1行分に相当するn個の画素に対応する各電位を出力する。このとき、左から奇数番目の電位出力端から出力する電位は正極性電位であり、左から偶数番目の電位出力端から出力する電位は負極性電位である。ただし、期間Bにおいて、電位設定部2は、D1をハイインピーダンス状態とする。POL1がハイレベルとなっているフレームでは、上記の期間Aにおける動作と期間Bにおける動作とを繰り返す。従って、個々の電位出力端から出力される電位は、フレーム内で、VCOMを跨いで変化することはない。
期間Cでは、電位設定部2は、D1〜Dnから、1行分に相当するn個の画素に対応する各電位を出力する。このとき、左から奇数番目の電位出力端から出力する電位は負極性電位であり、左から偶数番目の電位出力端から出力する電位は正極性電位である。ただし、期間Cにおいて、電位設定部2は、Dn+1をハイインピーダンス状態とする。期間Dでは、電位設定部2は、D2〜Dn+1から、1行分に相当するn個の画素に対応する各電位を出力する。このとき、左から奇数番目の電位出力端から出力する電位は負極性電位であり、左から偶数番目の電位出力端から出力する電位は正極性電位である。ただし、期間Dにおいて、電位設定部2は、D1をハイインピーダンス状態とする。POL1がローレベルとなっているフレームでは、上記の期間Cにおける動作と期間Dにおける動作とを繰り返す。従って、個々の電位出力端から出力される電位は、フレーム内で、VCOMを跨いで変化することはない。
このように、各電位出力端から出力される電位が、個々のフレーム内でVCOMを跨いで変化することはない。
図2に示す液晶表示パネル20は、マトリクス状に配置された複数の画素電極21と、コモン電極(図2において図示略)との間に液晶(図示略)を挟持し、液晶を、画素電極2とコモン電極との電位差に応じた状態に変化させ、画像を表示する。液晶表示パネル20は、一対の基板(図示略)を備え、一方の基板上にマトリクス状に配置された複数の画素電極21を有し、他方の基板上にコモン電極を有する。そして、画素電極21群とコモン電極とが対向するように2枚の基板が配置され、その基板間に液晶が注入される。
既に説明したように、液晶表示パネル20の各行において、各画素は、R,G,Bの順に繰り返し並ぶ。図2において、赤色表示用画素には「R」と記し、緑色表示用画素には「G」と記し、青色表示用画素には「B」と記している。
また、液晶表示パネル20は、各ソースラインS1〜Sn+1を備え、隣り合うソースラインの間に、1列分の画素電極を備えている。従って、マトリクス状に配置された画素電極群において、画素電極の列数はソースラインの数より1少ないn列となる。換言すれば、液晶表示パネル20は、画素電極の各列の左側にそれぞれソースラインを備えるとともに、1番右側の画素列の右側にもソースラインを備える。
また、各画素電極21には、アクティブ素子22が設けられる。以下の説明では、アクティブ素子がTFT(Thin Film Transistor)である場合を例にして説明するが、TFT以外のアクティブ素子が各画素電極21に設けられていてもよい。
本実施形態では、奇数番目の行の各画素電極21において、視認側から見て画素電極21の左側にTFT22が設けられ、画素電極21とその左側のソースラインとを接続させる場合を例にする。そして、偶数番目の行の各画素電極21において、視認側から見て画素電極21の右側にTFT22が設けられ、画素電極21とその右側のソースラインとを接続させる場合を例にする(図2参照)。
ただし、ここでは便宜的に、奇数行目のTFTの画素を画素電極の左側に設け、偶数行目のTFTを画素電極の右側に設ける場合を例示したが、奇数行目の画素電極が左側のソースラインに接続され、偶数行目の画素電極が右側のソースラインに接続されさえすれば、TFTの位置自体は任意でよい。
各TFT22は、例えば、そのソースをソースラインに接続され、ドレインを画素電極21に接続される。
また、液晶表示パネル20は、マトリクス状に配置された画素電極の個々の行毎に、ゲートラインG1,G2,G3,・・・を備える。図2では、4行目以降のゲートラインの図示を省略している。ゲートラインは、対応する行の各画素電極21に設けられたTFT22のゲートに接続される。例えば、図2に示すゲートラインG1は、1行目の各画素電極のTFT22のゲートに接続される。
図6は、画素電極とソースラインとゲートラインとの接続例を示す説明図である。図6では、画素電極21がi行目のゲートラインGiに接続され、また、画素電極21の左側に存在するソースラインSkに接続される場合を例にする。TFT22のゲート22aはゲートラインGiに接続される。また、TFT22は、ソース22cをソースラインSkに接続され、ドレイン22bを画素電極21に接続される。図6では、画素電極21が左側のソースラインに接続される場合を例示したが、画素電極21が右側のソースラインに接続される場合には、例えば、TFT22を画素電極21の右側に配置して、図6に示す場合と同様に接続すればよい。
なお、画像表示装置は、各ゲートラインの電位を設定するゲートドライバ(図示略)を備える。ゲートドライバは、ゲートラインを1本ずつ線順次選択し、選択したゲートラインを選択時電位に設定し、選択していないゲートラインを非選択時電位に設定する。従って、各行は1行ずつ選択される。駆動装置1がゲートドライバとしての機能を備えていてもよい。
なお、制御部8は、1フレームの開始を指示するための制御信号(以下、STVと記す。)と、選択行の切り替えを指示する制御信号(ゲート用クロック。以下、CPVと記す。)とをゲートドライバに入力する。図7は、STV,CPVの例を示す説明図である。CPVの立ち上がりエッジからCPVの次の立ち上がりエッジまでがCPVの周期であり、1本のゲートラインに選択時電位を設定する期間である。また、制御部8は、1フレームの開始時に、STVをハイレベルにし、他の期間ではSTVをローレベルにする。すなわち、制御部8は、STVをハイレベルにすることでフレームの開始を通知する。ゲートドライバは、STVがハイレベルになっているときに、CPVの立ち上がりエッジを検出すると、第1行のゲートラインを選択時電位に設定し、他の行のゲートラインを非選択時電位に設定する。以降、ゲートドライバは、CPVの立ち上がりエッジを検出する毎に、選択時電位に設定する行を順番に切り替えていく。
各TFT22は、ゲートの電位が選択時電位に設定されると、ドレインとソースとを導通状態にし、ゲートの電位が非選択時電位に設定されると、ドレインとソースとを非導通状態にする。従って、選択行の各画素電極は、TFTを介して接続されているソースラインと等電位状態となる。また、選択されていない各画素電極は、ソースラインと非導通状態になる。
図6に示す例では、ゲートラインGiが選択され、ゲート22aが選択時電位に設定されると、ドレイン22bとソース22cとが導通状態となり、画素電極21がソースラインSkと等電位になる。そして、コモン電極30の電位VCOMと画素電極21の電位との電位差に応じて、画素電極21とコモン電極30との間の液晶の状態が規定され、この画素における表示状態が定まる。
制御部8は、駆動装置1に対して上述のPOL1,POL2,SCLK,STB等を入力することにより、駆動装置1を制御する。制御部8は、STBで選択期間を規定する。また、本実施形態では、1フレームの開始を指示するための制御信号STVも駆動装置1に入力する場合を例にして説明する。なお、制御部8によって入力される制御信号は、POL1,POL2,SCLK,STB,STVに限定されず、他の制御信号も用いられてよい。
フレーム開始時には奇数番目の行である第1行が選択されるので、制御部8は、フレーム開始時にPOL2のレベルをハイレベルにする必要がある。制御部8は、STV(図7参照)をハイレベルにしている期間内におけるSTBの立ち上がりエッジおよびSTBの立ち下がりエッジに基づいて、POL2のレベルをハイレベルにすればよい。図8は、フレーム開始時におけるPOL2のタイミング設定を示す説明図である。図8において、破線で示した部分は図7と同様である。また、後述するように、制御部8は、STBがハイレベルになっている期間中、電位設定部2の電位出力端D1〜Dn+1の出力をハイインピーダンス状態とする。図8では、この期間を黒色で示している。ただし、本発明では、STBがハイレベルとなっている間、各ソースラインは、Vp設定用配線5またはVn設定用配線6に接続されるので、ハイインピーダンス状態の電位出力端に接続されることはない。制御部8は、STVをハイレベルにしている期間中に、POL2のレベルをローレベルからハイレベルに切り替えればよい(図8参照)。その後、制御部8は、STBがハイレベルになる毎に、POL2のレベルを交互に切り替えればよい。
次に、ソースラインS1〜Sn+1に設けられるスイッチ11,12,14,15について説明する。視認側から見て、1番左側のソースラインS1には、第1端部スイッチ11(以下、単にスイッチ11と記す。)が接続される。視認側から見て、左からn+1番目のソースラインSn+1には、第2端部スイッチ12(以下、単にスイッチ12と記す。)が接続される。また、両端以外のソースラインS2〜Snのうち、視認側から見て左から偶数番目のソースラインS2,S4,・・・には、偶数番目のソースライン用スイッチ14(以下、単にスイッチ14と記す。)が設けられる。また、両端以外のソースラインS2〜Snのうち、視認側から見て左から奇数番目のソースラインS3,S5,・・・には、奇数番目のソースライン用スイッチ15(以下、単にスイッチ15と記す。)が設けられる。
スイッチ11,12は、STV(図7、図8参照)がハイレベルになっている期間中にSTBの立ち上がりエッジを検出すると、以降、そのフレーム内で、STB2周期分の期間毎に、各スイッチについて定められた動作を繰り返す。STB2周期分の期間内における動作は、スイッチ11,12でそれぞれ異なる。また、同一のスイッチに関しても、フレームにおいてPOL1がハイレベルかローレベルかによって動作が異なる。
また、スイッチ14,15は、STVがハイレベルになっている期間中にSTBの立ち上がりエッジを検出すると、以降、そのフレーム内で、STB1周期分の期間毎に、各スイッチについて定められた動作を繰り返す。STB2周期分の期間内における動作は、スイッチ14,15でそれぞれ異なる。また、同一のスイッチに関しても、フレームにおいてPOL1がハイレベルかローレベルかによって動作が異なる。
図9は、スイッチ11によるソースラインの接続先切り替え動作を示す説明図であり、図9(a)はPOL1がハイレベルの場合を示し、図9(b)はPOL1がローレベルの場合の動作を示す。
図9(a)を参照して、POL1がハイレベルの場合のスイッチ11の動作を説明する。スイッチ11は、STB2周期分の期間における最初の立ち上がりエッジを検出すると、STBがハイレベルとなっている間、ソースラインS1をVp設定用配線5に接続させる。この結果、ソースラインS1の電位はVpになる。次に、スイッチ11は、STBの立ち下がりエッジを検出すると、STBがローレベルとなっている間、ソースラインS1を電位出力端D1に接続する。POL1がハイレベルであるので、電位出力端D1の出力電位は正極性電位である。従って、ソースラインS1の電位は、Vpから、画素値に応じた正極性電位に変化する。すなわち、ソースラインS1は、プリチャージ電位Vpに設定されてから、画素値に応じた正極性電位に設定されることになる。次に、STB2周期分の期間における2回目のSTBの立ち上がりエッジを検出すると、スイッチ11は、その立ち上がりエッジからSTB1周期分の期間、ソースラインS1をVp設定用配線5に接続させる。従って、STB2周期分の期間における後半のSTB1周期分の期間では、ソースラインS1の電位はVpとなる。スイッチ11は、上記の動作をフレーム内で繰り返す。よって、POL1がハイレベルとなるフレームでは、ソースラインS1は、正極性電位に保たれる。また、電位出力端D1がハイインピーダンス状態になる時であっても、ソースラインS1は正極性電位に保たれる。
図9(b)を参照して、POL1がローレベルの場合のスイッチ11の動作を説明する。スイッチ11は、STB2周期分の期間における最初の立ち上がりエッジを検出すると、STBがハイレベルとなっている間、ソースラインS1をVn設定用配線6に接続させる。この結果、ソースラインS1の電位はVnになる。次に、スイッチ11は、STBの立ち下がりエッジを検出すると、STBがローレベルとなっている間、ソースラインS1を電位出力端D1に接続する。POL1がローレベルであるので、電位出力端D1の出力電位は負極性電位である。従って、ソースラインS1の電位は、Vnから、画素値に応じた負極性電位に変化する。すなわち、ソースラインS1は、プリチャージ電位Vnに設定されてから、画素値に応じた負極性電位に設定されることになる。次に、STB2周期分の期間における2回目のSTBの立ち上がりエッジを検出すると、スイッチ11は、その立ち上がりエッジからSTB1周期分の期間、ソースラインS1をVn設定用配線6に接続させる。従って、STB2周期分の期間における後半のSTB1周期分の期間では、ソースラインS1の電位はVnとなる。スイッチ11は、上記の動作をフレーム内で繰り返す。よって、POL1がローレベルとなるフレームでは、ソースラインS1は、負極性電位に保たれる。また、電位出力端D1がハイインピーダンス状態になる時であっても、ソースラインS1は負極性電位に保たれる。
図10は、スイッチ12によるソースラインの接続先切り替え動作を示す説明図であり、図9(a)はPOL1がハイレベルの場合を示し、図9(b)はPOL1がローレベルの場合の動作を示す。
図10(a)を参照して、POL1がハイレベルの場合のスイッチ12の動作を説明する。スイッチ12は、STB2周期分の期間における最初の立ち上がりエッジを検出すると、その立ち上がりエッジからSTB1周期分の期間、ソースラインSn+1をVp設定用配線5に接続させる。従って、STB2周期分の期間における前半のSTB1周期分の期間では、ソースラインSn+1の電位はVpとなる。次に、STB2周期分の期間における2回目のSTBの立ち上がりエッジを検出すると、スイッチ12は引き続き、STBがハイレベルとなっている間、ソースラインSn+1をVp設定用配線5に接続させる。この結果、ソースラインSn+1の電位はVpのままとなる。次に、スイッチ12は、STBの立ち下がりエッジを検出すると、STBがローレベルとなっている間、ソースラインSn+1を電位出力端Dn+1に接続する。スイッチ12は、上記の動作をフレーム内で繰り返す。よって、POL1がハイレベルとなるフレームでは、ソースラインSn+1は、正極性電位に保たれる。また、電位出力端Dn+1がハイインピーダンス状態になる時であっても、ソースラインSn+1は正極性電位に保たれる。
図10(b)を参照して、POL1がローレベルの場合のスイッチ12の動作を説明する。スイッチ12は、STB2周期分の期間における最初の立ち上がりエッジを検出すると、その立ち上がりエッジからSTB1周期分の期間、ソースラインSn+1をVn設定用配線6に接続させる。従って、STB2周期分の期間における前半のSTB1周期分の期間では、ソースラインSn+1の電位はVnとなる。次に、STB2周期分の期間における2回目のSTBの立ち上がりエッジを検出すると、スイッチ12は引き続き、STBがハイレベルとなっている間、ソースラインSn+1をVn設定用配線6に接続させる。この結果、ソースラインSn+1の電位はVpのままとなる。次に、スイッチ12は、STBの立ち下がりエッジを検出すると、STBがローレベルとなっている間、ソースラインSn+1を電位出力端Dn+1に接続する。スイッチ12は、上記の動作をフレーム内で繰り返す。よって、POL1がローレベルとなるフレームでは、ソースラインSn+1は、負極性電位に保たれる。また、電位出力端Dn+1がハイインピーダンス状態になる時であっても、ソースラインSn+1は負極性電位に保たれる。
また、ここでは、Sn+1が左から奇数番目のソースラインであり、Dn+1が左から奇数番目の電位出力端である場合を例にして説明した。Sn+1が左から偶数番目のソースラインであり、Dn+1が左から偶数番目の電位出力端である場合、スイッチ12において、上述のPOL1がハイレベルの時の動作と、ローレベルとの時の動作とが逆になる。すなわち、POL1がハイレベルならば、スイッチ12は、上述のPOL1がローレベルの時の動作(図10(b)参照))を行えばよい。また、POL1がローレベルならば、スイッチ12は、上述のPOL1がハイレベルの時の動作(図10(a)参照))を行えばよい。
図11は、スイッチ14によるソースラインの接続先切り替え動作を示す説明図であり、図11(a)はPOL1がハイレベルの場合を示し、図11(b)はPOL1がローレベルの場合の動作を示す。スイッチ14は、STBの周期毎に同様の動作を繰り返す。また、ここでは、ソースラインS2および電位出力端D2に対応するスイッチ14(左から2番目のスイッチ)を例にして説明するが、各スイッチ14の動作はいずれも同様である。
図11(a)を参照して、POL1がハイレベルの場合のスイッチ14の動作を説明する。スイッチ14は、STBの立ち上がりエッジを検出すると、STBがハイレベルとなっている間、ソースラインS2をVn設定用配線6に接続させる。この結果、ソースラインS2の電位はVnになる。次に、スイッチ14は、STBの立ち下がりエッジを検出すると、STBがローレベルとなっている間、ソースラインS2を電位出力端D2に接続する。POL1がハイレベルであるので、左から偶数番目の電位出力端D2,D4,・・・の出力電位は負極性電位である。従って、ソースラインS2の電位は、Vnから、画素値に応じた負極性電位に変化する。すなわち、ソースラインS2は、プリチャージ電位Vnに設定されてから、画素値に応じた負極性電位に設定されることになる。スイッチ14は、上記の動作をフレーム内で繰り返す。従って、左から偶数番目の各ソースラインは、POL1がハイレベルとなるフレーム内で、負極性電位に保たれる。
図11(b)を参照して、POL1がローレベルの場合のスイッチ14の動作を説明する。スイッチ14は、STBの立ち上がりエッジを検出すると、STBがハイレベルとなっている間、ソースラインS2をVp設定用配線5に接続させる。この結果、ソースラインS2の電位はVpになる。次に、スイッチ14は、STBの立ち下がりエッジを検出すると、STBがローレベルとなっている間、ソースラインS2を電位出力端D2に接続する。POL1がローレベルであるので、左から偶数番目の電位出力端D2,D4,・・・の出力電位は正極性電位である。従って、ソースラインS2の電位は、Vpから、画素値に応じた正極性電位に変化する。すなわち、ソースラインS2は、プリチャージ電位Vpに設定されてから、画素値に応じた正極性電位に設定されることになる。スイッチ14は、上記の動作をフレーム内で繰り返す。従って、左から偶数番目の各ソースラインは、POL1がローレベルとなるフレーム内で、正極性電位に保たれる。
図12は、スイッチ15によるソースラインの接続先切り替え動作を示す説明図であり、図12(a)はPOL1がハイレベルの場合を示し、図12(b)はPOL1がローレベルの場合の動作を示す。スイッチ15は、STBの周期毎に同様の動作を繰り返す。また、ここでは、ソースラインS3および電位出力端D3に対応するスイッチ15(左から3番目のスイッチ)を例にして説明するが、各スイッチ15の動作も同様である。
図12(a)を参照して、POL1がハイレベルの場合のスイッチ15の動作を説明する。スイッチ15は、STBの立ち上がりエッジを検出すると、STBがハイレベルとなっている間、ソースラインS3をVp設定用配線5に接続させる。この結果、ソースラインS3の電位はVpになる。次に、スイッチ15は、STBの立ち下がりエッジを検出すると、STBがローレベルとなっている間、ソースラインS3を電位出力端D3に接続する。POL1がハイレベルであるので、左から奇数番目の電位出力端D3,D5,・・・の出力電位は正極性電位である。従って、ソースラインS3の電位は、Vpから、画素値に応じた正極性電位に変化する。すなわち、ソースラインS3は、プリチャージ電位Vpに設定されてから、画素値に応じた正極性電位に設定されることになる。スイッチ15は、上記の動作をフレーム内で繰り返す。従って、左から奇数番目の各ソースラインは、POL1がハイレベルとなるフレーム内で、正極性電位に保たれる。
図12(b)を参照して、POL1がローレベルの場合のスイッチ15の動作を説明する。スイッチ15は、STBの立ち上がりエッジを検出すると、STBがハイレベルとなっている間、ソースラインS3をVn設定用配線6に接続させる。この結果、ソースラインS3の電位はVnになる。次に、スイッチ15は、STBの立ち下がりエッジを検出すると、STBがローレベルとなっている間、ソースラインS3を電位出力端D3に接続する。POL1がローレベルであるので、左から奇数番目の電位出力端D3,D5,・・・の出力電位は負極性電位である。従って、ソースラインS3の電位は、Vnから、画素値に応じた負極性電位に変化する。すなわち、ソースラインS3は、プリチャージ電位Vnに設定されてから、画素値に応じた負極性電位に設定されることになる。スイッチ15は、上記の動作をフレーム内で繰り返す。従って、左から奇数番目の各ソースラインは、POL1がローレベルとなっているフレーム内で、負極性電位に保たれる。
図13は、制御部8が出力する制御信号STB,POL1,POL2と、各ソースラインの電位との関係を示す説明図である。ここでは、POL1がハイレベルとなるフレームを例にして説明する。なお、ここでは、n+1が奇数の場合を例に説明する。
制御部8は、フレーム内で最初のSTBの立ち上げを行う。このとき、制御部8は、フレーム内で最初のSTBの立ち上がりエッジに併せて、POL1をハイレベルに切り替え、以降、このフレーム内でPOL1をハイレベルのまま維持する。また、制御部8は、フレーム内で最初にSTBがハイレベルになる期間中に、POL2をハイレベルに切り替え、以降、STBの周期毎にPOL2のレベルを交互に切り替える。
フレーム内での最初のSTBの立ち上がりエッジを検出すると、各スイッチ11,12,14,15(図1参照)は、STBがハイレベルとなる期間中、以下のように動作する。スイッチ11は、ソースラインS1をVp設定用配線5に接続させる。スイッチ12は、ソースラインSn+1をVp設定用配線5に接続させる。また、スイッチ11,12以外のスイッチのうち、左から偶数番目の各スイッチ14は、対応するソースラインをVn設定用配線6に接続させる。スイッチ11,12以外のスイッチのうち、左から奇数番目の各スイッチ15は、対応するソースラインをVp設定用配線5に接続させる。この結果、STBがハイレベルとなる期間中に、ソースラインS1,S3,・・・,Sn+1の電位はVpとなる。また、ソースラインS2,S4,・・・,Snの電位はVnとなる。従って、STBがハイレベルとなる期間中、各電位出力端の出力がハイインピーダンス状態となっていても、各ソースラインの電位は、VpまたはVnに設定され、不安定になることはない。
次に、STBの立ち下がりエッジを検出すると、各スイッチ11,12,14,15(図1参照)は、STBがローレベルになっている間、以下のように動作する。スイッチ11は、ソースラインS1を電位出力端D1に接続させる。スイッチ12は、ソースラインSn+1を引き続きVp設定用配線5に接続させる。各スイッチ14は、対応するソースラインを、それぞれ左から偶数番目の電位出力端に接続させる。各スイッチ15は、対応するソースラインを、それぞれ左から奇数番目の電位出力端に接続させる。このとき、POL2はハイレベルであるので、1行分のn個の画素値に応じた電位は、電位出力端D1〜Dnから出力され、ソースラインS1〜Snの電位が各画素値に応じた電位に設定される。その結果、1行目のn個の画素電極は、それぞれ視認側から見て左側のソースラインの電位と等電位になる。また、POL1はハイレベルであるので、左から奇数番目の電位出力端D1,D3,・・・の出力電位は正極性電位であり、左から偶数番目の電位出力端D2,D4,・・・の出力電位は負極性電位である。よって、1行目の各画素の極性は、左側の画素から、正極性、負極性、正極性、負極性、・・・となり、隣接する画素同士で互いに極性が異なる。
このとき、ソースラインSn+1は、画素電極の画素設定に用いられない。ただし、ソースラインSn+1の電位はVpに設定されるので、電位出力端Dn+1の出力がハイインピーダンス状態であっても、ソースラインSn+1の電位が不安定になることはない。
次の、STBの立ち上がりエッジを検出すると、各スイッチ11,12,14,15(図1参照)は、STBがハイレベルとなる期間中、以下のように動作する。スイッチ11は、ソースラインS1をVp設定用配線5に接続させる。スイッチ12は、ソースラインSn+1をVp設定用配線5に接続させる。各スイッチ14は、対応するソースラインをVn設定用配線6に接続させる。各スイッチ15は、対応するソースラインをVp設定用配線5に接続させる。この結果、STBがハイレベルとなる期間中に、ソースラインS1,S3,・・・,Sn+1の電位はVpとなる。また、ソースラインS2,S4,・・・,Snの電位はVnとなる。よって、各ソースラインの電位は、VpまたはVnに設定され、不安定になることはない。
また、この間にPOL2は、ローレベルに切り替えられる。
次に、STBの立ち下がりエッジを検出すると、各スイッチ11,12,14,15(図1参照)は、STBがローレベルになっている間、以下のように動作する。スイッチ11は、ソースラインS1を引き続きVp設定用配線5に接続させる。スイッチ12は、ソースラインSn+1を電位出力端Dn+1に接続させる。各スイッチ14は、対応するソースラインを、それぞれ左から偶数番目の電位出力端に接続させる。各スイッチ15は、対応するソースラインを、それぞれ左から奇数番目の電位出力端に接続させる。このとき、POL2はローレベルであるので、1行分のn個の画素値に応じた電位は、電位出力端D2〜Dn+1から出力され、ソースラインS2〜Sn+1の電位が各画素値に応じた電位に設定される。その結果、2行目のn個の画素電極は、それぞれ視認側から見て右側のソースラインの電位と等電位になる。また、POL1はローレベルであるので、左から偶数番目の電位出力端D2,D4,・・・の出力電位は負極性電位であり、左から奇数番目の電位出力端D3,D5,・・・の出力電位は正極性電位である。よって、2行目の各画素の極性は、左側の画素から、負極性、正極性、負極性、正極性、・・・となり、隣接する画素同士で互いに極性が異なる。
このとき、ソースラインS1は、画素電極の画素設定に用いられない。ただし、ソースラインS1の電位はVpに設定されるので、電位出力端D1の出力がハイインピーダンス状態であっても、ソースラインS1の電位が不安定になることはない。
以降、駆動装置1は、STB2周期分の期間毎に、上記の動作を繰り返す。この結果、各行の画素の極性は図14に示すようになる。すなわち、奇数番目の行では、左から正極性、負極性、正極性、負極性、・・・となり、偶数番目の行では、左から負極性、正極性、負極性、正極性、・・・となる。なお、図14において、“+”は正極性を表し、“−”は負極性を表している。この点は、図16、図24および図26等でも同様である。
図15は、制御信号STB,POL1,POL2と、各ソースラインの電位との関係を示す説明図である。図15では、図13と異なり、POL1がローレベルとなるフレームを例にして説明する。なお、ここでは、n+1が奇数であるものとする。
制御部8は、フレーム内で最初のSTBの立ち上げを行う。このとき、制御部8は、フレーム内で最初のSTBの立ち上がりエッジに併せて、POL1をローレベルに切り替え、以降、このフレーム内でPOL1をローレベルのまま維持する。また、制御部8は、フレーム内で最初にSTBがハイレベルになる期間中に、POL2をハイレベルに切り替え、以降、STBの周期毎にPOL2のレベルを交互に切り替える。
フレーム内での最初のSTBの立ち上がりエッジを検出すると、各スイッチ11,12,14,15(図1参照)は、STBがハイレベルとなる期間中、以下のように動作する。スイッチ11は、ソースラインS1をVn設定用配線6に接続させる。スイッチ12は、ソースラインSn+1をVn設定用配線6に接続させる。各スイッチ14は、対応するソースラインをVp設定用配線5に接続させる。各スイッチ15は、対応するソースラインをVn設定用配線6に接続させる。この結果、STBがハイレベルとなる期間中に、ソースラインS1,S3,・・・,Sn+1の電位はVnとなる。また、ソースラインS2,S4,・・・,Snの電位はVpとなる。従って、STBがハイレベルとなる期間中、各電位出力端の出力がハイインピーダンス状態となっていても、各ソースラインの電位は、VpまたはVnに設定され、不安定になることはない。
次に、STBの立ち下がりエッジを検出すると、各スイッチ11,12,14,15(図1参照)は、STBがローレベルになっている間、以下のように動作する。スイッチ11は、ソースラインS1を電位出力端D1に接続させる。スイッチ12は、ソースラインSn+1を引き続きVn設定用配線6に接続させる。各スイッチ14は、対応するソースラインを、それぞれ左から偶数番目の電位出力端に接続させる。各スイッチ15は、対応するソースラインを、それぞれ左から奇数番目の電位出力端に接続させる。このとき、POL2はハイレベルであるので、1行分のn個の画素値に応じた電位は、電位出力端D1〜Dnから出力され、ソースラインS1〜Snの電位が各画素値に応じた電位に設定される。その結果、1行目のn個の画素電極は、それぞれ視認側から見て左側のソースラインの電位と等電位になる。また、POL1はローレベルであるので、左から奇数番目の電位出力端D1,D3,・・・の出力電位は負極性電位であり、左から偶数番目の電位出力端D2,D4,・・・の出力電位は正極性電位である。よって、1行目の各画素の極性は、左側の画素から、負極性、正極性、負極性、正極性、・・・となり、隣接する画素同士で互いに極性が異なる。
また、このとき、ソースラインSn+1は、画素電極の画素設定に用いられない。ただし、ソースラインSn+1の電位はVnに設定されるので、電位出力端Dn+1の出力がハイインピーダンス状態であっても、ソースラインSn+1の電位が不安定になることはない。
次の、STBの立ち上がりエッジを検出すると、各スイッチ11,12,14,15(図1参照)は、STBがハイレベルとなる期間中、以下のように動作する。スイッチ11は、ソースラインS1をVn設定用配線6に接続させる。スイッチ12は、ソースラインSn+1を引き続きVn設定用配線6に接続させる。各スイッチ14は、対応するソースラインをVp設定用配線5に接続させる。各スイッチ15は、対応するソースラインをVn設定用配線6に接続させる。この結果、STBがハイレベルとなる期間中に、ソースラインS1,S3,・・・,Sn+1の電位はVnとなる。また、ソースラインS2,S4,・・・,Snの電位はVpとなる。よって、各ソースラインの電位は、VpまたはVnに設定され、不安定になることはない。
また、この間にPOL2は、ローレベルに切り替えられる。
次に、STBの立ち下がりエッジを検出すると、各スイッチ11,12,14,15(図1参照)は、STBがローレベルになっている間、以下のように動作する。スイッチ11は、ソースラインS1を引き続きVn設定用配線6に接続させる。スイッチ12は、ソースラインSn+1を電位出力端Dn+1に接続させる。各スイッチ14は、対応するソースラインを、それぞれ左から偶数番目の電位出力端に接続させる。各スイッチ15は、対応するソースラインを、それぞれ左から奇数番目の電位出力端に接続させる。POL2はローレベルであるので、1行分のn個の画素値に応じた電位は、電位出力端D2〜Dn+1から出力され、ソースラインS2〜Sn+1の電位が各画素値に応じた電位に設定される。その結果、2行目のn個の画素電極は、それぞれ視認側から見て右側のソースラインの電位と等電位になる。また、POL1がローレベルであるので、左から偶数番目の電位出力端D2,D4,・・・の出力電位は正極性電位であり、左から奇数番目の電位出力端D3,D5,・・・の出力電位は負極性電位である。よって、2行目の各画素の極性は、左側の画素から、正極性、負極性、正極性、負極性、・・・となり、隣接する画素同士で互いに極性が異なる。
また、このとき、ソースラインS1は、画素電極の画素設定に用いられない。ただし、ソースラインS1の電位はVnに設定されるので、電位出力端D1の出力がハイインピーダンス状態であっても、ソースラインS1の電位が不安定になることはない。
以降、駆動装置1は、STB2周期分の期間毎に、上記の動作を繰り返す。この結果、各行の画素の極性は図16に示すようになる。すなわち、奇数番目の行では、負極性、正極性、負極性、正極性、・・・となり、偶数番目の行では、正極性、負極性、正極性、負極性、・・・となる。
POL1はフレーム毎に交互に変化するので、各画素の極性はフレーム毎に、図14に示す状態と図16に示す状態とに交互に変化する。
また、上記のように、各ソースラインは、画素値に応じた電位を出力する電位出力端に接続されていないときには、Vp設定用配線5またはVn設定用配線6に接続される。よって、ソースラインの電位が不安定になることはない。ソースラインS1,Sn+1が画素電極の電位設定に用いられない選択期間においても、ソースラインS1,Sn+1はVp設定用配線5またはVn設定用配線6に接続される。よって、ソースラインS1,Sn+1に関しても、電位が不安定になることはない。
また、図14や図16に示すように、隣接する画素同士の極性は互いに異なるので、クロストークを防止することができる。
また、個々のソースラインの電位は、1つのフレーム内で正極性電位または負極性電位に保たれ、VCOMを跨いで変化することはない(図13、図15参照)。従って、消費電力を抑えることができる。
さらに、各ソースラインに画素値に応じた電位を設定する場合、その電位が正極性電位である場合には、駆動装置1は、そのソースラインの電位をVpにしてから、画素値に応じた電位を設定する。また、画素値に応じた電位が負極性電位である場合には、駆動装置1は、そのソースラインの電位をVnにしてから、画素値に応じた電位を設定する。従って、消費電力を抑えることができる。
次に、電位設定部2の構成例について説明する。図17は、電位設定部2の構成例を示す説明図である。電位設定部2は、例えば、シフトレジスタ61と、第1ラッチ部62と、第2ラッチ部63と、レベルシフタ64と、出力切替部65と、D−Aコンバータ66と、ボルテージフォロワ67とを備える。
シフトレジスタ61には、制御部8(図1参照)から、SCLKと、STHと、STBとが入力される。また、シフトレジスタ61は、1行分の画素数と同数であるn個の信号出力端C1〜Cnを備える。シフトレジスタ61は、SCLKの立ち上がりエッジ毎に、一つの信号出力端から、データ読み込み指示信号を第1ラッチ部62の信号入力端に出力する。シフトレジスタ61は、信号出力端C1,C2,・・・,Cnの順にデータ読み込み指示信号を出力する。また、制御信号STHは、1ライン分のデータ取り込みの開始を指示する信号である。例えば、制御部8は、信号出力端C1からの出力開始を指示する場合に、STHをハイレベルにして、他の期間ではSTHをローレベルにする。シフトレジスタ61は、STHがハイレベルのときに、SCLKの立ち上がりエッジを検出したならば、信号出力端C1からデータ読み込み指示信号を出力し、以降、SCLKの立ち上がりエッジ毎に、順次、信号出力端を切り替える。
第1ラッチ部62は、信号出力端C1〜Cnに対応する信号入力端L1〜Lnを有する。第1ラッチ部62は、信号入力端Liからデータ読み込み指示信号が入力されると、1ラインにおける左からi番目の画素のデータ(画素値)を読み込む。なお、本例では、1ライン分の画素はR,G,Bの順に並んでいるので、第1ラッチ部62は、R,G,B,R,G,B,・・・の順に、画素値を読み込む。第1ラッチ部62は、読み込んだデータをそれぞれ順番に保持する。
また、シフトレジスタ61には、STBの1周期内で信号出力端C1〜Cnからの信号出力が行われるように、制御部からSCLKが入力される。従って、STBの1周期の間に、1ライン分のデータが第1ラッチ部62に保持される。この1ライン分のデータは、まとめて第2ラッチ部63に読み込まれる。
第1ラッチ部62は、1ライン分のn個のデータの出力に用いられる端子としてn個の出力端L’1〜L’nを有する。
第2ラッチ部63は、第1ラッチ部62の出力端L’1〜L’nに対応するデータ読み込み端子Q1〜Qnを備える。第2ラッチ部63が第1ラッチ部32からデータを読み込んで、データを出力するタイミングはSTBによって規定される。第2ラッチ部63は、STBの立ち下がりエッジ毎に、1ライン分のデータをまとめて読み込み、データ出力端Q’1〜Q’nから出力する。なお、制御部は、シフトレジスタ61、第2ラッチ部63およびD−Aコンバータ66に対してSTBを出力する。
レベルシフタ64は、n個のデータ入力端U1〜Unと、n個のデータ出力端U’1〜U’nとを有する。各データ入力端U1〜Unは、第2ラッチ部63のデータ出力端Q’1〜Q’nに接続される。レベルシフタ64は、データ入力端U1〜Unに入力されたデータに対してレベルシフトを行って、レベルシフト後のデータをデータ出力端U’1〜U’nから出力する。例えば、第2ラッチ部63の出力データが低電圧系(例えば、3V系)である場合、レベルシフタ64は、それらのデータを高電圧系(例えば、15V系)にレベルシフトし、データ出力端から出力する。
出力切替部65は、1行分の画素数と同数であるn個の入力端I1〜Inと、n+1個の出力端O1〜On+1とを備える。出力切替部65の出力端の数は、ソースライン数と同数である。出力切替部65には、POL2が入力される。出力切替部65の個々の入力端をIkとすると(ただし、1≦k≦n)は、出力切替部65は、レベルシフタ64から入力端Ikに入力されたデータを、POL2に応じて出力端Ok,Ok+1のいずれかから出力する。POL2がハイレベルのときには、出力切替部65は、入力端Ikに入力されたデータを出力端Okから出力する。また、POL2がローレベルのときには、出力切替部65は、入力端Ikに入力されたデータを出力端Ok+1から出力する。従って、POL2がハイレベルのときには、入力端I1〜Inに入力された1行分のデータを、視認側から見て左から1番目からn番目までの出力端O1〜Onから出力する。一方、POL2がローレベルのときには、入力端I1〜Inに入力された1行分のデータを、視認側から見て左から2番目からn+1番目までの出力端O2〜On+1から出力する。
図18は、出力切替部65の構成例を示す説明図である。出力切替部65は、例えば、個々の入力端Ik毎に第1トランジスタ73および第2トランジスタ74を備える。入力端Ikは、第1トランジスタ73の第1端子に接続され、その第1トランジスタ73の第2端子が出力端Okに接続される。同様に、入力端Ikは、第2トランジスタ74の第1端子に接続され、その第2トランジスタ74の第2端子が出力端Ok+1に接続される。第1トランジスタ73および第2トランジスタ74は、いずれも、第1端子、第2端子の他に、第3端子を備え、第3端子にハイレベルの信号(電圧)が入力されると、第1端子と第2端子との間を導通状態とし、第3端子にローレベルの信号(電圧)が入力されると、第1端子と第2端子と間を非導通状態とする。
また、各第1トランジスタ73の第3端子には、制御部8から制御信号POL2が入力される。さらに、出力切替部65は、信号反転部75を備える。信号反転部75には、制御部8からPOL2が入力される。信号反転部75は、入力されたPOL2がハイレベルであればローレベルに反転し、入力されたPOL2がローレベルであればハイレベルに反転する。そして、信号反転部75は、反転後のPOL2を各第2トランジスタ74の第3端子に入力する。
従って、POL2がハイレベルである場合、各第1トランジスタ73の第3端子にはハイレベルのPOL2が入力され、各第2トランジスタ74の第3端子にはローレベルのPOL2が入力される。その結果、各入力端Ikは、出力端Okと導通状態になり、出力端Ok+1とは非導通状態になる。よって、入力端Ikに入力されたデータは出力端Okから出力される。
一方、POL2がローレベルである場合、各第1トランジスタ73の第3端子にはローレベルのPOL2が入力され、各第2トランジスタ74の第3端子にはハイレベルのPOL2が入力される。その結果、各入力端Ikは、出力端Okと非導通状態になり、出力端Ok+1と導通状態になる。よって、入力端Ikに入力されたデータは出力端Ok+1から出力される。
すなわち、POL2は、入力端Ikを出力端Ok,Ok+1のいずれかに接続させるかを制御する制御信号であるということもできる。
D−Aコンバータ66は、n+1個のデータ入力端T1〜Tn+1と、n+1個の電位出力端T’1〜T’n+1とを有する。各データ入力端T1〜Tn+1は、出力切替部65の出力端O1〜On+1に接続されている。D−Aコンバータ66は、各データ入力端T1〜Tn+1から入力されたデータをアナログ電圧に変換し、各電位出力端T’1〜T’n+1から出力する。また、D−Aコンバータ66には、電源部9(図1参照)からV0〜V8およびV9〜V17の各電圧が入力され、分圧により64階調に応じた電位を生成する。そして、アナログ変換後の電位として、この分圧後の、データに対応した電位を出力する。すなわち、D−Aコンバータ66は、1行分の各データ(レベルシフト後のデータ)を、そのデータに応じて、64階調の電位のいずれかの電位に変換して出力する。ただし、ここでは、画像の階調が64階調である場合を例にして説明するが、D−Aコンバータ66に入力される電圧の種類はV0〜V17に限定されず、また、画像の階調も64階調に限定されない
また、D−Aコンバータ66には、制御部8からPOL1が入力される。D−Aコンバータ66は、POL1がハイレベルかローレベルかによって、各電位出力端T’1〜T’n+1の出力電位をVCOMより高い電位とするか、VCOMより低い電位とするかを切り替える。具体的には、D−Aコンバータ66は、POL1がハイレベルであるときに、左から奇数番目の電位出力端T’1,T’3,・・・の出力電位をVCOMより高い電位とし、左から偶数番目の電位出力端T’2,T’4,・・・の出力電位をVCOMより低い電位とする。逆に、POL1がローレベルであるときに、D−Aコンバータ36は、左から奇数番目の電位出力端T’1,T’3,・・・の出力電位をVCOMより低い電位とし、左から偶数番目の電位出力端T’2,T’4,・・・の出力電位をVCOMより高い電位とする。
すなわち、POL1がハイレベルであるときに、奇数番目の電位出力端T’1,T’3,・・・からはV0〜V8等のうちのいずれかの電位(正極性電位)が出力され、偶数番目の電位出力端T’2,T’4,・・・からはV9〜V17等のうちのいずれかの電位(負極性電位)が出力される。逆に、POL1がローレベルであるときに、奇数番目の電位出力端T’1,T’3,・・・からはV9〜V17等のうちのいずれかの電位が出力され、偶数番目の電位出力端T’2,T’4,・・・からはV0〜V8等のうちのいずれかの電位が出力される。
ただし、POL2がハイレベルの時には、入力端Tn+1にはデータが入力されず、この場合、電位出力端T’n+1の出力状態を、例えばハイインピーダンス状態とすればよい。同様に、POL2がローレベルの時には、入力端T1にはデータが入力されず、この場合、電位出力端T’1の出力状態を、例えばはインピーダンス状態とすればよい。
また、本実施形態では、制御部8(図1参照)は、POL1を1フレーム毎に交互にハイレベル、ローレベルに切り替える。この結果、1フレームの間では、D−Aコンバータ66における個々の電位出力端からの出力電位は、正極性電位または負極性電位のまま維持される。ただし、STBがハイレベルのときには、D−Aコンバータ66は、各電位出力端T’1〜T’n+1の出力をハイインピーダンス状態とする。
なお、POL1は、第2ラッチ部63に入力されてもよいが、第2ラッチ部63の動作はPOL1に影響されない。
ボルテージフォロワ67は、D−Aコンバータ66の電位出力端T’1〜T’m+1に対応するn+1個の電位入力端W1〜Wn+1を有する。また、ボルテージフォロワ67の各電位入力端に入力された電位と等しい電位を出力するn+1個の電位出力端D1〜Dn+1を備える。ボルテージフォロワ67の電位出力端D1〜Dn+1は、電位設定部2の電位出力端D1〜Dn+1に該当し、ボルテージフォロワ67の電位出力端D1〜Dn+1毎に、図1に示すスイッチ(スイッチ11,12,14,15のいずれか)が設けられる。
上記のような構成により、電位設定部2は、POL2がハイレベルの時には、電位出力端D1〜Dnから1行分のn個の画素値に応じた電位を出力する。また、POL2がローレベルの時には、電位出力端D2〜Dn+1から1行分のn個の画素値に応じた電位を出力する。
また、電位設定部2は、POL1がハイレベルとなるフレームでは、左から奇数番目の電位出力端から正極性電位を出力し、左から偶数番目の電位出力端から負極性電位を出力する。また、POL1がローレベルとなるフレームでは、左から奇数番目の電位出力端から負極性電位を出力し、左から偶数番目の電位出力端から正極性電位を出力する。
ただし、図17に示した構成は、電位設定部2の構成の一例であり、電位設定部2の構成は、図17に示す構成に限定されない。例えば、出力切替部65は、レベルシフタ64とD−Aコンバータ66との間ではなく、他の箇所に配置してもよい。また、ここでは、電位設定部2が1行分のデータをシリアルに読み込む場合を例示したが、例えば、R,G,Bのデータをパラレルに読み込む構成であってもよい。また、電位設定部2が読み込むデータは、R,G,Bのデータではなく、モノクロ画像のデータであってもよい。
また、第1の実施形態の説明では、制御部8が駆動装置1に対してPOL2を入力する場合を説明した。制御部8がPOL2を生成するのではなく、駆動装置1(例えば、駆動装置1内の電位設定部2)がPOL2を生成し、そのPOL2に従って動作してもよい。図19は、電位設定部2がPOL2を生成する態様を示す説明図である。なお、この場合、制御部8は、STVをゲートドライバ(図示略)だけでなく、電位設定部2にも入力する。これにより、電位設定部2は、フレームの開始を判断することができる。電位設定部2は、生成したPOL2を出力切替部65に入力する。電位設定部2は、制御部8から入力されるSTVがハイレベルとなっている期間中に、制御部8から入力されるSTBがハイレベルになったならば、そのSTBがハイレベルになっている期間中に、POL2のレベルをローレベルからハイレベルに切り替えればよい(図19参照)。なお、STBがハイレベルになっている期間中、電位出力端T’1〜T’nの出力は、例えばハイインピーダンス状態である。その後、電位設定部2は、STBがハイレベルになる毎に、POL2のレベルを交互に切り替えればよい。
また、以上の第1の実施形態では、予備電位設定期間後に、所定の側(上記の例では、左側)から1番目の電位出力端D1またはn+1番目の電位出力端Dn+1をハイインピーダンス状態にする場合を例にして説明した。このとき、所定の側から1番目のソースラインS1またはn+1番目のソースラインSn+1は、Vp設定部3あるいはVn設定部4に接続されている。すなわち、電位出力端D1またはDn+1は、ソースラインに接続されていない状態(オープンな状態)になっている。よって、このとき、1番目の電位出力端D1やn+1番目の電位出力端Dn+1をハイインピーダンス状態にしていなくてもよい。
[実施形態2]
第1の実施形態では、奇数番目の行の画素電極を左側のソースラインに接続させ、偶数番目の行の画素電極を右側のソースラインに接続させる場合を示した。第2の実施形態では、連続する複数の行を一つのグループとし、奇数番目のグループ内の各行の画素電極を視認側から見て左側のソースラインに接続させ、偶数番目のグループ内の各行の画素電極を右側のソースラインに接続させる。
図20は、本発明の第2の実施形態の液晶表示装置が備える液晶表示パネル20aの例を示す説明図である。第1の実施形態における液晶表示パネル20と同様の構成要素については、図2と同一の符号を付す。
液晶表示パネル20aは、マトリクス状に配置された複数の画素電極21と、コモン電極(図20において図示略)との間に液晶(図示略)を挟持する。液晶表示パネル20aの各行において、各画素は、R(赤色),G(緑色),B(青色)の順に繰り返し並ぶ。
本実施形態でも、1行分の画素数はn個であり、1行に配置される画素電極の数はn個であるとする。液晶表示パネル20aは、1行当たりの画素数よりも1多いn+1本のソースラインS1〜Sn+1を備える。そして、第1の実施形態と同様に、隣り合うソースラインの間に、1列分の画素電極を備えている。換言すれば、液晶表示パネル20aは、画素電極の各列の左側にそれぞれソースラインを備えるとともに、1番右側の画素列の右側にもソースラインを備える。
また、各画素電極21には、アクティブ素子22が設けられ、各画素電極21は、アクティブ素子22を介して、ソースラインに接続される。以上の点は、第1の実施形態における液晶表示パネル20と同様である。また、ここでは、第1の実施形態と同様に、アクティブ素子22がTFTである場合を例に説明する。
第2の実施形態では、画素電極21のそれぞれの行を、連続する複数行毎に1つのグループとする。図20では、連続する2つの行を1つのグループとする場合を示している。ただし、1つのグループとする行数は2行とは限らず、例えば、連続する3行毎あるいは4行毎に1つのグループとしてもよい。1つのグループとする行数は、画素電極21の行数をNとした場合、N/2−1以下であればよい。
以下の説明では、連続する2行毎に1グループとする場合を例にする。よって、画素電極21の第1行および第2行が1番目のグループとなり、第3行および第4行が2番目のグループとなる。以降の行も同様にグループに分けられる。
そして、奇数番目のグループ内の各行の各画素電極21は、TFT22を介して、視認側から見て左側のソースラインに接続される。奇数番目のグループでは、TFT22は、例えば、画素電極21の左側に設けられる。ただし、TFT22の配置位置は、この位置に限定されず、任意でよい。
偶数番目のグループ内の各行の各画素電極21は、TFT22を介して、視認側から見て右側のソースラインに接続される。偶数番目のグループでは、TFT22は、例えば、画素電極21の右側に設けられる。ただし、上記の場合と同様に、TFTの配置位置は、この位置に限定されず、任意でよい。
電源部9は、第1の実施形態と同様である。また、駆動装置1の構成は、第1の実施形態と構成である(図1参照)。また、第2の実施形態においてもソースラインSn+1が左から奇数番目のソースラインであり、電位出力端Dn+1が左から奇数番目の電位出力端である場合を例にして説明する。
本実施形態では、各ソースラインに対応するスイッチ11,12の動作が第1の実施形態と異なる。スイッチ14,15の動作は、第1の実施形態と同様である。また、制御部8のPOL2の出力態様が、第1の実施形態と異なる。
また、第2の実施形態の液晶表示装置も、第1の実施形態と同様に、各ゲートラインの電位を設定するゲートドライバ(図示略)を備える。ゲートドライバは、ゲートラインを1本ずつ線順次選択し、選択したゲートラインを選択時電位に設定し、選択していないゲートラインを非選択時電位に設定する。従って、各グループ内のそれぞれの行が1行ずつ選択される。駆動装置1が、ゲートドライバとしての機能を備えていてもよい。
制御部8は、POL1,POL2,SCLK,STBを出力することにより、駆動装置1を制御する。SCLK,STBおよびSTVの出力態様は、第1の実施の形態と同様である。すなわち、制御部8は、STBで選択期間を規定し、電位設定部2は、SCLKを利用して1行分のデータを順次取り込んでいく。また、制御部8は、フレームの開始時にSTVをハイレベルにし、その他の期間では、STVをローレベルにする。そして、各スイッチ11,12,14,15は、STVがハイレベルとなっているときに、STBの立ち上がりエッジを検出すると、それぞれ、1フレーム内における動作を開始する。
また、制御部8は、1フレーム毎にPOL1のレベルをハイレベル、ローレベルに交互に切り替える。このPOL1の出力態様は第1の実施形態と同様である。ただし、本実施形態では、制御部8は、POL2のレベルに関しては、グループ毎に、ハイレベル、ローレベルに交互に切り替える。具体的には、制御部8は、フレームに依らず、フレーム内で最初のグループ内の各行を選択していく期間内では、POL2をハイレベルにし、以降、グループが切り替わる毎に、POL2のレベルを交互に切り替える。
POL2がグループ毎に切り替えられることにより、電位設定部2は、電位出力端D1〜Dnから1行分の各画素に応じた電位を出力する動作と、電位出力端D2〜Dn+1から1行分の各画素に応じた電位を出力する動作とを、グループ内の各行を全て走査する期間毎に切り替える。
本実施形態においても、制御部8は、STV(図7参照)をハイレベルとしているときに、CPVに合わせてSTBをハイレベルにしたならば、STBをハイレベルにしている期間中に、POL2のレベルをローレベルからハイレベルに切り替えればよい。その後、制御部8は、グループを構成する行の数をgとすると、g回後のSTBがハイレベルになる期間でPOL2のレベルを切り替えることを繰り返していけばよい。
次に、本実施形態におけるスイッチ11,12(図1参照)について説明する。スイッチ11,12は、STVがハイレベルになっている期間中にSTBの立ち上がりエッジを検出すると、以降、そのフレーム内で、2グループ分の行に対応する数をSTBの周期に乗じた期間(以下、2グループ分の走査期間と記す。)毎に、各スイッチについて定められた動作を繰り返す。この期間内における動作は、スイッチ11,12で異なる。また、同一のスイッチに関しても、フレームにおいてPOL1がハイレベルかローレベルかによって動作が異なる。
なお、2グループ分の走査期間は、前半の期間と後半の期間とに分けられる。前半および後半のいずれの期間も、1グループ分の行に対応する数をSTBの周期に乗じた期間である。この長さの期間を、以下、1グループ分の走査期間と記す。
図21は、第2の実施形態におけるスイッチ11によるソースラインの接続先切り替え動作を示す説明図である。図21(a)はPOL1がハイレベルの場合を示し、図21(b)はPOL1がローレベルの場合の動作を示す。
図21(a)を参照して、POL1がハイレベルの場合のスイッチ11の動作を説明する。スイッチ11は、2グループ分の走査期間における最初の立ち上がりエッジを検出すると、2グループ分の走査期間内における前半の1グループ分の走査期間中、STBがハイレベルとなっている間は、ソースラインS1をVp設定用配線5に接続させる。また、STBがローレベルとなっている間は、ソースラインS1を電位出力端D1に接続する。よって、この前半の期間では、ソースラインS1において、プリチャージ電位Vpが設定されてから、画素値に応じた正極性電位が設定されるという設定態様が繰り返される。この繰り返し回数は、1グループ内の行数(図20に示す例では2行)分である。その後、2グループ分の走査期間内における後半の1グループ分の走査期間中、スイッチ11は、ソースラインS1をVp設定用配線5に接続させ続ける。よって、この後半の期間中では、ソースラインS1の電位はVpとなる。スイッチ11は、上記の動作をフレーム内で繰り返す。従って、POL1がハイレベルとなるフレームでは、ソースラインS1は、正極性電位に保たれる。また、電位出力端D1がハイインピーダンス状態になる時であっても、ソースラインS1は正極性電位に保たれる。
図21(b)を参照して、POL1がローレベルの場合のスイッチ11の動作を説明する。スイッチ11は、2グループ分の走査期間における最初の立ち上がりエッジを検出すると、2グループ分の走査期間内における前半の1グループ分の走査期間中、STBがハイレベルとなっている間は、ソースラインS1をVn設定用配線6に接続させる。また、STBがローレベルとなっている間は、ソースラインS1を電位出力端D1に接続する。よって、この前半の期間では、ソースラインS1において、プリチャージ電位Vnが設定されてから、画素値に応じた負極性電位が設定されるという設定態様が繰り返される。この繰り返し回数は、1グループ内の行数分である。その後、2グループ分の走査期間内における後半の1グループ分の走査期間中、スイッチ11は、ソースラインS1をVn設定用配線6に接続させ続ける。よって、この後半の期間中では、ソースラインS1の電位はVnとなる。スイッチ11は、上記の動作をフレーム内で繰り返す。従って、POL1がローレベルとなるフレームでは、ソースラインS1は、負極性に保たれる。また、電位出力端D1がハイインピーダンス状態になる時であっても、ソースラインS1は負極性電位に保たれる。
図22は、第2の実施形態におけるスイッチ12によるソースラインの接続先切り替え動作を示す説明図である。図22(a)はPOL1がハイレベルの場合を示し、図22(b)はPOL1がローレベルの場合の動作を示す。
図22(a)を参照して、POL1がハイレベルの場合のスイッチ12の動作を説明する。スイッチ12は、2グループ分の走査期間における最初の立ち上がりエッジを検出すると、2グループ分の走査期間内における前半の1グループ分の走査期間中、ソースラインSn+1をVp設定用配線5に接続させ続ける。よって、この前半の期間では、ソースラインSn+1の電位はVpとなる。その後、2グループ分の走査期間内における後半の1グループ分の走査期間中、スイッチ12は、STBがハイレベルとなっている間は、ソースラインSn+1をVp設定用配線5に接続させる。また、STBがローレベルとなっている間は、ソースラインSn+1を電位出力端Dn+1に接続する。よって、この後半の期間では、ソースラインSn+1において、プリチャージ電位Vpが設定されてから、画素値に応じた正極性電位が設定されるという設定態様が繰り返される。この繰り返し回数は、1グループ内の行数(図20に示す例では2行)分である。スイッチ12は、上記の動作をフレーム内で繰り返す。従って、POL1がハイレベルとなるフレームでは、ソースラインSn+1は、正極性電位に保たれる。また、電位出力端Dn+1がハイインピーダンス状態になる時であっても、ソースラインSn+1は正極性電位に保たれる。
図22(b)を参照して、POL1がローレベルの場合のスイッチ12の動作を説明する。スイッチ12は、2グループ分の走査期間における最初の立ち上がりエッジを検出すると、2グループ分の走査期間内における前半の1グループ分の走査期間中、ソースラインSn+1をVn設定用配線6に接続させ続ける。よって、この前半の期間では、ソースラインSn+1の電位はVnとなる。その後、2グループ分の走査期間内における後半の1グループ分の走査期間中、スイッチ12は、STBがハイレベルとなっている間は、ソースラインSn+1をVn設定用配線6に接続させる。また、STBがローレベルとなっている間は、ソースラインSn+1を電位出力端Dn+1に接続する。よって、この後半の期間では、ソースラインSn+1において、プリチャージ電位Vnが設定されてから、画素値に応じた負極性電位が設定されるという設定態様が繰り返される。この繰り返し回数は、1グループ内の行数分である。スイッチ12は、上記の動作をフレーム内で繰り返す。従って、POL1がローレベルとなるフレームでは、ソースラインSn+1は、負極性電位に保たれる。また、電位出力端Dn+1がハイインピーダンス状態になる時であっても、ソースラインSn+1は負極性電位に保たれる。
ここでは、Sn+1が左から奇数番目のソースラインであり、Dn+1が左から奇数番目の電位出力端である場合を例にして説明した。Sn+1が左から偶数番目のソースラインであり、Dn+1が左から偶数番目の電位出力端である場合、スイッチ12において、上述のPOL1がハイレベルの時の動作と、ローレベルとの時の動作とが逆になる。すなわち、POL1がハイレベルならば、スイッチ12は、上述のPOL1がローレベルの時の動作(図22(b)参照))を行えばよい。また、POL1がローレベルならば、スイッチ12は、上述のPOL1がハイレベルの時の動作(図22(a)参照))を行えばよい。ただし、以下の説明では、n+1が奇数の場合を例にする。
本実施形態におけるスイッチ14の動作は、第1の実施形態と同様である(図11参照)。本実施形態におけるスイッチ15の動作も、第1の実施形態と同様である(図12参照)。
図23は、第2の実施形態においてPOL1がハイレベルとなるフレームにおけるSTB,POL1,POL2の例を示す説明図である。制御部8は、このフレーム内で最初のSTBの立ち上げを行うとき、そのSTBの立ち上がりエッジに併せて、POL1をハイレベルに切り替え、以降、このフレーム内でPOL1をハイレベルのまま維持する。また、制御部8は、フレーム内で最初にSTBがハイレベルになる期間中に、POL2をハイレベルに切り替え、以降、グループを構成する行の数をgとすると、g回後のSTBがハイレベルになる期間でPOL2のレベルを切り替えることを繰り返す。換言すれば、1グループ分の走査期間毎にPOL2のレベルを交互に切り替える。
POL1がハイレベルとなるフレーム内の最初のSTBの立ち上がりエッジ後の、1番目のグループの各行を1行ずつ選択する期間中における各スイッチ11,12,14,15(図1参照)の動作を説明する。この1番目のグループの各行を1行ずつ選択する期間中においては、POL2がハイレベルになるので、1行分のn個の画素値に応じた電位は、電位出力端D1〜Dnから出力される。また、このフレームでは、POL1はハイレベルであるので、左から奇数番目の電位出力端は正極性電位を出力し、左から偶数番目の電位出力端は負極性電位を出力する。
スイッチ11は、フレーム内の最初のSTBの立ち上がりエッジを検出すると、1番目のグループの各行を1行ずつ選択する期間内において、STBがハイレベルとなる時に、ソースラインS1をVp設定用配線5に接続させ、STBがローレベルとなる時に、ソースラインS1を電位出力端D1に接続させる(図21(a)参照)。従って、この期間内において、ソースラインS1では、プリチャージ電位Vpが設定されてから、画素値に応じた正極性電位が設定されるという設定態様が繰り返される。
スイッチ12は、フレーム内の最初のSTBの立ち上がりエッジを検出すると、1番目のグループの各行を1行ずつ選択する期間内において、ソースラインSn+1をVp設定用配線5に接続させ続ける(図22(a)参照)。この期間内で、ソースラインSn+1は画素電極の電位設定には用いられず、ソースラインSn+1の電位はVpのまま維持される。
左から偶数番目の各スイッチ14は、STBがハイレベルになっている時には、対応するソースラインをVn設定用配線6に接続させ、STBがローレベルになっているときには、対応するソースラインを、それぞれ左から偶数番目の電位出力端に接続させる(図11(a)参照)。従って、1番目のグループの各行を1行ずつ選択する期間内では、左から偶数番目の各ソースラインにおいて、プリチャージ電位Vnが設定されてから、画素値に応じた負極性電位が設定されるという設定態様が繰り返される。
左から奇数番目の各スイッチ15は、STBがハイレベルになっている時には、対応するソースラインをVp設定用配線5に接続させ、STBがローレベルになっているときには、対応するソースラインを、それぞれ左から奇数番目の電位出力端に接続させる(図12(a)参照)。従って、1番目のグループの各行を1行ずつ選択する期間内では、左から奇数番目の各ソースラインにおいて、プリチャージ電位Vpが設定されてから、画素値に応じた正極性電位が設定されるという設定態様が繰り返される。
次に、2番目のグループの各行を1行ずつ選択する期間中における各スイッチ11,12,14,15の動作を説明する。この期間中においては、POL2がローレベルになるので、1行分のn個の画素値に応じた電位は、電位出力端D2〜Dn+1から出力される。また、POL1はハイレベルのままであるので、左から偶数番目の電位出力端D2,D4,・・・は負極性電位を出力し、左から奇数番目の電位出力端D3,D5,・・・は正極性電位を出力する。
スイッチ11は、2番目のグループの先頭行に対応するSTBの立ち上がりエッジを検出すると、2番目のグループの各行を1行ずつ選択する期間中、ソースラインS1をVp設定用配線5に接続させ続ける(図21(a)参照)。この期間内では、ソースラインS1は画素電極の電位設定には用いられず、ソースラインS1の電位はVpのまま維持される。
スイッチ12は、2番目のグループの先頭行に対応するSTBの立ち上がりエッジを検出すると、2番目のグループの各行を1行ずつ選択する期間内において、STBがハイレベルとなる時に、ソースラインSn+1をVp設定用配線5に接続させ、STBがローレベルとなる時に、ソースラインSn+1を電位出力端Dn+1に接続させる。従って、この期間内において、ソースラインSn+1において、プリチャージ電位Vpが設定されてから、画素値に応じた正極性電位が設定されるという設定態様が繰り返される。
左から偶数番目の各スイッチ14は、2番目のグループの各行を1行ずつ選択する期間においても、1番目のグループの各行を1行ずつ選択する期間と同様の動作を繰り返す。従って、2番目のグループの各行を1行ずつ選択する期間においても、左から偶数番目の各ソースラインでは、プリチャージ電位Vnが設定されてから、画素値に応じた負極性電位が設定されるという設定態様が繰り返される。
左から奇数番目の各スイッチ15は、2番目のグループの各行を1行ずつ選択する期間においても、1番目のグループの各行を1行ずつ選択する期間と同様の動作を繰り返す。従って、2番目のグループの各行を1行ずつ選択する期間においても、左から奇数番目の各ソースラインでは、プリチャージ電位Vpが設定されてから、画素値に応じた正極性電位が設定されるという設定態様が繰り返される。
以降、各スイッチ11,12,14,15は、このフレーム内で、上記の2グループ分の走査期間の動作を繰り返す。この結果、各行の画素の極性は図24に示すようになる。すなわち、奇数番目のグループの各行を1行ずつ選択する期間では、左から、正極性、負極性、正極性、負極性、・・・となり、偶数番目のグループの各行を1行ずつ選択する期間では、左から、負極性、正極性、負極性、正極性、・・・となる。
図25は、第2の実施形態においてPOL1がローレベルとなるフレームにおけるSTB,POL1,POL2の例を示す説明図である。制御部8は、このフレーム内で最初のSTBの立ち上げを行うとき、そのSTBの立ち上がりエッジに併せて、POL1をローレベルに切り替え、以降、このフレーム内でPOL1をローレベルのまま維持する。制御部8によるPOL2の制御は、POL1がハイレベルとなるフレームと同様である。
POL1がローレベルとなるフレーム内の最初のSTBの立ち上がりエッジ後の、1番目のグループの各行を1行ずつ選択する期間中における各スイッチ11,12,14,15(図1参照)の動作を説明する。この1番目のグループの各行を1行ずつ選択する期間中においては、POL2がハイレベルになるので、1行分のn個の画素値に応じた電位は、電位出力端D1〜Dnから出力される。また、このフレームでは、POL1はローレベルであるので、左から奇数番目の電位出力端は負極性電位を出力し、左から偶数番目の電位出力端は正極性電位を出力する。
スイッチ11は、フレーム内の最初のSTBの立ち上がりエッジを検出すると、1番目のグループの各行を1行ずつ選択する期間内において、STBがハイレベルとなる時に、ソースラインS1をVn設定用配線6に接続させ、STBがローレベルとなる時に、ソースラインS1を電位出力端D1に接続させる(図21(b)参照)。従って、この期間内において、ソースラインS1では、プリチャージ電位Vnが設定されてから、画素値に応じた負極性電位が設定されるという設定態様が繰り返される。
スイッチ12は、フレーム内の最初のSTBの立ち上がりエッジを検出すると、1番目のグループの各行を1行ずつ選択する期間内において、ソースラインSn+1をVn設定用配線6に接続させ続ける(図22(b)参照)。この期間内で、ソースラインSn+1は画素電極の電位設定には用いられず、ソースラインSn+1の電位はVnのまま維持される。
左から偶数番目の各スイッチ14は、STBがハイレベルになっている時には、対応するソースラインをVp設定用配線5に接続させ、STBがローレベルになっているときには、対応するソースラインを、それぞれ左から偶数番目の電位出力端に接続させる(図11(b)参照)。従って、1番目のグループの各行を1行ずつ選択する期間内では、左から偶数番目の各ソースラインにおいて、プリチャージ電位Vpが設定されてから、画素値に応じた正極性電位が設定されるという設定態様が繰り返される。
左から奇数番目の各スイッチ15は、STBがハイレベルになっている時には、対応するソースラインをVn設定用配線6に接続させ、STBがローレベルになっているときには、対応するソースラインを、それぞれ左から奇数番目の電位出力端に接続させる(図12(b)参照)。従って、1番目のグループの各行を1行ずつ選択する期間内では、左から奇数番目の各ソースラインにおいて、プリチャージ電位Vnが設定されてから、画素値に応じた負極性電位が設定されるという設定態様が繰り返される。
次に、2番目のグループの各行を1行ずつ選択する期間中における各スイッチ11,12,14,15の動作を説明する。この期間中においては、POL2がローレベルになるので、1行分のn個の画素値に応じた電位は、電位出力端D2〜Dn+1から出力される。POL1はローレベルのままであるので、左から偶数番目の電位出力端D2,D4,・・・は正極性電位を出力し、左から奇数番目の電位出力端D3,D5,・・・は負極性電位を出力する。
スイッチ11は、2番目のグループの先頭行に対応するSTBの立ち上がりエッジを検出すると、2番目のグループの各行を1行ずつ選択する期間中、ソースラインS1をVn設定用配線6に接続させ続ける(図21(b)参照)。この期間内では、ソースラインS1は画素電極の電位設定には用いられず、ソースラインS1の電位はVnのまま維持される。
スイッチ12は、2番目のグループの先頭行に対応するSTBの立ち上がりエッジを検出すると、2番目のグループの各行を1行ずつ選択する期間内において、STBがハイレベルとなる時に、ソースラインSn+1をVn設定用配線6に接続させ、STBがローレベルとなる時に、ソースラインSn+1を電位出力端Dn+1に接続させる。従って、この期間内において、ソースラインSn+1において、プリチャージ電位Vnが設定されてから、画素値に応じた負極性電位が設定されるという設定態様が繰り返される。
左から偶数番目の各スイッチ14は、2番目のグループの各行を1行ずつ選択する期間においても、1番目のグループの各行を1行ずつ選択する期間と同様の動作を繰り返す。従って、2番目のグループの各行を1行ずつ選択する期間においても、左から偶数番目の各ソースラインでは、プリチャージ電位Vpが設定されてから、画素値に応じた正極性電位が設定されるという設定態様が繰り返される。
左から奇数番目の各スイッチ15は、2番目のグループの各行を1行ずつ選択する期間においても、1番目のグループの各行を1行ずつ選択する期間と同様の動作を繰り返す。従って、2番目のグループの各行を1行ずつ選択する期間においても、左から奇数番目の各ソースラインでは、プリチャージ電位Vnが設定されてから、画素値に応じた負極性電位が設定されるという設定態様が繰り返される。
以降、各スイッチ11,12,14,15は、このフレーム内で、上記の2グループ分の走査期間の動作を繰り返す。この結果、各行の画素の極性は図26に示すようになる。すなわち、奇数番目のグループの各行を1行ずつ選択する期間では、左から、負極性、正極性、負極性、正極性、・・・となり、偶数番目のグループの各行を1行ずつ選択する期間では、左から、正極性、負極性、正極性、負極性、・・・となる。
POL1はフレーム毎に交互に変化するので、各画素の極性はフレーム毎に、図24に示す状態と図26に示す状態とに交互に変化する。
第2の実施形態では、POL1がハイレベルとなるフレームであるかPOL1がローレベルとなるフレームであるかに依らず、それぞれのソースラインは、対応する電位出力端がハイインピーダンス状態になったとしても、正極性電位または負極性電位に維持される。従って、本実施形態においても、各ソースラインの電位が不安定になることはない。
また、図24や図26に示すように、横方向で隣接画素同士の極性は互いに異なる。また、縦方向に関しては、同じグループに属する行同士では、同じ極性になるが、グループの切り替わりで極性が反転する。従って、縦方向に関しては同じ極性が連続することがあるものの、画素全体として、同じ極性が連続する画素数を少なくすることができ、クロストークを防止することができる。
また、第2の実施形態においても、個々のソースラインの電位は、1つのフレーム内で正極性電位または負極性電位に保たれ、VCOMを跨いで変化することはない。よって、消費電力を抑えることができる。さらに、各ソースラインに画素値に応じた電位を設定する場合、その電位が正極性電位である場合には、駆動装置1は、そのソースラインの電位をVpにしてから、画素値に応じた電位を設定する。また、画素値に応じた電位が負極性電位である場合には、駆動装置1は、そのソースラインの電位をVnにしてから、画素値に応じた電位を設定する。従って、消費電力を抑えることができる。
なお、上記の説明において、2グループ分の走査期間内における前半の1グループ分の走査期間は、奇数番目のグループの走査期間であり、その奇数番目のグループの各行が全て選択される期間であるということができる。同様に、2グループ分の走査期間内における後半の1グループ分の走査期間は、偶数番目のグループの走査期間であり、その偶数番目のグループの各行が全て選択される期間であるということができる。
また、第1の実施形態で説明したように、制御部8がPOL2を生成するのではなく、駆動装置1(例えば、駆動装置1内の電位設定部2)がPOL2を生成し、そのPOL2に従って動作してもよい。
なお、第1の実施形態は、第2の実施形態における個々のグループに属する行を1行だけとした場合に相当する。従って、第1の実施形態は、第2の実施形態の一種であるということができる。
[実施形態3]
図27は、本発明の第3の実施形態の液晶表示装置の例を示す説明図である。第1の実施形態と同様の構成要素については、図1および図2と同一の符号を付し、詳細な説明を省略する。第3の実施形態の液晶表示装置は、複数の駆動装置1a,1bと、液晶表示パネル20bと、制御部8と、電源部9とを備える。
本実施形態では、液晶表示パネル20bを2つの駆動装置1a,1bが駆動する場合を例にして説明するが、3つ以上の駆動装置が液晶表示パネル20bを駆動する構成であってもよい。以下、視認側から見て一番左側に配置される駆動装置を第1の駆動装置1aと記す。また、視認側から見て一番右側に配置される駆動装置を第2の駆動装置1bと記す。また、3つ以上の駆動装置が存在する場合において、第1の駆動装置1aおよび第2の駆動装置1b以外の駆動装置(図27において図示略)を第3の駆動装置と記す。図27では、2つの駆動装置(第1の駆動装置1aおよび第2の駆動装置1b)を備え、第3の駆動装置は備えていない場合を示している。図27に示すように、駆動装置1a,1bは並べて配置される。ただし、第3の駆動装置が設けられる場合、第1の駆動装置1aおよび第2の駆動装置1bの間に配置される。第3の駆動装置の個数は限定されない。
各駆動装置1a,1bは、電位設定部2(図27において図示略。図28、図30参照。)を備え、電位設定部2の電位出力端は、スイッチ(後述の図28、図30に示すスイッチ11,12,14,15,91,92のいずれか)を介して、ソースラインに接続される。このとき、隣接する駆動装置同士において、視認側から見て左側の駆動装置における右端の電位出力端と、視認側から見て右側の駆動装置における左端の電位出力端は、共通のソースラインに接続される。図27では、第1の駆動装置1aにおける右端の電位出力端と、第2の駆動装置1bにおける左端の電位出力端とが、スイッチ(図27において図示略。)を介して、ソースラインSn+1に接続される場合を例示している。
制御部8は、第1の実施形態と同様に、各制御信号POL1,POL2,SCLK,STB,STV等を出力する。ただし、制御部8は、各駆動装置1a,1bにそれぞれ制御信号を出力する。第3の駆動装置が設けられている場合には、第3の駆動装置に対しても制御信号を出力する。また、電源部9は、第1の実施形態と同様に電圧を供給する。ただし、電源部9は、各駆動装置1a,1bにそれぞれ電圧を供給する。第3の駆動装置が設けられている場合には、第3の駆動装置に対しても電圧を供給する。
液晶表示パネル20bは、マトリクス状に配置された複数の画素電極21と、コモン電極(図27において図示略)との間に液晶(図示略)を挟持する。本実施形態では、液晶表示パネル20bの各行において、各画素がR,G,Bの順に繰り返し並ぶ場合を例にして説明する。
液晶表示パネル20bには、複数のソースラインが設けられ、隣り合うソースラインの間に、1列分の画素電極を備える。従って、マトリクス状に配置された画素電極群において、画素電極の列数はソースラインの数より1少ない。換言すれば、液晶表示パネル20bは、画素電極の各列の左側にそれぞれソースラインを備えるとともに、1番右側の画素列の右側にもソースラインを備える。この点は、第1の実施形態と同様である。
ただし、第3の実施形態では、画素電極の列数は、1つの駆動装置内の電位設定部2(図27において図示略)の電位出力端の数よりも多い。ここでは、画素電極の列数が2nであり、ソースラインの数が2n+1本である場合を例にする。視認側から見て左側のソースラインからS1〜S2n+1と記す。前述のように、左からn+1番目のソースラインSn+1は、駆動装置1a,1b両方の電位出力端に接続される。なお、図27では、ソースラインSn+1を便宜的に他のソースラインよりも太く図示しているが、各ソースラインS1〜S2n+1はいずれも同様の太さである。
図28は、第1の駆動装置1aの構成例を示す説明図である。第1の実施形態における駆動装置1と同様の構成要素については、図1と同一の符号を付し、詳細な説明を省略する。第1の駆動装置1aは、電位設定部2と、Vp設定部3と、Vn設定部4と、Vp設定用配線5と、Vn設定用配線6とを備える。
電位設定部2は、n+1個の電位出力端D1〜Dn+1を備える。電位設定部2が制御部8からの制御信号SLCK,STBに従って画像データを取り込み、POL1,POL2に従って電位出力端D1〜Dn+1の出力電位を定める動作は、第1の実施形態と同様である。ただし、本実施形態では、液晶表示パネル20bにおいて1行分の画素がR,G,Bの順に繰り返し並ぶ場合には、nは6の倍数であるものとする。従って、n+1は、6の倍数に1を加えた値であり、奇数となる。nを6の倍数とする理由は以下のとおりである。R,G,Bを一組とするため、nは3の倍数である必要がある。また、一番左側の画素と左からn番目の画素の極性が異なり、第2の駆動装置2bにより駆動される左からn+1番目の画素の極性が、一番左側の画素の極性と共通になるようにするためには、nは偶数でなければならない。よって、これらの要件を満たすため、nは6の倍数である必要がある。
また、視認側から見て左からn番目までの電位出力端D1〜Dnに対応付けて設けられる各スイッチは、第1の実施形態と同様である。すなわち、電位出力端D1に関しては、スイッチ11が設けられる。また、左から偶数番目の電位出力端D2,D4,・・・には、スイッチ14が設けられる。また、左から奇数番目の電位出力端D3,D5,・・・には、スイッチ15が設けられる。ただし、Dn+1は除く。
左からn+1番の電位出力端Dn+1に対応するスイッチとしては、第3端部スイッチ91(以下、単にスイッチ91と記す。)が設けられる。この点で、電位出力端Dn+1にスイッチ12が設けられていた駆動装置1(図1参照)とは異なる。
左からn+1番目までのソースラインS1〜Sn+1は、スイッチ(スイッチ11,14,15,91のいずれか)を介して、電位出力端D1〜Dn+1に接続される。ここで、ソースラインSn+1は、第1分岐部41と、第2分岐部42とを有する。以下、第1分岐部41を単に「分岐部41」と記し、第2分岐部42を単に「分岐部42」と記す場合がある。
ここで、駆動装置がu個存在する場合に関して、第1分岐部41および第2分岐部42を有するソースラインについて説明する。駆動装置の個数をuとし、vを1以上u未満の整数とする。このとき、左からv・n+1番目のソースラインSv・n+1が、第1分岐部41および第2分岐部42を有し、他のソースラインは分岐部を有さない。そして、このソースラインSv・n+1は、左からv番目の駆動装置における左からn+1番目の電位出力端Dn+1と、左からv+1番目の駆動装置における左から1番目の電位出力端D1との両方に対応し、この2つの電位出力端に接続される。具体的には、ソースラインSv・n+1の第1分岐部41が、左からv番目の駆動装置における電位出力端Dn+1に、スイッチ91(図28、図32参照)を介して接続される。また、ソースラインSv・n+1の第2分岐部42が、左からv+1番目の駆動装置における電位出力端D1に、スイッチ92(図30、図32参照)を介して接続される。
図27に示す例では、駆動装置の個数uは“2”であるので、vの取り得る値は“1”のみである。従って、分岐部を有するソースラインは、S1〜S2n+1のうち、Sn+1である。そして、ソースラインSn+1の第1分岐部41が、左から1番目の駆動装置1aにおける電位出力端Dn+1に、スイッチ91(図28参照)を介して接続される。また、ソースラインSn+1の第2の分岐部42が、左から2番目の駆動装置1bにおける電位出力端D1に、スイッチ92(図30参照)を介して接続される。
上記のように、一方の分岐部41が、左からn+1番目に配置されたスイッチ91に接続される。ソースラインS1〜Snと、対応するスイッチとの接続は、第1の実施形態と同様であり、説明を省略する。
スイッチ11,14,15の動作は、それぞれ、第1の実施形態におけるスイッチ11,14,15の動作と同様であり、説明を省略する。
図29は、電位出力端Dn+1に対応するスイッチ91によるソースラインの接続先切り替え動作を示す説明図である。図29(a)はPOL1がハイレベルの場合を示し、図29(b)はPOL1がローレベルの場合を示す。スイッチ91は、STVがハイレベルになっている期間中にSTBの立ち上がりエッジを検出すると、以降、そのフレーム内で、STB2周期分の期間毎に、各スイッチについて定められた動作を繰り返す。
図29(a)を参照して、POL1がハイレベルとなるフレームでのスイッチ91の動作を説明する。スイッチ91は、STB2周期分の期間における最初の立ち上がりエッジを検出すると、その立ち上がりエッジからSTB1周期分の期間、ソースラインSn+1の分岐部41を電位出力端Dn+1に接続させる。この結果、ソースラインSn+1の分岐部41はハイインピーダンス状態になる。ただし、スイッチ91は、ソースラインSn+1の分岐部41を、電位出力端Dn+1、Vp設定用配線5およびVn設定用配線6のいずれにも接続させないことにより(すなわち、オープンな状態とすることにより)、ハイインピーダンス状態にしてもよい。そして、このように分岐部41を電位出力端Dn+1に接続させない場合、このSTB1周期分の期間において、電位出力端Dn+1はハイインピーダンス状態でなくてもよい。
次に、STB2周期分の期間における2回目のSTBの立ち上がりエッジを検出すると、スイッチ91は、STBがハイレベルとなっている間、ソースラインSn+1の分岐部41をVp設定用配線5に接続させる。次に、スイッチ91は、STBの立ち下がりエッジを検出すると、STBがローレベルとなっている間、ソースラインSn+1の分岐部41を電位出力端Dn+1に接続する。
図29(b)を参照して、POL1がローレベルとなるフレームでのスイッチ91の動作を説明する。スイッチ91は、STB2周期分の期間における最初の立ち上がりエッジを検出すると、その立ち上がりエッジからSTB1周期分の期間、ソースラインSn+1の分岐部41を電位出力端Dn+1に接続させる。この結果、ソースラインSn+1の分岐部41はハイインピーダンス状態になる。ただし、上述のように、スイッチ91は、ソースラインSn+1の分岐部41を、電位出力端Dn+1、Vp設定用配線5およびVn設定用配線6のいずれにも接続させないことにより、ハイインピーダンス状態にしてもよい。そして、このように分岐部41を電位出力端Dn+1に接続させない場合、このSTB1周期分の期間において、電位出力端Dn+1はハイインピーダンス状態でなくてもよい。
次に、STB2周期分の期間における2回目のSTBの立ち上がりエッジを検出すると、スイッチ91は、STBがハイレベルとなっている間、ソースラインSn+1の分岐部41をVn設定用配線6に接続させる。次に、スイッチ91は、STBの立ち下がりエッジを検出すると、STBがローレベルとなっている間、ソースラインSn+1の分岐部41を電位出力端Dn+1に接続する。
以降、このフレーム内で、スイッチ91は、このSTB2周期分の動作を繰り返す。
図30は、第2の駆動装置1bの構成例を示す説明図である。第1の実施形態における駆動装置1と同様の構成要素については、図1と同一の符号を付し、詳細な説明を省略する。第2の駆動装置1bは、電位設定部2と、Vp設定部3と、Vn設定部4と、Vp設定用配線5と、Vn設定用配線6とを備える。
電位設定部2は、n+1個の電位出力端D1〜Dn+1を備える。既に説明したように、n+1は、6の倍数に1を加えた値であり、奇数である。
また、第2の駆動装置1bの電位設定部2では、左から2番目からn+1番目までの電位出力端D2〜Dn+1に対応付けて設けられる各スイッチは、第1の実施形態と同様である。すなわち、電位設定部2の左から偶数番目の電位出力端D2,D4,・・・には、スイッチ14が設けられる。また、左から奇数番目の電位出力端D3,D5,・・・には、スイッチ15が設けられる。ただし、D1は除く。また、左からn+1番目の電位出力端Dn+1には、スイッチ12が設けられる。
第2の駆動装置1bの電位設定部2では、1番左の電位出力端D1に対応するスイッチとして、第4端部スイッチ92(以下、単にスイッチ92と記す。)が設けられる。この点で、電位出力端D1にスイッチ11が設けられていた駆動装置1(図1参照)とは異なる。
液晶表示パネル20bのソースラインSn+1において、第1の駆動装置1aのスイッチ91接続されていない方の分岐部42は、スイッチ92に接続される。この結果、第1の駆動装置1aにおける電位出力端Dn+1と、第2の駆動装置1bにおける電位出力端D1には、共通のソースラインSn+1が接続されることになる。
また、液晶表示パネル20bにおける左からn+2番目以降の各ソースラインSn+2〜S2n+1は、以下のようにスイッチに接続される。これらのソースラインのうち、液晶表示パネル20bにおける左から偶数番目のソースラインSn+2,Sn+4,・・・は、スイッチ14に接続される。また、これらのソースラインのうち、液晶表示パネル20bにおける左から奇数番目のソースラインSn+3,Sn+5,・・・は、スイッチ15に接続される。また、一番右側のソースラインS2n+1はスイッチ12に接続される。
スイッチ12,14,15の動作は、それぞれ、第1の実施形態におけるスイッチ12,14,15の動作と同様であり、説明を省略する。
図31は、第2の駆動装置1bにおける電位出力端D1に対応するスイッチ92によるソースラインの接続先切り替え動作を示す説明図である。図31(a)はPOL1がハイレベルの場合を示し、図31(b)はPOL1がローレベルの場合を示す。スイッチ92は、STVがハイレベルになっている期間中にSTBの立ち上がりエッジを検出すると、以降、そのフレーム内で、STB2周期分の期間毎に、各スイッチについて定められた動作を繰り返す。
図31(a)を参照して、POL1がハイレベルとなるフレームでのスイッチ92の動作を説明する。スイッチ92は、STB2周期分の期間における最初の立ち上がりエッジを検出すると、スイッチ92は、STBがハイレベルとなっている間、ソースラインSn+1の分岐部42をVp設定用配線5に接続させる。次に、STBの立ち下がりエッジを検出すると、STBがローレベルとなっている間、スイッチ92は、ソースラインSn+1の分岐部42を電位出力端D1に接続させる。
次に、STB2周期分の期間における2回目のSTBの立ち上がりエッジを検出すると、その立ち上がりエッジからSTB1周期分の期間、スイッチ92は、引き続き、ソースラインSn+1の分岐部42を電位出力端D1に接続させる。この結果、ソースラインSn+1の分岐部42はハイインピーダンス状態になる。ただし、スイッチ92は、ソースラインSn+1の分岐部42を、電位出力端D1、Vp設定用配線5およびVn設定用配線6のいずれにも接続させないことにより、ハイインピーダンス状態にしてもよい。そして、このように分岐部42を電位出力端D1に接続させない場合、このSTB1周期分の期間において、電位出力端D1はハイインピーダンス状態でなくてもよい。
図31(b)を参照して、POL1がローレベルとなるフレームでのスイッチ92の動作を説明する。スイッチ92は、STB2周期分の期間における最初の立ち上がりエッジを検出すると、スイッチ92は、STBがハイレベルとなっている間、ソースラインSn+1の分岐部42をVn設定用配線6に接続させる。次に、STBの立ち下がりエッジを検出すると、STBがローレベルとなっている間、スイッチ92は、ソースラインSn+1の分岐部42を電位出力端D1に接続させる。
次に、STB2周期分の期間における2回目のSTBの立ち上がりエッジを検出すると、その立ち上がりエッジからSTB1周期分の期間、スイッチ92は、引き続き、ソースラインSn+1の分岐部42を電位出力端D1に接続させる。この結果、ソースラインSn+1の分岐部42はハイインピーダンス状態になる。ただし、スイッチ92は、ソースラインSn+1の分岐部42を、電位出力端D1、Vp設定用配線5およびVn設定用配線6のいずれにも接続させないことにより、ハイインピーダンス状態にしてもよい。そして、このように分岐部42を電位出力端D1に接続させない場合、このSTB1周期分の期間において、電位出力端D1はハイインピーダンス状態でなくてもよい。
以降、このフレーム内で、スイッチ92は、このSTB2周期分の動作を繰り返す。
次に、第3の実施形態における動作を説明する。ここでは、液晶表示パネル20bの各行でR,G,Bの画素が繰り返し配置されているものとする。この場合、既に説明したように、nは6の倍数であり、その結果、n+1は奇数となる。制御部8が出力する制御信号STB,POL1,POL2の変化は、第1の実施形態と同様である。
まず、POL1がハイレベルとなるフレームの動作について説明する。制御部8は、POL1がハイレベルとなるフレームで最初にSTBを立ち上げるときに、そのSTBの立ち上がりエッジに併せて、POL1をハイレベルに切り替え、以降、このフレーム内でPOL1をハイレベルのまま維持する。また、制御部8は、フレーム内で最初にSTBがハイレベルになる期間中に、POL2をハイレベルに切り替え、以降、STBの周期毎にPOL2のレベルを交互に切り替える。
POL1がハイレベルとなるフレーム内での最初のSTBの立ち上がりエッジを検出すると、各スイッチは、STBがハイレベルとなる期間中、以下のように動作する。
第1の駆動装置1aのスイッチ11は、ソースラインS1をVp設定用配線5に接続させる。この結果、ソースラインS1の電位はVpとなる。
各駆動装置1a,1bにおける各スイッチ14は、それぞれ左から偶数番目のソースラインS2,S4,・・・,S2nを、Vn設定用配線6に接続させる。この結果、これらの偶数番目の各ソースラインの電位はVnとなる。
また、各駆動装置1a,1bにおける各スイッチ15は、それぞれ左から奇数番目のソースラインS3,S5,・・・,Sn−1,Sn+3,・・・S2n−1を、Vp設定用配線5に接続させる。この結果、これらの奇数番目の各ソースラインの電位はVpとなる。
また、スイッチ91(図28参照)は、ソースラインSn+1の分岐部41を電位出力端Dn+1に接続させ、スイッチ92(図29参照)は、ソースラインSn+1の分岐部42をVp設定用配線5に接続させる。従って、第1の駆動装置1aの電位出力端Dn+1の出力はハイインピーダンス状態であるが、ソースラインSn+1の電位はVpとなる。
また、第2の駆動装置1bのスイッチ12は、ソースラインS2n+1をVp設定用配線5に接続させる。従って、電位出力端Dn+1はハイインピーダンス状態であるが、ソースラインS2n+1の電位はVpとなる。
続いて、STBの立ち下がりエッジを検出すると、各スイッチは、STBがローレベルとなる期間中、以下のように動作する。なお、このとき、各駆動装置1a,1bの電位設定部2は、それぞれ、電位出力端D1〜Dnから画素値に応じた電位を出力し、電位出力端Dn+1の出力をハイインピーダンス状態とする。また、左から奇数番目の電位出力端からの出力電位は正極性電位であり、左から偶数番目の電位出力端からの出力電位は負極性電位である。
第1の駆動装置1aのスイッチ11は、ソースラインS1を電位出力端D1に接続させる。この結果、ソースラインS1の電位は、画素値に応じた正極性電位に変化する。すなわち、ソースラインS1は、プリチャージ電位Vpに設定されてから、画素値に応じた正極性電位に設定されることになる。
第1の駆動装置1aの各スイッチ14は、それぞれ左から偶数番目のソースラインS2,S4,・・・を電位出力端D2,D4,・・・に接続させる。第2の駆動装置1bの各スイッチ14も、それぞれ左から偶数番目のソースラインSn+2,Sn+4,・・・を電位出力端D2,D4,・・・に接続させる。この結果、左から偶数番目のソースラインS2,S4,・・・,S2nの電位は、画素値に応じた負極性電位となる。すなわち、左から偶数番目の各ソースラインは、プリチャージ電位Vnに設定されてから、画素値に応じた負極性電位に設定されることになる。
第1の駆動装置1aの各スイッチ15は、それぞれ左から奇数番目のソースラインS3,S5,・・・,Sn−1を電位出力端D3,D5,・・・に接続させる。第2の駆動装置1bの各スイッチ15も、それぞれ左から奇数番目のソースラインSn+3,Sn+5,・・・,S2n−1を電位出力端D3,D5,・・・に接続させる。この結果、左から奇数番目のソースラインS3,S5,・・・,Sn−1,Sn+3,Sn+5,・・・,S2n−1の電位は、画素値に応じた正極性電位となる。すなわち、これらのソースラインは、プリチャージ電位Vpに設定されてから、画素値に応じた正極性電位に設定されることになる。
また、スイッチ91(図28参照)は、ソースラインSn+1の分岐部41を電位出力端Dn+1に接続させたままとし、スイッチ92(図29参照)は、ソースラインSn+1の分岐部42を電位出力端D1に接続させる。従って、第1の駆動装置1aの電位出力端Dn+1の出力はハイインピーダンス状態であるが、ソースラインSn+1の電位は、第2の駆動装置1bの電位出力端D1によって、画素値に応じた正極性電位に設定される。すなわち、ソースラインSn+1は、プリチャージ電位Vpに設定されてから、画素値に応じた正極性電位に設定されることになる。
また、第2の駆動装置1bのスイッチ12は、ソースラインS2n+1をVp設定用配線5に接続させたままとする。よって、ソースラインS2n+1の電位はVpのままとなる。このとき、電位出力端D2n+1の出力はハイインピーダンス状態であり、ソースラインS2n+1は、画素電極の画素設定に用いられない。しかし、上記のように、ソースラインS2n+1の電位はVpとなり、不安定になることはない。
この結果、第1行の2n個の画素電極は、それぞれ、視認側から見て左側のソースラインによって画素値に応じた電位に設定され、各画素の極性は、左側から正極性、負極性、正極性、負極性、・・・となる。
次に、STBの立ち上がりエッジを検出すると、各スイッチは、STBがハイレベルとなる期間中、以下のように動作する。
第1の駆動装置1aのスイッチ11は、ソースラインS1をVp設定用配線5に接続させる。この結果、ソースラインS1の電位はVpとなる。
各駆動装置1a,1bにおける各スイッチ14は、それぞれ左から偶数番目のソースラインS2,S4,・・・,S2nを、Vn設定用配線6に接続させる。この結果、これらの偶数番目の各ソースラインの電位はVnとなる。
また、各駆動装置1a,1bにおける各スイッチ15は、それぞれ左から奇数番目のソースラインS3,S5,・・・,Sn−1,Sn+3,・・・S2n−1を、Vp設定用配線5に接続させる。この結果、これらの奇数番目の各ソースラインの電位はVpとなる。
また、スイッチ91(図28参照)は、ソースラインSn+1の分岐部41をVp設定用配線5に接続させ、スイッチ92(図29参照)は、ソースラインSn+1の分岐部42を電位出力端D1に接続させる。従って、第2の駆動装置1bの電位出力端D1の出力はハイインピーダンス状態であるが、ソースラインSn+1の電位はVpとなる。
また、第2の駆動装置1bのスイッチ12は、ソースラインS2n+1をVp設定用配線5に接続させる。従って、電位出力端Dn+1はハイインピーダンス状態であるが、ソースラインS2n+1の電位はVpとなる。
続いて、STBの立ち下がりエッジを検出すると、各スイッチは、STBがローレベルとなる期間中、以下のように動作する。なお、このとき、各駆動装置1a,1bの電位設定部2は、それぞれ、電位出力端D2〜Dn+1から画素値に応じた電位を出力し、電位出力端D1の出力をハイインピーダンス状態とする。また、左から奇数番目の電位出力端からの出力電位は正極性電位であり、左から偶数番目の電位出力端からの出力電位は負極性電位である。
第1の駆動装置1aのスイッチ11は、ソースラインS1をVp設定用配線5に接続させたままとする。よって、ソースラインS1の電位はVpのままとなる。このとき、電位出力端D1の出力はハイインピーダンス状態であり、ソースラインS1は、画素電極の画素設定に用いられない。しかし、上記のように、ソースラインS1の電位はVpとなり、不安定になることはない。
第1の駆動装置1aの各スイッチ14は、それぞれ左から偶数番目のソースラインS2,S4,・・・を電位出力端D2,D4,・・・に接続させる。第2の駆動装置1bの各スイッチ14も、それぞれ左から偶数番目のソースラインSn+2,Sn+4,・・・を電位出力端D2,D4,・・・に接続させる。この結果、左から偶数番目のソースラインS2,S4,・・・,S2nの電位は、画素値に応じた負極性電位となる。すなわち、左から偶数番目の各ソースラインは、プリチャージ電位Vnに設定されてから、画素値に応じた負極性電位に設定されることになる。
第1の駆動装置1aの各スイッチ15は、それぞれ左から奇数番目のソースラインS3,S5,・・・,Sn−1を電位出力端D3,D5,・・・に接続させる。第2の駆動装置1bの各スイッチ15も、それぞれ左から奇数番目のソースラインSn+3,Sn+5,・・・,S2n−1を電位出力端D3,D5,・・・に接続させる。この結果、左から奇数番目のソースラインS3,S5,・・・,Sn−1,Sn+3,Sn+5,・・・,S2n−1の電位は、画素値に応じた正極性電位となる。すなわち、これらのソースラインは、プリチャージ電位Vpに設定されてから、画素値に応じた正極性電位に設定されることになる。
また、スイッチ91(図28参照)は、ソースラインSn+1の分岐部41を電位出力端Dn+1に接続させ、スイッチ92(図29参照)は、ソースラインSn+1の分岐部42を電位出力端D1に接続させたままとする。従って、第2の駆動装置1bの電位出力端D1の出力はハイインピーダンス状態であるが、ソースラインSn+1の電位は、第1の駆動装置1aの電位出力端Dn+1によって、画素値に応じた正極性電位に設定される。すなわち、ソースラインSn+1は、プリチャージ電位Vpに設定されてから、画素値に応じた正極性電位に設定されることになる。
また、第2の駆動装置1bのスイッチ12は、ソースラインS2n+1を電位出力端Dn+1に接続させる。よって、ソースラインS2n+1の電位は、画素値に応じた正極性電位に設定される。すなわち、ソースラインS2n+1は、プリチャージ電位Vpに設定されてから、画素値に応じた正極性電位に設定されることになる。
この結果、第2行の2n個の画素電極は、それぞれ、視認側から見て右側のソースラインによって画素値に応じた電位に設定され、各画素の極性は、左側から負極性、正極性、負極性、正極性、・・・となる。
POL1がハイレベルとなるフレーム内で、以降、上記のSTB2周期分の動作を繰り返す。
次に、POL1がローレベルとなるフレームの動作について説明する。制御部8は、POL1がローレベルとなるフレームで最初にSTBを立ち上げるときに、そのSTBの立ち上がりエッジに併せて、POL1をローレベルに切り替え、以降、このフレーム内でPOL1をローレベルのまま維持する。POL2の制御は、POL1がハイレベルとなるフレームと同様である。
POL1がローレベルとなるフレーム内での最初のSTBの立ち上がりエッジを検出すると、各スイッチは、STBがハイレベルとなる期間中、以下のように動作する。
第1の駆動装置1aのスイッチ11は、ソースラインS1をVn設定用配線6に接続させる。この結果、ソースラインS1の電位はVnとなる。
各駆動装置1a,1bにおける各スイッチ14は、それぞれ左から偶数番目のソースラインS2,S4,・・・,S2nを、Vp設定用配線5に接続させる。この結果、これらの偶数番目の各ソースラインの電位はVpとなる。
また、各駆動装置1a,1bにおける各スイッチ15は、それぞれ左から奇数番目のソースラインS3,S5,・・・,Sn−1,Sn+3,・・・S2n−1を、Vn設定用配線6に接続させる。この結果、これらの奇数番目の各ソースラインの電位はVnとなる。
また、スイッチ91(図28参照)は、ソースラインSn+1の分岐部41を電位出力端Dn+1に接続させ、スイッチ92(図29参照)は、ソースラインSn+1の分岐部42をVn設定用配線6に接続させる。従って、第1の駆動装置1aの電位出力端Dn+1の出力はハイインピーダンス状態であるが、ソースラインSn+1の電位はVnとなる。
また、第2の駆動装置1bのスイッチ12は、ソースラインS2n+1をVn設定用配線6に接続させる。従って、電位出力端Dn+1はハイインピーダンス状態であるが、ソースラインS2n+1の電位はVnとなる。
続いて、STBの立ち下がりエッジを検出すると、各スイッチは、STBがローレベルとなる期間中、以下のように動作する。なお、このとき、各駆動装置1a,1bの電位設定部2は、それぞれ、電位出力端D1〜Dnから画素値に応じた電位を出力し、電位出力端Dn+1の出力をハイインピーダンス状態とする。また、左から奇数番目の電位出力端からの出力電位は負極性電位であり、左から偶数番目の電位出力端からの出力電位は正極性電位である。
第1の駆動装置1aのスイッチ11は、ソースラインS1を電位出力端D1に接続させる。この結果、ソースラインS1の電位は、画素値に応じた負極性電位に変化する。すなわち、ソースラインS1は、プリチャージ電位Vnに設定されてから、画素値に応じた負極性電位に設定されることになる。
第1の駆動装置1aの各スイッチ14は、それぞれ左から偶数番目のソースラインS2,S4,・・・を電位出力端D2,D4,・・・に接続させる。第2の駆動装置1bの各スイッチ14も、それぞれ左から偶数番目のソースラインSn+2,Sn+4,・・・を電位出力端D2,D4,・・・に接続させる。この結果、左から偶数番目のソースラインS2,S4,・・・,S2nの電位は、画素値に応じた正極性電位となる。すなわち、左から偶数番目の各ソースラインは、プリチャージ電位Vpに設定されてから、画素値に応じた正極性電位に設定されることになる。
第1の駆動装置1aの各スイッチ15は、それぞれ左から奇数番目のソースラインS3,S5,・・・,Sn−1を電位出力端D3,D5,・・・に接続させる。第2の駆動装置1bの各スイッチ15も、それぞれ左から奇数番目のソースラインSn+3,Sn+5,・・・,S2n−1を電位出力端D3,D5,・・・に接続させる。この結果、左から奇数番目のソースラインS3,S5,・・・,Sn−1,Sn+3,Sn+5,・・・,S2n−1の電位は、画素値に応じた負極性電位となる。すなわち、これらのソースラインは、プリチャージ電位Vnに設定されてから、画素値に応じた負極性電位に設定されることになる。
また、スイッチ91(図28参照)は、ソースラインSn+1の分岐部41を電位出力端Dn+1に接続させたままとし、スイッチ92(図29参照)は、ソースラインSn+1の分岐部42を電位出力端D1に接続させる。従って、第1の駆動装置1aの電位出力端Dn+1の出力はハイインピーダンス状態であるが、ソースラインSn+1の電位は、第2の駆動装置1bの電位出力端D1によって、画素値に応じた負極性電位に設定される。すなわち、ソースラインSn+1は、プリチャージ電位Vnに設定されてから、画素値に応じた負極性電位に設定されることになる。
また、第2の駆動装置1bのスイッチ12は、ソースラインS2n+1をVn設定用配線6に接続させたままとする。よって、ソースラインS2n+1の電位はVnのままとなる。このとき、電位出力端D2n+1の出力はハイインピーダンス状態であり、ソースラインS2n+1は、画素電極の画素設定に用いられない。しかし、上記のように、ソースラインS2n+1の電位はVnとなり、不安定になることはない。
この結果、第1行の2n個の画素電極は、それぞれ、視認側から見て左側のソースラインによって画素値に応じた電位に設定され、各画素の極性は、左側から負極性、正極性、負極性、正極性、・・・となる。
次に、STBの立ち上がりエッジを検出すると、各スイッチは、STBがハイレベルとなる期間中、以下のように動作する。
第1の駆動装置1aのスイッチ11は、ソースラインS1をVn設定用配線6に接続させる。この結果、ソースラインS1の電位はVnとなる。
各駆動装置1a,1bにおける各スイッチ14は、それぞれ左から偶数番目のソースラインS2,S4,・・・,S2nを、Vp設定用配線5に接続させる。この結果、これらの偶数番目の各ソースラインの電位はVpとなる。
また、各駆動装置1a,1bにおける各スイッチ15は、それぞれ左から奇数番目のソースラインS3,S5,・・・,Sn−1,Sn+3,・・・S2n−1を、Vn設定用配線6に接続させる。この結果、これらの奇数番目の各ソースラインの電位はVnとなる。
また、スイッチ91(図28参照)は、ソースラインSn+1の分岐部41をVn設定用配線6に接続させ、スイッチ92(図29参照)は、ソースラインSn+1の分岐部42を電位出力端D1に接続させる。従って、第2の駆動装置1bの電位出力端D1の出力はハイインピーダンス状態であるが、ソースラインSn+1の電位はVnとなる。
また、第2の駆動装置1bのスイッチ12は、ソースラインS2n+1をVn設定用配線6に接続させる。従って、電位出力端Dn+1はハイインピーダンス状態であるが、ソースラインS2n+1の電位はVnとなる。
続いて、STBの立ち下がりエッジを検出すると、各スイッチは、STBがローレベルとなる期間中、以下のように動作する。なお、このとき、各駆動装置1a,1bの電位設定部2は、それぞれ、電位出力端D2〜Dn+1から画素値に応じた電位を出力し、電位出力端D1の出力をハイインピーダンス状態とする。また、左から奇数番目の電位出力端からの出力電位は負極性電位であり、左から偶数番目の電位出力端からの出力電位は正極性電位である。
第1の駆動装置1aのスイッチ11は、ソースラインS1をVn設定用配線6に接続させたままとする。よって、ソースラインS1の電位はVnのままとなる。このとき、電位出力端D1の出力はハイインピーダンス状態であり、ソースラインS1は、画素電極の画素設定に用いられない。しかし、上記のように、ソースラインS1の電位はVnとなり、不安定になることはない。
第1の駆動装置1aの各スイッチ14は、それぞれ左から偶数番目のソースラインS2,S4,・・・を電位出力端D2,D4,・・・に接続させる。第2の駆動装置1bの各スイッチ14も、それぞれ左から偶数番目のソースラインSn+2,Sn+4,・・・を電位出力端D2,D4,・・・に接続させる。この結果、左から偶数番目のソースラインS2,S4,・・・,S2nの電位は、画素値に応じた正極性電位となる。すなわち、左から偶数番目の各ソースラインは、プリチャージ電位Vpに設定されてから、画素値に応じた正極性電位に設定されることになる。
第1の駆動装置1aの各スイッチ15は、それぞれ左から奇数番目のソースラインS3,S5,・・・,Sn−1を電位出力端D3,D5,・・・に接続させる。第2の駆動装置1bの各スイッチ15も、それぞれ左から奇数番目のソースラインSn+3,Sn+5,・・・,S2n−1を電位出力端D3,D5,・・・に接続させる。この結果、左から奇数番目のソースライン3,S5,・・・,Sn−1,Sn+3,Sn+5,・・・,S2n−1の電位は、画素値に応じた負極性電位となる。すなわち、これらのソースラインは、プリチャージ電位Vnに設定されてから、画素値に応じた負極性電位に設定されることになる。
また、スイッチ91(図28参照)は、ソースラインSn+1の分岐部41を電位出力端Dn+1に接続させ、スイッチ92(図29参照)は、ソースラインSn+1の分岐部42を電位出力端D1に接続させたままとする。従って、第2の駆動装置1bの電位出力端D1の出力はハイインピーダンス状態であるが、ソースラインSn+1の電位は、第1の駆動装置1aの電位出力端Dn+1によって、画素値に応じた負極性電位に設定される。すなわち、ソースラインSn+1は、プリチャージ電位Vnに設定されてから、画素値に応じた負極性電位に設定されることになる。
また、第2の駆動装置1bのスイッチ12は、ソースラインS2n+1を電位出力端Dn+1に接続させる。よって、ソースラインS2n+1の電位は、画素値に応じた負極性電位に設定される。すなわち、ソースラインS2n+1は、プリチャージ電位Vnに設定されてから、画素値に応じた負極性電位に設定されることになる。
この結果、第2行の2n個の画素電極は、それぞれ、視認側から見て右側のソースラインによって画素値に応じた電位に設定され、各画素の極性は、左側から正極性、負極性、正極性、負極性、・・・となる。
POL1がローレベルとなるフレーム内で、以降、上記のSTB2周期分の動作を繰り返す。
本実施形態においても、各ソースラインは、画素値に応じた電位を出力する電位出力端に接続されていないときには、Vp設定用配線5またはVn設定用配線6に接続される。よって、ソースラインの電位が不安定になることはない。ソースラインS1,S2n+1が画素電極の電位設定に用いられない選択期間においても、ソースラインS1,S2n+1はVp設定用配線5またはVn設定用配線6に接続される。よって、ソースラインS1,S2n+1に関しても、電位が不安定になることはない。
なお、ソースラインSn+1に関しては、2つの分岐部41,42の一方が、ハイインピーダンス状態の電位出力端に接続された状態になる場合が生じるが、もう一方の分岐部は、Vp設定用配線5、Vn設定用配線6、または画素値に応じた電位を出力する電位出力端に接続される。従って、Sn+1に関しても、電位が不安定になることはない。
また、隣接する画素同士の極性は互いに異なるので、クロストークを防止することができる。
また、個々のソースラインの電位は、1つのフレーム内で正極性電位または負極性電位に保たれ、VCOMを跨いで変化することはない。従って、消費電力を抑えることができる。また、各ソースラインに画素値に応じた電位を設定する場合、プリチャージ電位を設定してから、画素値に応じた電位を設定する。よって、さらに消費電力を抑えることができる。
また、上記の説明では、制御部8がPOL2を生成する場合を示したが、各駆動装置1a,1bがPOL2を生成する構成であってもよい。
次に、駆動装置が3つ以上並べて設けられる場合における第3の駆動装置について説明する。図32は、第3の駆動装置1cの構成例を示す説明図である。第1の駆動装置1aや第2の駆動装置1bと同様の構成要素については、図28や図30と同一の符号を付し、詳細な説明を省略する。第3の駆動装置1cは、電位設定部2と、Vp設定部3と、Vn設定部4と、Vp設定用配線5と、Vn設定用配線6とを備える。これらの要素は、いずれも、第1の駆動装置1aおよび第2の駆動装置1bが備える電位設定部2、Vp設定部3、Vn設定部4、Vp設定用配線5、Vn設定用配線6(図28、図30参照)と同様である。
また、視認側から見て左から2番目からn番目までの電位出力端D2〜Dnに対応付けて設けられる各スイッチ14,15に関しても、第1の駆動装置1aおよび第2の駆動装置1bが備えるスイッチ14,15(図28、図30参照)と同様である。
視認側から見て左からn+1番目の電位出力端Dn+1に対応付けられて設けられるスイッチ91は、第1の駆動装置1aが備えるスイッチ91(図28参照)と同様である。
視認側から見て1番左の電位出力端D1に対応付けられて設けられるスイッチ92は、第2の駆動装置1bが備えるスイッチ92(図30参照)と同様である。なお、複数の駆動装置を採用する場合、複数の駆動装置それぞれを、同一の機能を有する駆動装置としてもよい。例えば、3つの駆動装置を並べるときに、図32に示す第3の駆動装置1cを3つ並べ、1番左の駆動装置における1番左の電位出力端に設けられるスイッチを、スイッチ11と同一の機能を有するように制御すればよい。また、左から3番目の駆動装置における左からn+1番目の電位出力端に設けられるスイッチを、スイッチ12と同一の機能を有するように制御すればよい。
また、第3の実施形態に第2の実施形態を適用してもよい。すなわち、マトリクス状に配置された画素電極21の連続する行をグループにまとめ、奇数番目のグループの各行の画素電極を左側のソースラインに接続させ、偶数番目のグループの各行の画素電極を右側のソースラインに接続させる構成であってもよい。このとき、POL1,POLS2は、第2の実施形態と同様に生成されればよい。また、この場合、各スイッチ11,12,14,15は、それぞれ、第2の実施形態におけるスイッチ11,12,14,15と同様に動作すればよい。
また、第3の実施形態に第2の実施形態を適用する場合、スイッチ91,92は、2グループ分の走査期間毎に動作を繰り返せばよい。
図33は、第3の実施形態に第2の実施形態を適用する場合におけるスイッチ91の動作を示す説明図である。この場合、POL1がハイレベルとなるフレームでは(図33(a)参照)、スイッチ91は、2グループ分の走査期間の前半に該当する1グループ分の走査期間中、ソースラインSn+1の分岐部41を電位出力端Dn+1に接続させ続ければよい。この結果、ソースラインSn+1の分岐部41はハイインピーダンス状態になる。ただし、スイッチ91は、ソースラインSn+1の分岐部41を、電位出力端Dn+1、Vp設定用配線5およびVn設定用配線6のいずれにも接続させないことにより、ハイインピーダンス状態にしてもよい。そして、このように分岐部41を電位出力端Dn+1に接続させない場合、この1グループ分の走査期間中において、電位出力端Dn+1はハイインピーダンス状態でなくてもよい。
また、2グループ分の走査期間の後半に該当する1グループ分の走査期間中では、STBがハイレベルのときにソースラインSn+1の分岐部41をVp設定用配線5に接続させ、STBがローレベルのときにソースラインSn+1の分岐部41を電位出力端Dn+1に接続させればよい。
また、POL1がローレベルとなるフレームでは(図33(b)参照)、スイッチ91は、2グループ分の走査期間の前半に該当する1グループ分の走査期間中、ソースラインSn+1の分岐部41を電位出力端Dn+1に接続させ続ければよい。この結果、ソースラインSn+1の分岐部41はハイインピーダンス状態になる。ただし、上述のように、スイッチ91は、ソースラインSn+1の分岐部41を、電位出力端Dn+1、Vp設定用配線5およびVn設定用配線6のいずれにも接続させないことにより、ハイインピーダンス状態にしてもよい。そして、このように分岐部41を電位出力端Dn+1に接続させない場合、この1グループ分の走査期間中において、電位出力端Dn+1はハイインピーダンス状態でなくてもよい。
また、2グループ分の走査期間の後半に該当する1グループ分の走査期間中では、STBがハイレベルのときにソースラインSn+1の分岐部41をVn設定用配線6に接続させ、STBがローレベルのときにソースラインSn+1の分岐部41を電位出力端Dn+1に接続させればよい。
図34は、第3の実施形態に第2の実施形態を適用する場合におけるスイッチ92の動作を示す説明図である。この場合、POL1がハイレベルとなるフレームでは(図34(a)参照)、スイッチ92は、2グループ分の走査期間の前半に該当する1グループ分の走査期間中、STBがハイレベルのときにソースラインSn+1の分岐部42をVp設定用配線5に接続させ、STBがローレベルのときにソースラインSn+1の分岐部42を電位出力端D1に接続させればよい。
また、2グループ分の走査期間の後半に該当する1グループ分の走査期間中では、ソースラインSn+1の分岐部42を電位出力端D1に接続させつづければよい。この結果、ソースラインSn+1の分岐部42はハイインピーダンス状態になる。ただし、スイッチ92は、ソースラインSn+1の分岐部42を、電位出力端D1、Vp設定用配線5およびVn設定用配線6のいずれにも接続させないことにより、ハイインピーダンス状態にしてもよい。そして、このように分岐部42を電位出力端D1に接続させない場合、この1グループ分の走査期間中において、電位出力端D1はハイインピーダンス状態でなくてもよい。
POL1がローレベルとなるフレームでは(図34(b)参照)、スイッチ92は、2グループ分の走査期間の前半に該当する1グループ分の走査期間中、STBがハイレベルのときにソースラインSn+1の分岐部42をVn設定用配線6に接続させ、STBがローレベルのときにソースラインSn+1の分岐部42を電位出力端D1に接続させればよい。
また、2グループ分の走査期間の後半に該当する1グループ分の走査期間中では、ソースラインSn+1の分岐部42を電位出力端D1に接続させつづければよい。この結果、ソースラインSn+1の分岐部42はハイインピーダンス状態になる。ただし、上述のように、スイッチ92は、ソースラインSn+1の分岐部42を、電位出力端D1、Vp設定用配線5およびVn設定用配線6のいずれにも接続させないことにより、ハイインピーダンス状態にしてもよい。そして、このように分岐部42を電位出力端D1に接続させない場合、この1グループ分の走査期間中において、電位出力端D1はハイインピーダンス状態でなくてもよい。
なお、本発明の各実施形態の液晶表示装置は、ノーマリブラックであってもノーマリホワイトであってもよい。
また、上記の各実施形態では、液晶表示パネルの各行において、R,G,Bの順に画素が並ぶ場合を例にして説明したが、R,G,Bの画素の配置態様は、特に限定されない。また、液晶表示パネルは、モノクロ表示を行うものであってもよい。
また、上記の各実施形態で述べたSTBは、プリチャージ期間と、ソースラインに対して画素値に応じた電位を設定する期間とを規定する信号であるということができる。すなわち、STBがハイレベルとなる期間はプリチャージ期間に該当する。また、STBがローレベルとなる期間は、ソースラインに対して画素値に応じた電位を設定する期間に該当する。