JP2012094041A

JP2012094041A - レイアウト検証用データ作成方法

Info

Publication number: JP2012094041A
Application number: JP2010242146A
Authority: JP
Inventors: Teruhiko Ota; 輝彦太田
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2010-10-28
Filing date: 2010-10-28
Publication date: 2012-05-17

Abstract

【課題】配線経路の検証も自動的に行うことができるレイアウト検証用データ作成方法を提供する。
【解決手段】回路図において配線経路を検証する対象とするノードｎ１に経路検証情報；ＫＥＩＲＯ情報を付加すると（Ｓ２）、そのノードｎ１に、ダミー素子ＲＫ１，ＲＫ２を挿入してネットリストを作成する（Ｓ３〜Ｓ６）。ノードｎ１についてレイアウトを作成する際に、ダミー素子ＲＫ１，ＲＫ２が挿入された部分をダミー素子レイヤとして形成すると（Ｓ８）、レイアウトデータにダミー素子レイヤのデータを挿入して検証用レイアウトデータを作成し（Ｓ９）、検証用レイアウトデータとネットリストデータとを用いてＬＶＳツールにより検証を行う（Ｓ１０）。
【選択図】図１

Description

本発明は、回路図に基づいて生成されたネットリストと、レイアウトデータとを照合するための検証用データを作成する方法に関する。

従来、半導体集積回路のレイアウト設計を行う際に、回路素子間の接続を検証するためには、デザインルールチェック（ＤＲＣ）や、回路図とレイアウトデータとを照合するＬＶＳ（Layout Versus Schematic）等のツールを用いている（例えば特許文献１，２参照）。

特開２００８−１７６４６７号公報特開２００９−２７６９０５号公報

しかしながら、上記の検証ツールでは、同一のノードに関する回路素子の接続は検証できるが、各回路素子間の繋がりの順序，すなわち、配線経路については検証ができない。例えば図７に示す回路図は、電源ＶＤＤとグランドＧＮＤとの間に、ＰチャネルＭＯＳＦＥＴ＿ＭＰと、ＮチャネルＭＯＳＦＥＴ＿Ｍとの直列回路が接続されており、これらのゲートは、抵抗素子Ｒ１を介して入力端子ＰＡＤに接続されている。また、前記ゲートとグランドＧＮＤとの間には、ツェナーダイオードＤ１が接続されている。

この回路図に対しては図８（ａ）に示すレイアウトが一致するが、図８（ｂ）に示すレイアウトでは、ツェナーダイオードＤ１が接続されている位置が異なっている。ところが、上記の検証ツールでは、図８（ａ），（ｂ）の相違を判別することができないため、配線経路については目視で検図するしかない。尚、図中において、右上から左下へのハッチングはコンタクト用の電極を示しており、左上から右下へのハッチングは配線を示している。

例えば、頻繁に使用される回路部分を予めセル化しておき、それらのセルを組み合わせることでレイアウト設計を行う場合には、上記のように配線経路を確認する箇所は少なくなる。しかし、セルを用いたレイアウト設計は集積度を高めることができないという問題があるため、集積度を高めることを重視してセルを用いることなくレイアウト設計を行うと、配線経路を目視で確認するのに膨大な手間を要することになる。

本発明は上記事情に鑑みてなされたものであり、その目的は、配線経路の検証についても自動的に行うことができるレイアウト検証用データ作成方法を提供することにある。

請求項１記載のレイアウト検証用データ作成方法によれば、回路図において配線経路を検証する対象とする経路検証ノードに、経路検証情報を付加すると共にダミー素子を挿入する。そして、回路図のネットリストを作成する際に、ダミー素子を挿入した部分を独立した検証ノードネットリストとして作成し、経路検証ノードを検証ノードネットリストに置換する。また、経路検証ノードについてレイアウトを作成する際に、ダミー素子が挿入された部分をダミー素子レイヤとして形成する。例えば、回路素子Ａ，Ｂ，Ｃの一端が、あるノードＮで共通に接続されており、回路素子Ｂは、回路素子Ａ，Ｃの間の位置でノードＮに接続されているとする。

このとき、回路素子Ａ，Ｂ（ノードＮ）間，回路素子Ｂ（ノードＮ），Ｃ間にそれぞれダミー素子Ｘ１，Ｘ２を挿入すると、各素子間の繋がりは、
回路素子Ａ−ダミー素子Ｘ１−回路素子Ｂ（ノードＮ）−ダミー素子Ｘ２−回路素子Ｃ
となる。すなわち、ダミー素子Ｘ１，Ｘ２が介在することで、回路素子Ａ，Ｂ，Ｃの一端はネットリスト上では共通に接続されなくなる。

そして、当該配線経路に対応するレイアウト部分はダミー素子レイヤとして形成されるので、ダミー素子が介在したネットリスト，すなわち経路検証ノード部分を検証ノードネットリストに置換したネットリストと、ダミー素子レイヤを加えたレイアウトデータとを用いてＬＶＳツールにより検証を行えば、回路素子Ａ，Ｂ，Ｃの接続順序をダミー素子を介して確認することができる。これにより、目視による確認作業が不要となるので、作業効率を大幅に向上させることが可能となる。

請求項２記載のレイアウト検証用データ作成方法によれば、経路検証情報が付加された経路検証ノードに、ダミー素子を自動的に挿入する工程を有する。すなわち、経路検証ノードについて事前に経路検証情報が付加されていれば、経路検証ノードにダミー素子を自動的に挿入することが可能となるので、ユーザの作業負担を軽減できる。

請求項３記載のレイアウト検証用データ作成方法によれば、ダミー素子に、１レイヤで形成可能な素子（例えば抵抗素子やコイルなど）を用いるので、ダミー素子レイヤの形成が容易となる。

請求項４記載のレイアウト検証用データ作成方法によれば、ネットリストから、３つ以上の素子に接続されているノードについてそれら各素子の種類を判別し、その判別結果に応じて経路検証ノードを決定する。すなわち、配線経路を検証する必要がある配線は、１つのノードが３つ以上の素子に接続されていると共に、それら各素子の種類がどのようなものであるかによる。したがって、前記素子の種類を予め設定しておけば、ユーザが回路図上で指定することなく、経路検証情報を付加する工程を自動的に行うことができる。

第１実施例であり、ＬＶＳ検証用のデータを作成するための処理手順を示すフローチャート回路図の一例を示す図ダミー素子を挿入した状態を回路図のイメージで示す図回路図とネットリストとの対応関係を示す図検証用レイアウトの一例を示す図第２実施例を示す図１の一部相当図従来技術を説明する図２相当図レイアウトデータの一例を示す図

（第１実施例）
以下、第１実施例について図１ないし図５を参照して説明する。図１は、ＬＶＳ検証用のデータを作成するための処理手順を示すフローチャートである。先ず、回路図作成ツールを用いて回路図を入力すると（ステップＳ１）、配線経路の検証を行う必要があるノード（経路検証ノード）にＫＥＩＲＯ情報を付加する（ステップＳ２）。ここでのＫＥＩＲＯ情報の付加は、ユーザが回路図上でノードを指定して行う。

例えば、図２は、図７と同様の回路図であるが、抵抗素子Ｒ１，ツェナーダイオードＤ１，ＭＯＳＦＥＴ＿ＭＰ，ＭＥのゲートの共通接続点であるノードｎ１を経路検証ノードとして、例えばマウス等のポインティングデバイス（入力手段）を用いてノードｎ１に接続されている配線をマーキングする（図中では、マーキングした個所を太い線で示している）。

以上のようにして回路図を入力すると、次に回路図のネットリストを作成して、経路検証ノードを抽出する（ステップＳ３）。すなわち、ＫＥＩＲＯ情報が付加されているノードを抽出する。そして、経路検証ノードに、ネットリスト上でダミー素子として例えば抵抗素子ＲＫをツール（自動抽出ツール）側で自動的に挿入する（ステップＳ４）。図３は、ダミー素子ＲＫ１，ＲＫ２を挿入した状態を回路図のイメージで示すが、抵抗素子Ｒ１とツェナーダイオードＤ１のカソードとの間にダミー素子ＲＫ１を挿入し、ツェナーダイオードＤ１のカソードとＭＯＳＦＥＴ＿ＭＰ，ＭＥのゲートとの間にダミー素子ＲＫ２を挿入する。

それから、経路検証ノードｎ１とダミー素子ＲＫ１，ＲＫ２とを含む部分を、検証ノードＳＵＢＣＫＴ（サブサーキット，検証ノードネットリスト）として作成すると（ステップＳ５）、ステップＳ３で作成したネットリストにおいて、経路検証ノードｎ１に係る部分を検証ノードＳＵＢＣＫＴに置換する（ステップＳ６）。ここで、ステップＳ３〜Ｓ６の処理イメージを、図４を参照して説明する。図４（ａ）は図２，図７と同じ回路図であり、図４（ｂ）はそのネットリストである（Ｓ３に対応）。

図４（ｃ）は、経路検証ノードｎ１にダミー素子ＲＫ１，ＲＫ２を挿入してＳＵＢＣＫＴ化した部分の回路図イメージであり、図４（ｄ）は、そのＳＵＢＣＫＴのネットリストである（Ｓ５に対応）。図４（ｆ）は、図４（ｂ）のネットリストにおいて、経路検証ノードｎ１の部分を、図４（ｄ）のＳＵＢＣＫＴのネットリストで置換したものを示しており、図４（ｅ）は、図４（ｆ）に対応する回路図のイメージである。

再び、図１を参照する。ステップＳ６を実行すると、回路図に従いＬＳＩのレイアウトを作成するが（ステップＳ７）、その際に、検証ノードＳＵＢＣＫＴに対応する部分はダミー素子レイヤとして、その他の回路図のレイヤから独立したレイヤにする（ステップＳ８）。そして、ステップＳ７で作成したレイアウトデータに、ステップＳ８で作成したダミー素子レイヤのデータを挿入することで、検証用レイアウトデータを作成すると（ステップＳ９）、その検証用レイアウトデータとステップＳ６のネットリストデータとを用いて、ＬＶＳツールにより検証を行う（ステップＳ１０）。

図５は、検証用レイアウトの一例を示しており、抵抗素子Ｒ１とツェナーダイオードＤ１のカソードとの間にダミー素子ＲＫ１が挿入され、ツェナーダイオードＤ１のカソードとＭＯＳＦＥＴ＿ＭＰ，ＭＥのゲートとの間にダミー素子ＲＫ２が挿入された状態のレイアウトとなっている（ダミー素子ＲＫ１，ＲＫ２の部分は十字ハッチングで示している）。尚、ＬＶＳツールによる検証をパスしてＬＳＩのマスクデータを作成する場合には、ダミー素子レイヤを削除したレイアウトデータを用いれば良い。

以上のように本実施例によれば、回路図において配線経路を検証する対象とするノードｎ１に経路検証情報；ＫＥＩＲＯ情報を付加すると、そのノードｎ１に、ダミー素子ＲＫ１，ＲＫ２を挿入する。そして、回路図のネットリストを作成する際に、ダミー素子ＲＫ１，ＲＫ２を挿入した部分を独立した検証ノードＳＵＢＣＫＴとして作成し、経路検証ノードｎ１部分を検証ノードＳＵＢＣＫＴに置換してネットリストを作成する。また、ノードｎ１についてレイアウトを作成する際に、ダミー素子ＲＫ１，ＲＫ２が挿入された部分をダミー素子レイヤとして形成するようにした。

したがって、ダミー素子ＲＫが介在したネットリスト，すなわちノードｎ１部分を検証ノードＳＵＢＣＫＴに置換したネットリストと、ダミー素子レイヤを加えたレイアウトデータとを用いてＬＶＳツールにより検証を行えば、ノードｎ１に接続されている抵抗素子Ｒ１，ツェナーダイオードＤ１，ＭＯＳＦＥＴ＿ＭＰ，ＭＥのゲートとの間における配線経路（接続順序）が正しいか否かを、ダミー素子ＲＫ１，ＲＫ２を介して確認できる。これにより、目視による確認作業が不要となるので、作業効率を大幅に向上させることが可能となる。そして、ダミー素子に、１レイヤで形成可能な抵抗素子ＲＫを用いたので、ダミー素子レイヤの形成が容易となる。

また、経路検証情報が付加された経路検証ノードｎ１に、ダミー素子ＲＫをツール側で自動的に挿入するようにした。すなわち、経路検証ノードｎ１について事前に経路検証情報ＫＥＩＲＯが付加されていれば、経路検証ノードｎ１にダミー素子ＲＫを自動的に挿入することが可能となるので、ユーザの作業負担を軽減できる。

（第２実施例）
図６は第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第２実施例は、第１実施例のステップＳ２において、ユーザが行った経路検証ノードへのＫＩＲＯ情報の付加を、ネットリストの作成後にツール側で自動的に行うようにしたものである。

図１の一部相当図である図６では、ステップＳ１を実行すると、入力された回路図をネットリストに変換する（ステップＳ１１）。そして、そのネットリストから３素子以上に接続されているノードを抽出すると（ステップＳ１２）、抽出したノードに接続されている素子の種類を判別し（ステップＳ１３）、その判別結果に応じて経路検証ノードを決定する（ステップＳ１４）。それから、ステップＳ４，Ｓ６以降の処理を実行する。

例えば、図４（ｂ）に示すネットリストからは、ノードｎ１が３素子以上に接続されていることと、抵抗素子Ｒ１，ツェナーダイオードＤ１，ＭＯＳＦＥＴ＿ＭＰ，ＭＥに接続されていることが判る。そして、ユーザが予め、何れの素子に接続されているものを経路検証ノードとして選択するように設定しておくことで、ステップＳ１４の決定を行うことができる。すなわち、ツェナーダイオードＤ１は、ＭＯＳＦＥＴ＿ＭＰ，ＭＥの過電圧保護用素子であるから、抵抗素子Ｒ１と、ＭＯＳＦＥＴ＿ＭＰ，ＭＥのゲートとの間に接続されている必要があり、そのような配線経路を保証する必要があるものについて、対象とする被接続素子の種類を設定しておく。

以上のように第２実施例によれば、ネットリストから、３つ以上の素子に接続されているノードｎ１についてそれら各素子の種類を判別し、その判別結果に応じてＫＥＩＲＯ情報を付加するノードを決定するので、ユーザが回路図上で指定することなく、ＫＥＩＲＯ情報を付加する工程を自動的に行うことができる。

本発明は上記し、又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
第１実施例において、ダミー素子ＲＫの挿入は、ユーザが回路図を作成する際に自身で行うようにしても良い。この場合、図１のフローチャートは、ステップＳ１からステップＳ４に移行するようになる。またこの場合、ステップＳ２，Ｓ４については、何れを先に実行しても良い。

ダミー素子については、その他例えばコイルでも良い。また、１レイヤで形成できるものに限定しなければコンデンサやダイオードなどでも良く、要は２端子の素子であれば良い。
回路図は一例であり、配線経路を確認する必要があるノードであれば、どの様な素子に接続されているものであっても適用できる。

図面中、ｎ１は経路検証ノード，ＲＫ１，ＲＫ２はダミー素子を示す。

Claims

回路図に基づいて生成されたネットリストとレイアウトデータとを照合して検証を行うためのデータを作成する方法において、
回路図で配線経路を検証する対象とする経路検証ノードについて、経路検証情報を付加すると共にダミー素子を挿入する工程と、
前記回路図のネットリストを作成する際に、前記ダミー素子を挿入した部分を独立した検証ノードネットリストとして作成し、前記経路検証ノードを、前記検証ノードネットリストに置換する工程と、
前記経路検証ノードについてレイアウトを作成する際に、前記ダミー素子が挿入された部分をダミー素子レイヤとして形成する工程と、
前記ダミー素子レイヤと前記ダミー素子を除いた回路部分のレイヤとを合成する工程と、
を行うことを特徴とするレイアウト検証用データ作成方法。
前記経路検証情報が付加された経路検証ノードに、前記ダミー素子を自動的に挿入する工程を有することを特徴とする請求項１記載のレイアウト検証用データ作成方法。
前記ダミー素子に、１レイヤで形成可能な素子を用いることを特徴とする請求項１又は２記載のレイアウト検証用データ作成方法。
前記経路検証情報を付加する工程において、前記ネットリストから、３つ以上の素子に接続されているノードについて前記各素子の種類を判別し、その判別結果に応じて前記経路検証ノードを決定することを特徴とする請求項１ないし３の何れかに記載のレイアウト検証用データ作成方法。