JP2012084591A - Method of manufacturing semiconductor device - Google Patents
Method of manufacturing semiconductor device Download PDFInfo
- Publication number
- JP2012084591A JP2012084591A JP2010227530A JP2010227530A JP2012084591A JP 2012084591 A JP2012084591 A JP 2012084591A JP 2010227530 A JP2010227530 A JP 2010227530A JP 2010227530 A JP2010227530 A JP 2010227530A JP 2012084591 A JP2012084591 A JP 2012084591A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- forming
- main surface
- manufacturing
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Abstract
Description
本発明は、半導体装置の製造方法に関し、より特定的には、積層構造の形成に用いるアライメントマークの形成方法に関する。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for forming an alignment mark used for forming a laminated structure.
半導体素子が複数形成された半導体装置の製造工程において、いわゆるリソグラフィ技術などの写真製版技術が広く用いられる。具体的には、レジストパターンを形成することにより、半導体基板上に異なる種類の薄膜のパターンを複数積層する。この積層された複数の薄膜のパターンを組み合わせたものが、半導体素子として機能する。 In the manufacturing process of a semiconductor device in which a plurality of semiconductor elements are formed, photolithography technology such as so-called lithography technology is widely used. Specifically, a plurality of different types of thin film patterns are stacked on a semiconductor substrate by forming a resist pattern. A combination of the laminated thin film patterns functions as a semiconductor element.
既に形成された薄膜のパターンの上に、異なる薄膜のパターンを積層する際には、既に形成された薄膜に対して所望の位置に異なる薄膜のパターンが形成されるように、平面視における位置を正確に定める必要がある。このため下層のパターンを形成する際に、半導体基板上の所定領域には、アライメントマークが同時に形成される。そして上に積層された薄膜にパターンを形成する際には、段差としてのパターンであるアライメントマークを光学的に認識しながら、パターンを形成すべき位置が正確に定められる。 When different thin film patterns are stacked on the already formed thin film pattern, the position in plan view is set so that a different thin film pattern is formed at a desired position with respect to the already formed thin film pattern. It needs to be determined accurately. Therefore, when forming the lower layer pattern, alignment marks are simultaneously formed in a predetermined region on the semiconductor substrate. When a pattern is formed on the thin film laminated thereon, the position where the pattern is to be formed is accurately determined while optically recognizing an alignment mark as a pattern as a step.
下層のパターンおよびアライメントマークが形成された後にその上に形成される薄膜が、たとえば絶縁膜のような光学的に透明な膜であれば、その膜を透過して下層のアライメントマークが透けて見える。したがって当該上部の薄膜にパターンを形成する際には下層のアライメントマークを可視的に確認しながら位置を調整することが比較的容易である。しかし、上に形成される薄膜がたとえば金属の薄膜やシリコンの薄膜のような光学的に不透明な膜であれば、上層のパターン形成時に下層のアライメントマークを可視的に確認することが困難となる。 If the thin film formed on the lower layer pattern and alignment mark after it is formed is an optically transparent film such as an insulating film, the lower alignment mark can be seen through the film. . Therefore, when forming a pattern on the upper thin film, it is relatively easy to adjust the position while visually confirming the lower alignment mark. However, if the thin film formed thereon is an optically opaque film such as a metal thin film or a silicon thin film, it is difficult to visually confirm the lower alignment mark when forming the upper layer pattern. .
このためたとえば特開２００３−７８１５号公報（特許文献１）においては、半導体基板の表面に対して段差となるように形成された絶縁膜上に、コントラストの良好なエッチングストッパ膜が重ね合わせ検査マーク（アライメントマーク）として形成される。当該検査マークは、基板に対して段差を形成している上に、マーク自体が可視的に容易に確認できる薄膜で形成されている。このため当該検査マークを用いれば、下層パターン上に、良好な位置精度で容易に、上層パターンを形成することが可能となる。 For this reason, for example, in Japanese Patent Application Laid-Open No. 2003-7815 (Patent Document 1), an etching stopper film having a good contrast is placed on the insulating film formed so as to be stepped with respect to the surface of the semiconductor substrate. (Alignment mark). The inspection mark is formed of a thin film that forms a step with respect to the substrate and that can be easily visually confirmed. For this reason, if the inspection mark is used, it is possible to easily form the upper layer pattern on the lower layer pattern with good positional accuracy.
しかしながら、微細化の進む半導体素子製造技術においては、パターンをより平坦に形成する技術が不可欠となっている。このため特許文献１に開示される段差を形成するにしても、アライメントマークの段差の高さ（主表面に対して突出する部分）を精密に制御し、当該高さが過剰になることを抑制する必要がある。 However, in the semiconductor element manufacturing technology that is increasingly miniaturized, a technology for forming a pattern more flat is indispensable. For this reason, even if the step disclosed in Patent Document 1 is formed, the height of the step of the alignment mark (the portion protruding from the main surface) is precisely controlled to prevent the height from becoming excessive. There is a need to.
また将来、半導体素子の微細化がさらに進むと、アライメントマークに段差を施しただけではその視認が困難になる可能性がある。 Further, in the future, if the semiconductor element is further miniaturized, it may become difficult to visually recognize the alignment mark only by providing a step.
さらに、特許文献１に開示される検査マークの形成方法においては、検査マークのパターンを形成するだけの目的でレジストパターンが形成される。このため検査マークの形成に多くの工程を要し、その結果生産コストが増大する可能性がある。 Furthermore, in the inspection mark forming method disclosed in Patent Document 1, a resist pattern is formed only for the purpose of forming an inspection mark pattern. For this reason, many processes are required for forming the inspection mark, and as a result, the production cost may increase.
本発明は、以上の問題に鑑みなされたものである。その目的は、より視認が容易なアライメントマークを簡素な工程で形成することが可能な、半導体装置の製造方法を提供することである。 The present invention has been made in view of the above problems. An object of the present invention is to provide a semiconductor device manufacturing method capable of forming alignment marks that are easier to visually recognize in a simple process.
本発明の一実施例による半導体装置の製造方法は以下の工程を備えている。
まず半導体基板の主表面上に、主表面に対して段差を有するパターンが形成される。上記パターン上に、半導体材料を含む第１の半導体層が形成される。上記第１の半導体層上に、半導体材料を含む第２の半導体層が形成される。上記第２の半導体層上にレジストパターンが形成される。上記レジストパターンが形成される工程において、パターンが位置合わせマークとして用いられる。
A manufacturing method of a semiconductor device according to an embodiment of the present invention includes the following steps.
First, a pattern having a step with respect to the main surface is formed on the main surface of the semiconductor substrate. A first semiconductor layer containing a semiconductor material is formed on the pattern. A second semiconductor layer containing a semiconductor material is formed on the first semiconductor layer. A resist pattern is formed on the second semiconductor layer. In the step of forming the resist pattern, the pattern is used as an alignment mark.
上記一実施例のように、アライメントマークの上に、第１および第２の半導体層の２層が積層される。第１および第２の半導体層とは、当該半導体装置中の半導体素子を構成する。このような構成を有することにより、アライメントマークの上に１層の半導体層のみが形成される場合に比べて、鮮明なアライメントマークが視認される。したがってたとえばマークのみを形成する工程を排除することができ、工程数を増やすことなく、位置合わせの精度が高められる。 As in the above embodiment, two layers of the first and second semiconductor layers are stacked on the alignment mark. The first and second semiconductor layers constitute a semiconductor element in the semiconductor device. By having such a configuration, a clear alignment mark is visually recognized as compared with the case where only one semiconductor layer is formed on the alignment mark. Therefore, for example, the step of forming only the mark can be eliminated, and the alignment accuracy can be improved without increasing the number of steps.
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
まず、本実施の形態としてウェハ状態の半導体装置について説明する。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(Embodiment 1)
First, a semiconductor device in a wafer state will be described as this embodiment.
図１を参照して、半導体ウェハである半導体基板ＳＵＢの主表面上には、チップ形成領域ＣＬとマーク部とが配置される。すなわち、当該主表面上に複数のチップ形成領域ＣＬが規則的に並び、２つのチップ形成領域に挟まれる領域がマーク部として形成される。 Referring to FIG. 1, a chip formation region CL and a mark portion are arranged on the main surface of a semiconductor substrate SUB that is a semiconductor wafer. That is, a plurality of chip formation regions CL are regularly arranged on the main surface, and a region sandwiched between two chip formation regions is formed as a mark portion.
チップ形成領域ＣＬにはたとえばトランジスタ（半導体素子）が複数形成され、マーク部にはアライメントマーク（位置合わせマーク）が複数形成される。 For example, a plurality of transistors (semiconductor elements) are formed in the chip formation region CL, and a plurality of alignment marks (alignment marks) are formed in the mark portion.
図２を参照して、半導体基板ＳＵＢはたとえばシリコン（Ｓｉ）単結晶から形成される。半導体基板のうち、シリコン単結晶から構成され、ｎ型またはｐ型の不純物を含む主要部分をここでは支持基板ＳＳとする。 Referring to FIG. 2, semiconductor substrate SUB is formed of, for example, a silicon (Si) single crystal. Of the semiconductor substrate, a main portion made of silicon single crystal and containing n-type or p-type impurities is referred to as a support substrate SS here.
さらに図２を参照して、アライメントマークとしてのパターンＭＫは、半導体基板ＳＵＢの主表面（支持基板ＳＳの最上部）よりも、半導体基板ＳＵＢの内部に向かうように延びた形状を有する。つまりパターンＭＫは半導体基板ＳＵＢの主表面に対して凹形状を有するトレンチ溝ＴＲにより形成される。なおトレンチ溝ＴＲの内部の少なくとも一部にたとえばシリコン酸化膜（ＳｉＯ2）などの絶縁膜ＩＩが充填されていてもよい。 Further, referring to FIG. 2, pattern MK as an alignment mark has a shape extending from the main surface of semiconductor substrate SUB (the uppermost portion of support substrate SS) toward the inside of semiconductor substrate SUB. That is, the pattern MK is formed by the trench groove TR having a concave shape with respect to the main surface of the semiconductor substrate SUB. Note that at least a part of the inside of the trench TR may be filled with an insulating film II such as a silicon oxide film (SiO 2 ).
半導体基板ＳＵＢの主表面上には、ゲート絶縁膜ＧＩ１、アモルファスシリコン層ＡＭＳ、多結晶シリコン層ＰＳ１（第１の半導体層）、界面絶縁層ＩＩＩ（絶縁物層）、多結晶シリコン層ＰＳ２（第２の半導体層）、反射防止膜ＢＣ、レジストパターンＲＳがこの順で積層されている。界面絶縁層ＩＩＩは、界面酸化膜Ｏ１、界面窒化膜Ｎ１、界面酸化膜Ｏ２の順に積層された３層からなる。ここで多結晶シリコン層ＰＳ１および多結晶シリコン層ＰＳ２の一部が、パターンＭＫを構成するトレンチ溝ＴＲの内部の一部を充填することが好ましい。 On the main surface of the semiconductor substrate SUB, a gate insulating film GI1, an amorphous silicon layer AMS, a polycrystalline silicon layer PS1 (first semiconductor layer), an interface insulating layer III (insulator layer), and a polycrystalline silicon layer PS2 (first layer). 2 semiconductor layer), antireflection film BC, and resist pattern RS are laminated in this order. The interfacial insulating layer III includes three layers in which an interfacial oxide film O1, an interfacial nitride film N1, and an interfacial oxide film O2 are stacked in this order. Here, it is preferable that a part of the polycrystalline silicon layer PS1 and the polycrystalline silicon layer PS2 fill a part of the trench groove TR constituting the pattern MK.
ゲート絶縁膜ＧＩ１はたとえばシリコン酸化膜からなる薄膜である。アモルファスシリコン層ＡＭＳはたとえば非晶質シリコンからなる薄膜である。多結晶シリコン層ＰＳ１および多結晶シリコン層ＰＳ２は、いずれもシリコンなどの半導体材料の多結晶体を含む半導体層である。多結晶シリコン層ＰＳ１と多結晶シリコン層ＰＳ２とを構成する半導体材料や、当該半導体材料に含有される不純物の材質および、当該半導体材料の含まれる割合（組成）は、同じであってもよいし、異なっていてもよい。 The gate insulating film GI1 is a thin film made of, for example, a silicon oxide film. The amorphous silicon layer AMS is a thin film made of, for example, amorphous silicon. Polycrystalline silicon layer PS1 and polycrystalline silicon layer PS2 are both semiconductor layers containing a polycrystalline body of a semiconductor material such as silicon. The semiconductor material constituting the polycrystalline silicon layer PS1 and the polycrystalline silicon layer PS2, the material of impurities contained in the semiconductor material, and the ratio (composition) of the semiconductor material may be the same. , May be different.
界面酸化膜Ｏ１、Ｏ２はたとえばシリコン酸化膜からなる薄膜であり、界面窒化膜Ｎ１はたとえばシリコン窒化膜（ＳｉＮ）からなる薄膜である。 The interface oxide films O1 and O2 are thin films made of, for example, a silicon oxide film, and the interface nitride film N1 is a thin film made of, for example, a silicon nitride film (SiN).
たとえば多結晶シリコン層ＰＳ１および多結晶シリコン層ＰＳ２が、通常の写真製版技術によりパターニングされる際には、図２に示すように、形成された多結晶シリコン層ＰＳ１、ＰＳ２の上に塗布された感光剤としてのレジストがレジストパターンＲＳとなる。このレジストパターンＲＳの形状を基に、多結晶シリコン層ＰＳ１および多結晶シリコン層ＰＳ２がパターニングされる。 For example, when the polycrystalline silicon layer PS1 and the polycrystalline silicon layer PS2 are patterned by a normal photolithography technique, they are applied on the formed polycrystalline silicon layers PS1 and PS2, as shown in FIG. The resist as the photosensitive agent becomes the resist pattern RS. Based on the shape of resist pattern RS, polycrystalline silicon layer PS1 and polycrystalline silicon layer PS2 are patterned.
ここで、多結晶シリコン層ＰＳ１と多結晶シリコン層ＰＳ２との界面に、絶縁物層としての界面絶縁層ＩＩＩを有すれば、界面絶縁層ＩＩＩの上の多結晶シリコン層ＰＳ２（多結晶層）から界面絶縁層ＩＩＩの方へ進む、パターンＭＫを視認するための光が、多結晶シリコン層ＰＳ２と界面絶縁層ＩＩＩとの界面において屈折する。この屈折により、パターンＭＫの存在を視認することがより容易となり、レジストパターンＲＳをより高精度に形成することができる。 Here, if the interface insulating layer III as an insulator layer is provided at the interface between the polycrystalline silicon layer PS1 and the polycrystalline silicon layer PS2, the polycrystalline silicon layer PS2 (polycrystalline layer) on the interface insulating layer III. The light for visually recognizing the pattern MK traveling from the first to the interface insulating layer III is refracted at the interface between the polycrystalline silicon layer PS2 and the interface insulating layer III. This refraction makes it easier to visually recognize the presence of the pattern MK, and the resist pattern RS can be formed with higher accuracy.
このため多結晶シリコン層ＰＳ１と多結晶シリコン層ＰＳ２との間には、界面絶縁層ＩＩＩが配置されることがより好ましい。ただし界面絶縁層ＩＩＩが形成されず、多結晶シリコン層ＰＳ１の上に直接多結晶シリコン層ＰＳ２が形成されてもよい。 For this reason, it is more preferable that the interfacial insulating layer III is disposed between the polycrystalline silicon layer PS1 and the polycrystalline silicon layer PS2. However, the interface insulating layer III may not be formed, and the polycrystalline silicon layer PS2 may be formed directly on the polycrystalline silicon layer PS1.
反射防止膜ＢＣはたとえば有機材料からなる薄膜であり、半導体基板ＳＵＢの上方から照射される光が反射して、パターンＭＫに到達されなくなることを抑制する機能を有する。 The antireflection film BC is a thin film made of, for example, an organic material, and has a function of preventing light irradiated from above the semiconductor substrate SUB from being reflected and not reaching the pattern MK.
次に図２に示す、本実施の形態の半導体装置の、特にマーク部の製造方法について図３〜図１３を用いて説明する。 Next, a method for manufacturing the mark portion of the semiconductor device of the present embodiment shown in FIG. 2 will be described with reference to FIGS.
図３を参照して、まずたとえばｎ型のシリコン単結晶からなる支持基板ＳＳからなる半導体基板ＳＵＢの一方（ここでは上方）の主表面上に、ゲート絶縁膜ＧＩ１とアモルファスシリコン層ＡＭＳとシリコン窒化膜ＳＮとがこの順に積層される。アモルファスシリコン層ＡＭＳとシリコン窒化膜ＳＮとは、たとえばプラズマＣＶＤ（Chemical Vapor Deposition）法により形成される。ゲート絶縁膜ＧＩ１は熱酸化により形成されることが好ましいが、プラズマＣＶＤ法により形成されてもよい。その後、通常の写真製版技術により、シリコン窒化膜ＳＮ上に塗布されたレジストがパターニングされ、レジストパターンＲＳが形成される。 Referring to FIG. 3, first, gate insulating film GI1, amorphous silicon layer AMS, and silicon nitride are formed on one main surface (upper here) of semiconductor substrate SUB made of support substrate SS made of, for example, an n-type silicon single crystal. The film SN is stacked in this order. The amorphous silicon layer AMS and the silicon nitride film SN are formed by, for example, a plasma CVD (Chemical Vapor Deposition) method. The gate insulating film GI1 is preferably formed by thermal oxidation, but may be formed by a plasma CVD method. Thereafter, the resist applied on the silicon nitride film SN is patterned by a normal photolithography technique to form a resist pattern RS.
図３および図４を参照して、レジストパターンＲＳをマスクとして支持基板ＳＳａがエッチングされ、トレンチ溝ＴＲが形成される。トレンチ溝ＴＲはレジストパターンＲＳの下部のシリコン窒化膜ＳＮ、アモルファスシリコン層ＡＭＳ、ゲート絶縁膜ＧＩ１のそれぞれを貫通し、支持基板ＳＳａの一部を削るように形成されることが好ましい。半導体基板ＳＵＢの内部にトレンチ溝ＴＲが形成されることにより、支持基板ＳＳａは支持基板ＳＳとなる。このようにトレンチ溝ＴＲの底面（図３、図４における最下部）が半導体基板ＳＵＢの、薄膜が形成された主表面に対して段差を有する（上下方向の高さが異なる）ように形成されることが好ましい。その後、たとえば酸素アッシングによりレジストパターンＲＳが除去される。 Referring to FIGS. 3 and 4, support substrate SSa is etched using resist pattern RS as a mask to form trench trench TR. The trench TR is preferably formed so as to penetrate each of the silicon nitride film SN, the amorphous silicon layer AMS, and the gate insulating film GI1 below the resist pattern RS and cut off a part of the support substrate SSa. By forming the trench TR in the semiconductor substrate SUB, the support substrate SSa becomes the support substrate SS. In this way, the bottom surface of trench trench TR (the lowermost portion in FIGS. 3 and 4) is formed to have a step (the height in the vertical direction differs) with respect to the main surface of semiconductor substrate SUB on which the thin film is formed. It is preferable. Thereafter, resist pattern RS is removed by, for example, oxygen ashing.
図５を参照して、シリコン窒化膜ＳＮ上を覆い、かつトレンチ溝ＴＲの内部を埋めるように、たとえばシリコン酸化膜からなる絶縁膜ＩＩａが形成される。この絶縁膜ＩＩａは、たとえばＨＤＰ（High Density Plasma）−ＣＶＤ法により形成される。 Referring to FIG. 5, an insulating film IIa made of, for example, a silicon oxide film is formed so as to cover silicon nitride film SN and fill trench trench TR. This insulating film IIa is formed, for example, by HDP (High Density Plasma) -CVD.
図６を参照して、絶縁膜ＩＩａ上にレジストが塗布され、通常の写真製版技術によりレジストパターンＲＳが形成される。このレジストパターンＲＳは、トレンチ溝ＴＲの上部にレジストパターンＲＳの開口部が形成される態様であることが好ましい。 Referring to FIG. 6, a resist is applied on insulating film IIa, and a resist pattern RS is formed by a normal photolithography technique. The resist pattern RS is preferably in a form in which an opening of the resist pattern RS is formed above the trench groove TR.
図７を参照して、レジストパターンＲＳをマスクとして絶縁膜ＩＩａがドライエッチングにより除去され、絶縁膜ＩＩａは絶縁膜ＩＩｂとなる。このとき、レジストパターンＲＳの開口部の下部にトレンチ溝ＴＲが形成されていれば、トレンチ溝ＴＲの内部の絶縁膜ＩＩａもその一部が除去される。しかし図７に示すように、絶縁膜ＩＩａの一部がトレンチ溝ＴＲの内部に残り、絶縁膜ＩＩｂを構成してもよい。 Referring to FIG. 7, insulating film IIa is removed by dry etching using resist pattern RS as a mask, and insulating film IIa becomes insulating film IIb. At this time, if the trench groove TR is formed below the opening of the resist pattern RS, a part of the insulating film IIa inside the trench groove TR is also removed. However, as shown in FIG. 7, a part of the insulating film IIa may remain inside the trench TR to form the insulating film IIb.
図８を参照して、レジストパターンＲＳをマスクとしてたとえばエッチングおよびアッシングがなされ、レジストパターンＲＳおよび、その真下の絶縁膜ＩＩｂが除去される。以下、図７におけるトレンチ溝ＴＲの底部の絶縁膜ＩＩｂを絶縁膜ＩＩと呼ぶことにする。そしてトレンチ溝ＴＲおよび絶縁膜ＩＩは、パターンＭＫを構成する。このパターンＭＫは後述するように、最終的にアライメントマークとなる。 Referring to FIG. 8, for example, etching and ashing are performed using resist pattern RS as a mask, and resist pattern RS and insulating film IIb immediately below it are removed. Hereinafter, the insulating film IIb at the bottom of the trench TR in FIG. 7 is referred to as an insulating film II. Trench trench TR and insulating film II constitute pattern MK. As will be described later, this pattern MK finally becomes an alignment mark.
図９を参照して、シリコン窒化膜ＳＮおよびアモルファスシリコン層ＡＭＳが、たとえばエッチングにより除去される。 Referring to FIG. 9, silicon nitride film SN and amorphous silicon layer AMS are removed by, for example, etching.
図１０〜図１３においては、各工程におけるマーク部の態様Ｍと、各工程におけるトランジスタが形成される領域の態様Ｔとが図示される。図１０を参照して、パターンＭＫ上に、たとえばアモルファスシリコン層ＡＭＳと多結晶シリコン層ＰＳ１ａとが形成される。アモルファスシリコン層ＡＭＳはたとえば熱ＣＶＤ法やプラズマＣＶＤ法により形成される。また多結晶シリコン層ＰＳ１ａは、たとえば熱ＣＶＤ法やプラズマＣＶＤ法により形成されたシリコンの薄膜に対して熱処理を施すことにより形成される。そして多結晶シリコン層ＰＳ１ａには、必要に応じて、たとえばイオン注入法を用いて、所望の不純物が注入される。 10 to 13 show the aspect M of the mark portion in each process and the aspect T of the region in which the transistor is formed in each process. Referring to FIG. 10, for example, amorphous silicon layer AMS and polycrystalline silicon layer PS1a are formed on pattern MK. The amorphous silicon layer AMS is formed by, for example, a thermal CVD method or a plasma CVD method. Polycrystalline silicon layer PS1a is formed, for example, by subjecting a silicon thin film formed by thermal CVD or plasma CVD to a heat treatment. Then, a desired impurity is implanted into polycrystalline silicon layer PS1a as necessary, for example, using an ion implantation method.
このとき、図１のチップ形成領域ＣＬにおける、トランジスタが形成される領域においては、図１０を参照して、トレンチ溝ＴＲに挟まれた領域のゲート絶縁膜ＧＩ１上に、マーク部と同様にアモルファスシリコン層ＡＭＳと多結晶シリコン層ＰＳ１ａとが形成される。このとき、マーク部のパターンＭＫの内部の一部にもアモルファスシリコン層ＡＭＳや多結晶シリコン層ＰＳ１ａが充填されることが好ましい。 At this time, in the region where the transistor is formed in the chip formation region CL of FIG. 1, referring to FIG. 10, the amorphous region is formed on the gate insulating film GI1 in the region sandwiched between the trenches TR. A silicon layer AMS and a polycrystalline silicon layer PS1a are formed. At this time, it is preferable that the amorphous silicon layer AMS and the polycrystalline silicon layer PS1a are also filled in a part of the mark portion pattern MK.
図１１を参照して、マーク部、チップ形成領域ＣＬともに、界面絶縁層ＩＩＩａを構成する界面酸化膜Ｏ１、界面窒化膜Ｎ１、界面酸化膜Ｏ２が形成され、その上に多結晶シリコン層ＰＳ２ａが、多結晶シリコン層ＰＳ１ａと同様の方法により形成される。 Referring to FIG. 11, interface oxide film O1, interface nitride film N1, and interface oxide film O2 constituting interface insulating layer IIIa are formed in both the mark portion and chip formation region CL, and polycrystalline silicon layer PS2a is formed thereon. The polycrystalline silicon layer PS1a is formed by the same method.
ここで図１０および図１１の工程において形成されるシリコンを有するシリコン層、すなわちアモルファスシリコン層ＡＭＳと多結晶シリコン層ＰＳ１ａと多結晶シリコン層ＰＳ２ａとの厚みの和をｔ（ｎｍ）とする。また写真製版技術を行なう際に用いる光源が放つ光の主波長をα（ｎｍ）とする。このとき Here, the sum of the thickness of the silicon layer having silicon formed in the steps of FIGS. 10 and 11, that is, the amorphous silicon layer AMS, the polycrystalline silicon layer PS1a, and the polycrystalline silicon layer PS2a is defined as t (nm). In addition, the main wavelength of light emitted from a light source used when performing photoengraving technology is α (nm). At this time
の関係を満たす厚みとなるように、シリコン層の各薄膜が形成されることが好ましい。
一例として、位置合わせの際に用いられる光の主波長が６６０ｎｍである場合、アモルファスシリコン層ＡＭＳの厚みが２０ｎｍ、多結晶シリコン層ＰＳ１ａの厚みが２３０ｎｍ、多結晶シリコン層ＰＳ２ａの厚みが８０ｎｍであることが好ましい。このとき、各層の厚みの和は３３０ｎｍであり、ｔがαの１／２となる。また上記厚みの場合は一例として、界面絶縁層ＩＩＩａを構成する界面酸化膜Ｏ１の厚みが３ｎｍ、界面窒化膜Ｎ１の厚みが８ｎｍ、界面酸化膜Ｏ２の厚みが７ｎｍであることが好ましい。
Each thin film of the silicon layer is preferably formed so as to have a thickness satisfying the above relationship.
As an example, when the dominant wavelength of light used for alignment is 660 nm, the thickness of the amorphous silicon layer AMS is 20 nm, the thickness of the polycrystalline silicon layer PS1a is 230 nm, and the thickness of the polycrystalline silicon layer PS2a is 80 nm. It is preferable. At this time, the sum of the thicknesses of the respective layers is 330 nm, and t is ½ of α. In the case of the above thicknesses, as an example, it is preferable that the interface oxide film O1 constituting the interface insulating layer IIIa has a thickness of 3 nm, the interface nitride film N1 has a thickness of 8 nm, and the interface oxide film O2 has a thickness of 7 nm.
上記の一例に示すように、たとえばレジストパターンが形成される工程（多結晶シリコン層ＰＳ２ａなどがパターニングされる工程）において、位置合わせのためにパターンＭＫが視認されるために用いられる光の主波長は、６００ｎｍ以上７２０ｎｍ以下であることが好ましい。これは、各層の厚みの和ｔを３３０ｎｍと仮定し、これを上記の数式に代入することにより求めたαの範囲である。 As shown in the above example, for example, in the step of forming a resist pattern (step of patterning the polycrystalline silicon layer PS2a or the like), the main wavelength of light used for visually recognizing the pattern MK for alignment Is preferably 600 nm or more and 720 nm or less. This is the range of α obtained by assuming that the total thickness t of each layer is 330 nm and substituting it into the above formula.
図１２を参照して、マーク部、チップ形成領域ＣＬともに、界面絶縁層ＩＩＩ上にレジストが塗布され、通常の写真製版技術によりレジストパターンＲＳが形成される。その後エッチングにより、チップ形成領域ＣＬのうち、トランジスタが形成される領域以外の領域に形成された多結晶シリコン層ＰＳ２ａが除去され、多結晶シリコン層ＰＳ２となる。ただし図１２の工程の際には、上述したパターンＭＫとは別のアライメントマークを用いて位置合わせされる。 Referring to FIG. 12, a resist is applied on interface insulating layer III in both the mark portion and chip formation region CL, and a resist pattern RS is formed by a normal photolithography technique. Thereafter, by etching, the polycrystalline silicon layer PS2a formed in a region other than the region where the transistor is formed in the chip formation region CL is removed, so that the polycrystalline silicon layer PS2 is obtained. However, in the process of FIG. 12, alignment is performed using an alignment mark different from the pattern MK described above.
ここでたとえば形成しようとするトランジスタが多結晶シリコン層を１層のみ有する構成である場合には、トランジスタが形成される領域の多結晶シリコン層ＰＳ２は、不要であるため除去されてもよい。 Here, for example, when the transistor to be formed has a structure having only one polycrystalline silicon layer, the polycrystalline silicon layer PS2 in the region where the transistor is formed is unnecessary and may be removed.
またこのとき、マーク部は全面がレジストパターンＲＳで覆われており、マーク部の多結晶シリコン層ＰＳ２ａはパターニングされずに、全面が多結晶シリコン層ＰＳ２として残存する。したがって図１２に示すように、パターンＭＫ上は多結晶シリコン層ＰＳ２およびレジストパターンＲＳで覆われた状態となる。 At this time, the entire mark portion is covered with the resist pattern RS, and the polycrystalline silicon layer PS2a in the mark portion is not patterned, and the entire surface remains as the polycrystalline silicon layer PS2. Therefore, as shown in FIG. 12, the pattern MK is covered with the polycrystalline silicon layer PS2 and the resist pattern RS.
図１３を参照して、マーク部、チップ形成領域ＣＬともに、たとえばアッシングによりレジストパターンＲＳが除去される。その後、たとえばエッチングにより、チップ形成領域ＣＬにおいて露出された界面絶縁層ＩＩＩａが除去される。しかしマーク部においては多結晶シリコン層ＰＳ２ａが除去されないため、その下の界面絶縁層ＩＩＩａも除去されず、界面絶縁層ＩＩＩとして残存する。 Referring to FIG. 13, resist pattern RS is removed by, for example, ashing in both the mark portion and chip formation region CL. Thereafter, the interface insulating layer IIIa exposed in the chip formation region CL is removed by, for example, etching. However, since the polycrystalline silicon layer PS2a is not removed in the mark portion, the underlying interface insulating layer IIIa is not removed and remains as the interface insulating layer III.
またこの工程の後、多結晶シリコン層ＰＳ１ａの内部に不純物が注入されてもよい。この不純物の注入は、たとえばイオン注入法によりなされることが好ましい。ただし当該不純物が注入される工程は、多結晶シリコン層ＰＳ１ａが形成される直後に行なってもよい。多結晶シリコン層ＰＳ２ａについても同様であり、成膜直後に不純物が注入されることが好ましい。 Further, after this step, impurities may be implanted into the polycrystalline silicon layer PS1a. This impurity is preferably implanted by, for example, an ion implantation method. However, the step of implanting the impurity may be performed immediately after the formation of the polycrystalline silicon layer PS1a. The same applies to the polycrystalline silicon layer PS2a, and it is preferable that impurities are implanted immediately after the film formation.
図２および図１４を参照して、マーク部、チップ形成領域ＣＬともに反射防止膜ＢＣおよびレジストが塗布され、通常の写真製版技術によりレジストパターンＲＳが形成される。その後エッチングにより、レジストパターンＲＳを用いて、チップ形成領域ＣＬのうち、トランジスタが形成される領域以外の領域に形成される多結晶シリコン層ＰＳ１ａが除去され、トランジスタが形成される領域、およびマーク部の多結晶シリコン層ＰＳ１ａは多結晶シリコン層ＰＳ１となる。 Referring to FIGS. 2 and 14, an antireflection film BC and a resist are applied to both the mark portion and the chip formation region CL, and a resist pattern RS is formed by a normal photolithography technique. Thereafter, by etching, the resist pattern RS is used to remove the polycrystalline silicon layer PS1a formed in a region other than the region where the transistor is to be formed in the chip forming region CL, the region where the transistor is formed, and the mark portion The polycrystalline silicon layer PS1a becomes the polycrystalline silicon layer PS1.
このときの多結晶シリコン層ＰＳ１ａがエッチングされるべき位置を合わせるために、上述したアライメントマークとしてのパターンＭＫが用いられる。つまりパターンＭＫは半導体基板ＳＵＢの主表面に対して段差を有する凹形状であるため、これをマークとして視認することができる。 In order to align the position where the polycrystalline silicon layer PS1a is to be etched at this time, the above-described pattern MK as the alignment mark is used. That is, since the pattern MK is a concave shape having a step with respect to the main surface of the semiconductor substrate SUB, it can be visually recognized as a mark.
ここでは図２に示すように、マーク部においてもレジストにパターンＲＳが形成されてもよい。ただしさらに後の工程においてもパターンＭＫを位置合わせに用いる場合には、図１４の工程においてもマーク部のレジストにはパターンＲＳが形成されずに全体が残存することが好ましい。 Here, as shown in FIG. 2, a pattern RS may be formed in the resist also in the mark portion. However, when the pattern MK is used for alignment in a later process, it is preferable that the pattern RS is not formed in the resist in the mark portion and remains in the process of FIG.
なお、反射防止膜ＢＣは塗布により形成されるものであってもよいし、たとえばＣＶＤ法により成膜されるものであってもよい。 The antireflection film BC may be formed by coating, or may be formed by a CVD method, for example.
次に、本実施の形態である比較例を示す図１５〜図１７を参照しながら、本実施の形態の作用効果について説明する。 Next, the effects of the present embodiment will be described with reference to FIGS. 15 to 17 showing comparative examples of the present embodiment.
ここで、２層の多結晶シリコン層ＰＳ１、ＰＳ２を有するトランジスタが形成される比較例を考える。図１５を参照して、図１１に示す工程の後、マーク部、チップ形成領域ＣＬともに、界面絶縁層ＩＩＩ上にレジストが塗布され、通常の写真製版技術によりレジストパターンＲＳが形成される。この後エッチングにより、チップ形成領域ＣＬのトランジスタが形成される領域以外の領域とともに、マーク部のパターンＭＫ上の多結晶シリコン層ＰＳ２ａも除去される。すなわちマーク部においても多結晶シリコン層ＰＳ２のパターンが形成される。なお、このときのトランジスタが形成される領域の態様は図１２に示すとおりである。 Consider a comparative example in which a transistor having two polycrystalline silicon layers PS1 and PS2 is formed. Referring to FIG. 15, after the step shown in FIG. 11, a resist is applied on interface insulating layer III in both the mark portion and chip formation region CL, and a resist pattern RS is formed by a normal photolithography technique. Thereafter, the polycrystalline silicon layer PS2a on the pattern MK in the mark portion is removed together with the region other than the region where the transistor is formed in the chip formation region CL by etching. That is, the pattern of the polycrystalline silicon layer PS2 is also formed in the mark portion. Note that a mode of a region where a transistor is formed at this time is as shown in FIG.
図１６を参照して、次にアッシングによりレジストパターンＲＳが除去された後、マーク部、チップ形成領域ＣＬともに、界面絶縁層ＩＩＩａが除去される。なお上記のように、この工程の後に、多結晶シリコン層ＰＳ１に対して不純物の注入がなされてもよい。このときのトランジスタが形成される領域の態様は図１３に示すとおりである。 Referring to FIG. 16, next, after resist pattern RS is removed by ashing, interface insulating layer IIIa is removed in both the mark portion and chip formation region CL. As described above, impurities may be implanted into the polycrystalline silicon layer PS1 after this step. The mode of the region where the transistor is formed at this time is as shown in FIG.
図１７を参照して、マーク部、チップ形成領域ＣＬともに反射防止膜ＢＣおよびレジストが塗布され、通常の写真製版技術によりレジストパターンＲＳが形成される。その後エッチングにより、レジストパターンＲＳを用いて、図１４に示す工程と同様に所望のパターンおよびトランジスタが形成される。 Referring to FIG. 17, an antireflection film BC and a resist are applied to both the mark portion and the chip formation region CL, and a resist pattern RS is formed by a normal photolithography technique. Thereafter, a desired pattern and transistor are formed by etching using the resist pattern RS in the same manner as in the step shown in FIG.
このとき、パターンＭＫの上には１層の多結晶シリコン層ＰＳ１のみが形成されている。つまりここでは、パターンＭＫを用いた位置合わせの際に、光に対して不透明である多結晶シリコン層の積層される数がより少なくなった状態で後工程のパターニングがなされる。 At this time, only one polycrystalline silicon layer PS1 is formed on the pattern MK. That is, here, in the alignment using the pattern MK, the subsequent patterning is performed in a state where the number of stacked polycrystalline silicon layers opaque to light is reduced.
ところが本発明の発明者は鋭意研究の結果、パターンＭＫの上に１層のみの多結晶シリコン層が形成される場合に比べて、パターンＭＫ上に２層の多結晶シリコン層が積層された構成の方が、上方からのパターンＭＫの視認が容易となることを見出した。つまり、パターンＭＫの上の多結晶シリコン層が１層のみの場合に比べて、パターンＭＫ上に２層の多結晶シリコン層が積層された場合の方が、パターンＭＫの段差など縁部が明瞭に視認される。 However, as a result of earnest research, the inventor of the present invention has a configuration in which two polycrystalline silicon layers are stacked on the pattern MK as compared with the case where only one polycrystalline silicon layer is formed on the pattern MK. It has been found that the pattern MK from above is easier to see. That is, the edge of the pattern MK, such as a step, is clearer when two polycrystalline silicon layers are stacked on the pattern MK than when only one polycrystalline silicon layer is on the pattern MK. Visible to.
図１８を参照して、パターンＭＫを用いた位置合わせの際には、視認するための光（入射光）がパターンＭＫ上にて反射する。ここで半導体基板ＳＵＢに形成され、半導体基板ＳＵＢの主表面に対して段差を有するパターンＭＫの上の多結晶シリコン層が多結晶シリコン層ＰＳ１の１層のみである場合には、パターンＭＫ（インナーマーク）は平面視において図１９に示す態様を有する。このときの焦点深度を表わすＡＦ（Auto Focus）レンジが２．５μｍとなる。 Referring to FIG. 18, in the alignment using the pattern MK, the light (incident light) for visual recognition is reflected on the pattern MK. Here, when the polycrystalline silicon layer formed on the semiconductor substrate SUB and having a step with respect to the main surface of the semiconductor substrate SUB is only one layer of the polycrystalline silicon layer PS1, the pattern MK (inner The mark has a form shown in FIG. 19 in plan view. The AF (Auto Focus) range representing the depth of focus at this time is 2.5 μm.
これに対して、図２０を参照して、図１８と同様のパターンＭＫが形成された半導体基板ＳＵＢの主表面上に、図１８と同様の多結晶シリコン層ＰＳ１に加えて、上記の厚みを有する界面絶縁層ＩＩＩと多結晶シリコン層ＰＳ２とが形成される場合には、パターンＭＫは平面視において図２１に示す態様を有する。図２１のパターンＭＫは図１９のパターンＭＫに比べて縁部が鮮明になっており、このときのＡＦレンジは８．７５μｍとなる。なお図１９および図２１は、図１に示す半導体ウェハの中央部と、中央部より左側の領域との２箇所にて観察されたものである。 On the other hand, referring to FIG. 20, on the main surface of semiconductor substrate SUB on which pattern MK similar to FIG. 18 is formed, in addition to polycrystalline silicon layer PS1 similar to FIG. When the interfacial insulating layer III and the polycrystalline silicon layer PS2 are formed, the pattern MK has an aspect shown in FIG. 21 in plan view. The pattern MK in FIG. 21 has a sharper edge than the pattern MK in FIG. 19, and the AF range at this time is 8.75 μm. 19 and FIG. 21 are observed at two locations, that is, a central portion of the semiconductor wafer shown in FIG. 1 and a region on the left side of the central portion.
図１９と図２１との比較により、パターンＭＫ上の多結晶シリコン層が１層である場合よりも、パターンＭＫ上の多結晶シリコン層が２層である場合の方が、パターンＭＫの縁部が鮮明に確認でき、かつＡＦレンジが大きくなることがわかる。 19 and 21, the edge of the pattern MK is more in the case where the number of polycrystalline silicon layers on the pattern MK is two than that in the case where the number of polycrystalline silicon layers on the pattern MK is one. It can be clearly seen that the AF range becomes large.
以上のように、パターンＭＫ上に１層のみ形成される場合に比べて２層形成される方が明瞭なパターンＭＫが視認できる効果は、特にパターンＭＫ上の層が、多結晶シリコン層ＰＳ１、ＰＳ２のようにシリコン、特にシリコンの多結晶を含む場合に顕著となる。 As described above, compared to the case where only one layer is formed on the pattern MK, the effect of visually recognizing the clear pattern MK is that the layer on the pattern MK is the polycrystalline silicon layer PS1, This becomes conspicuous when silicon, especially polycrystal of silicon, is included as in PS2.
パターンＭＫ上に形成されるシリコン層、すなわち多結晶シリコン層ＰＳ１、ＰＳ２、アモルファスシリコン層ＡＭＳの厚みの和ｔ（ｎｍ）と、パターンＭＫの視認に用いる光の主波長α（ｎｍ）との間に Between the sum t (nm) of the thickness of the silicon layer formed on the pattern MK, that is, the polycrystalline silicon layers PS1, PS2, and the amorphous silicon layer AMS, and the main wavelength α (nm) of the light used for viewing the pattern MK In
の関係を有するときには、ｔがαのほぼ１／２となる。このとき、多結晶シリコン層ＰＳ１などの内部を透過する光が、シリコン層の最下部にて効率よく反射される。このため上記関係を有する場合に、特に鮮明なパターンＭＫが視認される。また光の波長分布が±３０ｎｍであるため、上記関係式に３０ｎｍの誤差が含まれる。すなわち、光の主波長が６６０ｎｍの場合は、シリコン層の膜厚の和が３００ｎｍ以上３６０ｎｍ以下であれば、効率よくパターンＭＫを視認することができる。 T is approximately ½ of α. At this time, the light passing through the inside of the polycrystalline silicon layer PS1 and the like is efficiently reflected at the bottom of the silicon layer. For this reason, when it has the said relationship, especially clear pattern MK is visually recognized. Since the wavelength distribution of light is ± 30 nm, the above relational expression includes an error of 30 nm. That is, when the main wavelength of light is 660 nm, the pattern MK can be efficiently visually recognized if the sum of the film thicknesses of the silicon layers is not less than 300 nm and not more than 360 nm.
逆に上記数式中で、シリコンの膜厚の和ｔが波長分布の中央値である３３０ｎｍとすれば、光の主波長αの範囲は６００ｎｍ以上７２０ｎｍとなる。したがって光の主波長が６００ｎｍ以上７２０以下の範囲内であれば、３３０ｎｍのシリコン層が積層されたパターンＭＫを高効率に視認することができる。 On the contrary, in the above formula, if the sum t of the silicon film thickness is 330 nm which is the median value of the wavelength distribution, the range of the main wavelength α of light is 600 nm or more and 720 nm. Therefore, when the main wavelength of light is in the range of 600 nm or more and 720 or less, the pattern MK in which the 330 nm silicon layer is laminated can be visually recognized with high efficiency.
上記光が様々な波長の光の合成波である場合、その中で効率よく反射される波長が、シリコン層の厚みの総和にほぼ等しい３３０ｎｍの整数倍となる。 When the light is a composite wave of light of various wavelengths, the wavelength that is efficiently reflected therein is an integral multiple of 330 nm that is substantially equal to the total thickness of the silicon layers.
本実施の形態のようにマーク部に多結晶シリコン層が２層積層された構造は、たとえばフラッシュ混載ＬＳＩのように、上部電極としての多結晶シリコン層が２層積層された半導体素子を形成する際に特に有効である。上記の多結晶シリコン層ＰＳ２ａがパターニングされて多結晶シリコン層ＰＳ２が形成される際に、パターンＭＫ上の多結晶シリコン層ＰＳ２ａが除去されないようにすれば、これを除去した場合に比べて、後工程におけるパターンＭＫの視認がより容易になるためである。 The structure in which two polycrystalline silicon layers are stacked in the mark portion as in the present embodiment forms a semiconductor element in which two polycrystalline silicon layers as upper electrodes are stacked, such as a flash-embedded LSI. It is especially effective when. When the polycrystalline silicon layer PS2a is patterned and the polycrystalline silicon layer PS2 is formed, if the polycrystalline silicon layer PS2a on the pattern MK is not removed, it will be later compared to the case where it is removed. This is because it becomes easier to visually recognize the pattern MK in the process.
また半導体素子の微細化の要望により、パターンＭＫの段差を小さく（パターンＭＫをより平坦に近い形状に）加工する場合においても、パターンＭＫの上方に２層の多結晶シリコン層が形成されていれば、その視認が容易になされる。 Also, due to the demand for miniaturization of the semiconductor element, even when processing the step of the pattern MK to be small (the pattern MK has a shape closer to flatness), two polycrystalline silicon layers may be formed above the pattern MK. In this case, the visual recognition is easily performed.
さらに本実施の形態において、マーク部の多結晶シリコン層ＰＳ２ａのエッチングを抑制するために、特別な工程を追加する必要はない。このため図１５〜図１７の比較例に比べて工程数を増やすことなく、パターンＭＫをより高感度に確認することができる。 Furthermore, in this embodiment, it is not necessary to add a special process in order to suppress the etching of the polycrystalline silicon layer PS2a in the mark portion. Therefore, the pattern MK can be confirmed with higher sensitivity without increasing the number of steps as compared with the comparative examples of FIGS.
以上のように本実施の形態においてはパターンＭＫの上に多結晶シリコン層ＰＳ１などの不透明な薄膜が積層された状態においても、当該不透明膜の上からパターンＭＫを鮮明に視認することを可能にする。このため、不透明な薄膜を形成するために別個、位置合わせ用のマークを形成する必要がなくなり、トランジスタ構造をパターニングしながらパターンＭＫを形成することができる。このため本実施の形態により、マークだけを形成する工程を省略することができ、工程削減およびコスト削減ができる。その結果スループットが向上される。 As described above, in the present embodiment, even when an opaque thin film such as the polycrystalline silicon layer PS1 is laminated on the pattern MK, the pattern MK can be clearly seen from above the opaque film. To do. Therefore, it is not necessary to separately form alignment marks in order to form an opaque thin film, and the pattern MK can be formed while patterning the transistor structure. For this reason, according to this embodiment, the process of forming only the mark can be omitted, and the process and cost can be reduced. As a result, the throughput is improved.
（実施の形態２）
本実施の形態は、実施の形態１と比較して、パターンＭＫの形成方法において異なっている。以下、本実施の形態について説明する。
(Embodiment 2)
The present embodiment is different from the first embodiment in the method for forming the pattern MK. Hereinafter, this embodiment will be described.
図２２を参照して、本実施の形態の半導体装置のパターンＭＫは、半導体基板ＳＵＢの主表面（支持基板ＳＳの最上部）よりも、半導体基板ＳＵＢの外部に向かうように延びた形状を有する。つまりパターンＭＫは半導体基板ＳＵＢの主表面に対して凸形状を有する。本実施の形態のパターンＭＫが半導体基板ＳＵＢの主表面に対して有する段差が、実施の形態１と逆向きになっている。 Referring to FIG. 22, pattern MK of the semiconductor device of the present embodiment has a shape extending from the main surface of semiconductor substrate SUB (the uppermost portion of support substrate SS) toward the outside of semiconductor substrate SUB. . That is, the pattern MK has a convex shape with respect to the main surface of the semiconductor substrate SUB. The level difference that the pattern MK of the present embodiment has with respect to the main surface of the semiconductor substrate SUB is opposite to that of the first embodiment.
半導体基板ＳＵＢの主表面と、パターンＭＫの最上部との段差は２０ｎｍ以上であることが好ましい。言い換えればパターンＭＫの最上部（半導体基板ＳＵＢの主表面に対してもっとも離れた箇所）は、半導体基板ＳＵＢの主表面に対して、半導体基板ＳＵＢが配置される側と反対方向（図２２の上向き）に２０ｎｍ以上離れた位置に配置される構成であることが好ましい。 The step between the main surface of the semiconductor substrate SUB and the uppermost part of the pattern MK is preferably 20 nm or more. In other words, the uppermost portion of the pattern MK (the place farthest from the main surface of the semiconductor substrate SUB) is opposite to the side where the semiconductor substrate SUB is disposed (upward in FIG. 22) with respect to the main surface of the semiconductor substrate SUB. ) Is preferably arranged at a position separated by 20 nm or more.
実施の形態２においてはパターンＭＫの周辺に不純物領域ＩＲが形成されている。これは後述する工程においてチップ形成領域ＣＬの所望領域に不純物イオンを注入する際に、付随的に形成されるものである。 In the second embodiment, impurity region IR is formed around pattern MK. This is incidentally formed when impurity ions are implanted into a desired region of the chip formation region CL in a process described later.
次に図２２に示す、本実施の形態の半導体装置の、特にマーク部の製造方法について図２３〜図３４を用いて説明する。なお以下の説明において、実施の形態１と同様の構成については同一の参照符号を付しており、その説明は繰り返さない。 Next, a method for manufacturing the mark portion of the semiconductor device of this embodiment shown in FIG. 22 will be described with reference to FIGS. In the following description, the same components as those in the first embodiment are given the same reference numerals, and the description thereof will not be repeated.
図２３を参照して、実施の形態１の図３の工程と同様の手順により、半導体基板ＳＵＢの主表面上に薄膜が形成される。ただし図２３の工程においては、ゲート絶縁膜ＧＩ１が２０ｎｍ程度（少なくとも１０ｎｍ）、アモルファスシリコン層ＡＭＳが２０ｎｍ程度（少なくとも１０ｎｍ）、シリコン窒化膜ＳＮが１２０ｎｍ程度（少なくとも８０ｎｍ）の厚みとなるように形成されることが好ましい。 Referring to FIG. 23, a thin film is formed on the main surface of semiconductor substrate SUB by a procedure similar to the step of FIG. 3 of the first embodiment. However, in the process of FIG. 23, the gate insulating film GI1 is formed to have a thickness of about 20 nm (at least 10 nm), the amorphous silicon layer AMS is about 20 nm (at least 10 nm), and the silicon nitride film SN is about 120 nm (at least 80 nm). It is preferred that
図２３および図２４を参照して、実施の形態１の図３および図４の工程と同様の手順によりトレンチ溝ＴＲが形成される。ここでのトレンチ溝ＴＲの、主表面に沿う方向に関する幅（図２４の左右方向）は１μｍ以上１５μｍ以下であることが好ましい。なおこの中でも、２μｍ以上１０μｍ以下であることが特に好ましい。また複数形成されるトレンチ溝ＴＲが形成された後に、平面視においてマーク部（パターンＭＫが形成されうるパターン領域）全体に対して、トレンチ溝ＴＲ（パターンＭＫ）が形成される領域以外の領域が占める割合（シリコン占有面積）が４０％以上９６％以下であることが好ましい。なお上記のシリコン占有面積は６０％以上９６％以下であることがより好ましく、６０％以上９０％以下であることが特に好ましい。 23 and 24, trench trench TR is formed by the same procedure as the steps of FIGS. 3 and 4 of the first embodiment. Here, the width of trench trench TR in the direction along the main surface (left-right direction in FIG. 24) is preferably 1 μm or more and 15 μm or less. Of these, the thickness is particularly preferably 2 μm or more and 10 μm or less. In addition, after the plurality of trench grooves TR are formed, a region other than the region where the trench groove TR (pattern MK) is formed with respect to the entire mark portion (pattern region where the pattern MK can be formed) in a plan view. The occupying ratio (silicon occupation area) is preferably 40% or more and 96% or less. The silicon occupation area is more preferably 60% or more and 96% or less, and particularly preferably 60% or more and 90% or less.
図２５を参照して、実施の形態１の図５の工程と同様の手順により、トレンチ溝ＴＲの内部を充填するように絶縁膜ＩＩａが形成される。この絶縁膜ＩＩａに充填されたトレンチ溝ＴＲが、パターンＭＫが形成される領域である。 Referring to FIG. 25, insulating film IIa is formed so as to fill the inside of trench trench TR by the same procedure as the step of FIG. 5 of the first embodiment. The trench TR filled in the insulating film IIa is a region where the pattern MK is formed.
図２６を参照して、たとえばＣＭＰ（Chemical Mechanical Polishing）により、トレンチ溝ＴＲの外部（シリコン窒化膜ＳＮ上）に形成された絶縁膜ＩＩａが研磨、除去される。この処理によりトレンチ溝ＴＲの内部に残存する絶縁膜ＩＩａを以後、絶縁膜ＩＩと呼ぶことにする。 Referring to FIG. 26, insulating film IIa formed outside trench trench TR (on silicon nitride film SN) is polished and removed by, for example, CMP (Chemical Mechanical Polishing). The insulating film IIa remaining in the trench trench TR by this process is hereinafter referred to as an insulating film II.
図２７を参照して、たとえばドライエッチングにより、シリコン窒化膜ＳＮとアモルファスシリコン層ＡＭＳとが除去される。このとき、トレンチ溝ＴＲと絶縁膜ＩＩとからなるパターンＭＫの最上部は、半導体基板ＳＵＢの最上面に対して約１００ｎｍ上部に配置された状態となる。この約１００ｎｍ上部に配置された状態が段差となるため、平面視においてマークとして視認することが可能となる。 Referring to FIG. 27, silicon nitride film SN and amorphous silicon layer AMS are removed by dry etching, for example. At this time, the uppermost portion of the pattern MK formed of the trench trench TR and the insulating film II is in a state of being disposed about 100 nm above the uppermost surface of the semiconductor substrate SUB. Since the state of being disposed about 100 nm above is a step, it can be visually recognized as a mark in plan view.
図２８を参照して、パターンＭＫの上部を覆うようにレジストパターンＲＳ（感光剤）が、通常の写真製版技術およびエッチングにより形成される。その後、たとえばチップ形成領域ＣＬのトランジスタが形成される領域の所望の領域に、不純物イオンが注入される。ここでの不純物の注入は、たとえばイオン注入法によりなされる。 Referring to FIG. 28, a resist pattern RS (photosensitive agent) is formed by ordinary photolithography and etching so as to cover the upper part of pattern MK. Thereafter, for example, impurity ions are implanted into a desired region of the chip formation region CL where the transistor is to be formed. The impurity implantation here is performed, for example, by an ion implantation method.
ここでレジストパターンＲＳがパターンＭＫの上部に配置されているため、パターンＭＫを構成する絶縁膜ＩＩの内部に不純物イオンが注入されることが抑制される。このため絶縁膜ＩＩの内部に注入される不純物の種類により、絶縁膜ＩＩのエッチングレートが大きく変化することが抑制される。このため、たとえば絶縁膜ＩＩが過剰にエッチングされることにより、パターンＭＫの、半導体基板ＳＵＢの主表面に対する段差の高さが確保できなくなることが抑制される。 Here, since the resist pattern RS is disposed above the pattern MK, impurity ions are suppressed from being implanted into the insulating film II constituting the pattern MK. For this reason, a significant change in the etching rate of the insulating film II is suppressed depending on the type of impurities implanted into the insulating film II. For this reason, it is suppressed that the height of the level | step difference with respect to the main surface of the semiconductor substrate SUB of the pattern MK cannot be ensured, for example by etching the insulating film II excessively.
図２９を参照して、不純物イオンの注入後に、たとえばアッシングによりパターンＭＫの上部を覆うレジストパターンＲＳが除去される。 Referring to FIG. 29, after the implantation of impurity ions, resist pattern RS covering the upper portion of pattern MK is removed, for example, by ashing.
図３０を参照して、マーク部の全面および、チップ形成領域ＣＬの所望の箇所のゲート絶縁膜ＧＩ１が、ウェットエッチングにより除去され、半導体基板ＳＵＢの主表面が露出される。 Referring to FIG. 30, the entire surface of the mark portion and a desired portion of gate insulating film GI1 in chip formation region CL are removed by wet etching, and the main surface of semiconductor substrate SUB is exposed.
図３１を参照して、図示しないレジストが再度パターニングされ、マーク部のパターンＭＫ上以外の領域、およびトランジスタが形成される領域にゲート絶縁膜ＧＩ２が形成される。ゲート絶縁膜ＧＩ２はゲート絶縁膜ＧＩ１と同様の材質や厚みを有しており、ゲート絶縁膜ＧＩ１と同様に熱酸化により形成されることが好ましい。 Referring to FIG. 31, a resist (not shown) is patterned again, and gate insulating film GI2 is formed in a region other than the mark portion pattern MK and a region where a transistor is formed. The gate insulating film GI2 has the same material and thickness as the gate insulating film GI1, and is preferably formed by thermal oxidation like the gate insulating film GI1.
ここで図示されないが、実際には図２８〜図３１の工程は複数回繰り返され、この過程でチップ形成領域ＣＬのトランジスタが形成されてゆく。この過程でマーク部のパターンＭＫの最上部が徐々にエッチングされ、上記の段差が次第に少なくなる。しかし通常のウェットエッチング処理を１回行なう際に削られる厚みは５ｎｍ程度である。このため、図２７の状態においてパターンＭＫが約１００ｎｍの段差を有していれば、上記の各工程の繰り返しが終了した時点での、パターンＭＫの段差を４０ｎｍ以上確保することができる。 Although not shown here, the steps of FIGS. 28 to 31 are actually repeated a plurality of times, and transistors in the chip formation region CL are formed in this process. In this process, the uppermost portion of the mark portion pattern MK is gradually etched, and the above-mentioned step is gradually reduced. However, the thickness cut when performing a normal wet etching process once is about 5 nm. Therefore, if the pattern MK has a step of about 100 nm in the state of FIG. 27, the step of the pattern MK at the time when the repetition of each of the above steps is completed can be ensured by 40 nm or more.
ただし図３０に示すシリコン酸化膜の全面エッチング除去の際に、パターンＭＫを構成する絶縁膜ＩＩも約２０ｎｍ除去される。このため、数回繰り返されるうちの最終の図３０の工程が終わった時点で、半導体基板ＳＵＢの主表面に対するパターンＭＫ（絶縁膜ＩＩ）の段差が２０ｎｍ以上となるようにするためには、最終の図３０の工程の直前の図２９の工程が終わった時点で、パターンＭＫの段差を４０ｎｍ以上確保することが好ましい。 However, when the entire surface of the silicon oxide film shown in FIG. 30 is removed by etching, the insulating film II constituting the pattern MK is also removed by about 20 nm. For this reason, at the time when the final step of FIG. 30 is repeated among several times, the step of the pattern MK (insulating film II) with respect to the main surface of the semiconductor substrate SUB is set to 20 nm or more in order When the step of FIG. 29 just before the step of FIG. 30 is completed, it is preferable to secure a step of the pattern MK of 40 nm or more.
図３２を参照して、実施の形態１の図１０の工程と同様の手順により、パターンＭＫ上にたとえばアモルファスシリコン層ＡＭＳと多結晶シリコン層ＰＳ１ａとが形成される。このときのトランジスタが形成される領域の態様は図１０に示すとおりである。 Referring to FIG. 32, for example, amorphous silicon layer AMS and polycrystalline silicon layer PS1a are formed on pattern MK by the same procedure as the process of FIG. 10 of the first embodiment. The mode of the region where the transistor is formed at this time is as shown in FIG.
図３３を参照して、実施の形態１の図１１、図１２の工程と同様の手順により、マーク部、チップ形成領域ＣＬともに、界面絶縁層ＩＩＩａ、多結晶シリコン層ＰＳ２とが形成される。このときのトランジスタが形成される領域の態様は図１２に示すとおりである。 Referring to FIG. 33, interfacial insulating layer IIIa and polycrystalline silicon layer PS2 are formed in both the mark portion and chip formation region CL by the same procedure as the steps of FIGS. 11 and 12 of the first embodiment. The mode of the region where the transistor is formed at this time is as shown in FIG.
図３４を参照して、実施の形態１の図１３の工程と同様の手順により、チップ形成領域ＣＬにおいて露出された界面絶縁層ＩＩＩａが除去され、マーク部の界面絶縁層ＩＩＩが残存する。このときのトランジスタが形成される領域の態様は図１３に示すとおりである。 Referring to FIG. 34, the interface insulating layer IIIa exposed in the chip formation region CL is removed by the same procedure as the process of FIG. 13 of the first embodiment, and the interface insulating layer III in the mark portion remains. The mode of the region where the transistor is formed at this time is as shown in FIG.
図２２および図１４を参照して、実施の形態１の図１４の工程と同様に、レジストパターンＲＳにより多結晶シリコン層ＰＳ１ａがパターニングされて多結晶シリコン層ＰＳ１となる。 Referring to FIGS. 22 and 14, as in the step of FIG. 14 of the first embodiment, polycrystalline silicon layer PS1a is patterned by resist pattern RS to form polycrystalline silicon layer PS1.
次に、本実施の形態の作用効果について説明する。
本実施の形態においても、図２２に示す多結晶シリコン層ＰＳ１がレジストパターンＲＳによりパターニングされる際に、位置合わせに用いるパターンＭＫの上には多結晶シリコン層ＰＳ１、ＰＳ２の２層が積層されている。このため実施の形態１と同様に、パターンＭＫの視認性が向上する効果を有する。
Next, the effect of this Embodiment is demonstrated.
Also in the present embodiment, when the polycrystalline silicon layer PS1 shown in FIG. 22 is patterned by the resist pattern RS, two polycrystalline silicon layers PS1 and PS2 are stacked on the pattern MK used for alignment. ing. For this reason, as in the first embodiment, the visibility of the pattern MK is improved.
上記の効果に加えて本実施の形態においては、パターンＭＫを形成する際に、パターンＭＫを構成するためのトレンチ溝ＴＲの幅が１５μｍ以下（１μｍ以上）となるように形成される。マーク部全体に対する、パターンＭＫが占有しない領域の面積の割合が４０％以上９６％以下となるようにトレンチ溝ＴＲが形成される。このような条件で、半導体基板ＳＵＢの主表面に対して凸方向の段差を有するパターンＭＫが形成される。上記の条件とすることにより、パターンＭＫの段差が２０μｍ以上となり、パターンＭＫの視認が確実にできるようになる。 In addition to the above effects, in the present embodiment, when the pattern MK is formed, the trench groove TR for forming the pattern MK is formed to have a width of 15 μm or less (1 μm or more). Trench trench TR is formed such that the ratio of the area of the region not occupied by pattern MK to the entire mark portion is 40% or more and 96% or less. Under such conditions, a pattern MK having a step in the convex direction with respect to the main surface of the semiconductor substrate SUB is formed. By setting it as said conditions, the level | step difference of the pattern MK will be 20 micrometers or more, and the visual recognition of the pattern MK can be performed reliably now.
また逆に、上記の方法を用いれば、パターンＭＫの段差が過剰になることを抑制することもできる。微細化が進み、より段差の小さい（平坦に近い）パターンＭＫの形成が要求される場合においても、上記の方法を用いて、たとえば図２３にて形成される薄膜の膜厚を制御したり、エッチング量を調整することにより、その段差を精密に制御することができる。 On the other hand, if the above method is used, it is possible to prevent the step of the pattern MK from becoming excessive. Even when miniaturization advances and formation of a pattern MK having a smaller step (close to flat) is required, the above method is used to control the film thickness of the thin film formed, for example, in FIG. The level difference can be precisely controlled by adjusting the etching amount.
さらに、パターンＭＫの絶縁膜ＩＩの内部に不純物イオンが注入されることを抑制することにより、パターンＭＫが過剰にエッチングされることが抑制される。このことからも、パターンＭＫの段差を確保することが可能となる。 Further, by suppressing the implantation of impurity ions into the insulating film II of the pattern MK, the pattern MK is suppressed from being excessively etched. Also from this, it becomes possible to ensure the step of the pattern MK.
本実施の形態は、以上に述べた各点についてのみ、実施の形態１と異なる。すなわち、本実施の形態について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に準ずる。 The present embodiment is different from the first embodiment only in each point described above. In other words, all the configurations, conditions, procedures, effects, and the like not described above in the present embodiment are the same as those in the first embodiment of the present invention.
（実施の形態３）
本実施の形態は、実施の形態１、実施の形態２と比較して、パターンＭＫの形成方法において異なっている。以下、本実施の形態について説明する。
(Embodiment 3)
The present embodiment is different from the first and second embodiments in the method for forming the pattern MK. Hereinafter, this embodiment will be described.
本実施の形態のマーク部に形成されるパターンＭＫは、実施の形態１とほぼ同様の外観を有する。ただし本実施の形態においては、図２の半導体基板ＳＵＢの主表面と、パターンＭＫの最下部との段差は２０ｎｍ以上であることが好ましい。言い換えればパターンＭＫの溝の底面（半導体基板ＳＵＢの主表面に対してもっとも離れた箇所）は、半導体基板ＳＵＢの主表面に対して、半導体基板ＳＵＢの内部に向かう方向（図２の下向き）に２０ｎｍ以上の深さの位置に配置される構成であることが好ましい。 The pattern MK formed on the mark portion of the present embodiment has an appearance that is substantially the same as that of the first embodiment. However, in the present embodiment, the step between the main surface of the semiconductor substrate SUB in FIG. 2 and the lowermost portion of the pattern MK is preferably 20 nm or more. In other words, the bottom surface of the groove of the pattern MK (the place farthest from the main surface of the semiconductor substrate SUB) is directed toward the inside of the semiconductor substrate SUB (downward in FIG. 2) with respect to the main surface of the semiconductor substrate SUB. It is preferable that the configuration be arranged at a position having a depth of 20 nm or more.
以下、本実施の形態の半導体装置の、特にマーク部の製造方法について図３５〜図３７を用いて説明する。なお以下の説明において、実施の形態１と同様の構成については同一の参照符号を付しており、その説明は繰り返さない。 Hereinafter, a method of manufacturing the mark portion of the semiconductor device of the present embodiment will be described with reference to FIGS. In the following description, the same components as those in the first embodiment are given the same reference numerals, and the description thereof will not be repeated.
マーク部に、絶縁膜ＩＩが充填されたパターンＭＫの突起形状が形成される過程については、実施の形態２の図２３〜図２７に示す各工程と同様の手順によりなされる。 The process of forming the projection shape of the pattern MK filled with the insulating film II in the mark portion is performed by the same procedure as each step shown in FIGS. 23 to 27 of the second embodiment.
図３５を参照して、図２７に示す工程の後、実施の形態２の図２８に示す工程と同様の不純物イオンの注入がなされる。ただし本実施の形態においては実施の形態２と逆に、パターンＭＫの上にはレジストパターンＲＳが形成されず、パターンＭＫの絶縁膜ＩＩの内部に積極的に不純物イオンが注入される。 Referring to FIG. 35, after the step shown in FIG. 27, impurity ions similar to those in the step shown in FIG. 28 of the second embodiment are implanted. However, in the present embodiment, contrary to the second embodiment, the resist pattern RS is not formed on the pattern MK, and impurity ions are positively implanted into the insulating film II of the pattern MK.
図３６を参照して、不純物の注入後に、たとえばアッシングによりパターンＭＫの上部を覆うレジストパターンＲＳが除去される。絶縁膜ＩＩの内部には不純物イオンＩＯが含まれている。 Referring to FIG. 36, after impurity implantation, resist pattern RS covering the top of pattern MK is removed, for example, by ashing. Impurity ions IO are contained inside the insulating film II.
図３７を参照して、マーク部の全面および、チップ形成領域ＣＬの所望の箇所のゲート絶縁膜ＧＩ１が、ウェットエッチングにより除去され、半導体基板ＳＵＢの主表面が露出される。 Referring to FIG. 37, the entire surface of the mark portion and a desired portion of gate insulating film GI1 in chip formation region CL are removed by wet etching, and the main surface of semiconductor substrate SUB is exposed.
実施の形態２と同様に、図３５〜図３７の各工程は複数回繰り返される。この際、特に図３７の工程におけるシリコン酸化膜のウェットエッチングにより、パターンＭＫを構成する絶縁膜ＩＩがエッチングされる。このため図３６に示すように、当初半導体基板ＳＵＢの主表面に対して凸形状であったパターンＭＫが、最終的には当該主表面に対して凹形状となる。なお最終的にトレンチ溝ＴＲの内部の一部に絶縁膜ＩＩが残存してもよいし、残存しなくてもよい。 Similar to the second embodiment, each step in FIGS. 35 to 37 is repeated a plurality of times. At this time, the insulating film II constituting the pattern MK is etched by wet etching of the silicon oxide film in the process of FIG. For this reason, as shown in FIG. 36, the pattern MK that is initially convex with respect to the main surface of the semiconductor substrate SUB finally becomes a concave shape with respect to the main surface. Note that the insulating film II may or may not remain in part of the trench trench TR.
この後、実施の形態１、実施の形態２と同様にトランジスタが形成される領域のゲート絶縁膜ＧＩ２が形成され、さらにその上に、図１０と同様にアモルファスシリコンＡＭＳや多結晶シリコン層ＰＳ１ａが形成される。その後、実施の形態１の図１１〜図１４の各工程と同様の手順により、図２に示すパターンＭＫの態様となり、チップ形成領域ＣＬにはトランジスタが形成される。 Thereafter, a gate insulating film GI2 in a region where a transistor is formed is formed as in the first and second embodiments, and an amorphous silicon AMS and a polycrystalline silicon layer PS1a are further formed thereon as in FIG. It is formed. After that, the pattern MK shown in FIG. 2 is obtained by the same procedure as each step of FIGS. 11 to 14 of the first embodiment, and a transistor is formed in the chip formation region CL.
次に、本実施の形態の作用効果について説明する。
本実施の形態においても、図２に示す多結晶シリコン層ＰＳ１がレジストパターンＲＳによりパターニングされる際に、位置合わせに用いるパターンＭＫの上には多結晶シリコン層ＰＳ１、ＰＳ２の２層が積層されている。このため実施の形態１と同様に、パターンＭＫの視認性が向上する効果を有する。
Next, the effect of this Embodiment is demonstrated.
Also in the present embodiment, when the polycrystalline silicon layer PS1 shown in FIG. 2 is patterned by the resist pattern RS, two polycrystalline silicon layers PS1 and PS2 are stacked on the pattern MK used for alignment. ing. For this reason, as in the first embodiment, the visibility of the pattern MK is improved.
これに加えて本実施の形態では、パターンＭＫの絶縁膜ＩＩの内部に不純物イオンが注入されることにより、パターンＭＫの過剰なエッチングが促進される。このため当初凸形状を有したパターンＭＫが最終的に凹形状を有するまでエッチングされる。凹形状を有することにより、パターンＭＫが半導体基板ＳＵＢの主表面に対して段差を形成し、視認が可能となる。つまり本実施の形態においては、凸形状を有するパターンＭＫのエッチングを抑制して凸形状の段差を確保した実施の形態２と逆の観点から、パターンＭＫに凹形状の段差を形成することができる。 In addition, in this embodiment, excessive etching of the pattern MK is promoted by implanting impurity ions into the insulating film II of the pattern MK. Therefore, the pattern MK having the initial convex shape is etched until it finally has the concave shape. By having the concave shape, the pattern MK forms a step with respect to the main surface of the semiconductor substrate SUB, and is visible. That is, in the present embodiment, it is possible to form the concave step in the pattern MK from the viewpoint opposite to that of the second embodiment in which the etching of the convex pattern MK is suppressed to ensure the convex step. .
ここで凹形状のパターンＭＫが、半導体基板ＳＵＢの主表面に対して２０ｎｍ以上の段差を有することにより、パターンＭＫの視認が確実にできるようになる。また逆に、上記の方法を用いれば、パターンＭＫの段差が過剰になることを抑制することもできる。微細化が進み、より段差の小さい（平坦に近い）パターンＭＫの形成が要求される場合においても、上記の方法を用いて、たとえばエッチング量を調整することにより、その段差を精密に制御することができる。 Here, the concave pattern MK has a step of 20 nm or more with respect to the main surface of the semiconductor substrate SUB, so that the pattern MK can be surely recognized. On the other hand, if the above method is used, it is possible to prevent the step of the pattern MK from becoming excessive. Even when miniaturization advances and formation of a pattern MK having a smaller step (close to flat) is required, the step can be precisely controlled by adjusting the etching amount, for example, using the above method. Can do.
たとえばシリコン酸化膜がフッ酸（ＨＦ）によりウェットエッチングされる場合には、シリコン酸化膜からなる絶縁膜ＩＩの内部に不純物イオンが注入されると、不純物の種類によりウェットエッチングレートが最大で約１０倍になる。このため実施の形態２では、不純物イオンの注入に起因する絶縁膜ＩＩの凸方向の段差の減少を抑制するために絶縁膜ＩＩが被覆された状態でイオン注入される。これに対して実施の形態３では、絶縁膜ＩＩが大きくエッチングされ、十分な段差を有する凹方向の段差を形成するために絶縁膜ＩＩに不純物イオンが注入される。 For example, when the silicon oxide film is wet-etched with hydrofluoric acid (HF), when impurity ions are implanted into the insulating film II made of the silicon oxide film, the wet etching rate is about 10 at the maximum depending on the type of impurities. Double. For this reason, in the second embodiment, ion implantation is performed in a state where the insulating film II is covered in order to suppress a decrease in the level difference in the convex direction of the insulating film II due to the implantation of impurity ions. On the other hand, in Embodiment 3, the insulating film II is largely etched, and impurity ions are implanted into the insulating film II in order to form a step in the concave direction having a sufficient level difference.
本実施の形態は、以上に述べた各点についてのみ、実施の形態１と異なる。すなわち、本実施の形態について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に準ずる。 The present embodiment is different from the first embodiment only in each point described above. In other words, all the configurations, conditions, procedures, effects, and the like not described above in the present embodiment are the same as those in the first embodiment of the present invention.
（実施の形態４）
本実施の形態は、実施の形態１〜実施の形態３と比較して、パターンＭＫの形成方法において異なっている。以下、本実施の形態について説明する。
(Embodiment 4)
This embodiment is different from the first to third embodiments in the method for forming the pattern MK. Hereinafter, this embodiment will be described.
図３８を参照して、本実施の形態の半導体装置のパターンＭＫは、支持基板ＳＳの一部として形成されている。つまり支持基板ＳＳの一部がエッチング除去されて形成されるトレンチ溝ＴＲの幅が、他の実施の形態よりも広く、複数のトレンチ溝ＴＲの間隔が、他の実施の形態よりも狭い。このトレンチ溝ＴＲに挟まれた狭い領域がトレンチ溝ＴＲに対する突起部として形成されたものが、パターンＭＫである。つまり本実施の形態のパターンＭＫは、実施の形態２と同様に、半導体基板ＳＵＢの主表面に対して凸方向に突出した形状である。 Referring to FIG. 38, the pattern MK of the semiconductor device of the present embodiment is formed as a part of the support substrate SS. That is, the width of the trench groove TR formed by etching away a part of the support substrate SS is wider than that of the other embodiments, and the interval between the plurality of trench grooves TR is narrower than that of the other embodiments. A pattern MK is a pattern in which a narrow region sandwiched between the trenches TR is formed as a protrusion with respect to the trench TR. That is, the pattern MK of the present embodiment has a shape protruding in the convex direction with respect to the main surface of the semiconductor substrate SUB, as in the second embodiment.
トレンチ溝ＴＲの内部には絶縁膜ＩＩが形成されている。半導体基板ＳＵＢの主表面に沿う方向（図３８の左右方向）におけるトレンチ溝ＴＲの端部近傍において、絶縁膜ＩＩが傾斜するようになだらかな曲線を描く断面形状を有している。このためその上に形成される多結晶シリコン層ＰＳ１、ＰＳ２なども、同様の曲線を描いている。 An insulating film II is formed inside the trench TR. In the vicinity of the end of the trench TR in the direction along the main surface of the semiconductor substrate SUB (the left-right direction in FIG. 38), the insulating film II has a cross-sectional shape that draws a gentle curve so as to be inclined. For this reason, the polycrystalline silicon layers PS1, PS2 and the like formed thereon have a similar curve.
次に図３８に示す、本実施の形態の半導体装置の、特にマーク部の製造方法について図３９〜図４９を用いて説明する。なお以下の説明において、実施の形態１と同様の構成については同一の参照符号を付しており、その説明は繰り返さない。 Next, a method of manufacturing the mark portion of the semiconductor device of the present embodiment shown in FIG. 38 will be described with reference to FIGS. In the following description, the same components as those in the first embodiment are given the same reference numerals, and the description thereof will not be repeated.
図３９を参照して、半導体基板ＳＵＢの支持基板ＳＳａの一方の主表面上に、たとえば実施の形態２の図２３の工程と同様の手順により（同様の厚みとなるように）、ゲート絶縁膜ＧＩ１とアモルファスシリコン層ＡＭＳとシリコン窒化膜ＳＮとがこの順に積層される。その後、通常の写真製版技術およびエッチングにより、図３９に示す態様となる。図３９を平面視した際に各薄膜が形成されている領域が、パターンＭＫが形成される領域である。 Referring to FIG. 39, a gate insulating film is formed on one main surface of support substrate SSa of semiconductor substrate SUB by a procedure similar to the step of FIG. 23 of the second embodiment (so as to have the same thickness). GI1, amorphous silicon layer AMS, and silicon nitride film SN are stacked in this order. Thereafter, the mode shown in FIG. 39 is obtained by ordinary photolithography and etching. A region where each thin film is formed when FIG. 39 is viewed in plan is a region where the pattern MK is formed.
ここで、平面視においてマーク部（パターンＭＫが形成されうるパターン領域）全体に対して、トレンチ溝ＴＲが形成される領域以外の領域（実際にパターンＭＫが形成される領域）が占有する面積の割合が２５％以下であることが好ましい。ただし上記割合は２％以上８％以下であることがより好ましい。 Here, the area occupied by the region other than the region where the trench trench TR is formed (the region where the pattern MK is actually formed) occupies the entire mark portion (pattern region where the pattern MK can be formed) in plan view. The ratio is preferably 25% or less. However, the ratio is more preferably 2% or more and 8% or less.
また上記のトレンチ溝ＴＲの（主表面に沿う方向の）幅は、４３μｍ以上１００μｍ以下であることが好ましく、その中でも５０μｍ以上８０μｍ以下であることが特に好ましい。 The width of the trench TR (in the direction along the main surface) is preferably 43 μm or more and 100 μm or less, and particularly preferably 50 μm or more and 80 μm or less.
さらに、シリコン窒化膜ＳＮなどが積層された領域の、主表面に沿う方向に関する幅（図３９の左右方向）は１μｍ以上１５μｍ以下であることが好ましい。なおこの中でも、２μｍ以上１０μｍ以下であることが特に好ましい。 Furthermore, the width (the left-right direction in FIG. 39) in the direction along the main surface of the region where the silicon nitride film SN or the like is laminated is preferably 1 μm or more and 15 μm or less. Of these, the thickness is particularly preferably 2 μm or more and 10 μm or less.
図３９および図４０を参照して、図３および図４の工程と同様の手順により、レジストパターンＲＳをマスクとして支持基板ＳＳａがエッチングされて支持基板ＳＳとなり、トレンチ溝ＴＲが形成される。図４０に示すように、シリコン窒化膜ＳＮなどの薄膜が残存している領域において支持基板ＳＳａがエッチングされずに残存する。その結果、シリコン窒化膜ＳＮなどの薄膜が残存している領域は、他の領域に対して突起を形成する。この突起が最終的にパターンＭＫとなる。 Referring to FIGS. 39 and 40, support substrate SSa is etched to form support substrate SS using resist pattern RS as a mask, and trench trench TR is formed by the same procedure as the steps of FIGS. As shown in FIG. 40, the support substrate SSa remains without being etched in the region where the thin film such as the silicon nitride film SN remains. As a result, the region where the thin film such as the silicon nitride film SN remains forms a protrusion with respect to the other region. This protrusion finally becomes a pattern MK.
図４１を参照して、図５の工程と同様の手順により、絶縁膜ＩＩａが形成される。
図４２を参照して、図２６の工程と同様の手順（たとえばＣＭＰ）により、絶縁膜ＩＩａが研磨、除去され、絶縁膜ＩＩｂとなる。
Referring to FIG. 41, insulating film IIa is formed by the same procedure as in the process of FIG.
Referring to FIG. 42, insulating film IIa is polished and removed by the same procedure (for example, CMP) as in the process of FIG. 26 to form insulating film IIb.
ここで絶縁膜ＩＩｂには、いわゆるエロージョンと呼ばれる減肉現象が起こり、なだらかな凹みが形成される。この現象は、複数の異なる材質が混在した領域で研磨レートが大きい材質が優先的に削れることにより引き起こされる。またそれぞれの材質の占有率によっても凹みの程度が異なり、定性的には占有率が小さい材質ほどその材質の研磨レートが大きくなり、エロージョンが発生しやすくなる。 Here, a thinning phenomenon called so-called erosion occurs in the insulating film IIb, and a gentle recess is formed. This phenomenon is caused by preferentially scraping a material having a high polishing rate in a region where a plurality of different materials are mixed. In addition, the degree of the dent differs depending on the occupation ratio of each material. Qualitatively, the smaller the occupation ratio, the higher the polishing rate of the material, and the easier the erosion occurs.
図４３を参照して、図２７と同様のたとえばドライエッチングにより、シリコン窒化膜ＳＮとアモルファスシリコン層ＡＭＳとが除去される。 Referring to FIG. 43, silicon nitride film SN and amorphous silicon layer AMS are removed by dry etching, for example, similar to FIG.
図４４を参照して、図２８や図３６に示す工程と同様の不純物イオンの注入がなされる。このとき特に、支持基板ＳＳの突起部を挟む絶縁膜ＩＩｂが上方に突き出た突起部ＴＰの近傍において積極的に不純物イオンＩＯが注入されるよう、当該領域が開口部となるレジストパターンＲＳが形成されることが好ましい。 Referring to FIG. 44, impurity ions are implanted in the same manner as in the steps shown in FIGS. At this time, in particular, a resist pattern RS in which the region is an opening is formed so that the impurity ions IO are positively implanted in the vicinity of the protrusion TP protruding upward from the insulating film IIb sandwiching the protrusion of the support substrate SS. It is preferred that
その後、図示されないパターニングや不純物イオンの注入、チップ形成領域ＣＬを含むシリコン酸化膜の除去が実施の形態２、実施の形態３と同様に繰り返され、図４５に示す態様となる。この過程で絶縁膜ＩＩｂが徐々にエッチングされる。ここでは特にシリコン酸化膜の除去において、突起部ＴＰの近傍が高いエッチングレートで除去される。これは実施の形態３と同様に、絶縁膜ＩＩｂの突起部ＴＰに不純物が注入され、エッチング除去が加速されるためである。その結果、図４６に示すように、絶縁膜ＩＩｂに対して支持基板ＳＳの一部であるパターンＭＫが凸形状を有するまでに絶縁膜ＩＩｂがエッチングされ、絶縁膜ＩＩとなる。 Thereafter, patterning, impurity ion implantation, and removal of the silicon oxide film including the chip formation region CL, not shown, are repeated in the same manner as in the second and third embodiments, resulting in the mode shown in FIG. In this process, the insulating film IIb is gradually etched. Here, particularly in the removal of the silicon oxide film, the vicinity of the protrusion TP is removed at a high etching rate. This is because, as in the third embodiment, impurities are implanted into the protrusion TP of the insulating film IIb, and etching removal is accelerated. As a result, as shown in FIG. 46, the insulating film IIb is etched until the pattern MK, which is a part of the support substrate SS, has a convex shape with respect to the insulating film IIb, thereby forming the insulating film II.
図４７〜図４９を参照して、以後は実施の形態１の図１０〜図１４の工程と同様の手順により、最終的に図３８に示すマーク部および図１４に示すトランジスタが形成される。図４７、図４８、図４９の各工程に対応する、トランジスタが形成される領域の態様はそれぞれ図１０、図１２、図１３に示すとおりである。なお図４４〜図４９においても図４３と同様にゲート絶縁膜ＧＩ１が残っていてもよい。また図４４〜図４９の絶縁膜ＩＩｂの上（アモルファスシリコン層ＡＭＳの下）にはゲート絶縁膜が形成されてもよい。 47 to 49, the mark portion shown in FIG. 38 and the transistor shown in FIG. 14 are finally formed by the same procedure as the steps of FIGS. 10 to 14 in the first embodiment. The mode of the region in which the transistor is formed corresponding to each step of FIGS. 47, 48, and 49 is as shown in FIGS. 10, 12, and 13, respectively. 44 to 49, the gate insulating film GI1 may remain as in FIG. A gate insulating film may be formed on the insulating film IIb (under the amorphous silicon layer AMS) in FIGS.
次に、本実施の形態の作用効果について説明する。
本実施の形態においても、図３８に示す多結晶シリコン層ＰＳ１がレジストパターンＲＳによりパターニングされる際に、位置合わせに用いるパターンＭＫの上には多結晶シリコン層ＰＳ１、ＰＳ２の２層が積層されている。このため実施の形態１と同様に、パターンＭＫの視認性が向上する効果を有する。
Next, the effect of this Embodiment is demonstrated.
Also in the present embodiment, when the polycrystalline silicon layer PS1 shown in FIG. 38 is patterned by the resist pattern RS, two polycrystalline silicon layers PS1 and PS2 are stacked on the pattern MK used for alignment. ing. For this reason, as in the first embodiment, the visibility of the pattern MK is improved.
これに加えて本実施の形態には、以下の作用効果を有する。たとえば実施の形態３においては、不純物イオンＩＯが注入される絶縁膜ＩＩは、エッチングされる前の段階（図３５参照）にて半導体基板ＳＵＢの主表面に対して大きく凸方向に突出している。このため絶縁膜ＩＩが半導体基板ＳＵＢの主表面に対して凹形状となるまでエッチングするためには多数回エッチングがなされる必要がある。このため、エッチングの回数が少ない場合には実施の形態３の手順を用いることは困難である。 In addition to this, the present embodiment has the following effects. For example, in the third embodiment, insulating film II into which impurity ions IO are implanted protrudes largely in the convex direction with respect to the main surface of semiconductor substrate SUB at the stage before etching (see FIG. 35). For this reason, in order to etch until the insulating film II becomes a concave shape with respect to the main surface of the semiconductor substrate SUB, the etching needs to be performed many times. For this reason, when the number of times of etching is small, it is difficult to use the procedure of the third embodiment.
これに対して本実施の形態では、支持基板ＳＳが凸形状に突き出した部分を挟むように形成されるトレンチ溝ＴＲの幅が広い（４３ｎｍ以上）。また支持基板ＳＳが突き出しておりパターンＭＫが形成されるパターン領域の、マーク部全体の面積に対する占有面積の割合が低い（２５％以下）。このため図４２の工程に示すように、トレンチ溝ＴＲの内部の絶縁膜ＩＩｂに不純物イオンＩＯが注入される前に、絶縁膜ＩＩｂがＣＭＰにより研磨される。 On the other hand, in the present embodiment, the trench groove TR formed so as to sandwich the portion where the support substrate SS protrudes in a convex shape is wide (43 nm or more). In addition, the ratio of the occupied area to the entire area of the mark portion of the pattern region where the support substrate SS protrudes and the pattern MK is formed is low (25% or less). Therefore, as shown in the process of FIG. 42, before the impurity ions IO are implanted into the insulating film IIb inside the trench TR, the insulating film IIb is polished by CMP.
その結果、絶縁膜ＩＩｂに不純物イオンＩＯが注入され、絶縁膜ＩＩｂがエッチングされる前の段階にて、絶縁膜ＩＩｂがある程度除去されることになる。したがって不純物イオンＩＯが注入された後にエッチングされるべき回数が少なくなる。つまり本実施の形態は、後工程においてたとえばトランジスタが形成される領域がエッチングされる回数が少ない場合においても、十分な（凸方向の）段差を有するパターンＭＫが形成される。 As a result, the impurity ions IO are implanted into the insulating film IIb, and the insulating film IIb is removed to some extent before the insulating film IIb is etched. Therefore, the number of times to be etched after the impurity ions IO are implanted is reduced. That is, in this embodiment, even when the number of times that a region where a transistor is formed is etched in a later process is small, a pattern MK having a sufficient (convex direction) step is formed.
また、上記のようなトレンチ溝ＴＲの幅やパターン占有面積の条件を用いれば、パターンＭＫの、半導体基板ＳＵＢの主表面に対する凸方向への段差が２０μｍ以上となり、パターンＭＫの視認が確実にできるようになる。 Further, if the conditions of the width of trench trench TR and the area occupied by the pattern are used as described above, the level difference in the convex direction of pattern MK with respect to the main surface of semiconductor substrate SUB is 20 μm or more, and pattern MK can be reliably recognized. It becomes like this.
本実施の形態は、以上に述べた各点についてのみ、実施の形態１と異なる。すなわち、本実施の形態について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に準ずる。 The present embodiment is different from the first embodiment only in each point described above. In other words, all the configurations, conditions, procedures, effects, and the like not described above in the present embodiment are the same as those in the first embodiment of the present invention.
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
本発明は、多結晶シリコン層が２層形成された半導体素子を有する半導体装置に、特に有利に適用されうる。 The present invention can be particularly advantageously applied to a semiconductor device having a semiconductor element in which two polycrystalline silicon layers are formed.
ＡＭＳ アモルファスシリコン層、ＢＣ 反射防止膜、ＣＬ チップ形成領域、ＧＩ１ ゲート絶縁膜、ＩＩ，ＩＩａ 絶縁膜、ＩＩＩ，ＩＩＩａ 界面絶縁層、ＩＯ 不純物イオン、ＩＲ 不純物領域、ＭＫ パターン、Ｎ１ 界面窒化膜、Ｏ１，Ｏ２ 界面酸化膜、ＰＳ１，ＰＳ１ａ，ＰＳ２，ＰＳ２ａ 多結晶シリコン層、ＲＳ レジストパターン、ＳＮ シリコン窒化膜、ＳＵＢ 半導体基板、ＳＳ 支持基板、ＴＰ 突起部、ＴＲ トレンチ溝。 AMS amorphous silicon layer, BC antireflection film, CL chip forming region, GI1 gate insulating film, II, IIa insulating film, III, IIIa interface insulating layer, IO impurity ion, IR impurity region, MK pattern, N1 interface nitride film, O1 , O2 interface oxide film, PS1, PS1a, PS2, PS2a polycrystalline silicon layer, RS resist pattern, SN silicon nitride film, SUB semiconductor substrate, SS support substrate, TP protrusion, TR trench groove.
Claims (11)
前記主表面上に、前記主表面に対して段差を有するパターンが形成される工程と、
前記パターン上に、半導体材料を含む第１の半導体層が形成される工程と、
前記第１の半導体層上に、半導体材料を含む第２の半導体層が形成される工程と、
前記第２の半導体層上にレジストパターンが形成される工程とを備えており、
前記レジストパターンが形成される工程において、前記パターンが位置合わせマークとして用いられる、半導体装置の製造方法。 A method of manufacturing a semiconductor device in which a semiconductor element is formed on a main surface of a semiconductor substrate,
A step of forming a pattern having a step with respect to the main surface on the main surface;
Forming a first semiconductor layer containing a semiconductor material on the pattern;
Forming a second semiconductor layer containing a semiconductor material on the first semiconductor layer;
And a step of forming a resist pattern on the second semiconductor layer,
A method of manufacturing a semiconductor device, wherein the pattern is used as an alignment mark in the step of forming the resist pattern.
前記絶縁物層の上に積層された、シリコンの多結晶を含む多結晶層とを有する、請求項１または２に記載の半導体装置の製造方法。 The second semiconductor layer includes an insulator layer in which a first silicon oxide film, a silicon nitride film, and a second silicon oxide film are stacked in this order;
3. The method of manufacturing a semiconductor device according to claim 1, further comprising: a polycrystalline layer including a polycrystalline silicon layer stacked on the insulator layer.
前記主表面上に薄膜が形成される工程と、
前記薄膜を、前記主表面に交差する方向に貫通する溝が形成される工程と、
前記溝の内部が絶縁膜によって充填される工程とを含んでおり、
前記溝の、前記主表面に沿う方向に関する幅は１μｍ以上１５μｍ以下であり、
平面視において、前記パターンが形成されうるパターン領域の全体の面積に対する、前記パターンが占有しない領域の面積の割合は４０％以上９６％以下である、請求項１〜５のいずれかに記載の半導体装置の製造方法。 In the process of forming the pattern,
Forming a thin film on the main surface;
Forming a groove penetrating the thin film in a direction intersecting the main surface;
Filling the inside of the groove with an insulating film,
The width of the groove in the direction along the main surface is 1 μm or more and 15 μm or less,
6. The semiconductor according to claim 1, wherein, in a plan view, a ratio of an area of a region not occupied by the pattern to a total area of a pattern region in which the pattern can be formed is 40% or more and 96% or less. Device manufacturing method.
前記不純物イオンが注入される工程において、前記溝の上部は感光剤に覆われている、請求項６に記載の半導体装置の製造方法。 After the step of filling the inside of the trench with an insulating film, the method further includes a step of implanting impurity ions into a region where the semiconductor element is formed,
The method of manufacturing a semiconductor device according to claim 6, wherein in the step of implanting the impurity ions, an upper portion of the groove is covered with a photosensitive agent.
前記パターンが前記主表面に対してもっとも離れた箇所は、前記主表面に対して前記半導体基板と反対方向に２０ｎｍ以上離れた位置に配置される、請求項７に記載の半導体装置の製造方法。 The insulating film is configured as the pattern;
The method for manufacturing a semiconductor device according to claim 7, wherein the place where the pattern is farthest from the main surface is disposed at a position away from the main surface by 20 nm or more in a direction opposite to the semiconductor substrate.
前記主表面上に薄膜が形成される工程と、
前記薄膜を、前記主表面に交差する方向に貫通する溝が形成される工程と、
前記溝の内部が絶縁膜によって充填される工程とを含んでおり、
前記溝の内部が絶縁膜によって充填される工程の後に、前記絶縁膜の内部に不純物イオンが注入される工程をさらに含む、請求項１〜５のいずれかに記載の半導体装置の製造方法。 In the process of forming the pattern,
Forming a thin film on the main surface;
Forming a groove penetrating the thin film in a direction intersecting the main surface;
Filling the inside of the groove with an insulating film,
6. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of implanting impurity ions into the insulating film after the step of filling the inside of the trench with an insulating film.
前記溝の底面は前記主表面に対して前記半導体基板の内部に向かう方向に２０ｎｍ以上の深さの位置に配置される、請求項９に記載の半導体装置の製造方法。 The groove is configured as the pattern;
10. The method of manufacturing a semiconductor device according to claim 9, wherein a bottom surface of the groove is disposed at a depth of 20 nm or more in a direction toward the inside of the semiconductor substrate with respect to the main surface.
前記主表面上に薄膜が形成される工程と、
前記薄膜を、前記主表面に交差する方向に貫通する複数の溝が形成される工程と、
前記溝の内部が絶縁膜によって充填される工程とを含んでおり、
平面視において隣り合う前記溝に挟まれた領域が前記パターンとして構成され、
前記溝の、前記主表面に沿う方向に関する幅は４３μｍ以上１００μｍ以下であり、
平面視において、前記パターンが形成されうるパターン領域の全体の面積に対する、前記パターンが占有する面積の割合は２５％以下である、請求項１〜５のいずれかに記載の半導体装置の製造方法。 In the process of forming the pattern,
Forming a thin film on the main surface;
Forming a plurality of grooves penetrating the thin film in a direction intersecting the main surface;
Filling the inside of the groove with an insulating film,
A region sandwiched between the grooves adjacent in plan view is configured as the pattern,
The width of the groove in the direction along the main surface is 43 μm or more and 100 μm or less,
The method for manufacturing a semiconductor device according to claim 1, wherein a ratio of an area occupied by the pattern to an entire area of a pattern region in which the pattern can be formed is 25% or less in a plan view.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010227530A JP2012084591A (en) | 2010-10-07 | 2010-10-07 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010227530A JP2012084591A (en) | 2010-10-07 | 2010-10-07 | Method of manufacturing semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2012084591A true JP2012084591A (en) | 2012-04-26 |
Family
ID=46243193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010227530A Withdrawn JP2012084591A (en) | 2010-10-07 | 2010-10-07 | Method of manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2012084591A (en) |
-
2010
- 2010-10-07 JP JP2010227530A patent/JP2012084591A/en not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8815704B2 (en) | Semiconductor substrate for photonic and electronic structures and method of manufacture | |
| JP4598047B2 (en) | Manufacturing method of semiconductor device | |
| JP2009026848A (en) | Solid-state imaging device and manufacturing method therefor | |
| JP2008218656A (en) | Manufacturing method of semiconductor device, and semiconductor wafer | |
| CN102237389A (en) | Semiconductor device and method for manufacturing the same | |
| JP2006049835A (en) | Semiconductor element having element isolation film in trench structure and manufacturing method for the same | |
| US20200335355A1 (en) | Semiconductor device and fabrication method thereof | |
| US20090227110A1 (en) | Method of Forming Mask Pattern | |
| CN105244261B (en) | The preparation method of semiconductor devices | |
| JP3645142B2 (en) | Semiconductor wafer processing method and semiconductor device manufacturing method | |
| CN116314232A (en) | Semiconductor structure and forming method thereof | |
| US7879665B2 (en) | Structure and method of fabricating a transistor having a trench gate | |
| JP2012084591A (en) | Method of manufacturing semiconductor device | |
| KR100280516B1 (en) | Separation structure manufacturing method and semiconductor device manufacturing method of semiconductor device | |
| JP5069070B2 (en) | Manufacturing method of semiconductor device | |
| EP3097581B1 (en) | Double patterning method of forming semiconductor active areas and isolation regions | |
| JP4439935B2 (en) | Manufacturing method of semiconductor device | |
| US11329002B2 (en) | Semiconductor device and fabrication method for semiconductor device | |
| JP2012124208A (en) | Manufacturing method for semiconductor device, and semiconductor device | |
| JP2006147788A (en) | Structure of semiconductor device and its manufacturing method | |
| US20100173497A1 (en) | Method of fabricating semiconductor integrated circuit device | |
| US11810786B2 (en) | Method for fabricating semiconductor device | |
| US11527428B2 (en) | Semiconductor device and method of fabrication the same | |
| JPH02203549A (en) | Manufacture of semiconductor device | |
| US20080237778A1 (en) | Semiconductor device and method for manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20140107 |