JP2012054872A - スケルチ回路 - Google Patents
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Abstract
【課題】消費電流を低減しつつ、回路面積の縮小を図ることが可能なスケルチ回路を提供する。
【解決手段】差動入力される差動入力信号と閾値とを比較して、スケルチ信号を出力するスケルチ回路は、差動入力信号が入力され、前記差動入力信号と前記閾値とを比較して得られた第1のデジタル信号を出力する第1のコンパレータ回路を有する。また、デジタル回路で構成され、前記第1のコンパレータ回路の出力を平滑化し前記スケルチ信号として出力するデジタル平滑化回路を有する。また、第1のコンパレータ回路は、第1のクロック信号により動作が制御され、前記差動入力信号と前記閾値とを比較して得られた第1の差動比較信号を出力する第1のクロックト・コンパレータと第1の差動比較信号が入力され、前記第1の差動比較信号の論理を保持して前記第1のデジタル信号として出力する第1のデータ保持回路を有する。
【選択図】図1
【解決手段】差動入力される差動入力信号と閾値とを比較して、スケルチ信号を出力するスケルチ回路は、差動入力信号が入力され、前記差動入力信号と前記閾値とを比較して得られた第1のデジタル信号を出力する第1のコンパレータ回路を有する。また、デジタル回路で構成され、前記第1のコンパレータ回路の出力を平滑化し前記スケルチ信号として出力するデジタル平滑化回路を有する。また、第1のコンパレータ回路は、第1のクロック信号により動作が制御され、前記差動入力信号と前記閾値とを比較して得られた第1の差動比較信号を出力する第1のクロックト・コンパレータと第1の差動比較信号が入力され、前記第1の差動比較信号の論理を保持して前記第1のデジタル信号として出力する第1のデータ保持回路を有する。
【選択図】図1
Description
本発明の実施形態は、スケルチ回路に関する。
一般的に、スケルチ回路は、入力信号の振幅が設定閾値以上有る場合に検出フラグを立てる回路であり、意図的にアンバランスに構成された比較器(コンパレータ)と、この比較器の出力を平滑化する平滑化回路と、を備える。
従来のスケルチ回路においては、入力信号を常時比較する常時比較器が用いられる。
この常時比較器では、閾値の高い精度が要求されるため、大部分の回路構成に対してペア性や絶対精度が求められる。ここで、回路を構成する素子の特性バラツキは1/√LW(L:ゲート長、W:ゲート幅)に比例する。
このため、常時比較器の閾値の精度の向上のためには、素子の面積を増大させる必要があり、結果として、スケルチ回路の回路面積が増大する問題がある。
さらに、該常時比較器は、常時、電流を消費することから、スケルチ回路の消費電力も大きくなる問題がある。
消費電流を低減しつつ、回路面積の縮小を図ることが可能なスケルチ回路を提供する。
実施例に従ったスケルチ回路は、差動入力される差動入力信号と閾値とを比較して、スケルチ信号を出力するスケルチ回路であって、差動入力信号が入力され、前記差動入力信号と前記閾値とを比較して得られた第1のデジタル信号を出力する第1のコンパレータ回路を有する。また実施例に従ったスケルチ回路は、デジタル回路で構成され、前記第1のコンパレータ回路の出力を平滑化し前記スケルチ信号として出力するデジタル平滑化回路を有する。また、実施例に従ったスケルチ回路の第1のコンパレータ回路は、第1のクロック信号により動作が制御され、前記差動入力信号と前記閾値とを比較して得られた第1の差動比較信号を出力する第1のクロックト・コンパレータと、第1の差動比較信号が入力され、前記第1の差動比較信号の論理を保持して前記第1のデジタル信号として出力する第1のデータ保持回路と、を有する。
以下、各実施例について図面に基づいて説明する。
図1は、実施例1に係るスケルチ回路100の構成の一例を示す図である。また、図2は、図1に示すスケルチ信号100のコンパレータ回路1の構成の一例を示す回路図である。また、図3は、図1に示すスイッチ回路100の電圧発生回路3の構成の一例を示す回路図である。また、図4は、図1に示すスイッチ回路100のクロック信号生成回路4の構成の一例を示す図である。また、図5は、図1に示すスイッチ回路100のクロック信号生成回路4の構成の他の例を示す図である。また、図6は、図1に示すスイッチ回路100のクロック信号生成回路4の構成のさらに他の例を示す図である。また、図7は、図1に示すスイッチ回路100のクロック信号生成回路4の構成のさらに他の例を示す図である。
図1に示すように、スケルチ回路100は、差動入力される差動入力信号inp/innと閾値ΔVとを比較して、スケルチ信号squelchを出力するようになっている。
図1に示すように、スケルチ回路100は、差動入力される差動入力信号inp/innと閾値ΔVとを比較して、スケルチ信号squelchを出力するようになっている。
ここで、差動入力信号inp/innは、第1の入力信号inpと、この第1の入力信号inpとは極性が異なる(位相が反転した)第2の入力信号innとにより構成される。また、該閾値ΔVは、第1の基準電圧refpと、第1の基準電圧refpとは異なる第2の基準電圧refnとの電位差である。
このスケルチ回路100は、第1のコンパレータ回路1と、デジタル平滑化回路2と、電圧生成回路3と、クロック信号生成回路4と、を備える。
第1のコンパレータ回路1は、差動入力信号inp/inn、クロック信号clk、第1、第2の基準電圧refp、refnが入力されるようになっている。この第1のコンパレータ回路1は、第1のクロック信号clkで規定される比較タイミングで、差動入力信号inp/innの電位差(第1の入力信号inpと第2の入力信号innとの電位差)と閾値ΔVとを比較し、この比較結果に応じて得られた第1のデジタル信号outc1を出力するようになっている。
デジタル平滑化回路2は、デジタル回路で構成されている。このデジタル平滑化回路2は、第1のコンパレータ回路1の出力(第1のデジタル信号outc1)を平滑化しスケルチ信号squelchとして出力するようになっている。
ここで、図2に示すように、第1のコンパレータ回路1は、第1のデータ保持回路101と、第1のクロックト・コンパレータ102と、を有する。
第1のクロックト・コンパレータ102は、第1のクロック信号clkにより動作が制御され、差動入力信号inp/innと閾値ΔVとを比較して得られた第1の差動比較信号s1x、s1yを出力するようになっている。
この第1のクロックト・コンパレータ102は、例えば、第1導電型のトランジスタ(pMOSトランジスタ)1aと、第1導電型のトランジスタ(pMOSトランジスタ)1bと、第2導電型のトランジスタ(nMOSトランジスタ)1cと、第2導電型のトランジスタ(nMOSトランジスタ)1dと、第2導電型のトランジスタ(nMOSトランジスタ)1eと、第2導電型のトランジスタ(nMOSトランジスタ)1fと、第1導電型のトランジスタ(pMOSトランジスタ)1gと、第1導電型のトランジスタ(pMOSトランジスタ)1hと、第2導電型のトランジスタ(nMOSトランジスタ)1iと、第2導電型のトランジスタ(nMOSトランジスタ)1jと、第2導電型のトランジスタ(nMOSトランジスタ)1kと、出力端子1xと、出力端子1yと、を含む。
出力端子1xおよび出力端子1yは、第1の差動比較信号s1x、s1yを出力するようになっている。
トランジスタ1aは、第1の電位(電源電位)VDDに一端(ソース)が接続され、出力端子1xに他端(ドレイン)が接続されている。このトランジスタ1aは、第1のクロック信号clkがゲートに入力されるようになっている。
トランジスタ1bは、トランジスタ1aの一端(ソース)に一端(ソース)が接続され、トランジスタ1aの他端(ドレイン)に他端(ドレイン)が接続され、出力端子1yにゲートが接続されている。
トランジスタ1cは、トランジスタ1aの他端(ドレイン)に一端(ドレイン)が接続され、トランジスタ1bのゲートにゲートが接続されている。
トランジスタ1dは、トランジスタ1cの他端(ソース)に一端(ドレイン)が接続されている。このトランジスタ1dは、差動入力信号inp/innを構成する第1の入力信号inpがゲート(第1の入力端子INP)に入力されるようになっている。
トランジスタ1eは、トランジスタ1dの一端(ドレイン)に一端(ドレイン)が接続され、トランジスタ1dの他端(ソース)に他端(ソース)が接続されている。このトランジスタ1eは、第1の基準電圧refpがゲートREFPに印加されている。
トランジスタ1fは、トランジスタ1dの他端(ソース)に一端(ドレイン)が接続され、第1の電位VDDとは異なる第2の電位(接地電位)VSSに他端(ソース)が接続されている。このトランジスタ1fは、第1のクロック信号clkがゲートに印加されるようになっている。
トランジスタ1gは、第1の電位VDDに一端(ソース)が接続され、出力端子1yに他端(ドレイン)が接続されている。このトランジスタ1gは、第1のクロック信号clkがゲートに入力されるようになっている。
トランジスタ1hは、トランジスタ1gの一端(ソース)に一端(ソース)が接続され、トランジスタ1gの他端(ドレイン)に他端(ドレイン)が接続され、出力端子1xにゲートが接続されている。
トランジスタ1iは、トランジスタ1gの他端(ドレイン)に一端(ドレイン)が接続され、トランジスタ1hのゲートにゲートが接続されている。
トランジスタ1jは、トランジスタ1iの他端(ソース)に一端(ドレイン)が接続され、トランジスタ1fの一端(ドレイン)に他端(ソース)が接続されている。このトランジスタ1jは、差動入力信号inp/innを構成する第2の入力信号innがゲート(第2の入力端子INN)に入力されるようになっている。
トランジスタ1kは、トランジスタ1jの一端(ドレイン)に一端(ドレイン)が接続され、トランジスタ1jの他端(ソース)に他端(ソース)が接続されている。このトランジスタ1kは、第1の基準電圧refpとは異なる第2の基準電圧refnがゲートREFNに印加されている。
なお、トランジスタ1d、1e、1k、1jは、同じサイズのトランジスタである。
このような構成を有する第1のクロックト・コンパレータ102は、第1のクロック信号clkが“Low”レベルのとき、出力端子1x、1yからそれぞれ“High”レベルの差動比較信号s1x、s1yを出力し、後段のデータ保持回路101の出力outc1の信号を維持する。
一方、第1のクロックト・コンパレータ102は、第1のクロック信号clkが“Low”レベルから“High”レベルに遷移するとき(すなわち、比較タイミングにおいて)、第1、第2の入力端子INP、INNに入力された差動入力信号inp/innの電位差に応じて、出力端子1x、1yから差動比較信号s1x、s1yを出力する。
すなわち、差動入力信号inp、innの電位差(第1の入力信号inp−第2の入力信号inn)が閾値ΔV(第2の基準電圧refn−第1の基準電圧refp)以上の場合、出力端子1xから“Low”レベルの差動比較信号s1xが出力され、出力端子1yから“High”レベルの差動比較信号s1yが出力される。
また、差動入力信号inp、innの電位差(第1の入力信号inp−第2の入力信号inn)が閾値ΔV(第2の基準電圧refn−第1の基準電圧refp)未満の場合、出力端子1xから“High”レベルの差動比較信号s1xが出力され、出力端子1yから“Low”レベルの差動比較信号s1yが出力される。
また、第1のデータ保持回路101は、第1の差動比較信号s1x、s1yが入力され、第1の差動比較信号s1x、s1yの論理を保持して第1のデジタル信号outc1として出力するようになっている。
この第1のデータ保持回路101は、例えば、第1の差動比較信号s1x、1syの論理を保持し第1のデジタル信号outc1を出力するラッチ回路101aを有する。
このラッチ回路101aは、第1のデジタル信号outc1を出力する第1のNAND回路101a1と、第2のNAND回路101a2と、を含む。
第1のNAND回路101a1は、第1の出力端子1xの信号(第1の差動比較信号のうち一方の信号s1x)および第2のNAND回路101a2の出力が入力されるようになっている。
第2のNAND回路101a2は、第2の出力端子1yの信号(第1の差動比較信号のうち他方の信号s1y)および第1のNAND回路101a1の出力が入力されるようになっている。
このように、本実施例のスケルチ回路100においては、従来の常時比較器に代えて、クロックト・コンパレータを用いる。
これにより、絶対精度を必要とする素子の比率が低くなり、小面積且つ高利得のトランジスタを使用することができる。すなわち、スケルチ回路100の回路面積を縮小することができる。
さらに、常時、電力を消費する常時比較器と比べ、クロックト・コンパレータは、断続的にしか電力を消費しない。すなわち、スケルチ回路100の消費電流を低減することができる。
また、図1に示すように、電圧生成回路3は、第1、第2の基準電圧refp、refnを生成し、出力するようになっている。
この電圧生成回路3は、例えば、図3に示すように、電源電位VDDと接地電位VSSとの間に直列に接続された分圧抵抗3a〜3cを有する。電源電位VDDを分圧抵抗3a〜3cで分圧することにより、第1、第2の基準電圧refp、refnが生成される。ここでは、第2の基準電圧refnの方が、第1の基準電圧refpよりも高く設定されている。
また、図1に示すように、クロック信号生成回路4は、第1のクロック信号clkを生成して出力する。このクロック信号生成回路4は、第1のクロック信号clkの周波数をランダムに変化させることができるようになっている。しかし、クロック信号生成回路4は、通常の周期的なクロック信号を出力するようにしてもよい。すなわち、単なるリングオシレータ等により周期的なクロック信号を生成してもよいし、又は、他の回路や外部の発振子により生成したクロック信号をそのまま用いることも可能である。
ここで、ごく稀ながら、差動入力信号の遷移とクロックト・コンパレータの比較タイミング(第1のクロック信号clkの遷移のタイミング)が重なると、ビット抜けが発生することがある。
しかし、差動入力信号と比較タイミングは無相関なので、同期関係になる可能性はそもそも極めて低く、たまたまタイミングが重なっても、この重なる時間は長時間持続することはない。
また、差動入力信号はデータパターンで、2ビット以上連続するパターンも存在する。このように、該データパターンが連続ビットの場合は、ビット抜けしない。
そして、クロックト・コンパレータが必要とするクロック信号clkは、システムのスケルチ反応時間にのみ制限される。このため、システムの駆動周波数や入力信号周波数と無相関に設定することができる。また、クロック信号clkを低周波に設定することにより、消費電力を低減できる。また、反応時間内に数回サンプルすることのみが必要で、サンプル間隔に厳密性は不要である。このため、クロック信号clkは、高精度に設定される必要はない。
よって、低速・低精度で小規模なリングオシレータを使用することが可能である。
そして、意図的に低精度のクロック信号clkを使用したり、クロック周波数を揺動させたりすることにより、更にビット抜けの頻度を抑えることができる。
すなわち、クロック信号生成回路4に、ランダムにクロック信号clkの周波数を揺動させる機構を搭載することにより、ビット抜けの影響を最小限に抑えることができる。
以下、ランダムにクロック信号clkの周波数を揺動させることが可能なクロック信号生成回路4の構成例について説明する。
ここで、例えば、図4に示すように、クロック信号生成回路4は、クロック信号出力端子4aと、PRBS(Pseudorandom Bit Sequence)発生回路4bと、制御回路4c1と、リングオシレータOSCと、複数の可変容量cと、を有する。
クロック信号出力端子4aは、第1のクロック信号clkを出力するようになっている。
PRBS発生回路4bは、第1のクロック信号clkに応じて、疑似ランダムビット列を生成するようになっている。
リングオシレータOSCは、複数のインバータiが直列に接続されて構成され、その入力端および出力端がクロック信号出力端子4aに接続されている。
複数の可変容量cは、複数のインバータiの出力と接地との間にそれぞれ接続されている。
制御回路4c1は、該疑似ランダムビット列に応じて、複数の可変容量cをランダムに制御するようになっている。
このような構成を有するクロック信号生成回路4は、制御回路4c1が該疑似ランダムビット列に応じて複数の可変容量cをランダムに制御することにより、インバータiの遅延時間をバラつかせる。例えば、インバータiの遅延時間が長いとクロック信号clkの発振周波数は低くなる。
このように、図4に示すクロック信号生成回路4は、ランダムにクロック信号clkの周波数を揺動させることができる。
また、例えば、図5に示すように、クロック信号生成回路4は、クロック信号出力端子4aと、PRBS発生回路4bと、制御回路4c2と、クロック用電源4dと、リングオシレータOSCと、を有する。
クロック信号出力端子4aは、第1のクロック信号clkを出力するようになっている。
PRBS発生回路4bは、第1のクロック信号clkに応じて、疑似ランダムビット列を生成するようになっている。
リングオシレータOSCは、複数のインバータiが直列に接続されて構成され、その入力端および出力端がクロック信号出力端子4aに接続されている。
クロック用電源4dは、電源電圧VDD−ROSCを生成し、各インバータiに電源電圧VDD−ROSCを供給するようになっている。このクロック用電源4dは、電源電圧VDD−ROSCを調整することができるようになっている。
制御回路4c2は、該疑似ランダムビット列に応じて、クロック用電源4dを制御して、ランダムに電源電圧VDD−ROSCを調整するようになっている。
このような構成を有するクロック信号生成回路4は、制御回路4c2が該疑似ランダムビット列に応じて電源電圧VDD−ROSCをランダムに制御することにより、リングオシレータOSCの発振周波数がランダムに変更される。例えば、電源電圧VDD−ROSCが高いとクロック信号clkの発振周波数が高くなる。
また、例えば、図6に示すようにクロック信号生成回路4は、クロック信号出力端子4aと、PRBS発生回路4bと、制御回路4c3と、マルチプレクサMUXと、リングオシレータOSCと、を有する。
クロック信号出力端子4aは、第1のクロック信号clkを出力するようになっている。
PRBS発生回路4bは、第1のクロック信号clkに応じて、疑似ランダムビット列を生成するようになっている。
リングオシレータOSCは、複数のインバータiが直列に接続されて構成され、その入力端および出力端がクロック信号出力端子4aに接続されている。
マルチプレクサMUXは、各インバータiの出力に入力が接続され、リングオシレータOSCの入力端に出力が接続されている。
制御回路4は、該疑似ランダムビット列に応じて、マルチプレクサMUXを制御して、複数のインバータiの出力の何れかを該入力端にランダムに入力させることにより、ループバックパスをランダムに制御するようになっている。
このような構成を有するクロック信号生成回路4は、制御回路4c3が該疑似ランダムビット列に応じて、リングオシレータOSCのループバックパスをランダムに選択することにより、リングオシレータOSCの発振周波数がランダムに変更される。例えば、ループが小さくなるとクロック信号clkの周波数は高くなる。
また、例えば、図7に示すように、クロック信号生成回路4は、クロック信号出力端子4aと、PRBS発生回路4bと、を有する。
クロック信号出力端子4aは、第1のクロック信号clkを出力するようになっている。
リングオシレータOSCは、複数のインバータiが直列に接続されて構成され、その入力端および出力端がクロック信号出力端子4aに、PRBS発振回路4bを介して、接続されている。
PRBS発生回路4bは、リングオシレータOSCの出力信号の周波数をランダムに制御して第1のクロック信号clkとしてクロック信号出力端子4aに出力するようになっている。
このような構成を有するクロック信号生成回路4は、PRBS発生回路4bが該疑似ランダムビット列をクロック信号生clkとして出力することにより、クロック信号clkの周波数がランダムに変更される。
次に、以上のような構成を有するスケルチ回路100の動作の一例について説明する。図8は、図1に示すスケルチ回路100における各信号の波形を示す波形図である。ここでのクロック信号clkは、図4乃至図7で示したような発振周波数がランダムなクロック信号ではなく、周期的な発振周波数を有するクロック信号clkを用いて説明する。
なお、ここでは、デジタル平滑化回路2は、クロック信号clkの3パルス分だけデジタル信号outc1の“High”レベルを維持して出力するように構成されているものとする。
図8に示すように、第1のコンパレータ回路1は、クロック信号clkが立ち上がるタイミング(すなわち、比較タイミング)で、差動入力信号inp、innの電位差(第1の入力信号inp−第2の入力信号inn)と閾値ΔVとを比較し、この比較結果に応じたデジタル信号outc1を出力している。
すなわち、差動入力信号inp、innの電位差(第1の入力信号inp−第2の入力信号inn)が閾値ΔVよりも大きい場合は、デジタル信号outc1が“High”レベルになる。一方、差動入力信号inp、innの電位差(第1の入力信号inp−第2の入力信号inn)が閾値ΔVよりも小さい場合は、デジタル信号outc1が“Low”レベルになる。
ここで、時間t1、t2においては、差動入力信号inp、innが遷移中に、電位差(第1の入力信号inp−第2の入力信号inn)<閾値ΔVとなるタイミングで、クロック信号clkが立ち上がり、比較が行われるため、第1のコンパレータ回路1が出力するデジタル信号outc1が“Low”レベルになる。所謂、デジタル信号outc1にビット抜けが発生している。本来なら、デジタル信号outc1は“High”レベルであるべきである。
しかし、デジタル平滑化回路2は、クロック信号clkの3パルス分だけデジタル信号outc1の“High”レベルを維持して出力するように構成されているため、時間t1、t2における該ビット抜けの影響がスケルチ信号squelchには現れていない。
このように、スケルチ回路100は、クロックト・コンパレータを用いているため、検出タイミングと差動入力信号inp、innの遷移のタイミングが重なる場合が発生し得るが、この場合でも所定のスケルチ信号squelchを出力することができる。
そして、既述のように、本実施例1に係るスケルチ回路100は、常時比較器を用いたスケルチ回路と比較して、クロックト・コンパレータを用いているため、小面積化、省電力化できる。
また、スケルチ回路100は、クロック源としてはシステム動作周波数や入力信号周波数とは無相関に低周波数を許容するため、小規模、小面積のリングオシレータが使用可能である。そして、クロックト・コンパレータ、リングオシレータを含む構成でも常時比較器よりも小面積化可能である。
さらに、図4乃至図7に示すようなリングオシレータの発振周波数を可変とすることにより、スケルチ回路100のビット抜け動作を低減できる。
以上のように、本実施例1に係るスケルチ回路によれば、消費電流を低減しつつ、回路面積の縮小を図ることができる。
既述の実施例1においては、一例として、クロックト・コンパレータが1つの場合のスケルチ回路の一例について説明した。
しかし、差動入力信号に応じて2つのクロックト・コンパレータから出力される相補的な信号を合成することにより、精度よく平滑化することもできる。
そこで、本実施例2においては、2つのクロックト・コンパレータを備えるスケルチ回路について説明する。
図9は、実施例2に係るスケルチ回路200の構成の一例を示す図である。また、図10は、図9に示すスケルチ回路200の第2のコンパレータ回路5の構成の一例を示す回路図である。なお、図9において、図1の符号と同じ符号は、実施例1と同様の構成を示す。
図9に示すように、スケルチ回路200は、実施例1のスケルチ回路100と比較して、第2のコンパレータ回路5をさらに備える。
この第2のコンパレータ回路5は、第1のコンパレータ回路1と同じ構成を有する。
しかし、第2のコンパレータ回路5は、差動入力信号inp/innが極性を入れ替えて入力されている点が、第1のコンパレータ回路1とは異なる。すなわち、第2のコンパレータ回路5の第1の入力端子INPには、差動入力信号inp/innを構成する第2の入力信号innが入力され、第2のコンパレータ回路5の第2の入力端子INNには、差動入力信号inp/innを構成する第1の入力信号inpが入力されるようになっている。
そして、第2のコンパレータ回路5は、極性を入れ替えて入力された差動入力信号inp/innと閾値ΔVとを比較して得られた第2のデジタル信号outc2を出力するようになっている。すなわち、差動入力信号inp/innの電位差(第2の入力信号inn−第1の入力信号inp)が閾値ΔV(第2の基準電圧refn−第1の基準電圧refp)を超えた場合には、第2のコンパレータ回路5は、第1のデジタル信号outc1に対して論理が反転した第2のデジタル信号outc2を出力する。
また、図9に示すように、本実施例2において、デジタル平滑化回路2は、第1のOR回路2aを有する。
この第1のOR回路2aは、第1のコンパレータ回路1の出力(第1のデジタル信号outc1)と第2のコンパレータ回路5の出力(第2のデジタル信号outc2)の論理和を演算し、その演算結果をスケルチ信号suquelchとして出力するようになっている。
ここで、例えば、図10に示すように、第2のコンパレータ回路5は、第2のデータ保持回路501と、第2のクロックト・コンパレータ502と、を有する。
なお、第2のクロックト・コンパレータ502は、図2に示す第1のクロックト・コンパレータ102と同様の構成を有する。また、第2のデータ保持回路501は、図2に示す第1のデータ保持回路101と同様の構成を有する。
すなわち、図10に示すように、第2のクロックト・コンパレータ502は、第1導電型のトランジスタ(pMOSトランジスタ)5aと、第1導電型のトランジスタ(pMOSトランジスタ)5bと、第2導電型のトランジスタ(nMOSトランジスタ)5cと、第2導電型のトランジスタ(nMOSトランジスタ)5dと、第2導電型のトランジスタ(nMOSトランジスタ)5eと、第2導電型のトランジスタ(nMOSトランジスタ)5fと、第1導電型のトランジスタ(pMOSトランジスタ)5gと、第1導電型のトランジスタ(pMOSトランジスタ)5hと、第2導電型のトランジスタ(nMOSトランジスタ)5iと、第2導電型のトランジスタ(nMOSトランジスタ)5jと、第2導電型のトランジスタ(nMOSトランジスタ)5kと、出力端子5xと、出力端子5yと、を含む。
出力端子5xおよび出力端子5yは、第2の差動比較信号s5x、s5yを出力するようになっている。
トランジスタ5aは、第1の電位(電源電位)VDDに一端(ソース)が接続され、出力端子5xに他端(ドレイン)が接続されている。このトランジスタ5aは、第1のクロック信号clkがゲートに入力されるようになっている。
トランジスタ5bは、トランジスタ5aの一端(ソース)に一端(ソース)が接続され、トランジスタ5aの他端(ドレイン)に他端(ドレイン)が接続され、出力端子5yにゲートが接続されている。
トランジスタ5cは、トランジスタ5aの他端(ドレイン)に一端(ドレイン)が接続され、トランジスタ5bのゲートにゲートが接続されている。
トランジスタ5dは、トランジスタ5cの他端(ソース)に一端(ドレイン)が接続されている。このトランジスタ5dは、差動入力信号inp/innを構成する第2の入力信号innがゲート(第1の入力端子INP)に入力されるようになっている。
トランジスタ5eは、トランジスタ5dの一端(ドレイン)に一端(ドレイン)が接続され、トランジスタ5dの他端(ソース)に他端(ソース)が接続されている。このトランジスタ5eは、第1の基準電圧refpがゲートREFPに印加されている。
トランジスタ5fは、トランジスタ5aの他端(ソース)に一端(ドレイン)が接続され、第1の電位VDDとは異なる第2の電位(接地電位)VSSに他端(ソース)が接続されている。このトランジスタ5fは、第1のクロック信号clkがゲートに印加されるようになっている。
トランジスタ5gは、第1の電位VDDに一端(ソース)が接続され、出力端子5yに他端(ドレイン)が接続されている。この第7のトランジスタ5gは、第1のクロック信号clkがゲートに入力されるようになっている。
トランジスタ5hは、トランジスタ5gの一端(ソース)に一端(ソース)が接続され、トランジスタ5gの他端(ドレイン)に他端(ドレイン)が接続され、出力端子5xにゲートが接続されている。
トランジスタ5iは、トランジスタ5gの他端(ドレイン)に一端(ドレイン)が接続され、トランジスタ5hのゲートにゲートが接続されている。
トランジスタ5jは、トランジスタ5iの他端(ソース)に一端(ドレイン)が接続され、トランジスタ5fの一端(ドレイン)に他端(ソース)が接続されている。このトランジスタ5jは、差動入力信号inp/innを構成する第1の入力信号inpがゲート(第2の入力端子INN)に入力されるようになっている。
トランジスタ5kは、トランジスタ5jの一端(ドレイン)に一端(ドレイン)が接続され、トランジスタ5jの他端(ソース)に他端(ソース)が接続されている。このトランジスタ5kは、第1の基準電圧refpとは異なる第2の基準電圧refnがゲートREFNに印加されている。
なお、トランジスタ5d、5e、5k、5jは、同じサイズのトランジスタである。
このような構成を有する第2のクロックト・コンパレータ502は、第1のクロック信号clkが“Low”レベルのとき、出力端子5x、5yからそれぞれ“High”レベルの差動比較信号s5x、s5yを出力し、後段のデータ保持回路501の出力outc2の信号を維持する。
一方、第2のクロックト・コンパレータ502は、第1のクロック信号clkが“High”レベルのとき(すなわち、比較タイミングにおいて)、第1、第2の入力端子INP、INNに入力された差動入力信号inp/innの電位差に応じて、出力端子5x、5yから差動比較信号s5x、s5yを出力する。
すなわち、差動入力信号inp/innの電位差(第2の入力信号inn−第1の入力信号inp)が閾値ΔV(第2の基準電圧refn−第1の基準電圧refp)以上の場合、出力端子1xから“Low”レベルの差動比較信号s5xが出力され、出力端子1yから“High”レベルの差動比較信号s5yが出力される。
また、差動入力信号inp/innの電位差(第2の入力信号inn−第1の入力信号inp)が閾値ΔV(第2の基準電圧refn−第1の基準電圧refp)未満の場合、出力端子5xから“High”レベルの差動比較信号s5xが出力され、出力端子5yから“Low”レベルの差動比較信号s5yが出力される。
また、図10に示すように、第2のデータ保持回路501は、第2の差動比較信号s5x、s5yの論理を保持し第2のデジタル信号outc2を出力するラッチ回路501aを有する。
このラッチ回路501aは、第2のデジタル信号outc2を出力する第1のNAND回路501a1と、第2のNAND回路501a2と、を含む。
第1のNAND回路501a1は、第1の出力端子5xの信号(第2の差動比較信号のうち一方の信号s5x)および第2のNAND回路501a2の出力が入力されるようになっている。
第2のNAND回路501a2は、第2の出力端子5yの信号(第2の差動比較信号のうち他方の信号s5y)および第1のNAND回路501a1の出力が入力されるようになっている。
なお、本実施例2では、クロックト・コンパレータを2つ用いるが、従来の大容量のキャパシタ等を用いるアナログの平滑化回路と比較して、デジタル平滑化回路の回路面積が十分に小さい。したがって、本実施例のスケルチ回路は、従来の常時比較器を用いる場合と比較しても、回路面積の縮小を図ることができる。
次に、以上のような構成を有するスケルチ回路200の動作の一例について説明する。図11は、図9に示すスケルチ回路200における各信号の波形を示す波形図である。
図11に示すように、第1のコンパレータ回路1は、クロック信号clkが立ち上がるタイミング(すなわち、比較タイミング)で、差動入力信号inp、innの電位差(第1の入力信号inp−第2の入力信号inn)と閾値ΔVとを比較し、この比較結果に応じたデジタル信号outc1を出力している。
すなわち、差動入力信号inp、innの電位差(第1の入力信号inp−第2の入力信号inn)が閾値ΔVよりも大きい場合は、デジタル信号outc1が“High”レベルになる。一方、差動入力信号inp、innの電位差(第1の入力信号inp−第2の入力信号inn)が閾値ΔVよりも小さい場合は、デジタル信号outc1が“Low”レベルになる。
また、第2のコンパレータ回路5は、クロック信号clkが立ち上がるタイミング(すなわち、比較タイミング)で、差動入力信号inp、innの電位差(第2の入力信号inn−第1の入力信号inp)と閾値ΔVとを比較し、この比較結果に応じたデジタル信号outc2を出力している。
すなわち、差動入力信号inp、innの電位差(第2の入力信号inn−第1の入力信号inp)が閾値ΔVよりも大きい場合は、デジタル信号outc2が“High”レベルになる。一方、差動入力信号inp、innの電位差(第2の入力信号inn−第1の入力信号inp)が閾値ΔVよりも小さい場合は、デジタル信号outc2が“Low”レベルになる。
ここで、デジタル平滑化回路2のOR回路2aは、第1のコンパレータ回路1の出力(第1のデジタル信号out1)と第2のコンパレータ回路5の出力(第2のデジタル信号outc2)の論理和を演算し、その演算結果をスケルチ信号suquelchとして出力する。
したがって、差動入力信号inp、innの遷移タイミングと第1、第2のコンパレータ回路1、5の比較タイミングがずれているならば、レイテンシのないスケルチ信号squelchが得られる。
また、実施例1と同様に、本実施例2に係るスケルチ回路200は、常時比較器を用いたスケルチ回路と比較して、クロックト・コンパレータを用いているため、小面積化、省電力化できる。
また、実施例1と同様に、スケルチ回路200は、クロック源としてはシステム動作周波数や入力信号周波数とは無相関に低周波数を許容するため、小規模、小面積のリングオシレータが使用可能である。そして、クロックト・コンパレータ、リングオシレータを含む構成でも常時比較器よりも小面積化可能である。
さらに、実施例1と同様に、リングオシレータの発振周波数を可変とすることにより、スケルチ回路200のビット抜け動作を低減できる。
以上のように、本実施例2に係るスケルチ回路によれば、消費電流を低減しつつ、回路面積の縮小を図ることができる。
既述の実施例2においては、一例として、クロックト・コンパレータが2つの場合のスケルチ回路の一例について説明した。
しかし、差動入力信号の遷移タイミングと比較タイミングが同期した場合には、第1、第2のコンパレータ回路の出力の論理和にビット抜けが発生し得る。
そこで、本実施例3においては、OR回路の出力をさらに平滑化する平滑化回路をデジタル平滑化回路に含めた構成について説明する。
図12は、実施例3に係るスケルチ回路300の構成の一例を示す図である。なお、図12において、図9の符号と同じ符号は、実施例2と同様の構成を示す。
図12に示すように、スケルチ回路300は、実施例2のスケルチ回路200と比較して、デジタル平滑化回路2が平滑化回路2bをさらに含む。
第1のOR回路2aは、第1のコンパレータ回路1の出力(第1のデジタル信号out1)と第2のコンパレータ回路5の出力(第2のデジタル信号outc2)の論理和を演算し、その演算結果である信号doutを出力するようになっている。
平滑化回路2bは、第1のOR回路2aの出力doutを平滑化しスケルチ信号squelchとして出力するようになっている。この平滑化回路2bは、デジタル回路で構成されている。
ここでは、この平滑化回路2bは、例えば、クロック信号clkの2パルス分だけ信号doutの“High”レベルを維持して出力するように構成されている。
次に、以上のような構成を有するスケルチ回路300の動作の一例について説明する。図13は、図12に示すスケルチ回路300における各信号の波形を示す波形図である。
図13に示すように、第1のコンパレータ回路1は、クロック信号clkが立ち上がるタイミング(すなわち、比較タイミング)で、差動入力信号inp、innの電位差(第1の入力信号inp−第2の入力信号inn)と閾値ΔVとを比較し、この比較結果に応じたデジタル信号outc1を出力している。
すなわち、差動入力信号inp、innの電位差(第1の入力信号inp−第2の入力信号inn)が閾値ΔVよりも大きい場合は、デジタル信号outc1が“High”レベルになる。一方、差動入力信号inp、innの電位差(第1の入力信号inp−第2の入力信号inn)が閾値ΔVよりも小さい場合は、デジタル信号outc1が“Low”レベルになる。
また、第2のコンパレータ回路5は、クロック信号clkが立ち上がるタイミング(すなわち、比較タイミング)で、差動入力信号inp、innの電位差(第2の入力信号inn−第1の入力信号inp)と閾値ΔVとを比較し、この比較結果に応じたデジタル信号outc2を出力している。
すなわち、差動入力信号inp、innの電位差(第2の入力信号inn−第1の入力信号inp)が閾値ΔVよりも大きい場合は、デジタル信号outc2が“High”レベルになる。一方、差動入力信号inp、innの電位差(第2の入力信号inn−第1の入力信号inp)が閾値ΔVよりも小さい場合は、デジタル信号outc2が“Low”レベルになる。
デジタル平滑化回路2のOR回路2aは、第1のコンパレータ回路1の出力(第1のデジタル信号outc1)と第2のコンパレータ回路5の出力(第2のデジタル信号outc2)の論理和を演算し、その演算結果である信号doutを出力している。
そして、平滑化回路2bは、クロック信号clkの2パルス分だけ信号doutの“High”レベルを維持してスケルチ信号squelchとして出力している。
ここで、時間t1、t2においては、差動入力信号inp、innが遷移中に、電位差(第1の入力信号inp−第2の入力信号inn)<閾値ΔVとなるタイミングで、クロック信号clkが立ち上がり、比較が行われる。このため、時間t1において、第1のコンパレータ回路1が出力するデジタル信号outc1が“Low”レベルになり、また、時間t2において、第2のコンパレータ回路5が出力するデジタル信号outc2が“Low”レベルになっている。所謂、デジタル信号outc1、outc2にビット抜けが発生している。
これにより、OR回路2aの出力doutは、時間t1、t2において、本来ならば“High”レベルであるべきであるが、“Low”レベルになってしまう。
しかし、デジタル平滑化回路2の平滑化回路2bは、クロック信号clkの2パルス分だけデジタル信号outc1の“High”レベルを維持して出力するように構成されているため、時間t1、t2における該ビット抜けの影響がスケルチ信号squelchには現れていない。
このように、スケルチ回路300は、クロックト・コンパレータを用いているため、検出タイミングと差動入力信号inp、innの遷移のタイミングが同期する場合が発生し得るが、この場合でも所定のスケルチ信号squelchを出力することができる。
そして、実施例2と同様に、本実施例3に係るスケルチ回路300は、常時比較器を用いたスケルチ回路と比較して、クロックト・コンパレータを用いているため、小面積化、省電力化できる。
また、実施例2と同様に、スケルチ回路300は、クロック源としてはシステム動作周波数や入力信号周波数とは無相関に低周波数を許容するため、小規模、小面積のリングオシレータが使用可能である。そして、クロックト・コンパレータ、リングオシレータを含む構成でも常時比較器よりも小面積化可能である。
さらに、実施例2と同様に、リングオシレータの発振周波数を可変とすることにより、スケルチ回路300のビット抜け動作を低減できる。
以上のように、本実施例3に係るスケルチ回路によれば、消費電流を低減しつつ、回路面積の縮小を図ることができる。
既述の実施例3においては、デジタル平滑化回路が、OR回路の出力を平滑化する平滑化回路を有する場合のスケルチ回路の一例について説明した。
しかし、OR回路の入力側でデジタル信号を平滑化するようにしてもよい。
そこで、本実施例4においては、OR回路の入力側でデジタル信号を平滑化する2つの平滑化回路をデジタル平滑化回路に含めた構成について説明する。
図14は、実施例4に係るスケルチ回路400の構成の一例を示す図である。なお、図14において、図9の符号と同じ符号は、実施例2と同様の構成を示す。
図14に示すように、スケルチ回路400は、実施例2のスケルチ回路200と比較して、デジタル平滑化回路2が第1の平滑化回路2c、第2の平滑化回路2dをさらに含む。
第1の平滑化回路2cは、第1のコンパレータ回路1の出力(デジタル信号outc1)を平滑化して出力するようになっている。第1の平滑化回路2cは、デジタル回路で構成されている。ここでは、第1の平滑化回路2cは、例えば、クロック信号clkの2パルス分だけデジタル信号outc1の“High”レベルを維持して出力するように構成されている。
第2の平滑化回路2dは、第2のコンパレータ回路5の出力(デジタル信号outc2)を平滑化して出力するようになっている。第2の平滑化回路2dは、デジタル回路で構成されている。ここでは、第2の平滑化回路2dは、例えば、クロック信号clkの2パルス分だけデジタル信号outc2の“High”レベルを維持して出力するように構成されている。
また、第1のOR回路2aは、第1の平滑化回路2cの出力(デジタル信号dout1)と第2の平滑化回路の出力(デジタル信号dout2)との論理和を演算しその演算結果をスケルチ信号squelchとして出力するようになっている。
次に、以上のような構成を有するスケルチ回路400の動作の一例について説明する。図15は、図14に示すスケルチ回路400における各信号の波形を示す波形図である。
図15に示すように、第1のコンパレータ回路1は、クロック信号clkが立ち上がるタイミング(すなわち、比較タイミング)で、差動入力信号inp、innの電位差(第1の入力信号inp−第2の入力信号inn)と閾値ΔVとを比較し、この比較結果に応じたデジタル信号outc1を出力している。
すなわち、差動入力信号inp、innの電位差(第1の入力信号inp−第2の入力信号inn)が閾値ΔVよりも大きい場合は、デジタル信号outc1が“High”レベルになる。一方、差動入力信号inp、innの電位差(第1の入力信号inp−第2の入力信号inn)が閾値ΔVよりも小さい場合は、デジタル信号outc1が“Low”レベルになる。
そして、第1の平滑化回路2cは、クロック信号clkの2パルス分だけデジタル信号outc1の“High”レベルを維持した信号dout1を出力している。
また、第2のコンパレータ回路5は、クロック信号clkが立ち上がるタイミング(すなわち、比較タイミング)で、差動入力信号inp、innの電位差(第2の入力信号inn−第1の入力信号inp)と閾値ΔVとを比較し、この比較結果に応じたデジタル信号outc2を出力している。
すなわち、差動入力信号inp、innの電位差(第2の入力信号inn−第1の入力信号inp)が閾値ΔVよりも大きい場合は、デジタル信号outc2が“High”レベルになる。一方、差動入力信号inp、innの電位差(第2の入力信号inn−第1の入力信号inp)が閾値ΔVよりも小さい場合は、デジタル信号outc2が“Low”レベルになる。
そして、第2の平滑化回路2dは、クロック信号clkの2パルス分だけデジタル信号outc2の“High”レベルを維持した信号dout2を出力している。
また、デジタル平滑化回路2のOR回路2aは、第1のコンパレータ回路1の出力(第1のデジタル信号outc1)と第2のコンパレータ回路5の出力(第2のデジタル信号outc2)の論理和を演算し、その演算結果をスケルチ信号squelchとして出力している。
ここで、時間t1、t2においては、差動入力信号inp、innが遷移中に、電位差(第1の入力信号inp−第2の入力信号inn)<閾値ΔVとなるタイミングで、クロック信号clkが立ち上がり、比較が行われる。このため、時間t1において、第1のコンパレータ回路1が出力するデジタル信号outc1が“Low”レベルになり、また、時間t2において、第2のコンパレータ回路5が出力するデジタル信号outc2が“Low”レベルになっている。所謂、デジタル信号outc1、outc2にビット抜けが発生している。
しかし、第1、第2の平滑化回路2c、2dは、クロック信号clkの2パルス分だけデジタル信号outc1の“High”レベルを維持して出力するように構成されている。このため、時間t1における該ビット抜けの影響が第1の平滑化回路2cの出力dout1には現れず、時間t2における該ビット抜けの影響が第2の平滑化回路2dの出力dout2には現れていない。
したがって、OR回路2aが出力するスケルチ信号squelchにも該ビット抜けの影響は現れない。
このように、スケルチ回路400は、クロックト・コンパレータを用いているため、検出タイミングと差動入力信号inp、innの遷移のタイミングが同期する場合が発生し得るが、この場合でも所定のスケルチ信号squelchを出力することができる。
そして、実施例2と同様に、本実施例4に係るスケルチ回路400は、常時比較器を用いたスケルチ回路と比較して、クロックト・コンパレータを用いているため、小面積化、省電力化できる。
また、実施例2と同様に、スケルチ回路400は、クロック源としてはシステム動作周波数や入力信号周波数とは無相関に低周波数を許容するため、小規模、小面積のリングオシレータが使用可能である。そして、クロックト・コンパレータ、リングオシレータを含む構成でも常時比較器よりも小面積化可能である。
さらに、実施例2と同様に、リングオシレータの発振周波数を可変とすることにより、スケルチ回路400のビット抜け動作を低減できる。
以上のように、本実施例4に係るスケルチ回路によれば、消費電流を低減しつつ、回路面積の縮小を図ることができる。
本実施例5では、既述の各実施例のデジタル平滑化回路2に適用される平滑化回路の具体的な構成の一例について説明する。
本実施例5では、一例として図12に示すデジタル平滑化回路2の平滑化回路2bに適用した場合について説明する。しかし、本実施例5で示す平滑化回路2bを、図14に示す第1、第2の平滑化回路2c、2dに適用してもよく、さらには、図1に示すデジタル平滑化回路2自体に置き換えて適用してもよい。
ここで、図16は、図12に示す平滑化回路2bの具体的な構成の一例を示す図である。
図16に示すように、平滑化回路2bは、第1のフリップフロップ回路2b1と、第2のフリップフロップ回路2b2と、カウンタ2b3と、を含む。
第1のフリップフロップ回路2b1は、入力信号in、すなわちOR回路2aの出力(dout)がクロック端子に入力され、固定電圧(電源電圧VDD)がデータ入力端子に入力され、データ出力端子から信号aを出力するようになっている。
第2のフリップフロップ回路2b2は、入力信号in、すなわちOR回路2aの出力(dout)がクロック端子に入力され、第1のフリップフロップ回路2b1のデータ出力端子がデータ入力端子に接続されている。この第2のフリップフロップ回路2b2は、出力信号out、すなわちスケルチ信号squelchをデータ出力端子から出力するようになっている。
カウンタ2b3は、クロック信号clkをカウントし、予め設定された設定値(例えば、4パルス分のカウント値)までカウントしたときに第1のフリップフロップ回路2b1および第2のフリップフロップ回路2b2をリセットするようになっている。このカウンタ2b3は、入力信号in、すなわちOR回路2aの出力(dout)によりカウントがリセットされる。
ここで、図17は、図16に示す平滑化回路2bの動作波形の一例を示す図である。
図17に示すように、時間t1において、入力信号in(デジタル信号dout)の立ち上がりとともに、第1のフリップフロップ回路2b1の出力aが“High”レベルになる。
そして、時間t2において、次の入力信号in(デジタル信号dout)の立ち上がりとともに、第2のフリップフロップ回路2b2の出力out(スケルチ信号squelch)が“High”レベルになる。
そして、時間t4において、カウンタ2b3は、時間t3からクロック信号clkの4パルス分をカウントし、出力であるオーバーフロービットoverflowを“High”レベルにする。これにより、カウンタ2b3は、第1のフリップフロップ回路2b1および第2のフリップフロップ回路2b2をリセットする。これにより、第1のフリップフロップ回路2b1の出力aおよび第2のフリップフロップ回路2b2の出力outが“Low”レベルになる。
このように、平滑化回路2bは、入力された信号inを、第1、第2のフリップフロップ回路2b1、2b2により、平滑化して、信号outを出力するようになっている。
なお、クロック信号clkには、第1、第2のコンパレータ回路1、5に供給されるクロック信号clkを用いているが、他のシステムに用いられるクロック信号でもよい。
また、フリップフロップ回路のタップ数を増やせば保持期間を長く設定することができる。
本実施例6では、既述の各実施例のデジタル平滑化回路2に適用される平滑化回路の具体的な構成の他の例について説明する。
本実施例6では、一例として図12に示すデジタル平滑化回路2の平滑化回路2bに適用した場合について説明する。しかし、本実施例6で示す平滑化回路2bを、図14に示す第1、第2の平滑化回路2c、2dに適用してもよく、さらには、図1に示すデジタル平滑化回路2自体に置き換えて適用してもよい。
ここで、図18は、図12に示す平滑化回路2bの具体的な構成の一例を示す図である。
図18に示すように、平滑化回路2bは、第1のフリップフロップ回路2b4と、第2のフリップフロップ回路2b5と、OR回路2b6と、を含む。
第1のフリップフロップ回路2b4は、入力信号in、すなわちOR回路2aの出力(dout)がデータ入力端子に入力され、クロック信号clkがクロック端子に入力され、データ出力端子から信号aを出力するようになっている。
第2のフリップフロップ回路2b5は、第1のフリップフロップ回路2b4の出力信号aがデータ入力端子に入力され、クロック信号clkがクロック端子に入力され、 第1のフリップフロップ回路2b4のデータ出力端子がデータ入力端子に接続されている。この第2のフリップフロップ回路2b5は、データ出力端子から信号bを出力するようになっている。
OR回路2b6は、第1のフリップフロップ回路2b4のデータ出力端子と第2のフリップフロップ回路2b5のデータ出力端子とが入力端子に接続され、出力端子からスケルチ信号squelchとして信号outを出力するようになっている。
ここで、図19は、図18に示す平滑化回路2bの動作波形の一例を示す図である。
図19に示すように、時間t1において、入力信号in(デジタル信号dout)が“High”レベルであるので、クロック信号clkの立ち上がりとともに、第1のフリップフロップ回路2b4の出力aが“High”レベルになる。
これにより、OR回路2b6の出力out(スケルチ信号squelch)が“High”レベルになる。
そして、時間t2において、信号aが“High”レベルであるので、クロック信号clkの立ち上がりとともに、第2のフリップフロップ回路2b5の出力aが“High”レベルになる。
以降、時間t3までは、信号aまたは信号bの少なくとも何れかが“High”レベルであるので、OR回路2b6の出力out(スケルチ信号squelch)が“High”レベルに維持される。
そして、時間t3において、入力信号in(デジタル信号dout)が“Low”レベルであるので、クロック信号clkの立ち上がりとともに、第2のフリップフロップ回路2b5の出力out(スケルチ信号squelch)が“Low”レベルになる。
これにより、OR回路2b6の出力out(スケルチ信号squelch)が“Low”レベルになる。
すなわち、平滑化回路2bは、入力信号in(デジタル信号dout)が“High”レベルになると、少なくともクロック信号clkの2パルス分の間、“High”レベルを維持するようにスケルチ信号squelchを出力する。
以降、時間t4、t5において、平滑化回路2bは同様の動作をする。
このように、平滑化回路2bは、入力された信号inを、第1、第2のフリップフロップ回路2b1、2b2により、平滑化して、信号outを出力するようになっている。
なお、クロック信号clkには、第1、第2のコンパレータ回路1、5に供給されるクロック信号clkを用いているが、他のシステムに用いられるクロック信号でもよい。
また、フリップフロップ回路のタップ数を増やせば保持期間を長く設定することができる。
1 第1のコンパレータ回路
2 デジタル平滑化回路
3 電圧生成回路
4 クロック信号生成回路
5 第2のコンパレータ回路
100、200、300、400 スケルチ回路
2 デジタル平滑化回路
3 電圧生成回路
4 クロック信号生成回路
5 第2のコンパレータ回路
100、200、300、400 スケルチ回路
Claims (6)
- 差動入力される差動入力信号と閾値とを比較して、スケルチ信号を出力するスケルチ回路であって、
前記差動入力信号が入力され、前記差動入力信号と前記閾値とを比較して得られた第1のデジタル信号を出力する第1のコンパレータ回路と、
デジタル回路で構成され、前記第1のコンパレータ回路の出力を平滑化し前記スケルチ信号として出力するデジタル平滑化回路と、を備え、
前記第1のコンパレータ回路は、
第1のクロック信号により動作が制御され、前記差動入力信号と前記閾値とを比較して得られた第1の差動比較信号を出力する第1のクロックト・コンパレータと、
前記第1の差動比較信号が入力され、前記第1の差動比較信号の論理を保持して前記第1のデジタル信号として出力する第1のデータ保持回路と、を有する
ことを特徴とするスケルチ回路。 - 前記第1のコンパレータ回路と同じ構成を有し、前記差動入力信号が極性を入れ替えて入力され、極性を入れ替えて入力された前記差動入力信号と前記閾値とを比較して得られた第2のデジタル信号を出力する第2のコンパレータ回路を、さらに備え、
前記デジタル平滑化回路は、
前記第1のコンパレータ回路の出力と前記第2のコンパレータ回路の出力の論理和を演算しその演算結果を前記スケルチ信号として出力する第1のOR回路を有する
ことを特徴とする請求項1に記載のスケルチ回路。 - 前記第1のコンパレータ回路と同じ構成を有し、前記差動入力信号が極性を入れ替えて入力され、極性を入れ替えて入力された前記差動入力信号と前記閾値とを比較して得られた第2のデジタル信号を出力する第2のコンパレータ回路を、さらに備え、
前記デジタル平滑化回路は、
前記第1のコンパレータ回路の出力と前記第2のコンパレータ回路の出力の論理和を演算しその演算結果に応じた信号を出力する第1のOR回路と、
前記第1のOR回路の出力を平滑化し前記スケルチ信号として出力する平滑化回路と、を有する
ことを特徴とする請求項1に記載のスケルチ回路。 - 前記第1のコンパレータ回路と同じ構成を有し、前記差動入力信号が極性を入れ替えて入力され、極性を入れ替えて入力された前記差動入力信号と前記閾値とを比較して得られた第2のデジタル信号を出力する第2のコンパレータ回路を、さらに備え、
前記デジタル平滑化回路は、
前記第1のコンパレータ回路の出力を平滑化して出力する第1の平滑化回路と、
前記第2のコンパレータ回路の出力を平滑化して出力する第2の平滑化回路と、
前記第1の平滑化回路の出力と前記第2の平滑化回路の出力との論理和を演算しその演算結果を前記スケルチ信号として出力する第1のOR回路と、を有する
ことを特徴とする請求項1に記載のスケルチ回路。 - 前記第1のクロック信号を生成し、前記第1のクロック信号の周波数をランダムに変化させるクロック信号生成回路を、さらに備える
ことを特徴とする請求項1に記載のスケルチ回路。 - 前記第1のクロックト・コンパレータは、
前記第1の差動比較信号を出力するための第1の出力端子および第2の出力端子と、
第1の電位に一端が接続され、前記第1の出力端子に他端が接続され、前記第1のクロック信号がゲートに入力される第1導電型の第1のトランジスタと、
前記第1のトランジスタの一端に一端が接続され、前記第1のトランジスタの他端に他端が接続され、前記第2の出力端子にゲートが接続された前記第1導電型の第2のトランジスタと、
前記第1のトランジスタの他端に一端が接続され、前記第2のトランジスタのゲートにゲートが接続された第2導電型の第3のトランジスタと、
前記第3のトランジスタの他端に一端が接続され、前記差動入力信号を構成する第1の入力信号がゲートに入力される前記第2導電型の第4のトランジスタと、
前記第4のトランジスタの一端に一端が接続され、前記第4のトランジスタの他端に他端が接続され、第1の基準電圧がゲートに印加される前記第2導電型の第5のトランジスタと、
前記第4のトランジスタの他端に一端が接続され、前記第1の電位とは異なる第2の電位に他端が接続され、前記第1のクロック信号がゲートに印加される前記第2導電型の第6のトランジスタと、
前記第1の電位に一端が接続され、前記第2の出力端子に他端が接続され、前記第1のクロック信号がゲートに入力される前記第1導電型の第7のトランジスタと、
前記第7のトランジスタの一端に一端が接続され、前記第7のトランジスタの他端に他端が接続され、前記第1の出力端子にゲートが接続された前記第1導電型の第8のトランジスタと、
前記第7のトランジスタの他端に一端が接続され、前記第8のトランジスタのゲートにゲートが接続された前記第2導電型の第9のトランジスタと、
前記第9のトランジスタの他端に一端が接続され、前記第6のトランジスタの一端に他端が接続され、前記差動入力信号を構成する第2の入力信号がゲートに入力された前記第2導電型の第10のトランジスタと、
前記第10のトランジスタの一端に一端が接続され、前記第10のトランジスタの他端に他端が接続され、前記第1の基準電圧とは異なる第2の基準電圧がゲートに印加される前記第2導電型の第11のトランジスタと、を有し、
前記閾値は、前記第1の基準電圧と前記第2の基準電圧との電位差である
ことを特徴とする請求項1ないし5のいずれか一項に記載のスケルチ回路。
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JP2010197622A JP2012054872A (ja) | 2010-09-03 | 2010-09-03 | スケルチ回路 |
Applications Claiming Priority (1)
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