JP2012038765A - Semiconductor device and manufacturing method for the same - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device in which an insulator layer is provided on a base plate on the periphery of the semiconductor component, and an upper insulator film and upper interconnection lines are provided on the upper surface of the semiconductor component and on the insulator layer, with adhesion between the upper surface of the semiconductor component and the upper insulator film covering the upper surface of the semiconductor component being strengthened, and to provide a manufacturing method for the same.SOLUTION: A semiconductor component 2 is provided with an adhesive strength improvement film 15 made of silane coupling agent between the upper surface of a sealing film 14 including an external connection electrode 13 and an upper layer insulation film 21 covering the upper surface of the sealing film 14. The sealing film 14 of the semiconductor component 2 is made of resin such as epoxy resin containing 80 wt% or more of silica filler. A large part of the upper surface of the sealing film 14 of the semiconductor component 2 is ground and has the ground surface of the silica filler exposed. The adhesive strength improvement film 15 is provided to strengthen adhesion between the upper surface of the sealing film 14 and the upper layer insulation film 21 covering the upper surface of sealing film 14.

Description

この発明は半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof.

従来の半導体装置には、ＣＳＰ(chip size package)と呼ばれる半導体構成体を該半導体構成体よりもサイズの大きいベース板上に固着したものがある（例えば、特許文献１参照）。この場合、半導体構成体の周囲におけるベース板上には絶縁層が設けられている。半導体構成体および絶縁層上には上層絶縁膜が設けられている。上層絶縁膜上には上層配線が設けられている。上層配線のランドを除く上層絶縁膜の上面には最上層絶縁膜が設けられている。上層配線のランド上には半田バンプが設けられている。   Some conventional semiconductor devices have a semiconductor structure called a CSP (chip size package) fixed on a base plate larger in size than the semiconductor structure (see, for example, Patent Document 1). In this case, an insulating layer is provided on the base plate around the semiconductor structure. An upper insulating film is provided on the semiconductor structure and the insulating layer. An upper wiring is provided on the upper insulating film. An uppermost insulating film is provided on the upper surface of the upper insulating film excluding the land of the upper wiring. Solder bumps are provided on the lands of the upper layer wiring.

特開２００５−３４７４６１号公報JP 2005-347461 A

上記従来の半導体装置における半導体構成体は、半導体基板と、半導体基板上に設けられた接続パッドと、接続パッドの中央部を除く半導体基板上に設けられた絶縁膜と、絶縁膜上に接続パッドに接続されて設けられた配線と、配線のランド上に設けられた外部接続用電極と、外部接続用電極の周囲における配線および絶縁膜上に設けられた封止膜とを備えている。そして、半導体構成体の半導体基板の下面は、ベース板の上面中央部に接着層を介して接続されている。上層配線の一端部は、上層絶縁膜に設けられた開口部を介して半導体構成体の外部接続用電極に接続されている。   The semiconductor structure in the conventional semiconductor device includes a semiconductor substrate, a connection pad provided on the semiconductor substrate, an insulating film provided on the semiconductor substrate excluding a central portion of the connection pad, and a connection pad on the insulating film. A wiring provided connected to the wiring, an external connection electrode provided on the land of the wiring, and a sealing film provided on the wiring and the insulating film around the external connection electrode. The lower surface of the semiconductor substrate of the semiconductor structure is connected to the center of the upper surface of the base plate via an adhesive layer. One end of the upper layer wiring is connected to the external connection electrode of the semiconductor structure through an opening provided in the upper layer insulating film.

上記従来の半導体装置では、半導体構成体の上面と該上面を覆っている上層絶縁層との間の密着力、半導体構成体の周側面と該周側面を覆っている絶縁層との間の密着力および半導体構成体の周囲におけるベース板の上面と該上面を覆っている絶縁層との間の密着力を大きくするため、半導体構成体の上面と該上面を覆っている上層絶縁層との間、半導体構成体の周側面と該周側面を覆っている絶縁層との間および半導体構成体の周囲におけるベース板の上面と該上面を覆っている絶縁層との間にシランカップリング剤からなる密着力向上膜が設けられている。   In the above conventional semiconductor device, the adhesion between the upper surface of the semiconductor structure and the upper insulating layer covering the upper surface, the adhesion between the peripheral side surface of the semiconductor structure and the insulating layer covering the peripheral side surface Between the upper surface of the semiconductor structure and the upper insulating layer covering the upper surface in order to increase the force and the adhesion between the upper surface of the base plate and the insulating layer covering the upper surface around the semiconductor structure. And a silane coupling agent between the peripheral side surface of the semiconductor structure and the insulating layer covering the peripheral side surface and between the upper surface of the base plate and the insulating layer covering the upper surface around the semiconductor structure. An adhesion improving film is provided.

すなわち、密着力向上膜が設けられていない場合には、半導体構成体の上面と該上面を覆っている上層絶縁層との間の密着力、半導体構成体の周側面と該周側面を覆っている絶縁層との間の密着力および半導体構成体の周囲におけるベース板の上面と該上面を覆っている絶縁層との間の密着力が劣り、熱ストレスや機械的ストレスにより、半導体構成体の上面と該上面を覆っている上層絶縁層との間、半導体構成体の周側面と該周側面を覆っている絶縁層との間および半導体構成体の周囲におけるベース板の上面と該上面を覆っている絶縁層との間に剥離が発生することがある。したがって、密着力向上膜はそのような不都合を解消するためのものである。   That is, when the adhesion improving film is not provided, the adhesion between the upper surface of the semiconductor structure and the upper insulating layer covering the upper surface, the peripheral side surface of the semiconductor structure and the peripheral side surface are covered. The adhesion between the insulating layer and the upper surface of the base plate around the semiconductor structure and the insulating layer covering the upper surface is inferior. Covering the upper surface and the upper surface of the base plate between the upper surface and the upper insulating layer covering the upper surface, between the peripheral side surface of the semiconductor structure and the insulating layer covering the peripheral side surface, and around the semiconductor structure Separation may occur between the insulating layers. Therefore, the adhesion improving film is for eliminating such inconvenience.

ところで、上記従来の半導体装置において、半導体構成体の封止膜の材料としてはエポキシ系樹脂やポリイミド系樹脂などの樹脂が用いられている（特許文献１の第１２段落参照）。すなわち、特許文献１には、半導体構成体の封止膜の材料としてエポキシ系樹脂やポリイミド系樹脂などの樹脂を用いることが記載されているが、それ以外の材料についての記載はない。   By the way, in the conventional semiconductor device, a resin such as an epoxy resin or a polyimide resin is used as a material for the sealing film of the semiconductor structure (see the 12th paragraph of Patent Document 1). That is, Patent Document 1 describes that a resin such as an epoxy resin or a polyimide resin is used as a material for a sealing film of a semiconductor structure, but there is no description about other materials.

そこで、この発明は、半導体構成体の封止膜の材料としてフィラーを含むエポキシ系樹脂やポリイミド系樹脂などの樹脂を用いる場合において、特に、半導体構成体の外部接続用電極を含む封止膜とその上面を覆っている上層絶縁層との間の密着力を大きくすることができる半導体装置およびその製造方法を提供することを目的とする。   Therefore, the present invention provides a sealing film including an external connection electrode of a semiconductor structure, particularly when a resin such as an epoxy resin or a polyimide resin containing a filler is used as a material for the sealing film of the semiconductor structure. It is an object of the present invention to provide a semiconductor device capable of increasing the adhesion between the upper insulating layer covering the upper surface and a manufacturing method thereof.

請求項１に記載の発明に係る半導体装置は、半導体基板と、該半導体基板上に設けられたフィラーを含む樹脂からなる封止膜と、前記封止膜の上面に設けられた密着力向上膜と、前記密着力向上膜上に設けられた上層絶縁膜と、を具備することを特徴とするものである。
請求項２に記載の発明に係る半導体装置は、請求項１に記載の発明において、前記封止膜はシリカフィラーを含む樹脂であり、前記密着力向上膜はシランカップリング剤を含むことを特徴とするものである。
請求項３に記載の発明に係る半導体装置は、請求項１または２に記載の発明において、前記半導体基板と、該半導体基板上に設けられた外部接続用電極と、該外部接続用電極の周囲を覆う前記封止膜と、を有する半導体構成体が、ベース板上に設けられ、前記半導体構成体の周囲における前記ベース板上には絶縁層が設けられていることを特徴とするものである。
請求項４に記載の発明に係る半導体装置は、請求項１乃至３に記載の発明において、前記密着力向上膜は、前記半導体構成体と前記絶縁層との間および前記ベース板と前記絶縁層との間にも設けられていることを特徴とするものである。
請求項５に記載の発明に係る半導体装置は、請求項１に記載の発明において、前記上層絶縁膜上に上層配線が前記外部接続用電極に接続されて設けられていることを特徴とするものである。
請求項６に記載の発明に係る半導体装置は、請求項５に記載の発明において、前記上層配線のランドを除く部分を覆う最上層絶縁膜を有することを特徴とするものである。
請求項７に記載の発明に係る半導体装置は、請求項２に記載の発明において、前記封止膜は８０ｗｔ％以上のシリカフィラーを含む樹脂であることを特徴とするものである。
請求項８に記載の発明に係る半導体装置の製造方法は、半導体基板上にフィラーを含む樹脂からなる封止膜を形成し、前記封止膜の上面に密着力向上膜を形成し、前記密着力向上膜上に上層絶縁膜を形成することを特徴とするものである。
請求項９に記載の発明に係る半導体装置の製造方法は、請求項８に記載の発明において、前記封止膜はシリカフィラーを含む樹脂であり、前記密着力向上膜はシランカップリング剤を含むことを特徴とするものである。
請求項１０に記載の発明に係る半導体装置の製造方法は、請求項８または９に記載の発明において、前記半導体基板と、該半導体基板上に設けられた外部接続用電極と、該外部接続用電極の周囲を覆う前記封止膜と、を有する半導体構成体は、ベース板上に相互に離間させて配置し、前記半導体構成体の周囲における前記ベース板上に絶縁層を形成し、前記半導体構成体間における前記ベース板、前記絶縁層および前記上層絶縁膜を切断して前記半導体構成体が少なくとも１つ含まれる半導体装置を複数個得ることを特徴とするものである。
請求項１１に記載の発明に係る半導体装置の製造方法は、請求項８乃至１０に記載の発明において、前記密着力向上膜は、前記半導体構成体の側面および前記半導体構成体の周囲における前記ベース板の上面にも形成することを特徴とするものである。
請求項１２に記載の発明に係る半導体装置の製造方法は、請求項８乃至１１に記載の発明において、前記上層絶縁膜上に上層配線を形成することを特徴とするものである。
請求項１３に記載の発明に係る半導体装置の製造方法は、請求項１２に記載の発明において、前記上層配線のランドを除く部分を覆う最上層絶縁膜を形成することを特徴とするものである。
請求項１４に記載の発明に係る半導体装置の製造方法は、請求項９に記載の発明において、前記封止膜は８０ｗｔ％以上のシリカフィラーを含む樹脂であることを特徴とするものである。 The semiconductor device according to claim 1 is a semiconductor substrate, a sealing film made of a resin including a filler provided on the semiconductor substrate, and an adhesion improving film provided on an upper surface of the sealing film. And an upper insulating film provided on the adhesion improving film.
A semiconductor device according to a second aspect of the present invention is the semiconductor device according to the first aspect, wherein the sealing film is a resin including a silica filler, and the adhesion improving film includes a silane coupling agent. It is what.
A semiconductor device according to a third aspect of the present invention is the semiconductor device according to the first or second aspect, wherein the semiconductor substrate, an external connection electrode provided on the semiconductor substrate, and a periphery of the external connection electrode A semiconductor structure having a sealing film covering the semiconductor structure is provided on a base plate, and an insulating layer is provided on the base plate around the semiconductor structure. .
A semiconductor device according to a fourth aspect of the present invention is the semiconductor device according to any one of the first to third aspects, wherein the adhesion improving film is provided between the semiconductor structure and the insulating layer, and between the base plate and the insulating layer. It is also provided between the two.
A semiconductor device according to a fifth aspect of the present invention is the semiconductor device according to the first aspect, wherein an upper layer wiring is provided on the upper layer insulating film so as to be connected to the external connection electrode. It is.
A semiconductor device according to a sixth aspect of the present invention is the semiconductor device according to the fifth aspect, further comprising an uppermost insulating film that covers a portion of the upper wiring except for a land.
A semiconductor device according to a seventh aspect of the present invention is the semiconductor device according to the second aspect, wherein the sealing film is a resin containing 80 wt% or more of silica filler.
The method for manufacturing a semiconductor device according to claim 8 includes forming a sealing film made of a resin containing a filler on a semiconductor substrate, forming an adhesion improving film on an upper surface of the sealing film, and An upper insulating film is formed on the force improving film.
According to a ninth aspect of the present invention, in the semiconductor device manufacturing method according to the eighth aspect of the present invention, the sealing film is a resin containing a silica filler, and the adhesion improving film contains a silane coupling agent. It is characterized by this.
A method of manufacturing a semiconductor device according to a tenth aspect of the present invention is the method for manufacturing a semiconductor device according to the eighth or ninth aspect, wherein the semiconductor substrate, an external connection electrode provided on the semiconductor substrate, and the external connection A semiconductor structure having the sealing film covering the periphery of the electrode, the semiconductor structure is disposed on the base plate so as to be spaced apart from each other, an insulating layer is formed on the base plate around the semiconductor structure, and the semiconductor A plurality of semiconductor devices including at least one semiconductor structure are obtained by cutting the base plate, the insulating layer, and the upper insulating film between the structures.
The method for manufacturing a semiconductor device according to an eleventh aspect of the present invention is the method according to any one of the eighth to tenth aspects, wherein the adhesion improving film is formed on the side surface of the semiconductor structure and the base around the semiconductor structure. It is also formed on the upper surface of the plate.
According to a twelfth aspect of the present invention, there is provided a method of manufacturing a semiconductor device according to the eighth to eleventh aspects, wherein an upper wiring is formed on the upper insulating film.
According to a thirteenth aspect of the present invention, there is provided a method of manufacturing a semiconductor device according to the twelfth aspect of the present invention, wherein an uppermost insulating film is formed to cover a portion of the upper wiring except for a land. .
According to a fourteenth aspect of the present invention, in the semiconductor device manufacturing method according to the ninth aspect, the sealing film is a resin containing a silica filler of 80 wt% or more.

この発明によれば、半導体構成体の封止膜の材料としてフィラーを含む樹脂を用いても、半導体構成体の上面に密着力向上膜を設けているので、半導体構成体の外部接続用電極を含む封止膜とその上面を覆っている上層絶縁層との間の密着力を大きくすることができる。   According to this invention, even if a resin containing a filler is used as a material for the sealing film of the semiconductor structure, the adhesion improving film is provided on the upper surface of the semiconductor structure. The adhesion force between the sealing film to be included and the upper insulating layer covering the upper surface thereof can be increased.

この発明の第１実施形態としての半導体装置の平面図。1 is a plan view of a semiconductor device as a first embodiment of the present invention. 図１のII−II線にほぼ沿う部分の断面図。Sectional drawing of the part which follows the II-II line of FIG. 図１および図２に示す半導体装置の製造方法の一例において、当初の工程の断面図。FIG. 3 is a cross-sectional view of an initial process in an example of a method for manufacturing the semiconductor device shown in FIGS. 1 and 2. 図３に続く工程の断面図。Sectional drawing of the process following FIG. 図４に続く工程の断面図。Sectional drawing of the process following FIG. 図５に続く工程の断面図。Sectional drawing of the process following FIG. 図６に続く工程の断面図。Sectional drawing of the process following FIG. 図７に続く工程の断面図。Sectional drawing of the process following FIG. 図８に続く工程の断面図。FIG. 9 is a cross-sectional view of the process following FIG. 8. 図９に続く工程の断面図。Sectional drawing of the process following FIG. 図１０に続く工程の断面図。Sectional drawing of the process following FIG. ピール強度試験の一例を説明するために示す図。The figure shown in order to demonstrate an example of a peel strength test. ピール強度試験の他の例を説明するために示す図。The figure shown in order to demonstrate the other example of a peel strength test. この発明の第２実施形態としての半導体装置の断面図。Sectional drawing of the semiconductor device as 2nd Embodiment of this invention. この発明の第３実施形態としての半導体装置の断面図。Sectional drawing of the semiconductor device as 3rd Embodiment of this invention.

（第１実施形態）
図１はこの発明の第１実施形態としての半導体装置の平面図を示し、図２は図１のII−II線にほぼ沿う部分の断面図を示す。この半導体装置は平面方形状のベース板１を備えている。ベース板１は、例えば、通常、プリント基板用として用いられている材料であればよく、一例を挙げれば、ガラス布、ガラス繊維、アラミド繊維などからなる基材にエポキシ系樹脂、ポリイミド系樹脂、ＢＴ（ビスマレイミド・トリアジン）樹脂などからなる熱硬化性樹脂を含浸させたもの、あるいは、エポキシ系樹脂などの熱硬化性樹脂のみからなっている。 (First embodiment)
FIG. 1 is a plan view of a semiconductor device as a first embodiment of the present invention, and FIG. 2 is a cross-sectional view of a portion substantially along the line II-II in FIG. This semiconductor device includes a base plate 1 having a planar square shape. The base plate 1 may be, for example, a material that is usually used for a printed circuit board. For example, an epoxy resin, a polyimide resin, a base material made of glass cloth, glass fiber, aramid fiber, etc. It consists only of a thermosetting resin impregnated with a BT (bismaleimide / triazine) resin or the like, or a thermosetting resin such as an epoxy resin.

ベース板１の上面中央部には、ベース板１の平面サイズよりもある程度小さい平面サイズの平面方形状の半導体構成体２の下面がダイボンド材からなる接着層３を介して接着されている。半導体構成体１は、一般的にはＣＳＰ(chip size package)と呼ばれるものであり、平面方形状のシリコンからなる半導体基板４を備えている。 The lower surface of a planar rectangular semiconductor structure 2 having a plane size somewhat smaller than the plane size of the base plate 1 is bonded to the center of the upper surface of the base plate 1 via an adhesive layer 3 made of a die bond material. The semiconductor structure 1 is generally called a CSP (chip size package) and includes a semiconductor substrate 4 made of planar rectangular silicon.

半導体基板４の上面には、図示していないが、所定の機能の集積回路を構成する素子、例えば、トランジスタ、ダイオード、抵抗、コンデンサなどの素子が形成されている。半導体基板４の上面周辺部には、上記集積回路の各素子に接続されたアルミニウム系金属などからなる複数の接続パッド５が設けられている。   On the upper surface of the semiconductor substrate 4, although not shown, elements constituting an integrated circuit having a predetermined function, for example, elements such as a transistor, a diode, a resistor, and a capacitor are formed. A plurality of connection pads 5 made of aluminum-based metal or the like connected to each element of the integrated circuit are provided on the periphery of the upper surface of the semiconductor substrate 4.

半導体基板４の周辺部および接続パッド５の中央部を除く半導体基板４の上面には酸化半導体、窒化半導体などからなるパッシベーション膜６が設けられ、接続パッド５の中央部はパッシベーション膜６に設けられた開口部７を介して露出されている。パッシベーション膜６の上面にはポリイミド系樹脂などからなる保護膜８が設けられている。パッシベーション膜６の開口部７に対応する部分における保護膜８には開口部９が設けられている。   A passivation film 6 made of an oxide semiconductor, a nitride semiconductor, or the like is provided on the upper surface of the semiconductor substrate 4 excluding the peripheral portion of the semiconductor substrate 4 and the central portion of the connection pad 5, and the central portion of the connection pad 5 is provided on the passivation film 6. It is exposed through the opening 7. A protective film 8 made of polyimide resin or the like is provided on the upper surface of the passivation film 6. An opening 9 is provided in the protective film 8 in a portion corresponding to the opening 7 of the passivation film 6.

保護膜８の上面には複数の配線１０が設けられている。配線１０は、保護膜８の上面に設けられた銅などからなる下地金属層１１と、下地金属層１１の上面に設けられた銅からなる上部金属層１２との２層構造となっている。配線１０の一端部は、パッシベーション膜６および保護膜８の開口部７、９を介して接続パッド５に接続されており、他端部はランドとなっている。   A plurality of wirings 10 are provided on the upper surface of the protective film 8. The wiring 10 has a two-layer structure of a base metal layer 11 made of copper or the like provided on the upper surface of the protective film 8 and an upper metal layer 12 made of copper provided on the upper surface of the base metal layer 11. One end of the wiring 10 is connected to the connection pad 5 through the openings 7 and 9 of the passivation film 6 and the protective film 8, and the other end is a land.

配線１０のランド上面には銅からなる平面円形状の外部接続用電極１３が設けられている。半導体基板４の周辺部上面および配線１０を含む保護膜８の上面において外部接続用電極１３の周囲には、後述する材料からなる封止膜１４が設けられている。ここで、外部接続用電極１３は、その上面が封止膜１４の上面と面一乃至封止膜１４の上面よりも数μｍ低くなるように設けられている。 A planar circular external connection electrode 13 made of copper is provided on the land upper surface of the wiring 10. A sealing film 14 made of a material to be described later is provided around the external connection electrode 13 on the upper surface of the peripheral portion of the semiconductor substrate 4 and the upper surface of the protective film 8 including the wiring 10. Here, the external connection electrode 13 is provided such that its upper surface is flush with the upper surface of the sealing film 14 or several μm lower than the upper surface of the sealing film 14.

ここで、封止膜１４の材料について説明する。封止膜１４は、８０ｗｔ％以上のシリカフィラーを含むエポキシ系樹脂やポリイミド系樹脂などの樹脂によって形成されている。封止膜１４をこのような材料によって形成する理由は、次の通りである。すなわち、封止膜１４をエポキシ系樹脂やポリイミド系樹脂などの樹脂のみによって形成した場合には、半導体基板４と封止膜１４との間の熱膨張係数差に起因する応力が比較的大きくなり、熱ストレスや機械的ストレスにより、外部接続用電極１３と配線１０のランドとの接合部分にクラックが発生し、接合不良が生じることがある。したがって、封止膜１４を８０ｗｔ％以上のシリカフィラーを含む樹脂によって形成する理由は、半導体基板４と封止膜１４との間の熱膨張係数差に起因する応力を小さくするためである。 Here, the material of the sealing film 14 will be described. The sealing film 14 is formed of a resin such as an epoxy resin or a polyimide resin containing 80 wt% or more of a silica filler. The reason why the sealing film 14 is formed of such a material is as follows. That is, when the sealing film 14 is formed only of a resin such as an epoxy resin or a polyimide resin, the stress due to the difference in thermal expansion coefficient between the semiconductor substrate 4 and the sealing film 14 becomes relatively large. In addition, due to thermal stress or mechanical stress, a crack may occur in the joint portion between the external connection electrode 13 and the land of the wiring 10, resulting in a poor joint. Therefore, the reason for forming the sealing film 14 with a resin containing 80 wt% or more silica filler is to reduce the stress caused by the difference in thermal expansion coefficient between the semiconductor substrate 4 and the sealing film 14.

以上のように、ＣＳＰと呼ばれる半導体構成体２は、半導体基板４、接続パッド５、パッシベーション膜６、保護膜８、配線１０、外部接続用電極１３および封止膜１４を含んで構成されている。そして、半導体構成体２の半導体基板４の下面は、ベース板１の上面中央部に接着層３を介して接着されている。 As described above, the semiconductor structure 2 called CSP includes the semiconductor substrate 4, the connection pad 5, the passivation film 6, the protective film 8, the wiring 10, the external connection electrode 13, and the sealing film 14. . The lower surface of the semiconductor substrate 4 of the semiconductor structure 2 is bonded to the center of the upper surface of the base plate 1 via the adhesive layer 3.

半導体構成体２の外部接続用電極１３を含む封止膜１４の上面にはシランカップリング剤などからなる密着力向上膜１５が設けられている。半導体構成体２の周囲におけるベース板１の上面には方形枠状の絶縁層１６が設けられている。絶縁層１６は、通常、プリプレグ材と言われるもので、例えば、ガラス布、ガラス繊維、アラミド繊維などからなる基材にエポキシ系樹脂、ポリイミド系樹脂、ＢＴ樹脂などからなる熱硬化性樹脂を含浸させたものからなっている。 An adhesion improving film 15 made of a silane coupling agent or the like is provided on the upper surface of the sealing film 14 including the external connection electrodes 13 of the semiconductor structure 2. A rectangular frame-like insulating layer 16 is provided on the upper surface of the base plate 1 around the semiconductor structure 2. The insulating layer 16 is usually called a prepreg material. For example, a base material made of glass cloth, glass fiber, aramid fiber or the like is impregnated with a thermosetting resin made of epoxy resin, polyimide resin, BT resin, or the like. Is made up of

絶縁層１６の上面周辺部には方形枠状のハードシート１７が埋め込まれている。ハードシート１７は、ベース板１と同じ材料同じ厚さのものからなっている。ここで、絶縁層１６およびハードシート１７の上面は、半導体構成体２の上面に設けられた密着力向上膜１５の上面とほぼ面一となっている。 A square frame-shaped hard sheet 17 is embedded in the periphery of the upper surface of the insulating layer 16. The hard sheet 17 is made of the same material and the same thickness as the base plate 1. Here, the upper surfaces of the insulating layer 16 and the hard sheet 17 are substantially flush with the upper surface of the adhesion improving film 15 provided on the upper surface of the semiconductor structure 2.

半導体構成体２の上面に設けられた密着力向上膜１５、絶縁層１６およびハードシート１７の上面には上層絶縁膜２１がその上面を平坦とされて設けられている。上層絶縁膜２１は、ビルドアップ基板に用いられる、通常、ビルドアップ材と言われるもので、例えば、エポキシ系樹脂、ポリイミド系樹脂、ＢＴ樹脂などからなる熱硬化性樹脂中に繊維やフィラーなどからなる補強材を分散させたものからなっている。この場合、繊維は、ガラス繊維やアラミド繊維などである。フィラーは、シリカフィラーやセラミックス系フィラーなどである。 On the upper surfaces of the adhesion improving film 15, the insulating layer 16 and the hard sheet 17 provided on the upper surface of the semiconductor structure 2, an upper insulating film 21 is provided with the upper surface being flat. The upper insulating film 21 is generally used as a build-up material used for a build-up substrate. For example, the upper-layer insulating film 21 is made of a fiber or filler in a thermosetting resin made of an epoxy resin, a polyimide resin, a BT resin, or the like. It consists of a dispersion of reinforcing material. In this case, the fiber is glass fiber or aramid fiber. The filler is a silica filler or a ceramic filler.

半導体構成体２の外部接続用電極１３の上面中央部に対応する部分における上層絶縁膜２１および密着力向上膜１５には開口部２２が設けられている。上層絶縁膜２１の上面には上層配線２３が設けられている。上層配線２３は、上層絶縁膜２１の上面に設けられた銅などからなる下地金属層２４と、下地金属層２４の上面に設けられた銅からなる上部金属層２５との２層構造となっている。上層配線２３の一端部は、上層絶縁膜２１および密着力向上膜１５の開口部２２を介して半導体構成体２の外部接続用電極１３に接続されており、他端部はランドとなっている。 An opening 22 is provided in the upper insulating film 21 and the adhesion improving film 15 in a portion corresponding to the central portion of the upper surface of the external connection electrode 13 of the semiconductor structure 2. An upper wiring 23 is provided on the upper surface of the upper insulating film 21. The upper wiring 23 has a two-layer structure of a base metal layer 24 made of copper or the like provided on the upper surface of the upper insulating film 21 and an upper metal layer 25 made of copper provided on the upper surface of the base metal layer 24. Yes. One end of the upper wiring 23 is connected to the external connection electrode 13 of the semiconductor structure 2 through the opening 22 of the upper insulating film 21 and the adhesion improving film 15, and the other end is a land. .

上層配線２３を含む上層絶縁膜２１の上面にはソルダーレジストなどからなる最上層絶縁膜２６が設けられている。上層配線２３のランドに対応する部分における最上層絶縁膜２６には開口部２７が設けられている。最上層絶縁膜２６の開口部２７内およびその上方には半田バンプ２８が上層配線２３のランドに接続されて設けられている。複数の半田バンプ２８は、図１に示すように、最上層絶縁膜２６上にマトリクス状に配置されている。 An uppermost insulating film 26 made of a solder resist or the like is provided on the upper surface of the upper insulating film 21 including the upper wiring 23. An opening 27 is provided in the uppermost insulating film 26 at a portion corresponding to the land of the upper wiring 23. Solder bumps 28 are connected to the lands of the upper wiring 23 in and above the opening 27 of the uppermost insulating film 26. The plurality of solder bumps 28 are arranged in a matrix on the uppermost insulating film 26 as shown in FIG.

ベース板１の下面には下層絶縁膜３１が設けられている。下層絶縁膜３１は、上層絶縁膜２１と同じ材料によってほぼ同じ厚さとなるように形成されている。下層絶縁膜３１の下面には最下層絶縁膜３２が設けられている。最下層絶縁膜３２は、最上層絶縁膜２６と同じ材料によってほぼ同じ厚さとなるように形成されている。 A lower insulating film 31 is provided on the lower surface of the base plate 1. The lower insulating film 31 is formed with the same material as the upper insulating film 21 so as to have substantially the same thickness. A lowermost insulating film 32 is provided on the lower surface of the lower insulating film 31. The lowermost insulating film 32 is formed of the same material as the uppermost insulating film 26 so as to have substantially the same thickness.

次に、この半導体装置の製造方法の一例について説明する。まず、図３に示すように、半導体構成体２の半導体基板４の下面に接着層３が接着されたものを複数個準備し、また１枚のベース板１を準備する。この場合、ベース板１は、図２に示す完成された半導体装置を複数個形成することが可能な面積を有するものからなっている。ベース板１は、限定する意味ではないが、例えば、平面方形状である。ベース板１は、ガラス布などからなる基材にエポキシ系樹脂などからなる熱硬化性樹脂を含浸させ、熱硬化性樹脂を硬化させてシート状となしたものである。なお、図３において、符号４１で示す領域は切断ラインに対応する領域である。 Next, an example of a method for manufacturing this semiconductor device will be described. First, as shown in FIG. 3, a plurality of semiconductor substrates 2 having an adhesive layer 3 bonded to the lower surface of a semiconductor substrate 4 are prepared, and a single base plate 1 is prepared. In this case, the base plate 1 has an area capable of forming a plurality of completed semiconductor devices shown in FIG. Although the base plate 1 is not limited, for example, the base plate 1 has a planar rectangular shape. The base plate 1 is a sheet formed by impregnating a base material made of glass cloth or the like with a thermosetting resin made of an epoxy resin or the like and curing the thermosetting resin. In FIG. 3, an area indicated by reference numeral 41 is an area corresponding to the cutting line.

ここで、半導体構成体２の半導体基板４の下面に接着層３が接着されたものの製造方法の一例について簡単に説明する。まず、ウエハ状態の半導体基板（以下、半導体ウエハという）の各半導体構成体形成領域上に集積回路、接続パッド５、パッシベーション膜６および保護膜８が形成されたものを準備する。この準備したものにおいては、パッシベーション膜６および保護膜８は、半導体構成体形成領域内において、その周辺部を除去されている。 Here, an example of a manufacturing method of the semiconductor structure 2 in which the adhesive layer 3 is bonded to the lower surface of the semiconductor substrate 4 will be briefly described. First, a semiconductor substrate in which an integrated circuit, connection pads 5, a passivation film 6, and a protective film 8 are formed on each semiconductor structure forming region of a semiconductor substrate in a wafer state (hereinafter referred to as a semiconductor wafer) is prepared. In the prepared structure, the passivation film 6 and the protective film 8 are removed from the periphery thereof in the semiconductor structure forming region.

次に、保護膜８の上面に、電解メッキなどにより、下地金属層１１および上部金属層１２からなる２層構造の配線１０および外部接続用電極１３を形成する。次に、半導体ウエハのパッシベーション膜６および保護膜８によって覆われていない上面および配線１０を含む保護膜８の上面に、８０ｗｔ％以上のシリカフィラーを含むエポキシ系樹脂やポリイミド系樹脂などの樹脂からなる封止膜１４をその厚さが外部接続用電極１３の高さよりも厚くなるように形成する。したがって、この状態では、外部接続用電極１３の上面は封止膜１４によって覆われている。 Next, the wiring 10 and the external connection electrode 13 having a two-layer structure including the base metal layer 11 and the upper metal layer 12 are formed on the upper surface of the protective film 8 by electrolytic plating or the like. Next, an upper surface of the semiconductor wafer that is not covered with the passivation film 6 and the protective film 8 and an upper surface of the protective film 8 including the wiring 10 are made of a resin such as an epoxy resin or a polyimide resin containing 80 wt% or more of silica filler. The sealing film 14 to be formed is formed so that its thickness is thicker than the height of the external connection electrode 13. Therefore, in this state, the upper surface of the external connection electrode 13 is covered with the sealing film 14.

次に、封止膜１４の上面側を適宜に研削し、外部接続用電極１３の上面を露出させるとともに、この露出された外部接続用電極１３の上面を含む封止膜１４の上面を平坦化する。この場合、封止膜１４の材料が８０ｗｔ％以上のシリカフィラーを含むエポキシ系樹脂やポリイミド系樹脂などの樹脂であるので、封止膜１４の上面側を研削すると、封止膜１４の上面にシリカフィラーの研削面が露出され、この露出されたシリカフィラーの合計露出面が封止膜１４の上面のうちのかなりの部分を占めることになる。 Next, the upper surface side of the sealing film 14 is appropriately ground to expose the upper surface of the external connection electrode 13 and planarize the upper surface of the sealing film 14 including the exposed upper surface of the external connection electrode 13. To do. In this case, since the material of the sealing film 14 is a resin such as an epoxy resin or a polyimide resin containing 80 wt% or more of silica filler, when the upper surface side of the sealing film 14 is ground, The ground surface of the silica filler is exposed, and the total exposed surface of the exposed silica filler occupies a considerable portion of the upper surface of the sealing film 14.

次に、半導体ウエハの下面側を適宜に研削し、半導体ウエハの厚さを薄くする。次に、半導体ウエハの下面に接着層３を接着する。次に、半導体ウエハ、封止膜１４および接着層３をダイシングストリートに沿って切断すると、図３に示すように、半導体構成体２の半導体基板４の下面に接着層３が接着されたものが複数個得られる。 Next, the lower surface side of the semiconductor wafer is appropriately ground to reduce the thickness of the semiconductor wafer. Next, the adhesive layer 3 is bonded to the lower surface of the semiconductor wafer. Next, when the semiconductor wafer, the sealing film 14 and the adhesive layer 3 are cut along the dicing street, the adhesive layer 3 is bonded to the lower surface of the semiconductor substrate 4 of the semiconductor structure 2 as shown in FIG. Several are obtained.

さて、半導体構成体２の半導体基板４の下面に接着層３が接着されたものおよびベース板１を準備したら、図３に示すように、ベース板１の上面の複数の半導体構成体配置領域にそれぞれ半導体構成体２の半導体基板４の下面に接着された接着層３を接着する。次に、半導体構成体２の表面をクリーニング（脱脂＋湯洗＋水洗）する。次に、図４に示すように、半導体構成体２の外部接続用電極１３を含む封止膜１４の上面にシランカップリング剤からなる密着力向上膜１５を形成する。密着力向上膜１５の形成方法としては、一例として、ローラ（図示せず）の外周面に付着されたシランカップリング剤を半導体構成体２の外部接続用電極１３を含む封止膜１４の上面に塗布する方法がある。 Now, when the base plate 1 having the adhesive layer 3 bonded to the lower surface of the semiconductor substrate 4 of the semiconductor structure 2 is prepared, a plurality of semiconductor structure arrangement regions on the upper surface of the base plate 1 are prepared as shown in FIG. The adhesive layer 3 adhered to the lower surface of the semiconductor substrate 4 of the semiconductor structure 2 is adhered. Next, the surface of the semiconductor structure 2 is cleaned (degreasing + hot water + water washing). Next, as shown in FIG. 4, an adhesion improving film 15 made of a silane coupling agent is formed on the upper surface of the sealing film 14 including the external connection electrodes 13 of the semiconductor structure 2. As an example of the method for forming the adhesion improving film 15, the upper surface of the sealing film 14 including the external connection electrode 13 of the semiconductor structure 2 is coated with a silane coupling agent attached to the outer peripheral surface of a roller (not shown). There is a method to apply to.

シランカップリング剤は、半導体に結合された、樹脂などの有機質材料と化学結合する反応基（例えば、ビニル基、エポキシ基、アミノ基、メタクリル基、メタカプト基）およびガラス、金属、珪石などの無機質材料と化学結合する反応基（例えば、メトキシ基、エトキシ基）を有するものからなり、水または有機溶剤（好ましくはアルコール系）などで希釈したものである。 Silane coupling agents are reactive groups (for example, vinyl groups, epoxy groups, amino groups, methacryl groups, and metacapto groups) that are bonded to semiconductors and chemically bond to organic materials such as resins, and inorganic substances such as glass, metals, and silica. It is made of a material having a reactive group (for example, methoxy group or ethoxy group) chemically bonded to the material and diluted with water or an organic solvent (preferably an alcohol).

具体的には、γ−（２−アミノエチル）アミノプロピルメトキシシラン、γ−（２−アミノエチル）アミノプロピルエトキシシラン、γ−（２−アミノエチル）アミノプロピルメチルジメトキシシラン、アミノシラン、γ−メタクリロキシプロピルトリメトキシシラン、γ−メタクリロキシプロピルメチルジメトキシシラン、γ−メタクリロキシプロピルトリエトキシシラン、γ−グリシドキシプロピルトリメトキシシラン、γ−グリシドキシプロピルメチルジエトキシシラン、γ−メタクリロキシプロピルメチルジエトキシシラン、γ−グリシドキシプロピルトリエトキシシラン、γ−メルカプトプロピルトリメトキシシラン、メチルトリメトキシシラン、メチルトリエトキシシラン、ビニルトリアセトキシシラン、ヘキサメチルジシラザン、γ−アニリノプロピルトリメトキシシラン、ビニルトリメトキシシラン、ビニルトリエトキシシラン、γ−メルカプトプロピルメチルジメトキシシラン、メチルトリクロロシラン、ジメチルジクロロシラン、トリメチルクロロシラン、ビニルトリクロルシラン、ビニルトリエトキシシラン、ビニルトリス(βメトキシエトキシ)シラン、β−(３,４エポキシシクロヘキシル)エチルトリメトキシシラン、ｐ−スチリルトリメトキシシラン、γ−アクリロキシプルピルトリメトキシシラン、γ−アミノプロピルトリメトキシシラン、γ−アミノプロピルトリエトキシシラン、γ−トリエトキシシリル−Ｎ−（１，３−ジメチル−ブチリデン）プロピルアミン、Ｎ−フェニル−３−アミノプロピルトリメトキシシラン、γ−ウレイドプロピルトリエトキシシラン、γ−クロロプロピルトリメトキシシラン、γ−メルカプトプロピルトリメトキシシラン、ビス（トリエトキシシリルプロピル）テトラスルフィド、γ−イソシアナートプロピルトリエトキシシランなどがあり、分子中に一般式（ＣｎＨ２ｎ＋１Ｏ）ｍ−Ｓｉ−（ただし、ｎ、ｍ＝１、２、３）を有する材料であればよい。 Specifically, γ- (2-aminoethyl) aminopropylmethoxysilane, γ- (2-aminoethyl) aminopropylethoxysilane, γ- (2-aminoethyl) aminopropylmethyldimethoxysilane, aminosilane, γ-methacrylic acid. Roxypropyltrimethoxysilane, γ-methacryloxypropylmethyldimethoxysilane, γ-methacryloxypropyltriethoxysilane, γ-glycidoxypropyltrimethoxysilane, γ-glycidoxypropylmethyldiethoxysilane, γ-methacryloxypropyl Methyldiethoxysilane, γ-glycidoxypropyltriethoxysilane, γ-mercaptopropyltrimethoxysilane, methyltrimethoxysilane, methyltriethoxysilane, vinyltriacetoxysilane, hexamethyldisilazane, γ- Nilinopropyltrimethoxysilane, vinyltrimethoxysilane, vinyltriethoxysilane, γ-mercaptopropylmethyldimethoxysilane, methyltrichlorosilane, dimethyldichlorosilane, trimethylchlorosilane, vinyltrichlorosilane, vinyltriethoxysilane, vinyltris (βmethoxyethoxy ) Silane, β- (3,4 epoxy cyclohexyl) ethyltrimethoxysilane, p-styryltrimethoxysilane, γ-acryloxypropyltrimethoxysilane, γ-aminopropyltrimethoxysilane, γ-aminopropyltriethoxysilane, γ-triethoxysilyl-N- (1,3-dimethyl-butylidene) propylamine, N-phenyl-3-aminopropyltrimethoxysilane, γ-ureidopropyltriethoxysilane There are γ-chloropropyltrimethoxysilane, γ-mercaptopropyltrimethoxysilane, bis (triethoxysilylpropyl) tetrasulfide, γ-isocyanatopropyltriethoxysilane, etc., and the general formula (CnH2n + 1O) m-Si (However, any material having n, m = 1, 2, 3) may be used.

半導体構成体２の外部接続用電極１３を含む封止膜１４の上面に塗布されたシランカップリング剤は、空気中の水分により加水分解されてシラノールとなり、部分的に縮合してオリゴマー状態となる。半導体構成体２の封止膜１４の上面の大部分は、上述の如く、シリカフィラーの露出面であるので、シランカップリング剤は無機質なシリカフィラーの露出面に水素結合的に吸着される。 The silane coupling agent applied to the upper surface of the sealing film 14 including the external connection electrode 13 of the semiconductor structure 2 is hydrolyzed by moisture in the air to become silanol, and partially condensed into an oligomer state. . Since most of the upper surface of the sealing film 14 of the semiconductor structure 2 is the exposed surface of the silica filler as described above, the silane coupling agent is adsorbed on the exposed surface of the inorganic silica filler by hydrogen bonding.

次に、水洗処理を行い、余分なシランカップリング剤を除去する。次に、加熱乾燥処理を行うと、脱水縮合反応により、封止膜１４のシリカフィラーの露出面に吸着されたシランカップリング剤が封止膜１４のシリカフィラーの露出面に強固に化学結合され、全体として、半導体構成体２の外部接続用電極１３を含む封止膜１４の上面に密着力向上膜１５が強固に付着されて形成される。 Next, washing with water is performed to remove excess silane coupling agent. Next, when heat drying treatment is performed, the silane coupling agent adsorbed on the exposed surface of the silica filler of the sealing film 14 is strongly chemically bonded to the exposed surface of the silica filler of the sealing film 14 by a dehydration condensation reaction. As a whole, the adhesion improving film 15 is firmly attached to the upper surface of the sealing film 14 including the external connection electrodes 13 of the semiconductor structure 2.

次に、図５に示すように、半導体構成体２の周囲におけるベース板１の上面に、格子状の２枚の絶縁層形成用シート１６ａをピンなど（図示せず）で位置決めしながら積層して配置し、またその上面にベース板１と同じ厚さで同じ材料からなる格子状のハードシート１７をピンなど（図示せず）で位置決めしながら配置し、さらにその上面に上層絶縁膜形成用シート２１ａを配置する。また、ベース板１の下面に、上層絶縁膜形成用シート２１ａと同じ厚さで同じ材料からなる下層絶縁膜形成用シート３１ａを配置する。 Next, as shown in FIG. 5, two grid-like insulating layer forming sheets 16a are laminated on the upper surface of the base plate 1 around the semiconductor structure 2 while positioning with pins or the like (not shown). Further, a grid-like hard sheet 17 made of the same material and having the same thickness as the base plate 1 is arranged on the upper surface thereof while being positioned with pins or the like (not shown), and further, an upper insulating film is formed on the upper surface. The sheet 21a is disposed. Further, a lower insulating film forming sheet 31 a made of the same material and having the same thickness as the upper insulating film forming sheet 21 a is disposed on the lower surface of the base plate 1.

格子状の絶縁層形成用シート１６ａは、ガラス布などからなる基材にエポキシ系樹脂などからなる熱硬化性樹脂を含浸させ、熱硬化性樹脂を半硬化状態（Ｂステージ）にしてシート状となしたプリプレグ材に、パンチング、あるいは、ドリルまたはルーター加工などにより、複数の方形状の開口部１６ｂを形成することにより得られる。上層絶縁膜形成用シート２１ａおよび下層絶縁膜形成用シート３１ａは、限定する意味ではないが、シート状のビルドアップ材が好ましく、このビルドアップ材としては、当初、エポキシ系樹脂などからなる熱硬化性樹脂中にシリカフィラーを混入させ、熱硬化性樹脂を半硬化状態にしたものがある。 The lattice-shaped insulating layer forming sheet 16a is formed by impregnating a base material made of glass cloth or the like with a thermosetting resin made of epoxy resin or the like, and making the thermosetting resin semi-cured (B stage) It is obtained by forming a plurality of rectangular openings 16b in the prepreg material formed by punching, drilling or router processing. Although the upper insulating film forming sheet 21a and the lower insulating film forming sheet 31a are not limited, a sheet-like build-up material is preferable, and initially, the build-up material is thermosetting made of an epoxy resin or the like. There is one in which a silica filler is mixed in the curable resin to make the thermosetting resin semi-cured.

ここで、絶縁層形成用シート１６ａの開口部１６ｂのサイズは半導体構成体２のサイズよりもやや大きくなっている。このため、絶縁層形成用シート１６ａと半導体構成体２との間には隙間４２が形成されている。また、ハードシート１７を含む２枚の絶縁層形成用シート１６ａの合計厚さは、後述の如く、加熱加圧されたときに、隙間４２を十分に埋めることができる程度の厚さとなっている。 Here, the size of the opening 16b of the insulating layer forming sheet 16a is slightly larger than the size of the semiconductor structure 2. For this reason, a gap 42 is formed between the insulating layer forming sheet 16 a and the semiconductor structure 2. Further, the total thickness of the two insulating layer forming sheets 16a including the hard sheet 17 is a thickness that can sufficiently fill the gap 42 when heated and pressurized as will be described later. .

この場合、絶縁層形成用シート１６ａとして、厚さが同じものを用いているが、厚さが異なるものを用いてもよい。また、絶縁層形成用シート１６ａは、上記の如く、２層であってもよいが、１層または３層以上であってもよい。なお、上層絶縁膜形成用シート２１ａおよび下層絶縁膜形成用シート３１ａの厚さは、図２において、形成すべき上層絶縁膜２１および下層絶縁膜３１の厚さに対応する厚さまたはそれよりもやや厚い厚さとなっている。 In this case, as the insulating layer forming sheet 16a, sheets having the same thickness are used, but sheets having different thicknesses may be used. Further, the insulating layer forming sheet 16a may be two layers as described above, but may be one layer or three or more layers. The thickness of the upper insulating film forming sheet 21a and the lower insulating film forming sheet 31a corresponds to the thickness of the upper insulating film 21 and the lower insulating film 31 to be formed in FIG. Slightly thicker.

次に、図６に示すように、一対の加熱加圧板４３、４４を用いて上下から絶縁層形成用シート１６ａ、上層絶縁膜形成用シート２１ａおよび下層絶縁膜形成用シート３１ａを加熱加圧する。すると、絶縁層形成用シート１６ａ中の溶融された熱硬化性樹脂が押し出されて、図５に示す隙間４２に充填され、その後の冷却により、半導体構成体２の周囲におけるベース板１の上面に絶縁層１６が形成される。また、絶縁層１６の上面にハードシート１７が埋め込まれる。また、半導体構成体２の上面に設けられた密着力向上膜１５、絶縁層１６およびハードシート１７の上面に上層絶縁膜２１が形成される。さらに、ベース板１の下面に下層絶縁膜３１が形成される。 Next, as shown in FIG. 6, the insulating layer forming sheet 16 a, the upper insulating film forming sheet 21 a, and the lower insulating film forming sheet 31 a are heated and pressed from above and below using a pair of heating and pressing plates 43 and 44. Then, the melted thermosetting resin in the insulating layer forming sheet 16a is pushed out and filled in the gap 42 shown in FIG. 5, and then cooled on the upper surface of the base plate 1 around the semiconductor structure 2. An insulating layer 16 is formed. A hard sheet 17 is embedded on the upper surface of the insulating layer 16. In addition, an upper insulating film 21 is formed on the upper surfaces of the adhesion improving film 15, the insulating layer 16, and the hard sheet 17 provided on the upper surface of the semiconductor structure 2. Further, a lower insulating film 31 is formed on the lower surface of the base plate 1.

この場合、ハードシート１７はベース板１と同じ材料で同じ厚さのものからなり、その熱膨張係数は同じである。また、下層絶縁膜形成用シート３１ａは上層絶縁膜形成用シート２１ａと同じ材料で同じ厚さのものからなり、その熱膨張係数は同じである。この結果、絶縁層１６の部分におけるベース板１を中心とするその上下の材料構成がほぼ対称的となり、加熱加圧により、絶縁層１６の部分におけるベース板１上の絶縁層形成用シート１５ａおよび上層絶縁膜形成用シート１６ａとベース板１下の第１の下層絶縁膜形成用シート２３ａおよび第２の下層絶縁膜形成用シート２４ａとが上下方向にほぼ対称的に硬化収縮し、ひいては、ベース板１に発生する反りが低減され、それ以後の工程への搬送やそれ以後の工程での加工精度に支障を来しにくいようにすることができる。これは、後述の如く、最上層絶縁膜２６および最下層絶縁膜３２を形成する場合も同様である。 In this case, the hard sheet 17 is made of the same material and the same thickness as the base plate 1 and has the same thermal expansion coefficient. The lower insulating film forming sheet 31a is made of the same material and the same thickness as the upper insulating film forming sheet 21a, and has the same thermal expansion coefficient. As a result, the upper and lower material configurations around the base plate 1 in the insulating layer 16 portion are substantially symmetrical. By heating and pressing, the insulating layer forming sheet 15a on the base plate 1 in the insulating layer 16 portion and The upper insulating film forming sheet 16a and the first lower insulating film forming sheet 23a and the second lower insulating film forming sheet 24a under the base plate 1 are hardened and contracted substantially symmetrically in the vertical direction, and as a result, the base The warp generated in the plate 1 is reduced, and it is possible to make it difficult to hinder the conveyance accuracy to the subsequent processes and the processing accuracy in the subsequent processes. The same applies to the case where the uppermost insulating film 26 and the lowermost insulating film 32 are formed, as will be described later.

また、上層絶縁膜２１の上面は、上側の加熱加圧板４３の下面によって押さえ付けられるため、平坦面となる。また、下層絶縁膜３１の下面は、下側の加熱加圧板４４の上面によって押さえ付けられるため、平坦面となる。したがって、上層絶縁膜２１の上面および下層絶縁膜３１の下面を平坦化するための研磨工程は不要である。 Further, since the upper surface of the upper insulating film 21 is pressed by the lower surface of the upper heating and pressing plate 43, it becomes a flat surface. Further, the lower surface of the lower insulating film 31 is pressed down by the upper surface of the lower heating and pressing plate 44, and thus becomes a flat surface. Therefore, a polishing step for flattening the upper surface of the upper insulating film 21 and the lower surface of the lower insulating film 31 is not necessary.

ここで、シランカップリング剤は高温や酸で分解して失活することがあるが、上述の如く、加熱乾燥処理により、半導体構成体２の外部接続用電極１３を含む封止膜１４の上面にシランカップリング剤からなる密着力向上膜１５を既に強固に付着させて形成しているので、一対の加熱加圧板４３、４４を用いた加熱加圧処理により、密着力向上膜１５が失活することはない。密着力向上膜１５による密着力向上については、後で説明する。 Here, the silane coupling agent may be deactivated by being decomposed by high temperature or acid, but as described above, the upper surface of the sealing film 14 including the external connection electrode 13 of the semiconductor structure 2 is obtained by heat drying treatment. Since the adhesion improving film 15 made of a silane coupling agent is already firmly attached to the film, the adhesion improving film 15 is deactivated by the heating and pressing treatment using the pair of heating and pressing plates 43 and 44. Never do. The improvement of the adhesion strength by the adhesion enhancement film 15 will be described later.

次に、図７に示すように、レーザビームを照射するレーザ加工により、半導体構成体２の外部接続用電極１３の上面中央部に対応する部分における上層絶縁膜２１および密着力向上膜１５に開口部２２を形成する。次に、必要に応じて、開口部２２内などに発生したエポキシスミアなどをデスミア処理により除去する。 Next, as shown in FIG. 7, an opening is formed in the upper insulating film 21 and the adhesion improving film 15 in a portion corresponding to the central portion of the upper surface of the external connection electrode 13 of the semiconductor structure 2 by laser processing with laser beam irradiation. Part 22 is formed. Next, if necessary, epoxy smear generated in the opening 22 or the like is removed by a desmear process.

次に、図８に示すように、開口部２２を介して露出された外部接続用電極１３の上面を含む上層絶縁膜２１の上面全体に、銅の無電解メッキなどを行うことにより、下地金属層２４を形成する。次に、下地金属層２４の上面全体に、下地金属層２４をメッキ電流路とした銅の電解メッキを行なうことにより、上部金属層２５を形成する。次に、上部金属層２５および下地金属層２４をフォトリソグラフィ法によりパターニングすると、図９に示すように、上層絶縁膜２１の上面に下地金属層２４および上部金属層２５からなる２層構造の配線２３が形成される。 Next, as shown in FIG. 8, by performing electroless plating of copper or the like on the entire upper surface of the upper insulating film 21 including the upper surface of the external connection electrode 13 exposed through the opening 22, the base metal Layer 24 is formed. Next, the upper metal layer 25 is formed on the entire upper surface of the base metal layer 24 by performing copper electroplating using the base metal layer 24 as a plating current path. Next, when the upper metal layer 25 and the base metal layer 24 are patterned by a photolithography method, as shown in FIG. 9, the wiring having a two-layer structure including the base metal layer 24 and the upper metal layer 25 on the upper surface of the upper insulating film 21 is formed. 23 is formed.

配線２３の形成方法は他の方法であってもよい。すなわち、開口部２２を介して露出された外部接続用電極１３の上面を含む上層絶縁膜２１の上面全体に形成された下地金属層２４の上面に、開口部を有するメッキレジスト膜を形成し、下地金属層をメッキ電流路とした電解メッキにより、メッキレジスト膜の開口部内における下地金属層２４の上面に上部金属層２５を形成し、メッキレジスト膜を剥離し、上部金属層２５をマスクとしたエッチングにより、上部金属層２５下以外の領域における下地金属層２４を除去し、これにより下地金属層２４および上部金属層２５からなる２層構造の配線２３を形成するようにしてもよい。 The formation method of the wiring 23 may be another method. That is, a plating resist film having an opening is formed on the upper surface of the base metal layer 24 formed on the entire upper surface of the upper insulating film 21 including the upper surface of the external connection electrode 13 exposed through the opening 22, By electrolytic plating using the base metal layer as a plating current path, an upper metal layer 25 is formed on the upper surface of the base metal layer 24 in the opening of the plating resist film, the plating resist film is peeled off, and the upper metal layer 25 is used as a mask. Etching may remove the base metal layer 24 in a region other than under the upper metal layer 25, thereby forming a two-layer wiring 23 composed of the base metal layer 24 and the upper metal layer 25.

次に、図１０に示すように、スクリーン印刷法やスピンコート法などにより、上層配線２３を含む上層絶縁膜２１の上面にソルダーレジストなどからなる最上層絶縁膜２６を形成し、また、下層絶縁膜３１の下面に最上層絶縁膜２６と同じ材料からなる最下層絶縁膜３２を最上層絶縁膜２６とほぼ同じ厚さに形成する。次に、上層配線２３のランドに対応する部分における最上層絶縁膜２６に、レーザビームを照射するレーザ加工あるいはフォトリソグラフィ法により、開口部２７を形成する。次に、開口部２７内およびその上方に半田バンプ２８を上層配線２３のランドに接続させて形成する。 Next, as shown in FIG. 10, a top layer insulating film 26 made of a solder resist or the like is formed on the upper surface of the upper layer insulating film 21 including the upper layer wiring 23 by a screen printing method, a spin coating method, or the like. A lowermost insulating film 32 made of the same material as that of the uppermost insulating film 26 is formed on the lower surface of the film 31 so as to have substantially the same thickness as the uppermost insulating film 26. Next, an opening 27 is formed in the uppermost insulating film 26 in a portion corresponding to the land of the upper wiring 23 by laser processing or photolithography that irradiates a laser beam. Next, solder bumps 28 are formed in and above the openings 27 so as to be connected to the lands of the upper wiring 23.

次に、図１１に示すように、切断ライン４１に沿って、最上層絶縁膜２６、上層絶縁膜２１、ハードシート１７、絶縁層１６、ベース板１、下層絶縁膜３１および最下層絶縁膜３２を切断すると、図２に示す半導体装置が複数個得られる。 Next, as shown in FIG. 11, along the cutting line 41, the uppermost insulating film 26, the upper insulating film 21, the hard sheet 17, the insulating layer 16, the base plate 1, the lower insulating film 31, and the lowermost insulating film 32. Is cut, a plurality of semiconductor devices shown in FIG. 2 are obtained.

ここで、密着力向上膜１５による密着力向上について説明する。この場合、図２に示すような構造の半導体装置において、ピール強度試験の一例について説明する。まず、図１２に示すように、半導体基板４Ａ（図２の半導体基板４に相当する）の上面に８０ｗｔ％以上のシリカフィラーを含むエポキシ系樹脂からなる封止膜１４Ａ（図２の封止膜１４に相当する）が形成され、その上面にシランカップリング剤からなる密着力向上膜１５Ａ（図２の密着力向上膜１５に相当する）が形成され、その上面にエポキシ系樹脂を含むプリプレグ材からなる上層絶縁膜２１Ａ（図２の上層絶縁膜２１に相当する）が形成され、その上面に銅箔２３Ａ（図２の上層配線２３に相当する）がラミネートされたもの（以下、本試料１という）を準備した。 Here, the improvement of the adhesion force by the adhesion improvement film 15 will be described. In this case, an example of a peel strength test in the semiconductor device having the structure as shown in FIG. 2 will be described. First, as shown in FIG. 12, a sealing film 14A (sealing film in FIG. 2) made of an epoxy resin containing 80 wt% or more of silica filler on the upper surface of a semiconductor substrate 4A (corresponding to the semiconductor substrate 4 in FIG. 2). Prepreg material including an epoxy resin on the upper surface of the adhesive force improving film 15A made of a silane coupling agent (corresponding to the adhesive force improving film 15 in FIG. 2). An upper insulating film 21A (corresponding to the upper insulating film 21 in FIG. 2) is formed, and a copper foil 23A (corresponding to the upper wiring 23 in FIG. 2) is laminated on the upper surface (hereinafter referred to as Sample 1). Prepared).

この場合、シランカップリング剤としては、アミノ基系（例えば、Ｎ−３（アミノエチル）３−アミノプロピルトリメトキシシランおよびエポキシ基系（例えば、３−グリドキシプロピルトリエトキシシラン）を水で希釈し、濃度を１．０ｗｔ％以下としたものを用いた。また、比較のため、図１２の本試料１の密着力向上膜１５Ａを有さない試料、つまり、封止膜１４Ａの上面に上層絶縁膜２１Ａおよび銅箔２３Ａが直接形成されたもの（以下、比較試料１という）を準備した。 In this case, as the silane coupling agent, amino group (for example, N-3 (aminoethyl) 3-aminopropyltrimethoxysilane and epoxy group (for example, 3-glycoxypropyltriethoxysilane) are diluted with water. In addition, for comparison, a sample that does not have the adhesion improving film 15A of the sample 1 in FIG. 12, that is, an upper layer on the upper surface of the sealing film 14A is used for comparison. An insulating film 21A and a copper foil 23A formed directly (hereinafter referred to as comparative sample 1) were prepared.

そして、本試料１および比較試料１の銅箔２３Ａおよび上層絶縁膜２１Ａの一端部を封止膜１４Ａの上面に対して図１２において矢印で示すように９０°の方向に引っ張り、ピール強度試験を行なった。このピール強度試験の温度条件は室温、１５０℃および２００℃の３種類とした。 Then, one end of the copper foil 23A and the upper insulating film 21A of the sample 1 and the comparative sample 1 is pulled in the direction of 90 ° as shown by an arrow in FIG. 12 with respect to the upper surface of the sealing film 14A, and the peel strength test is performed. I did it. The temperature conditions for the peel strength test were three types: room temperature, 150 ° C., and 200 ° C.

比較試料１において、温度条件が室温である場合には、上層絶縁膜２１Ａと封止膜１４Ａとの間で剥離が発生し、そのときのピール強度（ｋＮ／ｍ）の平均値は０．１０であった。比較試料１において、温度条件が１５０℃および２００℃である場合には、上層絶縁膜２１Ａと封止膜１４Ａとの間で剥離が発生したが、そのときのピール強度（ｋＮ／ｍ）は０であり、実質的に測定することができなかった。したがって、比較試料１では、上層絶縁膜２１Ａと封止膜１４Ａとの間で熱ストレスや機械的ストレスに起因する剥離が発生することがある。 In the comparative sample 1, when the temperature condition is room temperature, peeling occurs between the upper insulating film 21A and the sealing film 14A, and the average value of the peel strength (kN / m) at that time is 0.10. Met. In Comparative Sample 1, when the temperature conditions were 150 ° C. and 200 ° C., peeling occurred between the upper insulating film 21A and the sealing film 14A, but the peel strength (kN / m) at that time was 0 And could not be measured substantially. Therefore, in the comparative sample 1, peeling due to thermal stress or mechanical stress may occur between the upper insulating film 21A and the sealing film 14A.

一方、本試料１において、シランカップリング剤としてアミノ基系を用いたものの場合には、上層絶縁膜２１Ａと密着力向上膜１５Ａとの間で剥離が発生し、そのときのピール強度（ｋＮ／ｍ）の平均値が温度条件、室温、１５０℃、２００℃に対して０．７９、０．４１、０．３９であった。本試料１において、シランカップリング剤としてエポキシ基系を用いたものの場合には、上層絶縁膜２１Ａと密着力向上膜１５Ａとの間で剥離が発生し、そのときのピール強度（ｋＮ／ｍ）の平均値が温度条件、室温、１５０℃、２００℃に対して０．５２、０．１８、０．１０であった。したがって、本試料１では、上層絶縁膜２１Ａと封止膜１４Ａとの間の熱ストレスや機械的ストレスに起因する剥離を抑制することができるといえる。 On the other hand, in this sample 1, when an amino group system is used as the silane coupling agent, peeling occurs between the upper insulating film 21A and the adhesion improving film 15A, and the peel strength (kN / The average values of m) were 0.79, 0.41, and 0.39 for temperature conditions, room temperature, 150 ° C., and 200 ° C. In this sample 1, in the case of using an epoxy group system as the silane coupling agent, peeling occurs between the upper insulating film 21A and the adhesion improving film 15A, and the peel strength at that time (kN / m) Were 0.52, 0.18, and 0.10 with respect to temperature conditions, room temperature, 150 ° C., and 200 ° C. Therefore, in this sample 1, it can be said that peeling due to thermal stress or mechanical stress between the upper insulating film 21A and the sealing film 14A can be suppressed.

次に、ピール強度試験の他の例について説明する。この場合、図１３に示すように、銅箔２３Ａの一端部を上層絶縁膜２１Ａの上面に対して矢印で示すように９０°の方向に引っ張り、ピール強度試験を行なった。このピール強度試験の温度条件は室温とした。ただし、この場合、本試料および比較試料としては本試料２〜５および比較試料２〜５を準備した。 Next, another example of the peel strength test will be described. In this case, as shown in FIG. 13, one end of the copper foil 23A was pulled in the direction of 90 ° as indicated by an arrow with respect to the upper surface of the upper insulating film 21A, and a peel strength test was performed. The temperature condition of this peel strength test was room temperature. However, in this case, as the present sample and the comparative sample, the present samples 2 to 5 and the comparative samples 2 to 5 were prepared.

すなわち、本試料２および比較試料２の銅箔２３Ａ付きの上層絶縁膜２１Ａとしては、住友ベークライト株式会社製のＡＰＬ−４６０１ＬαＺを用いた。本試料３および比較試料３の銅箔２３Ａ付きの上層絶縁膜２１Ａとしては、日立化成株式会社製のＭＣＦ−６０００Ｅを用いた。本試料４および比較試料４の上層絶縁膜２１Ａとしては、味の素株式会社製のフィルム状のＡＢＦ−ＧＸ１３を用いた。本試料５および比較試料５の上層絶縁膜２１Ａとしては、日立化成株式会社製のフィルム状のＡＳ−１１Ｇを用いた。 That is, APL-4601LαZ manufactured by Sumitomo Bakelite Co., Ltd. was used as the upper insulating film 21A with the copper foil 23A of the present sample 2 and the comparative sample 2. As the upper insulating film 21A with the copper foil 23A of the present sample 3 and the comparative sample 3, MCF-6000E manufactured by Hitachi Chemical Co., Ltd. was used. As the upper insulating film 21 </ b> A of the sample 4 and the comparative sample 4, a film-like ABF-GX13 manufactured by Ajinomoto Co., Inc. was used. As the upper insulating film 21A of the sample 5 and the comparative sample 5, a film-shaped AS-11G manufactured by Hitachi Chemical Co., Ltd. was used.

比較試料２〜５の場合には、上層絶縁膜２１Ａと封止膜１４Ａとの間で剥離が発生したが、そのときのピール強度（ｋＮ／ｍ）は０であり、実質的に測定することができなかった。これに対し、本試料２〜５において、シランカップリング剤としてアミノ基系を用いたものの場合には、上層絶縁膜２１Ａと封止膜１４Ａとの間で剥離が発生せず、銅箔２３Ａと上層絶縁膜２１Ａとの間で剥離が発生し、そのときのピール強度（ｋＮ／ｍ）は１．３以上、１．５以上、１．７以上、０．８以上であった。 In the case of Comparative Samples 2 to 5, peeling occurred between the upper insulating film 21A and the sealing film 14A, but the peel strength (kN / m) at that time was 0, and it was measured substantially. I could not. In contrast, in Samples 2 to 5, in the case of using an amino group as the silane coupling agent, no peeling occurred between the upper insulating film 21A and the sealing film 14A, and the copper foil 23A and Peeling occurred between the upper insulating film 21A and the peel strength (kN / m) at that time was 1.3 or more, 1.5 or more, 1.7 or more, or 0.8 or more.

本試料２〜５において、シランカップリング剤としてエポキシ基系を用いたものの場合には、上層絶縁膜２１Ａと封止膜１４Ａとの間で剥離が発生せず、銅箔２３Ａと上層絶縁膜２１Ａとの間で剥離が発生し、そのときのピール強度（ｋＮ／ｍ）は１．２以上、１．５以上、１．７以上、１．７以上であった。したがって、本試料２〜５では、封止膜１４Ａと上層絶縁膜２１Ａとの間の熱ストレスや機械的ストレスに起因する剥離を抑制することができるといえる。 In these samples 2 to 5, in the case of using an epoxy group system as the silane coupling agent, no peeling occurs between the upper insulating film 21A and the sealing film 14A, and the copper foil 23A and the upper insulating film 21A. Peel strength (kN / m) at that time was 1.2 or more, 1.5 or more, 1.7 or more, 1.7 or more. Therefore, in Samples 2 to 5, it can be said that peeling due to thermal stress or mechanical stress between the sealing film 14A and the upper insulating film 21A can be suppressed.

以上の結果、図２に示すような半導体装置では、半導体構成体２の封止膜１４の材料が８０ｗｔ％以上のシリカフィラーを含むエポキシ系樹脂であっても、半導体構成体２の外部接続用電極１３を含む封止膜１４とその上面を覆っている上層絶縁膜２１との間に密着力向上膜１５を設けているので、半導体構成体２の外部接続用電極１３を含む封止膜１４とその上面を覆っている上層絶縁膜２１との間の密着力を大きくすることができ、ひいては半導体構成体２の外部接続用電極１３を含む封止膜１４とその上面を覆っている上層絶縁膜２１との間の熱ストレスや機械的ストレスに起因する剥離を抑制することができるといえる。 As a result, in the semiconductor device as shown in FIG. 2, even if the material of the sealing film 14 of the semiconductor structure 2 is an epoxy resin containing silica filler of 80 wt% or more, the external connection of the semiconductor structure 2 Since the adhesion improving film 15 is provided between the sealing film 14 including the electrode 13 and the upper insulating film 21 covering the upper surface thereof, the sealing film 14 including the external connection electrode 13 of the semiconductor structure 2. And the upper insulating film 21 covering the upper surface thereof can be increased, and as a result, the sealing film 14 including the external connection electrode 13 of the semiconductor structure 2 and the upper insulating film covering the upper surface thereof. It can be said that peeling due to thermal stress or mechanical stress between the film 21 can be suppressed.

（第２実施形態）
図１４はこの発明の第２実施形態としての半導体装置の断面図を示す。この半導体装置において、図２に示す場合と異なる点は、半導体構成体２の上面、接着層３を含む半導体構成体２の側面および半導体構成体２の周囲におけるベース板１の上面にシランカップリング剤からなる密着力向上膜１５を設けた点である。 (Second Embodiment)
FIG. 14 shows a sectional view of a semiconductor device as a second embodiment of the present invention. In this semiconductor device, the difference from the case shown in FIG. 2 is that the upper surface of the semiconductor structure 2, the side surface of the semiconductor structure 2 including the adhesive layer 3, and the upper surface of the base plate 1 around the semiconductor structure 2 are coupled with silane coupling. This is the point that an adhesion improving film 15 made of an agent is provided.

この半導体装置を製造する場合には、一例として、図３に示す工程後に、スクリーン印刷法などにより、半導体構成体２の上面、接着層３を含む半導体構成体２の側面および半導体構成体２の周囲におけるベース板１の上面にシランカップリング剤からなる密着力向上膜５１を形成すればよい。 In the case of manufacturing this semiconductor device, as an example, after the process shown in FIG. 3, the upper surface of the semiconductor structure 2, the side surface of the semiconductor structure 2 including the adhesive layer 3, and the semiconductor structure 2 are formed by screen printing or the like. What is necessary is just to form the adhesive force improvement film | membrane 51 which consists of a silane coupling agent on the upper surface of the base board 1 in circumference | surroundings.

この半導体装置では、半導体構成体２の上面と該上面を覆っている上層絶縁膜２１との間、半導体構成体２の側面と該側面を覆っている絶縁層１６との間およびベース板１の上面と該上面を覆っている絶縁層１６との間に密着力向上膜１５を設けているので、半導体構成体２の上面と該上面を覆っている上層絶縁膜２１との間の密着力、半導体構成体２の側面と該側面を覆っている絶縁層１６との間の密着力およびベース板１の上面と該上面を覆っている絶縁層１６との間の密着力を大きくすることができる。 In this semiconductor device, between the upper surface of the semiconductor structure 2 and the upper insulating film 21 covering the upper surface, between the side surface of the semiconductor structure 2 and the insulating layer 16 covering the side surface, and of the base plate 1. Since the adhesion improving film 15 is provided between the upper surface and the insulating layer 16 covering the upper surface, the adhesion force between the upper surface of the semiconductor structure 2 and the upper insulating film 21 covering the upper surface, The adhesion force between the side surface of the semiconductor structure 2 and the insulating layer 16 covering the side surface and the adhesion force between the upper surface of the base plate 1 and the insulating layer 16 covering the upper surface can be increased. .

この結果、半導体構成体２の上面と該上面を覆っている上層絶縁膜２１との間、半導体構成体２の側面と該側面を覆っている絶縁層１６との間およびベース板１の上面と該上面を覆っている絶縁層１６との間の熱ストレスや機械的ストレスに起因する剥離を抑制することができる。 As a result, between the upper surface of the semiconductor structure 2 and the upper insulating film 21 covering the upper surface, between the side surface of the semiconductor structure 2 and the insulating layer 16 covering the side surface, and the upper surface of the base plate 1 Separation due to thermal stress or mechanical stress between the insulating layer 16 covering the upper surface can be suppressed.

（第３実施形態）
図１５はこの発明の第３実施形態としての半導体装置の断面図を示す。この半導体装置において、図２に示す場合と大きく異なる点は、上層絶縁膜、上層配線および下層絶縁膜を２層とした点である。すなわち、第１の上層配線２３Ａを含む第１の上層絶縁膜２１Ａの上面には第１の上層絶縁膜２１Ａと同一の材料からなる第２の上層絶縁膜２１Ｂが設けられている。第２の上層絶縁膜２１Ｂの上面には第２の上層配線２３Ｂが設けられている。 (Third embodiment)
FIG. 15 is a sectional view of a semiconductor device as a third embodiment of the present invention. In this semiconductor device, the main difference from the case shown in FIG. 2 is that the upper insulating film, the upper wiring, and the lower insulating film have two layers. That is, the second upper layer insulating film 21B made of the same material as the first upper layer insulating film 21A is provided on the upper surface of the first upper layer insulating film 21A including the first upper layer wiring 23A. A second upper layer wiring 23B is provided on the upper surface of the second upper layer insulating film 21B.

第１の上層配線２３Ａの一端部は、第１の上層絶縁膜２１Ａの開口部２２Ａを介して外部接続用電極１３の上面に接続されている。第２の上層配線２３Ｂの一端部は、第２の上層絶縁膜２１Ｂの開口部２２Ｂを介して第１の上層配線２３Ａのランドに接続されている。半田バンプ２８は、最上層絶縁膜２２の開口部２２を介して第２の上層配線２３Ｂのランドに接続されている。 One end portion of the first upper layer wiring 23A is connected to the upper surface of the external connection electrode 13 through the opening 22A of the first upper layer insulating film 21A. One end of the second upper layer wiring 23B is connected to the land of the first upper layer wiring 23A through the opening 22B of the second upper layer insulating film 21B. The solder bump 28 is connected to the land of the second upper layer wiring 23 </ b> B through the opening 22 of the uppermost insulating film 22.

そして、製造工程中および製造工程後におけるベース板１の反りを低減するため、ベース板１の下面には第１の上層絶縁膜２１Ａと同一の材料からなる第１の下層絶縁膜３１Ａが設けられ、第１の下層絶縁膜３１Ａの下面に第２の上層絶縁膜２１Ｂと同一の材料からなる第２の下層絶縁膜３１Ｂが設けられ、第２の下層絶縁膜３１Ｂの下面に最上層絶縁膜２６と同一の材料からなる最下層絶縁膜３２が設けられている。なお、上層絶縁膜、上層配線および下層絶縁膜は３層以上としてもよい。 In order to reduce warpage of the base plate 1 during and after the manufacturing process, the lower surface of the base plate 1 is provided with a first lower insulating film 31A made of the same material as the first upper insulating film 21A. A second lower insulating film 31B made of the same material as the second upper insulating film 21B is provided on the lower surface of the first lower insulating film 31A, and the uppermost insulating film 26 is formed on the lower surface of the second lower insulating film 31B. The lowermost insulating film 32 made of the same material is provided. Note that the upper insulating film, the upper wiring, and the lower insulating film may have three or more layers.

（その他の実施形態）
上記実施形態では、互いに隣接する半導体構成体２間において切断したが、これに限らず、２個またはそれ以上の半導体構成体２を１組として切断し、マルチチップモジュール型の半導体装置を得るようにしてもよい。この場合、複数で１組の半導体構成体２は同種、異種のいずれであってもよい。 (Other embodiments)
In the above embodiment, the semiconductor structures 2 adjacent to each other are cut. However, the present invention is not limited to this, and two or more semiconductor structures 2 are cut as a set to obtain a multichip module type semiconductor device. It may be. In this case, the plurality of sets of semiconductor structures 2 may be the same type or different types.

また、ベース板１は、プリント基板のコア材のみでなく、コア材の一面または両面に銅箔などの金属箔が全面あるいはパターニングされて形成された基板、銅やステンレス鋼などからなる金属板、あるいはガラス板、セラミック板などであってもよく、また、１枚の板に限らず、絶縁膜および配線が交互に積層された多層印刷回路板であってもよい。 The base plate 1 is not only a core material of a printed board, but also a substrate formed by patterning or patterning a metal foil such as a copper foil on one or both sides of the core material, a metal plate made of copper or stainless steel, Or a glass plate, a ceramic board, etc. may be sufficient, and not only one board but the multilayer printed circuit board by which the insulating film and the wiring were laminated | stacked alternately may be sufficient.

１ ベース板
２ 半導体構成体
３ 接着層
４ 半導体基板
５ 接続パッド
１０ 配線
１３ 外部接続用電極
１４ 封止膜
１５ 密着力向上膜
１６ 絶縁層
１７ ハードシート
２１ 上層絶縁膜
２３ 上層配線
２６ 最上層絶縁膜
２８ 半田バンプ
３１ 下層絶縁膜
３２ 最下層絶縁膜 DESCRIPTION OF SYMBOLS 1 Base board 2 Semiconductor structure 3 Adhesion layer 4 Semiconductor substrate 5 Connection pad 10 Wiring 13 External connection electrode 14 Sealing film 15 Adhesion improving film 16 Insulating layer 17 Hard sheet 21 Upper layer insulating film 23 Upper layer wiring 26 Uppermost layer insulating film 28 Solder bump 31 Lower insulating film 32 Lower insulating film

Claims (14)

半導体基板と、
該半導体基板上に設けられたフィラーを含む樹脂からなる封止膜と、
前記封止膜の上面に設けられた密着力向上膜と、
前記密着力向上膜上に設けられた上層絶縁膜と、
を具備することを特徴とする半導体装置。 A semiconductor substrate;
A sealing film made of a resin containing a filler provided on the semiconductor substrate;
An adhesion enhancing film provided on the upper surface of the sealing film;
An upper insulating film provided on the adhesion improving film;
A semiconductor device comprising: 請求項１に記載の発明において、前記封止膜はシリカフィラーを含む樹脂であり、前記密着力向上膜はシランカップリング剤を含むことを特徴とする半導体装置。 2. The semiconductor device according to claim 1, wherein the sealing film is a resin containing a silica filler, and the adhesion improving film contains a silane coupling agent. 請求項１または２に記載の発明において、前記半導体基板と、該半導体基板上に設けられた外部接続用電極と、該外部接続用電極の周囲を覆う前記封止膜と、を有する半導体構成体が、ベース板上に設けられ、前記半導体構成体の周囲における前記ベース板上には絶縁層が設けられていることを特徴とする半導体装置。 3. The semiconductor structure according to claim 1, comprising: the semiconductor substrate; an external connection electrode provided on the semiconductor substrate; and the sealing film covering the periphery of the external connection electrode. However, the semiconductor device is provided on a base plate, and an insulating layer is provided on the base plate around the semiconductor structure. 請求項１乃至３に記載の発明において、前記密着力向上膜は、前記半導体構成体と前記絶縁層との間および前記ベース板と前記絶縁層との間にも設けられていることを特徴とする半導体装置。 4. The invention according to claim 1, wherein the adhesion improving film is provided between the semiconductor structure and the insulating layer and between the base plate and the insulating layer. Semiconductor device. 請求項１に記載の発明において、前記上層絶縁膜上に上層配線が前記外部接続用電極に接続されて設けられていることを特徴とする半導体装置。 2. The semiconductor device according to claim 1, wherein an upper layer wiring is provided on the upper insulating film so as to be connected to the external connection electrode. 請求項５に記載の発明において、前記上層配線のランドを除く部分を覆う最上層絶縁膜を有することを特徴とする半導体装置。 6. The semiconductor device according to claim 5, further comprising an uppermost insulating film that covers a portion of the upper wiring except for a land. 請求項２に記載の発明において、前記封止膜は８０ｗｔ％以上のシリカフィラーを含む樹脂であることを特徴とする半導体装置。 3. The semiconductor device according to claim 2, wherein the sealing film is a resin containing 80 wt% or more silica filler. 半導体基板上にフィラーを含む樹脂からなる封止膜を形成し、
前記封止膜の上面に密着力向上膜を形成し、
前記密着力向上膜上に上層絶縁膜を形成することを特徴とする半導体装置の製造方法。 Forming a sealing film made of a resin containing a filler on a semiconductor substrate;
Forming an adhesion improving film on the upper surface of the sealing film;
A method of manufacturing a semiconductor device, comprising forming an upper insulating film on the adhesion improving film. 請求項８に記載の発明において、前記封止膜はシリカフィラーを含む樹脂であり、前記密着力向上膜はシランカップリング剤を含むことを特徴とする半導体装置の製造方法。 9. The method of manufacturing a semiconductor device according to claim 8, wherein the sealing film is a resin containing a silica filler, and the adhesion improving film contains a silane coupling agent. 請求項８または９に記載の発明において、前記半導体基板と、該半導体基板上に設けられた外部接続用電極と、該外部接続用電極の周囲を覆う前記封止膜と、を有する半導体構成体は、ベース板上に相互に離間させて配置し、前記半導体構成体の周囲における前記ベース板上に絶縁層を形成し、前記半導体構成体間における前記ベース板、前記絶縁層および前記上層絶縁膜を切断して前記半導体構成体が少なくとも１つ含まれる半導体装置を複数個得ることを特徴とする半導体装置の製造方法。 10. The semiconductor structure according to claim 8, comprising: the semiconductor substrate; an external connection electrode provided on the semiconductor substrate; and the sealing film covering the periphery of the external connection electrode. Are arranged spaced apart from each other on a base plate, an insulating layer is formed on the base plate around the semiconductor structure, and the base plate, the insulating layer, and the upper insulating film between the semiconductor structures To obtain a plurality of semiconductor devices including at least one semiconductor structure. 請求項８乃至１０に記載の発明において、前記密着力向上膜は、前記半導体構成体の側面および前記半導体構成体の周囲における前記ベース板の上面にも形成することを特徴とする半導体装置の製造方法。 11. The semiconductor device manufacturing method according to claim 8, wherein the adhesion improving film is also formed on a side surface of the semiconductor structure and an upper surface of the base plate around the semiconductor structure. Method. 請求項８乃至１１に記載の発明において、前記上層絶縁膜上に上層配線を形成することを特徴とする半導体装置の製造方法。 12. The method of manufacturing a semiconductor device according to claim 8, wherein upper wiring is formed on the upper insulating film. 請求項１２に記載の発明において、前記上層配線のランドを除く部分を覆う最上層絶縁膜を形成することを特徴とする半導体装置の製造方法。 13. The method of manufacturing a semiconductor device according to claim 12, wherein an uppermost insulating film is formed to cover a portion excluding the land of the upper wiring. 請求項９に記載の発明において、前記封止膜は８０ｗｔ％以上のシリカフィラーを含む樹脂であることを特徴とする半導体装置の製造方法。 10. The method for manufacturing a semiconductor device according to claim 9, wherein the sealing film is a resin containing a silica filler of 80 wt% or more.
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