JP2012028529A - Semiconductor device and dc-dc converter - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device and a DC-DC converter, which can reduce heat resistance and can suppress influence on a control part.SOLUTION: The semiconductor device includes: a second switch element Q2 provided on a semiconductor substrate 100; a control part CTR, which is provided on the semiconductor substrate 100, for controlling the second switch element Q2; an electrode 13 which conducts with one end of the second switch element Q2 and which is provided on the first principal surface 100a of the semiconductor substrate 100; and a heat dissipating electrode 21 which is provided on a second principal surface 100b in the opposite side of the first principal surface 100a of the semiconductor substrate 100, which has the part extending outward from the second principal surface 100b, which conducts with the other end of the second switch element Q2, and to which input potential Vin or ground potential GND is applied.

Description

本発明の実施形態は、半導体装置及びＤＣ−ＤＣコンバータに関する。   Embodiments described herein relate generally to a semiconductor device and a DC-DC converter.

ＤＣ−ＤＣコンバータは、入力電圧ラインと、基準電位であるグランドとの間に直列接続されるハイサイドスイッチング素子と、ローサイドスイッチング素子と、を有する。降圧型ＤＣ−ＤＣコンバータは、ハイサイドスイッチング素子とローサイドスイッチング素子とを交互にオンオフさせることで、入力電圧よりも低い出力電圧が出力ラインに出力される。   The DC-DC converter includes a high-side switching element and a low-side switching element that are connected in series between an input voltage line and a ground that is a reference potential. The step-down DC-DC converter alternately turns on and off the high-side switching element and the low-side switching element, thereby outputting an output voltage lower than the input voltage to the output line.

ここで、ハイサイドスイッチング素子には、Ｐチャネル型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）もしくは、Ｎチャネル型ＭＯＳＦＥＴが用いられ、ローサイドスイッチング素子には、Ｎチャネル型ＭＯＳＦＥＴが用いられる。ここでは、ハイサイドスイッチング素子にＰチャネル型ＭＯＳＦＥＴが用いられる場合について述べる。   Here, a P-channel MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor) or an N-channel MOSFET is used as the high-side switching element, and an N-channel MOSFET is used as the low-side switching element. Here, a case where a P-channel MOSFET is used for the high-side switching element will be described.

ハイサイドスイッチング素子のソースは、入力電圧ラインと接続されている。また、ハイサイドスイッチング素子のドレインは、ローサイドスイッチング素子のドレインと接続されている。   The source of the high side switching element is connected to the input voltage line. The drain of the high side switching element is connected to the drain of the low side switching element.

ローサイドスイッチング素子のソースは、グランドに接続されている。また、ハイサイドスイッチング素子とローサイドスイッチング素子との接続ノードは、誘導性負荷であるインダクタの一端と接続されている。そして、インダクタの他端は、出力ラインに接続されている。出力ラインとグランドとの間には、出力電圧を短時間に大きく変動させないための平滑コンデンサが接続されている。   The source of the low side switching element is connected to the ground. The connection node between the high side switching element and the low side switching element is connected to one end of an inductor that is an inductive load. The other end of the inductor is connected to the output line. A smoothing capacitor is connected between the output line and the ground to prevent the output voltage from fluctuating greatly in a short time.

このようなＤＣ−ＤＣコンバータにおいて、ハイサイドスイッチング素子及びローサイドスイッチング素子の各々のゲートは、制御回路に接続されている。制御回路からは、ほぼ反転位相のゲート制御信号が、ハイサイドスイッチング素子のゲートと、ローサイドスイッチング素子のゲートと、に供給される。これにより、ハイサイドスイッチング素子及びローサイドスイッチング素子のオンオフが制御される。   In such a DC-DC converter, the gates of the high-side switching element and the low-side switching element are connected to a control circuit. From the control circuit, a gate control signal having a substantially inverted phase is supplied to the gate of the high-side switching element and the gate of the low-side switching element. Thereby, ON / OFF of the high side switching element and the low side switching element is controlled.

ＤＣ−ＤＣコンバータにおいて、ハイサイドスイッチング素子及びローサイドスイッチング素子、ドライバー回路は、それぞれ別々のパッケージに収容された部品であり、それぞれの部品がプリント基板上に実装されている。そして、各部品は、プリント基板の配線によって電気的に接続されている。   In a DC-DC converter, a high-side switching element, a low-side switching element, and a driver circuit are components housed in separate packages, and each component is mounted on a printed board. And each component is electrically connected by the wiring of a printed circuit board.

また、実装部品数の低減と実装面積の縮小化の観点からハイサイドスイッチング素子、ローサイドスイッチング素子、それらを駆動する制御回路をオンチップ化し、それに加えて配線抵抗を低減したバンプ接続を利用した構成もある。   In addition, from the viewpoint of reducing the number of mounted components and the mounting area, the high-side switching element, the low-side switching element, and the control circuit that drives them are made on-chip, and in addition, bump connection with reduced wiring resistance is used. There is also.

ここで、ハイサイドスイッチング素子とローサイドスイッチング素子の導通損失やスイッチング損失は、ジュール熱に変換される。バンプ接続を利用したＤＣ−ＤＣコンバータでは、主にバンプ電極を介して実装用基板へとジュール熱が放出される。したがって、チップサイズの縮小によってバンプ数が減少し、実装用基板との接触面積が減少すると、ジュール熱の放出経路の熱抵抗が増大し、放熱性の悪化を招く。放熱性の悪化によって素子の動作温度が上昇すると、スイッチング素子のオン抵抗を増大させＤＣ−ＤＣコンバータの変換効率に影響を与える。   Here, conduction loss and switching loss between the high-side switching element and the low-side switching element are converted into Joule heat. In the DC-DC converter using the bump connection, Joule heat is released mainly to the mounting substrate through the bump electrode. Therefore, when the number of bumps is reduced by reducing the chip size and the contact area with the mounting substrate is reduced, the thermal resistance of the Joule heat emission path is increased, and the heat dissipation is deteriorated. When the operating temperature of the element rises due to the deterioration of heat dissipation, the on-resistance of the switching element is increased and the conversion efficiency of the DC-DC converter is affected.

また、チップサイズの縮小化を図ると、同一チップ上にレイアウトされたローサイドスイッチング素子と制御回路との距離が短くなる。これにより、ローサイドスイッチング素子の内蔵ダイオードがオンするタイミングで基板に注入された電子が制御回路に飛び込みやすくなり、制御動作に影響を与える可能性が高まる。   Further, when the chip size is reduced, the distance between the low-side switching element laid out on the same chip and the control circuit is shortened. As a result, electrons injected into the substrate at the timing when the built-in diode of the low-side switching element is turned on are likely to jump into the control circuit, which increases the possibility of affecting the control operation.

特開２００９−２２４３７９号公報JP 2009-224379 A

本発明の実施形態は、熱抵抗の低減とともに制御部への影響を抑制できる半導体装置及びＤＣ−ＤＣコンバータを提供する。   Embodiments of the present invention provide a semiconductor device and a DC-DC converter that can reduce the thermal resistance and suppress the influence on the control unit.

本実施形態によれば、半導体基板に設けられたスイッチ素子と、前記半導体基板に設けられ、前記スイッチ素子を制御する制御部と、前記半導体基板の第１主面に設けられ、前記スイッチ素子の一端と導通した第１電極と、前記半導体基板の前記第１主面とは反対側の第２主面及び前記第２主面から外方に延出して設けられ、前記スイッチ素子の他端と導通し、入力電位または基準電位が与えられる第２電極と、を備えたことを特徴とする半導体装置が提供される。   According to this embodiment, the switch element provided on the semiconductor substrate, the control unit provided on the semiconductor substrate for controlling the switch element, and provided on the first main surface of the semiconductor substrate, A first electrode electrically connected to one end; a second main surface opposite to the first main surface of the semiconductor substrate; and a second main surface extending outward from the second main surface; There is provided a semiconductor device comprising: a second electrode which is conductive and to which an input potential or a reference potential is applied.

また、他の実施形態によれば、半導体基板に設けられた第１スイッチ素子と、前記半導体基板に設けられた第２スイッチ素子と、前記半導体基板に設けられ、前記第１スイッチ素子及び前記第２スイッチ素子を制御する制御部と、前記第１スイッチ素子の一端と導通し、入力電位が与えられる電極層であって、前記半導体基板の前記第１主面に設けられた第１電極層と、前記第１スイッチ素子の他端及び前記第２スイッチ素子の一端と導通し、インダクタと接続される電極層であって、前記半導体基板の前記第１主面に設けられた第２電極層と、前記第２スイッチ素子の他端と導通し、基準電位が与えられる電極であって、前記半導体基板の前記第１主面とは反対側の第２主面に設けられた放熱電極と、を備えたことを特徴とするＤＣ−ＤＣコンバータが提供される。   According to another embodiment, the first switch element provided on the semiconductor substrate, the second switch element provided on the semiconductor substrate, and the first switch element and the first switch provided on the semiconductor substrate. A control unit that controls two switch elements; and an electrode layer that is electrically connected to one end of the first switch element and to which an input potential is applied, the first electrode layer provided on the first main surface of the semiconductor substrate; An electrode layer electrically connected to the other end of the first switch element and one end of the second switch element and connected to an inductor, the second electrode layer provided on the first main surface of the semiconductor substrate; An electrode that is electrically connected to the other end of the second switch element and is supplied with a reference potential, and is provided on a second main surface opposite to the first main surface of the semiconductor substrate. DC-DC characterized by comprising Converter is provided.

第１の実施形態に係る半導体装置を例示する模式的断面図である。1 is a schematic cross-sectional view illustrating a semiconductor device according to a first embodiment. 第１の実施形態に係る半導体装置を例示する模式的平面図である。1 is a schematic plan view illustrating a semiconductor device according to a first embodiment. 実装用基板を例示する模式的平面図である。It is a typical top view which illustrates a substrate for mounting. 図２の破線枠Ａ、Ｂにおける半導体基板上の配線レイアウトを例示する模式的平面図である。FIG. 3 is a schematic plan view illustrating a wiring layout on a semiconductor substrate in broken line frames A and B in FIG. 2. ＤＣ−ＤＣコンバータの回路構成の一例を示す回路図である。It is a circuit diagram which shows an example of the circuit structure of a DC-DC converter. 第１スイッチ素子の模式的断面図である。It is a typical sectional view of the 1st switch element. 第２スイッチ素子の模式的断面図である。It is a typical sectional view of the 2nd switch element. 第２スイッチ素子からの電子の移動について説明する模式的断面図である。It is a typical sectional view explaining movement of an electron from the 2nd switch element. 第２の実施形態に係る半導体装置を例示する模式的平面図である。FIG. 6 is a schematic plan view illustrating a semiconductor device according to a second embodiment. 第２の実施形態に係る半導体装置を例示する模式的断面図である。FIG. 6 is a schematic cross-sectional view illustrating a semiconductor device according to a second embodiment. 実装用基板を例示する模式的平面図である。It is a typical top view which illustrates a substrate for mounting. 第２の実施形態の変形例に係る半導体装置を例示する模式的断面図である。FIG. 10 is a schematic cross-sectional view illustrating a semiconductor device according to a modification example of the second embodiment. 第３の実施形態に係る半導体装置を例示する模式的断面図である。FIG. 6 is a schematic cross-sectional view illustrating a semiconductor device according to a third embodiment. 第４の実施形態に係る半導体装置を例示する模式的断面図である。FIG. 6 is a schematic cross-sectional view illustrating a semiconductor device according to a fourth embodiment. 第４の実施形態に係る半導体装置を例示する模式的平面図である。FIG. 6 is a schematic plan view illustrating a semiconductor device according to a fourth embodiment. 実装用基板を例示する模式的平面図である。It is a typical top view which illustrates a substrate for mounting. 第５の実施形態に係るＤＣ−ＤＣコンバータを例示する模式的斜視図である。FIG. 10 is a schematic perspective view illustrating a DC-DC converter according to a fifth embodiment.

以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
Note that the drawings are schematic or conceptual, and the relationship between the thickness and width of each part, the ratio coefficient of the size between the parts, and the like are not necessarily the same as actual ones. Further, even when the same part is represented, the dimensions and ratio coefficient may be represented differently depending on the drawing.
Further, in the present specification and each drawing, the same reference numerals are given to the same elements as those described above with reference to the previous drawings, and detailed description thereof will be omitted as appropriate.

（第１の実施形態）
図１は、第１の実施形態に係る半導体装置を例示する模式的断面図である。
図２は、第１の実施形態に係る半導体装置を例示する模式的平面図である。
図３は、実装用基板を例示する模式的平面図である。
図１に表したように、本実施形態に係る半導体装置１１０は、半導体基板１００に設けられたスイッチ素子（例えば、第２スイッチ素子Ｑ２）と、半導体基板１００に設けられ、スイッチ素子を制御する制御部ＣＴＲと、半導体基板１００の第１主面１００ａに設けられ、スイッチ素子の一端と導通した第１電極（例えば、電極Ｐ１１）と、半導体基板１００の第１主面１００ａとは反対側の第２主面１００ｂ及び第２主面１００ｂから外方に延出して設けられ、スイッチ素子の他端と導通し、入力電位または基準電位が与えられる第２電極（放熱電極２１）と、を備える。
なお、本実施形態では、ＤＣ−ＤＣコンバータに用いられる回路を備えた半導体装置１１０を例として説明する。また、第２電極には、基準電位として接地電位ＧＮＤが与えられる場合を例とする。 (First embodiment)
FIG. 1 is a schematic cross-sectional view illustrating the semiconductor device according to the first embodiment.
FIG. 2 is a schematic plan view illustrating the semiconductor device according to the first embodiment.
FIG. 3 is a schematic plan view illustrating the mounting substrate.
As shown in FIG. 1, the semiconductor device 110 according to the present embodiment controls a switch element provided on the semiconductor substrate 100 and a switch element (for example, the second switch element Q2) provided on the semiconductor substrate 100. The control unit CTR, the first electrode (for example, electrode P11) provided on the first main surface 100a of the semiconductor substrate 100 and electrically connected to one end of the switch element, and the first main surface 100a of the semiconductor substrate 100 on the opposite side. A second main surface 100b and a second electrode (radiation electrode 21) provided outwardly extending from the second main surface 100b, electrically connected to the other end of the switch element, and supplied with an input potential or a reference potential. .
In the present embodiment, a semiconductor device 110 including a circuit used for a DC-DC converter will be described as an example. Further, a case where the ground potential GND is given as the reference potential to the second electrode is taken as an example.

図１〜図３に例示した半導体装置１１０は、ＤＣ−ＤＣコンバータの主要構成である第１スイッチ素子Ｑ１と、第２スイッチ素子Ｑ２とを有する。第１スイッチ素子Ｑ１は、ＤＣ−ＤＣコンバータにおけるハイサイドスイッチング素子である。また、第２スイッチ素子Ｑ２は、ＤＣ−ＤＣコンバータにおけるローサイドスイッチング素子である。   The semiconductor device 110 illustrated in FIGS. 1 to 3 includes a first switch element Q1 and a second switch element Q2, which are main components of the DC-DC converter. The first switch element Q1 is a high-side switching element in the DC-DC converter. The second switch element Q2 is a low side switching element in the DC-DC converter.

第１スイッチ素子Ｑ１は、半導体基板１００に形成されたゲート、ソース及びドレインを有するＰチャネル型ＭＯＳＦＥＴである、また、第２スイッチ素子Ｑ２は、半導体基板１００に形成されたゲート、ソース及びドレインを有するＮチャネル型ＭＯＳＦＥＴである。   The first switch element Q1 is a P-channel MOSFET having a gate, a source, and a drain formed on the semiconductor substrate 100, and the second switch element Q2 has a gate, a source, and a drain formed on the semiconductor substrate 100. N-channel MOSFET having the same.

また、半導体基板１００には、第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２の、それぞれのゲートに制御信号を与える制御部ＣＴＲが形成されている。なお、半導体基板１００には、制御部ＣＴＲのほかに、ゲートを駆動するドライバ回路ＤＲも形成されている。   In addition, the semiconductor substrate 100 is formed with a control unit CTR that applies control signals to the gates of the first switch element Q1 and the second switch element Q2. In addition to the control unit CTR, the semiconductor substrate 100 is also formed with a driver circuit DR that drives the gate.

図１では、半導体装置１１０が実装用基板２００に実装された状態を例示している。半導体装置１１０では、第１主面１００ａに設けられた電極Ｐ１１〜Ｐ１５に、実装用基板２００の電極パターンＰ２１〜Ｐ２５に接続するためのバンプ電極（突起電極）ＢＰ１が設けられている。電極Ｐ１１〜Ｐ１５は、このバンプ電極ＢＰ１を介して実装用基板２００の電極パターンＰ２１〜Ｐ２５に接続される。バンプ電極ＢＰ１としては、金（Ａｕ）等の金属製やはんだ製が用いられる。バンプ電極ＢＰ１が金属製の場合、例えばはんだによって実装用基板２００の電極パターンＰ２１〜Ｐ２５と接続される。バンプ電極ＢＰ１がはんだの場合、そのバンプ電極ＢＰ１を介して実装用基板２００の電極パターンＰ２１〜Ｐ２５と接続される。   FIG. 1 illustrates a state where the semiconductor device 110 is mounted on the mounting substrate 200. In the semiconductor device 110, bump electrodes (projection electrodes) BP1 for connecting to the electrode patterns P21 to P25 of the mounting substrate 200 are provided on the electrodes P11 to P15 provided on the first main surface 100a. The electrodes P11 to P15 are connected to the electrode patterns P21 to P25 of the mounting substrate 200 through the bump electrode BP1. As the bump electrode BP1, a metal such as gold (Au) or a solder is used. When the bump electrode BP1 is made of metal, it is connected to the electrode patterns P21 to P25 of the mounting substrate 200 by, for example, solder. When the bump electrode BP1 is solder, the bump electrode BP1 is connected to the electrode patterns P21 to P25 of the mounting substrate 200 via the bump electrode BP1.

図２は、半導体装置１１０の第１主面１００ａ側の模式的平面図である。半導体基板１００の第１主面１００ａには、第１スイッチ素子Ｑ１の一端と導通し、入力電位Ｖinが与えられる電極Ｐ１１と、第１スイッチ素子Ｑ１の他端と導通し、スイッチングの出力線Ｖswとなる電極Ｐ１２と、が設けられている。電極Ｐ１１及びＰ１２は、一方向に延出して設けられ、略平行に配置されている。   FIG. 2 is a schematic plan view of the semiconductor device 110 on the first main surface 100a side. The first main surface 100a of the semiconductor substrate 100 is electrically connected to one end of the first switch element Q1 and is electrically connected to the electrode P11 to which the input potential Vin is applied and the other end of the first switch element Q1, and the switching output line Vsw. An electrode P12 is provided. The electrodes P11 and P12 are provided so as to extend in one direction and are arranged substantially in parallel.

また、半導体基板１００の第１主面１００ａには、さらに、第２スイッチ素子Ｑ２の一端及び第１スイッチ素子Ｑ１の他端と導通し、スイッチングの出力線Ｖswとなる電極Ｐ１３と、第２スイッチ素子Ｑ２の他端と導通し、接地電位（基準電位）ＧＮＤが与えられる電極Ｐ１４と、が設けられている。電極Ｐ１３及びＰ１４は、電極Ｐ１１及びＰ１２と同じ一方向に延出して設けられ、略平行に配置されている。電極Ｐ１３及びＰ１４は、例えば、それぞれ複数本が設けられ、交互に配置されている。   The first main surface 100a of the semiconductor substrate 100 is further electrically connected to one end of the second switch element Q2 and the other end of the first switch element Q1, and serves as a switching output line Vsw, and a second switch. An electrode P14 is provided which is electrically connected to the other end of the element Q2 and to which a ground potential (reference potential) GND is applied. The electrodes P13 and P14 are provided to extend in the same direction as the electrodes P11 and P12, and are arranged substantially in parallel. For example, a plurality of electrodes P13 and P14 are provided and arranged alternately.

また、半導体基板１００の第１主面１００ａには、さらに、制御部ＣＴＲ及びドライバ回路ＤＲと導通する電極Ｐ１５が設けられている。電極Ｐ１５は、制御部ＣＴＲ及びドライバ回路ＤＲに必要な個数設けられている。   The first main surface 100a of the semiconductor substrate 100 is further provided with an electrode P15 that is electrically connected to the control unit CTR and the driver circuit DR. The number of electrodes P15 required for the control unit CTR and the driver circuit DR is provided.

半導体基板１００の第２主面１００ｂには、放熱電極２１が接続されている。放熱電極２１は、例えば、第２主面１００ｂに設けた導電性樹脂３１を介して接続されている。導電性樹脂３１には、例えば導電性エポキシ樹脂が用いられる。放熱電極２１は、第２スイッチ素子Ｑ２の他端と導通し、接地電位ＧＮＤが与えられる。放熱電極２１には、例えば、伝熱性に優れた銅（Ｃｕ）が用いられる。   A heat radiation electrode 21 is connected to the second main surface 100 b of the semiconductor substrate 100. The heat radiation electrode 21 is connected through, for example, a conductive resin 31 provided on the second main surface 100b. For example, a conductive epoxy resin is used for the conductive resin 31. The heat dissipation electrode 21 is electrically connected to the other end of the second switch element Q2, and is supplied with the ground potential GND. For the heat radiation electrode 21, for example, copper (Cu) having excellent heat conductivity is used.

放熱電極２１の外形は、半導体基板１００の外形よりも大きい。また、放熱電極２１は、例えば矩形形状を有する半導体基板１００の直交する２辺から外方に延出する延出部２１ａを有している。放熱電極２１の延出部２１ａには、バンプ電極ＢＰ２が設けられ、実装用基板２００の電極パターンＰ３２と接続される。バンプ電極ＢＰ２としては、金（Ａｕ）等の金属製やはんだ製が用いられる。バンプ電極ＢＰ２が金属製の場合、例えばはんだによって実装用基板２００の電極パターンＰ３２と接続される。バンプ電極ＢＰ２がはんだの場合、そのバンプ電極ＢＰ２を介して実装用基板２００の電極パターンＰ３２と接続される。   The outer shape of the heat dissipation electrode 21 is larger than the outer shape of the semiconductor substrate 100. In addition, the heat radiation electrode 21 has an extending portion 21 a that extends outward from two orthogonal sides of the semiconductor substrate 100 having a rectangular shape, for example. A bump electrode BP <b> 2 is provided on the extending portion 21 a of the heat radiation electrode 21 and is connected to the electrode pattern P <b> 32 of the mounting substrate 200. As the bump electrode BP2, a metal such as gold (Au) or a solder is used. When the bump electrode BP2 is made of metal, it is connected to the electrode pattern P32 of the mounting substrate 200 by, for example, solder. When the bump electrode BP2 is solder, the bump electrode BP2 is connected to the electrode pattern P32 of the mounting substrate 200 via the bump electrode BP2.

放熱電極２１の延出部２１ａに接続されたバンプ電極ＢＰ２及び第１主面１００ａの電極Ｐ１１〜Ｐ１５に接続されたバンプ電極ＢＰ１は、それぞれ同一方向に突出している。また、バンプ電極ＢＰ１及びＢＰ２は、同一平面で接続できるように配置されている。バンプ電極ＢＰ１及びＢＰ２が同一平面で接続できるようにするため、放熱電極２１の延出部２１ａの実装用基板２００との対向面と、第１主面１００ａとがほぼ同一平面になるよう、延出部２１ａの厚さが調整されている。   The bump electrode BP2 connected to the extending portion 21a of the heat radiation electrode 21 and the bump electrode BP1 connected to the electrodes P11 to P15 of the first main surface 100a protrude in the same direction. The bump electrodes BP1 and BP2 are arranged so that they can be connected on the same plane. In order to allow the bump electrodes BP1 and BP2 to be connected in the same plane, the extension surface 21a of the heat radiation electrode 21 is extended so that the surface facing the mounting substrate 200 and the first main surface 100a are substantially in the same plane. The thickness of the protruding portion 21a is adjusted.

図３に表したように、実装用基板２００は、半導体装置１１０の電極Ｐ１１〜Ｐ１５とそれぞれ接続される電極パターンＰ２１〜Ｐ２５を備えている。電極パターンＰ２１〜Ｐ２５は、電極Ｐ１１〜Ｐ１５よりもシート抵抗の低い材料、例えば銅（Ｃｕ）によって形成されている。   As illustrated in FIG. 3, the mounting substrate 200 includes electrode patterns P <b> 21 to P <b> 25 that are respectively connected to the electrodes P <b> 11 to P <b> 15 of the semiconductor device 110. The electrode patterns P21 to P25 are made of a material having a sheet resistance lower than that of the electrodes P11 to P15, for example, copper (Cu).

各電極パターンＰ２１〜Ｐ２５は、対向する半導体装置１１０の電極Ｐ１１〜Ｐ１５のレイアウトに合わせた配置及び形状に設けられている。電極パターンＰ２１〜Ｐ２５のうち、第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２に対応した電極パターンＰ２１〜Ｐ２４は、それぞれ一方向に延出して設けられている。   Each electrode pattern P21-P25 is provided in the arrangement | positioning and shape according to the layout of the electrodes P11-P15 of the semiconductor device 110 which opposes. Of the electrode patterns P21 to P25, the electrode patterns P21 to P24 corresponding to the first switch element Q1 and the second switch element Q2 are provided to extend in one direction, respectively.

また、電極パターンＰ２２は、半導体基板１００の第１主面１００ａ上で隣接して配置された電極Ｐ１２及びＰ１３をまとめるため、一体的なパターンになっている。すなわち、電極Ｐ１２及びＰ１３は、スイッチングの出力線Ｖswとして共通のため、半導体基板１００の第１主面１００ａ上で隣接して配置された電極Ｐ１２及びＰ１３に対応する電極パターンＰ２２は、電極Ｐ１２及びＰ１３を一体的にまとめたパターンとなっている。これにより、出力線Ｖswの配線抵抗が低減される。   In addition, the electrode pattern P22 is an integrated pattern in order to gather the electrodes P12 and P13 that are arranged adjacent to each other on the first main surface 100a of the semiconductor substrate 100. That is, since the electrodes P12 and P13 are common as the switching output line Vsw, the electrode pattern P22 corresponding to the electrodes P12 and P13 disposed adjacent to each other on the first main surface 100a of the semiconductor substrate 100 includes the electrodes P12 and P13. It is a pattern in which P13 is integrated. Thereby, the wiring resistance of the output line Vsw is reduced.

また、実装用基板２００には、スイッチングの出力線Ｖswになる電極パターンＰ３０と、入力電位Ｖinが与えられる電極パターンＰ３１と、接地電位ＧＮＤが与えられる電極パターンＰ３２と、を有する。電極パターンＰ３０は、半導体装置１１０の実装領域の一方側に配置され、電極パターンＰ２２及びＰ２３と接続される。また、電極パターンＰ３１及びＰ３２は、半導体装置１１０の実装領域の他方側に配置されている。電極パターンＰ３１は、電極パターンＰ２１と実装領域の他方側で接続される。また、電極パターンＰ３２は、電極パターンＰ２４と実装領域の他方側で接続される。電極パターンＰ３２は、放熱電極２１の延出部２１ａとバンプ電極ＢＰ２を介して接続される。   Further, the mounting substrate 200 includes an electrode pattern P30 that becomes a switching output line Vsw, an electrode pattern P31 to which an input potential Vin is applied, and an electrode pattern P32 to which a ground potential GND is applied. The electrode pattern P30 is disposed on one side of the mounting region of the semiconductor device 110 and is connected to the electrode patterns P22 and P23. The electrode patterns P31 and P32 are disposed on the other side of the mounting region of the semiconductor device 110. The electrode pattern P31 is connected to the electrode pattern P21 on the other side of the mounting region. The electrode pattern P32 is connected to the electrode pattern P24 on the other side of the mounting region. The electrode pattern P32 is connected to the extending portion 21a of the heat radiation electrode 21 via the bump electrode BP2.

図４は、図２の破線枠Ａ、Ｂにおける半導体基板上の配線レイアウトを例示する模式的平面図である。
図５は、ＤＣ−ＤＣコンバータの回路構成の一例を示す回路図である。
図６及び図７は、図４におけるＸ−Ｘ’線の模式的断面図であり、図６は、第１スイッチ素子の模式的断面図、図７は、第２スイッチ素子の模式的断面図である。
なお、図６及び図７では、配線層のみハッチングを施し、他は省略している。 FIG. 4 is a schematic plan view illustrating the wiring layout on the semiconductor substrate in broken line frames A and B in FIG.
FIG. 5 is a circuit diagram illustrating an example of a circuit configuration of the DC-DC converter.
6 and 7 are schematic cross-sectional views taken along the line XX 'in FIG. 4, FIG. 6 is a schematic cross-sectional view of the first switch element, and FIG. 7 is a schematic cross-sectional view of the second switch element. It is.
6 and 7, only the wiring layer is hatched and the others are omitted.

図４では、多層の配線レイアウトを透過的に例示している。図４に例示した配線レイアウトは、３層配線構造である。ＭＯＳＦＥＴによる第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２においては、半導体基板１００に複数のソース領域及び複数のドレイン領域がそれぞれストライプ状に形成される。また、複数のソース領域及び複数のドレイン領域は、ストライプと直交する方向に交互に配置されている。また、交互に配置されるソース領域とドレイン領域との間にゲート領域が設けられる。   FIG. 4 transparently illustrates a multilayer wiring layout. The wiring layout illustrated in FIG. 4 has a three-layer wiring structure. In the first switch element Q1 and the second switch element Q2 using MOSFETs, a plurality of source regions and a plurality of drain regions are formed in a stripe shape on the semiconductor substrate 100, respectively. The plurality of source regions and the plurality of drain regions are alternately arranged in a direction orthogonal to the stripe. A gate region is provided between the source region and the drain region which are alternately arranged.

図６に表したように、第１スイッチ素子においては、半導体基板１００に設けられたＮ形ウェルに、Ｐ＋形のソース領域及びドレイン領域が所定の間隔でストライプ状に設けられている。また、図７に表したように、第２スイッチ素子においては、半導体基板１００に設けられたＰ形ウェルに、Ｎ＋形のソース領域及びドレイン領域が所定の間隔でストライプ状に設けられている。ここで、導電型の記号に（＋）が付された領域は、同じ導電型の記号で何も付されてない領域に比べて相対的に不純物濃度の高い領域を示す。また、導電型の記号に（−）が付された領域は、同じ導電型の記号で何も付されていない領域に比べて相対的に不純物濃度の低い領域を示す。 As shown in FIG. 6, in the first switch element, P + -type source regions and drain regions are provided in stripes at predetermined intervals in an N-type well provided in the semiconductor substrate 100. As shown in FIG. 7, in the second switch element, N + -type source regions and drain regions are provided in stripes at predetermined intervals in a P-type well provided in the semiconductor substrate 100. . Here, a region with ( + ) added to the conductivity type symbol indicates a region having a relatively high impurity concentration compared to a region with nothing added with the same conductivity type symbol. In addition, a region where the symbol ( − ) is attached to the conductivity type symbol indicates a region having a relatively low impurity concentration compared to a region where nothing is attached with the same conductivity type symbol.

この交互に配置されるソース領域及びドレイン領域の間がチャネル領域となる。このチャネル領域の上に、ゲート絶縁膜を介してゲート配線Ｇがストライプ状に設けられている。   A channel region is formed between the alternately arranged source region and drain region. On the channel region, the gate wiring G is provided in a stripe shape through a gate insulating film.

ゲート配線Ｇの上には、ソース電極及びドレイン電極が３層構造で設けられている。第１配線層は、ソース領域の上に沿って設けられた第１ソース配線層Ｓ１と、ドレイン領域の上に沿って設けられた第１ドレイン配線層Ｄ１と、を有する。第１ソース配線層Ｓ１は、ソース領域とコンタクトＣＨ１ｓを介して接続されている。コンタクトＣＨ１ｓは、ソース領域に沿った複数箇所に設けられている。また、第１ドレイン配線層Ｄ１は、ドレイン領域とコンタクトＣＨ１ｄを介して接続されている。コンタクトＣＨ１ｄは、ドレイン領域に沿った複数箇所に設けられている。   On the gate wiring G, a source electrode and a drain electrode are provided in a three-layer structure. The first wiring layer includes a first source wiring layer S1 provided along the source region and a first drain wiring layer D1 provided along the drain region. The first source wiring layer S1 is connected to the source region via a contact CH1s. The contact CH1s is provided at a plurality of locations along the source region. The first drain wiring layer D1 is connected to the drain region via the contact CH1d. The contact CH1d is provided at a plurality of locations along the drain region.

第２配線層は、第１ソース配線層Ｓ１の上に層間絶縁膜を介して設けられた第２ソース配線層Ｓ２と、第１ドレイン配線層Ｄ１の上に層間絶縁膜を介して設けられた第２ドレイン配線層Ｄ２と、を有する。第２ソース配線層Ｓ２は、第１ソース配線層Ｓ１と直交する方向に配置されている。また、第２ソース配線層Ｓ２の幅は、第１ソース配線層Ｓ１の幅よりも広く設けられている。第２ソース配線層Ｓ２は、第１ソース配線層Ｓ１とコンタクトＣＨ２ｓを介して接続されている。また、第２ドレイン配線層Ｄ２は、第１ドレイン配線層Ｄ１と直交する方向に配置されている。また、第２ドレイン配線層Ｄ２の幅は、第１ドレイン配線層Ｄ１の幅よりも広く設けられている。第２ドレイン配線層Ｄ２は、第１ドレイン配線層Ｄ１とコンタクトＣＨ２ｄを介して接続されている。第２ソース配線層Ｓ２と、第２ドレイン配線層Ｄ２とは、交互に配置されている。   The second wiring layer is provided on the first source wiring layer S1 via an interlayer insulating film, and on the first drain wiring layer D1 via an interlayer insulating film. A second drain wiring layer D2. The second source wiring layer S2 is arranged in a direction orthogonal to the first source wiring layer S1. The width of the second source wiring layer S2 is wider than the width of the first source wiring layer S1. The second source wiring layer S2 is connected to the first source wiring layer S1 via a contact CH2s. Further, the second drain wiring layer D2 is arranged in a direction orthogonal to the first drain wiring layer D1. The width of the second drain wiring layer D2 is wider than the width of the first drain wiring layer D1. The second drain wiring layer D2 is connected to the first drain wiring layer D1 through a contact CH2d. The second source wiring layers S2 and the second drain wiring layers D2 are alternately arranged.

第３配線層は、第２ソース配線層Ｓ２の上に層間絶縁膜を介して設けられた第３ソース配線層Ｓ３と、第２ドレイン配線層Ｄ２の上に層間絶縁膜を介して設けられた第３ドレイン配線層Ｄ３と、を有する。第３ソース配線層Ｓ３は、第２ソース配線層Ｓ２と直交する方向に配置されている。また、第３ソース配線層Ｓ３の幅は、第２ソース配線層Ｓ２の幅よりも広く設けられている。第３ソース配線層Ｓ３は、第２ソース配線層Ｓ２とコンタクトＣＨ３ｓを介して接続されている。また、第３ドレイン配線層Ｄ３は、第２ドレイン配線層Ｄ２と直交する方向に配置されている。また、第３ドレイン配線層Ｄ３の幅は、第２ドレイン配線層Ｄ２の幅よりも広く設けられている。第３ドレイン配線層Ｄ３は、第２ドレイン配線層Ｄ２とコンタクトＣＨ３ｄを介して接続されている。第３ソース配線層Ｓ３と、第３ドレイン配線層Ｄ３とは、交互に配置されている。   The third wiring layer is provided on the second source wiring layer S2 via the interlayer insulating film, and on the second drain wiring layer D2 via the interlayer insulating film. And a third drain wiring layer D3. The third source wiring layer S3 is arranged in a direction orthogonal to the second source wiring layer S2. The width of the third source wiring layer S3 is wider than the width of the second source wiring layer S2. The third source wiring layer S3 is connected to the second source wiring layer S2 via a contact CH3s. The third drain wiring layer D3 is disposed in a direction orthogonal to the second drain wiring layer D2. The width of the third drain wiring layer D3 is wider than the width of the second drain wiring layer D2. The third drain wiring layer D3 is connected to the second drain wiring layer D2 via a contact CH3d. The third source wiring layers S3 and the third drain wiring layers D3 are alternately arranged.

すなわち、３層配線構造では、第１配線層から第３配線層にかけて、順に配線幅が広くなるよう設けられている。３層配線構造における、第１スイッチ素子Ｑ１での第３ソース配線層Ｓ３及び第３ドレイン配線層Ｄ３は、半導体装置１１０の電極Ｐ１１及び電極Ｐ１２にそれぞれ対応する。また、３層配線構造における、第２スイッチ素子Ｑ２での第３ソース配線層Ｓ３及び第３ドレイン配線層Ｄ３は、半導体装置１１０の電極Ｐ１４及び電極Ｐ１３にそれぞれ対応する。   That is, in the three-layer wiring structure, the wiring width is increased in order from the first wiring layer to the third wiring layer. In the three-layer wiring structure, the third source wiring layer S3 and the third drain wiring layer D3 in the first switch element Q1 correspond to the electrode P11 and the electrode P12 of the semiconductor device 110, respectively. In the three-layer wiring structure, the third source wiring layer S3 and the third drain wiring layer D3 in the second switch element Q2 correspond to the electrode P14 and the electrode P13 of the semiconductor device 110, respectively.

本実施形態の半導体装置１１０では、半導体基板１００の第２主面１００ｂであるＰ−層に、導電性樹脂３１を介して放熱電極２１が設けられている。ここで、放熱電極２１は、バンプ電極ＢＰ２を介して接地電位ＧＮＤに固定されている。このような放熱電極２１が設けられていると、第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２より発生したジュール熱は、半導体基板１００を介して伝熱性の優れた放熱電極２１からバンプ電極ＢＰ２を通して実装用基板２００の電極パターンＰ３２へと伝わる。また最上層配線層からバンプ電極ＢＰ１を通して実装用基板２００の電極パターンＰ２１〜Ｐ２４へ伝わる。また、放熱電極２１は、半導体基板１００よりも大きな外形を有するため、放熱電極２１から雰因気への放熱性にも優れる。したがって、放熱電極２１を備えない半導体装置に比べて、熱抵抗が低減される。 In the semiconductor device 110 of the present embodiment, the heat radiation electrode 21 is provided on the P − layer, which is the second main surface 100 b of the semiconductor substrate 100, with the conductive resin 31 interposed. Here, the heat radiation electrode 21 is fixed to the ground potential GND via the bump electrode BP2. When such a heat dissipation electrode 21 is provided, Joule heat generated from the first switch element Q1 and the second switch element Q2 passes through the bump electrode BP2 from the heat dissipation electrode 21 having excellent heat conductivity via the semiconductor substrate 100. It is transmitted to the electrode pattern P32 of the mounting substrate 200. Further, it is transmitted from the uppermost wiring layer to the electrode patterns P21 to P24 of the mounting substrate 200 through the bump electrode BP1. Moreover, since the heat radiation electrode 21 has a larger outer shape than the semiconductor substrate 100, the heat radiation from the heat radiation electrode 21 to the atmosphere is excellent. Accordingly, the thermal resistance is reduced as compared with a semiconductor device that does not include the heat radiation electrode 21.

また、半導体基板１００の第２主面１００ｂに放熱電極２１が設けられていることで、制御部ＣＴＲの動作信頼性が向上する。
図８は、第２スイッチ素子からの電子の移動について説明する模式的断面図である。
図８では、第２スイッチ素子Ｑ２と、制御部ＣＴＲと、を例示している。
すなわち、ＤＣ−ＤＣコンバータに用いられる回路では、第１スイッチ素子Ｑ１と第２スイッチ素子Ｑ２とが両方オフになる時に、第２スイッチ素子Ｑ２の内蔵ダイオードがオン状態になる場合がある。このとき、第２スイッチ素子Ｑ２のドレインからＰ−層１５３を有する半導体基板１００に電子ｅ−が注入される。制御部ＣＴＲのＮ形ウェル１５１は入力電位Ｖinに接続されているため、この電子ｅ−がＮ形ウェル１５１に飛び込むと、制御部ＣＴＲの動作に影響を与え、誤動作の原因となる。 Further, since the heat radiation electrode 21 is provided on the second main surface 100b of the semiconductor substrate 100, the operation reliability of the control unit CTR is improved.
FIG. 8 is a schematic cross-sectional view illustrating movement of electrons from the second switch element.
FIG. 8 illustrates the second switch element Q2 and the control unit CTR.
That is, in the circuit used for the DC-DC converter, when both the first switch element Q1 and the second switch element Q2 are turned off, the built-in diode of the second switch element Q2 may be turned on. At this time, electrons e − are injected from the drain of the second switch element Q 2 into the semiconductor substrate 100 having the P − layer 153. Since the N-type well 151 of the control unit CTR is connected to the input potential Vin, if this electron e − jumps into the N-type well 151, the operation of the control unit CTR is affected, causing a malfunction.

本実施形態の半導体装置１１０では、半導体基板１００の第２主面１００ｂに放熱電極２１が設けられ、接地電位ＧＮＤに固定されていることから、第２スイッチ素子Ｑ２の内蔵ダイオードがオン状態になって半導体基板１００に電子が注入された際、この電子ｅ−を放熱電極２１で捕獲する。これにより、制御部ＣＴＲの動作に与える影響を抑制している。 In the semiconductor device 110 of the present embodiment, the heat radiation electrode 21 is provided on the second main surface 100b of the semiconductor substrate 100 and is fixed to the ground potential GND, so that the built-in diode of the second switch element Q2 is turned on. When electrons are injected into the semiconductor substrate 100, the electrons e − are captured by the heat dissipation electrode 21. As a result, the influence on the operation of the control unit CTR is suppressed.

ここで、半導体基板１００の第１主面１００ａに沿った第２スイッチ素子Ｑ２と制御部ＣＴＲとの距離をｄ１、半導体基板１００の第１主面１００ａと第２主面１００ｂとの距離をｄ２とした場合、ｄ１＞ｄ２に設定する。これにより、第２スイッチ素子Ｑ２のドレインから半導体基板１００に注入された電子ｅ−の移動距離は、制御部ＣＴＲへ向かう距離より、放熱電極２１に向かう距離の方が短くなる。よって、電子ｅ−の放熱電極２１への捕獲がより効率的に行われる。 Here, the distance between the second switch element Q2 and the control unit CTR along the first main surface 100a of the semiconductor substrate 100 is d1, and the distance between the first main surface 100a and the second main surface 100b of the semiconductor substrate 100 is d2. In this case, d1> d2 is set. Thereby, the moving distance of the electrons e − injected from the drain of the second switch element Q2 into the semiconductor substrate 100 is shorter in the distance toward the heat radiation electrode 21 than in the distance toward the control unit CTR. Therefore, the capture of the electrons e − to the heat radiation electrode 21 is performed more efficiently.

本実施形態に係る半導体装置１１０では、半導体基板１００の第２主面１００ｂに放熱電極２１が設けられていることで、放熱経路の熱抵抗の低減が達成される。また、放熱電極２１への電子ｅ−の捕獲によって、制御部ＣＴＲへの影響が抑制される。 In the semiconductor device 110 according to the present embodiment, the heat radiation electrode 21 is provided on the second main surface 100b of the semiconductor substrate 100, thereby reducing the thermal resistance of the heat radiation path. Moreover, the influence on the control unit CTR is suppressed by capturing the electrons e − to the heat radiation electrode 21.

（第２の実施形態）
図９は、第２の実施形態に係る半導体装置を例示する模式的平面図である。
図１０は、第２の実施形態に係る半導体装置を例示する模式的断面図である。
図１１は、実装用基板を例示する模式的平面図である。
図１０に表したように、本実施形態に係る半導体装置１２０では、第２スイッチ素子Ｑ２の他端であるソースと、半導体基板１００の第２主面１００ｂに設けられた放熱電極２１と、の間に、相対的に不純物濃度の高い領域が設けられている。
すなわち、半導体基板１００にはＰ＋層１５４が形成され、このＰ＋層１５４の上に相対的に不純物濃度の低いＰ形ウェル１５２及びＮ形ウェル１５５が形成されている。Ｎ形ウェル１５５には、第１スイッチ素子Ｑ１のゲート、ソース及びドレインが形成され、Ｐ形ウェル１５２には、第２スイッチ素子Ｑ２のゲート、ソース及びドレインが形成されている。 (Second Embodiment)
FIG. 9 is a schematic plan view illustrating the semiconductor device according to the second embodiment.
FIG. 10 is a schematic cross-sectional view illustrating a semiconductor device according to the second embodiment.
FIG. 11 is a schematic plan view illustrating a mounting substrate.
As shown in FIG. 10, in the semiconductor device 120 according to the present embodiment, the source that is the other end of the second switch element Q <b> 2 and the heat radiation electrode 21 provided on the second main surface 100 b of the semiconductor substrate 100. A region having a relatively high impurity concentration is provided therebetween.
That is, a P + layer 154 is formed on the semiconductor substrate 100, and a P-type well 152 and an N-type well 155 having a relatively low impurity concentration are formed on the P + layer 154. The N-type well 155 is formed with the gate, source and drain of the first switch element Q1, and the P-type well 152 is formed with the gate, source and drain of the second switch element Q2.

このＰ形ウェル１５２に形成された第２スイッチ素子Ｑ２のソースと、半導体基板１００のＰ＋層１５４とを接続するため、Ｐ形ウェル１５２よりも不純物濃度の高いＰ＋の領域（Ｐ＋コンタクト層１６１及びＰ＋接続層１６２）が設けられている。これにより、第２スイッチ素子Ｑ２のソース電極は、半導体基板１００の第２主面１００ｂに設けられた放熱電極２１と導通することになる。 And the source of the second switching element Q2 which is formed on the P type well 152, for connecting the P + layer 154 of the semiconductor substrate 100, a high P + region (P + contact impurity concentration than the P-type well 152 Layer 161 and P + connection layer 162) are provided. Thereby, the source electrode of the second switch element Q2 is electrically connected to the heat radiation electrode 21 provided on the second main surface 100b of the semiconductor substrate 100.

ここで、相対的に不純物濃度の高いＰ＋層１５４の半導体基板１００上に、相対的に不純物濃度の低いＰ形ウェル１５２を形成する方法として、先ず、Ｐ＋層１５４の半導体基板１００の上にエピタキシャル成長によりＰ−層もしくはＮ−層を形成する。この工程の後、例えばボロンをイオン注入し、熱拡散することで、Ｐ形ウェル１５２を形成する。また、Ｐ＋コンタクト層１６１およびＰ＋接続層１６２は、ソース領域に高加速度イオン注入等を行うことで形成される。 Here, as a method of forming the P-type well 152 having a relatively low impurity concentration on the semiconductor substrate 100 of the P + layer 154 having a relatively high impurity concentration, first, on the semiconductor substrate 100 of the P + layer 154. Then, a P − layer or an N − layer is formed by epitaxial growth. After this step, for example, boron is ion-implanted and thermally diffused to form the P-type well 152. The P + contact layer 161 and the P + connection layer 162 are formed by performing high acceleration ion implantation or the like in the source region.

本実施形態に半導体装置１２０では、第２スイッチ素子Ｑ２のソースが半導体基板１００の第２主面１００ｂに設けられた放熱電極２１と導通するため、第１主面１００ａ側にソースと導通する電極を設ける必要がなくなる。   In the semiconductor device 120 according to the present embodiment, since the source of the second switch element Q2 is electrically connected to the heat radiation electrode 21 provided on the second main surface 100b of the semiconductor substrate 100, the electrode that is electrically connected to the source on the first main surface 100a side. Need not be provided.

したがって、図９に表したように、半導体基板１００の第１主面１００ａには、第１スイッチ素子Ｑ１の一端と導通し、入力電位Ｖinが与えられる電極Ｐ１１、出力線Ｖswと導通する電極Ｐ１７及び制御部ＣＴＲ、ドライバ回路ＤＲと導通する電極Ｐ１５が設けられる。ここで、第２スイッチ素子Ｑ２が形成される領域では、出力線Ｖswと導通する電極Ｐ１７のみが設けられる。したがって、第２スイッチ素子Ｑ２の領域及び第１スイッチ素子Ｑ１の出力線Ｖswと導通する領域まで、一体的な電極Ｐ１７が設けられることになる。よって、出力線Ｖswの配線抵抗のさらなる低減が達成される。また、第１スイッチ素子Ｑ１と第２スイッチ素子Ｑ２とが両方オフになるときに基板へ注入される電子は、Ｐ＋層１５４に存在する多数のホールと容易に再結合する。このため、制御部ＣＴＲの誤動作が抑制される。 Therefore, as shown in FIG. 9, the first main surface 100a of the semiconductor substrate 100 is electrically connected to one end of the first switch element Q1 and is connected to the electrode P11 to which the input potential Vin is applied and the electrode P17 connected to the output line Vsw. In addition, an electrode P15 that is electrically connected to the control unit CTR and the driver circuit DR is provided. Here, in the region where the second switch element Q2 is formed, only the electrode P17 that is electrically connected to the output line Vsw is provided. Therefore, the integrated electrode P17 is provided up to the region of the second switch element Q2 and the region of conduction with the output line Vsw of the first switch element Q1. Therefore, further reduction of the wiring resistance of the output line Vsw is achieved. Further, when both the first switch element Q1 and the second switch element Q2 are turned off, electrons injected into the substrate easily recombine with a large number of holes existing in the P + layer 154. For this reason, malfunction of the control part CTR is suppressed.

図１１に表したように、実装用基板２００には、図９に表した半導体装置１２０の電極Ｐ１１、Ｐ１７及びＰ１５に対応した配置及び形状で電極パターンＰ２１、Ｐ２７及びＰ２４が設けられる。   As shown in FIG. 11, the mounting substrate 200 is provided with electrode patterns P21, P27, and P24 in an arrangement and shape corresponding to the electrodes P11, P17, and P15 of the semiconductor device 120 shown in FIG.

また、実装用基板２００には、スイッチングの出力線Ｖswになる電極パターンＰ３０と、入力電位Ｖinが与えられる電極パターンＰ３１と、接地電位ＧＮＤが与えられる電極パターンＰ３２と、が設けられる。電極パターンＰ３０は、半導体装置１１０の実装領域の一方側に配置され、電極パターンＰ２７と接続される。また、電極パターンＰ３１及びＰ３２は、半導体装置１１０の実装領域の他方側に配置されている。電極パターンＰ３１は、電極パターンＰ２１と実装領域の他方側で接続される。また、電極パターンＰ３２は、放熱電極２１と接続される。電極パターンＰ３２は、放熱電極２１の延出部２１ａとバンプ電極ＢＰ２を介して接続される。   Further, the mounting substrate 200 is provided with an electrode pattern P30 that becomes the switching output line Vsw, an electrode pattern P31 to which the input potential Vin is applied, and an electrode pattern P32 to which the ground potential GND is applied. The electrode pattern P30 is disposed on one side of the mounting region of the semiconductor device 110 and is connected to the electrode pattern P27. The electrode patterns P31 and P32 are disposed on the other side of the mounting region of the semiconductor device 110. The electrode pattern P31 is connected to the electrode pattern P21 on the other side of the mounting region. The electrode pattern P32 is connected to the heat dissipation electrode 21. The electrode pattern P32 is connected to the extending portion 21a of the heat radiation electrode 21 via the bump electrode BP2.

ここで、半導体装置１２０の動作を説明する。図１０に表したように、第２スイッチ素子Ｑ２のゲート配線Ｇに閾値以上の電圧が印加された場合、ゲート直下に電子の反転層が形成されＮ＋ソース層とＮ＋ドレイン層との間に電子が流れる。そして、Ｎ＋ソース層とＰ＋コンタクト層１６１とを電気的に短絡しているソース電極でキャリア交換が行われ、ホール電流がＰ＋接続層１６２から半導体基板１００の半導体基板１００のＰ＋層１５４を通って第２主面１００ｂの放熱電極（ソース電極）２１に流れる。放熱電極２１のシート抵抗は、第２スイッチ素子Ｑ２の最上層配線層のシート抵抗よりも低く設けられており、第２主面１００ｂに流れる電流は低抵抗な金属を通して実装用基板２００の電極パターンＰ３２に流れる。 Here, the operation of the semiconductor device 120 will be described. As shown in FIG. 10, when a voltage higher than the threshold value is applied to the gate wiring G of the second switch element Q2, an electron inversion layer is formed immediately below the gate, and between the N + source layer and the N + drain layer. Electrons flow through. Then, carrier exchange is performed at the source electrode that is electrically short-circuited between the N + source layer and the P + contact layer 161, and the hole current is changed from the P + connection layer 162 to the P + layer of the semiconductor substrate 100 of the semiconductor substrate 100. It flows to the heat radiation electrode (source electrode) 21 on the second main surface 100b through 154. The sheet resistance of the heat radiation electrode 21 is provided lower than the sheet resistance of the uppermost wiring layer of the second switch element Q2, and the current flowing through the second main surface 100b passes through the low resistance metal and the electrode pattern of the mounting substrate 200. It flows to P32.

本実施形態の半導体装置１２０では、半導体基板１００の第２主面１００ｂに設けられた放熱電極２１が、第２スイッチ素子Ｑ２のソース電極と導通しているため、第２主面１００ｂからの放熱特性の向上とともに、第２スイッチ素子Ｑ２のソース電極を第１主面１００ａに設ける必要がなくなる。これにより、第１主面１００ａ側に設ける出力線Ｖswの電極Ｐ１７の面積が広くなり、配線抵抗の低減が達成される。   In the semiconductor device 120 of the present embodiment, the heat dissipation electrode 21 provided on the second main surface 100b of the semiconductor substrate 100 is electrically connected to the source electrode of the second switch element Q2, and thus heat dissipation from the second main surface 100b. As the characteristics are improved, it is not necessary to provide the source electrode of the second switch element Q2 on the first main surface 100a. Thereby, the area of the electrode P17 of the output line Vsw provided on the first main surface 100a side is widened, and a reduction in wiring resistance is achieved.

図１２は、第２の実施形態の変形例に係る半導体装置を例示する模式的断面図である。
本変形例に係る半導体装置１２１は、第２スイッチ素子Ｑ２のソースが、第２主面１００ｂの放熱電極２１と導通している点で半導体装置１２０と同様であるが、ソースと半導体基板１００のＰ＋層１５４との間に、金属材料１７０が埋め込まれている点で相違する。 FIG. 12 is a schematic cross-sectional view illustrating a semiconductor device according to a variation of the second embodiment.
The semiconductor device 121 according to this modification is the same as the semiconductor device 120 in that the source of the second switch element Q2 is electrically connected to the heat radiation electrode 21 of the second main surface 100b. A difference is that a metal material 170 is embedded between the P + layer 154 and the P + layer 154.

ソースと半導体基板１００のＰ＋層１５４との間を、Ｐ＋コンタクト層１６１及びＰ＋接続層１６２といった拡散層ではなく、金属材料１７０で埋め込むことにより、不純物拡散による横方向拡散がなくなることから、素子ピッチの縮小化が達成される。素子ピッチの縮小化により、第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２のオン抵抗が低減する。 Since the source and the P + layer 154 of the semiconductor substrate 100 are not filled with the diffusion layers such as the P + contact layer 161 and the P + connection layer 162 but with the metal material 170, lateral diffusion due to impurity diffusion is eliminated. Reduction of the element pitch is achieved. By reducing the element pitch, the on-resistance of the first switch element Q1 and the second switch element Q2 is reduced.

（第３の実施形態）
図１３は、第３の実施形態に係る半導体装置を例示する模式的断面図である。
図１３に表したように、本実施形態に係る半導体装置１３０は、半導体基板１００における制御部ＣＴＲを囲む領域であって、第２スイッチ素子Ｑ２が設けられるウェルの導電型（Ｐ形）とは反対の導電型（Ｎ形）の領域１８０を備えている。 (Third embodiment)
FIG. 13 is a schematic cross-sectional view illustrating a semiconductor device according to the third embodiment.
As illustrated in FIG. 13, the semiconductor device 130 according to the present embodiment is a region surrounding the control unit CTR in the semiconductor substrate 100, and is the conductivity type (P-type) of the well in which the second switch element Q <b> 2 is provided. A region 180 of the opposite conductivity type (N-type) is provided.

ここで、半導体装置１３０の出力線Ｖswに大電流が流れる場合、寄生インダクタンスや寄生抵抗により接地電位ＧＮＤの揺れが生じる。制御部ＣＴＲにＮチャネル型ＭＯＳＦＥＴが形成されている場合、このＭＯＳＦＥＴと半導体基板１００のＰ＋層１５４とは、電気的に短絡している。このため、ＭＯＳＦＥＴは、接地電位ＧＮＤの揺れによるノイズの影響を受けやすくなる。そこで、制御部ＣＴＲのＮ型ＭＯＳＦＥＴのＰ型ウェル１５６と、半導体基板１００のＰ＋層１５４と、を分離するために、制御部ＣＴＲをＮ形の領域１８０で囲むようにする。このＮ形の領域１８０は接地電位ＧＮＤまたは入力電位Ｖinに接続される。これにより、Ｐ＋層１５４の電位が大きく揺れた場合でも、制御部ＣＴＲは安定した電位のＮ形の領域１８０で囲まれているため、制御部のＰ形ウェル１５６の電位も安定する。よって、大電流を流した場合でもノイズの影響が抑制され、制御部ＣＴＲの動作が安定する。 Here, when a large current flows through the output line Vsw of the semiconductor device 130, the ground potential GND fluctuates due to parasitic inductance or parasitic resistance. When an N-channel MOSFET is formed in the control unit CTR, this MOSFET and the P + layer 154 of the semiconductor substrate 100 are electrically short-circuited. For this reason, the MOSFET is easily affected by noise due to the fluctuation of the ground potential GND. Therefore, in order to separate the P-type well 156 of the N-type MOSFET of the control unit CTR from the P + layer 154 of the semiconductor substrate 100, the control unit CTR is surrounded by an N-type region 180. This N-type region 180 is connected to the ground potential GND or the input potential Vin. As a result, even when the potential of the P + layer 154 fluctuates greatly, the potential of the P-type well 156 of the control unit is stabilized because the control unit CTR is surrounded by the N-type region 180 having a stable potential. Therefore, even when a large current is passed, the influence of noise is suppressed, and the operation of the control unit CTR is stabilized.

（第４の実施形態）
図１４は、第４の実施形態に係る半導体装置を例示する模式的断面図である。
図１５は、第４の実施形態に係る半導体装置を例示する模式的平面図である。
図１６は、実装用基板を例示する模式的平面図である。
図１４に表したように、本実施形態に係る半導体装置１４０では、半導体基板１００の第２主面１００ｂに設けられた放熱電極２１に、入力電位Ｖinが与えられている。 (Fourth embodiment)
FIG. 14 is a schematic cross-sectional view illustrating a semiconductor device according to the fourth embodiment.
FIG. 15 is a schematic plan view illustrating a semiconductor device according to the fourth embodiment.
FIG. 16 is a schematic plan view illustrating a mounting substrate.
As shown in FIG. 14, in the semiconductor device 140 according to the present embodiment, the input potential Vin is applied to the heat dissipation electrode 21 provided on the second main surface 100 b of the semiconductor substrate 100.

すなわち、半導体装置１４０の半導体基板１００にはＮ＋層１９０が形成され、このＮ＋層１９０の上にＰ形ウェル１５２及びＮ形ウェル１５５が形成されている。Ｐ形ウェル１５２には第２スイッチ素子Ｑ２を構成するゲート、ソース及びドレインが設けられ、Ｎ形ウェル１５５には第１スイッチ素子Ｑ１を構成するゲート、ソース及びドレインが設けられている。この第１スイッチ素子Ｑ１のソースと接続されるＮ＋コンタクト層１９１と、半導体基板１００のＮ＋層１９０と、の間に、Ｎ＋接続層１９２が設けられている。これにより、第１スイッチ素子Ｑ１のソースは、Ｎ＋接続層１９２から半導体基板１００のＮ＋層１９０を介して放熱電極２１と導通することになる。第１スイッチ素子Ｑ１のソースには、入力電位Ｖinが与えられている。したがって、放熱電極２１にも入力電位Ｖinが与えられることになる。 That is, an N + layer 190 is formed on the semiconductor substrate 100 of the semiconductor device 140, and a P-type well 152 and an N-type well 155 are formed on the N + layer 190. The P-type well 152 is provided with a gate, a source and a drain constituting the second switch element Q2, and the N-type well 155 is provided with a gate, a source and a drain constituting the first switch element Q1. An N + connection layer 192 is provided between the N + contact layer 191 connected to the source of the first switch element Q 1 and the N + layer 190 of the semiconductor substrate 100. As a result, the source of the first switch element Q1 is electrically connected to the heat radiation electrode 21 from the N + connection layer 192 through the N + layer 190 of the semiconductor substrate 100. An input potential Vin is applied to the source of the first switch element Q1. Therefore, the input potential Vin is also applied to the heat radiation electrode 21.

図１５は、半導体装置１４０の第１主面１００ａ側の模式的平面図である。半導体基板１００の第１主面１００ａには、第１スイッチ素子Ｑ１の一端及び第２スイッチ素子Ｑ２の他端と導通し、出力線Ｖswと導通する電極Ｐ１８が設けられている。電極Ｐ１８は、第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２の各出力線Ｖswに共通して一体的に設けられている。   FIG. 15 is a schematic plan view of the semiconductor device 140 on the first main surface 100a side. The first main surface 100a of the semiconductor substrate 100 is provided with an electrode P18 that is electrically connected to one end of the first switch element Q1 and the other end of the second switch element Q2, and is electrically connected to the output line Vsw. The electrode P18 is integrally provided in common with each output line Vsw of the first switch element Q1 and the second switch element Q2.

また、半導体基板１００の第１主面１００ａには、さらに、第２スイッチ素子Ｑ２の別の出力線Ｖswと導通する電極Ｐ１３と、第２スイッチ素子Ｑ２の他端と導通し、接地電位ＧＮＤが与えられる電極Ｐ１４と、が設けられている。電極Ｐ１８、Ｐ１３及びＰ１４には、各々バンプ電極ＢＰ１が設けられている。   Further, on the first main surface 100a of the semiconductor substrate 100, the electrode P13 that is electrically connected to another output line Vsw of the second switch element Q2 and the other end of the second switch element Q2 are electrically connected, and the ground potential GND is applied. An electrode P14 is provided. The electrodes P18, P13, and P14 are each provided with a bump electrode BP1.

また、半導体基板１００の第２主面１００ｂには、放熱電極２１が接続されている。放熱電極２１には、入力電位Ｖinが与えられる。放熱電極２１の延出部２１ａには、バンプ電極ＢＰ２が設けられている。   Further, the heat radiation electrode 21 is connected to the second main surface 100 b of the semiconductor substrate 100. An input potential Vin is applied to the heat radiation electrode 21. A bump electrode BP <b> 2 is provided on the extending portion 21 a of the heat radiation electrode 21.

図１６に表したように、実装用基板２４０には、図１５に表した半導体装置１４０の電極Ｐ１８、Ｐ１３及びＰ１４に対応した配置及び形状で電極パターンＰ２８、Ｐ２３及びＰ２４が設けられている。電極パターンＰ２８及びＰ２３は、スイッチングの出力線Ｖswになる電極パターンＰ３０と接続されている。また、電極パターンＰ２４は、接地電位ＧＮＤが与えられる電極パターンＰ３２と接続されている。また、入力電位Ｖinが与えられる電極パターンＰ３１は、電極パターンＰ３２に隣接した位置に配置される。電極パターンＰ３２は、放熱電極２１の延出部２１ａとバンプ電極ＢＰ２を介して接続される。   As shown in FIG. 16, the mounting substrate 240 is provided with electrode patterns P28, P23, and P24 in an arrangement and shape corresponding to the electrodes P18, P13, and P14 of the semiconductor device 140 shown in FIG. The electrode patterns P28 and P23 are connected to an electrode pattern P30 that becomes the switching output line Vsw. The electrode pattern P24 is connected to an electrode pattern P32 to which the ground potential GND is applied. The electrode pattern P31 to which the input potential Vin is applied is disposed at a position adjacent to the electrode pattern P32. The electrode pattern P32 is connected to the extending portion 21a of the heat radiation electrode 21 via the bump electrode BP2.

本実施形態に係る半導体装置１４０では、半導体基板１００の第１主面１００ａに第１スイッチ素子Ｑ１のソースと導通する電極を設ける必要がなくなる。したがって、第１主面１００ａに設ける第１主面１００ａ側に設ける出力線Ｖswの電極Ｐ１７の面積が広くなり、配線抵抗の低減が達成される。また、第１スイッチ素子Ｑ１と第２スイッチ素子Ｑ２とが両方オフになるときに基板へ注入される電子は、高電位に接続されているＮ＋層１９０に流れ込む。このため、制御部ＣＴＲの誤動作が抑制される。 In the semiconductor device 140 according to this embodiment, there is no need to provide an electrode that is electrically connected to the source of the first switch element Q1 on the first main surface 100a of the semiconductor substrate 100. Therefore, the area of the electrode P17 of the output line Vsw provided on the first main surface 100a side provided on the first main surface 100a is widened, and a reduction in wiring resistance is achieved. Further, when both the first switch element Q1 and the second switch element Q2 are turned off, electrons injected into the substrate flow into the N + layer 190 connected to a high potential. For this reason, malfunction of the control part CTR is suppressed.

（第５の実施形態）
図１７は、第５の実施形態に係るＤＣ−ＤＣコンバータを例示する模式的斜視図である。
本実施形態に係るＤＣ−ＤＣコンバータ１５０は、実装用基板２００と、半導体装置１１０と、を備える。なお、半導体装置は、上記説明した実施形態に係る半導体装置１１０、１２０、１２１、１３０及び１４０のうちいずれかであればよい。図１７に例示するＤＣ−ＤＣコンバータ１５０では、半導体装置１１０を用いる例を説明する。 (Fifth embodiment)
FIG. 17 is a schematic perspective view illustrating a DC-DC converter according to the fifth embodiment.
The DC-DC converter 150 according to this embodiment includes a mounting substrate 200 and a semiconductor device 110. The semiconductor device may be any one of the semiconductor devices 110, 120, 121, 130, and 140 according to the above-described embodiments. In the DC-DC converter 150 illustrated in FIG. 17, an example in which the semiconductor device 110 is used will be described.

半導体装置１１０は、実装用基板２００の配線パターンＰ３０、Ｐ３１及びＰ３２にバンプ電極ＢＰ１及びＢＰ２を介して接続されている。半導体装置１１０には、放熱電極２１が設けられている。放熱電極２１は、配線パターンＰ３２にバンプ電極ＢＰ２を介して接続されている。電極パターンＰ３１には入力電位Ｖinが与えられる。また、電極パターンＰ３２には接地電位ＧＮＤが与えられる。なお、半導体装置１４０を用いる場合には、電極パターンＰ３１に入力電位Ｖinが与えられ、電極パターンＰ３２に接地電位ＧＮＤが与えられる。   The semiconductor device 110 is connected to the wiring patterns P30, P31 and P32 of the mounting substrate 200 via bump electrodes BP1 and BP2. The semiconductor device 110 is provided with a heat radiation electrode 21. The heat radiation electrode 21 is connected to the wiring pattern P32 via the bump electrode BP2. An input potential Vin is applied to the electrode pattern P31. Further, the ground potential GND is applied to the electrode pattern P32. When the semiconductor device 140 is used, the input potential Vin is applied to the electrode pattern P31, and the ground potential GND is applied to the electrode pattern P32.

実装用基板２００には、半導体装置１１０のほか、負荷回路３００が接続される。また、実装用基板２００の電極パターンＰ３０と、負荷回路３００と、の間には、インダクタＬ及びコンデンサＣ１が接続されている。インダクタＬは、ＤＣ−ＤＣコンバータ１５０のチョークコイルとして用いられる。インダクタＬの一端は電極パターンＰ３０に接続され、他端は負荷回路３００に接続される。コンデンサＣ１は、ＤＣ−ＤＣコンバータ１５０の出力コンデンサとして用いられ、出力リップル、負荷応答特性等の安定化のために用いられる。コンデンサＣ１の一端は、インダクタＬと電極パターンＰ３０との間に接続され、他端は接地されている。   In addition to the semiconductor device 110, a load circuit 300 is connected to the mounting substrate 200. In addition, an inductor L and a capacitor C1 are connected between the electrode pattern P30 of the mounting substrate 200 and the load circuit 300. The inductor L is used as a choke coil for the DC-DC converter 150. One end of the inductor L is connected to the electrode pattern P30, and the other end is connected to the load circuit 300. The capacitor C1 is used as an output capacitor of the DC-DC converter 150, and is used for stabilizing output ripple, load response characteristics, and the like. One end of the capacitor C1 is connected between the inductor L and the electrode pattern P30, and the other end is grounded.

また、実装用基板２００に設けられた電極パターンＰ３１と電極パターンＰ３２との間には、平滑化のためのコンデンサＣ２が接続されている。電極パターンＰ３１と電極パターンＰ３２とは隣接して配置されているため、コンデンサＣ２は、電極パターンＰ３１と電極パターンＰ３２との間を跨ぐように接続される。   Further, a smoothing capacitor C2 is connected between the electrode pattern P31 and the electrode pattern P32 provided on the mounting substrate 200. Since the electrode pattern P31 and the electrode pattern P32 are disposed adjacent to each other, the capacitor C2 is connected so as to straddle between the electrode pattern P31 and the electrode pattern P32.

このようなＤＣ−ＤＣコンバータ１５０では、半導体装置１１０における半導体基板１００の第２主面１００ｂに放熱電極２１が設けられていることで、放熱経路の熱抵抗の低減が達成される。また、放熱電極２１への電子ｅ−の捕獲によって、制御部ＣＴＲへの影響が抑制される。これにより、ＤＣ−ＤＣコンバータ１５０の変換効率及び動作信頼性の向上が達成される。 In such a DC-DC converter 150, the heat radiation electrode 21 is provided on the second main surface 100 b of the semiconductor substrate 100 in the semiconductor device 110, thereby reducing the thermal resistance of the heat radiation path. Moreover, the influence on the control unit CTR is suppressed by capturing the electrons e − to the heat radiation electrode 21. Thereby, the conversion efficiency and operation reliability of the DC-DC converter 150 are improved.

以上説明したように、本実施形態に係る半導体装置及びＤＣ−ＤＣコンバータによれば、次のような効果を得られる。
すなわち、スイッチ素子の動作で発生する熱の放出経路での熱抵抗を低減でき、放熱効果を高めることが可能となる。また、ハイサイドスイッチング素子（第１スイッチ素子Ｑ１）とローサイドスイッチング素子（第２スイッチ素子Ｑ２）とが両方オフ状態となる時に、半導体基板に注入される電子の影響を小さくし、制御部ＣＴＲによる制御動作の信頼性を向上できる。 As described above, according to the semiconductor device and the DC-DC converter according to this embodiment, the following effects can be obtained.
That is, it is possible to reduce the thermal resistance in the release path of the heat generated by the operation of the switch element, and to enhance the heat dissipation effect. Further, when both the high-side switching element (first switching element Q1) and the low-side switching element (second switching element Q2) are turned off, the influence of electrons injected into the semiconductor substrate is reduced, and the control unit CTR The reliability of the control operation can be improved.

本実施形態による上記の効果は、次のような課題を解消できる。
すなわち、半導体基板上において、ハイサイドスイッチング素子（第１スイッチ素子Ｑ１）及びローサイドスイッチング素子（第２スイッチ素子Ｑ２）の単位面積あたりのオン抵抗ＲｏｎＡは、プロセスの微細化を採用することで低減する傾向にある。しかし、素子サイズが小さくなることで、バンプ電極の数が減少し、実装用基板と接する面積が減少する。これによって熱抵抗が増大し、スイッチ素子の動作温度が上昇する。スイッチ素子の動作温度の上昇は、ＤＣ−ＤＣコンバータの変換効率を悪化させる。 The above effects according to the present embodiment can solve the following problems.
That is, the on-resistance RonA per unit area of the high-side switching element (first switching element Q1) and the low-side switching element (second switching element Q2) on the semiconductor substrate is reduced by adopting process miniaturization. There is a tendency. However, as the element size is reduced, the number of bump electrodes is reduced, and the area in contact with the mounting substrate is reduced. This increases the thermal resistance and increases the operating temperature of the switch element. An increase in the operating temperature of the switch element deteriorates the conversion efficiency of the DC-DC converter.

また、半導体装置のサイズが小さくなることでローサイドスイッチング素子（第２スイッチ素子Ｑ２）と制御部ＣＴＲとの距離は短くなり、ローサイドスイッチング素子（第２スイッチ素子Ｑ２）の内蔵ダイオードがオン状態になった時に発生する電子の注入によって制御部ＣＴＲの誤動作の影響が大きくなる。   Further, as the size of the semiconductor device is reduced, the distance between the low-side switching element (second switch element Q2) and the control unit CTR is shortened, and the built-in diode of the low-side switching element (second switch element Q2) is turned on. The influence of malfunction of the control unit CTR is increased by the injection of electrons generated at the time.

本実施形態に係る半導体装置１１０、１２０、１２１、１３０及び１４０及びＤＣ−ＤＣコンバータ１５０によれば、熱抵抗の低減による放熱効果の向上、及び制御部ＣＴＲの誤動作の抑制によって、上記の問題を解消することが可能になる。   According to the semiconductor devices 110, 120, 121, 130, and 140 and the DC-DC converter 150 according to the present embodiment, the above problem can be solved by improving the heat dissipation effect by reducing the thermal resistance and suppressing the malfunction of the control unit CTR. It becomes possible to eliminate.

なお、上記に本実施の形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の実施形態においては、降圧型のＤＣ−ＤＣコンバータを例として説明したが、昇圧型のＤＣ−ＤＣコンバータであっても適用可能である。また、ハイサイドスイッチング素子がＮチャネル型ＭＯＳＦＥＴであっても適用可能である。   In addition, although this Embodiment and its modification were demonstrated above, this invention is not limited to these examples. For example, in the above-described embodiment, the step-down DC-DC converter has been described as an example. However, a step-up DC-DC converter is also applicable. Further, the present invention can be applied even if the high-side switching element is an N-channel MOSFET.

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。   Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.

２１…放熱電極、１００…半導体基板、１００ａ…第１主面、１００ｂ…第２主面、１１０，１２０，１２１，１３０、１４０…半導体装置、１５０…ＤＣ−ＤＣコンバータ、２００…実装用基板、Ｑ１…第１スイッチ素子、Ｑ２…第２スイッチ素子   21 ... Radiation electrode, 100 ... Semiconductor substrate, 100a ... First main surface, 100b ... Second main surface, 110, 120, 121, 130, 140 ... Semiconductor device, 150 ... DC-DC converter, 200 ... Mounting substrate, Q1 ... first switch element, Q2 ... second switch element

Claims (7)

半導体基板に設けられたスイッチ素子と、
前記半導体基板に設けられ、前記スイッチ素子を制御する制御部と、
前記半導体基板の第１主面に設けられ、前記スイッチ素子の一端と導通した第１電極と、
前記半導体基板の前記第１主面とは反対側の第２主面及び前記第２主面から外方に延出して設けられ、前記スイッチ素子の他端と導通し、入力電位または基準電位が与えられる第２電極と、
を備えたことを特徴とする半導体装置。 A switch element provided on a semiconductor substrate;
A controller provided on the semiconductor substrate for controlling the switch element;
A first electrode provided on the first main surface of the semiconductor substrate and electrically connected to one end of the switch element;
The second main surface of the semiconductor substrate opposite to the first main surface and the second main surface are provided to extend outward from the second main surface, are electrically connected to the other end of the switch element, and an input potential or a reference potential is A second electrode provided;
A semiconductor device comprising: 前記第１電極及び前記第２電極には、それぞれ同じ方向に向けて突出する突起電極が設けられたことを特徴とする請求項１記載の半導体装置。   2. The semiconductor device according to claim 1, wherein each of the first electrode and the second electrode is provided with a protruding electrode protruding in the same direction. 前記第１主面に沿った前記スイッチ素子と前記制御部との距離は、前記第１主面と前記第２主面との距離よりも長いことを特徴とする請求項１または２に記載の半導体装置。   The distance between the switch element and the control unit along the first main surface is longer than the distance between the first main surface and the second main surface. Semiconductor device. 前記スイッチ素子は、前記半導体基板に設けられた相対的に不純物濃度の低い領域に設けられ、
前記半導体基板における前記スイッチ素子の他端と、前記第２電極と、の間には、相対的に不純物濃度の高い領域が設けられたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。 The switch element is provided in a relatively low impurity concentration region provided in the semiconductor substrate,
A region having a relatively high impurity concentration is provided between the other end of the switch element in the semiconductor substrate and the second electrode. A semiconductor device according to 1. 前記半導体基板における前記スイッチ素子の他端と、前記第２電極と、の間には、金属材料が埋め込まれた領域が設けられたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。   The region embedded with a metal material is provided between the other end of the switch element in the semiconductor substrate and the second electrode. The semiconductor device described. 前記半導体基板における前記制御部を囲む領域であって、前記スイッチ素子が設けられる領域の導電型とは反対の導電型の領域を有することを特徴とする請求項１〜５のいずれか１つに記載の半導体装置。   6. The semiconductor substrate according to claim 1, wherein the semiconductor substrate has a region of a conductivity type opposite to a conductivity type of a region where the switch element is provided, the region surrounding the control unit. The semiconductor device described. 半導体基板に設けられた第１スイッチ素子と、
前記半導体基板に設けられた第２スイッチ素子と、
前記半導体基板に設けられ、前記第１スイッチ素子及び前記第２スイッチ素子を制御する制御部と、
前記第１スイッチ素子の一端と導通し、入力電位が与えられる電極層であって、前記半導体基板の前記第１主面に設けられた第１電極層と、
前記第１スイッチ素子の他端及び前記第２スイッチ素子の一端と導通し、インダクタと接続される電極層であって、前記半導体基板の前記第１主面に設けられた第２電極層と、
前記第２スイッチ素子の他端と導通し、基準電位が与えられる電極であって、前記半導体基板の前記第１主面とは反対側の第２主面及び前記第２主面から外方に延出して設けられた放熱電極と、
を備えたことを特徴とするＤＣ−ＤＣコンバータ。 A first switch element provided on a semiconductor substrate;
A second switch element provided on the semiconductor substrate;
A controller provided on the semiconductor substrate for controlling the first switch element and the second switch element;
An electrode layer electrically connected to one end of the first switch element and provided with an input potential, the first electrode layer provided on the first main surface of the semiconductor substrate;
An electrode layer electrically connected to the other end of the first switch element and one end of the second switch element and connected to an inductor, the second electrode layer provided on the first main surface of the semiconductor substrate;
An electrode that is electrically connected to the other end of the second switch element and is supplied with a reference potential, and is outward from the second main surface and the second main surface of the semiconductor substrate opposite to the first main surface. A heat dissipating electrode provided to extend;
A DC-DC converter comprising:
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