JP2012023278A - Semiconductor device and method of manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は半導体集積回路における一連の製造工程のうち、最終工程に近い一部分を占めるプローブ検査工程の技術に関するものである。 The present invention relates to a technique of a probe inspection process that occupies a part close to a final process in a series of manufacturing processes in a semiconductor integrated circuit.
一般に半導体集積回路の製造工程においては、半導体ウエハ上に半導体集積回路本体、TEG(Test Element Group)、アライメントマークなどのアクセサリパターンなどが形成される。このうちTEGおよびアクセサリは通常半導体集積回路本体形成領域の間に設けられたスクライブエリア上に形成される。TEGは、一般に拡散工程と呼ばれている製造プロセスのバラツキ評価、半導体素子特性の評価あるいは半導体集積回路本体の評価のための評価素子群から構成されており、プローブ検査工程において不良となった半導体集積回路に関し、当該不良半導体集積回路が形成されていた半導体ウエハ上の位置に最も近い箇所に存在するTEGの電気特性を解析することで、その不良要因を解明することを可能とするものである。このような理由でTEGをスクライブエリア上に配置することには意味がある。 In general, in a semiconductor integrated circuit manufacturing process, a semiconductor integrated circuit body, a TEG (Test Element Group), an accessory pattern such as an alignment mark, and the like are formed on a semiconductor wafer. Among these, the TEG and the accessory are usually formed on a scribe area provided between the semiconductor integrated circuit body forming regions. The TEG is composed of an evaluation element group for evaluation of manufacturing process variation, evaluation of semiconductor element characteristics, or evaluation of a semiconductor integrated circuit main body, which is generally called a diffusion process. With respect to an integrated circuit, it is possible to elucidate the cause of the failure by analyzing the electrical characteristics of the TEG that is present at the location closest to the position on the semiconductor wafer where the defective semiconductor integrated circuit was formed. . For this reason, it is meaningful to arrange the TEG on the scribe area.
また前記TEGの他の目的の一つは、TEGに搭載されたトランジスタ等の素子特性を測定し、測定された素子特性と半導体集積回路本体との歩留りの関係を解析して、最終的には歩留り、すなわち良品の取れ率が高くなるような素子特性となるように製造プロセス条件を微調整することであり、この意味においてもTEGの役割は極めて重要である。 Another purpose of the TEG is to measure the element characteristics of transistors and the like mounted on the TEG, analyze the relationship between the measured element characteristics and the yield of the semiconductor integrated circuit body, and finally The manufacturing process conditions are finely adjusted so as to obtain a device characteristic such that the yield, that is, the yield rate of non-defective products is high. In this sense, the role of TEG is extremely important.
他方アクセサリは電気的特性の測定などにはよらず製造プロセスを制御または評価するための種々のパターンである。例えばアライメントマークはアクセサリの一つであり、半導体ウエハ上に既に形成されている回路パターンと次工程のフォトマスク上の設計パターンとを最適の相対位置関係で位置合わせするアライメント用として設けられている。以上のようなTEGとアクセサリのスクライブエリアへの配置方法の一例は特許文献1に開示されている。
On the other hand, accessories are various patterns for controlling or evaluating the manufacturing process without depending on the measurement of electrical characteristics. For example, an alignment mark is one of accessories, and is provided for alignment that aligns a circuit pattern already formed on a semiconductor wafer and a design pattern on a photomask in the next process with an optimal relative positional relationship. . An example of a method of arranging the TEG and accessories in the scribe area as described above is disclosed in
図9は特許文献1に記載された、1ショット/4チップによって露光が行われる際の、半導体ウエハに形成されたチップおよびTEGの配置を説明する図である。図9において1ショット領域SA内に4個の半導体チップ50a、50b、50c、50dが形成され、これらチップ50a〜50dにおける各々のコーナー近傍のスクライブエリア51には4つのTEG52a、52b、52c、52dが設けられている。また4つのチップ50a〜50dの中心部にはTEG52eが設けられている。
FIG. 9 is a diagram for explaining the arrangement of chips and TEGs formed on a semiconductor wafer when exposure is performed with a one-shot / 4-chip described in
以上のようにTEGが配置された半導体ウエハに対してプローブテストが行われるが、当該プローブテストでは最初に半導体ウエハに形成されたTEGの電気特性の試験が行われ、その後、半導体チップ上に形成されたボンディングパッド上にプローブ針を当てて半導体チップにおける集積回路の電気特性の試験が行われる。そして図9のように1ショット内にTEGを配置したことによって半導体チップ50a〜50dのいずれかに電気特性の不良が検出された場合、その不良領域に最も近いTEGに対するプローブテストの検査結果、あるいはショット内寸法ばらつきなどから特性不良の原因が検出されるのである。
As described above, the probe test is performed on the semiconductor wafer on which the TEG is disposed. In the probe test, the electrical characteristics of the TEG formed on the semiconductor wafer are first tested and then formed on the semiconductor chip. The electrical characteristics of the integrated circuit in the semiconductor chip are tested by applying a probe needle to the bonded pad. Then, when a defect in electrical characteristics is detected in any of the
しかしながら特許文献1に記載されるような従来のプローブ検査工程においては、半導体チップにおける集積回路の電気特性検査とスクライブエリア上に形成されたTEGに対する電気特性の測定とが別々に行われるのが普通である。この場合、集積回路の検査専用と、TEGの測定専用の少なくとも2種類のプローブカードが準備され、検査工程の途中でこれらプローブカードを交換することによって検査が続行されるのであるが、特にプローブカードの交換を含む検査条件の再設定には比較的時間を要し、検査工程に占める時間の割合も無視することができず、工程ステップも多くなるという課題があった。また、上記のように複数のプローブカードを必要とすると共に場合によっては複数の検査設備が必要となるなど検査工程のコストを低減することが困難であった。
However, in the conventional probe inspection process as described in
本発明は上記従来の課題を解決するものであり、半導体集積回路の検査工程に要する時間を削減することができる、あるいは検査のためのプローブカードや検査設備の増加を抑制することができる半導体装置の検査方法を含む半導体装置の製造方法およびその検査方法に対応した半導体装置を提供することを目的とするものである。 The present invention solves the above-described conventional problems, and can reduce the time required for the inspection process of a semiconductor integrated circuit, or can suppress an increase in probe cards and inspection equipment for inspection. It is an object of the present invention to provide a method of manufacturing a semiconductor device including the inspection method and a semiconductor device corresponding to the inspection method.
まず、上記課題を解決するための本発明に係る半導体装置の検査工程に適するように構成された第1の半導体装置は、半導体集積回路、および一方向に延びる列をなして配列されると共に前記半導体集積回路と電気的に接続された複数の第1パッド電極を有する回路領域と、前記回路領域に隣接するスクライブエリアに、前記一方向に沿う方向に延びるように列をなして配列された複数の第2パッド電極とが基板上に形成されており、前記第1パッド電極のそれぞれと前記第2パッド電極のそれぞれが、前記一方向と直交する方向に互いに対向しない位置に形成されているものである。 First, a first semiconductor device configured to be suitable for an inspection process of a semiconductor device according to the present invention for solving the above-described problems is arranged in a semiconductor integrated circuit and a column extending in one direction and A circuit region having a plurality of first pad electrodes electrically connected to the semiconductor integrated circuit, and a plurality of rows arranged in rows extending in a direction along the one direction in a scribe area adjacent to the circuit region The second pad electrodes are formed on the substrate, and each of the first pad electrodes and each of the second pad electrodes are formed at positions that do not face each other in a direction orthogonal to the one direction. It is.
この半導体装置においては、前記回路領域に隣接すると共に前記複数の第2パッド電極が配列されたスクライブエリアに直交する方向に延びるスクライブエリアに、電気的特性測定以外の方法で前記半導体集積回路の製造プロセスを評価するテストパターンを含むアクセサリ領域が形成されていてもよく、またそうすることが望ましい。 In this semiconductor device, the semiconductor integrated circuit is manufactured in a scribe area adjacent to the circuit area and extending in a direction perpendicular to the scribe area in which the plurality of second pad electrodes are arranged by a method other than electrical characteristic measurement. An accessory region may be formed that includes a test pattern for evaluating the process, and it is desirable to do so.
また、本発明に係る第2の半導体装置は、半導体集積回路と、前記半導体集積回路の特性の検査を行うテスト回路と、前記半導体集積回路または前記テスト回路に電気的に接続され、前記半導体集積回路の特性の検査を行う時に使用する複数の第1パッド電極と、前記半導体集積回路に電気的に接続され、前記半導体集積回路の特性の検査を行う時に使用しない複数の第2パッド電極とを有する回路領域と、前記回路領域に隣接するスクライブエリアに、一方向に延びる列をなして配列された複数の第3パッド電極とが基板上に形成されており、前記第3パッド電極は、前記第2パッド電極に対向し、且つ前記第1パッド電極とは対向しない位置に形成されているものである。 A second semiconductor device according to the present invention includes a semiconductor integrated circuit, a test circuit for inspecting characteristics of the semiconductor integrated circuit, the semiconductor integrated circuit or the test circuit, and the semiconductor integrated circuit A plurality of first pad electrodes used when inspecting circuit characteristics, and a plurality of second pad electrodes electrically connected to the semiconductor integrated circuit and not used when inspecting characteristics of the semiconductor integrated circuit. And a plurality of third pad electrodes arranged in a row extending in one direction in a scribe area adjacent to the circuit region, and the third pad electrode is formed on the substrate. It is formed at a position facing the second pad electrode and not facing the first pad electrode.
上記第2の半導体装置においては、前記複数の第2パッド電極が前記一方向に沿う方向に延びる列をなして連続的に配列され、前記第3パッド電極の列が前記第2パッド電極の列と対向しているものとすることができる。 In the second semiconductor device, the plurality of second pad electrodes are continuously arranged in a row extending in the direction along the one direction, and the row of the third pad electrodes is the row of the second pad electrodes. Can be opposed to each other.
また望ましい場合には、前記テスト回路はBIST用回路を含み、前記第1パッド電極は、前記BIST用回路を駆動するためのパッド電極を含む。 If desired, the test circuit includes a BIST circuit, and the first pad electrode includes a pad electrode for driving the BIST circuit.
さらに前記回路領域に隣接する任意のスクライブエリアには、電気的特性測定以外の方法で前記半導体集積回路の製造プロセスを評価するテストパターンを含むアクセサリ領域が形成されていてもよい。 Furthermore, an accessory region including a test pattern for evaluating the manufacturing process of the semiconductor integrated circuit by a method other than electrical characteristic measurement may be formed in an arbitrary scribe area adjacent to the circuit region.
次に、上記課題を解決するための本発明に係る半導体装置の検査工程を含む半導体装置の製造方法の第1は、半導体集積回路、および一方向に延びる列をなして配列されると共に前記半導体集積回路と電気的に接続された複数の第1パッド電極を有する回路領域と、前記半導体集積回路の製造に関する評価を行うためのテスト素子と、前記テスト素子に電気的に接続され、前記一方向に沿う方向に延びるように列をなして配列され、それぞれが、前記第1パッド電極のそれぞれと、前記一方向と直交する方向には対向しないように配置された複数の第2パッド電極とを有して、前記回路領域に隣接するスクライブエリアに設けられたTEGと、が形成された基板を準備する工程と、前記基板上の前記第1パッド電極と前記第2パッド電極とにプローブ針を接触させて、前記半導体集積回路の検査および前記TEGの測定を行う検査工程を含む。 Next, a first method of manufacturing a semiconductor device including a semiconductor device inspection process according to the present invention for solving the above-described problems is a semiconductor integrated circuit, and a semiconductor array arranged in a row extending in one direction and the semiconductor. A circuit region having a plurality of first pad electrodes electrically connected to an integrated circuit; a test element for performing an evaluation relating to manufacture of the semiconductor integrated circuit; and the one-way electrically connected to the test element Each of the first pad electrodes and a plurality of second pad electrodes arranged so as not to oppose each other in a direction perpendicular to the one direction. And a step of preparing a substrate on which a TEG provided in a scribe area adjacent to the circuit region is formed, and the first pad electrode and the second pad electrode on the substrate. Contacting the lobe needle, comprising an inspection step for inspecting and measuring of the TEG of the semiconductor integrated circuit.
上記製造方法においては、前記回路領域および前記TEGからなる複数の組の前記第1パッド電極および前記第2パッド電極にプローブ針を接触させて前記複数の組それぞれの前記回路領域が有する前記半導体集積回路の検査および前記複数の組それぞれの前記TEGの測定を行うことができる。 In the manufacturing method, the plurality of sets of the first pad electrode and the second pad electrode made of the circuit region and the TEG are brought into contact with probe needles, and the semiconductor regions included in the circuit regions of the plurality of sets, respectively. Circuit inspection and measurement of the TEG for each of the plurality of sets can be performed.
また、上記第1の半導体装置の製造方法の望ましい一形態は、所定数の前記回路領域が前記一方向に沿う方向に配列され、1つの前記TEGが、前記スクライブエリアの前記所定数の回路領域に隣接する領域に亘って延びるように設けられ、前記検査工程を、前記所定数の回路領域に形成された前記第1パッド電極と前記1つのTEGの前記第2パッド電極とにプローブ針を接触させて、前記所定数の回路領域のそれぞれが有する前記半導体集積回路の検査および前記1つのTEGの測定を行う工程とするものである。 Further, in a desirable mode of the first semiconductor device manufacturing method, a predetermined number of the circuit regions are arranged in a direction along the one direction, and one TEG is the predetermined number of circuit regions in the scribe area. The probe needle is brought into contact with the first pad electrode formed in the predetermined number of circuit regions and the second pad electrode of the one TEG. Thus, the semiconductor integrated circuit included in each of the predetermined number of circuit regions is inspected and the one TEG is measured.
さらに、前記所定数の回路領域のそれぞれを前記一方向に沿う方向に分離するスクライブエリアと、前記TEGが設けられた前記スクライブエリアとの交差部に前記第2パッド電極が形成されていることが効果的である。 Further, the second pad electrode is formed at an intersection between the scribe area that separates each of the predetermined number of circuit regions in the direction along the one direction and the scribe area provided with the TEG. It is effective.
また、本発明に係る半導体装置の検査工程を含む半導体装置の製造方法の第2は、半導体集積回路と、前記半導体集積回路の特性の検査を行うテスト回路と、前記半導体集積回路または前記テスト回路に電気的に接続され、前記半導体集積回路の特性の検査を行う時に使用する複数の第1パッド電極と、前記半導体集積回路に電気的に接続され、前記半導体集積回路の特性の検査を行う時には使用しない複数の第2パッド電極とを有する回路領域、および前記半導体集積回路の製造に関する評価を行うためのテスト素子と、前記テスト素子に電気的に接続され、一方向に延びるように列をなして配列され、それぞれが、前記第2パッド電極と対向すると共に、前記第1パッド電極とは対向しないように配置された複数の第3パッド電極とを有して、且つ前記回路領域に隣接するスクライブエリアに設けられたTEGが形成された基板を準備する工程と、前記基板上の前記第1パッド電極と前記第3パッド電極とにプローブ針を接触させて、前記半導体集積回路の検査および前記TEGの測定を行う検査工程を含む。 A second method of manufacturing a semiconductor device including a semiconductor device inspection process according to the present invention includes a semiconductor integrated circuit, a test circuit for inspecting characteristics of the semiconductor integrated circuit, and the semiconductor integrated circuit or the test circuit. A plurality of first pad electrodes that are electrically connected to the semiconductor integrated circuit and used when testing the characteristics of the semiconductor integrated circuit; and when connected to the semiconductor integrated circuit and testing the characteristics of the semiconductor integrated circuit A circuit region having a plurality of second pad electrodes that are not used, a test element for evaluating the manufacture of the semiconductor integrated circuit, and a column electrically connected to the test element and extending in one direction Each of which has a plurality of third pad electrodes arranged to face the second pad electrode and not to face the first pad electrode. And a step of preparing a substrate on which a TEG provided in a scribe area adjacent to the circuit region is formed, and a probe needle is brought into contact with the first pad electrode and the third pad electrode on the substrate. And an inspection process for inspecting the semiconductor integrated circuit and measuring the TEG.
上記第2の半導体装置の製造方法において、前記半導体集積回路の検査は、前記テスト回路を駆動させて行う検査を含む。また一つの形態では、前記テスト回路がBIST用回路を含み、前記第1パッド電極は、前記BIST用回路を駆動するためのパッド電極を含む。 In the second method for manufacturing a semiconductor device, the inspection of the semiconductor integrated circuit includes an inspection performed by driving the test circuit. In one embodiment, the test circuit includes a BIST circuit, and the first pad electrode includes a pad electrode for driving the BIST circuit.
以上の第1および第2の半導体装置の製造方法においては、前記半導体集積回路の検査および前記TEGの測定を同時に行うことが最も望ましい。 In the first and second semiconductor device manufacturing methods described above, it is most desirable to perform the inspection of the semiconductor integrated circuit and the measurement of the TEG at the same time.
以上のように本発明に係る第1の半導体装置においては、回路領域内に形成され、半導体集積回路と電気的に接続された第1パッド電極と、回路領域に隣接するスクライブエリアに形成された第2パッド電極とが、互いに対向しない位置に形成される。また本発明に係る第2の半導体装置においては、回路領域内の半導体集積回路またはテスト回路に電気的に接続され、半導体集積回路の特性の検査を行う時に使用する第1パッド電極と、半導体集積回路に電気的に接続されているが検査を行う時には使用しない複数の第2パッド電極とが形成される。そして回路領域に隣接するスクライブエリアに形成された第3パッド電極が第2パッド電極に対向し、第1パッド電極とは対向しない位置に配置される。 As described above, in the first semiconductor device according to the present invention, the first pad electrode formed in the circuit region and electrically connected to the semiconductor integrated circuit, and the scribe area adjacent to the circuit region are formed. The second pad electrodes are formed at positions that do not face each other. In the second semiconductor device according to the present invention, a first pad electrode that is electrically connected to a semiconductor integrated circuit or a test circuit in the circuit region and is used when testing the characteristics of the semiconductor integrated circuit, and the semiconductor integrated circuit A plurality of second pad electrodes that are electrically connected to the circuit but are not used when testing is formed. The third pad electrode formed in the scribe area adjacent to the circuit region is disposed at a position facing the second pad electrode and not facing the first pad electrode.
本発明に係る半導体装置の検査工程を含む半導体装置の製造方法では、上記のような構成の半導体装置に対して検査を行うので、第1の半導体装置の第2パッド電極や第2の半導体装置の第3パッド電極がTEGのパッド電極である場合、回路領域内のパッド電極と、TEGのパッド電極に同時にプローブ針を接触させることができる。これに基づき、本発明の検査工程では半導体集積回路の検査とTEGの測定とを、特に同時に行うので、検査工程時間を短縮でき、また検査コストを節減することができる。 In the semiconductor device manufacturing method including the semiconductor device inspection process according to the present invention, the semiconductor device having the above-described configuration is inspected. Therefore, the second pad electrode and the second semiconductor device of the first semiconductor device are used. When the third pad electrode is a TEG pad electrode, the probe needle can be simultaneously brought into contact with the pad electrode in the circuit region and the TEG pad electrode. Based on this, since the inspection of the semiconductor integrated circuit and the TEG measurement are performed at the same time in the inspection process of the present invention, the inspection process time can be shortened and the inspection cost can be reduced.
以下本発明に係る各実施の形態について図面を参照しながら詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
(実施形態1)
半導体集積回路の製造工程はシリコンウエハおよびその上に形成された各種薄膜に対して微細加工を施し、集積回路を構成するトランジスタ、容量、抵抗などの半導体素子を形成する拡散工程、完成した集積回路の電気的特性あるいは機能の良否を検査する検査工程、集積回路チップの実装工程などで構成されている。このうちの検査工程の一つとして、半導体ウエハの状態でそれに形成された多数の集積回路を検査するプローブ検査工程がある。
(Embodiment 1)
The semiconductor integrated circuit manufacturing process includes a diffusion process for forming semiconductor elements such as transistors, capacitors, resistors, etc. constituting the integrated circuit by performing fine processing on the silicon wafer and various thin films formed thereon, and the integrated circuit completed. It is composed of an inspection process for inspecting the electrical characteristics or the quality of the function, an integrated circuit chip mounting process, and the like. One of the inspection processes is a probe inspection process for inspecting a large number of integrated circuits formed on a semiconductor wafer.
図1は本発明の第1の実施形態に係る検査方法、特に上記のプローブ検査に用いる半導体装置の平面レイアウトの例を示す図であるが、本発明の検査方法を説明する前にこの半導体装置について説明する。図1はシリコン基板などの半導体ウエハ上に、例えばステッパ、スキャナなどの縮小投影露光装置により1回で露光される1露光ショット領域内のパターンレイアウトを示している。 FIG. 1 is a diagram showing an example of a planar layout of a semiconductor device used for the inspection method according to the first embodiment of the present invention, particularly the above-described probe inspection. Before explaining the inspection method of the present invention, this semiconductor device will be described. Will be described. FIG. 1 shows a pattern layout in one exposure shot area that is exposed once on a semiconductor wafer such as a silicon substrate by a reduction projection exposure apparatus such as a stepper and a scanner.
図1において点線で表示した露光ショット領域1内に互いに同一構成を有する4個の矩形の半導体集積回路領域(以下回路領域という)2a、2b、2c、2dが配列されている。回路領域2a〜2dの外部すなわち回路領域2a〜2dの間の領域は、回路領域2a〜2dをそれぞれ半導体集積回路チップの個片に切断分離するスクライブエリアとなっており、このスクライブエリアは図1に示すX方向およびそれと直交するY方向に延びている。現実の半導体ウエハ上にはこのような露光ショット領域が規則正しいピッチを持ってマトリックス状に配列されるので、回路領域2a〜2dもまた一定のピッチで周期的に半導体ウエハ上のほぼ全面に配列されることになる。
1, four rectangular semiconductor integrated circuit regions (hereinafter referred to as circuit regions) 2a, 2b, 2c, and 2d having the same configuration are arranged in an exposure shot
スクライブエリア上の、回路領域2a〜2dそれぞれの左側に隣接する領域には、種々の寸法を有するトランジスタ、容量、抵抗などのテスト用素子を必要個数含むTEG3a、3b、3c、3dが、回路領域2a〜2dそれぞれのY方向に沿う方向の一辺とほぼ同一の長さになるように設けられている。また、回路領域2a〜2dそれぞれの上側に隣接するスクライブエリア上にはアクセサリ領域4a、4b、4c、4dのみが設けられ、例えばフォトリソ工程に使用するアライメントマーク、アライメントズレ量測定用マーク、膜厚モニタマークなど電気的特性測定以外の方法で半導体装置(半導体集積回路)の製造プロセスを評価するテストパターンを多数含んでいる。
In a region adjacent to the left side of each of the
次に、回路領域2a〜2d内およびTEG3a〜3d内には、電気的測定用のプローブ針を接触させ、集積回路や各種テスト用素子に電気信号を印加し、あるいは電気信号を外部に取り出すための、金属膜からなるパッド電極が形成されている。回路領域2a〜2dにおいては左右の一辺それぞれに沿う方向に一列に複数の同一寸法を有するパッド電極5aおよび5bが設けられ、これらのパッド電極は図示していないが各回路領域2a〜2d内に形成された回路に電気的に接続されている。パッド電極5b間の間隔は、検査工程を実施する際、互いに隣接するプローブ針が接触しないために十分で且つ最小に近い間隔に設定されるが、一方パッド電極5aは1個のパッド電極の寸法以上の比較的粗い間隔で配列される。
Next, in the
またTEG3a〜3d内においても複数の同一寸法を有するパッド電極6がスクライブエリアの延びるY方向に沿う方向に一列に、しかも1個のパッド電極の寸法以上の比較的粗い間隔で配列され、これらパッド電極6はトランジスタ、容量、抵抗などのテスト用素子に電気的に接続されている。パッド電極6の列が延びる方向は基本的にパッド電極5aの列が延びる方向に沿う方向であり、図1の例ではパッド電極6の列、パッド電極5aおよび5bの列、回路領域2a〜2dの左右の辺およびY方向は平行である。さらに図1に示すように個々のパッド電極5aとパッド電極6は、パッド電極5aの列方向と直交する方向(X方向に沿う方向)に見て、互いに直接対向しない位置に配置される。従ってパッド電極5aおよびパッド電極6は縦方向に交互の位置に配置される。
Also in the
TEG3a〜3dそれぞれの内部に形成されるテスト素子およびパッド電極6のパターン、寸法、構造、配置などはすべて同一であり、従って4つのTEGは同一物である。なお、図1においてはスクライブエリアの幅を大きく描画しているが実際の幅は高々100μm程度のものであり、以降に示すすべての半導体ウエハ上におけるパターンレイアウト図についても同様とする。
The patterns, dimensions, structure, arrangement, etc. of the test elements and
以上のような構成を有する半導体ウエハ上の半導体集積回路装置を検査するための、本発明に係る検査方法を次に説明する。図2はその検査工程を示すフロー図であり、最初に例えばプローバに設置したウエハカセットから測定用ステージ上に半導体ウエハを搬送しセットする。この半導体ウエハ上には図1に示した回路領域2a〜2d、TEG3a〜3dおよびアクセサリ領域4a〜4dが形成されているものとする。次にプローバから前の検査に用いたプローブカードを除去し、ステージ上にセットされた半導体ウエハ上に形成された検査すべき半導体集積回路の品種に対応したプローブカードに交換して装着・固定する。
Next, an inspection method according to the present invention for inspecting a semiconductor integrated circuit device on a semiconductor wafer having the above-described configuration will be described. FIG. 2 is a flowchart showing the inspection process. First, for example, a semiconductor wafer is transported and set on a measurement stage from a wafer cassette installed in a prober. It is assumed that
次にプローバにアライメント用のプローバ・ファイルを設定し、プローバに備えられたモニター用のCCDカメラなどを通じて監視しながら半導体ウエハ上の各パッド電極5a、5b、6とプローブ針との水平位置アライメントおよび垂直方向の針圧調整などを行う。図3は図1に示すパターンレイアウトを有する半導体ウエハ上の各種パッドに、プローブカードに固定されたプローブ針を位置合わせし、接触した状態を示す図である。プローブカード本体は樹脂などからなる基板に、プローブ針に電気的に接続される多層構造の配線が施された公知の構造であるので図3では表示を省略し、プローブ針が露出する矩形の開口7のみを示している。
Next, a prober file for alignment is set in the prober, and horizontal position alignment between each
図3に示すプローブ針はカンチレバー方式であり、プローブ針8aは開口7の左側一辺から右方向に設定されて回路領域2a内のパッド電極5aに接触し、またプローブ針9は同一辺から同方向に設定されてTEG3aのパッド電極6に接触し、さらにプローブ針8bは開口7の右側の一辺から左方向に設定されてパッド電極5bに接触する。そしてプローブ針8aはプローブ針9よりも長く、パッド電極5aの列およびパッド電極6の列が延びる方向に沿って交互に配列される。図1に示すようにパッド電極5aおよびパッド電極6を、パッド電極5aの列方向と直交する方向に直接対向しない位置に交互に配列したことにより、集積回路と接続するパッド電極5aとTEGのテスト用素子に接続するパッド電極6とにそれぞれプローブ針8aおよび9を同時に接触させることができる。
The probe needle shown in FIG. 3 is a cantilever type, the
プローブ針とパッド電極とのアライメント終了後、パッド電極5a、5b、6にそれぞれプローブ針8a、8b、9を接触させた状態で、プローバに接続された半導体用テスタ(LSIテスタ)を用い、回路領域2aに形成された集積回路本体の電気的特性の検査とTEG3aの電気的特性測定を同時に並行して行う。そして回路領域2aおよびTEG3aの検査・測定終了後プローバのステージを所定のピッチで移動させ、同様にして回路領域2bおよびTEG3b、・・・などに対して順次繰り返し同時検査・測定を実施する。このようにして、1枚の半導体ウエハ上の全ダイ(チップ)すなわち全回路領域およびTEG、および半導体ウエハカセットに搭載した全半導体ウエハに対する検査・測定を終了する。
After the alignment between the probe needle and the pad electrode, a circuit using a semiconductor tester (LSI tester) connected to the prober with the probe needles 8a, 8b, 9 in contact with the
以上述べたように本実施形態に係る半導体装置の検査方法は、スクライブエリアに形成されるTEGのパッド電極6の列と、隣接する半導体集積回路領域のパッド電極5aの列において、パッド電極6とパッド電極5aとの相対的配置を、それらが互いに対向しない配置とした被検査半導体ウエハを用いる。そしてプローブ針を回路領域のパッド電極とTEGのパッド電極とに同時に接触させて、回路領域の集積回路の検査とTEG測定を同時に行うものである。
As described above, the method for inspecting a semiconductor device according to this embodiment includes the
一般にTEGの測定時間は集積回路の検査時間よりも短いので、本実施形態の検査方法によれば、集積回路検査とTEG測定とを同時に実施することによりTEG測定に要する時間を集積回路の検査時間に吸収することができる。なお、このような検査方法とする代わりに、プローブ針を図3の状態にしたままで集積回路検査とTEG測定とを別々に順次実施してもよい。 In general, since the TEG measurement time is shorter than the integrated circuit inspection time, according to the inspection method of the present embodiment, the time required for the TEG measurement can be obtained by simultaneously performing the integrated circuit inspection and the TEG measurement. Can be absorbed into. Instead of using such an inspection method, the integrated circuit inspection and the TEG measurement may be performed separately and sequentially with the probe needle in the state shown in FIG.
既に述べたように従来の検査工程では集積回路の検査とTEGの測定とは別々に行われるのであるが、集積回路上のパッド電極配置とTEGのパッド電極配置とは異なるために当然のことながら集積回路の検査専用と、TEGの測定専用の少なくとも2種類のプローブカードが必要である。従って従来の検査工程は例えば、 半導体ウエハをステージにセット→第1のプローブカードに交換→プローバ・ファイル設定→プローブアライメント→TEG測定→第2のプローブカードに交換→プローバ・ファイル設定→プローブアライメント→集積回路検査、 というフローとなる。 As described above, in the conventional inspection process, the inspection of the integrated circuit and the measurement of the TEG are performed separately, but it is natural that the pad electrode arrangement on the integrated circuit and the pad electrode arrangement of the TEG are different. At least two types of probe cards dedicated to integrated circuit testing and TEG measurement are required. Therefore, the conventional inspection process is, for example, setting a semiconductor wafer on the stage → changing to the first probe card → prober file setting → probe alignment → TEG measurement → changing to the second probe card → prober file setting → probe alignment → The flow is integrated circuit inspection.
これに対して本発明に係る検査方法のフローは図2に示すとおりであるから、本発明による検査方法によれば、従来の検査工程よりプローブカード交換、プローバ・ファイル設定、プローブアライメント各1工程低減することができ、これと共に高価なプローブカードも1個削減できる。こうして全検査時間を短縮し、ある場合には検査設備数も削減して検査コストを低減することができる。ある所定の規模を有する半導体集積回路装置を検査対象とした場合、集積回路検査とTEG測定とを別々に順次行う検査工程に対しては従来より約10%の時間短縮が実現でき、また集積回路検査とTEG測定とを同時実施する検査工程に対しては従来より約25%の時間短縮が実現できた。 On the other hand, since the flow of the inspection method according to the present invention is as shown in FIG. 2, according to the inspection method according to the present invention, probe card replacement, prober file setting, and probe alignment are performed one step each from the conventional inspection steps This can be reduced, and at the same time, one expensive probe card can be reduced. In this way, the total inspection time can be shortened, and in some cases, the number of inspection facilities can be reduced to reduce the inspection cost. In the case where a semiconductor integrated circuit device having a predetermined scale is to be inspected, the time required for the inspection process in which the integrated circuit inspection and the TEG measurement are separately performed can be reduced by about 10% compared to the conventional technique. For the inspection process in which the inspection and the TEG measurement are performed at the same time, the time can be reduced by about 25%.
なお、半導体ウエハ上に形成されるパターンレイアウトは、図1に示すようにアクセサリ領域4a〜4dがTEG3a〜3dが設けられたスクライブエリアの延びるY方向に並べて設置されるのではなく、それと直交して延びる(X方向)スクライブエリア上であって、しかもTEG3a〜3dを避けるように設置されている。このような配置には、プローブ針(図3参照)が検査工程中何らかの原因でアクセサリ領域4a〜4dと接触し、それら内部に形成されているテストパターンに損傷を与える確率を大幅に低下させることができる利点がある。
Note that the pattern layout formed on the semiconductor wafer is not arranged side by side in the Y direction in which the scribe areas where the
図1に示した回路領域を含むパターンレイアウト構成は、本発明による検査方法が実施できる構成の代表的な一例であるが、これに限られたものではなく、種々の変形が可能である。図4は図1における1露光ショット領域内のパターンレイアウトの変形例を示す図である。この例においても露光ショット領域1内には回路領域2a〜2d、アクセサリ領域4a〜4dが形成されるがこれらは図1と同一であるから、同一部分に同一符号を付与して説明を省略する。図4のパターンレイアウトでは、Y方向に延びるスクライブエリア上に、各回路領域2a〜2dの左側の一辺に隣接して2個のTEGのグループ(20a、21a)、(20b、21b)、(20c、21c)、(20d、21d)が、回路領域2a〜2dの左側一辺の長さとほぼ同じ長さで形成されている。
The pattern layout configuration including the circuit region shown in FIG. 1 is a typical example of a configuration in which the inspection method according to the present invention can be carried out. However, the configuration is not limited to this, and various modifications are possible. FIG. 4 is a diagram showing a modification of the pattern layout in one exposure shot area in FIG. Also in this example,
各TEGグループ(20a、21a)〜(20d、21d)内にはトランジスタ、抵抗などのテスト用素子が形成されると共に、スクライブエリアの延びる方向(Y方向)に一列に複数配列されたパッド電極22が形成され、前記テスト用素子に電気的に接続されている。また、パッド電極22とそれらに隣接する回路領域22a〜22d内のパッド電極5aとは、図1の例と同様にパッド電極5aの列方向と直交する方向に互いに直接対向しない位置に設けられている。このような構成にしてもプローブ針をパッド電極22、5aおよび5bに同時に接触させて回路領域2a〜2dの検査とTEGグループ(20a、21a)〜(20d、21d)の測定とを同時に行えるので、図1の半導体ウエハに対する検査の場合と同様な効果を有する。この変形例のように同一スクライブエリアに一列に配置することを条件としてTEGを複数に分割すると、配置の自由度が増すという利点が得られる。
In each TEG group (20a, 21a) to (20d, 21d), test elements such as transistors and resistors are formed, and a plurality of
(実施形態2)
図5は、本発明の第2の実施形態に係る検査方法において用いる半導体ウエハにおいて、その上に形成されている半導体装置を含む平面パターンレイアウトを示す図である。まずこの半導体装置を含むパターンレイアウトについて説明する。図5において、半導体ウエハ上に縮小投影露光装置により露光される点線で表示した露光ショット領域1内に互いに同一構成を有する4個の矩形の回路領域2a、2b、2c、2dが配列されている。回路領域2a〜2d内にはその左右一辺に沿って一方向に一列に複数の同一寸法を有するパッド電極5aおよび5bが設けられ、図示していない各回路領域2a〜2d内部の回路に電気的に接続されている。回路領域2a〜2dおよびこれら回路領域に形成された回路、パッド電極5a、5bの構成、寸法や配置は図1と同じである。
(Embodiment 2)
FIG. 5 is a diagram showing a planar pattern layout including a semiconductor device formed on a semiconductor wafer used in the inspection method according to the second embodiment of the present invention. First, a pattern layout including this semiconductor device will be described. In FIG. 5, four
回路領域2a〜2dの外部のY方向に延びるスクライブエリア上であり、且つ回路領域2aおよび2c、または回路領域2bおよび2dの左側に隣接する領域には、種々の寸法を有するトランジスタ、容量、抵抗などのテスト用素子を必要個数含むTEG10a、10bが、回路領域2aおよび2cあるいは回路領域2bおよび2dの2個分とそれらに挟まれてX方向に延びるスクライブエリア幅との合計長さとほぼ同一の長さに連続的に設けられている。
On the scribe area extending in the Y direction outside the
TEG10a内にはトランジスタ、容量、抵抗などのテスト用素子が形成され、しかもTEG10aの回路領域2aに隣接する部分に形成されるテスト素子と回路領域2cに隣接するTEG10aの部分に形成されるテスト素子とは種類が異なる。さらにTEG10aには複数の同一寸法を有するパッド電極12、13、14(斜線を施したパッド電極)がパッド電極5aの列が延びる方向に沿う方向に一列に配列されている。図5においてはパッド電極12、13、14の列、パッド電極5aの列、および回路領域2a、2cの左側一辺、さらにY方向は実質的に平行である。そしてパッド電極12および13は1個のパッド電極の寸法以上の比較的粗い間隔で配列されるのに対し、パッド電極14は、例えば検査工程を実施する際、互いに隣接するプローブ針が接触しないために十分で且つ最小に近い間隔で配列される。またパッド電極12、13および14はそれぞれの近傍の領域に形成されたテスト素子に電気的に接続されている。
Test elements such as transistors, capacitors, and resistors are formed in the
本実施の形態によるパターンレイアウトでは、TEG10aが有するパッド電極12および13と回路領域2aおよび2cのパッド電極5aとは第1の実施形態と同様の相対的位置関係で配置される。すなわち、パッド電極12、13とパッド電極5aとはすべて、パッド電極5aの列が延びる方向と直交する方向に見て、互いに直接対向しない位置に配置される。これにより図5ではパッド電極5aおよびパッド電極12、13は縦方向に交互の位置に配置されることになる。これに対してパッド電極14に対向する部分はX方向に延びるスクライブエリアとなっており、パッド電極5aの位置と関係なく上述の通り狭い間隔で配置される。
In the pattern layout according to the present embodiment, the
なお、パッド電極14はTEG10aが形成されると共にY方向に延びるスクライブエリアと回路領域2a、2cをY方向に分離し、X方向に延びるスクライブエリアとの交差部に設けられるので、パッド電極5aとは対向していないことは明らかである。またTEG10bの領域、その内部に形成されるテスト素子およびパッド電極12、13、14のパターン、寸法、構造、配置などはTEG10aと同一、すなわちTEG10bはTEG10aと同一物である。
The
また、X方向に延び回路領域2aおよび2bそれぞれの上側に隣接するスクライブエリア上にはアクセサリ領域11aおよび11bのみが設けられている。さらにX方向に延び回路領域2cおよび2dの上側に隣接するスクライブエリア上にもアクセサリ領域11cおよび11dが設けられているが、TEG10aおよび10bとのオーバーラップを避けるためにアクセサリ領域4aおよび4bより長さが短く設定されている。これらのアクセサリ領域11a〜11dには第1の実施形態におけるアクセサリ領域4a〜4d(図1)と同じくフォトリソ工程用アライメントマーク、アライメントズレ量測定用マーク、膜厚モニタマークなどの半導体装置の製造プロセスを評価するテストパターンが多数含まれている。
Further, only
以上のようなパターンレイアウトを半導体ウエハ上に有する半導体装置に対する検査を行う第2の実施形態に係る検査方法は、実質的に図2に示す検査フローと同一であるが、この検査に用いるプローブカードの構成および半導体装置・TEG同時検査、測定の具体的内容が異なる。図6は図2の検査フローにおけるプローブ針のアライメント終了後、図5のパターンレイアウトを有する半導体ウエハ上の各種パッドに、プローブカードに固定されたプローブ針を接触した状態を示す図である。図6のように各プローブ針は2個の回路領域2a、2cおよびTEG10aのパッドに同時に接触する。
The inspection method according to the second embodiment for inspecting the semiconductor device having the pattern layout as described above on the semiconductor wafer is substantially the same as the inspection flow shown in FIG. And the specific contents of the semiconductor device / TEG simultaneous inspection and measurement are different. 6 is a diagram showing a state in which the probe needle fixed to the probe card is in contact with various pads on the semiconductor wafer having the pattern layout of FIG. 5 after the alignment of the probe needle in the inspection flow of FIG. As shown in FIG. 6, each probe needle simultaneously contacts the pads of the two
プローブ針16aはプローブカードの開口15の左側一辺から右方向に設定されて回路領域2aおよび2c両方のパッド電極5aに接触し、プローブ針17aは同一辺から同方向に設定されてTEG10aのパッド電極12および13に接触し、またプローブ針17bは同一辺から同方向に設定されてTEG10aのパッド電極14に接触する。さらにプローブ針16bは開口15の右側の一辺から左方向に設定されて回路領域2aおよび2c両方のパッド電極5bに接触する。
The
プローブ針16aはプローブ針17aおよび17bよりも長く、プローブ針16aおよび17aはパッド電極5a、12、13の配置に応じてY方向に沿って交互に配列される。図5に示すようにパッド電極5aおよびパッド電極12、13、14を、パッド電極5aの列が延びる方向と直交する方向に互いに対向しない位置に配列したことにより、回路領域2aおよび2cの集積回路と接続するパッド電極5aとTEGのテスト用素子に接続するパッド電極12、13、14にプローブ針16a、17a、17bを同時に接触させることができる。
The
以上のようにプローブ針を電極パッドに接触させた後、検査フロー(図2)のTEG・集積回路特性の同時測定ステップにおいて、回路領域2a、2cの集積回路の検査およびTEG10aの特性測定を同時に実施する。次いでプローバのステージを所定のピッチで移動させ、回路領域2b、2dおよびTEG10b、・・・などに対して順次繰り返し同時検査・測定を実施する。なお、第1実施形態に述べたものと同様にプローブ針の接触を図6のようにした状態で集積回路の検査とTEGの測定とを別々に順次実施してもよい。
After the probe needle is brought into contact with the electrode pad as described above, in the simultaneous measurement step of the TEG / integrated circuit characteristics in the inspection flow (FIG. 2), the inspection of the integrated circuits in the
本実施形態に係る半導体装置の検査方法によれば、第1の実施形態と同様な効果が得られる。これに加え、本実施形態では2個の回路領域を同時検査するので第1の実施形態におけるよりも検査工程に要する時間を短縮することができる。また、Y方向に延びるスクライブエリアの、回路領域2個分に隣接する領域、およびこのスクライブエリアと、前記2個の回路領域を分離してX方向に延びるスクライブエリアとの交差部をTEG形成領域とすることができるのでTEGに作り込むテスト素子の種類を第1の実施の形態よりも増やすことができ、半導体装置の製造プロセスのより詳細な解析が可能となる。 According to the semiconductor device inspection method of the present embodiment, the same effects as those of the first embodiment can be obtained. In addition to this, in the present embodiment, since two circuit areas are simultaneously inspected, the time required for the inspection process can be shortened as compared with the first embodiment. Further, a region adjacent to two circuit regions of the scribe area extending in the Y direction, and an intersection of the scribe area and the scribe area extending in the X direction by separating the two circuit regions from each other are TEG formation regions. Therefore, it is possible to increase the types of test elements built into the TEG as compared with the first embodiment, and to perform a more detailed analysis of the semiconductor device manufacturing process.
本実施の形態は、3個以上の所定数の回路領域を同時検査する場合にも適用することができる。また、本実施の形態は図1のパターンレイアウトを有する半導体ウエハに適用してもよい。この場合は、図6に示したプローブカードのプローブ針構成を修正し、パッド14に接触するプローブ針17bを除去したプローブカードを用いればよい。
The present embodiment can also be applied to a case where a predetermined number of circuit areas of three or more are simultaneously inspected. Further, this embodiment may be applied to a semiconductor wafer having the pattern layout of FIG. In this case, a probe card in which the probe needle configuration of the probe card shown in FIG. 6 is corrected and the probe needles 17b contacting the
(実施形態3)
上記第1および第2の実施形態による検査方法で検査される半導体装置は、図1、図4あるいは図5のように、互いに隣接するプローブ針が相互に接触しないようにしつつ集積回路とTEGの両方のパッドにプローブ針を接触可能とするために、パッド電極間隔をそれ自体の寸法以上にしたり、比較的自由に配置変更したりできる面積的余裕があるものであった。しかしながら例えば近年のシステムLSIなどの半導体装置においては、搭載される素子の微細化、高密度化、あるいは高機能化に従って外部に対する信号入出力用のパッド電極数も場合によっては数百ピン以上にも達し、チップ上にパッド電極を自由に配置できるスペースがない。
(Embodiment 3)
The semiconductor device to be inspected by the inspection methods according to the first and second embodiments is similar to that of FIG. 1, FIG. 4, or FIG. 5, while preventing the adjacent probe needles from contacting each other. In order to allow the probe needles to come into contact with both pads, the pad electrode spacing is larger than its own dimension, and there is an area margin that can be rearranged relatively freely. However, for example, in recent semiconductor devices such as system LSIs, the number of pad electrodes for signal input / output with respect to the outside is increased to several hundred pins or more in some cases in accordance with miniaturization, higher density, or higher functionality of mounted elements. And there is no space on the chip where the pad electrodes can be freely arranged.
本発明の第3の実施形態に係る半導体装置の検査方法はこのような半導体装置に対応するものである。図7は、本発明の第3の実施形態に係る検査方法において用いる半導体ウエハの上に形成されている半導体装置を含む平面パターンレイアウトを示す図であり、本実施形態においては半導体装置はシステムLSIを例とする。 The semiconductor device inspection method according to the third embodiment of the present invention corresponds to such a semiconductor device. FIG. 7 is a diagram showing a planar pattern layout including a semiconductor device formed on a semiconductor wafer used in the inspection method according to the third embodiment of the present invention. In this embodiment, the semiconductor device is a system LSI. For example.
このシステムLSIを含むパターンレイアウトについて説明すると、図7において、半導体ウエハ上に縮小投影露光装置により露光される点線で表示した露光ショット領域30内に矩形の回路領域31が形成されている。回路領域31の中央部にはシステムLSIを構成する集積回路本体領域32が配置される。この集積回路本体領域32は図示を省略しているがCPU(中央処理装置)、ROM(リードオンリーメモリ)、RAM(ランダムアクセスメモリ)、ポート、ユーザーロジック、この集積回路自体の電気的特性や機能などの特性を自動検査するためのテスト回路などを備えている。前記テスト回路はBIST(Built-in Self Test)用回路およびBIST用回路以外の、所定のテストモードで集積回路を検査するテスト回路からなるものとする。
A pattern layout including this system LSI will be described. In FIG. 7, a
回路領域31の周辺部で左側の一辺に沿う方向に一列に複数の同一寸法を有するパッド電極35(斜線を施したパッド電極)およびパッド電極37が形成されている。パッド電極35はこのシステムLSIのBISTを行うため、BIST用回路を駆動し交信するためのパッド電極であり、BIST用回路に電気的に接続されている。パッド電極37は実使用状態では使用するが本実施の形態による検査方法では使用しないパッド電極である。また回路領域31の右側の一辺に沿う方向にも一列に、同一寸法を有し、この検査方法には使用しない複数のパッド電極37が連続的に形成されている。パッド電極37はすべてシステムLSI回路に電気的に接続されている。
A plurality of pad electrodes 35 (hatched pad electrodes) and
一方回路領域31の上側および下側の一辺に沿う方向にそれぞれ一列に複数のパッド電極36(点の陰影を付けたパッド電極)が連続的に形成されている。このパッド電極36はBIST用回路以外のテスト回路を駆動し交信するためのものと、テスト回路を使用せず実使用状態と同様、システムLSIに直接信号印加するなどの方法で検査するためのものとを含み、テスト回路またはシステムLSI回路に電気的に接続されている。
On the other hand, a plurality of pad electrodes 36 (pad electrodes shaded with dots) are continuously formed in a row in the direction along one side of the upper side and the lower side of the
以上の回路領域31内に形成されたパッド電極35、36および37は、例えば検査工程を実施する際、互いに隣接するプローブ針が接触しないために十分で且つ最小に近い間隔(パッド電極1辺の長さ〜その1/2程度)で配列される。
The
また回路領域31の外部はスクライブエリアとなっており、その内Y方向に延びるスクライブエリア上であり且つ回路領域31の右側に隣接する領域には、種々の寸法を有するトランジスタ、容量、抵抗などのテスト用素子を必要個数含むTEG33が設けられ、そのスクライブエリアが伸びる方向への長さは、露光ショット領域30の前記方向への配列ピッチより短い範囲内でテスト用素子の必要数に応じた長さに設定される。TEG33には複数の同一寸法を有するパッド電極38がスクライブエリアの延びる方向(Y方向)に沿う方向に一列に配列され、半導体ウエハに形成されたテスト素子に電気的に接続されている。
The outside of the
TEG33内に形成されたパッド電極38もまたパッド電極35、36および37と同様に、検査工程を実施する際、互いに隣接するプローブ針が接触しないために十分で且つ最小に近い間隔(パッド電極1辺の長さ〜その1/2程度)で配列される。そして図7に示すようにTEG33のパッド電極38の列は、少なくとも回路領域31の、検査工程に使用しないパッド電極37の列と対向するようにスクライブエリアに形成される。
Similarly to the
図7に示した例ではパッド電極38のそれぞれはパッド電極37それぞれと、パッド電極38の列が延びる方向と直交する方向に正確に対向しているが、パッド電極38の列が、パッド電極37の連続的な配列からなる列と対向させることができるときは必ずしも個々のパッド電極同士を上のように正確に対向させる必要はない。しかしながら例えば回路領域31の右辺に沿うパッド電極列に、検査工程に使用するパッド電極と使用しないパッド電極とが混在している場合には、TEG33のパッド電極38は回路領域31に形成された検査工程に使用しないパッド電極と正確に直接対向させて配置することが望ましい。
In the example shown in FIG. 7, each
TEG33が形成されたスクライブエリアと直交し、また回路領域31の上部周辺に形成された検査工程に使用するパッド電極36の列に隣接し、X方向に延びるスクライブエリア上にはアクセサリ領域34が設けられている。このアクセサリ領域34にはフォトリソ工程用アライメントマーク、アライメントズレ量測定用マーク、膜厚モニタマークなどの半導体装置の製造プロセスを評価するテストパターンが多数含まれている。
An
以上説明したパターンレイアウトを半導体ウエハ上に有する半導体装置(システムLSI)およびTEGに対する検査を行う第3の実施形態に係る検査工程は、実質的に図2に示す検査フローを用いて実施することができ、検査には専用の構成を有するプローブカードを用いる。図8は図2の検査フローにおけるプローブ針のアライメント終了後、図7のパターンレイアウトを有する半導体ウエハ上の各種パッドに、プローブカードに固定されたプローブ針を接触した状態を示す図である。 The inspection process according to the third embodiment for inspecting the semiconductor device (system LSI) having the pattern layout described above on the semiconductor wafer and the TEG can be performed substantially using the inspection flow shown in FIG. A probe card having a dedicated configuration is used for the inspection. 8 is a diagram showing a state in which the probe needle fixed to the probe card is in contact with various pads on the semiconductor wafer having the pattern layout of FIG. 7 after the alignment of the probe needle in the inspection flow of FIG.
プローブ針41aはプローブカードの開口40の左側一辺から右方向に設定されて回路領域31内のBIST用パッド電極35のみに接触し、プローブ針41bは開口40の上側および下側の一辺からそれぞれ下および上方向に設定されてBIST用回路以外のテスト回路を用いた検査、および通常の検査のためのパッド電極36に接触し、またプローブ針41cはTEG33のパッド電極38に接触する。
The
ここで集積回路本体領域32に組み込まれたBIST用回路は、検査に用いるテストパターンを生成する回路と出力判定データを圧縮する回路からなり、被検査回路形式に対応してメモリBIST用回路、ロジックBIST用回路などがある。例えばシステムLSI中のランダムロジック回路を検査対象としたロジックBISTは、ランダム信号発生器と出力パターン圧縮器とを内蔵することにより、非常に小さいサイズのテストパターンで回路の検査ができる。
Here, the BIST circuit incorporated in the integrated
従って検査時にBIST用テスト回路を用い固有のテストモードで検査すると、実使用時と同じ状態で回路を駆動し検査する場合と比較して非常に少ないパッド電極数(ピン数)で検査することができるため、検査工程において一部のパッド電極(例えばパッド電極37)が不必要となる。BIST用以外の所定のテストモードで検査を行うテスト回路も類似の能力を有する。こうして本実施形態に係る検査方法においては、図7に示したように検査に使用にしないパッド電極37の列に隣接し、対向させてTEG33のパッド電極38の列を配置したことにより、あるいはTEG33の個々のパッド電極38を回路領域31の個々のパッド電極37と対向させて配置したことにより、回路領域31のパッド電極35および36とTEG33のパッド電極38とに同時にプローブ針を接触させることができる。
Therefore, when a test is performed in a specific test mode using a BIST test circuit at the time of inspection, it is possible to inspect with a much smaller number of pad electrodes (number of pins) than when the circuit is driven and inspected in the same state as in actual use. Therefore, some pad electrodes (for example, pad electrode 37) become unnecessary in the inspection process. A test circuit that performs a test in a predetermined test mode other than for BIST has a similar capability. Thus, in the inspection method according to the present embodiment, as shown in FIG. 7, the row of
以上のようにプローブ針を各電極パッドに接触させた後、検査フロー(図2)のTEG・集積回路特性の同時測定ステップにおいて、集積回路本体領域32に形成されたシステムLSI回路を、テストモードでBIST用回路、他のテスト回路を駆動させ、またこれらのテスト回路に関係しないパッド電極に信号電圧を印加して検査し、同時にTEG33の特性測定を実施する。次いでプローバのステージを所定のピッチで移動させ、順次繰り返し同時検査・測定を実施する。なお、第1実施形態に述べたものと同様にプローブ針の接触を図8のようにした状態でシステムLSI回路の検査とTEGの測定とを別々に順次実施してもよい。
After contacting the probe needle to each electrode pad as described above, the system LSI circuit formed in the integrated circuit
本実施の形態によれば、システムLSIなどのように半導体装置上に設けられるパッド電極数が多く、パッド電極を自由に意図する位置に配置するスペースがない場合であっても集積回路本体とTEGとを同時に検査・測定することができるので、検査工程に要する時間を短縮できる、プローブカード数を節減できるなど第1の実施形態と同様の効果が得られる。 According to the present embodiment, the integrated circuit body and the TEG are provided even when there are a large number of pad electrodes provided on the semiconductor device such as a system LSI and there is no space to freely place the pad electrodes at intended positions. Since the time required for the inspection process can be shortened and the number of probe cards can be reduced, the same effects as those of the first embodiment can be obtained.
以上説明したように本発明に係る半導体装置の検査方法およびこの検査方法に適用される半導体装置の構成は、一連の半導体装置の製造工程の一つであるプローブ検査工程を短縮し検査コストを削減しようとする場合に有益なものである。また本発明は半導体装置類似の製造工程で製造される他のデバイスにも有効である。 As described above, the semiconductor device inspection method according to the present invention and the configuration of the semiconductor device applied to this inspection method shorten the probe inspection process, which is one of a series of semiconductor device manufacturing processes, and reduce the inspection cost. It is useful when trying to do so. The present invention is also effective for other devices manufactured by a manufacturing process similar to a semiconductor device.
1、30 露光ショット領域
2a、2b、2c、2d、31 半導体集積回路領域
3a、3b、3c、3d、10a、10b、20a、20b、20c、20d、21a、21b、21c、21d、33 TEG
4a、4b、4c、4d、11a、11b、11c、11d、34 アクセサリ領域
5a、5b、35、36 半導体集積回路領域のパッド電極
6、12、13、14、22、38 TEGのパッド電極
7、15、40 プローブカードの開口
8a、8b、9、16a、16b、17a、17b、41a、41b、41c プローブ針
32 集積回路本体領域
37 検査に使用しない半導体集積回路領域のパッド電極
1, 30 Exposure shot
4a, 4b, 4c, 4d, 11a, 11b, 11c, 11d, 34
Claims (14)
前記回路領域に隣接するスクライブエリアに、前記一方向に沿う方向に延びるように列をなして配列された複数の第2パッド電極と、が基板上に形成され、
前記第1パッド電極のそれぞれと前記第2パッド電極のそれぞれは、前記一方向と直交する方向に互いに対向しない位置に形成されていることを特徴とする半導体装置。 A semiconductor integrated circuit, and a circuit region having a plurality of first pad electrodes arranged in rows extending in one direction and electrically connected to the semiconductor integrated circuit;
A plurality of second pad electrodes arranged in a row so as to extend in a direction along the one direction in a scribe area adjacent to the circuit region, are formed on the substrate,
Each of the first pad electrodes and each of the second pad electrodes are formed at positions that do not face each other in a direction orthogonal to the one direction.
前記回路領域に隣接するスクライブエリアに、一方向に延びる列をなして配列された複数の第3パッド電極と、が基板上に形成され、
前記第3パッド電極は、前記第2パッド電極に対向し、且つ前記第1パッド電極とは対向しない位置に形成されていることを特徴とする半導体装置。 A semiconductor integrated circuit; a test circuit for inspecting characteristics of the semiconductor integrated circuit; and a plurality of second circuits electrically connected to the semiconductor integrated circuit or the test circuit and used for inspecting characteristics of the semiconductor integrated circuit. A circuit region having one pad electrode and a plurality of second pad electrodes that are electrically connected to the semiconductor integrated circuit and are not used when testing the characteristics of the semiconductor integrated circuit;
A plurality of third pad electrodes arranged in a row extending in one direction in a scribe area adjacent to the circuit region are formed on the substrate,
The semiconductor device, wherein the third pad electrode is formed at a position facing the second pad electrode and not facing the first pad electrode.
前記半導体集積回路の製造に関する評価を行うためのテスト素子と、前記テスト素子に電気的に接続され、前記一方向に沿う方向に延びるように列をなして配列され、それぞれが、前記第1パッド電極のそれぞれと、前記一方向と直交する方向には対向しないように配置された複数の第2パッド電極とを有して、前記回路領域に隣接するスクライブエリアに設けられたTEGと、が形成された基板を準備する工程と、
前記基板上の前記第1パッド電極と前記第2パッド電極とにプローブ針を接触させて、前記半導体集積回路の検査および前記TEGの測定を行う検査工程を含むことを特徴とする半導体装置の製造方法。 A semiconductor integrated circuit, and a circuit region having a plurality of first pad electrodes arranged in rows extending in one direction and electrically connected to the semiconductor integrated circuit;
A test element for performing an evaluation relating to the manufacture of the semiconductor integrated circuit; and a test element electrically connected to the test element and arranged in a row extending in a direction along the one direction, and each of the first pads Each of the electrodes has a plurality of second pad electrodes arranged so as not to oppose each other in a direction orthogonal to the one direction, and a TEG provided in a scribe area adjacent to the circuit region is formed. Preparing a prepared substrate; and
A semiconductor device manufacturing method, comprising: an inspection step of inspecting the semiconductor integrated circuit and measuring the TEG by bringing a probe needle into contact with the first pad electrode and the second pad electrode on the substrate. Method.
前記検査工程は、前記所定数の回路領域に形成された前記第1パッド電極と前記1つのTEGの前記第2パッド電極とにプローブ針を接触させて、前記所定数の回路領域のそれぞれが有する前記半導体集積回路の検査および前記1つのTEGの測定を行う工程であることを特徴とする請求項7に記載の半導体装置の製造方法。 A predetermined number of the circuit regions are arranged in a direction along the one direction, and one TEG is provided so as to extend over a region adjacent to the predetermined number of circuit regions in the scribe area,
In the inspection step, a probe needle is brought into contact with the first pad electrode formed in the predetermined number of circuit regions and the second pad electrode of the one TEG, and each of the predetermined number of circuit regions includes The method for manufacturing a semiconductor device according to claim 7, wherein the semiconductor integrated circuit is inspected and the one TEG is measured.
前記半導体集積回路の製造に関する評価を行うためのテスト素子と、前記テスト素子に電気的に接続され、一方向に延びるように列をなして配列され、それぞれが、前記第2パッド電極と対向すると共に、前記第1パッド電極とは対向しないように配置された複数の第3パッド電極とを有して、且つ前記回路領域に隣接するスクライブエリアに設けられたTEGと、が形成された基板を準備する工程と、
前記基板上の前記第1パッド電極と前記第3パッド電極とにプローブ針を接触させて、前記半導体集積回路の検査および前記TEGの測定を行う検査工程を含むことを特徴とする半導体装置の製造方法。 A semiconductor integrated circuit; a test circuit for inspecting characteristics of the semiconductor integrated circuit; and a plurality of second circuits electrically connected to the semiconductor integrated circuit or the test circuit and used for inspecting characteristics of the semiconductor integrated circuit. A circuit region having one pad electrode and a plurality of second pad electrodes that are electrically connected to the semiconductor integrated circuit and are not used when testing the characteristics of the semiconductor integrated circuit;
Test elements for performing an evaluation relating to the manufacture of the semiconductor integrated circuit, and electrically connected to the test elements and arranged in a row extending in one direction, each facing the second pad electrode And a TEG provided with a plurality of third pad electrodes arranged so as not to face the first pad electrode and provided in a scribe area adjacent to the circuit region. A preparation process;
A semiconductor device manufacturing method, comprising: an inspection step of inspecting the semiconductor integrated circuit and measuring the TEG by bringing a probe needle into contact with the first pad electrode and the third pad electrode on the substrate. Method.
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