JP2012018004A - Etching method of semiconductor substrate and manufacturing method of capacitance type micro electromechanical system (mems) sensor - Google Patents
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Abstract
Description
本発明は、半導体基板のエッチング方法およびそれを利用した静電容量型MEMSセンサの製造方法に関する。 The present invention relates to a method for etching a semiconductor substrate and a method for manufacturing a capacitive MEMS sensor using the same.
近年、MEMS(Micro Electro Mechanical Systems)技術を応用したデバイスが携帯電話機などに搭載され始めたことから、MEMSデバイスが注目されている。
MEMSデバイスの作製に際し、高いアスペクト比でエッチングする技術として、深掘り反応性イオンエッチング(深掘りRIE:Deep Reactive Ion Etching)が知られている。
In recent years, MEMS devices have attracted attention because devices using MEMS (Micro Electro Mechanical Systems) technology have begun to be installed in mobile phones and the like.
As a technique for etching at a high aspect ratio in manufacturing a MEMS device, deep reactive ion etching (DIE) is known.
深掘りRIEは、半導体基板におけるエッチングパターンの形状によって、そのエッチングレートが異なる。そのため、MEMSデバイス作製の際、形状や大きさが異なるエッチングパターンが混在していると、深掘りRIEにより形成された凹部の深さが、パターンごとにばらばらになる。
本発明の目的は、エッチング領域の形状または大きさによらずに、正確に制御された深さの凹部を形成することができる半導体基板のエッチング方法を提供することである。
In the deep RIE, the etching rate differs depending on the shape of the etching pattern in the semiconductor substrate. Therefore, when etching patterns having different shapes and sizes are mixed during the fabrication of the MEMS device, the depths of the recesses formed by the deep digging RIE vary from pattern to pattern.
An object of the present invention is to provide a method for etching a semiconductor substrate capable of forming a recess having a precisely controlled depth regardless of the shape or size of the etching region.
また、本発明の別の目的は、静電容量の変化を検出する1対の電極(第1電極および第2電極)を設計通りに作製することができる静電容量型MEMSセンサの製造方法を提供することである。 Another object of the present invention is to provide a method for manufacturing a capacitive MEMS sensor capable of manufacturing a pair of electrodes (first electrode and second electrode) for detecting a change in capacitance as designed. Is to provide.
上記目的を達成するための請求項1に記載の半導体基板のエッチング方法は、エッチング領域が定められた半導体基板の当該エッチング領域を選択的にエッチングする方法であって、当該エッチング領域内の複数箇所から所定のパターンで深掘り反応性イオンエッチングすることにより、同一形状および大きさの開口を有する複数の第1凹部を前記エッチング領域に形成する工程と、複数の前記第1凹部を区画する前記半導体基板の側壁を等方性イオンエッチングで除去することにより、複数の前記第1凹部が一体化された第2凹部を前記エッチング領域に形成する工程とを含んでいる。
The method for etching a semiconductor substrate according to
この方法によれば、半導体基板に定められたエッチング領域に第2凹部が形成される。この第2凹部の形成に先立って、半導体基板が、エッチング領域内の複数箇所から、所定のパターンで深掘り反応性イオンエッチングされる。つまり、エッチング領域内の半導体が、同一パターン(同一形状および大きさの開口パターン)で深掘り反応性イオンエッチングされる。そのため、当該エッチング領域に複数の第1凹部を形成する際のエッチングレートをほぼ等しくすることができる。その結果、深掘り反応性イオンエッチング工程の実行により、エッチング領域内に、深さがほぼ等しく揃った複数の第1凹部を形成することができる。そして、当該複数の第1凹部を区画する半導体基板の側壁を等方性イオンエッチングで除去することにより、複数の第1凹部が一体化され、これによりエッチング領域内を占める第2凹部が形成される。これにより、半導体基板のエッチング領域を選択的にエッチングすることができる。 According to this method, the second recess is formed in the etching region defined in the semiconductor substrate. Prior to the formation of the second recess, the semiconductor substrate is deeply reactive ion etched in a predetermined pattern from a plurality of locations in the etching region. That is, the deep reactive ion etching is performed on the semiconductor in the etching region with the same pattern (opening pattern having the same shape and size). Therefore, the etching rate when forming the plurality of first recesses in the etching region can be made substantially equal. As a result, by executing the deep reactive ion etching process, it is possible to form a plurality of first recesses having substantially the same depth in the etching region. Then, by removing the sidewall of the semiconductor substrate defining the plurality of first recesses by isotropic ion etching, the plurality of first recesses are integrated, thereby forming a second recess that occupies the etching region. The Thereby, the etching region of the semiconductor substrate can be selectively etched.
すなわち、この方法によれば、第1ステップとして、形状および大きさの揃ったパターンで半導体基板を垂直に深掘り反応性イオンエッチングして複数の第1凹部が形成される。これにより、第2凹部を設計通りの深さで形成することができる。そのため、エッチング領域の形状または大きさによらずに、正確に制御された深さの第2凹部を、半導体基板に形成することができる。 That is, according to this method, as a first step, a plurality of first recesses are formed by performing deep reactive ion etching on a semiconductor substrate vertically with a pattern having a uniform shape and size. Thereby, a 2nd recessed part can be formed in the depth as designed. Therefore, the second recess having a precisely controlled depth can be formed in the semiconductor substrate regardless of the shape or size of the etching region.
したがって、請求項2に示すように、半導体基板に、形状または大きさが異なる第1エッチング領域および第2エッチング領域が混在する場合でも、第1ステップとして、形状および大きさが同一の開口パターンで半導体基板を垂直に深掘り反応性イオンエッチングすることにより、第1および第2エッチング領域内に、それぞれ複数の第1凹部を同時に形成し、第2ステップとして、半導体基板を横方向に等方性イオンエッチングすればよい。これにより、第1エッチング領域に形成される第2凹部の深さと、第2エッチング領域に形成される第2凹部の深さとをほぼ等しく揃えることができる。
Therefore, as shown in
そして、このエッチング方法は、たとえば、静電容量型MEMSセンサの製造方法に好適に採用することができる。
具体的には、請求項3に示すように、半導体基板と、前記半導体基板の表面部に形成された第1電極と、前記半導体基板の前記表面部に形成され、前記第1電極に対して間隔を空けて対向する第2電極とを含む静電容量型MEMSセンサの製造方法であって、前記第1電極および前記第2電極を形成すべき領域外において当該第1および第2電極を形成すべき領域を区画するようにエッチング領域を定める工程と、前記エッチング領域内の複数箇所から所定のパターンで深掘り反応性イオンエッチングすることにより、同一形状および大きさの開口を有する複数の第1凹部を前記エッチング領域に形成する工程と、複数の前記第1凹部を区画する前記半導体基板の側壁を等方性イオンエッチングで除去することにより、複数の前記第1凹部が一体化された第2凹部を前記エッチング領域に形成し、同時に前記第1および第2電極を形成する工程とを実行すればよい。
And this etching method can be suitably employ | adopted for the manufacturing method of an electrostatic capacitance type MEMS sensor, for example.
Specifically, as shown in
これにより、第2凹部の深さを正確に制御することができるので、第1電極および第2電極を区画するために定められるエッチング領域がどのような形状や大きさであっても、第1電極および第2電極を設計通りの厚さ(半導体基板の厚さ方向における厚さ)で形成することができる。 Accordingly, the depth of the second recess can be accurately controlled, so that the first region can be formed in any shape or size that is defined for partitioning the first electrode and the second electrode. The electrode and the second electrode can be formed with a thickness as designed (thickness in the thickness direction of the semiconductor substrate).
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
<ジャイロセンサの全体構成>
まず、図1を参照して、ジャイロセンサの全体構成を説明する。
図1は、ジャイロセンサの模式的な平面図である。なお、図1では、樹脂パッケージに封止されている部分の一部が透視した状態で表わされている。
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
<Overall configuration of gyro sensor>
First, the overall configuration of the gyro sensor will be described with reference to FIG.
FIG. 1 is a schematic plan view of a gyro sensor. In FIG. 1, a part of the portion sealed in the resin package is shown in a transparent state.
ジャイロセンサ1は、静電容量素子の容量の変化に基づいて検出する静電容量型であり、たとえば、ビデオカメラやスチルカメラの手ぶれ補正、カーナビの位置検出、ロボットやゲーム機のモーション検出などの用途に用いられる。ジャイロセンサ1は、樹脂パッケージ2により画成された直方体形状(平面視四角形状)のパッケージの外形を有している。
The
ジャイロセンサ1は、平面視四角形状の半導体基板3と、半導体基板3の中央部に配置されたセンサ部4と、センサ部4を取り囲む半導体基板3の周辺部に配置された集積回路5(ASIC:Application Specific Integrated Circuit)とを含んでいる。
センサ部4は、三次元空間において直交する3つの軸まわりの角速度をそれぞれ検出するセンサとして、X軸センサ6、Y軸センサ7およびZ軸センサ8を有している。
The
The
X軸センサ6は、X軸方向の振動Uxを利用して、ジャイロセンサ1が傾いた際にZ軸方向にコリオリ力Fzを発生させ、当該コリオリ力による静電容量の変化を検出することにより、Y軸まわりに作用する角速度ωyを検出する。また、Y軸センサ7は、Y軸方向の振動Uyを利用して、ジャイロセンサ1が傾いた際にX軸方向にコリオリ力Fxを発生させ、当該コリオリ力による静電容量の変化を検出することにより、Z軸まわりに作用する角速度ωzを検出する。また、Z軸センサ8は、Z軸方向の振動Uzを利用して、ジャイロセンサ1が傾いた際にY軸方向にコリオリ力Fyを発生させ、当該コリオリ力による静電容量の変化を検出することにより、X軸まわりに作用する角速度ωxを検出する。
The
集積回路5は、たとえば、各センサから出力された電気信号を増幅するチャージアンプ、当該電気信号の特定の周波数成分を取り出すフィルタ回路(ローパスフィルタ:LPFなど)、フィルタリング後の電気信号を論理演算する論理回路を含んでおり、たとえば、CMOSデバイスにより構成されている。
また、ジャイロセンサ1の表面には、この実施形態では、平面視でセンサ部4を挟んで互いに対向する1対の縁部のそれぞれに5つずつ、電極パッド9が設けられている。電極パッド9は、互いに等間隔を空けて各縁部に沿って配列されている。これらの電極パッド9は、たとえば、センサ部4や集積回路5に電圧を印加するためのパッドを含んでいる。
<X軸センサおよびY軸センサの構成>
次に、図2〜図4を参照して、X軸センサおよびY軸センサの構成を説明する。
The
Further, in this embodiment, five
<Configuration of X-axis sensor and Y-axis sensor>
Next, the configuration of the X-axis sensor and the Y-axis sensor will be described with reference to FIGS.
図2は、図1に示すセンサ部の模式的な平面図である。図3は、図2に示すX軸センサの要部平面図である。図4は、図2に示すX軸センサの要部断面図であって、図3の切断線IV−IVでの断面図である。
半導体基板3は、導電性シリコン基板(たとえば、1mΩ・m〜30Ω・m、好ましくは、5mΩ・m〜25mΩ・mの抵抗率を有する低抵抗基板)からなる。この半導体基板3は、内部に空洞10を有しており、当該空洞10を表面側から区画する天面を有する半導体基板3の上壁11(表面部)にX軸センサ6、Y軸センサ7およびZ軸センサ8が形成されている。つまり、X軸センサ6、Y軸センサ7およびZ軸センサ8は半導体基板3の一部からなり、空洞10を裏面側から区画する底面を有する半導体基板3の底壁12に対して浮いた状態で支持されている。
FIG. 2 is a schematic plan view of the sensor unit shown in FIG. FIG. 3 is a plan view of an essential part of the X-axis sensor shown in FIG. 4 is a cross-sectional view of the main part of the X-axis sensor shown in FIG. 2, and is a cross-sectional view taken along the section line IV-IV in FIG.
The
また、半導体基板3の表面において、空洞10を挟んで対向する両側には、これらのセンサに含まれる配線の一部がパッド13として露出している。これらのパッド13は、樹脂パッケージ2によりパッケージングされた状態において、たとえば、ボンディングワイヤ(図示せず)などにより電極パッド9と電気的に接続される。
X軸センサ6およびY軸センサ7は、間隔を空けて互いに隣接して配置されており、これらX軸センサ6およびY軸センサ7のそれぞれを取り囲むようにZ軸センサ8が配置されている。この実施形態では、Y軸センサ7は、X軸センサ6を平面視で90°回転させたものとほぼ同様の構成を有している。したがって、以下では、Y軸センサ7の構成については、X軸センサ6の各部の説明の際に、当該各部に対応する部分を括弧書きで併記して、具体的な説明に代える。
Further, on the surface of the
The
X軸センサ6とZ軸センサ8との間およびY軸センサ7とZ軸センサ8との間には、これらを浮いた状態で支持するための支持部14が形成されている。支持部14は、半導体基板3の空洞10を横側から区画する側面を有する一側壁15から、Z軸センサ8を横切ってX軸センサ6およびY軸センサ7へ向かって延びる直線部16と、X軸センサ6およびY軸センサ7を取り囲む環状部17とを一体的に含んでいる。
A
X軸センサ6およびY軸センサ7は、個々の環状部17の内側に配置され、環状部17の内側壁における相対する2箇所において両持ち支持されている。Z軸センサ8は、直線部16の両側壁において両持ち支持されている。
X軸センサ6(Y軸センサ7)は、空洞10内に設けられた支持部14に固定された第1電極としてのX固定電極21(Y固定電極41)と、X固定電極21に対して振動可能に保持された第2電極としてのX可動電極22(Y可動電極42)とを有している。X固定電極21およびX可動電極22は、同じ厚さで形成されている。
The
The X-axis sensor 6 (Y-axis sensor 7) has an X fixed electrode 21 (Y fixed electrode 41) as a first electrode fixed to the
X固定電極21(Y固定電極41)は、支持部14に固定された平面視四角環状のベース部23(Y固定電極41のベース部43)と、ベース部23の内壁に沿って等しい間隔を空けて櫛歯状に配列された複数組の電極部24(Y固定電極41の電極部44)とを含んでいる。
一方、X可動電極22(Y可動電極42)は、X固定電極21の電極部24を横切る方向に延び、その両端が、当該方向に沿って伸縮自在なビーム部25(Y軸センサ7のビーム部45)を介してX固定電極21のベース部23に接続されたベース部26(Y可動電極42のベース部46)と、当該ベース部26から、互いに隣接するX固定電極21の電極部24間に向かって両側に延び、X固定電極21の電極部24に接触しないように噛み合う櫛歯状に配列された電極部27(Y可動電極42の電極部47)とを含んでいる。
The X fixed electrode 21 (Y fixed electrode 41) is spaced from the base portion 23 (base portion 43 of the Y fixed electrode 41) having a square shape in plan view fixed to the
On the other hand, the X movable electrode 22 (Y movable electrode 42) extends in a direction crossing the
X軸センサ6では、ビーム部25が伸縮してX可動電極22のベース部26が半導体基板3の表面に沿って振動(振動Ux)することによって、X固定電極21の電極部24に櫛歯状に噛み合ったX可動電極22の個々の電極部27が、X固定電極21の電極部24に対して近づく方向および遠ざかる方向に交互に振動する。
X固定電極21のベース部23は、互いに平行に延びる直線状の主フレームを有しており、当該主フレームに沿って三角形の空間が繰り返されるように、主フレームに対して補強フレームが組み合わされたトラス状の骨組み構造を有している。
In the
The
また、X固定電極21の電極部24は、個々の基端部がベース部23に接続され、それらの先端部が互いに対向する平面視直線状の2つの電極部を1組として、それらが等しい間隔を空けて複数設けられている。個々の電極部24は、互いに平行に延びる直線状の主フレームと、当該主フレーム間に架設された複数の横フレームとを含む平面視梯子状の骨組み構造を有している。
The
一方、X可動電極22のベース部26は、互いに平行に延びる複数(この実施形態では、6本)の直線状のフレームからなり、その両端がビーム部25に接続されている。ビーム部25は、X可動電極22のベース部26の両端に2つずつ設けられている。
また、X可動電極22の電極部27は、ベース部26の各フレームを横切って互いに平行に延びる直線状の主フレームと、当該主フレーム間に架設された複数の横フレームとを含む平面視梯子状の骨組み構造を有している。
On the other hand, the
The
また、X可動電極22では、個々の電極部27を振動方向Uxに直交する方向に沿って2分割するライン上に、その表面から空洞10に至るまで、横フレームを横切る絶縁層28(この実施形態では、酸化シリコン)が埋め込まれている。この絶縁層28により、個々の電極部27が、振動方向Uxに沿って一方側および他方側の2つに絶縁分離されている。これにより、分離されたX可動電極22の電極部27が、X可動電極22において、それぞれ独立した電極として機能する。
Further, in the X
X固定電極21およびX可動電極22を含む半導体基板3の表面には、酸化シリコン(SiO2)からなる第1絶縁膜33および第2絶縁膜34が順に積層されており、この第2絶縁膜34上に、X第1駆動/検出配線29(Y第1駆動/検出配線49)およびX第2駆動/検出配線30(Y第2駆動/検出配線50)が形成されている。
X第1駆動/検出配線29は、2つに絶縁分離された個々の電極部27の一方側(この実施形態では、図3の紙面左側)に駆動電圧を供給するとともに、当該電極部27から静電容量の変化に伴う電圧の変化を検出する。これに対し、X第2駆動/検出配線30は、2つに絶縁分離された個々の電極部27の他方側(この実施形態では、図3の紙面右側)に駆動電圧を供給するとともに、当該電極部27から静電容量の変化に伴う電圧の変化を検出する。
A first insulating
The X first drive /
X第1および第2駆動/検出配線29,30は、この実施形態では、アルミニウム(Al)からなる。X第1および第2駆動/検出配線29,30は、第1および第2絶縁膜33,34を貫通するコンタクトプラグ31,51を介して、個々の電極部27に電気的に接続されている。
そして、X第1およびX第2駆動/検出配線29,30は、X可動電極22のビーム部25、X固定電極21のベース部23を介して支持部14上に引き回され、その一部がパッド13として露出している。なお、X第1およびX第2駆動/検出配線29,30は、それぞれX可動電極22のビーム部25を通過する区間においては、導電性の半導体基板3の一部からなるビーム部25自体を電流路として利用している。ビーム部25上にアルミニウム配線を設けないので、ビーム部25の伸縮性を保持することができる。
In this embodiment, the X first and second drive /
The X first and X second drive /
また、支持部14には、X固定電極21の電極部24から静電容量の変化に伴う電圧の変化を検出するX第3駆動/検出配線32が引き回されており、このX第3駆動/検出配線32も他の配線29,30と同様に、その一部がパッド13として露出している。
半導体基板3において、X固定電極21およびX可動電極22の上面および側面は、第1絶縁膜33および第2絶縁膜34とともに、酸化シリコン(SiO2)からなる保護薄膜35で被覆されている。
Further, an X third drive /
In the
また、半導体基板3の表面における空洞10外の部分では、第2絶縁膜34上に、第3絶縁膜36、第4絶縁膜37、第5絶縁膜38および表面保護膜39が順に積層されている。すなわち、このジャイロセンサ1では、センサ上に積層される絶縁膜の層数が、集積回路5に含まれる絶縁膜の層数よりも少なくされており、この実施形態では、センサの絶縁膜が第1絶縁膜33および第2絶縁膜34の2層構造であり、集積回路5の絶縁膜が第1〜第5絶縁膜33,34,36〜38および表面保護膜39の6層構造である。
In addition, a third insulating
上記の構造のX軸センサ6では、X第1〜X第3駆動/検出配線29,30,32を介してX固定電極21とX可動電極22との間に、同極性/異極性の駆動電圧が交互に与えられる。これにより、X固定電極21の電極部24−X可動電極22の電極部27間にクーロン斥力/クーロン引力が交互に発生する。その結果、櫛歯状のX可動電極22が、同じく櫛歯状のX固定電極21に対してX軸方向に沿って左右に振動(振動Ux)する。この状態において、X可動電極22がY軸を中心軸として回転すると、Z軸方向にコリオリ力Fzが生じることになる。このコリオリ力Fzにより、互いに隣接するX固定電極21の電極部24と、X可動電極22の電極部27との対向面積が変化する。そして、当該対向面積の変化に起因するX可動電極22−X固定電極21間の静電容量の変化を検出することによって、Y軸まわりの角速度ωyが検出される。
In the
なお、この実施形態では、Y軸まわりの角速度ωyは、絶縁分離されたX可動電極22の一方および他方それぞれの電極部の検出値の差分をとることにより求められる。
また、Y軸センサ7では、Y第1〜Y第3駆動/検出配線49,50,52を介してY固定電極41とY可動電極42との間に、同極性/異極性の駆動電圧が交互に与えられる。これにより、Y固定電極41の電極部44−Y可動電極42の電極部47間にクーロン斥力/クーロン引力が交互に発生する。その結果、櫛歯状のY可動電極42が、同じく櫛歯状のY固定電極41に対してY軸方向に沿って左右に振動(振動Uy)する。この状態において、Y可動電極42がY軸を中心軸として回転すると、X軸方向にコリオリ力Fxが生じることになる。このコリオリ力Fxにより、互いに隣接するY固定電極41の電極部44と、Y可動電極42の電極部47との対向面積が変化する。そして、当該対向面積の変化に起因するY可動電極42−Y固定電極41間の静電容量の変化を検出することによって、Z軸まわりの角速度ωzが検出される。
<Z軸センサの構成>
次に、図2および図5〜図7を参照して、Z軸センサの構成を説明する。
In this embodiment, the angular velocity ωy about the Y-axis is obtained by taking a difference between detection values of one and the other electrode portions of the X
In the Y-
<Configuration of Z-axis sensor>
Next, the configuration of the Z-axis sensor will be described with reference to FIGS. 2 and 5 to 7.
図5は、図2に示すZ軸センサの要部平面図である。図6は、図2に示すZ軸センサの要部断面図であって、図5の切断線VI−VIでの断面図である。図7は、図2に示すZ軸センサの要部断面図であって、図5の切断線VII−VIIでの断面図である。
図2を参照して、導電性シリコンからなる半導体基板3は、上述したように、内部に空洞10を有している。半導体基板3の上壁11(表面部)には、X軸センサ6およびY軸センサ7のそれぞれを取り囲むように、半導体基板3の底壁12に対して浮いた状態で支持部14に支持されたZ軸センサ8が配置されている。
FIG. 5 is a plan view of the main part of the Z-axis sensor shown in FIG. 6 is a cross-sectional view of the main part of the Z-axis sensor shown in FIG. 2, and is a cross-sectional view taken along the cutting line VI-VI of FIG. 7 is a cross-sectional view of the main part of the Z-axis sensor shown in FIG. 2, and is a cross-sectional view taken along the cutting line VII-VII in FIG.
With reference to FIG. 2, the
Z軸センサ8は、空洞10内に設けられた支持部14(直線部16)に固定された第1電極としてのZ固定電極61と、Z固定電極61に対して振動可能に保持された第2電極としてのZ可動電極62とを有している。Z固定電極61およびZ可動電極62は、同じ厚さで形成されている。
このZ軸センサ8では、Z可動電極62が支持部14の環状部17を取り囲むように配置されており、このZ可動電極62をさらに取り囲むように、Z固定電極61が配置されている。Z固定電極61およびZ可動電極62は、支持部14の直線部16の両側壁に一体的に接続されている。
The Z-
In the Z-
Z固定電極61は、支持部14に固定された平面視四角環状の第1ベース部としてのベース部63と、当該ベース部63における、X軸センサ6(Y軸センサ7)に対して直線部16とは反対側の部分に設けられた第1電極部としての櫛歯状の複数の電極部64とを含んでいる。
一方、Z可動電極62は、平面視四角環状の第2ベース部としてのベース部65と、当該ベース部65から、互いに隣接するZ固定電極61の櫛歯状の電極部64の各間に向かって延び、Z固定電極61の電極部64に接触しないように噛み合う櫛歯状の第2電極部としての電極部66とを含んでいる。このZ可動電極62のベース部65は、互いに平行に延びる直線状の主フレームを有しており、当該主フレームに沿って三角形の空間が繰り返されるように、主フレームに対して補強フレームが組み合わされたトラス状の骨組み構造を有している。かかる構造のZ可動電極62のベース部65は、電極部66が配置される側とは反対側の部分において、補強フレームが省略されている区間を有しており、当該区間の主フレームがZ可動電極62を上下動可能にするためのビーム部67として機能する。
The Z fixed
On the other hand, the Z
すなわち、このZ軸センサ8では、ビーム部67が歪み、Z可動電極62のベース部65があたかも振り子であるかのように、ビーム部67を支点として空洞10に対して近づく方向および遠ざかる方向に回動(振動Uz)することによって、Z固定電極61の電極部64に櫛歯状に噛み合ったZ可動電極62の電極部66が上下に振動する。
Z固定電極61のベース部63は、互いに平行に延びる直線状の主フレームを有しており、当該主フレームに沿って三角形の空間が繰り返されるように、主フレームに対して補強フレームが組み合わされたトラス状の骨組み構造を有している。
In other words, in the Z-
The
Z固定電極61の個々の電極部64は、基端部がZ固定電極61のベース部63に接続され、先端部がZ可動電極62へ向かって延び、ベース部の内壁に沿って等しい間隔を空けて櫛歯状に配列されている。また、個々の電極部64の基端部寄りの部分には、電極部64を幅方向に横切るように、その表面から空洞10に至るまで絶縁層68(この実施形態では、酸化シリコン)が埋め込まれている。この絶縁層68により、Z固定電極61の個々の電極部64が、Z固定電極61の他の部分から絶縁されている。
The
また、Z固定電極61のベース部63における、Z可動電極62の電極部66の先端部70(後述)に対向する部分(対向部84)の両側には、トラス構造の主フレームを幅方向に横切るように、半導体基板3の表面から空洞10に至るまで第1分離絶縁層としての絶縁層69が埋め込まれている。これにより、この絶縁層69およびトラス構造の三角形の空間で囲まれる対向部84は、Z固定電極61のベース部63の他の部分から絶縁されている。
In addition, on the both sides of the portion (opposing portion 84) of the
一方、Z可動電極62の個々の電極部66は、基端部71がZ可動電極62のベース部65に接続され、先端部70がZ固定電極61の電極部64の各間へ向かって延び、Z固定電極61の電極部64に接触しないように噛み合う櫛歯状に配列されている。また、Z可動電極62の個々の電極部66の先端部70寄りの部分には、電極部66を幅方向に横切るように、半導体基板3の表面から空洞10に至るまで第2分離絶縁層としての絶縁層73(この実施形態では、酸化シリコン)が埋め込まれている。また、Z可動電極62の個々の電極部66の基端部71寄りの部分には、電極部66を幅方向に横切るように、半導体基板3の表面から空洞10に至るまで絶縁層74(この実施形態では、酸化シリコン)が埋め込まれている。これらの絶縁層73,74により、個々の電極部66は、他の部分から絶縁された3つの部分(先端部70、基端部71、および先端部70と基端部71との間の中間部72)を有している。
On the other hand, each
また、Z可動電極62の個々の電極部66は、Z固定電極61の電極部64の表面からはみ出すように半導体基板3の空洞10から離れる方向へ断面視円弧状に反っており、半導体基板3の表面から上方に突出した部分81を有している。
Z固定電極61およびZ可動電極62を含む半導体基板3の表面には、上述したように、酸化シリコン(SiO2)からなる第1絶縁膜33および第2絶縁膜34が順に積層されている。第1絶縁膜33は、Z可動電極62の表面上においては、他の部分よりも厚くされている。これにより、Z可動電極62に相対的に大きな応力を与えることができ、Z可動電極62の電極部66を反らすことができる。そして、第2絶縁膜34上に、Z第1検出配線75、Z第1駆動配線76、Z第2検出配線77およびZ第2駆動配線78が形成されている。
Further, the
As described above, the first insulating
Z第1検出配線75およびZ第2検出配線77は、互いに隣接するZ固定電極61の電極部64およびZ可動電極62の中間部72にそれぞれ接続されている。すなわち、このZ軸センサ8では、Z第1検出配線75およびZ第2検出配線77が接続された、Z固定電極61の電極部64とZ可動電極62の中間部72とが、互いに電極間距離dを隔てて対向し、これらの間に一定電圧が印加され、その間隔dの変化により静電容量が変化する容量素子(検出部)の電極を構成している。
The Z
具体的には、Z第1検出配線75は、Z固定電極61のベース部63に沿って形成され、Z固定電極61の個々の電極部64の絶縁層68を跨って電極部64の先端部へ向かって分岐するアルミニウム配線を含んでいる。その分岐されたアルミニウム配線は、個々の電極部64における絶縁層68よりも先端側に、第1絶縁膜33および第2絶縁膜34を貫通するコンタクトプラグ79を介して電気的に接続されている。また、図2に示すように、Z第1検出配線75は、Z固定電極61のベース部63を介して支持部14上に引き回され、その一部がパッド13として露出している。
Specifically, the Z
一方、Z第2検出配線77は、Z可動電極62の電極部66から、静電容量の変化に伴う電圧の変化を検出する。このZ第2検出配線77は、Z可動電極62のベース部65に沿って形成され、Z可動電極62の個々の電極部66の基端部71寄りの絶縁層74を跨って中間部72へ向かって分岐するアルミニウム配線を含んでいる。その分岐されたアルミニウム配線は、個々の電極部66の中間部72に、第1絶縁膜33および第2絶縁膜34を貫通するコンタクトプラグ80を介して電気的に接続されている。また、図2に示すように、Z第2検出配線77は、Z可動電極62のベース部65を介して支持部14上に引き回され、その一部がパッド13として露出している。
On the other hand, the Z
また、Z第1駆動配線76およびZ第2駆動配線78は、容量素子を構成する電極の対向方向に直交する方向に向き合うZ固定電極61の対向部84(第1コンタクト部)およびZ可動電極62の先端部70(第2コンタクト部)にそれぞれ接続されている。すなわち、このZ軸センサ8では、Z固定電極61の対向部84と、Z可動電極62の先端部70とが、これらの間に駆動電圧が印加され、当該駆動電圧の電圧変化により発生するクーロン力によりZ可動電極62を振動させる駆動部を構成している。
Further, the Z
具体的には、Z第1駆動配線76は、Z固定電極61の対向部84に駆動電圧を供給する。Z第1駆動配線76は、第2絶縁膜34の表面を利用して絶縁層69の両側に跨り、第1絶縁膜33および第2絶縁膜34を貫通するコンタクトプラグ85を介して対向部84およびベース部63の対向部84を除く部分に電気的に接続されたアルミニウム配線を含んでおり、残りの部分が、導電性シリコンからなるZ固定電極61のベース部63を利用して構成されている。また、図2に示すように、Z第1駆動配線76は、支持部14上に引き回され、その一部がパッド13として露出している。
Specifically, the Z
一方、Z第2駆動配線78は、Z可動電極62の先端部70に駆動電圧を供給する。Z第2駆動配線78は、第2絶縁膜34の表面を利用して電極部66の先端部70と基端部71との間に跨り、第1絶縁膜33および第2絶縁膜34を貫通するコンタクトプラグ86を介して先端部70および基端部71に電気的に接続されたアルミニウム配線を含んでおり、残りの部分が、導電性シリコンからなるZ可動電極62のベース部65を利用して構成されている。また、図2に示すように、Z第2駆動配線78は、支持部14上に引き回され、その一部がパッド13として露出している。
On the other hand, the Z
半導体基板3において、Z固定電極61およびZ可動電極62の上面および側面は、第1絶縁膜33および第2絶縁膜34とともに、酸化シリコン(SiO2)からなる保護薄膜35で被覆されている。
また、半導体基板3の表面における空洞10外の部分では、第2絶縁膜34上に、第3絶縁膜36、第4絶縁膜37、第5絶縁膜38および表面保護膜39が順に積層されている。当該部分において、Z第1検出配線75、Z第1駆動配線76、Z第2検出配線77およびZ第2駆動配線78と対向する部分には、これらをパッド13として露出させる開口82が、表面保護膜39から第5、第4および第3絶縁膜36を貫通して形成されている。
In the
In addition, a third insulating
そして、このZ軸センサ8では、Z第1駆動配線76およびZ第2駆動配線78を介してZ固定電極61の対向部84とZ可動電極62の先端部70との間に、同極性/異極性の駆動電圧が交互に与えられる。これにより、Z固定電極61の対向部84−Z可動電極62の先端部70間にクーロン斥力/クーロン引力が交互に発生する。その結果、櫛歯状のZ可動電極62が振り子であるかのように、同じく櫛歯状のZ固定電極61を振動の中心として、Z固定電極61に対してZ軸方向に沿って上下に振動(振動Uz)する。この状態において、Z可動電極62がX軸を中心軸として回転すると、Y軸方向にコリオリ力Fyが生じることになる。このコリオリ力Fyにより、互いに隣接するZ固定電極61の電極部64と、Z可動電極62の電極部66の中間部72との対向面積Sが変化する。そして、当該電極間距離dの変化に起因するZ可動電極62−Z固定電極61間の静電容量Cの変化を、Z第1検出配線75およびZ第2検出配線77を介して検出することによって、X軸まわりの角速度ωxが検出される。なお、この実施形態では、X軸まわりの角速度ωxは、X軸センサ6を取り囲むZ軸センサ8の検出値と、Y軸センサ7を取り囲むZ軸センサ8の検出値との差分をとることにより求められる。
In the Z-
差分は、たとえば、X軸センサ6を取り囲むZ軸センサ8の固定電極および可動電極と、Y軸センサ7を取り囲むZ軸センサ8の固定電極および可動電極との位置関係を反対にすることによって得ることができる。つまり、一方のZ軸センサ8において、前述のように、支持部14の環状部17を取り囲むようにZ可動電極62を配置し、このZ可動電極62をさらに取り囲むように、Z固定電極61を配置する。これに対し、他方のZ軸センサ8においては、支持部14の環状部17を取り囲むようにZ固定電極を配置し、このZ固定電極をさらに取り囲むように、Z可動電極を配置する。これにより、1対のZ軸センサ8間において、Z可動電極62ともう一方のZ可動電極の揺れ方が異なるので、差分が生じることとなる。
The difference is obtained, for example, by reversing the positional relationship between the fixed electrode and the movable electrode of the Z-
また、一方および他方のZ軸センサ8の固定電極および可動電極の位置関係が同じ場合でも、可動電極の反り方向を反対にすることによって、差分を得ることができる。つまり、一方および他方のZ軸センサ8において、前述のように、支持部14の環状部17を取り囲むようにZ可動電極を配置し、このZ可動電極をさらに取り囲むように、Z固定電極を配置した上で、他方のZ可動電極の反り方向を、空洞10から離れる方向ではなく、当該Z可動電極がZ固定電極の裏面からはみ出すように、半導体基板3の裏面へ向かう方向とする。これにより、1対のZ軸センサ8間において、Z可動電極が振動するときに容量差が生じるので、差分が生じることとなる。
<集積回路の構成>
次に、図8を参照して、集積回路の構成を説明する。図8は、図1に示す集積回路の模式断面図である。なお、図8は、前述の他の断面図(図4、図6および図7)とは縮尺が異なるため、同一符号が割り当てられた部分であっても、表現上の大きさが異なっている。
Even when the positional relationship between the fixed electrode and the movable electrode of the one and the other Z-
<Configuration of integrated circuit>
Next, the configuration of the integrated circuit will be described with reference to FIG. FIG. 8 is a schematic cross-sectional view of the integrated circuit shown in FIG. 8 is different in scale from the above-described other cross-sectional views (FIGS. 4, 6, and 7), and therefore the size of the expression is different even in the portion to which the same reference numerals are assigned. .
上述したように、X軸センサ6、Y軸センサ7およびZ軸センサ8が形成されたこの半導体基板3上には、これらを取り囲むように集積回路5が形成されている。
集積回路5は、CMOSデバイスにより構成されており、半導体基板3上に形成されたNチャネルMOSFET91およびPチャネルMOSFET92を含んでいる。
NチャネルMOSFET91が形成されるNMOS領域93と、PチャネルMOSFET92が形成されるPMOS領域94とは、素子分離部95により、それぞれ周囲から絶縁分離されている。
As described above, the
The
The
素子分離部95は、半導体基板3にその表面から比較的浅く掘り下がったトレンチ(シャロートレンチ96)を形成し、そのシャロートレンチ96の内面に熱酸化法により熱酸化膜97を形成した後、CVD(Chemical Vapor Deposition:化学気相成長)法により絶縁体98(たとえば、酸化シリコン(SiO2))をシャロートレンチ96内に堆積させることにより形成されている。
The
NMOS領域93には、P型ウェル99が形成されている。P型ウェル99の深さは、シャロートレンチ96の深さよりも大きい。P型ウェル99の表層部には、チャネル領域100を挟んで、N型のソース領域101およびドレイン領域102が形成されている。ソース領域101およびドレイン領域102のチャネル領域100側の端部は、その深さおよび不純物濃度が小さくされている。すなわち、NチャネルMOSFET91では、LDD(Lightly Doped Drain)構造が適用されている。
In the
チャネル領域100上には、ゲート絶縁膜103が設けられている。このゲート絶縁膜103は、前述の第1絶縁膜33と同一層(すなわち、半導体基板3の表面に接している。)に形成されている。
ゲート絶縁膜103上には、ゲート電極104が設けられている。ゲート電極104は、N型多結晶シリコン(Poly−Si)からなる。
A
A
ゲート絶縁膜103およびゲート電極104の周囲には、サイドウォール105が形成されている。サイドウォール105は、窒化シリコン(SiN)からなる。
ソース領域101、ドレイン領域102およびゲート電極104の表面には、それぞれシリサイド106〜108が形成されている。
PMOS領域94には、N型ウェル109が形成されている。N型ウェル109の深さは、シャロートレンチ96の深さよりも大きい。N型ウェル109の表層部には、チャネル領域110を挟んで、P型のソース領域111およびドレイン領域112が形成されている。ソース領域111およびドレイン領域112のチャネル領域110側の端部は、その深さおよび不純物濃度が小さくされている。すなわち、PチャネルMOSFET92では、LDD構造が適用されている。
A
An N-
チャネル領域110上には、ゲート絶縁膜113が形成されている。ゲート絶縁膜113は、酸化シリコンからなる。
ゲート絶縁膜113上には、ゲート電極114が形成されている。ゲート電極114は、P型多結晶シリコンからなる。
ゲート絶縁膜113およびゲート電極114の周囲には、サイドウォール115が形成されている。サイドウォール115は、SiNからなる。
A
A
A
ソース領域111、ドレイン領域112およびゲート電極114の表面には、それぞれシリサイド116〜118が形成されている。
そして、半導体基板3上には、第2〜第5絶縁膜34,36〜38および表面保護膜39が順に積層されている。これらの絶縁膜は、図4、図6および図7に示した第2〜第5絶縁膜34,36〜38および表面保護膜39と同じものである。
On the
最下層の第2絶縁膜34上には、ドレイン配線119,120およびソース配線121,122が形成されている。これらの配線は、アルミニウム(Al)からなり、前述したX軸センサ6、Y軸センサ7およびZ軸センサ8の配線(X第1駆動/検出配線29、Z第1検出配線75など)と同一層に形成されている。
ソース配線121,122は、それぞれソース領域101およびソース領域111の上方に形成されている。ソース配線121とソース領域101との間、およびソース配線122とソース領域111との間において、第2絶縁膜34には、それらを電気的に接続するためのコンタクトプラグ123,124が貫通して設けられている。
The source lines 121 and 122 are formed above the
ドレイン配線119,120は、それぞれドレイン領域102およびドレイン領域112の上方に形成されている。ドレイン配線119とドレイン領域102との間、およびドレイン配線120とドレイン領域112との間において、第2絶縁膜34には、それらを電気的に接続するためのコンタクトプラグ125,126が貫通して設けられている。
また、第3〜第5絶縁膜36〜38上にも、同様に配線127がそれぞれ形成されており、各層の絶縁膜の配線127は、コンタクトプラグ128を介して互いに電気的に接続されている。なお、最上層の第5絶縁膜38では、ドレイン配線129がドレイン領域102およびドレイン領域112に跨って形成されており、当該ドレイン配線129が、NチャネルMOSFET91のドレイン配線119とPチャネルMOSFET92のドレイン配線120の両方に接続されている。また、コンタクトプラグ123〜126,128は、タングステン(W)からなる。
The drain wirings 119 and 120 are formed above the
Similarly,
また、表面保護膜39には、最上層の第5絶縁膜38上に形成されたドレイン配線129の一部をパッドとして露出させる開口130が形成されている。パッドとして露出したドレイン配線129は、樹脂パッケージ2によりパッケージングされた状態において、たとえば、ボンディングワイヤ(図示せず)などにより電極パッド9と電気的に接続される。
<ジャイロセンサ1の製造方法>
次に、図9A〜図36A、図9B〜図36Bおよび図9C〜図36Cを参照して、上述したジャイロセンサの製造工程を工程順に説明する。
The surface
<Method for
Next, with reference to FIG. 9A to FIG. 36A, FIG. 9B to FIG. 36B, and FIG. 9C to FIG.
図9A〜図36Aは、本発明の一実施形態に係るジャイロセンサの製造工程を工程順に示す模式的な断面図であって、図4と同じ位置での切断面を示す。図9B〜図36Bは、本発明の一実施形態に係るジャイロセンサの製造工程を工程順に示す模式的な断面図であって、図6と同じ位置での切断面を示す。図9C〜図36Cは、本発明の一実施形態に係るジャイロセンサの製造工程を工程順に示す模式的な断面図であって、図8と同じ位置での切断面を示す。 FIG. 9A to FIG. 36A are schematic cross-sectional views showing the manufacturing process of the gyro sensor according to one embodiment of the present invention in the order of steps, and show a cut surface at the same position as FIG. FIG. 9B to FIG. 36B are schematic cross-sectional views showing the manufacturing process of the gyro sensor according to one embodiment of the present invention in the order of steps, and show a cut surface at the same position as FIG. 9C to 36C are schematic cross-sectional views showing the manufacturing process of the gyro sensor according to one embodiment of the present invention in the order of steps, and show a cut surface at the same position as FIG.
このジャイロセンサ1を製造するには、まず、図9A〜図9Cに示すように、導電性シリコンからなる半導体基板3の表面が熱酸化(たとえば、温度1100〜1200℃、膜厚5000Å)される。これにより、半導体基板3の表面に第1絶縁膜33が形成される。その際、Z可動電極62を形成すべき領域の酸化時間を他の部分の酸化時間よりも長くして、当該領域の膜厚を大きくする。
In order to manufacture the
次いで、図10Aおよび図10Bに示すように、公知のパターニング技術により、第1絶縁膜33がパターニングされ、X軸センサ6およびZ軸センサ8において絶縁層28,68,69,73,74を埋め込むべき領域に開口18が形成される。次いで、第1絶縁膜33をハードマスクとする異方性の深掘りRIE(Reactive Ion Etching:反応性イオンエッチング)により、具体的にはボッシュプロセスにより、半導体基板3が掘り下げられる。これにより、半導体基板3にトレンチ19が形成される。ボッシュプロセスでは、SF6(六フッ化硫黄)を使用して半導体基板3をエッチングする工程と、C4F8(パーフルオロシクロブタン)を使用してエッチング面に保護膜を形成する工程とが交互に繰り返される。これにより、高いアスペクト比で半導体基板3をエッチングすることができるが、エッチング面(トレンチの内周面)にスキャロップと呼ばれる波状の凹凸が形成される。この際、集積回路5を形成すべき領域は、図10Cに示すように、前工程終了後のままの状態が維持される。
Next, as shown in FIGS. 10A and 10B, the first insulating
次いで、図11Aおよび図11Bに示すように、トレンチ19内部および半導体基板3の表面が熱酸化され(たとえば、温度1100〜1200℃)、その後、酸化膜の表面がエッチバックされる(たとえば、エッチバック後の膜厚が21800Å)。これにより、トレンチ19を埋め尽くす絶縁層28,68,69,73,74が形成される。この際、集積回路5を形成すべき領域は、図11Cに示すように、前工程終了後のままの状態が維持される。
Next, as shown in FIGS. 11A and 11B, the inside of the
次いで、図12A〜図23Aおよび図12B〜図23Bに示すように、センサ部4を形成すべき領域は、図12C〜図23Cに示す工程により集積回路5を形成すべき領域にNチャネルMOSFET91およびPチャネルMOSFET92が形成されるまで、前工程終了後のままの状態が維持される(ただし、図17Cにおけるエッチバック時を除く)。
集積回路5を形成すべき領域においては、センサ部4を形成すべき領域に絶縁層68,69,73,74が形成された後、図12Cに示すように、CVD法により、第1絶縁膜33上に窒化シリコン膜20が形成される。
Next, as shown in FIGS. 12A to 23A and FIGS. 12B to 23B, the region where the
In the region where the
次いで、図13Cに示すように、公知のパターニング技術により、窒化シリコン膜20および第1絶縁膜33がパターニングされ、シャロートレンチ96を形成すべき領域に開口53が形成される。次いで、窒化シリコン膜20および第1絶縁膜33をハードマスクとするドライエッチングにより、半導体基板3が掘り下げられる。これにより、半導体基板3にシャロートレンチ96が形成される。次いで、窒化シリコン膜20および第1絶縁膜33を残した状態で熱酸化することにより、シャロートレンチ96の内面が酸化される。これにより、シャロートレンチ96の内面に熱酸化膜97が形成される。
Next, as shown in FIG. 13C, the
次いで、図14Cに示すように、CVD法により、半導体基板3上に酸化シリコン(SiO2)が堆積され、その後、エッチバックされる。これにより、シャロートレンチ96内を埋め尽くす絶縁体98が形成される。絶縁体98の形成後、窒化シリコン膜20が除去される。
次いで、図15Cに示すように、PMOS領域94を選択的に露出させる開口を有するレジスト54が形成され、当該レジスト54をマスクとして、N型不純物(たとえば、リン(P)イオン)が注入(インプランテーション)される。
Next, as shown in FIG. 14C, silicon oxide (SiO 2 ) is deposited on the
Next, as shown in FIG. 15C, a resist 54 having an opening that selectively exposes the
次いで、図16Cに示すように、NMOS領域93を選択的に露出させる開口を有するレジスト55が形成され、当該レジスト55をマスクとして、P型不純物(たとえば、ボロン(B)イオン)が注入(インプランテーション)される。
この後、半導体基板3が熱処理されることにより、注入されたイオンが活性化して、半導体基板3にN型ウェル109およびP型ウェル99が形成される。
Next, as shown in FIG. 16C, a resist 55 having an opening for selectively exposing the
Thereafter, the
次いで、図17Cに示すように、エッチバックにより、第1絶縁膜33が薄くされて、ゲート絶縁膜103,113が形成される。
次いで、図18Cに示すように、CVD法により、ゲート絶縁膜103,113上に多結晶シリコン層56が形成される。
次いで、図19Cに示すように、ゲート電極104,114を形成すべき領域以外の領域に開口を有するレジスト57が形成され、当該レジスト57をマスクとして、多結晶シリコン層56がエッチングされる。これにより、ゲート電極104,114が形成される。ゲート電極104,114の形成後、当該レジスト57は除去される。次いで、公知のイオン注入技術により、ゲート電極104にN型不純物が注入され、ゲート電極114にP型不純物が注入される。この際、NMOS領域93およびPMOS領域94のそれぞれの表層部には、不純物イオンが薄い濃度で注入される。
Next, as shown in FIG. 17C, the first insulating
Next, as shown in FIG. 18C, a
Next, as shown in FIG. 19C, a resist 57 having an opening is formed in a region other than the region where the
ゲート電極104,114にイオン注入後、図20Cに示すように、CVD法により、半導体基板3上に、窒化シリコン膜58が形成される。
次いで、図21Cに示すように、窒化シリコン膜58がエッチバックされることにより、サイドウォール105,115が同時に形成される。
次いで、図22Cに示すように、半導体基板3上に、NMOS領域93を選択的に露出させる開口を有するレジスト(図示せず)が形成され、当該レジストの開口を介して、半導体基板3にN型不純物が注入される。これにより、N型のソース領域101およびドレイン領域102が形成される。また、半導体基板3上に、PMOS領域94を選択的に露出させる開口を有するレジスト(図示せず)が形成され、当該レジストの開口を介して、半導体基板3にP型不純物が注入される。これにより、P型のソース領域111およびドレイン領域112が形成される。
After ion implantation into the
Next, as shown in FIG. 21C, the
Next, as shown in FIG. 22C, a resist (not shown) having an opening for selectively exposing the
次いで、図23Cに示すように、ソース領域101,111、ドレイン領域102,112およびゲート電極104,114の表層部がシリサイド化されることにより、シリサイド106〜108,116〜118が形成される。
次いで、図24A〜図24Cに示すように、CVD法により、半導体基板3上に、酸化シリコンからなる第2絶縁膜34が積層される。
Next, as shown in FIG. 23C, the surface layers of the
Next, as shown in FIGS. 24A to 24C, the second insulating
次いで、図25A〜図25Cに示すように、センサ部4のコンタクトプラグ31,51,79,80,85,86および集積回路5のコンタクトプラグ123〜126,128を形成すべき領域に開口を有するレジスト(図示せず)が形成され、当該レジストの開口を介して第2絶縁膜34および第1絶縁膜33が連続してエッチングされる。これにより、コンタクトプラグを埋設するためのコンタクトホールが同時に形成される。
Next, as shown in FIGS. 25A to 25C, there are openings in regions where the contact plugs 31, 51, 79, 80, 85, 86 of the
次いで、図26A〜図26Cに示すように、CVD法により、コンタクトホールを埋め尽くすタングステン膜が堆積され、堆積されたタングステン膜がCMPにより研磨される。これにより、タングステンからなる、センサ部4のコンタクトプラグ31,51,79,80,85,86および集積回路5のコンタクトプラグ123〜126,128が同時に形成される。
Next, as shown in FIGS. 26A to 26C, a tungsten film that fills the contact hole is deposited by CVD, and the deposited tungsten film is polished by CMP. As a result, contact plugs 31, 51, 79, 80, 85, 86 of the
次いで、図27A〜図27Cに示すように、スパッタ法により、第2絶縁膜34上にアルミニウムが堆積(たとえば、7000Å)され、そのアルミニウム堆積層がパターニングされる。これにより、第2絶縁膜34上に、センサ部4の配線(X第1駆動/検出配線29、Z第1検出配線75など)および集積回路5の配線(ドレイン配線119,120、ソース配線121,122)が同時に形成される。
Next, as shown in FIGS. 27A to 27C, aluminum is deposited (for example, 7000 mm) on the second insulating
次いで、図28A〜図28Cに示すように、CVD法により、第2絶縁膜34上に、第3絶縁膜36が積層される。
その後、図29A〜図29Cに示すように、CVD法による絶縁膜の堆積、コンタクトプラグの形成およびアルミニウム配線の形成が順に繰り返し行われて、第4絶縁膜37および第5絶縁膜38上のそれぞれに配線127が形成された多層配線構造が形成される。多層配線構造の形成後、表面保護膜39が形成される。
Next, as shown in FIGS. 28A to 28C, the third insulating
Thereafter, as shown in FIGS. 29A to 29C, the deposition of the insulating film by CVD, the formation of the contact plug, and the formation of the aluminum wiring are sequentially repeated, and the fourth insulating
次いで、図30Aおよび図30Bに示すように、半導体基板3の空洞10を形成すべき領域上の第3〜第5絶縁膜36〜38および表面保護膜39が、エッチングにより除去される。同時に、センサ部4の配線(X第1駆動/検出配線29、Z第1検出配線75など)をパッド13として露出させるための開口82と、集積回路5において、最上層のドレイン配線129をパッドとして露出させる開口130が、図30Cに示すように形成される。これにより、CMOSからなる集積回路5が得られる。したがって、図31C〜図36Cに示すように、集積回路5を形成すべき領域は、図31A〜図36Aおよび図31B〜図36Bに示す工程によりセンサ部4を形成すべき領域に空洞10が形成されて、X軸センサ6、Y軸センサ7およびZ軸センサ8が形成されるまで、集積回路5が作製されたままの状態が維持される。
Next, as shown in FIGS. 30A and 30B, the third to fifth insulating
センサ部4を形成すべき領域においては、空洞10を形成すべき領域の第3〜第5絶縁膜36〜38および表面保護膜39が除去された後、本発明の一実施形態に係る半導体基板のエッチング方法により、半導体基板3における、X固定電極21,Y固定電極41およびZ固定電極61、ならびにX可動電極22,Y可動電極42およびZ可動電極62を形成すべき領域を区画する、第1エッチング領域および第2エッチング領域としてのエッチング領域87がエッチングされる。
In the region where the
このエッチング領域87は、それぞれ独立して区画された多数の部分(たとえば、X可動電極22のビーム部25を区画する領域871、X固定電極21とX可動電極22とが噛み合って形成される櫛歯を区画し、当該櫛歯の隙間を形成すべき領域872、Z固定電極61とZ可動電極62とが噛み合って形成される櫛歯を区画し、当該櫛歯の隙間を形成すべき領域873、たとえば、Z固定電極61のトラス構造を画成する三角形の空間を形成すべき領域874など)を含んでいる。
This
具体的には、図31A、図31B、図37(図37の切断線A−Aでの切断面が図31Aである。)および図38(図38の切断線B−Bでの切断面が図31Bである。)に示すように、レジスト59が、半導体基板3上に形成される。レジスト59は、それぞれ独立した複数のエッチング領域87ごとに対向する、同一パターン(この実施形態では、同一の形状および大きさの平面視円形のパターン)の開口88を多数有している。
Specifically, FIG. 31A, FIG. 31B, FIG. 37 (the cut surface along the cutting line AA in FIG. 37 is FIG. 31A) and FIG. 38 (the cut surface along the cutting line BB in FIG. 38). As shown in FIG. 31B, a resist 59 is formed on the
レジスト59の単位面積(1mm2)の開口率が、たとえば、1〜20%である。また、隣り合う開口88の中心間の距離Dは、たとえば、3μm〜30μmである。なお、図37および図38では、図解し易くするために、開口88を大きめに表しているが、実際には、それらの開口88は、X固定電極21、Z固定電極61などの大きさに比べて非常に小さくされている。
The aperture ratio of the unit area (1 mm 2 ) of the resist 59 is, for example, 1 to 20%. The distance D between the centers of the
次いで、当該レジスト59をマスクとする異方性の深掘りRIEにより、具体的にはボッシュプロセスにより、半導体基板3が掘り下げられる。当該深掘りRIEは、エッチング深さが、形成すべきX固定電極21,Y固定電極41およびZ固定電極61、ならびにX可動電極22,Y可動電極42およびZ可動電極62の厚さと同じになるまで続けられる。これにより、半導体基板3の表面部に、深さがほぼ等しく揃った第1凹部としての円柱状の凹部89が多数形成される。同時に、エッチング領域87内に、X固定電極21,Y固定電極41およびZ固定電極61、ならびにX可動電極22,Y可動電極42およびZ可動電極62の平面外形が形成される。深掘りRIE後、レジスト59が剥離される。
Next, the
次いで、図32Aおよび図32Bに示すように、凹部89内にエッチング液(たとえば、フッ硝酸)が供給される。これにより、多数の凹部89を区画する半導体基板3の側壁90が、半導体基板3の表面に平行な横方向にエッチングされて除去される。こうして、半導体基板3の表面部が、X固定電極21,Y固定電極41およびZ固定電極61、ならびにX可動電極22,Y可動電極42およびZ可動電極62の形状に成形されるとともに、それらの間に第2凹部としてのトレンチ60が形成される。
Next, as shown in FIGS. 32A and 32B, an etching solution (for example, hydrofluoric acid) is supplied into the
なお、凹部89に供給されたエッチング液は、半導体基板3における各電極(X固定電極21、Z固定電極61など)となる部分にも接触することになるが、当該部分の厚さに比べて凹部89を区画する側壁90の幅が非常に小さい。たとえば、図31Bに示すように、Z固定電極61となる部分の半導体基板3の表面に沿う幅W1に対する側壁90の幅W2(W1/W2)が、10〜100である。そのため、各電極(X固定電極21、Z固定電極61など)となる部分の形状を設計通りに維持することができる。また、トレンチ60は、円筒状の多数の凹部89が一体化したものであり、その底壁の状態が凹部89の底壁のまま維持されるので、平坦とならず、実際には起伏がある凸凹な面となることがある。
Note that the etching solution supplied to the
次いで、図33Aおよび図33Bに示すように、熱酸化法またはPECVD法により、X固定電極21,Y固定電極41およびZ固定電極61、ならびにX可動電極22,Y可動電極42およびZ可動電極62の表面全域およびトレンチ60の内面全域(つまり、トレンチ60を区画する側面および底面)に、酸化シリコン(SiO2)からなる保護薄膜35が形成される。
Next, as shown in FIGS. 33A and 33B, the X fixed
次いで、図34Aおよび図34Bに示すように、エッチバックにより、保護薄膜35におけるトレンチ60の底面上の部分が除去される。これにより、トレンチ60の底面が露出した状態となる。
次いで、図35Aおよび図35Bに示すように、表面保護膜39をマスクとする異方性の深掘りRIEにより、トレンチ60の底面がさらに掘り下げられる。これにより、トレンチ60の底部に、半導体基板3の結晶面が露出した露出空間83が形成される。
Next, as shown in FIGS. 34A and 34B, the portion of the protective
Next, as shown in FIGS. 35A and 35B, the bottom surface of the
この異方性の深掘りRIEに引き続いて、図36Aおよび図36Bに示すように、等方性のRIEにより、トレンチ60の露出空間83に反応性イオンおよびエッチングガスが供給される。そして、その反応性イオンなどの作用により、半導体基板3が、各露出空間83を起点に半導体基板3の厚さ方向にエッチングされつつ、半導体基板3の表面に平行な方向にエッチングされる。これにより、互いに隣接する全ての露出空間83が一体化して、半導体基板3の内部に空洞10が形成されるとともに、空洞10内において、X固定電極21,Y固定電極41およびZ固定電極61、ならびにX可動電極22,Y可動電極42およびZ可動電極62が浮いた状態となる。
Subsequent to this anisotropic deep RIE, as shown in FIGS. 36A and 36B, reactive ions and etching gas are supplied to the exposed
なお、この空洞10を形成するに際しても、図31A、図31B、図37および図38に示した方法を適用して、まず深掘りRIEにより、同一パターンの開口を有する多数の凹部を形成し、次いで、等方性エッチングにより、それらの凹部の側壁を除去して露出空間83を形成し、その後、露出空間83が一体化させてもよい。ただし、空洞10を底面側から区画する半導体基板3の底壁12の深さ位置は、ジャイロセンサ1の動作に特に悪影響を与えないので、適用しなくてもよい。
In forming the
以上の工程を経て、図1に示すジャイロセンサ1が得られる。
<作用効果>
以上のように、上記したジャイロセンサ1の製造方法によれば、半導体基板3の表面部にX固定電極21,Y固定電極41およびZ固定電極61、ならびにX可動電極22,Y可動電極42およびZ可動電極62を画成するために、半導体基板3を選択的にエッチングするためのエッチング領域87(たとえば、領域871〜874などを含む領域)が設定される。
Through the above steps, the
<Effect>
As described above, according to the manufacturing method of the
そして、これら電極を画成するためのトレンチ60の形成に先立って、第1ステップとして、図31A、図31B、図37および図38に示すように、半導体基板3が、同一パターン(この実施形態では、同一形状および大きさの平面視円形のパターン)の開口88を多数有するレジスト59をマスクとして、異方性の深掘り反応性イオンエッチングされる。つまり、エッチング領域87内の半導体が、同一パターンで深掘り反応性イオンエッチングされる。これにより、半導体基板3の表面部に、深さがほぼ等しく揃った凹部89を多数形成することができる。
Prior to the formation of the
その後、第2ステップとして、図32Aおよび図32Bに示すように、多数の凹部89を区画する半導体基板3の側壁90が、半導体基板3の表面に平行な横方向にエッチングされて除去される。こうして、多数の凹部89が一体化され、これによりエッチング領域87を占めるトレンチ60が形成される。これにより、半導体基板3のエッチング領域87を選択的にエッチングすることができ、X固定電極21,Y固定電極41およびZ固定電極61、ならびにX可動電極22,Y可動電極42およびZ可動電極62の形状に成形しつつ、それらの間にトレンチ60を形成することができる。
Thereafter, as a second step, as shown in FIGS. 32A and 32B, the
このように、第1ステップとして、形状や大きさの揃ったパターンで半導体基板3を垂直に深掘り反応性イオンエッチングして深さのほぼ等しく凹部89を形成することにより、トレンチ60を設計通りの深さで形成することができる。そのため、エッチング領域872、873のような非常に入り組んだ領域と、エッチング領域874のような形状が単純な領域とのように、エッチングされる領域の形状や大きさが全く異なっていても、正確に制御された深さのトレンチ60を形成できる。よって、当該トレンチ60により画成されるX固定電極21,Y固定電極41およびZ固定電極61、ならびにX可動電極22,Y可動電極42およびZ可動電極62を、設計通りの厚さ(半導体基板3の厚さ方向における厚さ)で形成することができる。その結果、X固定電極21の電極部24とX可動電極22の電極部27との対向面積、Y固定電極41の電極部44とY可動電極42の電極部47との対向面積、およびZ固定電極61の電極部64とZ可動電極62の中間部72との対向面積Sをそれぞれ設計通りにできるので、ジャイロセンサ1の角速度を良好に検出することができる。
As described above, as a first step, the
さらに、領域871、872、873および874などの複数のエッチング領域が混在するエッチング領域87を選択的にエッチングする場合でも、トレンチ60の深さを正確に制御できるので、エッチング領域87内に形成されるトレンチ60全部をほぼ等しい深さに揃えることができる。
また、図37および図38に示すように、第1ステップの深掘りRIEの際には、半導体基板3上のいずれの箇所からも形状が同じパターン(この実施形態では、平面視円形)でエッチングするので、半導体基板3上に形成されるレジスト59をパターニングするためのマスクが1枚で済む。そのため、製造コストが低減することができる。さらに、レジスト59のパターニングが1回で済むため、製造時間を短縮することもできる。
Further, even when the
Also, as shown in FIGS. 37 and 38, in the first step of deep RIE, etching is performed with the same pattern from any location on the semiconductor substrate 3 (circular in plan view in this embodiment). Therefore, only one mask is required for patterning the resist 59 formed on the
以上、本発明の一実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
たとえば、前述の実施形態では、本発明の一実施形態に係るエッチング方法が採用される例として、静電容量型ジャイロセンサを取り上げたが、当該エッチング方法は、静電容量型加速度センサの各軸(X軸、Y軸およびZ軸)の固定電極および可動電極を形成する際に適用することもできる。また、静電容量型のジャイロセンサおよび加速度センサの電極製造に適用できるだけでなく、たとえば、ピエゾ抵抗型圧力センサの基準圧室となる凹部を半導体基板に形成する際、トレンチゲート型MOSFETのゲートトレンチを形成する際など、半導体基板に凹部を形成する工程全般に適用することができる。
As mentioned above, although one Embodiment of this invention was described, this invention can also be implemented with another form.
For example, in the above-described embodiment, the capacitive gyro sensor is taken up as an example in which the etching method according to the embodiment of the present invention is adopted. However, the etching method is applied to each axis of the capacitive acceleration sensor. The present invention can also be applied when forming a fixed electrode and a movable electrode (X axis, Y axis, and Z axis). In addition, the present invention can be applied not only to the manufacture of electrodes for capacitance type gyro sensors and acceleration sensors, but also, for example, when forming a recess serving as a reference pressure chamber of a piezoresistive type pressure sensor in a semiconductor substrate, a gate trench of a trench gate type MOSFET. The present invention can be applied to all processes for forming a recess in a semiconductor substrate.
また、前述の実施形態では、第1ステップとして形成するパターンは、図37および図38に示すように平面視円形であったが、同一パターンであれば、平面視楕円形、正方形、長方形、ひし形、三角形、台形などであってもよい。
また、前述の実施形態では、半導体基板3上にセンサ部4と集積回路5とが混載された態様を説明したが、センサ部4および集積回路5は、それぞれ別個の半導体基板に形成されてもよい。
In the above-described embodiment, the pattern formed as the first step is a circular shape in plan view as shown in FIGS. 37 and 38. However, if the same pattern is used, an elliptical shape, a square shape, a rectangular shape, and a rhombus shape in plan view are used. , Triangles, trapezoids, etc.
In the above-described embodiment, the mode in which the
また、半導体基板3の表面上を引き回されるセンサのアルミニウム配線(たとえば、X第1駆動/検出配線29、Z第1検出配線75など)は、集積回路5のゲート電極を形成する工程と同一工程で作製することにより、ポリシリコンからなる配線に置き換えることもできる。その場合、当該ポリシリコン配線には、ゲート電極とは異なり、不純物を注入しなくてもよい。なぜなら、当該ポリシリコン配線は、センサの各部に電流を流すための配線ではなく、電圧を印加するための配線であり、抵抗が比較的高くてもよいからである。
Further, the aluminum wiring (for example, the X first drive /
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 In addition, various design changes can be made within the scope of matters described in the claims.
1 ジャイロセンサ
3 半導体基板
11 上壁(半導体基板の表面部)
21 X固定電極
22 X可動電極
41 Y固定電極
42 Y可動電極
60 トレンチ
61 Z固定電極
62 Z可動電極
87 エッチング領域
88 (レジストの)開口
89 凹部
90 側壁
871 領域
872 領域
873 領域
874 領域
DESCRIPTION OF
21 X fixed electrode 22 X movable electrode 41 Y fixed electrode 42 Y
Claims (3)
当該エッチング領域内の複数箇所から所定のパターンで深掘り反応性イオンエッチングすることにより、同一形状および大きさの開口を有する複数の第1凹部を前記エッチング領域に形成する工程と、
複数の前記第1凹部を区画する前記半導体基板の側壁を等方性イオンエッチングで除去することにより、複数の前記第1凹部が一体化された第2凹部を前記エッチング領域に形成する工程とを含む、半導体基板のエッチング方法。 A method of selectively etching an etching region of a semiconductor substrate in which an etching region is defined,
Forming a plurality of first recesses having openings of the same shape and size in the etching region by deep reactive ion etching in a predetermined pattern from a plurality of locations in the etching region; and
Forming a second recess in which the plurality of first recesses are integrated in the etching region by removing the side walls of the semiconductor substrate that define the plurality of first recesses by isotropic ion etching. A method for etching a semiconductor substrate.
前記第1凹部を形成する工程が、前記第1エッチング領域および前記第2エッチング領域内に、それぞれ複数の前記第1凹部を同時に形成する工程を含む、請求項1に記載の半導体基板のエッチング方法。 The etching region includes a first etching region and a second etching region having different shapes or sizes from each other;
2. The method of etching a semiconductor substrate according to claim 1, wherein the step of forming the first recess includes a step of simultaneously forming a plurality of the first recesses in the first etching region and the second etching region, respectively. .
前記半導体基板の表面部に形成された第1電極と、
前記半導体基板の前記表面部に形成され、前記第1電極に対して間隔を空けて対向する第2電極とを含む静電容量型MEMSセンサの製造方法であって、
前記第1電極および前記第2電極を形成すべき領域外において当該第1および第2電極を形成すべき領域を区画するようにエッチング領域を定める工程と、
前記エッチング領域内の複数箇所から所定のパターンで深掘り反応性イオンエッチングすることにより、同一形状および大きさの開口を有する複数の第1凹部を前記エッチング領域に形成する工程と、
複数の前記第1凹部を区画する前記半導体基板の側壁を等方性イオンエッチングで除去することにより、複数の前記第1凹部が一体化された第2凹部を前記エッチング領域に形成し、同時に前記第1および第2電極を形成する工程とを含む、静電容量型MEMSセンサの製造方法。 A semiconductor substrate;
A first electrode formed on a surface portion of the semiconductor substrate;
A method for manufacturing a capacitive MEMS sensor, comprising: a second electrode formed on the surface portion of the semiconductor substrate and facing the first electrode with a space therebetween;
Defining an etching region so as to partition a region where the first and second electrodes are to be formed outside the region where the first electrode and the second electrode are to be formed;
Forming a plurality of first recesses having openings of the same shape and size in the etching region by deep reactive ion etching in a predetermined pattern from a plurality of locations in the etching region; and
By removing the side walls of the semiconductor substrate that define the plurality of first recesses by isotropic ion etching, a second recess in which the plurality of first recesses are integrated is formed in the etching region, and at the same time, Forming a first and second electrode. A method of manufacturing a capacitive MEMS sensor.
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WO (1) | WO2012005292A1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105417490A (en) * | 2015-11-10 | 2016-03-23 | 中国工程物理研究院电子工程研究所 | Processing method of multi-finger micro accelerometer |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106477514B (en) * | 2015-08-28 | 2018-03-30 | 中芯国际集成电路制造(上海)有限公司 | MEMS and forming method thereof |
CN105399047B (en) * | 2015-11-10 | 2017-07-28 | 中国工程物理研究院电子工程研究所 | A kind of processing method of many electric capacity multi-finger Micro-accelerometers |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08506857A (en) * | 1993-02-04 | 1996-07-23 | コーネル・リサーチ・ファウンデーション・インコーポレイテッド | Microstructure and single mask, single crystal process for its manufacture |
JP2007322149A (en) * | 2006-05-30 | 2007-12-13 | Toyota Motor Corp | Method for manufacturing semiconductor device |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002228678A (en) * | 2001-02-02 | 2002-08-14 | Denso Corp | Semiconductor mechanical amount sensor and its manufacturing method |
JP5446236B2 (en) * | 2008-12-11 | 2014-03-19 | 大日本印刷株式会社 | Physical quantity sensor, manufacturing method thereof, internal pressure control method thereof, and semiconductor device |
-
2010
- 2010-07-06 JP JP2010154019A patent/JP5837286B2/en not_active Expired - Fee Related
-
2011
- 2011-07-06 WO PCT/JP2011/065481 patent/WO2012005292A1/en active Application Filing
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08506857A (en) * | 1993-02-04 | 1996-07-23 | コーネル・リサーチ・ファウンデーション・インコーポレイテッド | Microstructure and single mask, single crystal process for its manufacture |
JP2007322149A (en) * | 2006-05-30 | 2007-12-13 | Toyota Motor Corp | Method for manufacturing semiconductor device |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105417490A (en) * | 2015-11-10 | 2016-03-23 | 中国工程物理研究院电子工程研究所 | Processing method of multi-finger micro accelerometer |
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