JP2012018004A - Etching method of semiconductor substrate and manufacturing method of capacitance type micro electromechanical system (mems) sensor - Google Patents

Etching method of semiconductor substrate and manufacturing method of capacitance type micro electromechanical system (mems) sensor Download PDF

Info

Publication number
JP2012018004A
JP2012018004A JP2010154019A JP2010154019A JP2012018004A JP 2012018004 A JP2012018004 A JP 2012018004A JP 2010154019 A JP2010154019 A JP 2010154019A JP 2010154019 A JP2010154019 A JP 2010154019A JP 2012018004 A JP2012018004 A JP 2012018004A
Authority
JP
Japan
Prior art keywords
electrode
semiconductor substrate
etching
region
view
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010154019A
Other languages
Japanese (ja)
Other versions
JP5837286B2 (en
Inventor
Goro Nakaya
吾郎 仲谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2010154019A priority Critical patent/JP5837286B2/en
Priority to PCT/JP2011/065481 priority patent/WO2012005292A1/en
Publication of JP2012018004A publication Critical patent/JP2012018004A/en
Application granted granted Critical
Publication of JP5837286B2 publication Critical patent/JP5837286B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01CMEASURING DISTANCES, LEVELS OR BEARINGS; SURVEYING; NAVIGATION; GYROSCOPIC INSTRUMENTS; PHOTOGRAMMETRY OR VIDEOGRAMMETRY
    • G01C19/00Gyroscopes; Turn-sensitive devices using vibrating masses; Turn-sensitive devices without moving masses; Measuring angular rate using gyroscopic effects
    • G01C19/56Turn-sensitive devices using vibrating masses, e.g. vibratory angular rate sensors based on Coriolis forces
    • G01C19/5719Turn-sensitive devices using vibrating masses, e.g. vibratory angular rate sensors based on Coriolis forces using planar vibrating masses driven in a translation vibration along an axis
    • G01C19/5733Structural details or topology
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00134Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems comprising flexible or deformable structures
    • B81C1/0015Cantilevers
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01CMEASURING DISTANCES, LEVELS OR BEARINGS; SURVEYING; NAVIGATION; GYROSCOPIC INSTRUMENTS; PHOTOGRAMMETRY OR VIDEOGRAMMETRY
    • G01C19/00Gyroscopes; Turn-sensitive devices using vibrating masses; Turn-sensitive devices without moving masses; Measuring angular rate using gyroscopic effects
    • G01C19/56Turn-sensitive devices using vibrating masses, e.g. vibratory angular rate sensors based on Coriolis forces
    • G01C19/5719Turn-sensitive devices using vibrating masses, e.g. vibratory angular rate sensors based on Coriolis forces using planar vibrating masses driven in a translation vibration along an axis
    • G01C19/5769Manufacturing; Mounting; Housings
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00Manufacture or treatment of microstructural devices or systems
    • B81C2201/01Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0101Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
    • B81C2201/0128Processes for removing material
    • B81C2201/013Etching
    • B81C2201/0132Dry etching, i.e. plasma etching, barrel etching, reactive ion etching [RIE], sputter etching or ion milling

Abstract

PROBLEM TO BE SOLVED: To provide a etching method of semiconductor substrate, capable of forming a recess having an accurately controlled depth without depending on a shape or a size of an etching pattern.SOLUTION: In a first step of etching a semiconductor substrate 3, anisotropic deep reactive ion etching is performed using a resist mask 59 having a large number of openings 88 of the same pattern at positions opposing to etching regions 87 independently partitioned to each other. A large number of recesses 89 having approximately the same depth are thereby formed on a surface of the semiconductor substrate 3. In a second step, side walls 90 defining a large number of recesses 89 of the semiconductor substrate 3 are removed by etching in lateral direction parallel to the surface of the semiconductor substrate 3.

Description

本発明は、半導体基板のエッチング方法およびそれを利用した静電容量型MEMSセンサの製造方法に関する。   The present invention relates to a method for etching a semiconductor substrate and a method for manufacturing a capacitive MEMS sensor using the same.

近年、MEMS(Micro Electro Mechanical Systems)技術を応用したデバイスが携帯電話機などに搭載され始めたことから、MEMSデバイスが注目されている。
MEMSデバイスの作製に際し、高いアスペクト比でエッチングする技術として、深掘り反応性イオンエッチング(深掘りRIE:Deep Reactive Ion Etching)が知られている。
In recent years, MEMS devices have attracted attention because devices using MEMS (Micro Electro Mechanical Systems) technology have begun to be installed in mobile phones and the like.
As a technique for etching at a high aspect ratio in manufacturing a MEMS device, deep reactive ion etching (DIE) is known.

特表2007−519891号公報Special table 2007-519891 gazette

深掘りRIEは、半導体基板におけるエッチングパターンの形状によって、そのエッチングレートが異なる。そのため、MEMSデバイス作製の際、形状や大きさが異なるエッチングパターンが混在していると、深掘りRIEにより形成された凹部の深さが、パターンごとにばらばらになる。
本発明の目的は、エッチング領域の形状または大きさによらずに、正確に制御された深さの凹部を形成することができる半導体基板のエッチング方法を提供することである。
In the deep RIE, the etching rate differs depending on the shape of the etching pattern in the semiconductor substrate. Therefore, when etching patterns having different shapes and sizes are mixed during the fabrication of the MEMS device, the depths of the recesses formed by the deep digging RIE vary from pattern to pattern.
An object of the present invention is to provide a method for etching a semiconductor substrate capable of forming a recess having a precisely controlled depth regardless of the shape or size of the etching region.

また、本発明の別の目的は、静電容量の変化を検出する1対の電極(第1電極および第2電極)を設計通りに作製することができる静電容量型MEMSセンサの製造方法を提供することである。   Another object of the present invention is to provide a method for manufacturing a capacitive MEMS sensor capable of manufacturing a pair of electrodes (first electrode and second electrode) for detecting a change in capacitance as designed. Is to provide.

上記目的を達成するための請求項1に記載の半導体基板のエッチング方法は、エッチング領域が定められた半導体基板の当該エッチング領域を選択的にエッチングする方法であって、当該エッチング領域内の複数箇所から所定のパターンで深掘り反応性イオンエッチングすることにより、同一形状および大きさの開口を有する複数の第1凹部を前記エッチング領域に形成する工程と、複数の前記第1凹部を区画する前記半導体基板の側壁を等方性イオンエッチングで除去することにより、複数の前記第1凹部が一体化された第2凹部を前記エッチング領域に形成する工程とを含んでいる。   The method for etching a semiconductor substrate according to claim 1 for achieving the above object is a method for selectively etching the etching region of the semiconductor substrate in which the etching region is defined, wherein a plurality of locations in the etching region are provided. Forming a plurality of first recesses having openings of the same shape and size in the etching region by deep reactive ion etching in a predetermined pattern from the semiconductor, and the semiconductor defining the plurality of first recesses Forming a second recess in which the plurality of first recesses are integrated in the etching region by removing the side wall of the substrate by isotropic ion etching.

この方法によれば、半導体基板に定められたエッチング領域に第2凹部が形成される。この第2凹部の形成に先立って、半導体基板が、エッチング領域内の複数箇所から、所定のパターンで深掘り反応性イオンエッチングされる。つまり、エッチング領域内の半導体が、同一パターン(同一形状および大きさの開口パターン)で深掘り反応性イオンエッチングされる。そのため、当該エッチング領域に複数の第1凹部を形成する際のエッチングレートをほぼ等しくすることができる。その結果、深掘り反応性イオンエッチング工程の実行により、エッチング領域内に、深さがほぼ等しく揃った複数の第1凹部を形成することができる。そして、当該複数の第1凹部を区画する半導体基板の側壁を等方性イオンエッチングで除去することにより、複数の第1凹部が一体化され、これによりエッチング領域内を占める第2凹部が形成される。これにより、半導体基板のエッチング領域を選択的にエッチングすることができる。   According to this method, the second recess is formed in the etching region defined in the semiconductor substrate. Prior to the formation of the second recess, the semiconductor substrate is deeply reactive ion etched in a predetermined pattern from a plurality of locations in the etching region. That is, the deep reactive ion etching is performed on the semiconductor in the etching region with the same pattern (opening pattern having the same shape and size). Therefore, the etching rate when forming the plurality of first recesses in the etching region can be made substantially equal. As a result, by executing the deep reactive ion etching process, it is possible to form a plurality of first recesses having substantially the same depth in the etching region. Then, by removing the sidewall of the semiconductor substrate defining the plurality of first recesses by isotropic ion etching, the plurality of first recesses are integrated, thereby forming a second recess that occupies the etching region. The Thereby, the etching region of the semiconductor substrate can be selectively etched.

すなわち、この方法によれば、第1ステップとして、形状および大きさの揃ったパターンで半導体基板を垂直に深掘り反応性イオンエッチングして複数の第1凹部が形成される。これにより、第2凹部を設計通りの深さで形成することができる。そのため、エッチング領域の形状または大きさによらずに、正確に制御された深さの第2凹部を、半導体基板に形成することができる。   That is, according to this method, as a first step, a plurality of first recesses are formed by performing deep reactive ion etching on a semiconductor substrate vertically with a pattern having a uniform shape and size. Thereby, a 2nd recessed part can be formed in the depth as designed. Therefore, the second recess having a precisely controlled depth can be formed in the semiconductor substrate regardless of the shape or size of the etching region.

したがって、請求項2に示すように、半導体基板に、形状または大きさが異なる第1エッチング領域および第2エッチング領域が混在する場合でも、第1ステップとして、形状および大きさが同一の開口パターンで半導体基板を垂直に深掘り反応性イオンエッチングすることにより、第1および第2エッチング領域内に、それぞれ複数の第1凹部を同時に形成し、第2ステップとして、半導体基板を横方向に等方性イオンエッチングすればよい。これにより、第1エッチング領域に形成される第2凹部の深さと、第2エッチング領域に形成される第2凹部の深さとをほぼ等しく揃えることができる。   Therefore, as shown in claim 2, even when the first etching region and the second etching region having different shapes or sizes are mixed in the semiconductor substrate, as the first step, an opening pattern having the same shape and size is used. By vertically deep reactive ion etching of the semiconductor substrate, a plurality of first recesses are simultaneously formed in the first and second etching regions, and the semiconductor substrate is laterally isotropic as a second step. Ion etching may be performed. Thereby, the depth of the 2nd recessed part formed in a 1st etching area | region and the depth of the 2nd recessed part formed in a 2nd etching area | region can be arrange | equalized substantially equally.

そして、このエッチング方法は、たとえば、静電容量型MEMSセンサの製造方法に好適に採用することができる。
具体的には、請求項3に示すように、半導体基板と、前記半導体基板の表面部に形成された第1電極と、前記半導体基板の前記表面部に形成され、前記第1電極に対して間隔を空けて対向する第2電極とを含む静電容量型MEMSセンサの製造方法であって、前記第1電極および前記第2電極を形成すべき領域外において当該第1および第2電極を形成すべき領域を区画するようにエッチング領域を定める工程と、前記エッチング領域内の複数箇所から所定のパターンで深掘り反応性イオンエッチングすることにより、同一形状および大きさの開口を有する複数の第1凹部を前記エッチング領域に形成する工程と、複数の前記第1凹部を区画する前記半導体基板の側壁を等方性イオンエッチングで除去することにより、複数の前記第1凹部が一体化された第2凹部を前記エッチング領域に形成し、同時に前記第1および第2電極を形成する工程とを実行すればよい。
And this etching method can be suitably employ | adopted for the manufacturing method of an electrostatic capacitance type MEMS sensor, for example.
Specifically, as shown in claim 3, a semiconductor substrate, a first electrode formed on a surface portion of the semiconductor substrate, and a surface formed on the surface portion of the semiconductor substrate, the first electrode A method for manufacturing a capacitive MEMS sensor including a second electrode facing each other with a gap, wherein the first and second electrodes are formed outside a region where the first electrode and the second electrode are to be formed. A step of defining an etching region so as to define a region to be formed, and a plurality of first openings having the same shape and size by performing deep reactive ion etching in a predetermined pattern from a plurality of locations in the etching region. Forming a plurality of first recesses in the etching region, and removing the side walls of the semiconductor substrate defining the plurality of first recesses by isotropic ion etching. The conjugated been second recess formed in the etched region may be performed and the step of forming the first and second electrodes at the same time.

これにより、第2凹部の深さを正確に制御することができるので、第1電極および第2電極を区画するために定められるエッチング領域がどのような形状や大きさであっても、第1電極および第2電極を設計通りの厚さ(半導体基板の厚さ方向における厚さ)で形成することができる。   Accordingly, the depth of the second recess can be accurately controlled, so that the first region can be formed in any shape or size that is defined for partitioning the first electrode and the second electrode. The electrode and the second electrode can be formed with a thickness as designed (thickness in the thickness direction of the semiconductor substrate).

図1は、ジャイロセンサの模式平面図である。FIG. 1 is a schematic plan view of a gyro sensor. 図2は、図1に示すセンサ部の模式平面図である。FIG. 2 is a schematic plan view of the sensor unit shown in FIG. 図3は、図2に示すX軸センサの要部平面図である。FIG. 3 is a plan view of an essential part of the X-axis sensor shown in FIG. 図4は、図2に示すX軸センサの要部断面図であって、図3の切断線IV−IVでの断面図である。4 is a cross-sectional view of the main part of the X-axis sensor shown in FIG. 2, and is a cross-sectional view taken along the section line IV-IV in FIG. 図5は、図2に示すZ軸センサの要部平面図である。FIG. 5 is a plan view of the main part of the Z-axis sensor shown in FIG. 図6は、図2に示すZ軸センサの要部断面図であって、図5の切断線VI−VIでの断面図である。6 is a cross-sectional view of the main part of the Z-axis sensor shown in FIG. 2, and is a cross-sectional view taken along the cutting line VI-VI of FIG. 図7は、図2に示すZ軸センサの要部断面図であって、図5の切断線VII−VIIでの断面図である。7 is a cross-sectional view of the main part of the Z-axis sensor shown in FIG. 2, and is a cross-sectional view taken along the cutting line VII-VII in FIG. 図8は、図1に示す集積回路の模式断面図である。FIG. 8 is a schematic cross-sectional view of the integrated circuit shown in FIG. 図9Aは、本発明の一実施形態に係るジャイロセンサの製造工程を示す模式的な断面図であって、図4と同じ位置での切断面を示す。FIG. 9A is a schematic cross-sectional view showing the manufacturing process of the gyro sensor according to one embodiment of the present invention, and shows a cut surface at the same position as FIG. 図9Bは、本発明の一実施形態に係るジャイロセンサの製造工程を示す模式的な断面図であって、図6と同じ位置での切断面を示す。FIG. 9B is a schematic cross-sectional view showing the manufacturing process of the gyro sensor according to one embodiment of the present invention, and shows a cut surface at the same position as FIG. 6. 図9Cは、本発明の一実施形態に係るジャイロセンサの製造工程を示す模式的な断面図であって、図8と同じ位置での切断面を示す。FIG. 9C is a schematic cross-sectional view showing the manufacturing process of the gyro sensor according to one embodiment of the present invention, and shows a cut surface at the same position as FIG. 図10Aは、図9Aの次の工程を示す模式的な断面図である。FIG. 10A is a schematic cross-sectional view showing a step subsequent to FIG. 9A. 図10Bは、図9Bの次の工程を示す模式的な断面図である。FIG. 10B is a schematic cross-sectional view showing a step subsequent to FIG. 9B. 図10Cは、図9Cの次の工程を示す模式的な断面図である。FIG. 10C is a schematic cross-sectional view showing a step subsequent to FIG. 9C. 図11Aは、図10Aの次の工程を示す模式的な断面図である。FIG. 11A is a schematic cross-sectional view showing a step subsequent to FIG. 10A. 図11Bは、図10Bの次の工程を示す模式的な断面図である。FIG. 11B is a schematic cross-sectional view showing a step subsequent to FIG. 10B. 図11Cは、図10Cの次の工程を示す模式的な断面図である。FIG. 11C is a schematic cross-sectional view showing a step subsequent to FIG. 10C. 図12Aは、図11Aの次の工程を示す模式的な断面図である。FIG. 12A is a schematic cross-sectional view showing a step subsequent to FIG. 11A. 図12Bは、図11Bの次の工程を示す模式的な断面図である。FIG. 12B is a schematic cross-sectional view showing a step subsequent to FIG. 11B. 図12Cは、図11Cの次の工程を示す模式的な断面図である。FIG. 12C is a schematic cross-sectional view showing a step subsequent to FIG. 11C. 図13Aは、図12Aの次の工程を示す模式的な断面図である。FIG. 13A is a schematic cross-sectional view showing a step subsequent to FIG. 12A. 図13Bは、図12Bの次の工程を示す模式的な断面図である。FIG. 13B is a schematic cross-sectional view showing a step subsequent to FIG. 12B. 図13Cは、図12Cの次の工程を示す模式的な断面図である。FIG. 13C is a schematic cross-sectional view showing a step subsequent to FIG. 12C. 図14Aは、図13Aの次の工程を示す模式的な断面図である。FIG. 14A is a schematic sectional view showing a step subsequent to FIG. 13A. 図14Bは、図13Bの次の工程を示す模式的な断面図である。FIG. 14B is a schematic cross-sectional view showing a step subsequent to FIG. 13B. 図14Cは、図13Cの次の工程を示す模式的な断面図である。FIG. 14C is a schematic cross-sectional view showing a step subsequent to FIG. 13C. 図15Aは、図14Aの次の工程を示す模式的な断面図である。FIG. 15A is a schematic cross-sectional view showing a step subsequent to FIG. 14A. 図15Bは、図14Bの次の工程を示す模式的な断面図である。FIG. 15B is a schematic cross-sectional view showing a step subsequent to FIG. 14B. 図15Cは、図14Cの次の工程を示す模式的な断面図である。FIG. 15C is a schematic cross-sectional view showing a step subsequent to FIG. 14C. 図16Aは、図15Aの次の工程を示す模式的な断面図である。FIG. 16A is a schematic cross-sectional view showing a step subsequent to FIG. 15A. 図16Bは、図15Bの次の工程を示す模式的な断面図である。FIG. 16B is a schematic cross-sectional view showing a step subsequent to FIG. 15B. 図16Cは、図15Cの次の工程を示す模式的な断面図である。FIG. 16C is a schematic cross-sectional view showing a step subsequent to FIG. 15C. 図17Aは、図16Aの次の工程を示す模式的な断面図である。FIG. 17A is a schematic cross-sectional view showing a step subsequent to FIG. 16A. 図17Bは、図16Bの次の工程を示す模式的な断面図である。FIG. 17B is a schematic cross-sectional view showing a step subsequent to FIG. 16B. 図17Cは、図16Cの次の工程を示す模式的な断面図である。FIG. 17C is a schematic cross-sectional view showing a step subsequent to FIG. 16C. 図18Aは、図17Aの次の工程を示す模式的な断面図である。FIG. 18A is a schematic sectional view showing a step subsequent to FIG. 17A. 図18Bは、図17Bの次の工程を示す模式的な断面図である。FIG. 18B is a schematic cross-sectional view showing a step subsequent to FIG. 17B. 図18Cは、図17Cの次の工程を示す模式的な断面図である。FIG. 18C is a schematic cross-sectional view showing a step subsequent to FIG. 17C. 図19Aは、図18Aの次の工程を示す模式的な断面図である。FIG. 19A is a schematic sectional view showing a step subsequent to FIG. 18A. 図19Bは、図18Bの次の工程を示す模式的な断面図である。FIG. 19B is a schematic cross-sectional view showing a step subsequent to FIG. 18B. 図19Cは、図18Cの次の工程を示す模式的な断面図である。FIG. 19C is a schematic cross-sectional view showing a step subsequent to FIG. 18C. 図20Aは、図19Aの次の工程を示す模式的な断面図である。FIG. 20A is a schematic cross-sectional view showing a step subsequent to FIG. 19A. 図20Bは、図19Bの次の工程を示す模式的な断面図である。FIG. 20B is a schematic cross-sectional view showing a step subsequent to FIG. 19B. 図20Cは、図19Cの次の工程を示す模式的な断面図である。FIG. 20C is a schematic cross-sectional view showing a step subsequent to FIG. 19C. 図21Aは、図20Aの次の工程を示す模式的な断面図である。FIG. 21A is a schematic cross-sectional view showing a step subsequent to FIG. 20A. 図21Bは、図20Bの次の工程を示す模式的な断面図である。FIG. 21B is a schematic cross-sectional view showing a step subsequent to FIG. 20B. 図21Cは、図20Cの次の工程を示す模式的な断面図である。FIG. 21C is a schematic cross-sectional view showing a step subsequent to FIG. 20C. 図22Aは、図21Aの次の工程を示す模式的な断面図である。FIG. 22A is a schematic sectional view showing a step subsequent to FIG. 21A. 図22Bは、図21Bの次の工程を示す模式的な断面図である。FIG. 22B is a schematic cross-sectional view showing a step subsequent to FIG. 21B. 図22Cは、図21Cの次の工程を示す模式的な断面図である。FIG. 22C is a schematic cross-sectional view showing a step subsequent to FIG. 21C. 図23Aは、図22Aの次の工程を示す模式的な断面図である。FIG. 23A is a schematic sectional view showing a step subsequent to FIG. 22A. 図23Bは、図22Bの次の工程を示す模式的な断面図である。FIG. 23B is a schematic cross-sectional view showing a step subsequent to FIG. 22B. 図23Cは、図22Cの次の工程を示す模式的な断面図である。FIG. 23C is a schematic cross-sectional view showing a step subsequent to FIG. 22C. 図24Aは、図23Aの次の工程を示す模式的な断面図である。FIG. 24A is a schematic sectional view showing a step subsequent to FIG. 23A. 図24Bは、図23Bの次の工程を示す模式的な断面図である。FIG. 24B is a schematic sectional view showing a step subsequent to FIG. 23B. 図24Cは、図23Cの次の工程を示す模式的な断面図である。FIG. 24C is a schematic sectional view showing a step subsequent to FIG. 23C. 図25Aは、図24Aの次の工程を示す模式的な断面図である。FIG. 25A is a schematic sectional view showing a step subsequent to FIG. 24A. 図25Bは、図24Bの次の工程を示す模式的な断面図である。FIG. 25B is a schematic sectional view showing a step subsequent to FIG. 24B. 図25Cは、図24Cの次の工程を示す模式的な断面図である。FIG. 25C is a schematic cross-sectional view showing a step subsequent to FIG. 24C. 図26Aは、図25Aの次の工程を示す模式的な断面図である。FIG. 26A is a schematic sectional view showing a step subsequent to FIG. 25A. 図26Bは、図25Bの次の工程を示す模式的な断面図である。FIG. 26B is a schematic cross-sectional view showing a step subsequent to FIG. 25B. 図26Cは、図25Cの次の工程を示す模式的な断面図である。FIG. 26C is a schematic cross-sectional view showing a step subsequent to FIG. 25C. 図27Aは、図26Aの次の工程を示す模式的な断面図である。FIG. 27A is a schematic sectional view showing a step subsequent to FIG. 26A. 図27Bは、図26Bの次の工程を示す模式的な断面図である。FIG. 27B is a schematic cross-sectional view showing a step subsequent to FIG. 26B. 図27Cは、図26Cの次の工程を示す模式的な断面図である。FIG. 27C is a schematic cross-sectional view showing a step subsequent to FIG. 26C. 図28Aは、図27Aの次の工程を示す模式的な断面図である。FIG. 28A is a schematic sectional view showing a step subsequent to FIG. 27A. 図28Bは、図27Bの次の工程を示す模式的な断面図である。FIG. 28B is a schematic cross-sectional view showing a step subsequent to FIG. 27B. 図28Cは、図27Cの次の工程を示す模式的な断面図である。FIG. 28C is a schematic cross-sectional view showing a step subsequent to FIG. 27C. 図29Aは、図28Aの次の工程を示す模式的な断面図である。FIG. 29A is a schematic sectional view showing a step subsequent to FIG. 28A. 図29Bは、図28Bの次の工程を示す模式的な断面図である。FIG. 29B is a schematic sectional view showing a step subsequent to FIG. 28B. 図29Cは、図28Cの次の工程を示す模式的な断面図である。FIG. 29C is a schematic cross-sectional view showing a step subsequent to FIG. 28C. 図30Aは、図29Aの次の工程を示す模式的な断面図である。FIG. 30A is a schematic sectional view showing a step subsequent to FIG. 29A. 図30Bは、図29Bの次の工程を示す模式的な断面図である。FIG. 30B is a schematic sectional view showing a step subsequent to FIG. 29B. 図30Cは、図29Cの次の工程を示す模式的な断面図である。FIG. 30C is a schematic cross-sectional view showing a step subsequent to FIG. 29C. 図31Aは、図30Aの次の工程を示す模式的な断面図である。FIG. 31A is a schematic cross-sectional view showing a step subsequent to FIG. 30A. 図31Bは、図30Bの次の工程を示す模式的な断面図である。FIG. 31B is a schematic cross-sectional view showing a step subsequent to FIG. 30B. 図31Cは、図30Cの次の工程を示す模式的な断面図である。FIG. 31C is a schematic cross-sectional view showing a step subsequent to FIG. 30C. 図32Aは、図31Aの次の工程を示す模式的な断面図である。FIG. 32A is a schematic sectional view showing a step subsequent to FIG. 31A. 図32Bは、図31Bの次の工程を示す模式的な断面図である。FIG. 32B is a schematic cross-sectional view showing a step subsequent to FIG. 31B. 図32Cは、図31Cの次の工程を示す模式的な断面図である。FIG. 32C is a schematic cross-sectional view showing a step subsequent to FIG. 31C. 図33Aは、図32Aの次の工程を示す模式的な断面図である。FIG. 33A is a schematic sectional view showing a step subsequent to FIG. 32A. 図33Bは、図32Bの次の工程を示す模式的な断面図である。FIG. 33B is a schematic cross-sectional view showing a step subsequent to FIG. 32B. 図33Cは、図32Cの次の工程を示す模式的な断面図である。FIG. 33C is a schematic cross-sectional view showing a step subsequent to FIG. 32C. 図34Aは、図33Aの次の工程を示す模式的な断面図である。FIG. 34A is a schematic sectional view showing a step subsequent to FIG. 33A. 図34Bは、図33Bの次の工程を示す模式的な断面図である。FIG. 34B is a schematic cross-sectional view showing a step subsequent to FIG. 33B. 図34Cは、図33Cの次の工程を示す模式的な断面図である。FIG. 34C is a schematic cross-sectional view showing a step subsequent to FIG. 33C. 図35Aは、図34Aの次の工程を示す模式的な断面図である。FIG. 35A is a schematic sectional view showing a step subsequent to FIG. 34A. 図35Bは、図34Bの次の工程を示す模式的な断面図である。FIG. 35B is a schematic cross-sectional view showing a step subsequent to FIG. 34B. 図35Cは、図34Cの次の工程を示す模式的な断面図である。FIG. 35C is a schematic cross-sectional view showing a step subsequent to FIG. 34C. 図36Aは、図35Aの次の工程を示す模式的な断面図である。FIG. 36A is a schematic sectional view showing a step subsequent to FIG. 35A. 図36Bは、図35Bの次の工程を示す模式的な断面図である。FIG. 36B is a schematic sectional view showing a step subsequent to FIG. 35B. 図36Cは、図35Cの次の工程を示す模式的な断面図である。FIG. 36C is a schematic cross-sectional view showing a step subsequent to FIG. 35C. 図37は、図31Aの工程における半導体基板の模式的な平面図である。FIG. 37 is a schematic plan view of the semiconductor substrate in the step of FIG. 31A. 図38は、図31Bの工程における半導体基板の模式的な平面図である。FIG. 38 is a schematic plan view of the semiconductor substrate in the step of FIG. 31B.

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
<ジャイロセンサの全体構成>
まず、図1を参照して、ジャイロセンサの全体構成を説明する。
図1は、ジャイロセンサの模式的な平面図である。なお、図1では、樹脂パッケージに封止されている部分の一部が透視した状態で表わされている。
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
<Overall configuration of gyro sensor>
First, the overall configuration of the gyro sensor will be described with reference to FIG.
FIG. 1 is a schematic plan view of a gyro sensor. In FIG. 1, a part of the portion sealed in the resin package is shown in a transparent state.

ジャイロセンサ1は、静電容量素子の容量の変化に基づいて検出する静電容量型であり、たとえば、ビデオカメラやスチルカメラの手ぶれ補正、カーナビの位置検出、ロボットやゲーム機のモーション検出などの用途に用いられる。ジャイロセンサ1は、樹脂パッケージ2により画成された直方体形状(平面視四角形状)のパッケージの外形を有している。   The gyro sensor 1 is a capacitance type that is detected based on a change in capacitance of a capacitance element, and includes, for example, camera shake correction of a video camera or a still camera, position detection of a car navigation system, motion detection of a robot or a game machine, etc. Used for applications. The gyro sensor 1 has an outer shape of a rectangular parallelepiped-shaped (square shape in plan view) defined by a resin package 2.

ジャイロセンサ1は、平面視四角形状の半導体基板3と、半導体基板3の中央部に配置されたセンサ部4と、センサ部4を取り囲む半導体基板3の周辺部に配置された集積回路5(ASIC:Application Specific Integrated Circuit)とを含んでいる。
センサ部4は、三次元空間において直交する3つの軸まわりの角速度をそれぞれ検出するセンサとして、X軸センサ6、Y軸センサ7およびZ軸センサ8を有している。
The gyro sensor 1 includes a semiconductor substrate 3 having a rectangular shape in plan view, a sensor unit 4 disposed in the center of the semiconductor substrate 3, and an integrated circuit 5 (ASIC) disposed in the periphery of the semiconductor substrate 3 surrounding the sensor unit 4. : Application Specific Integrated Circuit).
The sensor unit 4 includes an X-axis sensor 6, a Y-axis sensor 7, and a Z-axis sensor 8 as sensors for detecting angular velocities around three axes that are orthogonal in a three-dimensional space.

X軸センサ6は、X軸方向の振動Uxを利用して、ジャイロセンサ1が傾いた際にZ軸方向にコリオリ力Fzを発生させ、当該コリオリ力による静電容量の変化を検出することにより、Y軸まわりに作用する角速度ωyを検出する。また、Y軸センサ7は、Y軸方向の振動Uyを利用して、ジャイロセンサ1が傾いた際にX軸方向にコリオリ力Fxを発生させ、当該コリオリ力による静電容量の変化を検出することにより、Z軸まわりに作用する角速度ωzを検出する。また、Z軸センサ8は、Z軸方向の振動Uzを利用して、ジャイロセンサ1が傾いた際にY軸方向にコリオリ力Fyを発生させ、当該コリオリ力による静電容量の変化を検出することにより、X軸まわりに作用する角速度ωxを検出する。   The X-axis sensor 6 uses the vibration Ux in the X-axis direction to generate a Coriolis force Fz in the Z-axis direction when the gyro sensor 1 is tilted, and detects a change in capacitance due to the Coriolis force. The angular velocity ωy acting around the Y axis is detected. The Y-axis sensor 7 uses the vibration Uy in the Y-axis direction to generate a Coriolis force Fx in the X-axis direction when the gyro sensor 1 is tilted, and detects a change in capacitance due to the Coriolis force. Thus, the angular velocity ωz acting around the Z axis is detected. The Z-axis sensor 8 uses the vibration Uz in the Z-axis direction to generate a Coriolis force Fy in the Y-axis direction when the gyro sensor 1 is tilted, and detects a change in capacitance due to the Coriolis force. Thus, the angular velocity ωx acting around the X axis is detected.

集積回路5は、たとえば、各センサから出力された電気信号を増幅するチャージアンプ、当該電気信号の特定の周波数成分を取り出すフィルタ回路(ローパスフィルタ:LPFなど)、フィルタリング後の電気信号を論理演算する論理回路を含んでおり、たとえば、CMOSデバイスにより構成されている。
また、ジャイロセンサ1の表面には、この実施形態では、平面視でセンサ部4を挟んで互いに対向する1対の縁部のそれぞれに5つずつ、電極パッド9が設けられている。電極パッド9は、互いに等間隔を空けて各縁部に沿って配列されている。これらの電極パッド9は、たとえば、センサ部4や集積回路5に電圧を印加するためのパッドを含んでいる。
<X軸センサおよびY軸センサの構成>
次に、図2〜図4を参照して、X軸センサおよびY軸センサの構成を説明する。
The integrated circuit 5 performs, for example, a charge amplifier that amplifies the electric signal output from each sensor, a filter circuit (low-pass filter: LPF, etc.) that extracts a specific frequency component of the electric signal, and performs a logical operation on the filtered electric signal. A logic circuit is included, and is constituted by, for example, a CMOS device.
Further, in this embodiment, five electrode pads 9 are provided on the surface of the gyro sensor 1 at each of a pair of edge portions facing each other with the sensor unit 4 interposed therebetween in a plan view. The electrode pads 9 are arranged along the respective edges at equal intervals. These electrode pads 9 include, for example, pads for applying a voltage to the sensor unit 4 and the integrated circuit 5.
<Configuration of X-axis sensor and Y-axis sensor>
Next, the configuration of the X-axis sensor and the Y-axis sensor will be described with reference to FIGS.

図2は、図1に示すセンサ部の模式的な平面図である。図3は、図2に示すX軸センサの要部平面図である。図4は、図2に示すX軸センサの要部断面図であって、図3の切断線IV−IVでの断面図である。
半導体基板3は、導電性シリコン基板(たとえば、1mΩ・m〜30Ω・m、好ましくは、5mΩ・m〜25mΩ・mの抵抗率を有する低抵抗基板)からなる。この半導体基板3は、内部に空洞10を有しており、当該空洞10を表面側から区画する天面を有する半導体基板3の上壁11(表面部)にX軸センサ6、Y軸センサ7およびZ軸センサ8が形成されている。つまり、X軸センサ6、Y軸センサ7およびZ軸センサ8は半導体基板3の一部からなり、空洞10を裏面側から区画する底面を有する半導体基板3の底壁12に対して浮いた状態で支持されている。
FIG. 2 is a schematic plan view of the sensor unit shown in FIG. FIG. 3 is a plan view of an essential part of the X-axis sensor shown in FIG. 4 is a cross-sectional view of the main part of the X-axis sensor shown in FIG. 2, and is a cross-sectional view taken along the section line IV-IV in FIG.
The semiconductor substrate 3 is made of a conductive silicon substrate (for example, a low resistance substrate having a resistivity of 1 mΩ · m to 30 Ω · m, preferably 5 mΩ · m to 25 mΩ · m). The semiconductor substrate 3 has a cavity 10 inside, and an X-axis sensor 6 and a Y-axis sensor 7 are formed on an upper wall 11 (surface portion) of the semiconductor substrate 3 having a top surface that partitions the cavity 10 from the surface side. And the Z-axis sensor 8 is formed. That is, the X-axis sensor 6, the Y-axis sensor 7, and the Z-axis sensor 8 are part of the semiconductor substrate 3 and floated with respect to the bottom wall 12 of the semiconductor substrate 3 having a bottom surface that divides the cavity 10 from the back surface side. It is supported by.

また、半導体基板3の表面において、空洞10を挟んで対向する両側には、これらのセンサに含まれる配線の一部がパッド13として露出している。これらのパッド13は、樹脂パッケージ2によりパッケージングされた状態において、たとえば、ボンディングワイヤ(図示せず)などにより電極パッド9と電気的に接続される。
X軸センサ6およびY軸センサ7は、間隔を空けて互いに隣接して配置されており、これらX軸センサ6およびY軸センサ7のそれぞれを取り囲むようにZ軸センサ8が配置されている。この実施形態では、Y軸センサ7は、X軸センサ6を平面視で90°回転させたものとほぼ同様の構成を有している。したがって、以下では、Y軸センサ7の構成については、X軸センサ6の各部の説明の際に、当該各部に対応する部分を括弧書きで併記して、具体的な説明に代える。
Further, on the surface of the semiconductor substrate 3, a part of wiring included in these sensors is exposed as a pad 13 on both sides opposed to each other with the cavity 10 interposed therebetween. These pads 13 are electrically connected to the electrode pads 9 by, for example, bonding wires (not shown) when packaged by the resin package 2.
The X-axis sensor 6 and the Y-axis sensor 7 are disposed adjacent to each other with a space therebetween, and the Z-axis sensor 8 is disposed so as to surround each of the X-axis sensor 6 and the Y-axis sensor 7. In this embodiment, the Y-axis sensor 7 has substantially the same configuration as that obtained by rotating the X-axis sensor 6 by 90 ° in plan view. Therefore, in the following, the configuration of the Y-axis sensor 7 will be replaced with a specific description by describing the portions corresponding to the respective portions in parentheses when describing the respective portions of the X-axis sensor 6.

X軸センサ6とZ軸センサ8との間およびY軸センサ7とZ軸センサ8との間には、これらを浮いた状態で支持するための支持部14が形成されている。支持部14は、半導体基板3の空洞10を横側から区画する側面を有する一側壁15から、Z軸センサ8を横切ってX軸センサ6およびY軸センサ7へ向かって延びる直線部16と、X軸センサ6およびY軸センサ7を取り囲む環状部17とを一体的に含んでいる。   A support portion 14 is formed between the X-axis sensor 6 and the Z-axis sensor 8 and between the Y-axis sensor 7 and the Z-axis sensor 8 to support them in a floating state. The support portion 14 extends from one side wall 15 having a side surface that divides the cavity 10 of the semiconductor substrate 3 from the lateral side, extends across the Z-axis sensor 8 toward the X-axis sensor 6 and the Y-axis sensor 7, and An annular portion 17 surrounding the X-axis sensor 6 and the Y-axis sensor 7 is integrally included.

X軸センサ6およびY軸センサ7は、個々の環状部17の内側に配置され、環状部17の内側壁における相対する2箇所において両持ち支持されている。Z軸センサ8は、直線部16の両側壁において両持ち支持されている。
X軸センサ6(Y軸センサ7)は、空洞10内に設けられた支持部14に固定された第1電極としてのX固定電極21(Y固定電極41)と、X固定電極21に対して振動可能に保持された第2電極としてのX可動電極22(Y可動電極42)とを有している。X固定電極21およびX可動電極22は、同じ厚さで形成されている。
The X-axis sensor 6 and the Y-axis sensor 7 are arranged inside the individual annular portions 17 and are supported at two opposite positions on the inner wall of the annular portion 17. The Z-axis sensor 8 is supported on both side walls of the linear portion 16.
The X-axis sensor 6 (Y-axis sensor 7) has an X fixed electrode 21 (Y fixed electrode 41) as a first electrode fixed to the support portion 14 provided in the cavity 10, and the X fixed electrode 21. It has X movable electrode 22 (Y movable electrode 42) as the 2nd electrode held so that vibration is possible. The X fixed electrode 21 and the X movable electrode 22 are formed with the same thickness.

X固定電極21(Y固定電極41)は、支持部14に固定された平面視四角環状のベース部23(Y固定電極41のベース部43)と、ベース部23の内壁に沿って等しい間隔を空けて櫛歯状に配列された複数組の電極部24(Y固定電極41の電極部44)とを含んでいる。
一方、X可動電極22(Y可動電極42)は、X固定電極21の電極部24を横切る方向に延び、その両端が、当該方向に沿って伸縮自在なビーム部25(Y軸センサ7のビーム部45)を介してX固定電極21のベース部23に接続されたベース部26(Y可動電極42のベース部46)と、当該ベース部26から、互いに隣接するX固定電極21の電極部24間に向かって両側に延び、X固定電極21の電極部24に接触しないように噛み合う櫛歯状に配列された電極部27(Y可動電極42の電極部47)とを含んでいる。
The X fixed electrode 21 (Y fixed electrode 41) is spaced from the base portion 23 (base portion 43 of the Y fixed electrode 41) having a square shape in plan view fixed to the support portion 14, along the inner wall of the base portion 23. And a plurality of sets of electrode portions 24 (electrode portions 44 of the Y fixed electrode 41) arranged in a comb-like shape.
On the other hand, the X movable electrode 22 (Y movable electrode 42) extends in a direction crossing the electrode portion 24 of the X fixed electrode 21, and both ends of the beam portion 25 (beam of the Y-axis sensor 7) can be expanded and contracted along the direction. The base part 26 (the base part 46 of the Y movable electrode 42) connected to the base part 23 of the X fixed electrode 21 via the part 45), and the electrode part 24 of the X fixed electrode 21 adjacent to each other from the base part 26. It includes an electrode part 27 (electrode part 47 of the Y movable electrode 42) arranged in a comb-teeth shape that extends to both sides and meshes so as not to contact the electrode part 24 of the X fixed electrode 21.

X軸センサ6では、ビーム部25が伸縮してX可動電極22のベース部26が半導体基板3の表面に沿って振動(振動Ux)することによって、X固定電極21の電極部24に櫛歯状に噛み合ったX可動電極22の個々の電極部27が、X固定電極21の電極部24に対して近づく方向および遠ざかる方向に交互に振動する。
X固定電極21のベース部23は、互いに平行に延びる直線状の主フレームを有しており、当該主フレームに沿って三角形の空間が繰り返されるように、主フレームに対して補強フレームが組み合わされたトラス状の骨組み構造を有している。
In the X-axis sensor 6, the beam portion 25 expands and contracts and the base portion 26 of the X movable electrode 22 vibrates (vibrates Ux) along the surface of the semiconductor substrate 3, so that the electrode portion 24 of the X fixed electrode 21 has comb teeth. The individual electrode portions 27 of the X movable electrode 22 meshed with each other vibrate alternately in a direction toward and away from the electrode portion 24 of the X fixed electrode 21.
The base portion 23 of the X fixed electrode 21 has a linear main frame extending in parallel with each other, and a reinforcing frame is combined with the main frame so that a triangular space is repeated along the main frame. It has a truss-like frame structure.

また、X固定電極21の電極部24は、個々の基端部がベース部23に接続され、それらの先端部が互いに対向する平面視直線状の2つの電極部を1組として、それらが等しい間隔を空けて複数設けられている。個々の電極部24は、互いに平行に延びる直線状の主フレームと、当該主フレーム間に架設された複数の横フレームとを含む平面視梯子状の骨組み構造を有している。   The electrode portions 24 of the X fixed electrode 21 are equal to each other, with each base end portion connected to the base portion 23 and a pair of two electrode portions in a straight line in plan view whose front ends face each other. A plurality are provided at intervals. Each electrode part 24 has a frame structure in a ladder shape in plan view including a linear main frame extending in parallel with each other and a plurality of horizontal frames constructed between the main frames.

一方、X可動電極22のベース部26は、互いに平行に延びる複数(この実施形態では、6本)の直線状のフレームからなり、その両端がビーム部25に接続されている。ビーム部25は、X可動電極22のベース部26の両端に2つずつ設けられている。
また、X可動電極22の電極部27は、ベース部26の各フレームを横切って互いに平行に延びる直線状の主フレームと、当該主フレーム間に架設された複数の横フレームとを含む平面視梯子状の骨組み構造を有している。
On the other hand, the base portion 26 of the X movable electrode 22 includes a plurality of (six in this embodiment) linear frames extending in parallel with each other, and both ends thereof are connected to the beam portion 25. Two beam portions 25 are provided at both ends of the base portion 26 of the X movable electrode 22.
The electrode portion 27 of the X movable electrode 22 is a planar view ladder including a linear main frame extending in parallel with each other across each frame of the base portion 26 and a plurality of horizontal frames constructed between the main frames. It has a frame structure.

また、X可動電極22では、個々の電極部27を振動方向Uxに直交する方向に沿って2分割するライン上に、その表面から空洞10に至るまで、横フレームを横切る絶縁層28(この実施形態では、酸化シリコン)が埋め込まれている。この絶縁層28により、個々の電極部27が、振動方向Uxに沿って一方側および他方側の2つに絶縁分離されている。これにより、分離されたX可動電極22の電極部27が、X可動電極22において、それぞれ独立した電極として機能する。   Further, in the X movable electrode 22, the insulating layer 28 that crosses the horizontal frame from the surface to the cavity 10 on a line that divides each electrode portion 27 into two along the direction orthogonal to the vibration direction Ux (this implementation) In the form, silicon oxide) is embedded. By this insulating layer 28, each electrode part 27 is insulated and separated into two on one side and the other side along the vibration direction Ux. Thereby, the separated electrode portions 27 of the X movable electrode 22 function as independent electrodes in the X movable electrode 22.

X固定電極21およびX可動電極22を含む半導体基板3の表面には、酸化シリコン(SiO)からなる第1絶縁膜33および第2絶縁膜34が順に積層されており、この第2絶縁膜34上に、X第1駆動/検出配線29(Y第1駆動/検出配線49)およびX第2駆動/検出配線30(Y第2駆動/検出配線50)が形成されている。
X第1駆動/検出配線29は、2つに絶縁分離された個々の電極部27の一方側(この実施形態では、図3の紙面左側)に駆動電圧を供給するとともに、当該電極部27から静電容量の変化に伴う電圧の変化を検出する。これに対し、X第2駆動/検出配線30は、2つに絶縁分離された個々の電極部27の他方側(この実施形態では、図3の紙面右側)に駆動電圧を供給するとともに、当該電極部27から静電容量の変化に伴う電圧の変化を検出する。
A first insulating film 33 and a second insulating film 34 made of silicon oxide (SiO 2 ) are sequentially stacked on the surface of the semiconductor substrate 3 including the X fixed electrode 21 and the X movable electrode 22, and this second insulating film An X first drive / detection line 29 (Y first drive / detection line 49) and an X second drive / detection line 30 (Y second drive / detection line 50) are formed on the line 34.
The X first drive / detection wiring 29 supplies a drive voltage to one side (in this embodiment, the left side in FIG. 3) of each electrode part 27 insulated and separated from the two, and from the electrode part 27 A change in voltage associated with a change in capacitance is detected. On the other hand, the X second drive / detection wiring 30 supplies a drive voltage to the other side (in this embodiment, the right side of FIG. 3) of each electrode part 27 that is insulated and separated into two, A change in voltage accompanying a change in capacitance is detected from the electrode unit 27.

X第1および第2駆動/検出配線29,30は、この実施形態では、アルミニウム(Al)からなる。X第1および第2駆動/検出配線29,30は、第1および第2絶縁膜33,34を貫通するコンタクトプラグ31,51を介して、個々の電極部27に電気的に接続されている。
そして、X第1およびX第2駆動/検出配線29,30は、X可動電極22のビーム部25、X固定電極21のベース部23を介して支持部14上に引き回され、その一部がパッド13として露出している。なお、X第1およびX第2駆動/検出配線29,30は、それぞれX可動電極22のビーム部25を通過する区間においては、導電性の半導体基板3の一部からなるビーム部25自体を電流路として利用している。ビーム部25上にアルミニウム配線を設けないので、ビーム部25の伸縮性を保持することができる。
In this embodiment, the X first and second drive / detection wirings 29 and 30 are made of aluminum (Al). X The first and second drive / detection wirings 29 and 30 are electrically connected to the individual electrode portions 27 via contact plugs 31 and 51 penetrating the first and second insulating films 33 and 34. .
The X first and X second drive / detection wires 29 and 30 are routed on the support portion 14 via the beam portion 25 of the X movable electrode 22 and the base portion 23 of the X fixed electrode 21, and a part thereof Is exposed as a pad 13. The X first and X second drive / detection wirings 29 and 30 each have a beam portion 25 itself made of a part of the conductive semiconductor substrate 3 in a section passing through the beam portion 25 of the X movable electrode 22. It is used as a current path. Since no aluminum wiring is provided on the beam portion 25, the stretchability of the beam portion 25 can be maintained.

また、支持部14には、X固定電極21の電極部24から静電容量の変化に伴う電圧の変化を検出するX第3駆動/検出配線32が引き回されており、このX第3駆動/検出配線32も他の配線29,30と同様に、その一部がパッド13として露出している。
半導体基板3において、X固定電極21およびX可動電極22の上面および側面は、第1絶縁膜33および第2絶縁膜34とともに、酸化シリコン(SiO)からなる保護薄膜35で被覆されている。
Further, an X third drive / detection wiring 32 for detecting a change in voltage accompanying a change in capacitance is routed from the electrode portion 24 of the X fixed electrode 21 to the support portion 14, and this X third drive As with the other wirings 29 and 30, a part of the / detecting wiring 32 is exposed as the pad 13.
In the semiconductor substrate 3, the upper surfaces and side surfaces of the X fixed electrode 21 and the X movable electrode 22 are covered with a protective thin film 35 made of silicon oxide (SiO 2 ) together with the first insulating film 33 and the second insulating film 34.

また、半導体基板3の表面における空洞10外の部分では、第2絶縁膜34上に、第3絶縁膜36、第4絶縁膜37、第5絶縁膜38および表面保護膜39が順に積層されている。すなわち、このジャイロセンサ1では、センサ上に積層される絶縁膜の層数が、集積回路5に含まれる絶縁膜の層数よりも少なくされており、この実施形態では、センサの絶縁膜が第1絶縁膜33および第2絶縁膜34の2層構造であり、集積回路5の絶縁膜が第1〜第5絶縁膜33,34,36〜38および表面保護膜39の6層構造である。   In addition, a third insulating film 36, a fourth insulating film 37, a fifth insulating film 38, and a surface protective film 39 are sequentially stacked on the second insulating film 34 in a portion outside the cavity 10 on the surface of the semiconductor substrate 3. Yes. That is, in this gyro sensor 1, the number of insulating films stacked on the sensor is smaller than the number of insulating films included in the integrated circuit 5, and in this embodiment, the insulating film of the sensor is the first. The insulating film 33 has a two-layer structure of a first insulating film 33 and a second insulating film 34, and the insulating film of the integrated circuit 5 has a six-layer structure of first to fifth insulating films 33, 34, 36 to 38 and a surface protective film 39.

上記の構造のX軸センサ6では、X第1〜X第3駆動/検出配線29,30,32を介してX固定電極21とX可動電極22との間に、同極性/異極性の駆動電圧が交互に与えられる。これにより、X固定電極21の電極部24−X可動電極22の電極部27間にクーロン斥力/クーロン引力が交互に発生する。その結果、櫛歯状のX可動電極22が、同じく櫛歯状のX固定電極21に対してX軸方向に沿って左右に振動(振動Ux)する。この状態において、X可動電極22がY軸を中心軸として回転すると、Z軸方向にコリオリ力Fzが生じることになる。このコリオリ力Fzにより、互いに隣接するX固定電極21の電極部24と、X可動電極22の電極部27との対向面積が変化する。そして、当該対向面積の変化に起因するX可動電極22−X固定電極21間の静電容量の変化を検出することによって、Y軸まわりの角速度ωyが検出される。   In the X-axis sensor 6 having the above structure, the same polarity / different polarity drive is provided between the X fixed electrode 21 and the X movable electrode 22 via the X first to X third drive / detection wires 29, 30, and 32. Voltage is applied alternately. As a result, a Coulomb repulsive force / Coulomb attractive force is alternately generated between the electrode portion 24 of the X fixed electrode 21 and the electrode portion 27 of the X movable electrode 22. As a result, the comb-shaped X movable electrode 22 vibrates left and right (vibrates Ux) along the X-axis direction with respect to the comb-shaped X fixed electrode 21. In this state, when the X movable electrode 22 rotates around the Y axis as a central axis, a Coriolis force Fz is generated in the Z axis direction. Due to the Coriolis force Fz, the facing area between the electrode portion 24 of the X fixed electrode 21 and the electrode portion 27 of the X movable electrode 22 that are adjacent to each other changes. Then, the angular velocity ωy about the Y axis is detected by detecting the change in capacitance between the X movable electrode 22 and the X fixed electrode 21 due to the change in the facing area.

なお、この実施形態では、Y軸まわりの角速度ωyは、絶縁分離されたX可動電極22の一方および他方それぞれの電極部の検出値の差分をとることにより求められる。
また、Y軸センサ7では、Y第1〜Y第3駆動/検出配線49,50,52を介してY固定電極41とY可動電極42との間に、同極性/異極性の駆動電圧が交互に与えられる。これにより、Y固定電極41の電極部44−Y可動電極42の電極部47間にクーロン斥力/クーロン引力が交互に発生する。その結果、櫛歯状のY可動電極42が、同じく櫛歯状のY固定電極41に対してY軸方向に沿って左右に振動(振動Uy)する。この状態において、Y可動電極42がY軸を中心軸として回転すると、X軸方向にコリオリ力Fxが生じることになる。このコリオリ力Fxにより、互いに隣接するY固定電極41の電極部44と、Y可動電極42の電極部47との対向面積が変化する。そして、当該対向面積の変化に起因するY可動電極42−Y固定電極41間の静電容量の変化を検出することによって、Z軸まわりの角速度ωzが検出される。
<Z軸センサの構成>
次に、図2および図5〜図7を参照して、Z軸センサの構成を説明する。
In this embodiment, the angular velocity ωy about the Y-axis is obtained by taking a difference between detection values of one and the other electrode portions of the X movable electrode 22 that is insulated and separated.
In the Y-axis sensor 7, drive voltages of the same polarity / different polarity are provided between the Y fixed electrode 41 and the Y movable electrode 42 via the Y first to Y third drive / detection wirings 49, 50, 52. Given alternately. Thereby, a Coulomb repulsive force / Coulomb attractive force is alternately generated between the electrode portion 44 of the Y fixed electrode 41 and the electrode portion 47 of the Y movable electrode 42. As a result, the comb-shaped Y movable electrode 42 vibrates left and right (vibrates Uy) along the Y-axis direction with respect to the comb-shaped Y fixed electrode 41. In this state, when the Y movable electrode 42 rotates around the Y axis, a Coriolis force Fx is generated in the X axis direction. Due to the Coriolis force Fx, the facing area between the electrode portion 44 of the Y fixed electrode 41 and the electrode portion 47 of the Y movable electrode 42 that are adjacent to each other changes. Then, the angular velocity ωz around the Z axis is detected by detecting the change in capacitance between the Y movable electrode 42 and the Y fixed electrode 41 due to the change in the facing area.
<Configuration of Z-axis sensor>
Next, the configuration of the Z-axis sensor will be described with reference to FIGS. 2 and 5 to 7.

図5は、図2に示すZ軸センサの要部平面図である。図6は、図2に示すZ軸センサの要部断面図であって、図5の切断線VI−VIでの断面図である。図7は、図2に示すZ軸センサの要部断面図であって、図5の切断線VII−VIIでの断面図である。
図2を参照して、導電性シリコンからなる半導体基板3は、上述したように、内部に空洞10を有している。半導体基板3の上壁11(表面部)には、X軸センサ6およびY軸センサ7のそれぞれを取り囲むように、半導体基板3の底壁12に対して浮いた状態で支持部14に支持されたZ軸センサ8が配置されている。
FIG. 5 is a plan view of the main part of the Z-axis sensor shown in FIG. 6 is a cross-sectional view of the main part of the Z-axis sensor shown in FIG. 2, and is a cross-sectional view taken along the cutting line VI-VI of FIG. 7 is a cross-sectional view of the main part of the Z-axis sensor shown in FIG. 2, and is a cross-sectional view taken along the cutting line VII-VII in FIG.
With reference to FIG. 2, the semiconductor substrate 3 made of conductive silicon has a cavity 10 inside as described above. The upper surface 11 (surface portion) of the semiconductor substrate 3 is supported by the support portion 14 so as to float with respect to the bottom wall 12 of the semiconductor substrate 3 so as to surround each of the X-axis sensor 6 and the Y-axis sensor 7. A Z-axis sensor 8 is disposed.

Z軸センサ8は、空洞10内に設けられた支持部14(直線部16)に固定された第1電極としてのZ固定電極61と、Z固定電極61に対して振動可能に保持された第2電極としてのZ可動電極62とを有している。Z固定電極61およびZ可動電極62は、同じ厚さで形成されている。
このZ軸センサ8では、Z可動電極62が支持部14の環状部17を取り囲むように配置されており、このZ可動電極62をさらに取り囲むように、Z固定電極61が配置されている。Z固定電極61およびZ可動電極62は、支持部14の直線部16の両側壁に一体的に接続されている。
The Z-axis sensor 8 includes a Z-fixed electrode 61 as a first electrode fixed to a support portion 14 (straight line portion 16) provided in the cavity 10, and a Z-axis sensor 8 that is held so as to be able to vibrate with respect to the Z-fixed electrode 61. And a Z movable electrode 62 as two electrodes. The Z fixed electrode 61 and the Z movable electrode 62 are formed with the same thickness.
In the Z-axis sensor 8, the Z movable electrode 62 is disposed so as to surround the annular portion 17 of the support portion 14, and the Z fixed electrode 61 is disposed so as to further surround the Z movable electrode 62. The Z fixed electrode 61 and the Z movable electrode 62 are integrally connected to both side walls of the linear portion 16 of the support portion 14.

Z固定電極61は、支持部14に固定された平面視四角環状の第1ベース部としてのベース部63と、当該ベース部63における、X軸センサ6(Y軸センサ7)に対して直線部16とは反対側の部分に設けられた第1電極部としての櫛歯状の複数の電極部64とを含んでいる。
一方、Z可動電極62は、平面視四角環状の第2ベース部としてのベース部65と、当該ベース部65から、互いに隣接するZ固定電極61の櫛歯状の電極部64の各間に向かって延び、Z固定電極61の電極部64に接触しないように噛み合う櫛歯状の第2電極部としての電極部66とを含んでいる。このZ可動電極62のベース部65は、互いに平行に延びる直線状の主フレームを有しており、当該主フレームに沿って三角形の空間が繰り返されるように、主フレームに対して補強フレームが組み合わされたトラス状の骨組み構造を有している。かかる構造のZ可動電極62のベース部65は、電極部66が配置される側とは反対側の部分において、補強フレームが省略されている区間を有しており、当該区間の主フレームがZ可動電極62を上下動可能にするためのビーム部67として機能する。
The Z fixed electrode 61 includes a base portion 63 as a first base portion having a square ring shape in plan view fixed to the support portion 14, and a linear portion of the base portion 63 with respect to the X axis sensor 6 (Y axis sensor 7). 16 includes a plurality of comb-like electrode portions 64 as first electrode portions provided on a portion on the opposite side to 16.
On the other hand, the Z movable electrode 62 faces the base portion 65 as a second base portion having a square ring shape in plan view and between the base portion 65 and each of the comb-like electrode portions 64 of the Z fixed electrode 61 adjacent to each other. And an electrode portion 66 as a comb-like second electrode portion that meshes so as not to contact the electrode portion 64 of the Z fixed electrode 61. The base portion 65 of the Z movable electrode 62 has a linear main frame extending in parallel with each other, and the reinforcing frame is combined with the main frame so that a triangular space is repeated along the main frame. It has a truss-like frame structure. The base portion 65 of the Z movable electrode 62 having such a structure has a section in which the reinforcing frame is omitted in a portion opposite to the side where the electrode section 66 is disposed, and the main frame of the section is the Z frame. It functions as a beam portion 67 for enabling the movable electrode 62 to move up and down.

すなわち、このZ軸センサ8では、ビーム部67が歪み、Z可動電極62のベース部65があたかも振り子であるかのように、ビーム部67を支点として空洞10に対して近づく方向および遠ざかる方向に回動(振動Uz)することによって、Z固定電極61の電極部64に櫛歯状に噛み合ったZ可動電極62の電極部66が上下に振動する。
Z固定電極61のベース部63は、互いに平行に延びる直線状の主フレームを有しており、当該主フレームに沿って三角形の空間が繰り返されるように、主フレームに対して補強フレームが組み合わされたトラス状の骨組み構造を有している。
In other words, in the Z-axis sensor 8, the beam portion 67 is distorted, and the base portion 65 of the Z movable electrode 62 is moved toward and away from the cavity 10 with the beam portion 67 as a fulcrum as if it were a pendulum. By rotating (vibrating Uz), the electrode portion 66 of the Z movable electrode 62 meshed with the electrode portion 64 of the Z fixed electrode 61 in a comb shape vibrates up and down.
The base portion 63 of the Z fixed electrode 61 has a linear main frame extending in parallel with each other, and a reinforcing frame is combined with the main frame so that a triangular space is repeated along the main frame. It has a truss-like frame structure.

Z固定電極61の個々の電極部64は、基端部がZ固定電極61のベース部63に接続され、先端部がZ可動電極62へ向かって延び、ベース部の内壁に沿って等しい間隔を空けて櫛歯状に配列されている。また、個々の電極部64の基端部寄りの部分には、電極部64を幅方向に横切るように、その表面から空洞10に至るまで絶縁層68(この実施形態では、酸化シリコン)が埋め込まれている。この絶縁層68により、Z固定電極61の個々の電極部64が、Z固定電極61の他の部分から絶縁されている。   The individual electrode portions 64 of the Z fixed electrode 61 have base ends connected to the base portion 63 of the Z fixed electrode 61, distal ends extending toward the Z movable electrode 62, and equal intervals along the inner wall of the base portion. They are arranged in a comb shape. In addition, an insulating layer 68 (silicon oxide in this embodiment) is embedded from the surface to the cavity 10 so as to cross the electrode portion 64 in the width direction in a portion near the base end portion of each electrode portion 64. It is. With this insulating layer 68, the individual electrode portions 64 of the Z fixed electrode 61 are insulated from the other portions of the Z fixed electrode 61.

また、Z固定電極61のベース部63における、Z可動電極62の電極部66の先端部70(後述)に対向する部分(対向部84)の両側には、トラス構造の主フレームを幅方向に横切るように、半導体基板3の表面から空洞10に至るまで第1分離絶縁層としての絶縁層69が埋め込まれている。これにより、この絶縁層69およびトラス構造の三角形の空間で囲まれる対向部84は、Z固定電極61のベース部63の他の部分から絶縁されている。   In addition, on the both sides of the portion (opposing portion 84) of the base portion 63 of the Z fixed electrode 61 facing the tip portion 70 (described later) of the electrode portion 66 of the Z movable electrode 62, the main frame of the truss structure is arranged in the width direction. An insulating layer 69 as a first isolation insulating layer is embedded from the surface of the semiconductor substrate 3 to the cavity 10 so as to cross. As a result, the facing portion 84 surrounded by the insulating layer 69 and the triangular space of the truss structure is insulated from other portions of the base portion 63 of the Z fixed electrode 61.

一方、Z可動電極62の個々の電極部66は、基端部71がZ可動電極62のベース部65に接続され、先端部70がZ固定電極61の電極部64の各間へ向かって延び、Z固定電極61の電極部64に接触しないように噛み合う櫛歯状に配列されている。また、Z可動電極62の個々の電極部66の先端部70寄りの部分には、電極部66を幅方向に横切るように、半導体基板3の表面から空洞10に至るまで第2分離絶縁層としての絶縁層73(この実施形態では、酸化シリコン)が埋め込まれている。また、Z可動電極62の個々の電極部66の基端部71寄りの部分には、電極部66を幅方向に横切るように、半導体基板3の表面から空洞10に至るまで絶縁層74(この実施形態では、酸化シリコン)が埋め込まれている。これらの絶縁層73,74により、個々の電極部66は、他の部分から絶縁された3つの部分(先端部70、基端部71、および先端部70と基端部71との間の中間部72)を有している。   On the other hand, each electrode portion 66 of the Z movable electrode 62 has a base end portion 71 connected to the base portion 65 of the Z movable electrode 62 and a distal end portion 70 extending between the electrode portions 64 of the Z fixed electrode 61. The Z fixed electrodes 61 are arranged in a comb-teeth shape so as not to contact the electrode portion 64. Further, a portion of the Z movable electrode 62 near the tip 70 is provided as a second isolation insulating layer from the surface of the semiconductor substrate 3 to the cavity 10 so as to cross the electrode 66 in the width direction. Insulating layer 73 (in this embodiment, silicon oxide) is embedded. In addition, in the portion of the Z movable electrode 62 near the base end portion 71 of the individual electrode portion 66, the insulating layer 74 (this layer) extends from the surface of the semiconductor substrate 3 to the cavity 10 so as to cross the electrode portion 66 in the width direction. In the embodiment, silicon oxide) is embedded. By these insulating layers 73 and 74, each electrode portion 66 is divided into three portions (a distal end portion 70, a proximal end portion 71, and an intermediate portion between the distal end portion 70 and the proximal end portion 71). Part 72).

また、Z可動電極62の個々の電極部66は、Z固定電極61の電極部64の表面からはみ出すように半導体基板3の空洞10から離れる方向へ断面視円弧状に反っており、半導体基板3の表面から上方に突出した部分81を有している。
Z固定電極61およびZ可動電極62を含む半導体基板3の表面には、上述したように、酸化シリコン(SiO)からなる第1絶縁膜33および第2絶縁膜34が順に積層されている。第1絶縁膜33は、Z可動電極62の表面上においては、他の部分よりも厚くされている。これにより、Z可動電極62に相対的に大きな応力を与えることができ、Z可動電極62の電極部66を反らすことができる。そして、第2絶縁膜34上に、Z第1検出配線75、Z第1駆動配線76、Z第2検出配線77およびZ第2駆動配線78が形成されている。
Further, the individual electrode portions 66 of the Z movable electrode 62 are warped in an arc shape in cross section in a direction away from the cavity 10 of the semiconductor substrate 3 so as to protrude from the surface of the electrode portion 64 of the Z fixed electrode 61. A portion 81 projecting upward from the surface of the substrate.
As described above, the first insulating film 33 and the second insulating film 34 made of silicon oxide (SiO 2 ) are sequentially stacked on the surface of the semiconductor substrate 3 including the Z fixed electrode 61 and the Z movable electrode 62. The first insulating film 33 is thicker than the other parts on the surface of the Z movable electrode 62. Thereby, a relatively large stress can be applied to the Z movable electrode 62, and the electrode portion 66 of the Z movable electrode 62 can be warped. A Z first detection wiring 75, a Z first drive wiring 76, a Z second detection wiring 77, and a Z second drive wiring 78 are formed on the second insulating film 34.

Z第1検出配線75およびZ第2検出配線77は、互いに隣接するZ固定電極61の電極部64およびZ可動電極62の中間部72にそれぞれ接続されている。すなわち、このZ軸センサ8では、Z第1検出配線75およびZ第2検出配線77が接続された、Z固定電極61の電極部64とZ可動電極62の中間部72とが、互いに電極間距離dを隔てて対向し、これらの間に一定電圧が印加され、その間隔dの変化により静電容量が変化する容量素子(検出部)の電極を構成している。   The Z first detection wiring 75 and the Z second detection wiring 77 are respectively connected to the electrode portion 64 of the Z fixed electrode 61 and the intermediate portion 72 of the Z movable electrode 62 which are adjacent to each other. That is, in the Z-axis sensor 8, the electrode portion 64 of the Z fixed electrode 61 and the intermediate portion 72 of the Z movable electrode 62, to which the Z first detection wiring 75 and the Z second detection wiring 77 are connected, are connected to each other. The electrodes of the capacitive element (detection unit) are opposed to each other with a distance d, a constant voltage is applied between them, and the capacitance changes according to the change of the distance d.

具体的には、Z第1検出配線75は、Z固定電極61のベース部63に沿って形成され、Z固定電極61の個々の電極部64の絶縁層68を跨って電極部64の先端部へ向かって分岐するアルミニウム配線を含んでいる。その分岐されたアルミニウム配線は、個々の電極部64における絶縁層68よりも先端側に、第1絶縁膜33および第2絶縁膜34を貫通するコンタクトプラグ79を介して電気的に接続されている。また、図2に示すように、Z第1検出配線75は、Z固定電極61のベース部63を介して支持部14上に引き回され、その一部がパッド13として露出している。   Specifically, the Z first detection wiring 75 is formed along the base portion 63 of the Z fixed electrode 61, and straddles the insulating layer 68 of each electrode portion 64 of the Z fixed electrode 61. It contains aluminum wiring that branches off. The branched aluminum wiring is electrically connected to the front end side of the insulating layer 68 in each electrode part 64 through a contact plug 79 penetrating the first insulating film 33 and the second insulating film 34. . In addition, as shown in FIG. 2, the Z first detection wiring 75 is routed on the support portion 14 via the base portion 63 of the Z fixed electrode 61, and a part thereof is exposed as the pad 13.

一方、Z第2検出配線77は、Z可動電極62の電極部66から、静電容量の変化に伴う電圧の変化を検出する。このZ第2検出配線77は、Z可動電極62のベース部65に沿って形成され、Z可動電極62の個々の電極部66の基端部71寄りの絶縁層74を跨って中間部72へ向かって分岐するアルミニウム配線を含んでいる。その分岐されたアルミニウム配線は、個々の電極部66の中間部72に、第1絶縁膜33および第2絶縁膜34を貫通するコンタクトプラグ80を介して電気的に接続されている。また、図2に示すように、Z第2検出配線77は、Z可動電極62のベース部65を介して支持部14上に引き回され、その一部がパッド13として露出している。   On the other hand, the Z second detection wiring 77 detects a change in voltage accompanying a change in capacitance from the electrode portion 66 of the Z movable electrode 62. The Z second detection wiring 77 is formed along the base portion 65 of the Z movable electrode 62 and extends to the intermediate portion 72 across the insulating layer 74 near the base end portion 71 of each electrode portion 66 of the Z movable electrode 62. It contains aluminum wiring that branches off. The branched aluminum wiring is electrically connected to the intermediate part 72 of each electrode part 66 through a contact plug 80 penetrating the first insulating film 33 and the second insulating film 34. As shown in FIG. 2, the Z second detection wiring 77 is routed on the support portion 14 via the base portion 65 of the Z movable electrode 62, and a part thereof is exposed as the pad 13.

また、Z第1駆動配線76およびZ第2駆動配線78は、容量素子を構成する電極の対向方向に直交する方向に向き合うZ固定電極61の対向部84(第1コンタクト部)およびZ可動電極62の先端部70(第2コンタクト部)にそれぞれ接続されている。すなわち、このZ軸センサ8では、Z固定電極61の対向部84と、Z可動電極62の先端部70とが、これらの間に駆動電圧が印加され、当該駆動電圧の電圧変化により発生するクーロン力によりZ可動電極62を振動させる駆動部を構成している。   Further, the Z first drive wiring 76 and the Z second drive wiring 78 are a facing portion 84 (first contact portion) of the Z fixed electrode 61 and a Z movable electrode facing each other in a direction orthogonal to the facing direction of the electrodes constituting the capacitive element. 62 are respectively connected to the distal end portion 70 (second contact portion). That is, in this Z-axis sensor 8, a driving voltage is applied between the opposed portion 84 of the Z fixed electrode 61 and the distal end portion 70 of the Z movable electrode 62, and the coulomb generated by the voltage change of the driving voltage. The drive part which vibrates Z movable electrode 62 with force is comprised.

具体的には、Z第1駆動配線76は、Z固定電極61の対向部84に駆動電圧を供給する。Z第1駆動配線76は、第2絶縁膜34の表面を利用して絶縁層69の両側に跨り、第1絶縁膜33および第2絶縁膜34を貫通するコンタクトプラグ85を介して対向部84およびベース部63の対向部84を除く部分に電気的に接続されたアルミニウム配線を含んでおり、残りの部分が、導電性シリコンからなるZ固定電極61のベース部63を利用して構成されている。また、図2に示すように、Z第1駆動配線76は、支持部14上に引き回され、その一部がパッド13として露出している。   Specifically, the Z first drive wiring 76 supplies a drive voltage to the facing portion 84 of the Z fixed electrode 61. The Z first drive wiring 76 spans both sides of the insulating layer 69 using the surface of the second insulating film 34 and faces the opposing portion 84 via a contact plug 85 penetrating the first insulating film 33 and the second insulating film 34. And the aluminum wiring electrically connected to the portion excluding the facing portion 84 of the base portion 63, and the remaining portion is configured using the base portion 63 of the Z fixed electrode 61 made of conductive silicon. Yes. Further, as shown in FIG. 2, the Z first drive wiring 76 is routed on the support portion 14, and a part thereof is exposed as the pad 13.

一方、Z第2駆動配線78は、Z可動電極62の先端部70に駆動電圧を供給する。Z第2駆動配線78は、第2絶縁膜34の表面を利用して電極部66の先端部70と基端部71との間に跨り、第1絶縁膜33および第2絶縁膜34を貫通するコンタクトプラグ86を介して先端部70および基端部71に電気的に接続されたアルミニウム配線を含んでおり、残りの部分が、導電性シリコンからなるZ可動電極62のベース部65を利用して構成されている。また、図2に示すように、Z第2駆動配線78は、支持部14上に引き回され、その一部がパッド13として露出している。   On the other hand, the Z second drive wiring 78 supplies a drive voltage to the distal end portion 70 of the Z movable electrode 62. The Z second drive wiring 78 extends between the distal end portion 70 and the proximal end portion 71 of the electrode portion 66 using the surface of the second insulating film 34 and penetrates the first insulating film 33 and the second insulating film 34. An aluminum wiring electrically connected to the distal end portion 70 and the proximal end portion 71 through a contact plug 86, and the remaining portion uses the base portion 65 of the Z movable electrode 62 made of conductive silicon. Configured. Further, as shown in FIG. 2, the Z second drive wiring 78 is routed on the support portion 14 and a part thereof is exposed as the pad 13.

半導体基板3において、Z固定電極61およびZ可動電極62の上面および側面は、第1絶縁膜33および第2絶縁膜34とともに、酸化シリコン(SiO)からなる保護薄膜35で被覆されている。
また、半導体基板3の表面における空洞10外の部分では、第2絶縁膜34上に、第3絶縁膜36、第4絶縁膜37、第5絶縁膜38および表面保護膜39が順に積層されている。当該部分において、Z第1検出配線75、Z第1駆動配線76、Z第2検出配線77およびZ第2駆動配線78と対向する部分には、これらをパッド13として露出させる開口82が、表面保護膜39から第5、第4および第3絶縁膜36を貫通して形成されている。
In the semiconductor substrate 3, the upper surfaces and side surfaces of the Z fixed electrode 61 and the Z movable electrode 62 are covered with a protective thin film 35 made of silicon oxide (SiO 2 ) together with the first insulating film 33 and the second insulating film 34.
In addition, a third insulating film 36, a fourth insulating film 37, a fifth insulating film 38, and a surface protective film 39 are sequentially stacked on the second insulating film 34 in a portion outside the cavity 10 on the surface of the semiconductor substrate 3. Yes. In the portion, the opening 82 exposing the Z first detection wiring 75, the Z first drive wiring 76, the Z second detection wiring 77, and the Z second drive wiring 78 as the pad 13 is provided on the surface. The protective film 39 is formed through the fifth, fourth and third insulating films 36.

そして、このZ軸センサ8では、Z第1駆動配線76およびZ第2駆動配線78を介してZ固定電極61の対向部84とZ可動電極62の先端部70との間に、同極性/異極性の駆動電圧が交互に与えられる。これにより、Z固定電極61の対向部84−Z可動電極62の先端部70間にクーロン斥力/クーロン引力が交互に発生する。その結果、櫛歯状のZ可動電極62が振り子であるかのように、同じく櫛歯状のZ固定電極61を振動の中心として、Z固定電極61に対してZ軸方向に沿って上下に振動(振動Uz)する。この状態において、Z可動電極62がX軸を中心軸として回転すると、Y軸方向にコリオリ力Fyが生じることになる。このコリオリ力Fyにより、互いに隣接するZ固定電極61の電極部64と、Z可動電極62の電極部66の中間部72との対向面積Sが変化する。そして、当該電極間距離dの変化に起因するZ可動電極62−Z固定電極61間の静電容量Cの変化を、Z第1検出配線75およびZ第2検出配線77を介して検出することによって、X軸まわりの角速度ωxが検出される。なお、この実施形態では、X軸まわりの角速度ωxは、X軸センサ6を取り囲むZ軸センサ8の検出値と、Y軸センサ7を取り囲むZ軸センサ8の検出値との差分をとることにより求められる。   In the Z-axis sensor 8, the same polarity / position is provided between the facing portion 84 of the Z fixed electrode 61 and the tip portion 70 of the Z movable electrode 62 via the Z first drive wiring 76 and the Z second drive wiring 78. Different polarity driving voltages are applied alternately. Thereby, a Coulomb repulsive force / Coulomb attractive force is alternately generated between the facing portion 84 of the Z fixed electrode 61 and the tip portion 70 of the Z movable electrode 62. As a result, as if the comb-shaped Z movable electrode 62 is a pendulum, the comb-shaped Z fixed electrode 61 is also vertically moved along the Z-axis direction with respect to the Z fixed electrode 61 with the vibration center as the center. It vibrates (vibrates Uz). In this state, when the Z movable electrode 62 rotates around the X axis, a Coriolis force Fy is generated in the Y axis direction. Due to the Coriolis force Fy, the facing area S between the electrode portion 64 of the Z fixed electrode 61 and the intermediate portion 72 of the electrode portion 66 of the Z movable electrode 62 that are adjacent to each other changes. Then, the change in the capacitance C between the Z movable electrode 62 and the Z fixed electrode 61 due to the change in the interelectrode distance d is detected via the Z first detection wiring 75 and the Z second detection wiring 77. Thus, the angular velocity ωx around the X axis is detected. In this embodiment, the angular velocity ωx around the X axis is obtained by taking the difference between the detection value of the Z axis sensor 8 surrounding the X axis sensor 6 and the detection value of the Z axis sensor 8 surrounding the Y axis sensor 7. Desired.

差分は、たとえば、X軸センサ6を取り囲むZ軸センサ8の固定電極および可動電極と、Y軸センサ7を取り囲むZ軸センサ8の固定電極および可動電極との位置関係を反対にすることによって得ることができる。つまり、一方のZ軸センサ8において、前述のように、支持部14の環状部17を取り囲むようにZ可動電極62を配置し、このZ可動電極62をさらに取り囲むように、Z固定電極61を配置する。これに対し、他方のZ軸センサ8においては、支持部14の環状部17を取り囲むようにZ固定電極を配置し、このZ固定電極をさらに取り囲むように、Z可動電極を配置する。これにより、1対のZ軸センサ8間において、Z可動電極62ともう一方のZ可動電極の揺れ方が異なるので、差分が生じることとなる。   The difference is obtained, for example, by reversing the positional relationship between the fixed electrode and the movable electrode of the Z-axis sensor 8 surrounding the X-axis sensor 6 and the fixed electrode and the movable electrode of the Z-axis sensor 8 surrounding the Y-axis sensor 7. be able to. That is, in one Z-axis sensor 8, as described above, the Z movable electrode 62 is disposed so as to surround the annular portion 17 of the support portion 14, and the Z fixed electrode 61 is disposed so as to further surround the Z movable electrode 62. Deploy. On the other hand, in the other Z-axis sensor 8, a Z fixed electrode is disposed so as to surround the annular portion 17 of the support portion 14, and a Z movable electrode is disposed so as to further surround the Z fixed electrode. Thereby, between the pair of Z-axis sensors 8, the Z movable electrode 62 and the other Z movable electrode are shaken differently, so that a difference is generated.

また、一方および他方のZ軸センサ8の固定電極および可動電極の位置関係が同じ場合でも、可動電極の反り方向を反対にすることによって、差分を得ることができる。つまり、一方および他方のZ軸センサ8において、前述のように、支持部14の環状部17を取り囲むようにZ可動電極を配置し、このZ可動電極をさらに取り囲むように、Z固定電極を配置した上で、他方のZ可動電極の反り方向を、空洞10から離れる方向ではなく、当該Z可動電極がZ固定電極の裏面からはみ出すように、半導体基板3の裏面へ向かう方向とする。これにより、1対のZ軸センサ8間において、Z可動電極が振動するときに容量差が生じるので、差分が生じることとなる。
<集積回路の構成>
次に、図8を参照して、集積回路の構成を説明する。図8は、図1に示す集積回路の模式断面図である。なお、図8は、前述の他の断面図(図4、図6および図7)とは縮尺が異なるため、同一符号が割り当てられた部分であっても、表現上の大きさが異なっている。
Even when the positional relationship between the fixed electrode and the movable electrode of the one and the other Z-axis sensors 8 is the same, a difference can be obtained by reversing the warping direction of the movable electrode. That is, in one and the other Z-axis sensor 8, as described above, the Z movable electrode is disposed so as to surround the annular portion 17 of the support portion 14, and the Z fixed electrode is disposed so as to further surround the Z movable electrode. Then, the warp direction of the other Z movable electrode is not the direction away from the cavity 10 but the direction toward the back surface of the semiconductor substrate 3 so that the Z movable electrode protrudes from the back surface of the Z fixed electrode. As a result, a capacitance difference is generated between the pair of Z-axis sensors 8 when the Z movable electrode vibrates, and thus a difference is generated.
<Configuration of integrated circuit>
Next, the configuration of the integrated circuit will be described with reference to FIG. FIG. 8 is a schematic cross-sectional view of the integrated circuit shown in FIG. 8 is different in scale from the above-described other cross-sectional views (FIGS. 4, 6, and 7), and therefore the size of the expression is different even in the portion to which the same reference numerals are assigned. .

上述したように、X軸センサ6、Y軸センサ7およびZ軸センサ8が形成されたこの半導体基板3上には、これらを取り囲むように集積回路5が形成されている。
集積回路5は、CMOSデバイスにより構成されており、半導体基板3上に形成されたNチャネルMOSFET91およびPチャネルMOSFET92を含んでいる。
NチャネルMOSFET91が形成されるNMOS領域93と、PチャネルMOSFET92が形成されるPMOS領域94とは、素子分離部95により、それぞれ周囲から絶縁分離されている。
As described above, the integrated circuit 5 is formed on the semiconductor substrate 3 on which the X-axis sensor 6, the Y-axis sensor 7, and the Z-axis sensor 8 are formed so as to surround them.
The integrated circuit 5 is composed of a CMOS device, and includes an N channel MOSFET 91 and a P channel MOSFET 92 formed on the semiconductor substrate 3.
The NMOS region 93 in which the N-channel MOSFET 91 is formed and the PMOS region 94 in which the P-channel MOSFET 92 is formed are insulated and isolated from each other by the element isolation unit 95.

素子分離部95は、半導体基板3にその表面から比較的浅く掘り下がったトレンチ(シャロートレンチ96)を形成し、そのシャロートレンチ96の内面に熱酸化法により熱酸化膜97を形成した後、CVD(Chemical Vapor Deposition:化学気相成長)法により絶縁体98(たとえば、酸化シリコン(SiO))をシャロートレンチ96内に堆積させることにより形成されている。 The element isolation portion 95 forms a trench (shallow trench 96) dug relatively shallow from the surface of the semiconductor substrate 3, forms a thermal oxide film 97 on the inner surface of the shallow trench 96 by a thermal oxidation method, and then performs CVD. An insulator 98 (for example, silicon oxide (SiO 2 )) is deposited in the shallow trench 96 by the (Chemical Vapor Deposition) method.

NMOS領域93には、P型ウェル99が形成されている。P型ウェル99の深さは、シャロートレンチ96の深さよりも大きい。P型ウェル99の表層部には、チャネル領域100を挟んで、N型のソース領域101およびドレイン領域102が形成されている。ソース領域101およびドレイン領域102のチャネル領域100側の端部は、その深さおよび不純物濃度が小さくされている。すなわち、NチャネルMOSFET91では、LDD(Lightly Doped Drain)構造が適用されている。   In the NMOS region 93, a P-type well 99 is formed. The depth of the P-type well 99 is larger than the depth of the shallow trench 96. In the surface layer portion of the P-type well 99, an N-type source region 101 and a drain region 102 are formed with the channel region 100 interposed therebetween. The end portions of the source region 101 and the drain region 102 on the channel region 100 side have a small depth and impurity concentration. That is, in the N-channel MOSFET 91, an LDD (Lightly Doped Drain) structure is applied.

チャネル領域100上には、ゲート絶縁膜103が設けられている。このゲート絶縁膜103は、前述の第1絶縁膜33と同一層(すなわち、半導体基板3の表面に接している。)に形成されている。
ゲート絶縁膜103上には、ゲート電極104が設けられている。ゲート電極104は、N型多結晶シリコン(Poly−Si)からなる。
A gate insulating film 103 is provided on the channel region 100. The gate insulating film 103 is formed in the same layer as the first insulating film 33 (that is, in contact with the surface of the semiconductor substrate 3).
A gate electrode 104 is provided on the gate insulating film 103. The gate electrode 104 is made of N-type polycrystalline silicon (Poly-Si).

ゲート絶縁膜103およびゲート電極104の周囲には、サイドウォール105が形成されている。サイドウォール105は、窒化シリコン(SiN)からなる。
ソース領域101、ドレイン領域102およびゲート電極104の表面には、それぞれシリサイド106〜108が形成されている。
PMOS領域94には、N型ウェル109が形成されている。N型ウェル109の深さは、シャロートレンチ96の深さよりも大きい。N型ウェル109の表層部には、チャネル領域110を挟んで、P型のソース領域111およびドレイン領域112が形成されている。ソース領域111およびドレイン領域112のチャネル領域110側の端部は、その深さおよび不純物濃度が小さくされている。すなわち、PチャネルMOSFET92では、LDD構造が適用されている。
A sidewall 105 is formed around the gate insulating film 103 and the gate electrode 104. The sidewall 105 is made of silicon nitride (SiN).
Silicides 106 to 108 are formed on the surfaces of the source region 101, the drain region 102, and the gate electrode 104, respectively.
An N-type well 109 is formed in the PMOS region 94. The depth of the N-type well 109 is larger than the depth of the shallow trench 96. In the surface layer portion of the N-type well 109, a P-type source region 111 and a drain region 112 are formed with a channel region 110 interposed therebetween. The depth and impurity concentration of the end portions of the source region 111 and the drain region 112 on the channel region 110 side are reduced. That is, the LD channel structure is applied to the P-channel MOSFET 92.

チャネル領域110上には、ゲート絶縁膜113が形成されている。ゲート絶縁膜113は、酸化シリコンからなる。
ゲート絶縁膜113上には、ゲート電極114が形成されている。ゲート電極114は、P型多結晶シリコンからなる。
ゲート絶縁膜113およびゲート電極114の周囲には、サイドウォール115が形成されている。サイドウォール115は、SiNからなる。
A gate insulating film 113 is formed on the channel region 110. The gate insulating film 113 is made of silicon oxide.
A gate electrode 114 is formed on the gate insulating film 113. Gate electrode 114 is made of P-type polycrystalline silicon.
A sidewall 115 is formed around the gate insulating film 113 and the gate electrode 114. The sidewall 115 is made of SiN.

ソース領域111、ドレイン領域112およびゲート電極114の表面には、それぞれシリサイド116〜118が形成されている。
そして、半導体基板3上には、第2〜第5絶縁膜34,36〜38および表面保護膜39が順に積層されている。これらの絶縁膜は、図4、図6および図7に示した第2〜第5絶縁膜34,36〜38および表面保護膜39と同じものである。
Silicides 116 to 118 are formed on the surfaces of the source region 111, the drain region 112, and the gate electrode 114, respectively.
On the semiconductor substrate 3, second to fifth insulating films 34, 36 to 38 and a surface protective film 39 are sequentially stacked. These insulating films are the same as the second to fifth insulating films 34, 36 to 38 and the surface protective film 39 shown in FIGS. 4, 6 and 7.

最下層の第2絶縁膜34上には、ドレイン配線119,120およびソース配線121,122が形成されている。これらの配線は、アルミニウム(Al)からなり、前述したX軸センサ6、Y軸センサ7およびZ軸センサ8の配線(X第1駆動/検出配線29、Z第1検出配線75など)と同一層に形成されている。
ソース配線121,122は、それぞれソース領域101およびソース領域111の上方に形成されている。ソース配線121とソース領域101との間、およびソース配線122とソース領域111との間において、第2絶縁膜34には、それらを電気的に接続するためのコンタクトプラグ123,124が貫通して設けられている。
Drain wirings 119 and 120 and source wirings 121 and 122 are formed on the lowermost second insulating film 34. These wires are made of aluminum (Al), and are the same as the wires (X first drive / detection wire 29, Z first detection wire 75, etc.) of the X-axis sensor 6, the Y-axis sensor 7, and the Z-axis sensor 8 described above. It is formed in one layer.
The source lines 121 and 122 are formed above the source region 101 and the source region 111, respectively. Between the source wiring 121 and the source region 101 and between the source wiring 122 and the source region 111, contact plugs 123 and 124 for electrically connecting them penetrate through the second insulating film 34. Is provided.

ドレイン配線119,120は、それぞれドレイン領域102およびドレイン領域112の上方に形成されている。ドレイン配線119とドレイン領域102との間、およびドレイン配線120とドレイン領域112との間において、第2絶縁膜34には、それらを電気的に接続するためのコンタクトプラグ125,126が貫通して設けられている。
また、第3〜第5絶縁膜36〜38上にも、同様に配線127がそれぞれ形成されており、各層の絶縁膜の配線127は、コンタクトプラグ128を介して互いに電気的に接続されている。なお、最上層の第5絶縁膜38では、ドレイン配線129がドレイン領域102およびドレイン領域112に跨って形成されており、当該ドレイン配線129が、NチャネルMOSFET91のドレイン配線119とPチャネルMOSFET92のドレイン配線120の両方に接続されている。また、コンタクトプラグ123〜126,128は、タングステン(W)からなる。
The drain wirings 119 and 120 are formed above the drain region 102 and the drain region 112, respectively. Between the drain wiring 119 and the drain region 102 and between the drain wiring 120 and the drain region 112, contact plugs 125 and 126 for electrically connecting them penetrate through the second insulating film 34. Is provided.
Similarly, wirings 127 are formed on the third to fifth insulating films 36 to 38, respectively, and the wirings 127 of the insulating films of the respective layers are electrically connected to each other through contact plugs 128. . In the uppermost fifth insulating film 38, the drain wiring 129 is formed across the drain region 102 and the drain region 112, and the drain wiring 129 includes the drain wiring 119 of the N-channel MOSFET 91 and the drain of the P-channel MOSFET 92. The wiring 120 is connected to both. The contact plugs 123 to 126, 128 are made of tungsten (W).

また、表面保護膜39には、最上層の第5絶縁膜38上に形成されたドレイン配線129の一部をパッドとして露出させる開口130が形成されている。パッドとして露出したドレイン配線129は、樹脂パッケージ2によりパッケージングされた状態において、たとえば、ボンディングワイヤ(図示せず)などにより電極パッド9と電気的に接続される。
<ジャイロセンサ1の製造方法>
次に、図9A〜図36A、図9B〜図36Bおよび図9C〜図36Cを参照して、上述したジャイロセンサの製造工程を工程順に説明する。
The surface protective film 39 is formed with an opening 130 that exposes a part of the drain wiring 129 formed on the uppermost fifth insulating film 38 as a pad. The drain wiring 129 exposed as a pad is electrically connected to the electrode pad 9 by, for example, a bonding wire (not shown) while being packaged by the resin package 2.
<Method for Manufacturing Gyro Sensor 1>
Next, with reference to FIG. 9A to FIG. 36A, FIG. 9B to FIG. 36B, and FIG. 9C to FIG.

図9A〜図36Aは、本発明の一実施形態に係るジャイロセンサの製造工程を工程順に示す模式的な断面図であって、図4と同じ位置での切断面を示す。図9B〜図36Bは、本発明の一実施形態に係るジャイロセンサの製造工程を工程順に示す模式的な断面図であって、図6と同じ位置での切断面を示す。図9C〜図36Cは、本発明の一実施形態に係るジャイロセンサの製造工程を工程順に示す模式的な断面図であって、図8と同じ位置での切断面を示す。   FIG. 9A to FIG. 36A are schematic cross-sectional views showing the manufacturing process of the gyro sensor according to one embodiment of the present invention in the order of steps, and show a cut surface at the same position as FIG. FIG. 9B to FIG. 36B are schematic cross-sectional views showing the manufacturing process of the gyro sensor according to one embodiment of the present invention in the order of steps, and show a cut surface at the same position as FIG. 9C to 36C are schematic cross-sectional views showing the manufacturing process of the gyro sensor according to one embodiment of the present invention in the order of steps, and show a cut surface at the same position as FIG.

このジャイロセンサ1を製造するには、まず、図9A〜図9Cに示すように、導電性シリコンからなる半導体基板3の表面が熱酸化(たとえば、温度1100〜1200℃、膜厚5000Å)される。これにより、半導体基板3の表面に第1絶縁膜33が形成される。その際、Z可動電極62を形成すべき領域の酸化時間を他の部分の酸化時間よりも長くして、当該領域の膜厚を大きくする。   In order to manufacture the gyro sensor 1, first, as shown in FIGS. 9A to 9C, the surface of the semiconductor substrate 3 made of conductive silicon is thermally oxidized (for example, temperature 1100 to 1200 ° C., film thickness 5000 mm). . Thereby, the first insulating film 33 is formed on the surface of the semiconductor substrate 3. At that time, the oxidation time of the region where the Z movable electrode 62 is to be formed is made longer than the oxidation time of other portions, and the thickness of the region is increased.

次いで、図10Aおよび図10Bに示すように、公知のパターニング技術により、第1絶縁膜33がパターニングされ、X軸センサ6およびZ軸センサ8において絶縁層28,68,69,73,74を埋め込むべき領域に開口18が形成される。次いで、第1絶縁膜33をハードマスクとする異方性の深掘りRIE(Reactive Ion Etching:反応性イオンエッチング)により、具体的にはボッシュプロセスにより、半導体基板3が掘り下げられる。これにより、半導体基板3にトレンチ19が形成される。ボッシュプロセスでは、SF(六フッ化硫黄)を使用して半導体基板3をエッチングする工程と、C(パーフルオロシクロブタン)を使用してエッチング面に保護膜を形成する工程とが交互に繰り返される。これにより、高いアスペクト比で半導体基板3をエッチングすることができるが、エッチング面(トレンチの内周面)にスキャロップと呼ばれる波状の凹凸が形成される。この際、集積回路5を形成すべき領域は、図10Cに示すように、前工程終了後のままの状態が維持される。 Next, as shown in FIGS. 10A and 10B, the first insulating film 33 is patterned by a known patterning technique, and the insulating layers 28, 68, 69, 73 and 74 are embedded in the X-axis sensor 6 and the Z-axis sensor 8. An opening 18 is formed in the power region. Next, the semiconductor substrate 3 is dug down by anisotropic deep RIE (reactive ion etching) using the first insulating film 33 as a hard mask, specifically, by a Bosch process. As a result, a trench 19 is formed in the semiconductor substrate 3. In the Bosch process, the process of etching the semiconductor substrate 3 using SF 6 (sulfur hexafluoride) and the process of forming a protective film on the etched surface using C 4 F 8 (perfluorocyclobutane) are alternated. Repeated. Thereby, the semiconductor substrate 3 can be etched with a high aspect ratio, but wavy irregularities called scallops are formed on the etched surface (inner peripheral surface of the trench). At this time, as shown in FIG. 10C, the region where the integrated circuit 5 is to be formed is maintained as it is after the previous step.

次いで、図11Aおよび図11Bに示すように、トレンチ19内部および半導体基板3の表面が熱酸化され(たとえば、温度1100〜1200℃)、その後、酸化膜の表面がエッチバックされる(たとえば、エッチバック後の膜厚が21800Å)。これにより、トレンチ19を埋め尽くす絶縁層28,68,69,73,74が形成される。この際、集積回路5を形成すべき領域は、図11Cに示すように、前工程終了後のままの状態が維持される。   Next, as shown in FIGS. 11A and 11B, the inside of the trench 19 and the surface of the semiconductor substrate 3 are thermally oxidized (for example, temperature 1100 to 1200 ° C.), and then the surface of the oxide film is etched back (for example, etched) The film thickness after the back is 21800 mm). As a result, insulating layers 28, 68, 69, 73, and 74 that fill the trench 19 are formed. At this time, as shown in FIG. 11C, the region where the integrated circuit 5 is to be formed is maintained as it is after the previous step.

次いで、図12A〜図23Aおよび図12B〜図23Bに示すように、センサ部4を形成すべき領域は、図12C〜図23Cに示す工程により集積回路5を形成すべき領域にNチャネルMOSFET91およびPチャネルMOSFET92が形成されるまで、前工程終了後のままの状態が維持される(ただし、図17Cにおけるエッチバック時を除く)。
集積回路5を形成すべき領域においては、センサ部4を形成すべき領域に絶縁層68,69,73,74が形成された後、図12Cに示すように、CVD法により、第1絶縁膜33上に窒化シリコン膜20が形成される。
Next, as shown in FIGS. 12A to 23A and FIGS. 12B to 23B, the region where the sensor unit 4 is to be formed is divided into an N channel MOSFET 91 and a region where the integrated circuit 5 is to be formed by the steps shown in FIGS. 12C to 23C. Until the P-channel MOSFET 92 is formed, the state after the previous process is maintained (except for the time of etch back in FIG. 17C).
In the region where the integrated circuit 5 is to be formed, after the insulating layers 68, 69, 73, 74 are formed in the region where the sensor unit 4 is to be formed, the first insulating film is formed by CVD as shown in FIG. 12C. A silicon nitride film 20 is formed on 33.

次いで、図13Cに示すように、公知のパターニング技術により、窒化シリコン膜20および第1絶縁膜33がパターニングされ、シャロートレンチ96を形成すべき領域に開口53が形成される。次いで、窒化シリコン膜20および第1絶縁膜33をハードマスクとするドライエッチングにより、半導体基板3が掘り下げられる。これにより、半導体基板3にシャロートレンチ96が形成される。次いで、窒化シリコン膜20および第1絶縁膜33を残した状態で熱酸化することにより、シャロートレンチ96の内面が酸化される。これにより、シャロートレンチ96の内面に熱酸化膜97が形成される。   Next, as shown in FIG. 13C, the silicon nitride film 20 and the first insulating film 33 are patterned by a known patterning technique, and an opening 53 is formed in a region where the shallow trench 96 is to be formed. Next, the semiconductor substrate 3 is dug down by dry etching using the silicon nitride film 20 and the first insulating film 33 as hard masks. Thereby, a shallow trench 96 is formed in the semiconductor substrate 3. Next, the inner surface of the shallow trench 96 is oxidized by thermal oxidation with the silicon nitride film 20 and the first insulating film 33 left. As a result, a thermal oxide film 97 is formed on the inner surface of the shallow trench 96.

次いで、図14Cに示すように、CVD法により、半導体基板3上に酸化シリコン(SiO)が堆積され、その後、エッチバックされる。これにより、シャロートレンチ96内を埋め尽くす絶縁体98が形成される。絶縁体98の形成後、窒化シリコン膜20が除去される。
次いで、図15Cに示すように、PMOS領域94を選択的に露出させる開口を有するレジスト54が形成され、当該レジスト54をマスクとして、N型不純物(たとえば、リン(P)イオン)が注入(インプランテーション)される。
Next, as shown in FIG. 14C, silicon oxide (SiO 2 ) is deposited on the semiconductor substrate 3 by the CVD method, and then etched back. As a result, an insulator 98 that fills the shallow trench 96 is formed. After the formation of the insulator 98, the silicon nitride film 20 is removed.
Next, as shown in FIG. 15C, a resist 54 having an opening that selectively exposes the PMOS region 94 is formed, and N-type impurities (for example, phosphorus (P) ions) are implanted (in) using the resist 54 as a mask. Plantation).

次いで、図16Cに示すように、NMOS領域93を選択的に露出させる開口を有するレジスト55が形成され、当該レジスト55をマスクとして、P型不純物(たとえば、ボロン(B)イオン)が注入(インプランテーション)される。
この後、半導体基板3が熱処理されることにより、注入されたイオンが活性化して、半導体基板3にN型ウェル109およびP型ウェル99が形成される。
Next, as shown in FIG. 16C, a resist 55 having an opening for selectively exposing the NMOS region 93 is formed, and P-type impurities (for example, boron (B) ions) are implanted (in) using the resist 55 as a mask. Plantation).
Thereafter, the semiconductor substrate 3 is heat-treated to activate the implanted ions, and the N-type well 109 and the P-type well 99 are formed in the semiconductor substrate 3.

次いで、図17Cに示すように、エッチバックにより、第1絶縁膜33が薄くされて、ゲート絶縁膜103,113が形成される。
次いで、図18Cに示すように、CVD法により、ゲート絶縁膜103,113上に多結晶シリコン層56が形成される。
次いで、図19Cに示すように、ゲート電極104,114を形成すべき領域以外の領域に開口を有するレジスト57が形成され、当該レジスト57をマスクとして、多結晶シリコン層56がエッチングされる。これにより、ゲート電極104,114が形成される。ゲート電極104,114の形成後、当該レジスト57は除去される。次いで、公知のイオン注入技術により、ゲート電極104にN型不純物が注入され、ゲート電極114にP型不純物が注入される。この際、NMOS領域93およびPMOS領域94のそれぞれの表層部には、不純物イオンが薄い濃度で注入される。
Next, as shown in FIG. 17C, the first insulating film 33 is thinned by etch back, and the gate insulating films 103 and 113 are formed.
Next, as shown in FIG. 18C, a polycrystalline silicon layer 56 is formed on the gate insulating films 103 and 113 by the CVD method.
Next, as shown in FIG. 19C, a resist 57 having an opening is formed in a region other than the region where the gate electrodes 104 and 114 are to be formed, and the polycrystalline silicon layer 56 is etched using the resist 57 as a mask. Thereby, the gate electrodes 104 and 114 are formed. After the formation of the gate electrodes 104 and 114, the resist 57 is removed. Next, N-type impurities are implanted into the gate electrode 104 and P-type impurities are implanted into the gate electrode 114 by a known ion implantation technique. At this time, impurity ions are implanted into the surface layer portions of the NMOS region 93 and the PMOS region 94 at a low concentration.

ゲート電極104,114にイオン注入後、図20Cに示すように、CVD法により、半導体基板3上に、窒化シリコン膜58が形成される。
次いで、図21Cに示すように、窒化シリコン膜58がエッチバックされることにより、サイドウォール105,115が同時に形成される。
次いで、図22Cに示すように、半導体基板3上に、NMOS領域93を選択的に露出させる開口を有するレジスト(図示せず)が形成され、当該レジストの開口を介して、半導体基板3にN型不純物が注入される。これにより、N型のソース領域101およびドレイン領域102が形成される。また、半導体基板3上に、PMOS領域94を選択的に露出させる開口を有するレジスト(図示せず)が形成され、当該レジストの開口を介して、半導体基板3にP型不純物が注入される。これにより、P型のソース領域111およびドレイン領域112が形成される。
After ion implantation into the gate electrodes 104 and 114, a silicon nitride film 58 is formed on the semiconductor substrate 3 by CVD, as shown in FIG. 20C.
Next, as shown in FIG. 21C, the silicon nitride film 58 is etched back, whereby the sidewalls 105 and 115 are formed simultaneously.
Next, as shown in FIG. 22C, a resist (not shown) having an opening for selectively exposing the NMOS region 93 is formed on the semiconductor substrate 3, and N is formed on the semiconductor substrate 3 through the opening of the resist. Type impurities are implanted. As a result, an N-type source region 101 and drain region 102 are formed. Further, a resist (not shown) having an opening for selectively exposing the PMOS region 94 is formed on the semiconductor substrate 3, and a P-type impurity is implanted into the semiconductor substrate 3 through the opening of the resist. As a result, a P-type source region 111 and drain region 112 are formed.

次いで、図23Cに示すように、ソース領域101,111、ドレイン領域102,112およびゲート電極104,114の表層部がシリサイド化されることにより、シリサイド106〜108,116〜118が形成される。
次いで、図24A〜図24Cに示すように、CVD法により、半導体基板3上に、酸化シリコンからなる第2絶縁膜34が積層される。
Next, as shown in FIG. 23C, the surface layers of the source regions 101 and 111, the drain regions 102 and 112, and the gate electrodes 104 and 114 are silicided to form silicides 106 to 108 and 116 to 118.
Next, as shown in FIGS. 24A to 24C, the second insulating film 34 made of silicon oxide is stacked on the semiconductor substrate 3 by the CVD method.

次いで、図25A〜図25Cに示すように、センサ部4のコンタクトプラグ31,51,79,80,85,86および集積回路5のコンタクトプラグ123〜126,128を形成すべき領域に開口を有するレジスト(図示せず)が形成され、当該レジストの開口を介して第2絶縁膜34および第1絶縁膜33が連続してエッチングされる。これにより、コンタクトプラグを埋設するためのコンタクトホールが同時に形成される。   Next, as shown in FIGS. 25A to 25C, there are openings in regions where the contact plugs 31, 51, 79, 80, 85, 86 of the sensor unit 4 and the contact plugs 123-126, 128 of the integrated circuit 5 are to be formed. A resist (not shown) is formed, and the second insulating film 34 and the first insulating film 33 are continuously etched through the opening of the resist. Thereby, a contact hole for burying the contact plug is formed at the same time.

次いで、図26A〜図26Cに示すように、CVD法により、コンタクトホールを埋め尽くすタングステン膜が堆積され、堆積されたタングステン膜がCMPにより研磨される。これにより、タングステンからなる、センサ部4のコンタクトプラグ31,51,79,80,85,86および集積回路5のコンタクトプラグ123〜126,128が同時に形成される。   Next, as shown in FIGS. 26A to 26C, a tungsten film that fills the contact hole is deposited by CVD, and the deposited tungsten film is polished by CMP. As a result, contact plugs 31, 51, 79, 80, 85, 86 of the sensor unit 4 and contact plugs 123-126, 128 of the integrated circuit 5 are simultaneously formed of tungsten.

次いで、図27A〜図27Cに示すように、スパッタ法により、第2絶縁膜34上にアルミニウムが堆積(たとえば、7000Å)され、そのアルミニウム堆積層がパターニングされる。これにより、第2絶縁膜34上に、センサ部4の配線(X第1駆動/検出配線29、Z第1検出配線75など)および集積回路5の配線(ドレイン配線119,120、ソース配線121,122)が同時に形成される。   Next, as shown in FIGS. 27A to 27C, aluminum is deposited (for example, 7000 mm) on the second insulating film 34 by sputtering, and the aluminum deposited layer is patterned. As a result, on the second insulating film 34, the wiring of the sensor unit 4 (X first drive / detection wiring 29, Z first detection wiring 75, etc.) and the wiring of the integrated circuit 5 (drain wirings 119, 120, source wiring 121). , 122) are formed simultaneously.

次いで、図28A〜図28Cに示すように、CVD法により、第2絶縁膜34上に、第3絶縁膜36が積層される。
その後、図29A〜図29Cに示すように、CVD法による絶縁膜の堆積、コンタクトプラグの形成およびアルミニウム配線の形成が順に繰り返し行われて、第4絶縁膜37および第5絶縁膜38上のそれぞれに配線127が形成された多層配線構造が形成される。多層配線構造の形成後、表面保護膜39が形成される。
Next, as shown in FIGS. 28A to 28C, the third insulating film 36 is laminated on the second insulating film 34 by the CVD method.
Thereafter, as shown in FIGS. 29A to 29C, the deposition of the insulating film by CVD, the formation of the contact plug, and the formation of the aluminum wiring are sequentially repeated, and the fourth insulating film 37 and the fifth insulating film 38 are respectively formed. A multilayer wiring structure in which the wiring 127 is formed is formed. After the formation of the multilayer wiring structure, a surface protective film 39 is formed.

次いで、図30Aおよび図30Bに示すように、半導体基板3の空洞10を形成すべき領域上の第3〜第5絶縁膜36〜38および表面保護膜39が、エッチングにより除去される。同時に、センサ部4の配線(X第1駆動/検出配線29、Z第1検出配線75など)をパッド13として露出させるための開口82と、集積回路5において、最上層のドレイン配線129をパッドとして露出させる開口130が、図30Cに示すように形成される。これにより、CMOSからなる集積回路5が得られる。したがって、図31C〜図36Cに示すように、集積回路5を形成すべき領域は、図31A〜図36Aおよび図31B〜図36Bに示す工程によりセンサ部4を形成すべき領域に空洞10が形成されて、X軸センサ6、Y軸センサ7およびZ軸センサ8が形成されるまで、集積回路5が作製されたままの状態が維持される。   Next, as shown in FIGS. 30A and 30B, the third to fifth insulating films 36 to 38 and the surface protective film 39 on the region where the cavity 10 of the semiconductor substrate 3 is to be formed are removed by etching. At the same time, an opening 82 for exposing the wiring (X first drive / detection wiring 29, Z first detection wiring 75, etc.) of the sensor unit 4 as the pad 13 and the uppermost drain wiring 129 in the integrated circuit 5 are padded. An opening 130 is formed as shown in FIG. 30C. Thereby, an integrated circuit 5 made of CMOS is obtained. Therefore, as shown in FIGS. 31C to 36C, the cavity 10 is formed in the region where the integrated circuit 5 is to be formed in the region where the sensor unit 4 is to be formed by the steps shown in FIGS. 31A to 36A and 31B to 36B. Thus, until the X-axis sensor 6, the Y-axis sensor 7, and the Z-axis sensor 8 are formed, the state where the integrated circuit 5 is manufactured is maintained.

センサ部4を形成すべき領域においては、空洞10を形成すべき領域の第3〜第5絶縁膜36〜38および表面保護膜39が除去された後、本発明の一実施形態に係る半導体基板のエッチング方法により、半導体基板3における、X固定電極21,Y固定電極41およびZ固定電極61、ならびにX可動電極22,Y可動電極42およびZ可動電極62を形成すべき領域を区画する、第1エッチング領域および第2エッチング領域としてのエッチング領域87がエッチングされる。   In the region where the sensor unit 4 is to be formed, after the third to fifth insulating films 36 to 38 and the surface protective film 39 in the region where the cavity 10 is to be formed are removed, the semiconductor substrate according to one embodiment of the present invention. By the etching method, the region where the X fixed electrode 21, the Y fixed electrode 41 and the Z fixed electrode 61, the X movable electrode 22, the Y movable electrode 42 and the Z movable electrode 62 are to be formed in the semiconductor substrate 3 is partitioned. The etching region 87 as the first etching region and the second etching region is etched.

このエッチング領域87は、それぞれ独立して区画された多数の部分(たとえば、X可動電極22のビーム部25を区画する領域871、X固定電極21とX可動電極22とが噛み合って形成される櫛歯を区画し、当該櫛歯の隙間を形成すべき領域872、Z固定電極61とZ可動電極62とが噛み合って形成される櫛歯を区画し、当該櫛歯の隙間を形成すべき領域873、たとえば、Z固定電極61のトラス構造を画成する三角形の空間を形成すべき領域874など)を含んでいる。   This etching region 87 includes a plurality of portions partitioned independently (for example, a region 871 that partitions the beam portion 25 of the X movable electrode 22, a comb formed by meshing the X fixed electrode 21 and the X movable electrode 22). A region 872 where the teeth are divided and the gap between the comb teeth is to be formed, a comb tooth formed by the Z fixed electrode 61 and the Z movable electrode 62 meshing with each other, and a region 873 where the gap between the comb teeth is to be formed For example, a region 874 to form a triangular space defining the truss structure of the Z fixed electrode 61).

具体的には、図31A、図31B、図37(図37の切断線A−Aでの切断面が図31Aである。)および図38(図38の切断線B−Bでの切断面が図31Bである。)に示すように、レジスト59が、半導体基板3上に形成される。レジスト59は、それぞれ独立した複数のエッチング領域87ごとに対向する、同一パターン(この実施形態では、同一の形状および大きさの平面視円形のパターン)の開口88を多数有している。   Specifically, FIG. 31A, FIG. 31B, FIG. 37 (the cut surface along the cutting line AA in FIG. 37 is FIG. 31A) and FIG. 38 (the cut surface along the cutting line BB in FIG. 38). As shown in FIG. 31B, a resist 59 is formed on the semiconductor substrate 3. The resist 59 has a large number of openings 88 of the same pattern (in this embodiment, circular patterns in plan view having the same shape and size) that face each other for each of the plurality of independent etching regions 87.

レジスト59の単位面積(1mm)の開口率が、たとえば、1〜20%である。また、隣り合う開口88の中心間の距離Dは、たとえば、3μm〜30μmである。なお、図37および図38では、図解し易くするために、開口88を大きめに表しているが、実際には、それらの開口88は、X固定電極21、Z固定電極61などの大きさに比べて非常に小さくされている。 The aperture ratio of the unit area (1 mm 2 ) of the resist 59 is, for example, 1 to 20%. The distance D between the centers of the adjacent openings 88 is, for example, 3 μm to 30 μm. In FIG. 37 and FIG. 38, the openings 88 are shown to be large for ease of illustration, but in reality, the openings 88 are sized such as the X fixed electrode 21 and the Z fixed electrode 61. It is very small compared.

次いで、当該レジスト59をマスクとする異方性の深掘りRIEにより、具体的にはボッシュプロセスにより、半導体基板3が掘り下げられる。当該深掘りRIEは、エッチング深さが、形成すべきX固定電極21,Y固定電極41およびZ固定電極61、ならびにX可動電極22,Y可動電極42およびZ可動電極62の厚さと同じになるまで続けられる。これにより、半導体基板3の表面部に、深さがほぼ等しく揃った第1凹部としての円柱状の凹部89が多数形成される。同時に、エッチング領域87内に、X固定電極21,Y固定電極41およびZ固定電極61、ならびにX可動電極22,Y可動電極42およびZ可動電極62の平面外形が形成される。深掘りRIE後、レジスト59が剥離される。   Next, the semiconductor substrate 3 is dug down by anisotropic deep RIE using the resist 59 as a mask, specifically by a Bosch process. In the deep digging RIE, the etching depth is the same as the thickness of the X fixed electrode 21, the Y fixed electrode 41 and the Z fixed electrode 61, and the X movable electrode 22, the Y movable electrode 42 and the Z movable electrode 62 to be formed. Can continue. As a result, a large number of cylindrical recesses 89 as first recesses having substantially the same depth are formed on the surface portion of the semiconductor substrate 3. At the same time, planar outlines of the X fixed electrode 21, the Y fixed electrode 41 and the Z fixed electrode 61, and the X movable electrode 22, the Y movable electrode 42 and the Z movable electrode 62 are formed in the etching region 87. After deep digging RIE, the resist 59 is peeled off.

次いで、図32Aおよび図32Bに示すように、凹部89内にエッチング液(たとえば、フッ硝酸)が供給される。これにより、多数の凹部89を区画する半導体基板3の側壁90が、半導体基板3の表面に平行な横方向にエッチングされて除去される。こうして、半導体基板3の表面部が、X固定電極21,Y固定電極41およびZ固定電極61、ならびにX可動電極22,Y可動電極42およびZ可動電極62の形状に成形されるとともに、それらの間に第2凹部としてのトレンチ60が形成される。   Next, as shown in FIGS. 32A and 32B, an etching solution (for example, hydrofluoric acid) is supplied into the recess 89. As a result, the side walls 90 of the semiconductor substrate 3 that define a large number of recesses 89 are removed by etching in the lateral direction parallel to the surface of the semiconductor substrate 3. Thus, the surface portion of the semiconductor substrate 3 is formed into the shapes of the X fixed electrode 21, the Y fixed electrode 41, and the Z fixed electrode 61, and the X movable electrode 22, the Y movable electrode 42, and the Z movable electrode 62. A trench 60 as a second recess is formed therebetween.

なお、凹部89に供給されたエッチング液は、半導体基板3における各電極(X固定電極21、Z固定電極61など)となる部分にも接触することになるが、当該部分の厚さに比べて凹部89を区画する側壁90の幅が非常に小さい。たとえば、図31Bに示すように、Z固定電極61となる部分の半導体基板3の表面に沿う幅Wに対する側壁90の幅W(W/W)が、10〜100である。そのため、各電極(X固定電極21、Z固定電極61など)となる部分の形状を設計通りに維持することができる。また、トレンチ60は、円筒状の多数の凹部89が一体化したものであり、その底壁の状態が凹部89の底壁のまま維持されるので、平坦とならず、実際には起伏がある凸凹な面となることがある。 Note that the etching solution supplied to the recess 89 also comes into contact with the portions of the semiconductor substrate 3 that become the respective electrodes (X fixed electrode 21, Z fixed electrode 61, etc.), but compared with the thickness of the portion. The width of the side wall 90 that defines the recess 89 is very small. For example, as shown in FIG. 31B, the width W 2 (W 1 / W 2 ) of the side wall 90 with respect to the width W 1 along the surface of the semiconductor substrate 3 at the portion that becomes the Z fixed electrode 61 is 10 to 100. Therefore, it is possible to maintain the shape of the portion to be each electrode (X fixed electrode 21, Z fixed electrode 61, etc.) as designed. The trench 60 is formed by integrating a large number of cylindrical recesses 89, and the bottom wall of the trench 60 is maintained as the bottom wall of the recesses 89. Therefore, the trench 60 is not flat and actually has undulations. It may be uneven.

次いで、図33Aおよび図33Bに示すように、熱酸化法またはPECVD法により、X固定電極21,Y固定電極41およびZ固定電極61、ならびにX可動電極22,Y可動電極42およびZ可動電極62の表面全域およびトレンチ60の内面全域(つまり、トレンチ60を区画する側面および底面)に、酸化シリコン(SiO)からなる保護薄膜35が形成される。 Next, as shown in FIGS. 33A and 33B, the X fixed electrode 21, the Y fixed electrode 41 and the Z fixed electrode 61, the X movable electrode 22, the Y movable electrode 42 and the Z movable electrode 62 are formed by thermal oxidation or PECVD. A protective thin film 35 made of silicon oxide (SiO 2 ) is formed on the entire surface of the substrate and the entire inner surface of the trench 60 (that is, the side surface and the bottom surface defining the trench 60).

次いで、図34Aおよび図34Bに示すように、エッチバックにより、保護薄膜35におけるトレンチ60の底面上の部分が除去される。これにより、トレンチ60の底面が露出した状態となる。
次いで、図35Aおよび図35Bに示すように、表面保護膜39をマスクとする異方性の深掘りRIEにより、トレンチ60の底面がさらに掘り下げられる。これにより、トレンチ60の底部に、半導体基板3の結晶面が露出した露出空間83が形成される。
Next, as shown in FIGS. 34A and 34B, the portion of the protective thin film 35 on the bottom surface of the trench 60 is removed by etch back. As a result, the bottom surface of the trench 60 is exposed.
Next, as shown in FIGS. 35A and 35B, the bottom surface of the trench 60 is further dug down by anisotropic deep RIE using the surface protective film 39 as a mask. As a result, an exposed space 83 in which the crystal plane of the semiconductor substrate 3 is exposed is formed at the bottom of the trench 60.

この異方性の深掘りRIEに引き続いて、図36Aおよび図36Bに示すように、等方性のRIEにより、トレンチ60の露出空間83に反応性イオンおよびエッチングガスが供給される。そして、その反応性イオンなどの作用により、半導体基板3が、各露出空間83を起点に半導体基板3の厚さ方向にエッチングされつつ、半導体基板3の表面に平行な方向にエッチングされる。これにより、互いに隣接する全ての露出空間83が一体化して、半導体基板3の内部に空洞10が形成されるとともに、空洞10内において、X固定電極21,Y固定電極41およびZ固定電極61、ならびにX可動電極22,Y可動電極42およびZ可動電極62が浮いた状態となる。   Subsequent to this anisotropic deep RIE, as shown in FIGS. 36A and 36B, reactive ions and etching gas are supplied to the exposed space 83 of the trench 60 by isotropic RIE. The semiconductor substrate 3 is etched in the direction parallel to the surface of the semiconductor substrate 3 while being etched in the thickness direction of the semiconductor substrate 3 starting from each exposed space 83 by the action of the reactive ions and the like. Thereby, all the exposed spaces 83 adjacent to each other are integrated to form the cavity 10 inside the semiconductor substrate 3, and in the cavity 10, the X fixed electrode 21, the Y fixed electrode 41 and the Z fixed electrode 61, In addition, the X movable electrode 22, the Y movable electrode 42, and the Z movable electrode 62 are in a floating state.

なお、この空洞10を形成するに際しても、図31A、図31B、図37および図38に示した方法を適用して、まず深掘りRIEにより、同一パターンの開口を有する多数の凹部を形成し、次いで、等方性エッチングにより、それらの凹部の側壁を除去して露出空間83を形成し、その後、露出空間83が一体化させてもよい。ただし、空洞10を底面側から区画する半導体基板3の底壁12の深さ位置は、ジャイロセンサ1の動作に特に悪影響を与えないので、適用しなくてもよい。   In forming the cavity 10, the method shown in FIG. 31A, FIG. 31B, FIG. 37 and FIG. 38 is applied. First, a large number of recesses having openings of the same pattern are formed by deep RIE. Subsequently, the exposed space 83 may be formed by removing the sidewalls of the recesses by isotropic etching, and then the exposed space 83 may be integrated. However, the depth position of the bottom wall 12 of the semiconductor substrate 3 that divides the cavity 10 from the bottom surface side does not have a particularly bad influence on the operation of the gyro sensor 1 and therefore may not be applied.

以上の工程を経て、図1に示すジャイロセンサ1が得られる。
<作用効果>
以上のように、上記したジャイロセンサ1の製造方法によれば、半導体基板3の表面部にX固定電極21,Y固定電極41およびZ固定電極61、ならびにX可動電極22,Y可動電極42およびZ可動電極62を画成するために、半導体基板3を選択的にエッチングするためのエッチング領域87(たとえば、領域871〜874などを含む領域)が設定される。
Through the above steps, the gyro sensor 1 shown in FIG. 1 is obtained.
<Effect>
As described above, according to the manufacturing method of the gyro sensor 1 described above, the X fixed electrode 21, the Y fixed electrode 41, the Z fixed electrode 61, the X movable electrode 22, the Y movable electrode 42, and In order to define the Z movable electrode 62, an etching region 87 (for example, a region including regions 871 to 874) for selectively etching the semiconductor substrate 3 is set.

そして、これら電極を画成するためのトレンチ60の形成に先立って、第1ステップとして、図31A、図31B、図37および図38に示すように、半導体基板3が、同一パターン(この実施形態では、同一形状および大きさの平面視円形のパターン)の開口88を多数有するレジスト59をマスクとして、異方性の深掘り反応性イオンエッチングされる。つまり、エッチング領域87内の半導体が、同一パターンで深掘り反応性イオンエッチングされる。これにより、半導体基板3の表面部に、深さがほぼ等しく揃った凹部89を多数形成することができる。   Prior to the formation of the trench 60 for defining these electrodes, as a first step, as shown in FIGS. 31A, 31B, 37 and 38, the semiconductor substrate 3 is formed in the same pattern (this embodiment). Then, anisotropic deep digging reactive ion etching is performed using as a mask a resist 59 having a large number of openings 88 of the same shape and size (circular pattern in plan view). That is, the semiconductor in the etching region 87 is deep reactive ion etching with the same pattern. Thereby, a large number of recesses 89 having substantially the same depth can be formed on the surface portion of the semiconductor substrate 3.

その後、第2ステップとして、図32Aおよび図32Bに示すように、多数の凹部89を区画する半導体基板3の側壁90が、半導体基板3の表面に平行な横方向にエッチングされて除去される。こうして、多数の凹部89が一体化され、これによりエッチング領域87を占めるトレンチ60が形成される。これにより、半導体基板3のエッチング領域87を選択的にエッチングすることができ、X固定電極21,Y固定電極41およびZ固定電極61、ならびにX可動電極22,Y可動電極42およびZ可動電極62の形状に成形しつつ、それらの間にトレンチ60を形成することができる。   Thereafter, as a second step, as shown in FIGS. 32A and 32B, the side walls 90 of the semiconductor substrate 3 that define a large number of recesses 89 are etched and removed in the lateral direction parallel to the surface of the semiconductor substrate 3. In this way, a large number of recesses 89 are integrated, whereby a trench 60 occupying the etching region 87 is formed. As a result, the etching region 87 of the semiconductor substrate 3 can be selectively etched, and the X fixed electrode 21, the Y fixed electrode 41, the Z fixed electrode 61, the X movable electrode 22, the Y movable electrode 42, and the Z movable electrode 62 can be etched. The trench 60 can be formed between them while being formed into a shape.

このように、第1ステップとして、形状や大きさの揃ったパターンで半導体基板3を垂直に深掘り反応性イオンエッチングして深さのほぼ等しく凹部89を形成することにより、トレンチ60を設計通りの深さで形成することができる。そのため、エッチング領域872、873のような非常に入り組んだ領域と、エッチング領域874のような形状が単純な領域とのように、エッチングされる領域の形状や大きさが全く異なっていても、正確に制御された深さのトレンチ60を形成できる。よって、当該トレンチ60により画成されるX固定電極21,Y固定電極41およびZ固定電極61、ならびにX可動電極22,Y可動電極42およびZ可動電極62を、設計通りの厚さ(半導体基板3の厚さ方向における厚さ)で形成することができる。その結果、X固定電極21の電極部24とX可動電極22の電極部27との対向面積、Y固定電極41の電極部44とY可動電極42の電極部47との対向面積、およびZ固定電極61の電極部64とZ可動電極62の中間部72との対向面積Sをそれぞれ設計通りにできるので、ジャイロセンサ1の角速度を良好に検出することができる。   As described above, as a first step, the trench 60 is formed as designed by forming the recesses 89 having substantially the same depth by performing deep reactive ion etching of the semiconductor substrate 3 in a pattern having a uniform shape and size. Can be formed at a depth of Therefore, even if the shape and size of the etched region are completely different, such as a very intricate region such as the etching regions 872 and 873 and a simple region such as the etching region 874, it is accurate. The trench 60 having a controlled depth can be formed. Therefore, the X fixed electrode 21, the Y fixed electrode 41, the Z fixed electrode 61, the X movable electrode 22, the Y movable electrode 42, and the Z movable electrode 62, which are defined by the trench 60, have a thickness as designed (semiconductor substrate). 3 in the thickness direction). As a result, the opposing area between the electrode part 24 of the X fixed electrode 21 and the electrode part 27 of the X movable electrode 22, the opposing area between the electrode part 44 of the Y fixed electrode 41 and the electrode part 47 of the Y movable electrode 42, and Z fixation Since the facing area S between the electrode part 64 of the electrode 61 and the intermediate part 72 of the Z movable electrode 62 can be made as designed, the angular velocity of the gyro sensor 1 can be detected well.

さらに、領域871、872、873および874などの複数のエッチング領域が混在するエッチング領域87を選択的にエッチングする場合でも、トレンチ60の深さを正確に制御できるので、エッチング領域87内に形成されるトレンチ60全部をほぼ等しい深さに揃えることができる。
また、図37および図38に示すように、第1ステップの深掘りRIEの際には、半導体基板3上のいずれの箇所からも形状が同じパターン(この実施形態では、平面視円形)でエッチングするので、半導体基板3上に形成されるレジスト59をパターニングするためのマスクが1枚で済む。そのため、製造コストが低減することができる。さらに、レジスト59のパターニングが1回で済むため、製造時間を短縮することもできる。
Further, even when the etching region 87 including a plurality of etching regions such as the regions 871, 872, 873, and 874 is selectively etched, the depth of the trench 60 can be accurately controlled, so that it is formed in the etching region 87. All the trenches 60 can be made to have substantially the same depth.
Also, as shown in FIGS. 37 and 38, in the first step of deep RIE, etching is performed with the same pattern from any location on the semiconductor substrate 3 (circular in plan view in this embodiment). Therefore, only one mask is required for patterning the resist 59 formed on the semiconductor substrate 3. Therefore, the manufacturing cost can be reduced. Furthermore, since the resist 59 is patterned once, the manufacturing time can be shortened.

以上、本発明の一実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
たとえば、前述の実施形態では、本発明の一実施形態に係るエッチング方法が採用される例として、静電容量型ジャイロセンサを取り上げたが、当該エッチング方法は、静電容量型加速度センサの各軸(X軸、Y軸およびZ軸)の固定電極および可動電極を形成する際に適用することもできる。また、静電容量型のジャイロセンサおよび加速度センサの電極製造に適用できるだけでなく、たとえば、ピエゾ抵抗型圧力センサの基準圧室となる凹部を半導体基板に形成する際、トレンチゲート型MOSFETのゲートトレンチを形成する際など、半導体基板に凹部を形成する工程全般に適用することができる。
As mentioned above, although one Embodiment of this invention was described, this invention can also be implemented with another form.
For example, in the above-described embodiment, the capacitive gyro sensor is taken up as an example in which the etching method according to the embodiment of the present invention is adopted. However, the etching method is applied to each axis of the capacitive acceleration sensor. The present invention can also be applied when forming a fixed electrode and a movable electrode (X axis, Y axis, and Z axis). In addition, the present invention can be applied not only to the manufacture of electrodes for capacitance type gyro sensors and acceleration sensors, but also, for example, when forming a recess serving as a reference pressure chamber of a piezoresistive type pressure sensor in a semiconductor substrate, a gate trench of a trench gate type MOSFET. The present invention can be applied to all processes for forming a recess in a semiconductor substrate.

また、前述の実施形態では、第1ステップとして形成するパターンは、図37および図38に示すように平面視円形であったが、同一パターンであれば、平面視楕円形、正方形、長方形、ひし形、三角形、台形などであってもよい。
また、前述の実施形態では、半導体基板3上にセンサ部4と集積回路5とが混載された態様を説明したが、センサ部4および集積回路5は、それぞれ別個の半導体基板に形成されてもよい。
In the above-described embodiment, the pattern formed as the first step is a circular shape in plan view as shown in FIGS. 37 and 38. However, if the same pattern is used, an elliptical shape, a square shape, a rectangular shape, and a rhombus shape in plan view are used. , Triangles, trapezoids, etc.
In the above-described embodiment, the mode in which the sensor unit 4 and the integrated circuit 5 are mixedly mounted on the semiconductor substrate 3 has been described. However, the sensor unit 4 and the integrated circuit 5 may be formed on separate semiconductor substrates. Good.

また、半導体基板3の表面上を引き回されるセンサのアルミニウム配線(たとえば、X第1駆動/検出配線29、Z第1検出配線75など)は、集積回路5のゲート電極を形成する工程と同一工程で作製することにより、ポリシリコンからなる配線に置き換えることもできる。その場合、当該ポリシリコン配線には、ゲート電極とは異なり、不純物を注入しなくてもよい。なぜなら、当該ポリシリコン配線は、センサの各部に電流を流すための配線ではなく、電圧を印加するための配線であり、抵抗が比較的高くてもよいからである。   Further, the aluminum wiring (for example, the X first drive / detection wiring 29, the Z first detection wiring 75, etc.) of the sensor routed on the surface of the semiconductor substrate 3 forms a gate electrode of the integrated circuit 5. By manufacturing in the same process, it can be replaced with wiring made of polysilicon. In that case, unlike the gate electrode, impurities may not be implanted into the polysilicon wiring. This is because the polysilicon wiring is not a wiring for supplying a current to each part of the sensor but a wiring for applying a voltage, and the resistance may be relatively high.

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。   In addition, various design changes can be made within the scope of matters described in the claims.

1 ジャイロセンサ
3 半導体基板
11 上壁(半導体基板の表面部)
21 X固定電極
22 X可動電極
41 Y固定電極
42 Y可動電極
60 トレンチ
61 Z固定電極
62 Z可動電極
87 エッチング領域
88 (レジストの)開口
89 凹部
90 側壁
871 領域
872 領域
873 領域
874 領域
DESCRIPTION OF SYMBOLS 1 Gyro sensor 3 Semiconductor substrate 11 Upper wall (surface part of a semiconductor substrate)
21 X fixed electrode 22 X movable electrode 41 Y fixed electrode 42 Y movable electrode 60 trench 61 Z fixed electrode 62 Z movable electrode 87 etching region 88 (resist) opening 89 recess 90 side wall 871 region 872 region 873 region 874 region

Claims (3)

エッチング領域が定められた半導体基板の当該エッチング領域を選択的にエッチングする方法であって、
当該エッチング領域内の複数箇所から所定のパターンで深掘り反応性イオンエッチングすることにより、同一形状および大きさの開口を有する複数の第1凹部を前記エッチング領域に形成する工程と、
複数の前記第1凹部を区画する前記半導体基板の側壁を等方性イオンエッチングで除去することにより、複数の前記第1凹部が一体化された第2凹部を前記エッチング領域に形成する工程とを含む、半導体基板のエッチング方法。
A method of selectively etching an etching region of a semiconductor substrate in which an etching region is defined,
Forming a plurality of first recesses having openings of the same shape and size in the etching region by deep reactive ion etching in a predetermined pattern from a plurality of locations in the etching region; and
Forming a second recess in which the plurality of first recesses are integrated in the etching region by removing the side walls of the semiconductor substrate that define the plurality of first recesses by isotropic ion etching. A method for etching a semiconductor substrate.
前記エッチング領域が、互いに形状または大きさが異なる第1エッチング領域および第2エッチング領域を含み、
前記第1凹部を形成する工程が、前記第1エッチング領域および前記第2エッチング領域内に、それぞれ複数の前記第1凹部を同時に形成する工程を含む、請求項1に記載の半導体基板のエッチング方法。
The etching region includes a first etching region and a second etching region having different shapes or sizes from each other;
2. The method of etching a semiconductor substrate according to claim 1, wherein the step of forming the first recess includes a step of simultaneously forming a plurality of the first recesses in the first etching region and the second etching region, respectively. .
半導体基板と、
前記半導体基板の表面部に形成された第1電極と、
前記半導体基板の前記表面部に形成され、前記第1電極に対して間隔を空けて対向する第2電極とを含む静電容量型MEMSセンサの製造方法であって、
前記第1電極および前記第2電極を形成すべき領域外において当該第1および第2電極を形成すべき領域を区画するようにエッチング領域を定める工程と、
前記エッチング領域内の複数箇所から所定のパターンで深掘り反応性イオンエッチングすることにより、同一形状および大きさの開口を有する複数の第1凹部を前記エッチング領域に形成する工程と、
複数の前記第1凹部を区画する前記半導体基板の側壁を等方性イオンエッチングで除去することにより、複数の前記第1凹部が一体化された第2凹部を前記エッチング領域に形成し、同時に前記第1および第2電極を形成する工程とを含む、静電容量型MEMSセンサの製造方法。
A semiconductor substrate;
A first electrode formed on a surface portion of the semiconductor substrate;
A method for manufacturing a capacitive MEMS sensor, comprising: a second electrode formed on the surface portion of the semiconductor substrate and facing the first electrode with a space therebetween;
Defining an etching region so as to partition a region where the first and second electrodes are to be formed outside the region where the first electrode and the second electrode are to be formed;
Forming a plurality of first recesses having openings of the same shape and size in the etching region by deep reactive ion etching in a predetermined pattern from a plurality of locations in the etching region; and
By removing the side walls of the semiconductor substrate that define the plurality of first recesses by isotropic ion etching, a second recess in which the plurality of first recesses are integrated is formed in the etching region, and at the same time, Forming a first and second electrode. A method of manufacturing a capacitive MEMS sensor.
JP2010154019A 2010-07-06 2010-07-06 Method for etching semiconductor substrate and method for manufacturing capacitive MEMS sensor Expired - Fee Related JP5837286B2 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010154019A JP5837286B2 (en) 2010-07-06 2010-07-06 Method for etching semiconductor substrate and method for manufacturing capacitive MEMS sensor
PCT/JP2011/065481 WO2012005292A1 (en) 2010-07-06 2011-07-06 Semiconductor substrate etching method and production method for capacitive mems sensor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010154019A JP5837286B2 (en) 2010-07-06 2010-07-06 Method for etching semiconductor substrate and method for manufacturing capacitive MEMS sensor

Publications (2)

Publication Number Publication Date
JP2012018004A true JP2012018004A (en) 2012-01-26
JP5837286B2 JP5837286B2 (en) 2015-12-24

Family

ID=45441269

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010154019A Expired - Fee Related JP5837286B2 (en) 2010-07-06 2010-07-06 Method for etching semiconductor substrate and method for manufacturing capacitive MEMS sensor

Country Status (2)

Country Link
JP (1) JP5837286B2 (en)
WO (1) WO2012005292A1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105417490A (en) * 2015-11-10 2016-03-23 中国工程物理研究院电子工程研究所 Processing method of multi-finger micro accelerometer

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106477514B (en) * 2015-08-28 2018-03-30 中芯国际集成电路制造(上海)有限公司 MEMS and forming method thereof
CN105399047B (en) * 2015-11-10 2017-07-28 中国工程物理研究院电子工程研究所 A kind of processing method of many electric capacity multi-finger Micro-accelerometers

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08506857A (en) * 1993-02-04 1996-07-23 コーネル・リサーチ・ファウンデーション・インコーポレイテッド Microstructure and single mask, single crystal process for its manufacture
JP2007322149A (en) * 2006-05-30 2007-12-13 Toyota Motor Corp Method for manufacturing semiconductor device

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002228678A (en) * 2001-02-02 2002-08-14 Denso Corp Semiconductor mechanical amount sensor and its manufacturing method
JP5446236B2 (en) * 2008-12-11 2014-03-19 大日本印刷株式会社 Physical quantity sensor, manufacturing method thereof, internal pressure control method thereof, and semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08506857A (en) * 1993-02-04 1996-07-23 コーネル・リサーチ・ファウンデーション・インコーポレイテッド Microstructure and single mask, single crystal process for its manufacture
JP2007322149A (en) * 2006-05-30 2007-12-13 Toyota Motor Corp Method for manufacturing semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105417490A (en) * 2015-11-10 2016-03-23 中国工程物理研究院电子工程研究所 Processing method of multi-finger micro accelerometer

Also Published As

Publication number Publication date
WO2012005292A1 (en) 2012-01-12
JP5837286B2 (en) 2015-12-24

Similar Documents

Publication Publication Date Title
US8975090B2 (en) Method for manufacturing a MEMS sensor
JP5331678B2 (en) Capacitive microelectromechanical sensor with single crystal silicon electrode
JP5792169B2 (en) Semiconductor device and manufacturing method thereof
JP5452389B2 (en) Bidirectional out-of-plane comb drive accelerometer
US9908771B2 (en) Inertial and pressure sensors on single chip
CN105874312B (en) Inertia and pressure sensor on a single chip
JP5868202B2 (en) Capacitance type pressure sensor and manufacturing method thereof
JP5837286B2 (en) Method for etching semiconductor substrate and method for manufacturing capacitive MEMS sensor
JP4386002B2 (en) Manufacturing method of semiconductor dynamic quantity sensor
JP5662100B2 (en) Capacitance type acceleration sensor
JP2012127692A (en) Mems sensor and manufacturing method of the same, and mems package
JP2007322149A (en) Method for manufacturing semiconductor device
JP5907342B2 (en) Vibrating transducer and method for manufacturing the vibrating transducer
JP5624866B2 (en) Manufacturing method of MEMS sensor
JP2012068098A (en) Capacitance type gyro sensor
US20150329356A1 (en) Mems structure and method of manufacturing the same
TW202031586A (en) Sensor device and method for producing a sensor device
JP2012127691A (en) Mems sensor and manufacturing method of the same, and mems package
JP2013160567A (en) Capacitive pressure sensor and manufacturing method thereof
JP2008128879A (en) Angular velocity sensor
JP2004245844A (en) Semiconductor dynamic-quantity sensor
JP2018027603A (en) Method for manufacturing electronic device
JP2006030209A (en) Method of manufacturing mechanical quality sensor for semiconductor
JP2013131962A (en) Electronic device, method of manufacturing the same, and oscillator

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130517

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131128

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140123

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140710

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140919

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20140930

A912 Removal of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20141024

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150918

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151105

R150 Certificate of patent or registration of utility model

Ref document number: 5837286

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees