JP2012009774A - Semiconductor device manufacturing method - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device manufacturing method for improving crystal orientation of a ferroelectric layer in a ferroelectric capacitor.SOLUTION: The semiconductor device manufacturing method comprises the steps of forming a buffer layer 44 on a lower electrode layer 41, performing first heat treatment on the buffer layer 44 under an atmosphere of an oxygen concentration lower than 100 vol% and at a first temperature, and subsequently performing second heat treatment at a second temperature higher than the first temperature, forming a dielectric layer 42 on the buffer layer 44, forming an upper electrode layer 43 on the dielectric layer 42 and crystallizing the dielectric layer 42 by heat treatment.

Description

本発明は、半導体装置の製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor device.

近年、電源が切断された状態でも記憶した情報が保持される不揮発性メモリが注目されている。   In recent years, attention has been focused on nonvolatile memories that retain stored information even when the power is turned off.

不揮発性メモリの中でも、低電圧で動作し、書き込み及び読み出しを高速で行なうことができるメモリとして、強誘電体メモリ(Ferroelectric Random Access Memory:FeRAM)がある。   Among the nonvolatile memories, there is a ferroelectric memory (Ferroelectric Random Access Memory: FeRAM) as a memory that operates at a low voltage and can perform writing and reading at high speed.

強誘電体メモリは、容量素子として、強誘電体膜を含む強誘電体キャパシタを有している。強誘電体キャパシタは、容量絶縁膜としての強誘電体膜が一対の電極間に挟まれて形成される。そして、強誘電体メモリでは、強誘電体膜のヒステリシス特性を利用して情報が記憶される。   The ferroelectric memory has a ferroelectric capacitor including a ferroelectric film as a capacitive element. A ferroelectric capacitor is formed by sandwiching a ferroelectric film as a capacitive insulating film between a pair of electrodes. In the ferroelectric memory, information is stored using the hysteresis characteristic of the ferroelectric film.

この強誘電体膜は、電極間の印加電圧に応じて分極を生じ、印加電圧が取り去さられても自発分極を有する。印加電圧の極性を反転すれば、強誘電体膜の自発分極の極性も反転する。従って、この自発分極を検出すれば、記憶した情報を読み出すことができる。また、分極は、強誘電体膜が有する原子の変位によって起こる現象なので、強誘電体メモリの読み書きは非常に速い速度で行なわれる。   This ferroelectric film generates polarization according to the applied voltage between the electrodes, and has spontaneous polarization even when the applied voltage is removed. If the polarity of the applied voltage is reversed, the polarity of the spontaneous polarization of the ferroelectric film is also reversed. Therefore, the stored information can be read by detecting this spontaneous polarization. Further, since polarization is a phenomenon caused by displacement of atoms of the ferroelectric film, reading / writing of the ferroelectric memory is performed at a very high speed.

そして、メモリが搭載される電子装置の高機能化に伴って、高速化、省電力化等の性能が不揮発性メモリに求められている。   As electronic devices equipped with a memory have higher functions, performances such as higher speed and lower power consumption are required for the nonvolatile memory.

このような要請に応えて、強誘電体メモリを微細化するために、強誘電体キャパシタの微細化が求められている。強誘電体キャパシタを薄膜化することにより、分極反転電圧を低くすることができる。   In response to such a demand, miniaturization of the ferroelectric capacitor is required in order to miniaturize the ferroelectric memory. By reducing the thickness of the ferroelectric capacitor, the polarization inversion voltage can be lowered.

しかし、強誘電体膜に印加される電界強度を一定に保ったまま、強誘電体キャパシタを薄膜化しても、薄膜化前の分極特性を維持できない場合がある。この理由の1つとして、強誘電体膜と下部電極との界面に存在する格子不整合が、薄膜化された強誘電体膜の結晶度を低下させることが考えられる。   However, there are cases where the polarization characteristics before thinning cannot be maintained even if the ferroelectric capacitor is thinned while the electric field strength applied to the ferroelectric film is kept constant. One reason for this is considered that the lattice mismatch existing at the interface between the ferroelectric film and the lower electrode reduces the crystallinity of the thinned ferroelectric film.

そこで、強誘電体膜と下部電極との間にバッファ層を配置して、強誘電体膜の結晶配向度を向上させることが提案されている。   Accordingly, it has been proposed to improve the crystal orientation of the ferroelectric film by disposing a buffer layer between the ferroelectric film and the lower electrode.

例えば、強誘電体膜であるチタン酸ジルコン酸鉛系化合物(PZT)と、下部電極であるプラチナとの間に、バッファ層としてのルテニウム酸ストロンチウム(SrRuO3)を配置することが開示されている。具体的には、下部電極上に、Ruを2〜3%過剰に含有させたルテニウム酸ストロンチウム膜が2nm以下の厚さで成膜される。そして、ルテニウム酸ストロンチウム膜に対して、酸素濃度が100体積%の雰囲気下で30秒間、温度600℃での急速加熱アニール処理による結晶化処理が行われた後、ルテニウム酸ストロンチウム膜上に強誘電体膜及び上部電極が順に形成される。そして、強誘電体膜が熱処理により結晶化されることによって、チタン酸ジルコン酸鉛系化合物の(111)面配向度を向上させている。 For example, disposing strontium ruthenate (SrRuO 3 ) as a buffer layer between a lead zirconate titanate compound (PZT) that is a ferroelectric film and platinum that is a lower electrode is disclosed. . Specifically, a strontium ruthenate film containing Ru in excess of 2-3% is formed on the lower electrode with a thickness of 2 nm or less. Then, the strontium ruthenate film is subjected to crystallization treatment by rapid heating annealing treatment at a temperature of 600 ° C. for 30 seconds in an atmosphere having an oxygen concentration of 100% by volume. A body film and an upper electrode are formed in order. The ferroelectric film is crystallized by heat treatment to improve the degree of orientation of the (111) plane of the lead zirconate titanate compound.

しかし、この強誘電体キャパシタの形成方法では、過剰なRu元素は、強誘電体膜と下部電極との界面に界面準位を形成するので、リーク電流が増加するおそれがある。また、この方法により形成された強誘電体キャパシタの分極特性は、ばらつきが大きく且つ(111)面配向度も不十分であるという問題がある。   However, in this method of forming a ferroelectric capacitor, excess Ru element forms an interface state at the interface between the ferroelectric film and the lower electrode, and thus there is a possibility that the leakage current increases. In addition, there is a problem that the polarization characteristics of the ferroelectric capacitor formed by this method have a large variation and an insufficient degree of (111) plane orientation.

また、強誘電体キャパシタの別な形成方法が提案されている。スパッタ法により、まず酸素雰囲気下での第1層目のルテニウム酸ストロンチウム膜が下部電極上に形成され、続いて、更に酸素濃度が低い酸素雰囲気下で第2層目のルテニウム酸ストロンチウム膜が形成される。そして、急速加熱アニール処理により、ルテニウム酸ストロンチウム膜が結晶化されることが開示されている。   Another method for forming a ferroelectric capacitor has been proposed. First, a first layer of strontium ruthenate film is formed on the lower electrode in an oxygen atmosphere by sputtering, and then a second layer of strontium ruthenate film is formed in an oxygen atmosphere having a lower oxygen concentration. Is done. It is disclosed that a strontium ruthenate film is crystallized by rapid thermal annealing.

しかし、この強誘電体キャパシタの形成方法では、スパッタ法により、低酸素濃度の雰囲気下でルテニウム酸ストロンチウム膜が形成されるので、ルテニウム酸ストロンチウム膜の膜質の安定性が悪化する。従って、バッファ層であるルテニウム酸ストロンチウム膜上に形成される強誘電体膜の結晶配向度が不均一となり、強誘電体キャパシタの性能が安定しないおそれがある。   However, in this method of forming a ferroelectric capacitor, since the strontium ruthenate film is formed in a low oxygen concentration atmosphere by sputtering, the stability of the quality of the strontium ruthenate film is deteriorated. Therefore, the crystal orientation degree of the ferroelectric film formed on the strontium ruthenate film that is the buffer layer becomes non-uniform, and the performance of the ferroelectric capacitor may not be stabilized.

特開2007−119892号公報JP 2007-119892 A

本明細書では、誘電体キャパシタにおける誘電体層の結晶度を向上する半導体装置の製造方法を提供することを目的とする。   An object of the present specification is to provide a method of manufacturing a semiconductor device that improves the crystallinity of a dielectric layer in a dielectric capacitor.

上記課題を解決するために、本明細書で開示する半導体装置の製造方法の一形態によれば、下部電極層上にバッファ層を形成する工程と、上記バッファ層に対して、100体積%の濃度よりも低い酸素濃度の雰囲気下で且つ第1の温度で第1の熱処理を行った後、上記第1の温度よりも高い第2の温度で第2の熱処理を行う工程と、上記バッファ層上に誘電体層を形成する工程と、上記誘電体層上に上部電極層を形成する工程と、誘電体層を熱処理して結晶化する工程と、を備える。   In order to solve the above problems, according to one embodiment of a method for manufacturing a semiconductor device disclosed in this specification, a step of forming a buffer layer on a lower electrode layer, and 100% by volume with respect to the buffer layer Performing a second heat treatment at a second temperature higher than the first temperature after the first heat treatment is performed at a first temperature in an atmosphere having an oxygen concentration lower than the concentration; and the buffer layer A step of forming a dielectric layer thereon, a step of forming an upper electrode layer on the dielectric layer, and a step of crystallizing the dielectric layer by heat treatment.

上述した半導体装置の製造方法の一形態によれば、誘電体キャパシタにおける誘電体層の結晶度が向上する。   According to one embodiment of the semiconductor device manufacturing method described above, the crystallinity of the dielectric layer in the dielectric capacitor is improved.

本発明の目的及び効果は、特に請求項において指摘される構成要素及び組み合わせを用いることによって認識され且つ得られるだろう。   The objects and advantages of the invention will be realized and obtained by means of the elements and combinations particularly pointed out in the appended claims.

前述の一般的な説明及び後述の詳細な説明の両方は、例示的及び説明的なものであり、クレームされている本発明を制限するものではない。   Both the foregoing general description and the following detailed description are exemplary and explanatory and are not restrictive of the invention as claimed.

本明細書に開示する半導体装置の一実施形態を示す図である。It is a figure showing one embodiment of a semiconductor device indicated to this specification. 本明細書に開示する半導体装置の製造方法の一実施形態による製造工程(その1)を示す図である。It is a figure which shows the manufacturing process (the 1) by one Embodiment of the manufacturing method of the semiconductor device disclosed to this specification. 本明細書に開示する半導体装置の製造方法の一実施形態による製造工程(その2)を示す図である。It is a figure which shows the manufacturing process (the 2) by one Embodiment of the manufacturing method of the semiconductor device disclosed to this specification. 本明細書に開示する半導体装置の製造方法の一実施形態による製造工程(その3)を示す図である。It is a figure which shows the manufacturing process (the 3) by one Embodiment of the manufacturing method of the semiconductor device disclosed to this specification. 本明細書に開示する半導体装置の製造方法の一実施形態による製造工程(その4)を示す図である。It is a figure which shows the manufacturing process (the 4) by one Embodiment of the manufacturing method of the semiconductor device disclosed to this specification. 本明細書に開示する半導体装置の製造方法の一実施形態による製造工程(その5)を示す図である。It is a figure which shows the manufacturing process (the 5) by one Embodiment of the manufacturing method of the semiconductor device disclosed to this specification. 本明細書に開示する半導体装置の製造方法の一実施形態による製造工程(その6)を示す図である。It is a figure which shows the manufacturing process (the 6) by one Embodiment of the manufacturing method of the semiconductor device disclosed to this specification. 本明細書に開示する半導体装置の製造方法の一実施形態による製造工程(その7)を示す図である。It is a figure which shows the manufacturing process (the 7) by one Embodiment of the manufacturing method of the semiconductor device disclosed to this specification. 本明細書に開示する半導体装置の製造方法の一実施形態による製造工程(その8)を示す図である。It is a figure which shows the manufacturing process (the 8) by one Embodiment of the manufacturing method of the semiconductor device disclosed to this specification. XRDピーク強度と第1の熱処理の第1の温度との関係を示す図である。It is a figure which shows the relationship between XRD peak intensity | strength and 1st temperature of 1st heat processing. XRDピーク強度と第1の熱処理の酸素濃度との関係を示す図である。It is a figure which shows the relationship between XRD peak intensity | strength and the oxygen concentration of 1st heat processing. XRDピーク強度と第1の熱処理の処理時間との関係を示す図である。It is a figure which shows the relationship between the XRD peak intensity | strength and the process time of 1st heat processing. XRDピーク強度と第2の熱処理の第2の温度との関係を示す図である。It is a figure which shows the relationship between XRD peak intensity | strength and 2nd temperature of 2nd heat processing. XRDピーク強度と第2の熱処理の酸素濃度との関係を示す図である。It is a figure which shows the relationship between XRD peak intensity | strength and the oxygen concentration of 2nd heat processing. XRDピーク強度と第2の熱処理との関係を示す図である。It is a figure which shows the relationship between XRD peak intensity and 2nd heat processing. XRDピーク強度と第1の熱処理の第1の温度との関係を示す図である。It is a figure which shows the relationship between XRD peak intensity | strength and 1st temperature of 1st heat processing. XRDピーク強度とバッファ層の厚さとの関係を示す図である。It is a figure which shows the relationship between XRD peak intensity | strength and the thickness of a buffer layer. XRDピーク強度とバッファ層の膜厚との関係を示す図である。It is a figure which shows the relationship between a XRD peak intensity | strength and the film thickness of a buffer layer.

以下、本明細書で開示する半導体装置の好ましい実施形態を、図を参照して説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。   Hereinafter, preferred embodiments of a semiconductor device disclosed in this specification will be described with reference to the drawings. However, the technical scope of the present invention is not limited to these embodiments, but extends to the invention described in the claims and equivalents thereof.

図1は、本明細書に開示する半導体装置の一実施形態を示す図である。   FIG. 1 is a diagram illustrating an embodiment of a semiconductor device disclosed in this specification.

本明細書で開示する実施形態(以下、単に本実施形態ともいう)の半導体装置1は、容量素子として強誘電体キャパシタQを有する強誘電体メモリを備えている。強誘電体メモリは、MOSトランジスタと強誘電体キャパシタQとが直列に接続された基本構造を有する。この強誘電体メモリは、図1に示すように、強誘電体キャパシタQの下部電極41aのコンタクト領域CR上に導電性プラグ60bが形成されたプレーナ型の構造を有する。   A semiconductor device 1 according to an embodiment disclosed in this specification (hereinafter, also simply referred to as this embodiment) includes a ferroelectric memory having a ferroelectric capacitor Q as a capacitive element. The ferroelectric memory has a basic structure in which a MOS transistor and a ferroelectric capacitor Q are connected in series. As shown in FIG. 1, this ferroelectric memory has a planar structure in which a conductive plug 60b is formed on the contact region CR of the lower electrode 41a of the ferroelectric capacitor Q.

図1に示すように、半導体装置1は、例えば、MOSトランジスタTR1、TR2が配置されるトランジスタ層と、トランジスタ層の上に形成され、強誘電体キャパシタQが配置されるキャパシタ層と、キャパシタ層の上に形成され、配線が配置される配線層とを有する。   As shown in FIG. 1, a semiconductor device 1 includes, for example, a transistor layer in which MOS transistors TR1 and TR2 are disposed, a capacitor layer formed on the transistor layer and in which a ferroelectric capacitor Q is disposed, and a capacitor layer. And a wiring layer on which the wiring is arranged.

トランジスタ層では、単結晶シリコン基板20上に、素子分離絶縁膜21で画成されたp型のSiウェル22が形成される。そして、nチャネルのMOSトランジスタTR1、TR2が、このSiウェル22領域に間隔を空けて配置される。   In the transistor layer, a p-type Si well 22 defined by an element isolation insulating film 21 is formed on the single crystal silicon substrate 20. Then, n-channel MOS transistors TR1 and TR2 are arranged at an interval in the Si well 22 region.

MOSトランジスタTR1、TR2は、それぞれのチャネル領域に対応するゲート絶縁膜28を有する。   MOS transistors TR1 and TR2 have gate insulating films 28 corresponding to the respective channel regions.

ゲート絶縁膜28上にはn型にドープされた多結晶シリコンのゲート電極25a、25bが配置される。ゲート電極25a、25bは、強誘電体メモリのワード線の一部を形成する。   On the gate insulating film 28, n-type doped polycrystalline silicon gate electrodes 25a and 25b are arranged. The gate electrodes 25a and 25b form part of the word line of the ferroelectric memory.

ゲート電極25a、25bの両側壁上には、絶縁性のサイドウォール26が配置される。そして、サイドウォール26それぞれの外側には、n型の第1〜第3ソース/ドレイン領域23a,23b,23cが配置される。   Insulating sidewalls 26 are disposed on both side walls of the gate electrodes 25a and 25b. Further, n-type first to third source / drain regions 23 a, 23 b, and 23 c are disposed outside the sidewalls 26.

また、図1に示すように、MOSトランジスタTR1では、第1ソース/ドレイン領域23aの端部からゲート絶縁膜28に向って、第1ソース/ドレインエクステンション領域24aが延出する。同様に、MOSトランジスタTR2では、第3ソース/ドレイン領域23cの端部からゲート絶縁膜28に向って、第3ソース/ドレインエクステンション領域24cが延出する。また、第2ソース/ドレイン領域23bの両側それぞれには、第2ソース/ドレインエクステンション領域24bが配置される。   As shown in FIG. 1, in the MOS transistor TR1, the first source / drain extension region 24a extends from the end of the first source / drain region 23a toward the gate insulating film 28. Similarly, in the MOS transistor TR2, the third source / drain extension region 24c extends from the end of the third source / drain region 23c toward the gate insulating film 28. In addition, second source / drain extension regions 24b are disposed on both sides of the second source / drain region 23b.

図1に示すように、第1〜第3ソース/ドレイン領域23a,23b,23c上それぞれにはシリサイド層27が配置される。また、同様のシリサイド層27が、ゲート電極25a、25b上にも配置される。   As shown in FIG. 1, silicide layers 27 are disposed on the first to third source / drain regions 23a, 23b, and 23c, respectively. A similar silicide layer 27 is also disposed on the gate electrodes 25a and 25b.

第1ソース/ドレイン領域23a上には、第1ソース/ドレイン領域23aと上層とを接続する第1導電性プラグ32aが、シリサイド層27を介して配置される。同様に、第2ソース/ドレイン領域23b上には第2導電性プラグ32bが配置され、第3ソース/ドレイン領域23c上には第3導電性プラグ32cが配置される。   A first conductive plug 32 a that connects the first source / drain region 23 a and the upper layer is disposed on the first source / drain region 23 a via the silicide layer 27. Similarly, the second conductive plug 32b is disposed on the second source / drain region 23b, and the third conductive plug 32c is disposed on the third source / drain region 23c.

また、図1に示すように、カバー膜29が、2つのMOSトランジスタTR1、TR2を覆うようにシリコン基板20上に配置される。更に、カバー膜29の上には、第1絶縁層30が配置される。   As shown in FIG. 1, a cover film 29 is disposed on the silicon substrate 20 so as to cover the two MOS transistors TR1 and TR2. Further, the first insulating layer 30 is disposed on the cover film 29.

トランジスタ層の上に配置されるキャパシタ層では、強誘電体キャパシタQの結晶性を高めるために使用されるアルミナ膜37が、第1絶縁層30の上に配置される。   In the capacitor layer disposed on the transistor layer, an alumina film 37 used for enhancing the crystallinity of the ferroelectric capacitor Q is disposed on the first insulating layer 30.

図1に示すように、アルミナ膜37の上には、強誘電体キャパシタQが配置される。強誘電体キャパシタQは、下部電極41aと、下部電極41a上に形成された強誘電体膜42aと、強誘電体膜42a上に形成された上部電極43aと、を有する。   As shown in FIG. 1, the ferroelectric capacitor Q is disposed on the alumina film 37. The ferroelectric capacitor Q includes a lower electrode 41a, a ferroelectric film 42a formed on the lower electrode 41a, and an upper electrode 43a formed on the ferroelectric film 42a.

誘電体膜42aの形成材料としては、チタン酸ジルコン酸鉛であるPb(Zrx,Ti1-x)O3 (0≦x≦1)、又はこのPb(Zrx,Ti1-x)O3に対してCa、Sr、La、Nb、Ta、Ir及びWからなる群から選択された少なくとも1種の元素が添加された化合物を用いることが好ましい。 The material for forming the dielectric film 42a, a lead zirconate titanate Pb (Zr x, Ti 1- x) O 3 (0 ≦ x ≦ 1), or a Pb (Zr x, Ti 1- x) O Ca relative to 3, Sr, La, Nb, Ta, it is preferable to use a compound in which at least one element is added which is selected from the group consisting of Ir and W.

このように、誘電体膜42aの形成材料としてチタン酸ジルコン酸鉛を用いた場合、誘電体膜42aは、(001)面を配向させたときに分極値が最大になる。一方、強誘電体キャパシタの生産性の観点からは、(001)面よりも配向させることが容易であり、また、スイッチング方向が反転電界に対して45°の角度をなして比較的大きな分極値が得られる(111)面を配向させることの方が好ましい。   Thus, when lead zirconate titanate is used as the material for forming the dielectric film 42a, the dielectric film 42a has the maximum polarization value when the (001) plane is oriented. On the other hand, from the viewpoint of the productivity of the ferroelectric capacitor, it is easier to align than the (001) plane, and the switching direction forms an angle of 45 ° with respect to the inversion electric field and a relatively large polarization value. It is more preferable to orient the (111) plane from which is obtained.

また、半導体装置1では、強誘電体キャパシタQには、下部電極41aと強誘電体膜42aとの間にバッファ膜44aが配置される。バッファ膜44aは、強誘電体膜42aが熱処理によりバッファ膜上で結晶化される際に、(111)面配向度を高める働きを有する。このバッファ膜44aの働きについては、後述する半導体装置1の製造方法の説明において詳述する。   In the semiconductor device 1, a buffer film 44a is disposed between the lower electrode 41a and the ferroelectric film 42a in the ferroelectric capacitor Q. The buffer film 44a has a function of increasing the degree of (111) plane orientation when the ferroelectric film 42a is crystallized on the buffer film by heat treatment. The function of the buffer film 44a will be described in detail in the description of the method for manufacturing the semiconductor device 1 described later.

更に、強誘電体キャパシタQの上部電極43aの上には、第1保護層10aが配置されている。第1保護膜10aは、半導体装置1の形成中に、水素が上部電極43aを通過して、強誘電体膜42aに移動することを防止する。   Further, the first protective layer 10a is disposed on the upper electrode 43a of the ferroelectric capacitor Q. The first protective film 10 a prevents hydrogen from passing through the upper electrode 43 a and moving to the ferroelectric film 42 a during the formation of the semiconductor device 1.

また、半導体装置1の製造中に水素等の還元性雰囲気から強誘電体キャパシタQを保護する第2保護層50が、強誘電体キャパシタQを覆うようにアルミナ膜37上に配置される。   A second protective layer 50 that protects the ferroelectric capacitor Q from a reducing atmosphere such as hydrogen during the manufacture of the semiconductor device 1 is disposed on the alumina film 37 so as to cover the ferroelectric capacitor Q.

上部電極43aの上には、上部電極43aと上層とを接続する第4導電性プラグ60aが配置される。第4導電性プラグ60aは、第1保護層10aと、第2保護層50とを貫通して、上部電極43aと接続する。   A fourth conductive plug 60a for connecting the upper electrode 43a and the upper layer is disposed on the upper electrode 43a. The fourth conductive plug 60a penetrates the first protective layer 10a and the second protective layer 50 and is connected to the upper electrode 43a.

また、下部電極41aのコンタクト領域CR上には、下部電極41aと上層の配線とを接続する第5導電性プラグ60bが配置される。第5導電性プラグ60bは、第2保護層50を貫通して、上部電極43aと接続する。   Further, on the contact region CR of the lower electrode 41a, a fifth conductive plug 60b for connecting the lower electrode 41a and the upper layer wiring is disposed. The fifth conductive plug 60b penetrates the second protective layer 50 and is connected to the upper electrode 43a.

また、図1に示すように、下層の第1導電性プラグ32aと上層の配線とを接続する第6導電性プラグ60cが、第1導電性プラグ32aの上に配置される。第6導電性プラグ60cは、アルミナ膜37を貫通して第1導電性プラグ32aと接続する。同様に、第7導電性プラグ60dが、第2導電性プラグ32bの上に配置され、第8導電性プラグ60eが、第3導電性プラグ32cの上に配置される。   Further, as shown in FIG. 1, a sixth conductive plug 60c that connects the lower first conductive plug 32a and the upper wiring is disposed on the first conductive plug 32a. The sixth conductive plug 60c penetrates the alumina film 37 and is connected to the first conductive plug 32a. Similarly, the seventh conductive plug 60d is disposed on the second conductive plug 32b, and the eighth conductive plug 60e is disposed on the third conductive plug 32c.

また、図1に示すように、第2絶縁層51が、強誘電体キャパシタQを中に埋め込むように第2保護層50上に配置される。   Further, as shown in FIG. 1, the second insulating layer 51 is disposed on the second protective layer 50 so as to embed the ferroelectric capacitor Q therein.

キャパシタ層の上に配置される配線層では、第4導電性プラグ60a及び第8導電性プラグ60eとを接続する配線62bが配置される。配線62bは、複数のプラグを介して、MOSトランジスタTR2の第3ソース/ドレイン領域23cと誘電体キャパシタQの上部電極43aとを接続する。   In the wiring layer disposed on the capacitor layer, a wiring 62b for connecting the fourth conductive plug 60a and the eighth conductive plug 60e is disposed. The wiring 62b connects the third source / drain region 23c of the MOS transistor TR2 and the upper electrode 43a of the dielectric capacitor Q through a plurality of plugs.

同様に、第2絶縁層51の上には、第5導電性プラグ60bと接続する配線62cが配置される。配線62cは、強誘電体メモリのプレーナ線の一部を形成する。   Similarly, a wiring 62c connected to the fifth conductive plug 60b is disposed on the second insulating layer 51. The wiring 62c forms part of the planar line of the ferroelectric memory.

また、第2絶縁層51の上には、第6導電性プラグ60cと接続する配線62aが配置される。   Further, on the second insulating layer 51, a wiring 62a connected to the sixth conductive plug 60c is disposed.

更に、第2絶縁層51の上には、第7導電性プラグ60dと接続する導電性パッド62dが配置される。導電性パッド62d上には、導電性パッド62dと上層とを接続する第9導電性プラグ60fが配置される。   Further, a conductive pad 62d connected to the seventh conductive plug 60d is disposed on the second insulating layer 51. A ninth conductive plug 60f that connects the conductive pad 62d and the upper layer is disposed on the conductive pad 62d.

また、図1に示すように、各配線等を埋め込むように第3絶縁層63が第2絶縁層51上に配置される。この第3絶縁層63の上には、必要に応じて、更に別の配線層等を配置しても良い。   Further, as shown in FIG. 1, the third insulating layer 63 is disposed on the second insulating layer 51 so as to embed each wiring or the like. On the third insulating layer 63, another wiring layer or the like may be arranged as necessary.

次に、図1に示した強誘電体メモリを有する半導体装置1の製造方法の一実施形態を、図2〜図8を参照して以下に説明する。   Next, an embodiment of a method for manufacturing the semiconductor device 1 having the ferroelectric memory shown in FIG. 1 will be described below with reference to FIGS.

まず、図2に示すように、シリコン基板20上に、MOSトランジスタTR1、TR2を有するトランジスタ層が形成される。そして、MOSトランジスタTR1、TR2を埋め込む第1絶縁層30上に、アルミナ膜37が形成される。アルミナ膜37の形成方法としては、例えば、RFマグネトロンスパッタ法を用いることができる。   First, as shown in FIG. 2, a transistor layer having MOS transistors TR <b> 1 and TR <b> 2 is formed on the silicon substrate 20. Then, an alumina film 37 is formed on the first insulating layer 30 in which the MOS transistors TR1 and TR2 are embedded. As a method for forming the alumina film 37, for example, an RF magnetron sputtering method can be used.

以下、図2中の四角い枠で囲んだ部分において、アルミナ膜37上に、容量素子である強誘電体キャパシタQが形成される各工程を説明する。   Hereinafter, each step of forming the ferroelectric capacitor Q, which is a capacitive element, on the alumina film 37 in a portion surrounded by a square frame in FIG. 2 will be described.

図3に示すように、アルミナ膜37上に下部電極層41が形成される。下部電極層41の形成方法としては、例えばスパッタ法が使用される。スパッタ法としては、具体的には、DCマグネトロンスパッタ法を用いることができる。下部電極層41の厚さとしては、強誘電体キャパシタの設計により適宜設定され得るが、例えば50nmとすることができる。下部電極層41の形成材料としては、例えば、プラチナを用いることができる。下部電極層41としてプラチナを用いる場合は、プラチナは自己配向性を有しているが、下部電極層の形成条件を、プラチナの(111)面配向度を促進するように設定することが、後に形成されるバッファ層及び強誘電体層の(111)面配高度を高める観点から好ましい。   As shown in FIG. 3, the lower electrode layer 41 is formed on the alumina film 37. As a method for forming the lower electrode layer 41, for example, a sputtering method is used. Specifically, a DC magnetron sputtering method can be used as the sputtering method. The thickness of the lower electrode layer 41 can be appropriately set depending on the design of the ferroelectric capacitor, and can be set to, for example, 50 nm. As a material for forming the lower electrode layer 41, for example, platinum can be used. When platinum is used as the lower electrode layer 41, platinum has self-orientation, but the formation condition of the lower electrode layer may be set to promote the degree of (111) plane orientation of platinum. This is preferable from the viewpoint of increasing the (111) plane orientation height of the formed buffer layer and ferroelectric layer.

次に、図4に示すように、下部電極層41上にバッファ層44が形成される。バッファ層44の形成方法としては、例えばスパッタ法が使用される。スパッタ法としては、具体的には、DCマグネトロンスパッタ法を用いることができる。スパッタの際に、シリコン基板20が載置されるステージの温度としては、例えば20℃〜150℃、好ましくは60℃とすることができる。また、スパッタに使用する電力としては、強誘電体キャパシタの設計により適宜設定され得るが、例えば30W〜350W、好ましくは310Wとすることができる。また、スパッタの際の雰囲気としては、酸素を含まない雰囲気を使用することが好ましい。この雰囲気としては、アルゴンガスのような不活性ガスを用いることができる。ここで、スパッタの際の雰囲気として、酸素を含む雰囲気を使用した場合、スパッタ速度が低下し、またバッファ層面内の比抵抗の分布の均一性が低下するおそれがある。このようにバッファ層面内の比抵抗の分布が不均一になると、このバッファ層上に形成される強誘電体層の(111)面配向度が減少し、強誘電体キャパシタの分極特性が低下するおそれがある。   Next, as shown in FIG. 4, a buffer layer 44 is formed on the lower electrode layer 41. As a method for forming the buffer layer 44, for example, a sputtering method is used. Specifically, a DC magnetron sputtering method can be used as the sputtering method. The temperature of the stage on which the silicon substrate 20 is placed at the time of sputtering can be set to 20 ° C. to 150 ° C., preferably 60 ° C., for example. The power used for sputtering can be set as appropriate depending on the design of the ferroelectric capacitor, and can be, for example, 30 W to 350 W, preferably 310 W. Moreover, it is preferable to use an atmosphere that does not contain oxygen as the atmosphere during sputtering. As this atmosphere, an inert gas such as argon gas can be used. Here, when an atmosphere containing oxygen is used as the atmosphere at the time of sputtering, the sputtering rate may decrease, and the uniformity of the specific resistance distribution in the buffer layer surface may decrease. When the distribution of specific resistance in the buffer layer surface becomes non-uniform in this way, the degree of orientation of the (111) plane of the ferroelectric layer formed on the buffer layer decreases, and the polarization characteristics of the ferroelectric capacitor deteriorate. There is a fear.

バッファ層44の厚さは、強誘電体キャパシタの設計により適宜設定され得るが、例えば1〜2nmとすることができる。バッファ層44の形成材料としては、例えば、ルテニウム酸ストロンチウム(SrRuO3)、又はチタン酸ストロンチウム(SrTiO3)、又はチタン酸鉛(PbTiO3)、又は酸化チタン(TiO2)又は鉛酸バリウム(BaPbO3)を用いることができる。特に、バッファ層44の形成材料は、上に形成される強誘電体層と格子整合性の高い材料を用いることが好ましい。 The thickness of the buffer layer 44 can be set as appropriate depending on the design of the ferroelectric capacitor, and can be set to 1 to 2 nm, for example. Examples of the material for forming the buffer layer 44 include strontium ruthenate (SrRuO 3 ), strontium titanate (SrTiO 3 ), lead titanate (PbTiO 3 ), titanium oxide (TiO 2 ), or barium lead oxide (BaPbO). 3 ) can be used. In particular, the material for forming the buffer layer 44 is preferably a material having high lattice matching with the ferroelectric layer formed thereon.

このように下部電極層41上に形成されたバッファ層44は、通常アモルファス状態にある。   Thus, the buffer layer 44 formed on the lower electrode layer 41 is normally in an amorphous state.

そして、バッファ層44に対して、100体積%の濃度よりも低い酸素濃度の雰囲気下で且つ第1の温度で第1の熱処理が行われる。この第1の熱処理によって、アモルファス状態のバッファ層44の結晶化が進む。この際、バッファ層44は、下部電極層44の露出した表面の結晶面に従って、結晶化が進む。即ち、下部電極層44の露出した表面が(111)面であれば、バッファ層44も、下部電極層44の(111)面にならって同じ結晶面を備えて結晶化が進む。   Then, the first heat treatment is performed on the buffer layer 44 in an atmosphere having an oxygen concentration lower than the concentration of 100% by volume and at a first temperature. By this first heat treatment, the crystallization of the buffer layer 44 in the amorphous state proceeds. At this time, the buffer layer 44 is crystallized according to the crystal plane of the exposed surface of the lower electrode layer 44. That is, if the exposed surface of the lower electrode layer 44 is the (111) plane, the buffer layer 44 also has the same crystal plane as the (111) plane of the lower electrode layer 44 and crystallization proceeds.

この第1の温度は、600℃以上であることが、バッファ層44の結晶化を促進する観点から好ましい。第1の温度の上限は、トランジスタ層が形成されたシリコン基板20に欠陥等を生じない範囲の温度とすることが好ましい。第1の温度の上限としては、例えば、1000℃以下、又は900℃以下、又は800℃以下、又は650℃以下とすることができる。   The first temperature is preferably 600 ° C. or higher from the viewpoint of promoting crystallization of the buffer layer 44. The upper limit of the first temperature is preferably set to a temperature that does not cause defects or the like in the silicon substrate 20 on which the transistor layer is formed. As an upper limit of 1st temperature, it can be set as 1000 degrees C or less, or 900 degrees C or less, or 800 degrees C or less, or 650 degrees C or less, for example.

また、第1の熱処理の酸素濃度は、0体積%より高く且つ50体積%以下、特に0体積%より高く且つ10体積%以下であることが、バッファ層44の結晶化を促進する観点から好ましい。   In addition, the oxygen concentration in the first heat treatment is preferably higher than 0% by volume and 50% by volume or less, particularly preferably higher than 0% by volume and 10% by volume or less from the viewpoint of promoting the crystallization of the buffer layer 44. .

第1の熱処理の酸素濃度を上述した範囲にすることが好ましい理由を、バッファ層44であるルテニウム酸ストロンチウムが下部電極層41であるプラチナ上に形成される場合を例にして、以下に説明する。ルテニウム酸ストロンチウムを形成するルテニウムは、ストロンチウムよりも酸素と結合し易いので、バッファ層44が形成される際の酸素濃度が低い場合には、まず、ルテニウムが酸素と結合し、酸化ルテニウムの結晶核が下部電極層41であるプラチナの(111)面上に形成されると考えられる。そして、プラチナの(111)面上に形成された酸化ルテニウムの結晶核を元にしてルテニウム酸ストロンチウムの(111)面が、プラチナの(111)面上に優先して成長すると考えられる。一方、バッファ層44が形成される際の酸素濃度が高い場合には、ルテニウムの酸化と共に、ストロンチウムが酸化し、更に下部電極層41であるプラチナの表面も酸化されると考えられる。そのため、ルテニウム酸ストロンチウムのプラチナの(111)面に従った成長が阻害されて、ランダムな面方位を有するルテニウム酸ストロンチウムの成長が生じると考えられる。このように、ランダムな面方位を有するルテニウム酸ストロンチウム上に形成される強誘電体膜は、結晶配向度が低くく分極値も低くなる。また、バッファ層44が酸素を含まない雰囲気下で形成される場合、酸素を含まない雰囲気下では、酸化ルテニウムが形成されないので、ルテニウム酸ストロンチウムはプラチナ上にランダムな配向を備えて形成されると考えられる。   The reason why it is preferable to set the oxygen concentration in the first heat treatment within the above-described range will be described below, taking as an example the case where strontium ruthenate as the buffer layer 44 is formed on platinum as the lower electrode layer 41. . Ruthenium that forms strontium ruthenate is more easily bonded to oxygen than strontium. Therefore, when the oxygen concentration when the buffer layer 44 is formed is low, ruthenium first bonds to oxygen, and the ruthenium oxide crystal nucleus. Is formed on the (111) plane of platinum which is the lower electrode layer 41. Then, it is considered that the (111) plane of strontium ruthenate grows preferentially on the (111) plane of platinum based on the ruthenium oxide crystal nucleus formed on the (111) plane of platinum. On the other hand, when the oxygen concentration when the buffer layer 44 is formed is high, it is considered that strontium is oxidized together with the oxidation of ruthenium, and further, the surface of platinum as the lower electrode layer 41 is also oxidized. Therefore, it is considered that the growth of strontium ruthenate according to the platinum (111) plane is inhibited, and the growth of strontium ruthenate having a random plane orientation occurs. Thus, the ferroelectric film formed on strontium ruthenate having a random plane orientation has a low degree of crystal orientation and a low polarization value. Further, when the buffer layer 44 is formed in an atmosphere not containing oxygen, ruthenium oxide is not formed in an atmosphere not containing oxygen, so that strontium ruthenate is formed with a random orientation on platinum. Conceivable.

また、上述した第1の熱処理は、急速加熱アニール処理であることが好ましい。この理由を、バッファ層44であるルテニウム酸ストロンチウムが下部電極層41であるプラチナ上に形成される場合を例にして、以下に説明する。バッファ層44であるルテニウム酸ストロンチウムが、第1の温度である600℃以上の温度で急速加熱されると、ルテニウム酸ストロンチウムでは、(111)面が優先して成長し、他の結晶面の成長は抑制される。一方、バッファ層44であるルテニウム酸ストロンチウムが、もっと遅い昇温速度で加熱される場合には、(111)面以外の結晶面の成長が増加し、(111)面の成長が減少する。従って、第1の熱処理は、昇温速度が速い急速加熱アニール処理であることが好ましい。第1の熱処理の急速加熱アニール処理の昇温速度は、例えば125℃/秒とすることができる。   The first heat treatment described above is preferably a rapid heating annealing process. The reason for this will be described below with reference to an example in which strontium ruthenate as the buffer layer 44 is formed on platinum as the lower electrode layer 41. When strontium ruthenate, which is the buffer layer 44, is rapidly heated at a first temperature of 600 ° C. or higher, the strontium ruthenate grows preferentially in the (111) plane and grows in other crystal planes. Is suppressed. On the other hand, when strontium ruthenate that is the buffer layer 44 is heated at a slower heating rate, the growth of crystal planes other than the (111) plane increases and the growth of the (111) plane decreases. Therefore, it is preferable that the first heat treatment is a rapid heating annealing process with a high temperature rising rate. The temperature increase rate of the rapid thermal annealing process of the first heat treatment can be set to 125 ° C./second, for example.

上述した第1の熱処理によって、アモルファスの状態であったバッファ層44には、少なくとも下部電極層41の面方位に従った多数の結晶核が形成されると考えられる。そして、第1の熱処理により形成された多数の結晶核は、次に説明する第2の熱処理によって、離散している結晶核それぞれが成長しながら結合して、バッファ層44全体が、下部電極層41の面方位に従った結晶状態になると考えられる。   It is considered that a large number of crystal nuclei in accordance with at least the plane orientation of the lower electrode layer 41 are formed in the buffer layer 44 in the amorphous state by the first heat treatment described above. Then, a large number of crystal nuclei formed by the first heat treatment are bonded while growing each of the discrete crystal nuclei by the second heat treatment described below, and the entire buffer layer 44 becomes the lower electrode layer. It is considered that the crystal state follows the plane orientation of 41.

そして、バッファ層44に対して、第1の熱処理に続いて、第1の温度よりも高い第2の温度で第2の熱処理が行われる。第2の温度は、700℃以上であることが、バッファ層44全体を結晶配向度を高める上で好ましい。第2の温度の上限は、トランジスタ層等が形成されたシリコン基板20に欠陥等を生じない範囲の温度とすることが好ましい。第2の温度の上限としては、例えば、1000℃以下、又は900℃以下、又は800℃以下、又は750℃以下とすることができる。   Then, following the first heat treatment, the second heat treatment is performed on the buffer layer 44 at a second temperature higher than the first temperature. The second temperature is preferably 700 ° C. or higher in order to increase the degree of crystal orientation of the entire buffer layer 44. The upper limit of the second temperature is preferably set to a temperature that does not cause defects or the like in the silicon substrate 20 on which the transistor layer or the like is formed. As an upper limit of 2nd temperature, it can be 1000 degrees C or less, or 900 degrees C or less, or 800 degrees C or less, or 750 degrees C or less, for example.

また、第2の熱処理が、酸素を含む雰囲気下で行われることが、第1の熱処理において説明したのと同様の観点から好ましい。具体的には、第2の熱処理の酸素濃度は、2.5体積%以上、特に100体積%であることが好ましい。   In addition, it is preferable that the second heat treatment is performed in an atmosphere containing oxygen from the same viewpoint as described in the first heat treatment. Specifically, the oxygen concentration in the second heat treatment is preferably 2.5% by volume or more, particularly 100% by volume.

そして、上述した第1の熱処理と同様の理由から、第2の熱処理も、急速加熱アニール処理であることが好ましい。第2の熱処理の急速加熱アニール処理の昇温速度は、例えば125℃/秒とすることができる。   For the same reason as the first heat treatment described above, the second heat treatment is also preferably a rapid heating annealing treatment. The temperature increase rate of the rapid thermal annealing process of the second heat treatment can be set to 125 ° C./second, for example.

次に、図5に示すように、バッファ層44上に第1誘電体層42bが形成される。第1強誘電体層42bの形成法としては、例えばスパッタ法が使用される。具体的には、スパッタ法として、RFマグネトロンスパッタ法を用いることができる。スパッタの際に、シリコン基板20が載置されるステージの温度としては、例えば20℃〜150℃、好ましくは50℃とすることができる。また、スパッタに使用する電力は、強誘電体キャパシタの設計により適宜設定され得るが、例えば1.0kWとすることができる。また、スパッタの際の雰囲気としては、例えば、アルゴンガスを用いることができる。具体的には、アルゴンガスを20×1.667×10-83/秒(20sccm)の流量で流して、圧力を1Paとしても良い。第1強誘電体層42bの厚さは、強誘電体キャパシタの設計により適宜設定され得るが、例えば55nmとすることができる。ターゲットの形成材料としては、例えば、組成がPb:1.13/Zr:0.45/Ti:0.55/O:3/La:0.02/Sr:0.025/Ca:0.05であるチタン酸ジルコン酸鉛を用いることができる。 Next, as shown in FIG. 5, the first dielectric layer 42 b is formed on the buffer layer 44. As a method for forming the first ferroelectric layer 42b, for example, a sputtering method is used. Specifically, an RF magnetron sputtering method can be used as the sputtering method. The temperature of the stage on which the silicon substrate 20 is placed at the time of sputtering can be set to 20 ° C. to 150 ° C., preferably 50 ° C., for example. The power used for sputtering can be set as appropriate depending on the design of the ferroelectric capacitor, and can be set to 1.0 kW, for example. Moreover, as an atmosphere at the time of sputtering, for example, argon gas can be used. Specifically, argon gas may be flowed at a flow rate of 20 × 1.667 × 10 −8 m 3 / sec (20 sccm), and the pressure may be set to 1 Pa. The thickness of the first ferroelectric layer 42b can be set as appropriate depending on the design of the ferroelectric capacitor, and can be set to 55 nm, for example. As a target forming material, for example, the composition is Pb: 1.13 / Zr: 0.45 / Ti: 0.55 / O: 3 / La: 0.02 / Sr: 0.025 / Ca: 0.05 It is possible to use lead zirconate titanate.

そして、バッファ層44上に第1強誘電体層42bが積層された構造が、酸素含有雰囲気中で急速加熱アニール処理されて、第1強誘電体層42bが結晶化される。第1強誘電体層42bは、特定の面配向度を有するバッファ層44上で、このバッファ層44の面配向に従って結晶化される。この急速加熱アニール処理の条件として、例えば、基板温度が582℃、酸素濃度が1.25体積%、処理時間90秒、昇温速度125℃/秒を用いることができる。   Then, the structure in which the first ferroelectric layer 42b is stacked on the buffer layer 44 is subjected to rapid thermal annealing in an oxygen-containing atmosphere, and the first ferroelectric layer 42b is crystallized. The first ferroelectric layer 42 b is crystallized according to the plane orientation of the buffer layer 44 on the buffer layer 44 having a specific plane orientation degree. As conditions for this rapid thermal annealing treatment, for example, a substrate temperature of 582 ° C., an oxygen concentration of 1.25% by volume, a treatment time of 90 seconds, and a temperature rising rate of 125 ° C./second can be used.

次に、図6に示すように、バッファ層44上に第2誘電体層42cが形成される。第2誘電体層42cは、上述した第1誘電体層42bと同様に形成することができる。例えば、RFマグネトロンスパッタ法を用いて、チタン酸ジルコン酸鉛を用いて第2誘電体層42cが形成される。第2誘電体層42cの厚さは、強誘電体キャパシタの設計により適宜設定され得るが、例えば15nmとすることができる。   Next, as shown in FIG. 6, the second dielectric layer 42 c is formed on the buffer layer 44. The second dielectric layer 42c can be formed in the same manner as the first dielectric layer 42b described above. For example, the second dielectric layer 42c is formed using lead zirconate titanate using an RF magnetron sputtering method. The thickness of the second dielectric layer 42c can be set as appropriate depending on the design of the ferroelectric capacitor, and can be set to 15 nm, for example.

次に、図7に示すように、第2強誘電体層42cの上に上部電極層43が形成される。上部電極層43の形成方法としては、例えばスパッタ法が使用される。スパッタ法としては、具体的には、DCマグネトロンスパッタ法を用いることができる。上部電極層43の厚さとしては、強誘電体キャパシタの設計により適宜設定され得るが、例えば50nmとすることができる。上部電極層43の形成材料としては、例えば、プラチナ等の貴金属、又は、酸化イリジウム若しくは酸化ルテニウム等の導電性酸化物を用いることができる。   Next, as shown in FIG. 7, the upper electrode layer 43 is formed on the second ferroelectric layer 42c. As a method for forming the upper electrode layer 43, for example, a sputtering method is used. Specifically, a DC magnetron sputtering method can be used as the sputtering method. The thickness of the upper electrode layer 43 can be appropriately set depending on the design of the ferroelectric capacitor, and can be set to, for example, 50 nm. As a material for forming the upper electrode layer 43, for example, a noble metal such as platinum, or a conductive oxide such as iridium oxide or ruthenium oxide can be used.

次に、図8に示すように、第1強誘電体層42b及び第2強誘電体層42cと共に、上部電極層43が熱処理により結晶化されて、第1強誘電体層42b及び第2強誘電体層42cが結晶化されて一体となった強誘電体層42が形成される。この熱処理では、第1強誘電体層42b上の第2強誘電体層42cが、第1強誘電体層42bが有する面方位に従って結晶化される。この熱処理の条件として、例えば、温度が717℃、酸素濃度が1体積%、処理時間が120秒の急速加熱アニール処理を用いることができる。   Next, as shown in FIG. 8, together with the first ferroelectric layer 42b and the second ferroelectric layer 42c, the upper electrode layer 43 is crystallized by heat treatment, so that the first ferroelectric layer 42b and the second ferroelectric layer 42b are crystallized. The ferroelectric layer 42 is formed by crystallizing the dielectric layer 42c. In this heat treatment, the second ferroelectric layer 42c on the first ferroelectric layer 42b is crystallized according to the plane orientation of the first ferroelectric layer 42b. As a condition for this heat treatment, for example, a rapid heating annealing process in which the temperature is 717 ° C., the oxygen concentration is 1% by volume, and the treatment time is 120 seconds can be used.

次に、図9に示すように、上部電極層42の上に第1保護層10が形成される。第1保護層の形成材料としては、酸化イリジウム、プラチナ、酸化ルテニウム又は窒化チタンアルミニウムを用いることができる。また、第1保護層10は、図9に示すように、2つの層10b、10cにより形成しても良い。   Next, as shown in FIG. 9, the first protective layer 10 is formed on the upper electrode layer 42. As a material for forming the first protective layer, iridium oxide, platinum, ruthenium oxide, or titanium aluminum nitride can be used. Further, the first protective layer 10 may be formed of two layers 10b and 10c as shown in FIG.

そして、リソグラフィー等の技術を用いて、下部電極層41から下部電極41aが、バッファ層44からバッファ膜44aが、強誘電体層42から強誘電体膜42aが、上部電極層43から上部電極43aが、第1保護層10から第1保護膜10aが形成される。このようにして、図1に示す強誘電体キャパシタQが得られる。そして、更に、強誘電体キャパシタQが形成されたシリコン基板20上に、各層、各導電性プラグ、配線が形成されて、図1に示す半導体装置1が得られる。   Then, using a technique such as lithography, the lower electrode layer 41 to the lower electrode 41a, the buffer layer 44 to the buffer film 44a, the ferroelectric layer 42 to the ferroelectric film 42a, and the upper electrode layer 43 to the upper electrode 43a However, the first protective film 10 a is formed from the first protective layer 10. In this way, the ferroelectric capacitor Q shown in FIG. 1 is obtained. Further, each layer, each conductive plug, and wiring are formed on the silicon substrate 20 on which the ferroelectric capacitor Q is formed, and the semiconductor device 1 shown in FIG. 1 is obtained.

上述した半導体装置の製造方法によれば、強誘電体キャパシタにおける強誘電体膜の結晶配向度が向上する。具体的には、下部電強層41の面の配向を、バッファ層44を介して、第1強誘電体層42a及び第2強誘電体層42bに精確に伝えてを結晶化することができる。例えば、下部電極層41が(111)面を有していれば、第1強誘電体層42a及び第2強誘電体層42bも(111)面配向度の高い結晶に形成することができる。従って、強誘電体膜の分極値を向上できるので、強誘電体膜の分極値を低下させることなく、強誘電体膜の厚さを薄くすることができる。   According to the semiconductor device manufacturing method described above, the degree of crystal orientation of the ferroelectric film in the ferroelectric capacitor is improved. Specifically, the orientation of the surface of the lower electrostrictive layer 41 can be accurately transmitted to the first ferroelectric layer 42a and the second ferroelectric layer 42b via the buffer layer 44 to be crystallized. . For example, if the lower electrode layer 41 has a (111) plane, the first ferroelectric layer 42a and the second ferroelectric layer 42b can also be formed in a crystal having a high degree of (111) plane orientation. Therefore, since the polarization value of the ferroelectric film can be improved, the thickness of the ferroelectric film can be reduced without reducing the polarization value of the ferroelectric film.

次に、上述した半導体装置の製造工程におけるバッファ層の第1の熱処理又は第2の熱処理後の強誘電体層のX線回折(XRD)ピーク強度を測定することにより、熱処理の各条件と強誘電体層の面配向度との関係を以下に説明する。   Next, by measuring the X-ray diffraction (XRD) peak intensity of the ferroelectric layer after the first heat treatment or the second heat treatment of the buffer layer in the semiconductor device manufacturing process described above, The relationship with the plane orientation degree of the dielectric layer will be described below.

図10は、XRDピーク強度と第1の熱処理の第1の温度との関係を示す図である。   FIG. 10 is a diagram showing the relationship between the XRD peak intensity and the first temperature of the first heat treatment.

図10には、4つのサンプルについて、XRDピーク強度と第1の熱処理の第1の温度との関係が示されている。4つのサンプルそれぞれは、第1の熱処理の第1の温度が異なっている。具体的には、第1の温度は、550℃、600℃、642℃及び717℃であった。4つのサンプルの下部電極の形成材料はプラチナ、バッファ層はルテニウム酸ストロンチウム、強誘電体層はチタン酸ジルコニア酸鉛であった。ここで、4つのサンプルそれぞれは、第1の熱処理では、酸素濃度が2.5体積%、処理時間が1分で、急速加熱アニール処理が行われた。4つのサンプルは、第2の熱処理は行われておらず、上部電極層43が形成され、強誘電体層42が結晶化された後の状態について、XRDピーク強度の測定を行ったものである。XRDピーク強度の測定は、チタン酸ジルコニア酸鉛の(111)面及び(101)面について行われた。なお、チタン酸ジルコニア酸鉛の(101)面は、主にランダムな配向状態を意味する。   FIG. 10 shows the relationship between the XRD peak intensity and the first temperature of the first heat treatment for four samples. Each of the four samples is different in the first temperature of the first heat treatment. Specifically, the first temperatures were 550 ° C., 600 ° C., 642 ° C., and 717 ° C. The lower electrode forming material of the four samples was platinum, the buffer layer was strontium ruthenate, and the ferroelectric layer was lead zirconate titanate. Here, each of the four samples was subjected to the rapid thermal annealing treatment in the first heat treatment with an oxygen concentration of 2.5% by volume and a treatment time of 1 minute. In the four samples, the XRD peak intensity was measured for the state after the second heat treatment was not performed, the upper electrode layer 43 was formed, and the ferroelectric layer 42 was crystallized. . The measurement of the XRD peak intensity was performed on the (111) plane and the (101) plane of lead zirconate titanate. Note that the (101) plane of lead zirconate titanate mainly means a random orientation state.

図10に示すように、第1の温度が高い程、強誘電体層の(111)面配向度が高くなっている。何れの温度においても、強誘電体層の(111)面配向度は、(101)面配向度と比べて高い値を示している。また、第1の温度が低い程、強誘電体層の(101)面配向度が増加している。ここで、強誘電体層の(111)面配向度は、下のバッファ層の(111)面配向度の高さに対応すると考えられる。   As shown in FIG. 10, the higher the first temperature, the higher the (111) plane orientation degree of the ferroelectric layer. At any temperature, the (111) plane orientation degree of the ferroelectric layer is higher than the (101) plane orientation degree. Further, the lower the first temperature, the higher the (101) plane orientation degree of the ferroelectric layer. Here, it is considered that the (111) plane orientation degree of the ferroelectric layer corresponds to the height of the (111) plane orientation degree of the lower buffer layer.

この結果から、バッファ層の(111)面配向度は、第1の熱処理の第1の温度が高い程高くなると考えられる。   From this result, it is considered that the (111) plane orientation degree of the buffer layer increases as the first temperature of the first heat treatment increases.

図11は、XRDピーク強度と第1の熱処理の酸素濃度との関係を示す図である。   FIG. 11 is a diagram showing the relationship between the XRD peak intensity and the oxygen concentration of the first heat treatment.

図11には、5つのサンプルについて、XRDピーク強度と第1の熱処理の酸素濃度との関係が示されている。5つのサンプルそれぞれは、第1の熱処理の酸素濃度が異なっている。具体的には、酸素濃度は、2.5体積%、5体積%、10体積%、50体積%及び100体積%であった。ここで、5つのサンプルそれぞれは、第1の熱処理では、第1の温度が600℃、処理時間が1分で、急速加熱アニール処理が行われた。その他の製造条件については、5つのサンプルは、図10に示すサンプルと同様に処理された。   FIG. 11 shows the relationship between the XRD peak intensity and the oxygen concentration of the first heat treatment for five samples. Each of the five samples has a different oxygen concentration in the first heat treatment. Specifically, the oxygen concentration was 2.5% by volume, 5% by volume, 10% by volume, 50% by volume, and 100% by volume. Here, each of the five samples was subjected to the rapid thermal annealing treatment in the first heat treatment at a first temperature of 600 ° C. and a treatment time of 1 minute. For other manufacturing conditions, the five samples were processed in the same manner as the sample shown in FIG.

図11に示すように、酸素濃度が、2.5体積%〜10体積%の範囲において、高い強誘電体層の(111)面配向度が得られた。特に、酸素濃度が5体積%において、最も高い(111)面配向度が得られた。何れの酸素濃度においても、強誘電体層の(111)面配向度は、(101)面配向度と比べて高い値を示している。強誘電体層の(101)面配向度については、酸素濃度が2.5体積%〜10体積%の範囲よりも、50体積%以上の範囲において若干高い傾向が見られる。   As shown in FIG. 11, a high (111) orientation degree of the ferroelectric layer was obtained when the oxygen concentration was in the range of 2.5% to 10% by volume. In particular, the highest (111) plane orientation degree was obtained at an oxygen concentration of 5% by volume. At any oxygen concentration, the (111) plane orientation degree of the ferroelectric layer is higher than the (101) plane orientation degree. The (101) plane orientation degree of the ferroelectric layer tends to be slightly higher in the range of 50% by volume or more than in the range of 2.5% by volume to 10% by volume.

この結果から、バッファ層の(111)面配向度は、酸素濃度が2.5体積%〜10体積%の範囲において、高いと考えられる。   From this result, it is considered that the (111) plane orientation degree of the buffer layer is high when the oxygen concentration is in the range of 2.5 volume% to 10 volume%.

図12は、XRDピーク強度と第1の熱処理の処理時間との関係を示す図である。   FIG. 12 is a diagram showing the relationship between the XRD peak intensity and the processing time of the first heat treatment.

図12には、2つのサンプルについて、XRDピーク強度と第1の熱処理の処理時間との関係が示されている。具体的には、第1の熱処理の処理時間は、1分及び2分であった。ここで、2つのサンプルそれぞれは、第1の熱処理では、第1の温度が600℃、酸素濃度が2.5体積%で、急速加熱アニール処理が行われた。その他の製造条件については、2つのサンプルは、図10に示すサンプルと同様に処理された。   FIG. 12 shows the relationship between the XRD peak intensity and the processing time of the first heat treatment for two samples. Specifically, the processing time of the first heat treatment was 1 minute and 2 minutes. Here, each of the two samples was subjected to a rapid thermal annealing process in the first heat treatment at a first temperature of 600 ° C. and an oxygen concentration of 2.5% by volume. For other manufacturing conditions, the two samples were processed in the same manner as the sample shown in FIG.

図12に示すように、処理時間が1分と2分とでは、ほぼ同じ強誘電体層の(111)面配向度及び(101)面配向度が得られた。何れの処理時間においても、強誘電体層の(111)面配向度は、(101)面配向度と比べて高い値を示している。   As shown in FIG. 12, when the processing time was 1 minute and 2 minutes, the same (111) plane orientation degree and (101) plane orientation degree of the ferroelectric layer were obtained. In any processing time, the (111) plane orientation degree of the ferroelectric layer is higher than the (101) plane orientation degree.

この結果から、バッファ層の(111)面配向度は、処理時間が1分と2分との間では、変化が少ないと考えられる。   From this result, it is considered that the degree of orientation of the (111) plane of the buffer layer is little changed when the processing time is between 1 minute and 2 minutes.

図13は、XRDピーク強度と第2の熱処理温度との関係を示す図である。   FIG. 13 is a diagram showing the relationship between the XRD peak intensity and the second heat treatment temperature.

図13には、2つのサンプルについて、XRDピーク強度と第2の熱処理の第2の温度との関係が示されている。具体的には、第2の温度は、717℃及び732℃であった。ここで、2つのサンプルそれぞれは、第1の熱処理では、第1の温度が600℃、酸素濃度が2.5体積%、処理時間が1分で、急速加熱アニール処理が行われた。その後、2つのサンプルそれぞれは、第2の熱処理では、酸素濃度が100体積%、処理時間が2分で急速加熱アニール処理が行われた。その他の製造条件については、2つのサンプルは、図10に示すサンプルと同様に処理された。   FIG. 13 shows the relationship between the XRD peak intensity and the second temperature of the second heat treatment for two samples. Specifically, the second temperatures were 717 ° C. and 732 ° C. Here, each of the two samples was subjected to the rapid thermal annealing treatment in the first heat treatment with the first temperature being 600 ° C., the oxygen concentration being 2.5% by volume, and the treatment time being 1 minute. Thereafter, each of the two samples was subjected to a rapid thermal annealing treatment in the second heat treatment with an oxygen concentration of 100% by volume and a treatment time of 2 minutes. For other manufacturing conditions, the two samples were processed in the same manner as the sample shown in FIG.

図13に示すように、第2の温度が717℃及び732℃とでは、ほぼ同じ強誘電体層の(111)面配向度が得られた。何れの温度においても、強誘電体層の(111)面配向度は、(101)面配向度と比べて高い値を示している。   As shown in FIG. 13, when the second temperatures were 717 ° C. and 732 ° C., substantially the same (111) plane orientation degree of the ferroelectric layer was obtained. At any temperature, the (111) plane orientation degree of the ferroelectric layer is higher than the (101) plane orientation degree.

この結果から、バッファ層の(111)面配向度は、第2の熱処理の第2の温度が717℃〜732℃の範囲では、変化が少ないと考えられる。   From this result, it is considered that the (111) plane orientation degree of the buffer layer hardly changes when the second temperature of the second heat treatment is in the range of 717 ° C. to 732 ° C.

図14は、XRDピーク強度と第2の熱処理の酸素濃度との関係を示す図である。   FIG. 14 is a diagram showing the relationship between the XRD peak intensity and the oxygen concentration of the second heat treatment.

図14には、2つのサンプルについて、XRDピーク強度と第2の熱処理の酸素濃度との関係が示されている。具体的には、酸素濃度は、2.5体積%及び100体積%であった。ここで、2つのサンプルそれぞれは、第1の熱処理では、第1の温度が600℃、酸素濃度が2.5体積%、処理時間が1分で、急速加熱アニール処理が行われた後、第2の熱処理では、第2の温度が717℃、処理時間が2分で急速加熱アニール処理が行われた。その他の製造条件については、2つのサンプルは、図10に示すサンプルと同様に処理された。   FIG. 14 shows the relationship between the XRD peak intensity and the oxygen concentration of the second heat treatment for two samples. Specifically, the oxygen concentration was 2.5% by volume and 100% by volume. Here, in each of the two samples, in the first heat treatment, the first temperature was 600 ° C., the oxygen concentration was 2.5% by volume, the treatment time was 1 minute, and after the rapid heating annealing treatment, In the heat treatment of No. 2, rapid heating annealing was performed at a second temperature of 717 ° C. and a processing time of 2 minutes. For other manufacturing conditions, the two samples were processed in the same manner as the sample shown in FIG.

図14に示すように、第2の熱処理の酸素濃度が2.5体積%及び100体積%では、ほぼ同じ強誘電体層の(111)面配向度が得られた。何れの温度においても、強誘電体層の(111)面配向度は、(101)面配向度と比べて高い値を示している。第2の熱処理の酸素濃度が2.5体積%では、強誘電体層の(101)面配向度は測定下限以下の値であった。   As shown in FIG. 14, when the oxygen concentration in the second heat treatment was 2.5% by volume and 100% by volume, almost the same (111) plane orientation degree of the ferroelectric layer was obtained. At any temperature, the (111) plane orientation degree of the ferroelectric layer is higher than the (101) plane orientation degree. When the oxygen concentration in the second heat treatment was 2.5% by volume, the (101) plane orientation degree of the ferroelectric layer was a value below the lower limit of measurement.

この結果から、バッファ層の(111)面配向度は、第2の熱処理の酸素濃度が2.5体積%〜100体積%の範囲では、変化が少ないと考えられる。   From this result, it is considered that the (111) plane orientation degree of the buffer layer hardly changes when the oxygen concentration in the second heat treatment is in the range of 2.5 vol% to 100 vol%.

図15は、XRDピーク強度と第2の熱処理との関係を示す図である。   FIG. 15 is a diagram showing the relationship between the XRD peak intensity and the second heat treatment.

図15には、第1の熱処理のみが行われた場合と、第1の熱処理及び第2の熱処理が行われた場合について、XRDピーク強度が比較して示されている。ここで、各サンプルは、第1の熱処理では、第1の温度が600度、酸素濃度が2.5体積%、処理時間が1分で、急速加熱アニール処理が行われた。また、第2の熱処理では、酸素濃度が2.5体積%、処理時間が2分で急速加熱アニール処理が行われた。その他の製造条件については、各サンプルは、図10に示すサンプルと同様に処理された。   FIG. 15 shows a comparison of XRD peak intensities when only the first heat treatment is performed and when the first heat treatment and the second heat treatment are performed. Here, in the first heat treatment, each sample was subjected to a rapid heating annealing treatment with a first temperature of 600 degrees, an oxygen concentration of 2.5 vol%, and a treatment time of 1 minute. In the second heat treatment, the rapid thermal annealing treatment was performed with an oxygen concentration of 2.5% by volume and a treatment time of 2 minutes. For other manufacturing conditions, each sample was processed in the same manner as the sample shown in FIG.

図15に示すように、第2の熱処理を行うことにより、強誘電体層の(111)面配向度が大幅に向上することが分かる。一方、強誘電体層の(101)面配向度は、第2の熱処理を行うことにより減少する。   As shown in FIG. 15, it can be seen that the (111) plane orientation degree of the ferroelectric layer is significantly improved by performing the second heat treatment. On the other hand, the (101) plane orientation degree of the ferroelectric layer decreases by performing the second heat treatment.

この結果から、バッファ層の(111)面配向度は、バッファ層に対して、第1の温度で第1の熱処理を行った後に第1の温度よりも高い第2の温度で第2の熱処理が行われることにより、大幅に向上すると考えられる。   From this result, the (111) plane orientation degree of the buffer layer is the second heat treatment at a second temperature higher than the first temperature after the first heat treatment is performed on the buffer layer at the first temperature. It is thought that it will improve greatly by being performed.

図16は、XRDピーク強度と第1の熱処理の第1の温度との関係を示す図である。   FIG. 16 is a diagram showing the relationship between the XRD peak intensity and the first temperature of the first heat treatment.

図16は、550℃、600℃及び717℃の第1の温度で第1の熱処理を行った後、第2の熱処理を行ったサンプルについて、XRDピーク強度の測定結果が示されている。ここで、各サンプルは、第1の熱処理では、酸素濃度が2.5体積%、処理時間が1分で、急速加熱アニール処理が行われた。また、第2の熱処理では、第2の温度が717℃、酸素濃度が100体積%、処理時間が2分で急速加熱アニール処理が行われた。その他の製造条件については、各サンプルは、図10に示すサンプルと同様に処理された。   FIG. 16 shows the measurement results of the XRD peak intensity for the sample subjected to the second heat treatment after the first heat treatment at the first temperature of 550 ° C., 600 ° C., and 717 ° C. Here, in the first heat treatment, each sample was subjected to rapid thermal annealing treatment with an oxygen concentration of 2.5% by volume and a treatment time of 1 minute. In the second heat treatment, the rapid heating annealing process was performed at a second temperature of 717 ° C., an oxygen concentration of 100% by volume, and a treatment time of 2 minutes. For other manufacturing conditions, each sample was processed in the same manner as the sample shown in FIG.

図16に示すように、第1の温度が高い程、強誘電体層の(111)面配向度が高くなるが、第1の温度が600℃以上であれば、強誘電体層の(111)面配向度はほぼ一定となっている。   As shown in FIG. 16, the higher the first temperature, the higher the (111) plane orientation degree of the ferroelectric layer. However, if the first temperature is 600 ° C. or higher, the (111) plane of the ferroelectric layer becomes higher. ) The degree of plane orientation is almost constant.

この結果から、バッファ層の(111)面配向度は、第1の温度が600℃以上であれば、ほぼ一定になると考えられる。   From this result, it is considered that the (111) plane orientation degree of the buffer layer is substantially constant when the first temperature is 600 ° C. or higher.

また、高い強誘電体層の(111)面配向度を確保しつつ、高い温度の熱処理の時間を減らす観点からは、第1の熱処理の温度を600℃程度にすることが好ましいと考えられる。   Further, from the viewpoint of reducing the time of the high temperature heat treatment while securing the (111) plane orientation degree of the high ferroelectric layer, it is considered preferable to set the temperature of the first heat treatment to about 600 ° C.

次に、バッファ層の膜厚と、強誘電体層の(111)面配向度との関係を以下に説明する。   Next, the relationship between the thickness of the buffer layer and the (111) plane orientation degree of the ferroelectric layer will be described below.

図17は、強誘電体層のXRDピーク強度とバッファ層の厚さとの関係を示す図である。ここで、バッファ層はルテニウム酸ストロンチウム、強誘電体層はチタン酸ジルコニア酸鉛であった。   FIG. 17 is a diagram showing the relationship between the XRD peak intensity of the ferroelectric layer and the thickness of the buffer layer. Here, the buffer layer was strontium ruthenate, and the ferroelectric layer was lead zirconate titanate.

図17に示すように、バッファ層の膜厚が厚いと、薄い場合と比べて、強誘電体層の(111)面配向度が低くなる。一方、強誘電体層の(101)面配向度は、バッファ層の膜厚が厚い方が、薄い場合よりも若干高くなっている。   As shown in FIG. 17, when the buffer layer is thick, the (111) plane orientation degree of the ferroelectric layer is lower than when the buffer layer is thin. On the other hand, the (101) plane orientation degree of the ferroelectric layer is slightly higher when the buffer layer is thicker than when it is thin.

そこで、バッファ層の膜厚が厚い場合でも、強誘電体層の(111)面配向度を向上できる方法の検討を行った。   In view of this, a method for improving the degree of orientation of the (111) plane of the ferroelectric layer even when the buffer layer is thick was studied.

具体的には、下部電極層上に薄いバッファ層(例えば、膜厚が1nm)が形成され、このバッファ層に対して、100体積%の濃度よりも低い酸素濃度の雰囲気下で且つ第1の温度で第1の熱処理を行う。その後、更に、薄いバッファ層(例えば、膜厚が1nm)の形成及び第1の熱処理が繰り返されて、下部電極層上に厚いバッファ層が形成される。そして、この厚いバッファ層に対して、第2の熱処理が行われる。   Specifically, a thin buffer layer (for example, a film thickness of 1 nm) is formed on the lower electrode layer, and the first buffer layer is formed in an atmosphere having an oxygen concentration lower than a concentration of 100% by volume with respect to the buffer layer. A first heat treatment is performed at a temperature. Thereafter, the formation of a thin buffer layer (for example, the film thickness is 1 nm) and the first heat treatment are repeated to form a thick buffer layer on the lower electrode layer. Then, a second heat treatment is performed on the thick buffer layer.

図18は、強誘電体層のXRDピーク強度とバッファ層の膜厚との関係を示す図である。図18には、薄いバッファ層(例えば、膜厚が1nm)の形成及び第1の熱処理が繰り返されて形成された厚いバッファ層上に形成された強誘電体層の(111)面配向度と、バッファ層の膜厚との関係が示されている。ここで、バッファ層はルテニウム酸ストロンチウム、強誘電体層はチタン酸ジルコニア酸鉛であった。   FIG. 18 is a diagram showing the relationship between the XRD peak intensity of the ferroelectric layer and the film thickness of the buffer layer. FIG. 18 shows the (111) plane orientation degree of the ferroelectric layer formed on the thick buffer layer formed by repeating the formation of the thin buffer layer (for example, the film thickness is 1 nm) and the first heat treatment. The relationship with the film thickness of the buffer layer is shown. Here, the buffer layer was strontium ruthenate, and the ferroelectric layer was lead zirconate titanate.

図18に示すように、厚いバッファ層が、薄いバッファ層の形成及び第1の熱処理が繰り返されて形成された場合には、図17に示すバッファ層が薄い場合と同程度又はそれ以上の強誘電体層の(111)面配向度が得られている。この理由としては、薄いバッファ層の形成及び第1の熱処理により、各薄いバッファ層が十分に結晶化されるので、この薄いバッファ層が積層されて形成された厚いバッファ層の結晶度が高くなるためと考えられる。   As shown in FIG. 18, when the thick buffer layer is formed by repeating the formation of the thin buffer layer and the first heat treatment, the strength of the buffer layer shown in FIG. The (111) plane orientation degree of the dielectric layer is obtained. This is because each thin buffer layer is sufficiently crystallized by the formation of the thin buffer layer and the first heat treatment, so that the crystallinity of the thick buffer layer formed by stacking the thin buffer layers is increased. This is probably because of this.

本発明では、上述した実施形態の半導体装置及びその製造方法は、本発明の趣旨を逸脱しない限り適宜変更が可能である。例えば、上述した実施形態では、容量素子が、強誘電体膜を有する強誘電体キャパシタであったが、容量素子は、強誘電体ではない誘電体を有する誘電体キャパシタであっても良い。   In the present invention, the semiconductor device and the manufacturing method thereof according to the above-described embodiments can be appropriately changed without departing from the spirit of the present invention. For example, in the above-described embodiment, the capacitive element is a ferroelectric capacitor having a ferroelectric film. However, the capacitive element may be a dielectric capacitor having a dielectric that is not a ferroelectric.

また、上述した実施形態では、半導体装置が強誘電体キャパシタを有する強誘電体メモリを備えていたが、半導体装置は、上述した構造を有する容量素子を備えていれば、強誘電体メモリでなくても良い。   In the above-described embodiment, the semiconductor device includes the ferroelectric memory having the ferroelectric capacitor. However, if the semiconductor device includes the capacitor having the above-described structure, the semiconductor device is not a ferroelectric memory. May be.

また、上述した実施形態では、強誘電体キャパシタは、プレーナ型であったが、強誘電体キャパシタはスタック型であっても良い。   In the above-described embodiment, the ferroelectric capacitor is a planar type, but the ferroelectric capacitor may be a stack type.

また、上述した実施形態では、nチャネルのMOSトランジスタを有していたが、pチャネルのMOSトランジスタ又は他のスイッチング素子を有していてもよい。   In the above-described embodiment, the n-channel MOS transistor is included. However, a p-channel MOS transistor or another switching element may be included.

ここで述べられた全ての例及び条件付きの言葉は、読者が、発明者によって寄与された発明及び概念を技術を深めて理解することを助けるための教育的な目的を意図する。ここで述べられた全ての例及び条件付きの言葉は、そのような具体的に述べられた例及び条件に限定されることなく解釈されるべきである。また、明細書のそのような例示の機構は、本発明の優越性及び劣等性を示すこととは関係しない。本発明の実施形態は詳細に説明されているが、その様々な変更、置き換え又は修正が本発明の精神及び範囲を逸脱しない限り行われ得ることが理解されるべきである。   All examples and conditional words mentioned herein are intended for educational purposes to help the reader deepen and understand the inventions and concepts contributed by the inventor. All examples and conditional words mentioned herein are to be construed without limitation to such specifically stated examples and conditions. Also, such exemplary mechanisms in the specification are not related to showing the superiority and inferiority of the present invention. While embodiments of the present invention have been described in detail, it should be understood that various changes, substitutions or modifications can be made without departing from the spirit and scope of the invention.

以上の上述した実施形態に関し、更に以下の付記を開示する。   Regarding the above-described embodiment, the following additional notes are disclosed.

(付記1)
下部電極層上にバッファ層を形成する工程と、
前記バッファ層に対して、100体積%の濃度よりも低い酸素濃度の雰囲気下で且つ第1の温度で第1の熱処理を行った後、前記第1の温度よりも高い第2の温度で第2の熱処理を行う工程と、
前記バッファ層上に誘電体層を形成する工程と、
前記誘電体層上に上部電極層を形成する工程と、
前記誘電体層を熱処理して結晶化する工程と、
を備える半導体装置の製造方法。
(Appendix 1)
Forming a buffer layer on the lower electrode layer;
After the first heat treatment is performed on the buffer layer in an atmosphere having an oxygen concentration lower than 100% by volume and at a first temperature, a second temperature higher than the first temperature is used. Performing the heat treatment of 2;
Forming a dielectric layer on the buffer layer;
Forming an upper electrode layer on the dielectric layer;
Heat treating the dielectric layer to crystallize;
A method for manufacturing a semiconductor device comprising:

(付記2)
前記第1の温度は、600℃以上である付記1に記載の半導体装置の製造方法。
(Appendix 2)
The method for manufacturing a semiconductor device according to appendix 1, wherein the first temperature is 600 ° C. or higher.

(付記3)
前記第2の温度は、700℃以上である付記2に記載の半導体装置の製造方法。
(Appendix 3)
The semiconductor device manufacturing method according to Appendix 2, wherein the second temperature is 700 ° C. or higher.

(付記4)
前記第1の熱処理の酸素濃度は、0体積%より高く且つ10体積%以下である付記1〜3の何れか一項に記載の半導体装置の製造方法。
(Appendix 4)
4. The method of manufacturing a semiconductor device according to claim 1, wherein an oxygen concentration of the first heat treatment is higher than 0% by volume and 10% by volume or lower.

(付記5)
前記第2の熱処理を、酸素を含む雰囲気下で行う付記1〜4の何れか一項に記載の半導体装置の製造方法。
(Appendix 5)
The method for manufacturing a semiconductor device according to any one of appendices 1 to 4, wherein the second heat treatment is performed in an atmosphere containing oxygen.

(付記6)
前記第2の熱処理の酸素濃度は、2.5体積%以上である付記5に記載の半導体装置の製造方法。
(Appendix 6)
The method for manufacturing a semiconductor device according to appendix 5, wherein the oxygen concentration in the second heat treatment is 2.5% by volume or more.

(付記7)
前記第1の熱処理又は前記第2の熱処理は急速加熱アニール処理である付記1〜6の何れか一項に記載の半導体装置の製造方法。
(Appendix 7)
The method for manufacturing a semiconductor device according to any one of appendices 1 to 6, wherein the first heat treatment or the second heat treatment is a rapid heating annealing treatment.

(付記8)
前記バッファ層の形成材料は、ルテニウム酸ストロンチウム、又はチタン酸ストロンチウム、又はチタン酸鉛、又は酸化チタン又は鉛酸バリウムである付記1〜7の何れか一項に記載の半導体装置の製造方法。
(Appendix 8)
The method for manufacturing a semiconductor device according to any one of appendices 1 to 7, wherein a material for forming the buffer layer is strontium ruthenate, strontium titanate, lead titanate, titanium oxide, or barium lead oxide.

(付記9)
前記誘電体層の形成材料は、Pb(Zrx,Ti1-x)O3 (0≦x≦1)、又はこのPb(Zrx,Ti1-x)O3に対してCa、Sr、La、Nb、Ta、Ir及びWからなる群から選択された少なくとも1種の元素が添加された化合物である付記1〜8の何れか一項に記載の半導体装置の製造方法。
(Appendix 9)
A material for forming the dielectric layer is Pb (Zr x , Ti 1-x ) O 3 (0 ≦ x ≦ 1), or Ca, Sr, Pb (Zr x , Ti 1-x ) O 3 . The method for manufacturing a semiconductor device according to any one of appendices 1 to 8, wherein the semiconductor device is a compound to which at least one element selected from the group consisting of La, Nb, Ta, Ir, and W is added.

(付記10)
前記バッファ層を形成する工程では、スパッタ法を用いて、酸素を含まない雰囲気下で前記下部電極層上に前記バッファ層を形成する付記1〜9の何れか一項に記載の半導体装置の製造方法。
(Appendix 10)
The manufacturing of the semiconductor device according to any one of appendices 1 to 9, wherein in the step of forming the buffer layer, the buffer layer is formed on the lower electrode layer in an atmosphere not containing oxygen using a sputtering method. Method.

1 半導体装置
10 第1保護層
10a 第1保護膜
20 シリコン基板
21 素子分離絶縁膜
22 pウェル
23a 第1ソース/ドレイン領域
23b 第2ソース/ドレイン領域
23c 第3ソース/ドレイン領域
24a 第1ソース/ドレインエクステンション領域
24b 第2ソース/ドレインエクステンション領域
25a ゲート電極
25b ゲート電極
26 サイドウォール
27 シリサイド層
28 ゲート絶縁膜
29 カバー膜
30 第1絶縁層
32a 第1導電性プラグ
32b 第2導電性プラグ
32c 第3導電性プラグ
37 アルミナ膜
41 下部電極層
41a 下部電極
42 強誘電体層
42a 強誘電体膜
42b 第1強誘電体層
42c 第2強誘電体層
43 上部電極層
43a 上部電極
44 バッファ層
44a バッファ膜
50 第2保護層
51 第2絶縁層
54 第2層間絶縁膜
54a 第1ホール
60a 第4導電性プラグ
60b 第5導電性プラグ
60c 第6導電性プラグ
60d 第7導電性プラグ
60e 第8導電性プラグ
60f 第9導電性プラグ
62a 配線
62b 配線
62c 配線
62d 導電性パッド
63 第3絶縁層
CR コンタクト領域
Q 強誘電体キャパシタ(容量素子)
DESCRIPTION OF SYMBOLS 1 Semiconductor device 10 1st protective layer 10a 1st protective film 20 Silicon substrate 21 Element isolation insulating film 22 P well 23a 1st source / drain region 23b 2nd source / drain region 23c 3rd source / drain region 24a 1st source / drain Drain extension region 24b Second source / drain extension region 25a Gate electrode 25b Gate electrode 26 Side wall 27 Silicide layer 28 Gate insulating film 29 Cover film 30 First insulating layer 32a First conductive plug 32b Second conductive plug 32c Third Conductive plug 37 Alumina film 41 Lower electrode layer 41a Lower electrode 42 Ferroelectric layer 42a Ferroelectric film 42b First ferroelectric layer 42c Second ferroelectric layer 43 Upper electrode layer 43a Upper electrode 44 Buffer layer 44a Buffer film 50 second Protective layer 51 2nd insulating layer 54 2nd interlayer insulating film 54a 1st hole 60a 4th conductive plug 60b 5th conductive plug 60c 6th conductive plug 60d 7th conductive plug 60e 8th conductive plug 60f 9th Conductive plug 62a wiring 62b wiring 62c wiring 62d conductive pad 63 third insulating layer CR contact region Q ferroelectric capacitor (capacitance element)

Claims (5)

下部電極層上にバッファ層を形成する工程と、
前記バッファ層に対して、100体積%の濃度よりも低い酸素濃度の雰囲気下で且つ第1の温度で第1の熱処理を行った後、前記第1の温度よりも高い第2の温度で第2の熱処理を行う工程と、
前記バッファ層上に誘電体層を形成する工程と、
前記誘電体層上に上部電極層を形成する工程と、
前記誘電体層を熱処理して結晶化する工程と、
を備える半導体装置の製造方法。
Forming a buffer layer on the lower electrode layer;
After the first heat treatment is performed on the buffer layer in an atmosphere having an oxygen concentration lower than 100% by volume and at a first temperature, a second temperature higher than the first temperature is used. Performing the heat treatment of 2;
Forming a dielectric layer on the buffer layer;
Forming an upper electrode layer on the dielectric layer;
Heat treating the dielectric layer to crystallize;
A method for manufacturing a semiconductor device comprising:
前記第1の温度は、600℃以上である請求項1に記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 1, wherein the first temperature is 600 ° C. or higher. 前記第2の温度は、700℃以上である請求項2に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 2, wherein the second temperature is 700 ° C. or higher. 前記第1の熱処理の酸素濃度は、0体積%より高く且つ10体積%以下である請求項1〜3の何れか一項に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 1, wherein an oxygen concentration in the first heat treatment is higher than 0 volume% and equal to or lower than 10 volume%. 前記第2の熱処理を、酸素濃度が、2.5体積%以上である酸素雰囲気下で行う請求項1〜4の何れか一項に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 1, wherein the second heat treatment is performed in an oxygen atmosphere having an oxygen concentration of 2.5% by volume or more.
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