JP2012005939A - Pattern forming method - Google Patents
Pattern forming method Download PDFInfo
- Publication number
- JP2012005939A JP2012005939A JP2010143060A JP2010143060A JP2012005939A JP 2012005939 A JP2012005939 A JP 2012005939A JP 2010143060 A JP2010143060 A JP 2010143060A JP 2010143060 A JP2010143060 A JP 2010143060A JP 2012005939 A JP2012005939 A JP 2012005939A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- substrate
- film
- region
- dummy pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Application Of Or Painting With Fluid Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
Description
本発明の実施形態は、パターン形成方法に関するものである。 Embodiments described herein relate generally to a pattern forming method.
半導体加工技術において、より微細なパターンを作る次世代の技術として、ナノインプリント技術や極端紫外(EUV:Extreme Ultra-Violet)光を用いたリソグラフィ技術などの開発が進んでいる。しかし、半導体装置の加工プロセスにこれらの技術を組み込む際に、面積が足りないために製品として機能しない周縁領域(非製品領域)のパターニングに関する問題がある。 In the semiconductor processing technology, development of nanoimprint technology and lithography technology using extreme ultra-violet (EUV) light is advancing as next-generation technology for producing finer patterns. However, when these techniques are incorporated into the processing process of a semiconductor device, there is a problem regarding patterning of a peripheral region (non-product region) that does not function as a product due to insufficient area.
製品(デバイス)領域と周縁領域とでパターン被覆率が異なる場合は、半導体装置を加工する過程でエッチングや化学機械研磨を施す際に、製品(デバイス)領域と周縁領域とでエッチング速度や研磨速度が異なる。このため、加工が進むにつれて両領域の境界付近で基板の膜厚が徐々に変わる。周縁領域に近い製品(デバイス)領域では、面積が十分足りているにもかかわらず膜厚にばらつきが生じて製品化できなくなる場合がある。したがって、デバイス領域と周縁領域とでパターン被覆率が略等しいことが必要になる。 If the pattern coverage is different between the product (device) region and the peripheral region, the etching rate or polishing rate between the product (device) region and the peripheral region when etching or chemical mechanical polishing is performed in the process of processing the semiconductor device. Is different. For this reason, the film thickness of the substrate gradually changes in the vicinity of the boundary between both regions as the processing proceeds. In the product (device) region close to the peripheral region, the film thickness may vary even though the area is sufficient, and the product may not be commercialized. Therefore, it is necessary that the pattern coverage is substantially equal between the device region and the peripheral region.
そこで、従来の光リソグラフィ技術を用いた半導体加工技術では、基板の周縁領域にも製品(デバイス)領域と同様のパターン(ダミーパターン)を露光、現像して作製することにより、上記のような不都合を回避してきた。 Therefore, in the conventional semiconductor processing technology using the optical lithography technology, the pattern (dummy pattern) similar to the product (device) region is exposed and developed in the peripheral region of the substrate, and thus the above disadvantages are caused. Has been around.
しかし、ナノインプリント技術やEUVリソグラフィ技術では、技術上の問題やコスト上の問題によりダミーパターンを作製することが困難である。ナノインプリント技術の場合は、スループットが低い。また、EUVリソグラフィ技術の場合は、光源が高価であり、加工コストが高い。このため、ナノインプリント技術やEUVリソグラフィ技術以外によるダミーパターンの形成は、製造コストの増加につながる。 However, in the nanoimprint technique and the EUV lithography technique, it is difficult to produce a dummy pattern due to technical problems and cost problems. In the case of nanoimprint technology, the throughput is low. In the case of EUV lithography technology, the light source is expensive and the processing cost is high. For this reason, formation of dummy patterns other than nanoimprint technology or EUV lithography technology leads to an increase in manufacturing cost.
このため、ナノインプリント技術やEUVリソグラフィ技術などを用いた、より微細化されたパターンの形成に対応可能なダミーパターンを安価に形成する方法が望まれている。 Therefore, there is a demand for a method for forming a dummy pattern that can be used for forming a finer pattern at a low cost by using a nanoimprint technique or EUV lithography technique.
本発明の実施形態は、上記に鑑みてなされたものであって、安価にパターンを形成可能なパターン形成方法を提供することを目的とする。 Embodiments of the present invention have been made in view of the above, and an object thereof is to provide a pattern forming method capable of forming a pattern at low cost.
実施形態のパターン形成方法は、基体上にブロックコポリマー含有膜、グラフトコポリマー含有膜またはポリマー混合膜を形成し、このブロックコポリマー含有膜、グラフトコポリマー含有膜またはポリマー混合膜を自己組織化する。つぎに、自己組織化された前記ブロックコポリマー含有膜、グラフトコポリマー含有膜またはポリマー混合膜に含有される複数種のポリマーを、少なくとも1種類のポリマーを残すように選択的に除去することにより、第1パターンを前記基体上に形成する。つぎに、被処理基板上に形成された被加工膜上のパターン形成領域に前記第1パターンを貼付する。 The pattern forming method of the embodiment forms a block copolymer-containing film, a graft copolymer-containing film or a polymer mixed film on a substrate, and self-assembles the block copolymer-containing film, the graft copolymer-containing film or the polymer mixed film. Next, the plurality of types of polymers contained in the self-assembled block copolymer-containing film, graft copolymer-containing film, or polymer mixed film are selectively removed so as to leave at least one type of polymer. One pattern is formed on the substrate. Next, the first pattern is attached to a pattern forming region on a film to be processed formed on a substrate to be processed.
(第1の実施の形態)
第1の実施の形態では、半導体装置を形成する半導体基板の周縁領域にDSA(Directed Self-Assembly)を用いてダミーパターンを形成する方法について説明する。ここで、半導体基板の周縁領域とは、半導体基板から製品(デバイス)を切り出す際に面積が足りないために製品(デバイス)として機能しない非製品領域である。以下では、非製品領域のパターン被覆率が製品(デバイス)領域のパターン被覆率とほぼ同じになるように調整可能な、DSAを用いたパターン形成方法について説明する。
(First embodiment)
In the first embodiment, a method for forming a dummy pattern using a DSA (Directed Self-Assembly) in a peripheral region of a semiconductor substrate on which a semiconductor device is formed will be described. Here, the peripheral region of the semiconductor substrate is a non-product region that does not function as a product (device) because an area is insufficient when a product (device) is cut out from the semiconductor substrate. In the following, a pattern forming method using DSA that can be adjusted so that the pattern coverage of the non-product area is substantially the same as the pattern coverage of the product (device) area will be described.
図1は、第1の実施の形態におけるダミーパターンの形成対象である被処理基板100を模式的に示す平面図である。なお、図1は平面図であるが、理解の容易のためにハッチングを付している。図1において太線で囲まれた矩形領域は、それぞれ製品(デバイス)が形成、取得される製品領域101を示している。製品領域101には、製品領域101の内側に位置する製品領域101aと、製品領域101の外周側に位置する製品領域101bとが含まれる。製品領域101には、レジストにより回路パターン(レジスト回路パターン)が形成されている。レジスト回路パターンは、例えばナノインプリント技術、EUVリソグラフィ技術、ArF液浸、KrF液浸、ArF、KrF、i線、g線などによる露光、現像を用いて形成される。
FIG. 1 is a plan view schematically showing a
また、被処理基板100には、製品を取得しない非製品領域102が含まれる。非製品領域102には、製品(デバイス)が形成されない被処理基板100の周縁領域(基板周縁領域)102aおよび本来は製品領域101であるが最終工程に至る前に欠陥が生じるなどして製品(デバイス)として機能しない欠陥領域102bが含まれる。以下では、非製品領域102が基板周縁領域102aである場合を対象として説明する。
Further, the substrate to be processed 100 includes a
つぎに、第1の実施の形態にかかるDSAを用いたダミーパターンの形成方法を図2および図3を参照して説明する。図2は、第1の実施の形態にかかるDSAを用いたダミーパターンの形成方法を模式的に示す断面図である。図3は、第1の実施の形態にかかるDSAを用いたダミーパターンの形成プロセスのフローを示すフローチャートである。 Next, a dummy pattern forming method using the DSA according to the first embodiment will be described with reference to FIGS. FIG. 2 is a cross-sectional view schematically showing a dummy pattern forming method using the DSA according to the first embodiment. FIG. 3 is a flowchart showing a flow of a dummy pattern forming process using the DSA according to the first embodiment.
まず、被処理基板100外において、DSAを用いてダミーパターンを形成する。ダミーパターンを形成する基体であるベースフィルム200上の全面にブロックコポリマー含有膜を略均一な膜厚で形成する(ステップS110)。すなわち、所望のブロックコポリマーミクロ相分離構造を形成可能なように表面改質、表面処理、または下地膜の形成を行い、この上にブロックコポリマー液を塗布する。ブロックコポリマー含有膜に含有される複数種のポリマーの内、少なくとも1種類のポリマーは、後述する被加工膜の加工に対する耐性を有する。ベースフィルム200は、例えば被処理基板100と略同等の大きさの円形状とされる。
First, a dummy pattern is formed using DSA outside the substrate to be processed 100. A block copolymer-containing film is formed with a substantially uniform film thickness on the entire surface of the
図4は、第1の実施の形態にかかるダミーパターンの形成に用いるブロックコポリマー膜の一例を示す模式図である。本実施の形態ではブロックコポリマーとして、図4に示されるようにポリスチレン(polystyrene:PS)部212とポリメチルメタクリレート(Polymethyl Methacrylate:PMMA)部214とから構成されるジブロックコポリマーを用いる。また、本実施の形態で用いたポリスチレン(PS)の分子量は46,900、ポリメチルメタクリレート(PMMA)の分子量は39,600である。
FIG. 4 is a schematic diagram illustrating an example of a block copolymer film used for forming a dummy pattern according to the first embodiment. In the present embodiment, as the block copolymer, a diblock copolymer composed of a polystyrene (PS)
ブロックコポリマー含有膜を形成するには、まず2重量%のブロックコポリマーを例えば溶媒としてのトルエンに溶解し、濾過する。つぎに、濾過した溶液を例えばスピンコート法によりベースフィルム200の上の全面に均一に塗布して、ブロックコポリマー含有膜を形成する。
In order to form a block copolymer-containing membrane, first, 2% by weight of the block copolymer is dissolved in, for example, toluene as a solvent and filtered. Next, the filtered solution is uniformly applied to the entire surface of the
つぎに、ブロックコポリマー含有膜を自己組織化させるための加熱工程を行う(ステップS120)。加熱工程としては、ベースフィルム200を例えば220℃で1分間ベークして溶媒を気化させた後、ベースフィルム200をオーブンに入れ、例えば180℃の窒素雰囲気下で8時間ベークする。加熱工程を行うことにより、ブロックコポリマー含有膜では自己組織化(ミクロ相分離)が進み、ブロックコポリマー膜がポリスチレン(PS)部212とポリメチルメタクリレート(PMMA)部214に分かれる。そして、図5に示されるようにポリメチルメタクリレート(PMMA)部214とポリスチレン(PS)部212とがベースフィルム200の面内方向に対して直立して層状に交互に並んだハーフピッチ25nmの垂直ラメラ構造が形成される。これにより、ベースフィルム200上の全面にブロックコポリマー膜が略均一な膜厚で形成される。図5は、ブロックコポリマー膜が自己組織化したラメラ構造の一例を示す模式図である。なお、ブロックコポリマー膜が自己組織化した構造は、垂直ラメラ構造に限定されず、他の構造でも良い。
Next, a heating process for self-organizing the block copolymer-containing film is performed (step S120). As a heating process, after the
したがって、本実施の形態においては、ベースフィルム200として所望のブロックコポリマーミクロ相分離構造を形成可能な表面エネルギー条件を満たすものを用いる。このようなベースフィルム200としては、例えばランダムポリマーからなるフィルムを用いることができる。また、このような条件を満たさないベースフィルム200に対して、上記のような表面エネルギー条件を満たすようにベースフィルム200の表面に対して表面改質、表面処理または下地膜の形成を行ってもよい。
Therefore, in the present embodiment, the
つぎに、ポリメチルメタクリレート(PMMA)部214の異方性エッチングを行う。エッチングは、例えばフロロカーボンガスと酸素ガスを用いて反応性イオンエッチング(Reactive Ion Etching:RIE)により行う。この異方性エッチングにより、自己組織化されたブロックコポリマー膜のポリメチルメタクリレート(PMMA)部214が選択的にエッチングされ、残存するポリスチレン(PS)部212のパターン210(以下、PSパターン210と呼ぶ)が形成される(図2(a)、ステップS130)。
Next, anisotropic etching of the polymethyl methacrylate (PMMA)
なお、ここではブロックコポリマーを用いてベースフィルム上にPSパターン210を形成しているが、ブロックコポリマーの代わりにグラフトコポリマーを用いて、上記と同様にしてベースフィルム上にパターンを形成してもよい。また、ブロックコポリマーに代えて、ポリマー混合体を用いてポリマー混合膜を形成しても構わない。ここで、ポリマー混合体は、PSとPMMAとが良溶媒に溶解した材料で構成されるポリマー混合溶液を用いて形成される。また、ブロックコポリマー含有膜、グラフトコポリマー含有膜またはポリマー混合膜に含有される複数種のポリマーの内、少なくとも1種類のポリマーは、後述する被加工膜の加工に対する耐性を有する。
Here, the
つぎに、PSパターン210の全体を覆うように該PSパターン210上にカバーフィルム220を貼付する(図2(b)、ステップS140)。これにより、ベースフィルム200上にPSパターン210およびカバーフィルム220が積層されたダミーパターンシート230が形成される。カバーフィルム220は、PSパターン210上およびPSパターン210間に塵や埃等が付着しないように設けられるカバー層である。また、カバーフィルム220は、後述するようにPSパターン210を被処理基板100に転写する際の接着層として機能する。このようなカバーフィルム220は、PSパターン210および被処理基板100に対して接着可能な接着力を有するものであれば特に限定されない。例えばカバーフィルム220には、通常の接着剤のシートを用いることができる。また、カバーフィルム220には、接着力を有さないシートの両面に接着剤を塗布したものを用いることができる。
Next, a
つぎに、ダミーパターンシート230におけるカバーフィルム220およびPSパターン210を所定の形状に成形する(図2(c)、ステップS150)。すなわち、基板周縁領域102aの形状を残して、不要部分である被処理基板100の製品領域101に対応する領域のカバーフィルム220およびPSパターン210を除去する。不要部分の除去は、例えばレーザを用いて切り取ることにより行うことができる。このとき、ベースフィルム200は切り取らない。これにより、PSパターン210およびカバーフィルム220の形状が基板周縁領域102aの形状に成形されたダミーパターンシート230aが形成される。
Next, the
つぎに、一面上にシリコン酸化膜などの被加工膜(図示せず)が形成された被処理基板100を準備する。被処理基板100の製品領域101には、被加工膜上に予めレジスト回路パターン110が形成されている。そして、PSパターン210(カバーフィルム220)を基板周縁領域102aに対向させて位置を合わせて、ダミーパターンシート230aを被処理基板100上に載置する(図2(d)、ステップS160)。PSパターン210は、カバーフィルム220の接着力により基板周縁領域102aに固定される。その後、ベースフィルム200を除去する(図2(e)、ステップS170)。
Next, a substrate to be processed 100 on which a film to be processed (not shown) such as a silicon oxide film is formed on one surface is prepared. In the
この後、製品領域101に形成されたレジストの回路パターンと基板周縁領域102aに形成されたダミーパターンとを用いて下層の加工を行い半導体装置が製造される。
Thereafter, the lower layer is processed using the resist circuit pattern formed in the
ここで、上述したダミーパターンシート230aの形成工程と、製品領域101に対するレジスト回路パターンの形成工程とを並行して実施することにより、効率良く半導体装置を製造することができる。
Here, the semiconductor device can be efficiently manufactured by performing the above-described
上述した第1の実施の形態では、ダミーパターンとして予め被処理基板100外においてDSAを用いて形成されたPSパターン210を、被処理基板100の基板周縁領域102aに配置する。このため、ブロックコポリマーの自己組織化のための熱処理工程を被処理基板100に対して行う必要がない。製品領域101に予めレジスト回路パターンが形成されている被処理基板100に対してDSAを用いてダミーパターンを直接形成する場合には、ブロックコポリマーの自己組織化のための熱処理工程を被処理基板100に対して行われる。この熱処理は、レジスト回路パターンに悪影響を及ぼす。したがって、DSAを用いてダミーパターンを被処理基板100に直接形成する場合には、ダミーパターンを先に形成した後に製品領域101にレジスト回路パターンを形成することが必要なり、工程の順番に制限が生じる。
In the first embodiment described above, the
これに対して、上述した第1の実施の形態では、ブロックコポリマーの自己組織化のための熱処理工程を被処理基板100に対して行う必要がない。このため、被処理基板100の製品領域101に予めレジスト回路パターンが形成されていても、該レジスト回路パターンに悪影響を及ぼすことなくDSAにより基板周縁領域102aにダミーパターンを形成することができる。
On the other hand, in the first embodiment described above, it is not necessary to perform a heat treatment step for self-organization of the block copolymer on the
また、上述した第1の実施の形態では、製品領域101に予めレジスト回路パターンが形成されていない状態の被処理基板100に対して、上記と同様にしてダミーパターンを形成することも可能である。この場合は、レジストに不溶な材料によりダミーパターンを形成する。これにより、ダミーパターンの形成後に製品領域101に光リソグラフィ技術によりレジスト回路パターンを形成する際に、レジストをスピンコート等より塗布してもダミーパターンの形状に影響が生じない。したがって、ダミーパターンの被覆率を変化させることなく、製品領域101に回路パターンを形成することができる。レジスト回路パターンは、ナノインプリント技術を用いて作製することもできる。
Further, in the first embodiment described above, it is possible to form a dummy pattern in the same manner as described above on the substrate to be processed 100 in which the resist circuit pattern is not previously formed in the
また、第1の実施の形態では、ブロックコポリマー膜の各ブロックポリマーの比率を製品領域101におけるパターンの被覆率に応じて調整することにより、パターン被覆率が製品領域101のパターン被覆率とほぼ同じになるように基板周縁領域102aにダミーパターンを形成することができる。これにより、以降の半導体装置の加工工程におけるエッチングや化学機械研磨において、製品領域101と基板周縁領域102aとの被覆率の違いに起因した加工不良が防止される。
In the first embodiment, the pattern coverage is substantially the same as the pattern coverage of the
製品領域101と基板周縁領域102aとでパターン被覆率が異なる場合は、エッチングや化学機械研磨を施す際に、製品領域101と基板周縁領域102aとでエッチング速度や研磨速度が異なる。このため、加工が進むにつれて両領域の境界付近で基板の膜厚が徐々に変わる。そして、基板周縁領域102aに近い製品領域101bでは、面積が十分足りているにもかかわらず膜厚にばらつきが生じて製品化できなくなり、歩留まりが低下する場合がある。
When the pattern coverage is different between the
しかしながら、第1の実施の形態では、基板周縁領域102aのダミーパターンの被覆率を製品領域101のパターン被覆率と略等しくできるため、製品領域101bにおいても膜厚のばらつきが無い。これにより、製品領域101bも確実に製品(デバイス)として使用することができ、歩留まりが向上する。
However, in the first embodiment, since the coverage of the dummy pattern in the substrate
また、第1の実施の形態では、露光機等の高価な機器を使用せず、DSAを用いてダミーパターンを形成するため、低コストで微細なダミーパターンを形成することができる。 In the first embodiment, since a dummy pattern is formed using DSA without using an expensive apparatus such as an exposure machine, a fine dummy pattern can be formed at low cost.
なお、上記においてはPSパターン210を形成する基体としてベースフィルム200を使用したが、基体の形態はフィルムに限定されない。例えば、基板状の基体を用いてもよい。また、上記においてはブロックコポリマーを用いてダミーパターンを形成する場合について説明したが、グラフトコポリマーまたはポリマー混合体を用いてダミーパターンを形成した場合も上記と同様の効果が得られる。
In the above description, the
また、上記においては、ダミーパターンシート230aが一体とされている場合について説明したが、ダミーパターンシート230aをベースフィルム200ごと複数に分割して基板周縁領域102aに貼付してもよい。ただし、基板周縁領域102aとの位置合わせの観点では、ダミーパターンシート230aが一体とされている方が好ましい。
In the above description, the
また、上記においては、基板周縁領域102aにダミーパターン形成する場合について説明したが、欠陥領域102bにダミーパターンシート230aを貼付することにより該欠陥領域102bにダミーパターンを形成することができる。
In the above description, the dummy pattern is formed in the substrate
(第2の実施の形態)
第2の実施の形態では、半導体基板の周縁領域にDSAを用いてダミーパターンを形成する他の方法について図6−1、図6−2、および図7を参照して説明する。図6−1および図6−2は、第2の実施の形態にかかるDSAを用いたダミーパターンの形成方法を模式的に示す断面図である。図7は、第2の実施の形態にかかるDSAを用いたダミーパターンの形成プロセスのフローを示すフローチャートである。
(Second Embodiment)
In the second embodiment, another method for forming a dummy pattern using DSA in the peripheral region of a semiconductor substrate will be described with reference to FIGS. 6-1, 6-2, and 7. FIG. 6A and 6B are cross-sectional views schematically showing a dummy pattern forming method using the DSA according to the second embodiment. FIG. 7 is a flowchart showing a flow of a dummy pattern forming process using the DSA according to the second embodiment.
まず、第1の実施の形態におけるステップS110〜ステップS140を実施して、ダミーパターンシート230を形成する(図6−1(a)、ステップS210)。
First, the
つぎに、ダミーパターンシート230を保持するためのホルダー300の一面側の表面に光硬化型接着剤310を塗布する。ホルダー300は、ダミーパターンシート230を保持するための支持部材である。ホルダー300には、透光性を有する基板等を用いる。そして、ダミーパターンシート230のベースフィルム200をホルダー300における光硬化型接着剤310の塗布面に対向させて、ダミーパターンシート230を光硬化型接着剤310によりホルダー300に貼付する(図6−1(b)、ステップS220)。
Next, the
つぎに、ダミーパターンシート230を被処理基板100の基板周縁領域102aの形状に成形する(ステップS230)。まず、ダミーパターンシート230における被処理基板100の製品領域101に対応する領域と基板周縁領域102aに対応する領域との境界を切断する(図6−1(c))。ダミーパターンシート230の切断は、例えばレーザを用いて行う。
Next, the
つぎに、ダミーパターンシート230における被処理基板100の製品領域101に対応する領域のみに光Lを照射する(図6−1(d))。これにより、製品領域101に対応する領域の光硬化型接着剤310が硬化し、接着力が無くなる。光Lの照射は、例えば被処理基板100の製品領域101に対応する形状の開口が形成された遮光マスク320を用いて行う。そして、硬化した光硬化型接着剤310および製品領域101に対応する領域のダミーパターンシート230を除去する(図6−1(e))。これにより、ダミーパターンシート230が、被処理基板100の基板周縁領域102aの形状に成形されたダミーパターンシート230bが形成される。
Next, the light L is irradiated only to the area | region corresponding to the product area |
つぎに、一面上にシリコン酸化膜などの被加工膜(図示せず)が形成された被処理基板100を準備する。被処理基板100の製品領域101には、被加工膜上に予めレジスト回路パターン110が形成されている。そして、PSパターン210(カバーフィルム220)を基板周縁領域102aに対向させて位置を合わせて、ダミーパターンシート230bをホルダー300ごと被処理基板100上に載置する(図6−2(f)、ステップS240)。PSパターン210は、カバーフィルム220の接着力により基板周縁領域102aに固定される。
Next, a substrate to be processed 100 on which a film to be processed (not shown) such as a silicon oxide film is formed on one surface is prepared. In the
つぎに、ホルダー300を介して光硬化型接着剤310に光Lを照射する(図6−2(g))。これにより、ホルダー300とダミーパターンシート230bとを接着していた光硬化型接着剤310が硬化し、接着力が無くなる。そして、ホルダー300、硬化した光硬化型接着剤310およびベースフィルム200を除去する(図6−2(h)、ステップS250)。
Next, light L is irradiated to the photocurable adhesive 310 through the holder 300 (FIG. 6-2 (g)). As a result, the photocurable adhesive 310 that has bonded the
以上の工程を実施することにより、パターン被覆率が製品領域101のパターン被覆率とほぼ同じになるように基板周縁領域102aにPSパターン210からなるダミーパターンを形成することができる。
By performing the above steps, a dummy pattern composed of the
ここで、上述したダミーパターンシート230bの形成工程と、製品領域101に対するレジスト回路パターンの形成工程とを並行して実施することにより、効率良く半導体装置を製造することができる。
Here, a semiconductor device can be efficiently manufactured by performing the process for forming the
上述した第2の実施の形態では、第1の実施の形態と同様にダミーパターンとして予め被処理基板100外においてDSAを用いて形成されたPSパターン210を、被処理基板100の基板周縁領域102aに配置する。これにより、第1の実施の形態と同様に、被処理基板100の製品領域101に予めレジスト回路パターンが形成されていても、該レジスト回路パターンに悪影響を及ぼすことなくDSAにより基板周縁領域102aにダミーパターンを形成することができる。
In the second embodiment described above, as in the first embodiment, a
また、上述した第2の実施の形態では、第1の実施の形態と同様に製品領域101に予めレジスト回路パターンが形成されていない状態の被処理基板100に対して、上記と同様にしてダミーパターンを形成することも可能である。
Further, in the second embodiment described above, a dummy is formed in the same manner as described above for the
また、第2の実施の形態では、露光機等の高価な機器を使用せず、DSAを用いてダミーパターンを形成するため、低コストで微細なダミーパターンを形成することができる。 In the second embodiment, since a dummy pattern is formed using DSA without using an expensive apparatus such as an exposure machine, a fine dummy pattern can be formed at low cost.
また、第2の実施の形態では、ダミーパターンシート230bをホルダー300により支持する。これにより、ベースフィルム200の機械的強度が低い場合においても、ダミーパターンシート230bの搬送および位置合わせが容易である。
In the second embodiment, the
このように、上述した実施の形態によれば、ナノインプリント技術やEUVリソグラフィ技術などを用いた、より微細化されたパターンの形成に対応可能なダミーパターンを安価に且つ確実に形成することができる。 As described above, according to the above-described embodiment, it is possible to reliably and inexpensively form a dummy pattern that can be used for forming a finer pattern using a nanoimprint technique or an EUV lithography technique.
なお、実施の形態は上記の記述に限定されるものではなく、上記の処理の要旨を逸脱しない範囲において適宜変更可能である。 The embodiment is not limited to the above description, and can be changed as appropriate without departing from the scope of the above processing.
100 被処理基板、101 製品領域、101a 製品領域、101b 製品領域、102 非製品領域、102a 基板周縁領域、102b 欠陥領域、110 レジスト回路パターン、200 ベースフィルム、210 パターン、212 ポリスチレン(PS)部、214 ポリメチルメタクリレート(PMMA)部、220 カバーフィルム、230 ダミーパターンシート、230a ダミーパターンシート、230b ダミーパターンシート、250 表面エネルギー条件を満たす基板、251A ポリマーAのエネルギー(溶解度パラメータ)を有する領域、251B ポリマーBのエネルギー(溶解度パラメータ)を有する領域、251 表面エネルギー条件を満たさない基板、300 ホルダー、310 光硬化型接着剤、320 遮光マスク、252 ポリマーA、254 ポリマーB、L 光。 100 processed substrate, 101 product region, 101a product region, 101b product region, 102 non-product region, 102a substrate peripheral region, 102b defect region, 110 resist circuit pattern, 200 base film, 210 pattern, 212 polystyrene (PS) part, 214 Polymethylmethacrylate (PMMA) part, 220 Cover film, 230 Dummy pattern sheet, 230a Dummy pattern sheet, 230b Dummy pattern sheet, Substrate satisfying 250 surface energy, 251A Area having polymer A energy (solubility parameter), 251B Region having energy (solubility parameter) of polymer B, 251 substrate not satisfying surface energy condition, 300 holder, 310 photo-curing adhesive, 320 light shielding Mask, 252 Polymer A, 254 Polymer B, L Light.
Claims (5)
前記ブロックコポリマー含有膜、グラフトコポリマー含有膜またはポリマー混合膜を自己組織化する工程と、
自己組織化された前記ブロックコポリマー含有膜、グラフトコポリマー含有膜またはポリマー混合膜に含有される複数種のポリマーを、少なくとも1種類のポリマーを残すように選択的に除去することにより、第1パターンを前記基体上に形成する工程と、
被処理基板上に形成された被加工膜上のパターン形成領域に前記第1パターンを貼付する工程と、
を含むことを特徴とするパターン形成方法。 Forming a block copolymer-containing film, a graft copolymer-containing film or a polymer mixed film on a substrate;
Self-assembling the block copolymer-containing film, graft copolymer-containing film or polymer mixed film;
By selectively removing a plurality of kinds of polymers contained in the self-assembled block copolymer-containing film, graft copolymer-containing film or polymer mixed film so as to leave at least one kind of polymer, the first pattern is obtained. Forming on the substrate;
Applying the first pattern to a pattern forming region on a film to be processed formed on a substrate to be processed;
A pattern forming method comprising:
を特徴とする請求項1に記載のパターン形成方法。 Forming the first pattern into the shape of the pattern formation region and attaching it to the pattern formation region;
The pattern forming method according to claim 1.
を特徴とする請求項1または2に記載のパターン形成方法。 Affixing an adhesive layer on the first pattern, and affixing the first pattern to the pattern formation region by the adhesive layer;
The pattern forming method according to claim 1, wherein:
を特徴とする請求項1〜3のいずれか1つに記載のパターン形成方法。 Removing the substrate after pasting the first pattern together with the substrate on the pattern forming region;
The pattern forming method according to any one of claims 1 to 3.
を特徴とする請求項1〜4のいずれか1つに記載のパターン形成方法。 Affixing the substrate on which the first pattern is formed to a support member; and affixing the first pattern together with the support member to the pattern formation region, and then removing the support member and the substrate.
The pattern forming method according to claim 1, wherein:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010143060A JP2012005939A (en) | 2010-06-23 | 2010-06-23 | Pattern forming method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010143060A JP2012005939A (en) | 2010-06-23 | 2010-06-23 | Pattern forming method |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012005939A true JP2012005939A (en) | 2012-01-12 |
Family
ID=45537132
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010143060A Pending JP2012005939A (en) | 2010-06-23 | 2010-06-23 | Pattern forming method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2012005939A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20130086177A (en) * | 2012-01-23 | 2013-07-31 | 도쿄엘렉트론가부시키가이샤 | Etching method and etching apparatus |
US8920664B2 (en) | 2012-07-18 | 2014-12-30 | Kabushiki Kaisha Toshiba | Pattern forming method |
US9279191B2 (en) | 2012-09-07 | 2016-03-08 | Kabushiki Kaisha Toshiba | Pattern forming method |
JP2016513368A (en) * | 2013-02-14 | 2016-05-12 | エーエスエムエル ネザーランズ ビー.ブイ. | Method for providing lithographic features spaced on a substrate by self-assembly of a block copolymer |
-
2010
- 2010-06-23 JP JP2010143060A patent/JP2012005939A/en active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20130086177A (en) * | 2012-01-23 | 2013-07-31 | 도쿄엘렉트론가부시키가이샤 | Etching method and etching apparatus |
JP2013149915A (en) * | 2012-01-23 | 2013-08-01 | Tokyo Electron Ltd | Etching method and etching device |
US9691643B2 (en) | 2012-01-23 | 2017-06-27 | Tokyo Electron Limited | Etching apparatus |
KR102015875B1 (en) | 2012-01-23 | 2019-08-29 | 도쿄엘렉트론가부시키가이샤 | Etching method and etching apparatus |
US8920664B2 (en) | 2012-07-18 | 2014-12-30 | Kabushiki Kaisha Toshiba | Pattern forming method |
US9279191B2 (en) | 2012-09-07 | 2016-03-08 | Kabushiki Kaisha Toshiba | Pattern forming method |
JP2016513368A (en) * | 2013-02-14 | 2016-05-12 | エーエスエムエル ネザーランズ ビー.ブイ. | Method for providing lithographic features spaced on a substrate by self-assembly of a block copolymer |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5542766B2 (en) | Pattern formation method | |
JP4990479B2 (en) | A novel planarization method for multilayer lithography processes | |
TWI601624B (en) | Imprint apparatus and method of manufacturing article | |
JP2007535172A (en) | Compliant hard template for UV imprinting | |
US9087875B2 (en) | Pattern formation method for manufacturing semiconductor device using phase-separating self-assembling material | |
JP2011165855A (en) | Pattern forming method | |
JP2014053558A (en) | Pattern formation method | |
TW201413373A (en) | Pattern formation method | |
JP5537400B2 (en) | Pattern forming method and apparatus | |
KR102651697B1 (en) | Trench assisted chemoepitaxy (trac) dsa flow | |
US20150050599A1 (en) | Methods of providing patterned epitaxy templates for self-assemblable block copolymers for use in device lithography | |
JP5114962B2 (en) | Imprint mold, imprint evaluation apparatus using the same, resist pattern forming method, and imprint mold manufacturing method | |
JP2012005939A (en) | Pattern forming method | |
TWI509348B (en) | Methods of providing patterned templates for self-assemblable block copolymers for use in device lithography | |
JP2016173415A (en) | Pattern forming method | |
JP2008015462A (en) | Method of fabricating mold | |
JP4939994B2 (en) | Pattern forming method and semiconductor device manufacturing method | |
JP4967630B2 (en) | Imprint mold and imprint mold manufacturing method | |
JP2006269936A (en) | Circuit pattern transferring device and method therefor | |
KR101669922B1 (en) | Photolithography Method | |
US20160077436A1 (en) | Patterning method, and template for nanoimprint and producing method thereof | |
US10018915B2 (en) | Pattern forming method | |
US20140045341A1 (en) | Pattern forming method | |
TWI569094B (en) | Methods for providing lithography features on a substrate by self-assembly of block copolymers | |
JP2015115524A (en) | Method of manufacturing imprint mold |