JP2011522478A - 放送受信機システム - Google Patents

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Abstract

放送アナログ周波数を受信できるチューナー回路と受信された放送信号を復調できる汎用プロセッサとの間に接続するよう構成されたブリッジ回路であって：チューナー回路からアナログの形で少なくとも一つの信号成分を受け取ることができるチューナー・インターフェースと；前記チューナー・インターフェースからアナログの信号を受信し、それをフィルタ処理のためのデジタル信号に変換するよう接続されたアナログ‐デジタル・コンバータと；前記デジタル信号を受け取り、フィルタ処理するよう接続されたデジタル・フィルタと；外部デジタル・インターフェースと；
前記外部デジタル・インターフェースを介して制御情報を受信するよう構成されたマイクロコントローラとを有し、前記アナログ‐デジタル・コンバータおよび前記デジタル・フィルタの一つまたは複数が制御可能に可変なクロック入力を与えられる、回路。

Description

本発明は、概括的には放送受信機に関する。より詳細には、本発明のさまざまな実施形態は、あらゆる既知の周波数および規格でのデジタル・ラジオおよびテレビジョン放送を受信するのに好適な装置および方法に関する。既知の規格の例はDAB、DVBおよびATSCを含む。
テレビジョン（TV）およびラジオは今や無線周波数（RF: radio frequency）信号を使って映像および／または音声を放送し、受信するために使われる、今やどこにでもある遠隔通信媒体である。あらゆるテレビジョンおよびラジオは、何らかの形の受信機システムを利用する。受信機とは、アンテナからその入力を受け取り、一つまたは複数のフィルタを使って必要とされる信号をアンテナが拾った他の信号から分離し、必要とされる信号をさらなる処理のために好適な振幅にまで増幅し、最終的に信号を復調し、復号してエンドユーザーのための消費可能な形、たとえば音声、映像、デジタル・データなどにする電子回路である。
しかしながら、テレビジョンおよびラジオ信号のいずれについても、異なる国は異なる型の放送規格を使っており、その大半はさまざまな度合いで互いに互換性を欠く。結果として、受信機技術は使用されている放送規格に応じて国によって大きく変化する。
アナログTVについては、国により、幅広い範囲の異なる規格がある。最も一般的なアナログテレビジョン規格の例は：PAL、NTSCおよびSECAMである。世界的なデジタル・テレビジョン（DTV: digital television）での状況は、議論の余地はあるがそれに比べれば単純であり、たいていの現行のデジタル・テレビジョン・システムはMPEG-2多重化データ・ストリーム規格に基づくMPEG-2ビデオ・コーデックを使っている。しかしながら、デジタルTVの状況は、MPEG-2ストリームがどのように放送信号に変換されるか、最終的にそれが視聴のためにどのように復号されるかの詳細においてデジタル規格が著しく異なっているという事実によって複雑にされる。
DTV信号が送信される一つの規格は、デジタル・ビデオ放送（DVB: Digital Video Broadcasting）を通じてである。これは、デジタル・テレビジョンのための国際的に受け入れられているオープン規格の組を表す。DVBシステムは多様なアプローチを使って信号データを配信する。それには、衛星（DVB-S、DVB-S2およびDVB-SH；またSMATV経由の配信についてはDVB-SMATV）；ケーブル（DVB-C）；地上波テレビジョン（DVB-T、DVB-T2）およびハンドヘルド機器用デジタル地上波テレビジョン（DVB-H）によるもの；マイクロ波を介してDTT（DVB-MT）、MMDS（DVB-MC）および／またはMVDS規格（DVB-MS）を使うものが含まれる。
DVBはヨーロッパで広く使われているものの、北米はATSC（Advanced Television Systems Committee［先進テレビジョン・システム委員会］）規格を使っており、日本はISDB（Integrated Services Digital Broadcasting［統合サービス・デジタル放送］）規格を使っている。このそれぞれは種々の放送媒体、たとえば地上波、ケーブルまたは衛星媒体上で使われうる。媒体に依存して、異なる変調が使われる。たとえば、地上波送信のためにはCOFDM（Coded Orthogonal Frequency Division Multiplexing［符号化直交周波数分割多重］）が、ケーブル送信にはQAM（Quadrature Amplitude Modulation［直交振幅変調］）が、衛星送信にはQPSK（Quadrature Phase Shift Keying［直交位相偏移符号化］）である。
状況は、AMおよびFMのようなアナログ規格やユーレカ１４７（Eureka 147）（「DAB」とブランドされる）、DAB+、HDラジオなどといった一連のデジタル規格のラジオでも同様である。
今日のデジタル放送市場において使われている多くの互換性のない放送送信規格は、受信デジタル信号の必要な処理（復調、誤り訂正、復号など）を実行するために専用のアルゴリズムを使う専用の受信機を製造することを要求する。しかしながら、多くの専用ソリューションをもつことはいくつかの理由で望ましくない。たとえば、受信機ハードウェアを各規格用にカスタマイズすることは開発コストを押し上げ、最終的には個々の製品が、しばしば一つの地域でしか動作可能でない一つの規格に縛られることを意味する。その結果は、現在知られている技術は概して柔軟性に欠くとともに、作るのが高価だということである。
任意のグローバル送信規格と互換性があり、将来の規格に容易にアップグレードできるマルチ規格放送受信機は、現在知られている技術では提供されない。さらに、開発、製造および実装上のコストを効率的に削減するために汎用コンピュータ・ハードウェアを利用する放送受信機は、現在知られている技術では提供されない。
本発明の諸実施形態によれば、付属の請求項において記載される回路、システム、方法およびコンピュータ・コードが提供される。
本発明のある実施形態によれば、放送アナログ周波数を受信できるチューナー回路と受信された放送信号を復調できる汎用プロセッサとの間に接続するよう構成されたブリッジ回路が提供される。本回路は：チューナー回路からアナログの形で少なくとも一つの信号成分を受け取ることができるチューナー・インターフェースと；前記チューナー・インターフェースからアナログの信号を受信し、それをフィルタ処理のためのデジタル信号に変換するよう接続されたアナログ‐デジタル・コンバータと；前記デジタル信号を受け取り、フィルタ処理するよう接続されたデジタル・フィルタと；外部デジタル・インターフェースと；前記外部デジタル・インターフェースを介して制御情報を受信するよう構成されたマイクロコントローラとを有し、前記アナログ‐デジタル・コンバータおよび前記デジタル・フィルタの一つまたは複数が制御可能に可変なクロック入力を与えられる。
本発明のもう一つの実施形態によれば、前記制御可能に可変なクロック入力が、受信された信号の帯域幅を考慮に入れて決定される。
本発明のもう一つの実施形態によれば、前記制御可能に可変なクロック入力が、前記外部デジタル・インターフェースを介して受信された制御情報に応答して前記マイクロコントローラによって決定される。
本発明のもう一つの実施形態によれば、前記アナログ‐デジタル・コンバータおよび前記デジタル・フィルタの両方が制御可能に可変なクロック入力を与えられる。
本発明のもう一つの実施形態によれば、共通の制御可能に可変なクロック信号が前記アナログ‐デジタル・コンバータおよび前記デジタル・フィルタに与えられる。
本発明のもう一つの実施形態によれば、前記アナログ‐デジタル・コンバータがオーバーサンプリング型のコンバータを含む。
本発明のもう一つの実施形態によれば、前記アナログ‐デジタル・コンバータが複数のアナログ‐デジタル・コンバータ・デバイスを含み、その一つまたは複数が信号処理要件に依存して選択的に非アクティブにされる（deactivated）ことができる。
本発明のもう一つの実施形態によれば、前記アナログ‐デジタル・コンバータの一つまたは複数がシグマ‐デルタ型のコンバータを含む。
本発明のもう一つの実施形態によれば、前記デジタル・フィルタがデジタル信号プロセッサとして実装される。
本発明のもう一つの実施形態によれば、受信される信号の帯域幅が所定の帯域幅より小さく、前記デジタル信号プロセッサが、受信される信号より広いフィルタ通過帯域幅を用いるパススルー・モードに設定されることができる。
本発明のもう一つの実施形態によれば、前記デジタル信号プロセッサが、信号成分当たり一つの信号経路を有する。
本発明のもう一つの実施形態によれば、前記信号経路が第一のデジタル・フィルタを有する。
本発明のもう一つの実施形態によれば、本回路は、一つまたは複数の有限インパルス応答フィルタを有する。
本発明のもう一つの実施形態によれば、本回路は、第一の無限インパルス応答フィルタを有する。
本発明のもう一つの実施形態によれば、前記クロック・ユニットが、プログラム可能な分周器（divider）に動作可能に結合された位相ロック・ループを有する。
本発明のもう一つの実施形態によれば、前記位相ロック・ループが、少なくとも一つのプログラム可能な入力をもつ多段ノイズ成形構造によって制御される統合されたフィードバック・カウンタを有する。
本発明のもう一つの実施形態によれば、前記クロック・ユニット入力のプログラム可能なコンポーネントが直接的または間接的に前記マイクロコントローラによって設定される。
本発明のもう一つの実施形態によれば、前記チューナー・インターフェースがチューナー回路からアナログの形のIおよびQ信号成分を受け取るよう構成されている。
本発明のもう一つの実施形態によれば、本回路はドングル内に実装され、前記外部インターフェースは外部汎用コンピューティング・デバイスとのインターフェースである。
本発明のもう一つの実施形態によれば、本回路はPCミニカード上に実装され、前記外部インターフェースはカード・インターフェースである。
本発明のもう一つの実施形態によれば、本回路はPCマザーボード上に実装され、前記外部インターフェースは前記マザーボードの残りの部分との回路インターフェースである。
本発明のもう一つの実施形態によれば、本回路は、チューナー回路と一緒に統合された回路上に設けられる。
本発明のもう一つの実施形態によれば、前記チューナー回路が、TV放送信号を含む複数の変調された無線周波数信号を検出するよう動作可能であり、それぞれ受信されたアナログ信号を周波数変換および事前選択するよう構成されたアナログ・ミキサーおよびアナログ・フィルタ回路を有するチューナー回路を含む。
本発明のもう一つの実施形態によれば、前記チューナー回路がアナログ・ミキサーを有し、該アナログ・ミキサーが制御入力をもちそれにより周波数変換因子が構成設定可能である。
本発明のもう一つの実施形態によれば、前記チューナー回路がフィルタ回路を有し、該フィルタ回路が制御入力をもちそれにより選択されるアナログ周波数が構成設定可能である。
本発明のもう一つの実施形態によれば、前記チューナー回路がさらに、前記アナログ・フィルタとアナログ‐デジタル・コンバータとの間に接続された一つまたは複数のチューニング可能な増幅器を有し、各チューニング可能な増幅器が増幅率を決定する制御入力をもつ。
本発明のもう一つの実施形態によれば、制御入力が前記マイクロプロセッサにより決定される。
本発明のもう一つの実施形態によれば、制御入力が、前記外部インターフェース上で受信された制御情報に応じて前記マイクロプロセッサによって決定される。
本発明のある実施形態によれば、放送アナログ周波数を受信できるチューナー回路と受信された放送信号を復調できる汎用プロセッサとの間に接続するよう構成されたブリッジ回路が提供される。本回路は：チューナー回路からアナログの形で少なくとも一つの信号成分を受け取ることができるチューナー・インターフェースと；前記チューナー・インターフェースからアナログの信号を受信し、それをフィルタ処理のためのデジタル信号に変換するよう接続されたアナログ‐デジタル・コンバータと；前記デジタル信号を受け取り、フィルタ処理するよう接続されたデジタル・フィルタと；出力デジタル・インターフェースとを有しており、前記アナログ‐デジタル・コンバータは、前記アナログの信号のサンプリング・レートを決定する制御可能に可変なクロック入力を与えられる。
本発明のある実施形態によれば、放送アナログ周波数を受信できるチューナー回路と受信された放送信号を復調できる汎用プロセッサとの間に接続するよう構成されたブリッジ回路が提供される。本回路は：チューナー回路からアナログの形で少なくとも一つの信号成分を受け取ることができるチューナー・インターフェースと；前記チューナー・インターフェースからアナログの信号を受信し、それをフィルタ処理のためのデジタル信号に変換するよう接続されたアナログ‐デジタル・コンバータと；前記デジタル信号を受け取り、フィルタ処理するよう接続されたデジタル・フィルタと；出力デジタル・インターフェースとを有しており、前記デジタル・フィルタは、フィルタ通過帯域幅を決定する制御可能に可変なクロック入力を与えられる。
本発明およびいかにして本発明が実施されうるかをよりよく理解するために、ここで、あくまでも例として付属の図面を参照する。
本発明の放送受信機システムのある実施形態を示す図である。 チューナー１０の例を示す図である。 チューナー・クロック・ユニット１０８によって生成されるクロックが三つのVCOのうちの一つから導出される、本発明のある実施形態を示す図である。 本発明のある実施形態に基づく、ブリッジ２０のさらなる詳細を示す図である。 本発明の諸実施形態に基づく、デジタル信号プロセッサ（DSP: digital signal processor）のさらなる詳細を示す図である。 周波数の関数としての大きさとして、デジタル・フィルタ処理のスケーラビリティを、ここではDAB、DVB-5MHz、DVB-6MHz、DVB-7MHzおよびDVB-8MHzモードについて示す例示的なグラフである。 クロック２０８の例を示す図である。 コンピュータ・インターフェース２０９の例を示す図である。 Ａは、本発明のある実施形態に基づいて実行される可能な圧縮プロセスの例を示す図であり、Ｂは、本発明の諸実施形態に基づくデータ・パケットの例を示す図である。 本発明のある実施形態に基づくソフトウェア復調器のさらなる詳細を示す図である。
当業者は、本開示は本発明を実行する最良の形態と考えられるものおよび適宜他の形態を記載しているものの、本発明は好ましい実施形態のこの記載に開示される特定の構成および方法に限定されるべきでないことを理解するであろう。
図１は、本発明の放送受信機システムのある実施形態を示している。本放送受信機システムは：チューナー１０と、チューナー‐復調器ブリッジ回路（「ブリッジ」）２０と、ソフトウェア復調器３０とを有している。本稿で用いる「ブリッジ」または「ブリッジ回路」の用語は、アナログ・チューナーと復調器との間に配備されるいかなる回路をも意味すると解釈すべきである。図１に示される実施形態によれば、チューナー１０、ブリッジ２０およびソフトウェア復調器３０は、好適なデータ接続によって動作可能にリンクされた三つの別個のコンポーネントを有するモジュラー・システムとして配備される。本発明の別の実施形態によれば、チューナー１０とブリッジ２０は、たとえばチューナーとブリッジの要素が同じチップ上にあることによって、単一のモジュールに組み合わされてもよい。さらに別の実施形態によれば、ハートウェア・コンポーネントであるチューナー１０およびブリッジ２０のそれぞれが単一のモジュールに組み合わされてもよい。単一のモジュールとはたとえば、PCIエクスプレス・カード、ミニカードまたはUSBデバイスのようなPC拡張デバイス、あるいはたとえばコンピュータのマザーボード上にある専用のコンピュータ・チップである。ある実施形態によれば、本発明の放送受信機システムは、携帯電話のような移動体デバイス上に組み込まれる。
以前に知られていた放送受信機技術は、概して、放送信号を受信するためのハードウェア・チューナーと、はいってくる無線周波数信号の搬送波から情報内容を復元するのに使われる専用のハードウェア復調器を備えて展開されていた。しかしながら、これらの以前に知られていた技術は、ハードウェア復調器コンポーネントのコストのため、製造するのが高価であり、単一の放送規格に従った動作のみに限定されていた。
本発明の諸実施形態では、ソフトウェア復調器３０は、コンピューティング・デバイス７０上の一つまたは複数の汎用マイクロプロセッサの処理パワーを使うよう動作可能であり、それにより処理の負担を専用の復調器ハードウェアからソフトウェアに移す。コンピューティング・デバイス７０は一般に、デスクトップ・コンピュータ、ラップトップまたは他の同様の、このタスクのために好適な一つまたは複数の汎用マイクロプロセッサをもつ装置である。
図１にはまた、アナログまたはデジタルの放送信号、一般にはラジオまたはテレビジョン送信信号を受信するための、チューナー１０に接続されたアンテナ６０が示されている。単一のアンテナしか示されていないが、実施形態によっては二つ以上のアンテナがチューナー１０に接続されてもよい。それによりたとえば改善された信号強度のためにデュアル・アンテナ実装が可能になる。あるいは、同時にまたは代替として異なる型のアンテナがチューナーに接続することが許容される。
放送受信機システムはさらに、ブリッジ２０とコンピュータ７０との間のコンピュータ・データ接続５０を有する。コンピュータ・データ接続５０はいかなる好適なコンピュータ・インターフェースであってもよく、たとえばUSB、ファイアワイヤ（FireWire）その他といったシリアル・インターフェースであってもよい。
図２は、チューナー１０のさらなる詳細を示している。おおまかには、チューナー１０は無線周波数（RF）信号を検出し、次いでそれを増幅してさらなる処理に好適な形に変換するよう動作可能である。そこで、チューナー１０はさらに、一つまたは複数の低周波数１０４および一つまたは複数の高周波数１０５入力をもつアンテナ・インターフェース１０２を有する。各入力は、幅広い範囲の放送周波数をサポートする無線周波数信号を受信するのに好適なアンテナに接続できる。図２に示される例では、低周波数アンテナ入力１０４はさまざまなAM帯域周波数を受信し、高周波数アンテナ入力１０５はVHF、バンド３（Band 3）、バンド４／５（Band 4/5）およびLバンド無線周波数信号を受信する。好ましい諸実施形態によれば、チューナー・インターフェースは、次の表にまとめられるように、150kHzないし1.9GHzの幅広い周波数スペクトル・カバレージをサポートする。
Figure 2011522478
 本発明の諸実施形態のチューナー１０は、狭い周波数帯域幅および広い周波数帯域幅の両方でインターフェース１０２を通じてはいってくる信号を受信するよう動作可能である。好ましい諸実施形態によれば、チューナー１０は、次のうちの一つまたは複数から選択される帯域幅をサポートする：＜200kHz、200kHz、300kHz、600kHz；1.536MHz；および／または5-8MHz。しかしながら、他の帯域幅も必要に応じてサポートされてもよい。
上述した周波数および帯域幅を受信することをサポートすることによって、チューナー１０は、世界中で現在使われているさまざまな放送規格のうちの任意の信号周波数および／または帯域幅と互換である。サポートされる放送規格の例は、これに限られないが：T-DMB、DVB-T/H、ISDB-T、MediaFLO、DTMB、CMMB（UHF）、T-MMB、AM、FM、DRM、DAB、HDラジオを含む。
本明細書を通じて、用語「放送受信モード」は、種々の放送規格のうちの一つまたは複数をサポートするために使われるチューナー１０、ブリッジ２０および／またはソフトウェア復調器３０の個別的な構成設定のそれぞれを意味するものとして使われる。
アンテナ・インターフェース１０２は典型的にはさらに、各入力上に一つまたは複数の増幅器１０３を有する。前記一つまたは複数の増幅器は、いかなる周波数または帯域幅であれ、はいってくる無線周波数信号の振幅を増すよう動作可能である。一般に、前記一つまたは複数の増幅器１０３は、アンテナ６０によって捕捉された信号を増幅するために配備される、帯域最適化された（band-optimized）低雑音増幅器（LNA: low noise amplifier）である。LNAは、はいってくる信号をミキサー／フィルター・ブロック１０６に渡すフィード経路における損失を最小にするために、アンテナ入力の近くに位置されてもよい。低雑音増幅器が例として設けられているが、必要に応じて低雑音増幅器に加えて、あるいは低雑音増幅器の代わりとして他の増幅器が使用されてもよい。
ミキサー／フィルター・ブロック１０６に達する前に、入力信号をより望ましい周波数に変えるために追加的な周波数ミキサー１０９が使用されてもよい。低周波数入力１０４に到着するAM信号のような低周波数の入力信号の場合に特にそうである。チューナー・クロック１０７は、上方変換する（up-converting）位相ロック・ループ（PLL）駆動VCO（phase locked loop driving VCO）１１１を有する。VCO１１１は信号を生成し、その信号が、アンテナ・インターフェース１０２内の低雑音増幅器からの増幅された信号とともに、ミキサー１０９に供給される。これに関し、入力信号（特に低周波数の入力信号）は、より高い周波数に上方混合され（up-mixed）された後、下方変換（down-conversion）および事前選択（pre-selection）のためにミキサー／フィルター・ブロック１０６に渡されてもよい。
チューナー１０はさらに、インターフェース１０２で受信された入力信号の下方変換のためおよび所望の信号の事前選択のために、ミキサー／フィルター・ブロック１０６を有する。ミキサー／フィルター・ブロック１０６は、周波数、フィルタ処理および利得の面で構成設定可能であり、適切な位相フィルタを使って、受信した入力信号を同相（I: in-phase）成分と直交（Q: quadrature）成分に分割するよう動作可能である。ミキサー／フィルター・ブロック１０６は、同相および直交発振器信号で駆動される一対のミキサー３０３と、それぞれ付随する抵抗器およびコンデンサによって設定可能な粗いまたは細かい帯域幅調整を可能にする一対のフィルタ１１７と、一つまたは複数の可変増幅器１１８とを有する。ある実施形態では、前記フィルタは低域通過フィルタとして構成されてもよいし、あるいは別の実施形態では、両フィルタは、I経路とQ経路の間の90度の位相関係を利用して複素ポリフェーズ帯域通過フィルタ応答を生成してもよい。好ましい実施形態では、低域通過応答を使うか帯域通過応答を使うかの選択は、チューナー・コントロール１２０を通じて選択可能である。チューナー・コントロール１２０は、マイクロコントローラ２０２から命令を受け取る際に、チューナー１０の制御可能な諸側面の制御にも使われる。
ミキサー／フィルター・ブロック１０６は、チューナー・クロック・ユニット１０８内のVCO １１２によって生成される第二のクロックによって駆動される。アーキテクチャ上は、チューナー・クロック・ユニット１０８内のPLLは、図４および図７を参照して後述するブリッジ・クロック２０８のPLLと類似であるが、チューナー・クロック・ユニット１０８はブリッジ・クロック２０８とは、下記のように、その実装上の詳細において異なる。
本発明のある実施形態によれば、チューナー・クロック・ユニット１０８は、クロック乗算（clock multiplying）位相ロック・ループ（PLL）、たとえば分数N〔フラクショナルN〕型合成（fractional-N synthesizing）PLL １１５を使う。従来の合成器（synthesizer）は、プログラム可能な除算比をもつ除算器を含む位相ロック・ループ（PLL）を使い、その除算比はどの一つの周波数設定についても固定されている。しかしながら、そのような合成器の周波数分解能は概して位相周波数検出器（phase frequency detector）レートによって制限される。よって、5kHzの位相検出器レートを使う場合、分解能は5kHzに制限されることになる。しかしながら、本発明の諸実施形態の放送受信機システムの分数N型合成PLL構成は、ずっと細かい周波数制御を提供する。
チューナー・クロック・ユニット１０８によって生成されるクロックは、少なくとも一つの電圧制御発振器（VCO: voltage controlled oscillator）１１２から導出される。おおまかには、分数N型PLL １１５は、前記一つまたは複数のVCOを、所定の基準周波数の分数倍である周波数にロックするよう動作可能である。分数N型PLL １１５では、VCOは決して厳密に「周波数上（on frequency）」にはならない。換言すれば、決して基準周波数の厳密な整数倍にはならない。基準周波数のあるサイクルでは、VCO周波数はある量だけ高いように見える。次のサイクルでは、VCOは同じだけ低いように見える。したがって、分数N型PLL １１５は、位相検出器の交互のサイクルごとにVCO周波数を上げ、次いで下げるよう傾斜的に増減させようとする。
図３は、チューナー・クロック・ユニット１０８によって生成されるクロックが三つのVCO ３０１のうちの一つから導出される、本発明のある実施形態を示している。各VCOは所定の周波数範囲をカバーできる。一例によれば、第一のVCOは1800ないし2500MHzの範囲をカバーしてもよく、第二のVCOは2400ないし3000MHzの範囲をカバーしてもよく、第三のVCOは2900ないし4000MHzの範囲をカバーしてもよい。したがって、全体として、この例における三つのVCOは、1800ないし4000MHzの周波数範囲をカバーする出力クロックを提供できる。このセットアップによれば、制御論理３０４が、はいってくる信号の周波数に基づいて、ミキサー／フィルター・ブロック１０６を駆動するための適切な信号を生成するのに好適な関連するVCOを決定する。
ある実施形態に基づく放送受信機システムは、150kHzないし1900MHzの周波数範囲内で送信信号を受信するよう動作可能である。低周波数AM信号に対する上方混合動作のため、Fin（図３に示されるような）は64MHzから1900MHzまで変わりうる。三つのVCO ３０１後に位置される好適なプログラム可能なN除算器（N-divider）３０２により、上に示した範囲内のいかなる到来信号も（ミキサー３０３を通じて）下方変換することが可能である。この例によれば、整数Nは、放送モード、すなわちバンド２、バンド３、バンド４／５およびLバンドに依存して、それぞれ32、16、4または2の値を取りうる。しかしながら、適切な場合には他の整数が使用されてもよい。
チューナー１０の出力は、ミキサー／フィルター・ブロック１０６によって生成された同相（I）および直交（Q）信号成分である。関連するIおよびQチャネル経路は、ブリッジ２０上の等価なIおよびQ入力に動作可能に接続されており、それによりチャネル・データがチューナー１０とブリッジ２０との間で伝送されることを可能にする。しかしながら、いくつかの例では、IおよびQチャネル経路の両方を使うことは必要ないこともあり、その場合、一つの経路は適切にバイパスされうることを注意しておくべきである。具体的には、これは、ミキサー／フィルタ１０６に到着するゼロおよび低い中間周波数（IF: intermediate frequency）について当てはまる。
図４は、本発明のある実施形態に基づくブリッジ２０を示している。本ブリッジは：チューナー・インターフェース２０１、マイクロコントローラ２０２、デュアル・アナログ‐デジタル・コンバータ（ADC）２０３、デジタル信号プロセッサ（DSP）２０５、周波数合成器モジュール２０６、クロック生成器２０７およびコンピュータ・インターフェース２０９を有する。ブリッジ２０はさらに、必要な電力供給およびバイアス参照をブリッジ２０のさまざまなコンポーネントに分配する電力管理モジュール２２０を有する。便宜上、周波数合成器２０６およびクロック生成器２０７はまとめて「クロック」２０８と称される。クロックについては、図７を参照してより詳細に述べることになる。
マイクロコントローラ２０２は、本発明の諸実施形態に基づき、コンピュータ７０内に存在しソフトウェア復調器３０によって使用される汎用マイクロプロセッサとは対照的に、専用のオンチップ・プロセッサである。マイクロコントローラ２０２は、好適なデータ接続により：チューナー・インターフェース２０１を介してコントロール１２０に入力するようチューナー１０に；ブリッジ２０（アナログ‐デジタル・コンバータ（ADC）２０３およびデジタル信号プロセッサ（DSP）２０５を制御する）に；ならびにコンピュータ・インターフェース２０９に接続される。
本発明の諸実施形態によれば、マイクロコントローラ２０２は、ひとたび該マイクロコントローラがホスト・コンピュータ７０から制御命令を受け取ったら、チューナー１０に制御情報を送るよう動作可能である。これらの命令の例としては、これに限られないが：ミキサー／フィルタ１０６において適切なフィルタ処理を設定することによってチューナー受信周波数を設定する、一つまたは複数の増幅器１１８の利得を設定する、帯域選択を実行するおよびフィルタ帯域幅を構成設定することが含まれる。マイクロコントローラ２０２は、ADC ２０３にもたとえばサンプル周波数を設定するために、またDSP ２０５に、および／またはコンピュータ・インターフェース２０９にも制御命令を送る。DSP ２０５および／またはコンピュータ・インターフェース２０９に送られる命令の例としては、これに限られないが：圧縮をオン／オフする、レート制御を構成設定する、クロック・レートを構成設定するならびにDSPおよび／またはコンピュータ・インターフェース２０９の制御可能な他の諸側面を好適な命令を発することによって構成設定することが含まれる。
チューナー・インターフェース２０１は、双方向のデータ通信をサポートする。したがって、チューナー・インターフェース２０１は、マイクロコントローラにチューナー１０とインターフェースをもつことを可能にするほか、チューナー１０からのデータの受信もサポートする。図２を参照して上述したように、チューナー１０の出力は、ミキサー／フィルター・ブロック１０６内のプログラム可能なフィルタを通されたアンテナ・インターフェース１０２からの入力信号の同相（I）および直交（Q）成分である。チューナー・インターフェース２０１で受信されたのち、IおよびQ成分はそれぞれ、好適な伝送経路を介してアナログ‐デジタル・コンバータ（ADC）２０３に別個に渡される。好ましい諸実施形態によれば、IおよびQ成分経路はそれぞれ独自のADCをもつ。任意的に、I成分とQ成分は、前記ADCに達する前に、まず前記伝送経路上の一つまたは複数の追加的な増幅器を通ってもよい。
当業者には知られているように、ADC（analog-to-digital converter［アナログ‐デジタル・コンバータ］）２０３は、入力電圧または電流からの連続信号をデジタル処理のための離散的なデジタル整数に変換するのに使われる電子集積回路である。この場合、入力信号は一般に何らかの種類の放送送信信号に関するものである。ADC ２０３によって与えられるデジタル出力は必要に応じて種々の符号化方式、たとえばグレー符号、二の補数または他の任意の好適な符号化方式を利用しうる。
一例によれば、ADC ２０３は「オーバーサンプリング」ADCである。オーバーサンプリングADCでは、信号は、はいってくる信号の帯域幅または最高周波数の２倍よりも有意に高いサンプリング周波数でサンプリングされる。結果として、量子化ノイズ（すなわち、まるめおよび／または打ち切りにより生じる、アナログ信号値と量子化されたデジタル値との間の差）が、当該コンバータを見込みをもって（viably）通過できる周波数範囲全体にわたって広がった平坦なパワースペクトル密度として、導入される。
本発明の諸実施形態に基づいて使用されるオーバーサンプリングADCのある既知の型は、「シグマ‐デルタ」ADCである。シグマ‐デルタADCは、所望の信号を、必要とされる信号帯域に対して所定の大きな因子だけオーバーサンプリングする。シグマ‐デルタ・コンバータは、その出力スペクトルの高い部分に不釣り合いなほどより多くの量子化ノイズを生じるという特徴がある。ターゲット・サンプリング・レートの何らかの所定の倍数でシグマ‐デルタADCを実行し、オーバーサンプリングされた信号を低域通過フィルタ処理してより低いレートにすることによって、コンバータの帯域全体にわたって考えたときの平均よりも少ないノイズをもつ出力信号を得ることができる。よって、シグマ・デルタADCを使うことで、より高い実行分解能が得られる。
電力消費を最適にするために、ADC ２０３上で電力最適化方式が用いられる。特に、低帯域幅信号について電力要件が軽減される。この電力最適化方式は、サンプル・レートに依存するおよび／または現在の放送受信モードのような他の何らかの変化するシステム属性に依存する。この依存最適化は、一般に、マイクロコントローラ２０２によって生成される制御語の状態に基づいて、ADC ２０３内のローカル復号論理を介して実装される。一例によれば、「DCCG_MODE」という制御語は、最大サンプル・レート・モードと最小サンプル・レート・モードの間で、ADCバイアス条件を適切にスケーリングする。このようにして、ADC ２０３内の内部回路は、必要なときに、たとえば高いサンプル・レートで動作するときに、より多くの電力を消費するよう設定される。別の例によれば、二つのADCの一方（I経路ADCまたはQ経路ADC）を無効にするためにも好適な制御語が使われる。このモードは、ミキサー／フィルター・ブロック１０６から出る２チャネルのIおよびQインターフェースが必要とされない、中間周波数（IF）に基づく信号受信について特に有用でありうる。
ある実施形態によれば、ブリッジ２０は、チューナー１０と一般に低電圧のADC ２０３の間のインターフェースを最適化するために、ADC ２０３のフロントエンドにおいて、レベルをシフトさせる減衰入力バッファ（level shifting, attenuating input buffer）（図示せず）、たとえば6dBの減衰入力バッファを組み込む。この入力バッファは、ADC ２０３への最大信号レベルを制限するはたらきもできる。
デジタル・ラジオおよびテレビジョン放送に好適な従来知られていた放送受信機は、典型的にはパイプラインにされたADC実装を使っていた。これらの実装は一般に、ADCのダイナミックレンジ内での信号占有を効果的に最大にするために、ADCのまわりに結合されたアナログ自動利得制御（AGC: automatic gain control）ループを用いて動作していた。そのような実装は典型的には、10未満の有効ビット数（ENOB: Effective Number of Bits）の分解能を達成し、複雑な較正技法およびアルゴリズムを使うことなくしては、今日の低電圧半導体技術において実装するのは難しい。しかしながら、受信機AGCアプローチにおけるアルゴリズム上の柔軟性を提供し、より高いレイテンシのAGCループ（USBインターフェースのレイテンシに起因する）を許容するためには、ENOBが10を超える分解能が好ましい。本発明の諸実施形態に基づくADC ２０３のアーキテクチャの基本的な信号対量子化雑音比（SQNR: signal to quantization noise ratio）は、要求される最高のデータ・レートにおいて、10.6 ENOBである。これは、今日の低電圧半導体技術における低精度コンポーネントを用いて、複雑な較正技法およびアルゴリズムを必要とすることなく、達成される。
本発明のある好ましい実施形態によれば、デュアルADC配備がある。すなわち、I成分経路とQ成分経路のそれぞれにADC ２０３があり、各ADCが12倍のオーバーサンプリング・レートをもって10を超える有効ビット数（ENOB）を提供する。好ましくは、これらデュアルADCの一方または両方が必要に応じて有効／無効にできる。
ADC出力２０４は好適な形でDSP ２０５に渡される。たとえば、ADC ２０４からの出力はDSP ２０５に、４ビットの２の補数の語として、その後の間引き（decimation）およびデジタル・フィルタ処理工程のために渡される。
図５は、本発明の諸実施形態に基づくデジタル信号プロセッサ（DSP）２０５の例を示している。DSP ２０５への入力信号はADC ２０３からの二つの出力成分、すなわち同相（I）および直交（Q）成分ならびにクロック２０８からのクロック出力信号（CKOUT_12X_DSP）である。クロック２０８については図７を参照してより詳細に述べる。おおまかには、クロック２０８からのクロック出力信号は、放送受信モードに従ってオンデマンドでADCおよびDSP両方のクロック・レートをスケーリングするために使われる。DSP ２０５において、クロック管理モジュール６０２は関連するクロック信号をDSP ２０５の個々のDSP要素６０４、６０６、６０８および６１０に与える。下記の表は、種々の放送受信モードについて、チューナー・クロック・ユニット２０８から生成され、ADC ２０３およびDSP ２０５において使用される種々のクロック・レートのいくつかの例を与える。
Figure 2011522478
 ADC ２０３から受信される同相（I）および直交（Q）成分のそれぞれは、DSP ２０５内の所定の経路をたどる。ある実施形態によれば、経路は：カスケード積分器くし形（CIC: cascaded integrator-comb）フィルタ６０４、第一の有限インパルス応答（第一FIR）フィルタ６０６、第二の有限インパルス応答（第二FIR）フィルタ６０８および任意的に無限インパルス応答（IIR）フィルタ６１０を含む。DSP ２０５はさらに、デバッグおよび製造試験（debug and manufacturing test）用にDMTモジュール６１２を有する。
カスケード積分器くし形（CIC）フィルタ６０４は、入来信号に対して間引きおよび補間を効率的に実行するための既知の最適化されたクラスの有限インパルス応答フィルタである。この場合、CIC ６０４は高レート・低分解能の信号を、下方変換のプロセスを通じて高分解能に変換する。
有限インパルス応答（FIR）フィルタ６０６、６０８はクロネッカーのデルタの形の入力に「有限に」応答する。その応答は、有限個のサンプル期間でゼロに落ち着くからである。第一の有限インパルス応答フィルタ６０６はハーフバンド・フィルタである。ハーフバンド・フィルタは、遷移領域がサンプリング・レートの４分の１（Fs/4）のところを中心としているFIRフィルタの個別的な型である。具体的には、通過帯域の終わりと阻止帯域の始まりが、Fs/4のそれぞれの側に同じだけ離間している。第二の有限インパルス応答フィルタは、ある周波数帯域を通過させてその帯域より上の周波数は減衰させる完全な低域通過フィルタである。第一および第二のFIRフィルタはいずれも、望ましくない信号エネルギーのはいってくるI成分およびQ成分をクリーンするためにチャネル周波数フィルタリングを実行するために使われる。
有限インパルス応答（FIR）フィルタ６０６、６０８とは対照的に、無限インパルス応答（IIR）フィルタ６１０は内的なフィードバックを有し、無期限に応答し続けうる。この任意的な無限インパルス応答フィルタは、信号干渉を最小にする／軽減するためにいくつかのデジタルTVモードについて使用される。
このように、諸実施形態に基づくDSP ２０５フィルタ処理は、信号帯域幅について適切に最適化される。この効果に向け、DSPは、放送受信機モードに基づくクロック２０８によってスケーリングされることができる。
図６は、周波数の関数としての大きさの形で、デジタル・フィルタ処理のスケーラビリティを、ここではDAB、DVB-5MHz、DVB-6MHz、DVB-7MHzおよびDVB-8MHzの諸モードについて示す例示的なグラフである。クロック２０８を使ってDSPのクロック・レートを調整することによって、全範囲の放送周波数および規格をデジタル・フィルタ処理することが可能である。
本発明の諸実施形態に基づくDSP ２０５は、フィルタ素通り〔パススルー〕モードをもつ。このモードは、ある種の信号、通例は狭帯域信号（たとえばISDB-T1seg、FM、AM、DRM）がフィルタ処理なしで「中間周波数」上でDSP経路を通過することを可能にする。これらのモードでは、ソフトウェアによる最終的な回転解除（de-rotation）およびフィルタ処理をソフトウェア復調器３０によって実装することがより効率的である。
再び図４を参照するに、クロック・ユニット２０８はADC ２０３およびDSP ２０５の両方に同時にフィードする。ADCによって実行されるデータ変換およびクロック２０８によって実行されるクロック生成は本稿ではまとめてデータ変換およびクロック生成（data-conversion and clock generation）と称し、「DCCG」と略すことがある。本発明のある好ましい実施形態によれば、クロック２０８は、統合されたループ・フィルタ２１５をもつクロック乗算型位相ロック・ループ（PLL）、たとえば２型（type-2）分数N型２１３PLLである。ループ・フィルタ２１５は、一例によれば、ループ・フィルタのシリコン面積を最小にするために能動キャパシタ乗算器（active capacitor multiplier）（たとえば20X）を使う。
図７は、クロック２０８の例を示している。クロック２０８は電圧制御発振器（VCO）２１７を有する。一例によれば、VCO ２１７は三段の抵抗器・コンデンサ（RC）リング発振器であり、（NMOS FET）可変容量ダイオード〔バラクター〕のアナログ・チューニングと４ビットのデジタル式の粗チューニングをもつ。しかしながら、他の型のVCOも必要に応じて使用されてもよく、本発明の実施形態はこの例示的な例に限定されるべきではない。クロック２０８はさらに、位相ロック・ループ・フィードバック・カウンタ８０３を有する。この位相ロック・ループ・フィードバック・カウンタはさらに、固定された「２で割る」CMOS前置スケーラ８０４を有し、そのあとに５ビットのプログラム可能なCMOS同期カウンタ８０５が続く。同期カウンタ８０５は、多段ノイズ成形（MASH: Multi-stAge noise SHaping）構造８０６によって制御される。MASHの諸出力は、和および遅延を通じて組み合わされ、バイナリー出力を生成する。その幅は段数（時に「次数（order）」と呼ばれる）に依存する。一例によれば、MASH ８０６は三次の20ビットMASHデルタ・シグマ・コアであり、好ましくは12MHzで走り、1Xシステム・クロックの約1Hzの分解能を与える。
クロックはまた、位相周波数検出器（PFD: phase frequency detector）８０８を有する。これは二つの入力信号、この場合は位相ロック・ループ・フィードバック・カウンタ８０３からの信号と参照信号からの信号（FREF＝12MHz）の位相を比較する。その出力は、低周波数信号を通過させるが所定のカットオフ周波数より高い周波数をもつ信号は減衰させる少なくとも一つの低域通過フィルタ２１５にフィードされる。出力信号は、電圧制御発振器２１７にフィードされる。このVCOはある周波数で出力クロックを提供する。好ましい実施形態によれば、出力周波数は、放送受信モードに依存して、380〜490MHzの範囲にある。VCOの出力は、位相ロック・ループ・フィードバック・カウンタ８０３にもフィードバックされるが、プログラム可能な除算器８１２を通過して、マスター・クロックをADC（CKOUT_12X_ADC）、DSP（CKOUT_12X_DSP）およびDMT（debug and manufacturing test［デバッグおよび製造試験］）機能（CKOUT_12X_DMT）のために生成する。ある好ましい実施形態によれば、プログラム可能な除算器８１２は因子Mによって除算できる。ここで、Mは整数4、6、16のうちの一つである。しかしながら、これらは例として挙げられているのみであり、他の整数も必要に応じて使用できる。試験および診断目的のために試験クロック（TEST_CLK）も提供されてもよい。ADC（CKOUT_12X_ADC）、DSP（CKOUT_12X_DSP）およびDMT（debug and manufacturing test［デバッグおよび製造試験］）機能（CKOUT_12X_DMT）のためのマスター・クロックまたは試験クロック（TEST_CLK）を選択するために、好適な選択器が使用される。
このように、動作では、位相周波数検出器（PFD）８０８は、固定された参照クロック（たとえば12MHzの参照クロック信号）を位相ロック・ループ・フィードバック・カウンタ８０３から導出される可変の「測定」クロックと比較する。
クロック２０８はさらに、外部クリスタルからの精密参照クロックを提供する参照クロック発振器２２１を有する。参照発振器２２１の動作は当業者にはよく知られており、本明細書でさらに詳細に述べることはしない。
必要とされるM除算器比は、放送受信モードに対応する語の値、この場合にはDCCG_MODE語値に基づいて、ローカルな復号論理によって選択される。MASH ８０６整数および端数構成設定ビット（integer and fraction configuration bits）は、DCCG_INTおよびDCCG_FRAC制御語によって設定される。PLL構成設定（すなわち、選択されたVCO出力周波数およびM因子）およびクロック出力周波数の例を下記に表にしておく。
Figure 2011522478
 クロック乗算型PLL ２０８も、タイミング取得およびトラッキングのためのソフトウェア復調器のアルゴリズム要件を満たすのに十分なチューニング分解能をもつ。しかしながら、チューニング分解能要件は一般に設計によって達成され、よって高分解能の分数N型アーキテクチャが好ましい。
図８は、本発明のある実施形態に基づくコンピュータ・インターフェース２０９のさらなる詳細を示している。コンピュータ・インターフェース２０９は、DSP ２０５からの処理されたデジタル出力信号を受け取るよう動作可能であり、さらに：リサイズ・バッファ１００１、圧縮バッファ１００３およびレート制御／パケット化モジュール１００５を有する。本発明の好ましい実施形態によれば、ブリッジ２０からコンピュータ７０にUSB2.0インターフェースを介してデータが送信される。したがって、この場合、コンピュータ・インターフェース２０９はさらにUSB固有のインターフェース１００７をも有していてもよい。しかしながら、適宜、他のプロトコル固有インターフェース、たとえばファイアワイヤが使用されてもよい。
データは一般にDSP ２０５から、システムの符号化直交周波数分割多重（COFDM）サンプル・レートで走る連続的なストリームとして到着する。インターフェース２０９は、この連続的なストリームが、たとえばUSB（または他の何らかの好適なバス）を介してコンピュータ・デバイス７０への転送のためにパケット化されることを保証する。本発明の諸実施形態によれば、これらのパケットの生成は二段階工程である：第一に、データが圧縮され（必要なら）、サイズ変更〔リサイズ〕され、次に、パッキングされて、コンピュータ７０への送信準備のできたデータ・パケット（たとえば1024バイトのパケット）にされる。後者は「レート制御およびパケット化」と考えることができ、圧縮されていてもいなくてもよいデータを、OFDMサンプル・レート（一定の入力レート）でパケットに書き込み、次いでそれらのパケットをコンピュータ７０にUSBレートで、たとえば125μs当たり3072バイトのパケット・サイズ・バーストにおいて送る工程を指す。
DSP ２０５からの信号出力は、完備な「圧縮グループ」が収集されるまでリサイズ・バッファ１００１にクロックされる。ひとたび第一の圧縮グループが集まると、第一の圧縮グループが圧縮バッファ１００３に処理のために渡される間に、リサイズ・バッファ内の第二のバッファが使用されて、はいってくるサンプルを第二の圧縮グループに集める。
図９のＡは、本発明のある実施形態に基づいて実行される可能な圧縮工程の例を示している。リサイズ・バッファ１００１から出力を受領すると、圧縮バッファ１００３は構成設定可能な圧縮プロセスを圧縮グループに対して適用する。図９に示される例によれば、圧縮グループ９０１はDSPサンプル8個のブロックであり（換言すれば、IおよびQ DSP経路のそれぞれから4サンプル・レート・サンプル）、圧縮論理は各サンプルのビット幅を12ビット ９０１から10ビット ９０４に減らすよう作用する。図９のＡでは、12ビット・サンプルはビットb0〜b11によって表されている。この例により用いられるアルゴリズムは、まず圧縮グループ内で最大の大きさをもつサンプルを見出す。次に、どのビットが安全に破棄できるかを判別するために、返された大きさが比較器によって、二つの所定の閾値（たとえば29、210）の一つと比較される。大きさが高いほうの閾値より上である場合には、最低位の2つのビットが破棄される。その残りが図９のＡで陰付きの領域b2〜b11として示されている。大きさが低いほうの閾値より下の場合には、最上位の2ビットが破棄される。その残りが図９のＡでは陰付きの領域b0〜b9として示されている。それ以外の場合には、大きさは中間的であると判定され、最上位1ビットおよび最下位1ビットがそれぞれ破棄される。その残りが図９のＡでは陰付きの領域b1〜b10として示されている。図９のＡでは、例解の目的で単一の圧縮グループについて可能な各圧縮プロセスが示されているが、現実には、可能な圧縮プロセスの一つだけが単一の圧縮グループ９０１のビットのそれぞれに対して実行されうる。このように、陰付きの領域のそれぞれが可能な代替をなす。ホストにおいてサンプルが正しく圧縮解除されることを許容するよう、圧縮工程を通じて選択されるビットを表す2ビットの圧縮因子（たとえば、0、1、2）９０５も、各サンプル・グループ９０４について生成される。
この比較の結果は、グループ９０４においてどのビットがUSB送信のために選択されるかを決定する。圧縮工程の結果を下記の表に例示しておく。
Figure 2011522478
 こうして、放送受信モードがDVB 8MHzである一例によれば、この圧縮技法は必要とされるデータ・レートを約27.43Mbytes/sから約23.43Mbytes/sに、4Mbytes/s低下させる。
本発明のある実施形態によれば、所定の値より上、たとえば24.192Mbytes/sより大きなデータ・レートを生成するサンプル・レートで動作するときは、単一の広帯域幅USBエンドポイントを通じた堅牢な送信を保証するために、常に圧縮が適用される。しかしながら、データ・レートがそれより低いときは、圧縮を使うことが必要ないことがあり、圧縮バッファ１００３はバイパスされてもよい。圧縮バッファがデータ・レートが所定の値、たとえば24.192Mbytes/sより低いと判定するとき、圧縮バッファは、圧縮を適用することなくデータが素通りすることを許容する。
レート制御／パケット化モジュール１００５は、USBインターフェース１００７を通じたコンピュータ７０への送信のためにデータをパッケージングする。一般に、チューナー１０および／またはブリッジ２０の制御可能な側面に変更が、たとえば利得または周波数への変更が適用される場合、USBの使用は問題である。USBインターフェースは決定論的でなく、よって制御ループを実装することが難しいからである。本発明の諸実施形態によれば、データが送信のためにパケット化されるときに、制御命令識別子がパケット・ヘッダ部分９０６に置かれる。これは、コンピュータ７０内のホスト・プロセッサ内に存在するコントローラ１１０１が、制御命令をモニタリングし、制御ループを閉じることを可能にする。
図９のＢは、本発明の諸実施形態に基づくデータ・パケットの例を示す。パケットは：ヘッダ部分９０６、複数の10ビット・サンプルのグループ９０４（図示した例では、16×10ビット・サンプル・グループ）および各サンプル・グループについての複数の2ビット圧縮因子９０５を含む。圧縮因子はホストにおける正しい圧縮解除を可能にするものである。好ましい実施形態によれば、データ・パケットはUSBデータ送信のために好適な1024バイトのパケットである。
ヘッダ部分９０６は、チューナー１０および／またはブリッジ２０の制御可能な側面の現在の状態を表す一つまたは複数の制御指標を含む。例は、これに限られないが：利得値、ミキサー／フィルタ１０６のための周波数設定、ADC ２０３のサンプル周波数またはチューナー１０および／またはブリッジ２０の他の任意の制御可能な側面を含む。
図１０を参照するに、コンピュータ７０内に存在するホスト・プロセッサは、マイクロコントローラ２０２を通じてチューナー１０および／またはブリッジ２０の諸側面を制御する、コードでまたは他の形で実装されたコントローラ１１０１を有する。たとえばミキサー／フィルター１０６についての周波数設定を変えるための制御命令がチューナー１０および／またはブリッジ２０に送られるとき、コントロール１１０１は適切な命令をコンピュータ・インターフェース２０９を介してマイクロコントローラ２０２に送り、マイクロコントローラ２０２は制御命令を関連するシステム・コンポーネントに分配する。コントローラ１１０１はさらに、ログ１１０２を有する。コントロール１１０１が制御命令を送るとき、コントロール１１０１は同時にログ１１０２内にその命令の記録を取る。データが図９のＢを参照して述べたようにパケット化されるとき、ヘッダ部分９０６は、チューナー１０および／またはブリッジ２０の制御可能な側面の現在の状態を表す一つまたは複数の指標を含むことになる。たとえば、ヘッダ部分は、ミキサー／フィルタ１０６についての現在の周波数設定を表す指標を含んでいてもよい。コントロール１１０１は、ヘッダ部分９０６にあるチューナー１０および／またはブリッジ２０の制御可能な側面の現在の状態を、ログ１１０２に記録されているデータ発行された状態と比較するよう動作可能である。両情報が一致すれば、その命令の実行が成功したと判定され、次の命令が送られることができ、ログが新しい情報をもってしかるべく更新されることができる。したがって、本発明の諸実施形態は、USBを通じた制御命令の非決定論的な（non-deterministic）性質に起因して生じる問題を克服する。
ある代替的な実施形態によれば、データ・パケット・ヘッダ内に含まれる情報との比較のための制御情報のログを生成するのではなく、コントローラ１１０１は、次の制御命令を発する前に所定の時間待ってもよい。所定の時間が経過したから制御命令の実行は成功しているはずだとの想定するのである。
ひとたびデータがパケット化されたら、そのデータは、USB固有インターフェース１００７を介したコンピュータ７０への送信のために好適である。USBインターフェース１００７は、少なくとも以下の既知のコンポーネントを有する：USB2.0システムにおけるプロトコルの大半を扱う、付随するメモリ１０１１をもつシリアル・インターフェース・エンジン１００９；高速（480MHz）USB2.0トランシーバ１０２１とデバイスのためにUSB2.0プロトコルを実行するシリアル・インターフェース・エンジン１００９との間の標準化されたインターフェースを提供するUSB2.0トランシーバ・マクロセル・インターフェース（UTMI: USB 2.0 Transceiver Macrocell Interface）１０１３；代替的なUSB物理インターフェースをサポートする高速インターチップ（HSIC: High-Speed Inter-Chip）コンポーネント１０２０。これらの各コンポーネントの厳密な機能および実装は当業者には明らかであろうから、本明細書でさらに詳細に述べることはしない。
圧縮および／またはパケット化され、コンピュータ７０にフィード経路１０３０、１０４０を介して好適なデータ経路を通じて送信されたのち、データ・パケットはソフトウェア復調器３００によって復調のために受信される。フィード経路１０３０、１０４０は、ブリッジ２０および／またはチューナー１０の諸側面を制御するためにコンピュータ７０から返ってくるデータを受け取るようにも動作可能である。コンピュータ７０では、データは、普通に付いてくる（complimentary）インターフェース、この例ではUSBインターフェースによって受信／送信される。
従来知られていた受信機システムでは、典型的には、はいってくる信号の搬送波から情報内容を復元するために復調器回路が使われていた。しかしながら、ハードウェア復調器を使うのではなく、本発明の実施形態のソフトウェア復調器３０は、一つまたは複数の好適なソフトウェア・プロセスを使ってはいってくる信号を復調するために、コンピュータ７０内の汎用プロセッサの処理能力を使う。
図１０は、本発明のある実施形態に基づくソフトウェア復調器３００のさらなる詳細を示している。コンピュータ・インターフェース２０９からのはいってくる信号はまず直交周波数分割多重（OFDM）復調を受ける。OFDM復調器１１０２は同期器１１０４および高速フーリエ変換（FFT）モジュール１１０６を有する。信号は次いで誤り訂正を受ける。一般に、誤り訂正モジュール１１０８は：ビタビ１１０８、インターリーブ解除１１１０、リード・ソロモン１１１２、スクランブル解除１１１４および／またはマルチプロトコル・カプセル化（MPE: Multiprotocol Encapsulation）デコーダ１１１６モジュールの一つまたは複数を有する。MPEデコーダ１１１６は、DVB-Hプロトコルによって規定される個別的な特徴を扱うためのデータリンク層として実装される。
DVB-H MPEデコーダ１１１６はさらに、トランスポート・ストリーム（TS: transport stream）デマルチプレクサ１１１８および前方誤り訂正（FEC: Forward Error Correction）モジュール１１２０を有する。トランスポート・ストリームは、デジタル・ビデオとオーディオの多重化を許容し、出力を同期させるための、MPEG-2規格の一部として規定されているオーディオ、ビデオおよびデータのための通信プロトコルである。TSデマルチプレクサ１１１８は必要な多重化および同期を実行する。前方誤り訂正（FEC）モジュール１１２０はデータのための誤り制御の要素を提供する。
ひとたびコンピュータ７０内のホスト汎用プロセッサによって復調が完了したら、出力は、好適なデコーダを通じてディスプレイおよびサウンド・デバイスに与えられる。該デコーダはたとえば好適なデコーダのライブラリから選択される。
復調の負担をコンピュータ７０内の汎用プロセッサに移すことによって、本発明の諸実施形態のソフトウェア復調器は、任意の放送規格を受信するよう構成設定できることを通じて柔軟性が増すという点で、従来技術よりも有利である。本発明の放送受信機システムは国や帯域に固有ではなく、復調器ハードウェアを購入する必要がないので、ソフトウェア復調器３０は以前のようなハードウェア・コストをなくす。これは、装置のサイズおよびその製造コストの両方の面で潜在的な節約を与える。さらに、本発明の諸実施形態は、汎用のソリューションを提供し、地域的な製品の必要を取り除く。さらに、ソフトウェア復調器３０はソフトウェア変更だけでアップグレードできる（将来の放送規格へのアップグレードも含む）。
当業者は、本開示は最良の形態であると考えられるものおよび適切な場合には本発明を実行する他の形態を記載してきたが、本発明が好ましい実施形態の本記載に開示されている特定の構成および方法に限定されるべきでないことは理解するであろう。当業者は、本発明が多くの異なる型の受信機システムにおける幅広い範囲の用途をもち、本開示に記載される本発明の諸実施形態が付属の請求項において定義される発明の概念から外れることなく幅広い範囲の修正を受けてもよいことを認識するであろう。たとえば、本発明の実施形態は、GPSおよび他のデータ受信アプリケーションにおいて使用されてもよい。

Claims (30)

  1. 放送アナログ周波数を受信できるチューナー回路と受信された放送信号を復調できる汎用プロセッサとの間に接続するよう構成されたブリッジ回路であって：
    チューナー回路からアナログの形で少なくとも一つの信号成分を受け取ることができるチューナー・インターフェースと；
    前記チューナー・インターフェースからアナログの信号を受信し、それをフィルタ処理のためのデジタル信号に変換するよう接続されたアナログ‐デジタル・コンバータと；
    前記デジタル信号を受け取り、フィルタ処理するよう接続されたデジタル・フィルタと；
    外部デジタル・インターフェースと；
    前記外部デジタル・インターフェースを介して制御情報を受信するよう構成されたマイクロコントローラとを有し、
    前記アナログ‐デジタル・コンバータおよび前記デジタル・フィルタの一つまたは複数が制御可能に可変なクロック入力を与えられる、回路。
  2. 前記制御可能に可変なクロック入力が、受信された信号の帯域幅を考慮に入れて決定される、請求項１記載の回路。
  3. 前記制御可能に可変なクロック入力が、前記外部デジタル・インターフェースを介して受信された制御情報に応答して前記マイクロコントローラによって決定される、請求項１または２に記載の回路。
  4. 前記アナログ‐デジタル・コンバータおよび前記デジタル・フィルタの両方が制御可能に可変なクロック入力を与えられる、請求項１ないし３のうちいずれか一項記載の回路。
  5. 共通の制御可能に可変なクロック信号が前記アナログ‐デジタル・コンバータおよび前記デジタル・フィルタに与えられる、請求項１ないし４のうちいずれか一項記載の回路。
  6. 前記アナログ‐デジタル・コンバータがオーバーサンプリング型のコンバータを含む、請求項１ないし５のうちいずれか一項記載の回路。
  7. 前記アナログ‐デジタル・コンバータが複数のアナログ‐デジタル・コンバータ・デバイスを含み、その一つまたは複数が信号処理要件に依存して選択的に非アクティブにされることができる、請求項１ないし６のうちいずれか一項記載の回路。
  8. 前記アナログ‐デジタル・コンバータの一つまたは複数がシグマ‐デルタ型のコンバータを含む、請求項６または７記載の回路。
  9. 前記デジタル・フィルタがデジタル信号プロセッサとして実装される、請求項１ないし８のうちいずれか一項記載の回路。
  10. 受信される信号の帯域幅が所定の帯域幅より小さく、前記デジタル信号プロセッサが、受信される信号より広いフィルタ通過帯域幅を用いるパススルー・モードに設定されることができる、請求項９記載の回路。
  11. 前記デジタル信号プロセッサが、信号成分当たり一つの信号経路を有する、請求項１０記載の回路。
  12. 前記信号経路が第一のデジタル・フィルタを有する、請求項１１記載の回路。
  13. 一つまたは複数の有限インパルス応答フィルタを有する、請求項１２記載の回路。
  14. 第一の無限インパルス応答フィルタを有する、請求項１１ないし１３のうちいずれか一項記載の回路。
  15. 前記クロック・ユニットが、プログラム可能な分周器に動作可能に結合された位相ロック・ループを有する、請求項１４記載の回路。
  16. 前記位相ロック・ループが、少なくとも一つのプログラム可能な入力をもつ多段ノイズ成形構造によって制御される統合されたフィードバック・カウンタを有する、請求項１５記載の回路。
  17. 前記クロック・ユニット入力のプログラム可能なコンポーネントが直接的または間接的に前記マイクロコントローラによって設定される、請求項１５または１６記載の回路。
  18. 前記チューナー・インターフェースがチューナー回路からアナログの形のIおよびQ信号成分を受け取るよう構成されている、請求項１ないし１７のうちいずれか一項記載の回路。
  19. ドングル内に実装される、請求項１ないし１８のうちいずれか一項記載の回路であって、前記外部インターフェースは外部汎用コンピューティング・デバイスとのインターフェースである、回路。
  20. PCミニカード上に実装される、請求項１ないし１９のうちいずれか一項記載の回路であって、前記外部インターフェースはカード・インターフェースである、回路。
  21. PCマザーボード上に実装される、請求項１ないし２０のうちいずれか一項記載の回路であって、前記外部インターフェースは前記マザーボードの残りの部分との回路インターフェースである、回路。
  22. チューナー回路と共に統合された回路上に設けられる、請求項１ないし２１のうちいずれか一項記載の回路。
  23. 前記チューナー回路が、TV放送信号を含む複数の変調された無線周波数信号を検出するよう動作可能であり、それぞれ受信されたアナログ信号を周波数変換および事前選択するよう構成されたアナログ・ミキサーおよびアナログ・フィルタ回路を有するチューナー回路である、請求項２２記載の回路。
  24. 前記チューナー回路がアナログ・ミキサーを有し、該アナログ・ミキサーが制御入力をもちそれにより周波数変換因子が構成設定可能である、請求項１ないし２３のうちいずれか一項記載の回路。
  25. 前記チューナー回路がフィルタ回路を有し、該フィルタ回路が制御入力をもちそれにより選択されるアナログ周波数が構成設定可能である、請求項１ないし２４のうちいずれか一項記載の回路。
  26. 前記チューナー回路がさらに、前記アナログ・フィルタとアナログ‐デジタル・コンバータとの間に接続された一つまたは複数のチューニング可能な増幅器を有し、各チューニング可能な増幅器が増幅率を決定する制御入力をもつ、請求項１ないし２５のうちいずれか一項記載の回路。
  27. 制御入力が前記マイクロプロセッサにより決定される、請求項２４ないし２６のうちいずれか一項記載の回路。
  28. 制御入力が、前記外部インターフェース上で受信された制御情報に応じて前記マイクロプロセッサによって決定される、請求項２４ないし２７のうちいずれか一項記載の回路。
  29. 放送アナログ周波数を受信できるチューナー回路と受信された放送信号を復調できる汎用プロセッサとの間に接続するよう構成されたブリッジ回路であって：
    チューナー回路からアナログの形で少なくとも一つの信号成分を受け取ることができるチューナー・インターフェースと；
    前記チューナー・インターフェースからアナログの信号を受信し、それをフィルタ処理のためのデジタル信号に変換するよう接続されたアナログ‐デジタル・コンバータと；
    前記デジタル信号を受け取り、フィルタ処理するよう接続されたデジタル・フィルタと；
    出力デジタル・インターフェースとを有しており、前記アナログ‐デジタル・コンバータは、前記アナログの信号のサンプリング・レートを決定する制御可能に可変なクロック入力を与えられる、回路。
  30. 放送アナログ周波数を受信できるチューナー回路と受信された放送信号を復調できる汎用プロセッサとの間に接続するよう構成されたブリッジ回路であって：
    チューナー回路からアナログの形で少なくとも一つの信号成分を受け取ることができるチューナー・インターフェースと；
    前記チューナー・インターフェースからアナログの信号を受信し、それをフィルタ処理のためのデジタル信号に変換するよう接続されたアナログ‐デジタル・コンバータと；
    前記デジタル信号を受け取り、フィルタ処理するよう接続されたデジタル・フィルタと；
    出力デジタル・インターフェースとを有しており、前記デジタル・フィルタは、フィルタ通過帯域幅を決定する制御可能に可変なクロック入力を与えられる、回路。
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