JP2011259548A

JP2011259548A - Step-up dc/dc converter and electronic apparatus with the same

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Publication number: JP2011259548A
Application number: JP2010129806A
Authority: JP
Inventors: Yuki Iwata; 悠貴岩田
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2010-06-07
Filing date: 2010-06-07
Publication date: 2011-12-22
Anticipated expiration: 2030-06-07
Also published as: CN202150796U; JP5586088B2

Abstract

PROBLEM TO BE SOLVED: To solve a problem that use of a diode as a reverse current prevention element for forming a bootstrap circuit causes a trouble in synchronous rectification operation at a small input voltage.SOLUTION: In a step-up DC/DC converter, a bootstrap circuit generates a boot voltage increased by on-threshold voltage between an application terminal for an input voltage VCC and an application terminal for a boot voltage BOOT, using not a diode but a P channel type field effect transistor 105.

Description

本発明は、同期整流方式の昇圧型ＤＣ／ＤＣコンバータ、及び、これを備えた電子機器に関するものである。 The present invention relates to a synchronous rectification step-up DC / DC converter and an electronic apparatus including the same.

従来から、熱損失が少なく、かつ、入出力較差が大きい場合に比較的効率が良い安定化電源手段の一つとして、出力トランジスタのスイッチング制御（デューティ制御）によってエネルギ貯蔵素子（キャパシタやインダクタなど）を駆動することにより、入力電圧から所望の出力電圧を生成する昇圧型ＤＣ／ＤＣコンバータ（いわゆるスイッチングレギュレータ）が広く用いられている（図１１Ａ〜図１１Ｃを参照）。 Conventionally, energy storage elements (capacitors, inductors, etc.) by switching control (duty control) of output transistors as one of the stabilized power supply means with relatively low heat loss and relatively high efficiency when the input / output range is large A step-up DC / DC converter (so-called switching regulator) that generates a desired output voltage from an input voltage by driving is widely used (see FIGS. 11A to 11C).

なお、上記に関連する従来技術の一例としては、本願出願人による特許文献１を挙げることができる。 As an example of the related art related to the above, Patent Document 1 by the applicant of the present application can be cited.

特開２００７−２８２４１１号公報JP 2007-282411 A

ところで、図１１Ａの昇圧型ＤＣ／ＤＣコンバータでは、同期整流素子として、オン抵抗の小さいＰチャネル型ＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタ７０１が用いられていた。このような構成を採用した場合には、重負荷時の効率を高めることができる反面、チップ面積が大きくなるという課題があった。 In the step-up DC / DC converter of FIG. 11A, a P-channel MOS [Metal Oxide Semiconductor] field effect transistor 701 having a low on-resistance is used as a synchronous rectifier. When such a configuration is adopted, the efficiency at the time of heavy load can be increased, but there is a problem that the chip area becomes large.

一方、図１１Ｂの昇圧型ＤＣ／ＤＣコンバータでは、非同期整流素子として、素子サイズの小さいダイオード８０１が用いられていた。このような構成を採用した場合には、図１１Ａの構成と比べて、チップ面積を縮小することができる反面、重負荷時の効率が低下するという課題があった。 On the other hand, in the step-up DC / DC converter of FIG. 11B, a diode 801 having a small element size is used as an asynchronous rectifying element. When such a configuration is adopted, the chip area can be reduced as compared with the configuration of FIG. 11A, but there is a problem that the efficiency at the time of heavy load is reduced.

そこで、上記双方の課題を解消すべく、本願出願人による特許文献１では、図１１Ｃに示したように、Ｎチャネル型電界効果トランジスタ９０１を同期整流素子として用いた上で、インダクタ９０３の一端に現れるスイッチ電圧ＳＷを少なくともトランジスタ９０１のオンスレッショルド電圧分だけ高めたブート電圧ＢＯＯＴを生成するブートストラップ回路（ブートストラップ用のダイオード９０７とコンデンサ９０８）を設け、トランジスタ９０１のゲート電圧Ｇ１をスイッチ電圧ＳＷとブート電圧ＢＯＯＴとの間でパルス駆動する構成が開示・提案されていた。 Therefore, in order to solve both of the above problems, in Patent Document 1 by the applicant of the present application, as shown in FIG. 11C, an N-channel field effect transistor 901 is used as a synchronous rectifier element, and one end of an inductor 903 is connected. A bootstrap circuit (a bootstrap diode 907 and a capacitor 908) that generates a boot voltage BOOT in which the switch voltage SW that appears is increased by at least the on-threshold voltage of the transistor 901 is provided, and the gate voltage G1 of the transistor 901 is There has been disclosed and proposed a configuration in which a pulse drive is performed with the boot voltage BOOT.

確かに、図１１Ｃの従来構成を採用すれば、チップ面積を大型化することなく電力変換効率を高めることが可能である。しかしながら、図１１Ｃの従来構成では、ブートストラップ回路を形成する逆流電流防止素子として、ダイオード９０７が用いられていたので、コンデンサ９０８の一端には、入力電圧Ｖｉｎからダイオード９０７の順方向効果電圧Ｖｆ（約０．７Ｖ）を差し引いた電圧だけしか印加することができず、入力電圧Ｖｉｎが小さいときには、同期整流動作に支障を生じるおそれがあった。 Certainly, if the conventional configuration of FIG. 11C is adopted, it is possible to increase the power conversion efficiency without increasing the chip area. However, in the conventional configuration shown in FIG. 11C, the diode 907 is used as the backflow current preventing element forming the bootstrap circuit, and therefore, the capacitor 908 has one end of the input voltage Vin to the forward effect voltage Vf ( Only a voltage obtained by subtracting about 0.7 V) can be applied. When the input voltage Vin is small, there is a possibility that the synchronous rectification operation may be hindered.

本発明は、本願の発明者によって見い出された上記の問題点に鑑み、チップ面積を大型化することなく電力変換効率を高めることが可能であり、かつ、入力電圧が小さいときでも同期整流動作を支障なく行うことが可能な昇圧型ＤＣ／ＤＣコンバータ、及び、これを備えた電子機器を提供することを目的とする。 In view of the above-described problems found by the inventors of the present application, the present invention can increase power conversion efficiency without increasing the chip area and perform synchronous rectification operation even when the input voltage is small. It is an object of the present invention to provide a step-up DC / DC converter that can be performed without hindrance and an electronic apparatus including the same.

上記目的を達成するために、本発明に係る昇圧型ＤＣ／ＤＣコンバータは、入力電圧から所望の出力電圧を生成するためにインダクタの一端に各々接続されたＮチャネル型の出力トランジスタ及び同期整流トランジスタと、接地電圧と前記入力電圧との間で前記出力トランジスタのゲート電圧をパルス駆動する第１ドライバと、前記インダクタの一端に現れるスイッチ電圧を少なくとも前記同期整流トランジスタのオンスレッショルド電圧分だけ高めたブート電圧を生成するブートストラップ回路と、前記スイッチ電圧と前記ブート電圧との間で前記同期整流トランジスタのゲート電圧をパルス駆動する第２ドライバと、前記第１ドライバと前記第２ドライバを介して前記出力トランジスタと前記同期整流トランジスタのオン／オフ制御を行うドライバ制御回路と、を有する昇圧型ＤＣ／ＤＣコンバータであって、前記ブートストラップ回路は、前記入力電圧の印加端と前記ブート電圧の印加端との間に、前記ドライバ制御回路によってオン／オフ制御されるＰチャネル型電界効果トランジスタを含んでいる構成（第１の構成）とされている。 In order to achieve the above object, a step-up DC / DC converter according to the present invention includes an N-channel output transistor and a synchronous rectification transistor each connected to one end of an inductor to generate a desired output voltage from an input voltage. And a first driver that pulse-drives the gate voltage of the output transistor between the ground voltage and the input voltage, and a boot in which the switch voltage that appears at one end of the inductor is increased by at least the on-threshold voltage of the synchronous rectification transistor A bootstrap circuit for generating a voltage; a second driver for pulse-driving a gate voltage of the synchronous rectification transistor between the switch voltage and the boot voltage; and the output via the first driver and the second driver. ON / OFF control of transistor and synchronous rectification transistor A step-up DC / DC converter having a driver control circuit, wherein the bootstrap circuit is on / off controlled by the driver control circuit between the input voltage application terminal and the boot voltage application terminal. The P-channel field effect transistor is configured (first configuration).

なお、上記第１の構成から成る昇圧型ＤＣ／ＤＣコンバータにおいて、前記ドライバ制御回路は、前記出力トランジスタと前記Ｐチャネル型電界効果トランジスタとを同期してオン／オフさせる構成（第２の構成）にするとよい。 In the step-up DC / DC converter having the first configuration, the driver control circuit is configured to turn on / off the output transistor and the P-channel field effect transistor in synchronization (second configuration). It is good to.

また、上記第１または第２の構成から成る昇圧型ＤＣ／ＤＣコンバータにおいて、前記ドライバ制御回路は、前記出力トランジスタと前記同期整流トランジスタの同時オンを防止するためのデッドタイム生成部を有する構成（第３の構成）にするとよい。 In the step-up DC / DC converter having the first or second configuration, the driver control circuit includes a dead time generation unit for preventing the output transistor and the synchronous rectification transistor from being simultaneously turned on ( The third configuration may be used.

また、上記第３の構成から成る昇圧型ＤＣ／ＤＣコンバータにおいて、前記ドライバ制御回路は、前記昇圧型ＤＣ／ＤＣコンバータが起動してから所定期間にわたって、前記同期整流トランジスタをオフさせたまま、前記出力トランジスタのみをオン／オフさせる非同期整流駆動を行い、その後、前記出力トランジスタと前記同期整流トランジスタを相補的にオン／オフさせる同期整流駆動を行う構成（第４の構成）にするとよい。 Further, in the step-up DC / DC converter having the third configuration, the driver control circuit may keep the synchronous rectification transistor off for a predetermined period after the step-up DC / DC converter is activated. Asynchronous rectification driving for turning on / off only the output transistor may be performed, and thereafter, synchronous rectification driving for complementarily turning on / off the output transistor and the synchronous rectification transistor may be performed (fourth configuration).

また、上記第１〜第４いずれかの構成から成る昇圧型ＤＣ／ＤＣコンバータにおいて、前記ブートストラップ回路は、前記入力電圧の印加端と前記ブート電圧の印加端との間に電流制限抵抗を含んでいる構成（第５の構成）にするとよい。 In the step-up DC / DC converter having any one of the first to fourth configurations, the bootstrap circuit includes a current limiting resistor between the input voltage application terminal and the boot voltage application terminal. It is good to make it the structure (5th structure) which has come out.

また、上記第１〜第５いずれかの構成から成る昇圧型ＤＣ／ＤＣコンバータは、基準電圧を生成する基準電圧生成回路と、前記出力電圧に応じた帰還電圧と前記基準電圧との差分を増幅して誤差電圧を生成するエラーアンプと、前記昇圧型ＤＣ／ＤＣコンバータが起動してから所定のソフトスタート期間にわたって前記誤差電圧を緩やかに上昇させるためのソフトスタート回路と、三角波電圧を生成する発振回路と、前記誤差電圧と前記三角波電圧とを比較してパルス幅変調信号を生成するＰＷＭコンパレータと、を含む出力帰還回路をさらに有し、前記ドライバ制御回路は、前記パルス幅変調信号に基づいて前記出力トランジスタと前記同期整流トランジスタのオン／オフ制御を行う構成（第６の構成）にするとよい。 The step-up DC / DC converter having any one of the first to fifth configurations amplifies a reference voltage generation circuit that generates a reference voltage, and a difference between the feedback voltage corresponding to the output voltage and the reference voltage An error amplifier for generating an error voltage, a soft start circuit for gently increasing the error voltage over a predetermined soft start period after the boost DC / DC converter is started, and an oscillation for generating a triangular wave voltage An output feedback circuit including a circuit and a PWM comparator that compares the error voltage and the triangular wave voltage to generate a pulse width modulation signal, and the driver control circuit is configured to output the pulse width modulation signal based on the pulse width modulation signal. The output transistor and the synchronous rectification transistor may be configured to perform on / off control (sixth configuration).

また、上記第６の構成から成る昇圧型ＤＣ／ＤＣコンバータにおいて、前記ドライバ制御回路は、前記昇圧型ＤＣ／ＤＣコンバータが起動してから前記ソフトスタート期間にわたって前記非同期整流駆動を行う構成（第７の構成）にするとよい。 In the step-up DC / DC converter having the sixth configuration, the driver control circuit performs the asynchronous rectification drive over the soft start period after the step-up DC / DC converter is activated (seventh). (Configuration).

また、上記第６または第７の構成から成る昇圧型ＤＣ／ＤＣコンバータにおいて、前記出力トランジスタ、前記同期整流トランジスタ、前記第１ドライバ、前記第２ドライバ、前記ブートストラップ回路、前記ドライバ制御回路、及び、前記出力帰還回路は、いずれも半導体装置に集積化されている構成（第８の構成）にするとよい。 In the step-up DC / DC converter having the sixth or seventh configuration, the output transistor, the synchronous rectification transistor, the first driver, the second driver, the bootstrap circuit, the driver control circuit, and The output feedback circuit may be configured to be integrated in the semiconductor device (eighth configuration).

また、上記第８の構成から成る昇圧型ＤＣ／ＤＣコンバータにおいて、前記半導体装置には、前記ブートストラップ回路を形成する素子として、前記スイッチ電圧の印加端と前記ブート電圧の印加端との間に、ブートストラップ用のコンデンサが外付けされている構成（第９の構成）にするとよい。 In the step-up DC / DC converter having the eighth configuration, the semiconductor device includes an element that forms the bootstrap circuit between the switch voltage application terminal and the boot voltage application terminal. A configuration in which a bootstrap capacitor is externally attached (a ninth configuration) is preferable.

また、上記第８または第９の構成から成る昇圧型ＤＣ／ＤＣコンバータにおいて、前記半導体装置には、前記入力電圧の印加端と前記スイッチ電圧の印加端との間に、前記インダクタが外付けされている構成（第１０の構成）にするとよい。 Further, in the step-up DC / DC converter having the eighth or ninth configuration, the inductor is externally connected to the semiconductor device between the input voltage application terminal and the switch voltage application terminal. (10th configuration).

また、本発明に係る電子機器は、前記入力電圧の供給源である電源と、前記入力電圧から前記出力電圧を生成する上記第１〜第１０いずれかの構成から成る昇圧型ＤＣ／ＤＣコンバータと、前記出力電圧を受けて動作する負荷と、を有する構成（第１１の構成）とされている。 An electronic apparatus according to the present invention includes a power source that is a source of the input voltage, and a step-up DC / DC converter that includes any one of the first to tenth configurations that generates the output voltage from the input voltage. And a load that operates in response to the output voltage (eleventh configuration).

なお、上記第１１の構成から成る電子機器において、前記電源は、バッテリである構成（第１２の構成）にするとよい。 In the electronic apparatus having the eleventh configuration, the power source may be a battery configuration (a twelfth configuration).

また、上記第１１または第１２の構成から成る電子機器において、前記負荷は、液晶表示パネルである構成（第１３の構成）にするとよい。 In the electronic apparatus having the eleventh or twelfth configuration, the load may be a liquid crystal display panel (a thirteenth configuration).

本発明に係る昇圧型ＤＣ／ＤＣコンバータ及びこれを備えた電子機器であれば、チップ面積を大型化することなく電力変換効率を高めることが可能であり、かつ、入力電圧が小さいときでも同期整流動作を支障なく行うことが可能となる。 The step-up DC / DC converter according to the present invention and an electronic device including the same can increase the power conversion efficiency without increasing the chip area, and can achieve synchronous rectification even when the input voltage is small. The operation can be performed without any trouble.

本発明に係る昇圧型ＤＣ／ＤＣコンバータの一構成例を示す図The figure which shows the example of 1 structure of the pressure | voltage rise type DC / DC converter which concerns on this invention ドライバ制御回路１０７の一構成例を示す図The figure which shows the example of 1 structure of the driver control circuit 107 起動時における駆動方式制御シーケンスの一例を示すタイミングチャートTiming chart showing an example of drive system control sequence at startup 本発明に係る電源ＩＣの一構成例を示す図The figure which shows the example of 1 structure of the power supply IC which concerns on this invention 電源ＩＣ３００のピン配置図Pin layout of power supply IC300 ピンの機能一覧表Pin function list 電源起動シーケンスの一例を示すタイミングチャートTiming chart showing an example of power-on sequence 電源ＩＣ３００の第１の接続例を示すアプリケーション回路図Application circuit diagram showing a first connection example of the power supply IC 300 電源ＩＣ３００の第２の接続例を示すアプリケーション回路図Application circuit diagram showing a second connection example of the power supply IC 300 携帯電話端末への適用例を示すブロック図Block diagram showing an example of application to mobile phone terminals 昇圧型ＤＣ／ＤＣコンバータの第１従来例を示す図The figure which shows the 1st prior art example of a step-up type DC / DC converter 昇圧型ＤＣ／ＤＣコンバータの第２従来例を示す図The figure which shows the 2nd prior art example of a step-up type DC / DC converter 昇圧型ＤＣ／ＤＣコンバータの第３従来例を示す図The figure which shows the 3rd prior art example of a step-up type DC / DC converter.

図１は、本発明に係る昇圧型ＤＣ／ＤＣコンバータの一構成例を示す図である。本構成例の昇圧型ＤＣ／ＤＣコンバータは、半導体装置１００と、これに外付けされるディスクリート素子として、インダクタ２０１と、コンデンサ２０２及び２０３と、抵抗２０４及び２０５と、を有する。 FIG. 1 is a diagram illustrating a configuration example of a step-up DC / DC converter according to the present invention. The step-up DC / DC converter of this configuration example includes a semiconductor device 100, an inductor 201, capacitors 202 and 203, and resistors 204 and 205 as discrete elements attached to the semiconductor device 100.

半導体装置１００は、Ｎチャネル型ＭＯＳ電界効果トランジスタ１０１及び１０２と、ドライバ１０３及び１０４と、Ｐチャネル型ＭＯＳ電界効果トランジスタ１０５と、抵抗１０６と、ドライバ制御回路１０７と、ＰＷＭ［Pulse Width Modulation］コンパレータ１０８と、エラーアンプ１０９と、発振回路１１０と、基準電圧生成回路１１１と、ソフトスタート回路１１２と、保護回路１１３と、を集積化した電源ＩＣである。また、半導体装置１００は、装置外部との電気的な接続を確立する手段として、外部端子Ｔ１１〜Ｔ１５を有している。 A semiconductor device 100 includes N-channel MOS field effect transistors 101 and 102, drivers 103 and 104, a P-channel MOS field effect transistor 105, a resistor 106, a driver control circuit 107, and a PWM [Pulse Width Modulation] comparator. 108, an error amplifier 109, an oscillation circuit 110, a reference voltage generation circuit 111, a soft start circuit 112, and a protection circuit 113. Further, the semiconductor device 100 has external terminals T11 to T15 as means for establishing electrical connection with the outside of the device.

半導体装置１００の外部において、外部端子Ｔ１１（ブート端子）は、コンデンサ２０３の第１端に接続されている。外部端子Ｔ１２（出力端子）は、コンデンサ２０２の第１端と抵抗２０４の第１端にそれぞれ接続されている。コンデンサ２０２の第２端は、接地端に接続されている。外部端子Ｔ１３（スイッチ端子）は、インダクタ２０１の第１端とコンデンサ２０３の第２端にそれぞれ接続されている。インダクタ２０１の第２端は、入力電圧ＶＣＣの印加端に接続されている。外部端子Ｔ１４（接地端子）は、接地端に接続されている。外部端子Ｔ１５（帰還端子）は、抵抗２０４の第２端と抵抗２０５の第１端にそれぞれ接続されている。抵抗２０５の第２端は、接地端に接続されている。 Outside the semiconductor device 100, the external terminal T <b> 11 (boot terminal) is connected to the first end of the capacitor 203. The external terminal T12 (output terminal) is connected to the first end of the capacitor 202 and the first end of the resistor 204, respectively. The second end of the capacitor 202 is connected to the ground terminal. The external terminal T13 (switch terminal) is connected to the first end of the inductor 201 and the second end of the capacitor 203, respectively. The second end of the inductor 201 is connected to the application end of the input voltage VCC. The external terminal T14 (ground terminal) is connected to the ground terminal. The external terminal T15 (feedback terminal) is connected to the second end of the resistor 204 and the first end of the resistor 205, respectively. A second end of the resistor 205 is connected to the ground terminal.

トランジスタ１０１は、ドライバ１０３から入力されるゲート電圧Ｇ１に応じてスイッチング制御される同期整流トランジスタである。トランジスタ１０１のドレインは、外部端子Ｔ１２に接続されている。トランジスタ１０１のソース及びバックゲートは、外部端子Ｔ１３に接続されている。トランジスタ１０１のゲートは、ドライバ１０３の出力端に接続されている。なお、トランジスタ１０１のドレイン・ソース間には、ボディダイオードＢＤ（寄生ダイオード）が付随している。 The transistor 101 is a synchronous rectification transistor that is switching-controlled according to the gate voltage G <b> 1 input from the driver 103. The drain of the transistor 101 is connected to the external terminal T12. The source and back gate of the transistor 101 are connected to the external terminal T13. The gate of the transistor 101 is connected to the output terminal of the driver 103. Note that a body diode BD (parasitic diode) is attached between the drain and source of the transistor 101.

トランジスタ１０２は、ドライバ１０４から入力されるゲート電圧Ｇ２に応じてスイッチング制御される出力トランジスタである。トランジスタ１０２のドレインは、外部端子Ｔ１３に接続されている。トランジスタ１０２のソース及びバックゲートは、外部端子Ｔ１４に接続されている。トランジスタ１０２のゲートは、ドライバ１０４の出力端に接続されている。 The transistor 102 is an output transistor that is switching-controlled according to the gate voltage G <b> 2 input from the driver 104. The drain of the transistor 102 is connected to the external terminal T13. The source and back gate of the transistor 102 are connected to the external terminal T14. The gate of the transistor 102 is connected to the output terminal of the driver 104.

ドライバ１０３は、スイッチ電圧ＳＷとブート電圧ＢＯＯＴとの間で、トランジスタ１０１のゲート電圧Ｇ１をパルス駆動する。ドライバ１０３の第１電源端（高電位端）は、外部端子Ｔ１１（ブート電圧ＢＯＯＴの印加端）に接続されている。ドライバ１０３の第２電源端（低電位端）は、外部端子Ｔ１３（スイッチ電圧ＳＷの印加端）に接続されている。ドライバ１０３の入力端は、ドライバ制御回路１０７に接続されている。ドライバ１０３の出力端は、先述したように、トランジスタ１０１のゲートに接続されている。 The driver 103 pulses the gate voltage G1 of the transistor 101 between the switch voltage SW and the boot voltage BOOT. The first power supply terminal (high potential terminal) of the driver 103 is connected to the external terminal T11 (application terminal for the boot voltage BOOT). The second power supply terminal (low potential terminal) of the driver 103 is connected to the external terminal T13 (application terminal of the switch voltage SW). The input terminal of the driver 103 is connected to the driver control circuit 107. The output terminal of the driver 103 is connected to the gate of the transistor 101 as described above.

ドライバ１０４は、接地電圧ＧＮＤと入力電圧ＶＣＣとの間で、トランジスタ１０２のゲート電圧Ｇ２をパルス駆動する。ドライバ１０４の第１電源端（高電位端）は、入力電圧ＶＣＣの印加端に接続されている。ドライバ１０４の第２電源端（低電位端）は、外部端子Ｔ１４（接地電圧ＧＮＤの印加端）に接続されている。ドライバ１０４の入力端は、ドライバ制御回路１０７に接続されている。ドライバ１０４の出力端は、先述した通り、トランジスタ１０２のゲートに接続されている。 The driver 104 pulses the gate voltage G2 of the transistor 102 between the ground voltage GND and the input voltage VCC. The first power supply terminal (high potential terminal) of the driver 104 is connected to the application terminal for the input voltage VCC. The second power supply terminal (low potential terminal) of the driver 104 is connected to the external terminal T14 (application terminal for the ground voltage GND). The input terminal of the driver 104 is connected to the driver control circuit 107. The output terminal of the driver 104 is connected to the gate of the transistor 102 as described above.

トランジスタ１０５と抵抗１０６は、半導体装置１００に外付けされたコンデンサ２０３と共に、スイッチ電圧ＳＷを少なくともトランジスタ１０１のオンスレッショルド電圧分だけ高めたブート電圧ＢＯＯＴ（本構成ではＢＯＯＴ≒ＳＷ＋ＶＣＣ）を生成するブートストラップ回路を形成する。トランジスタ１０５のドレインは、入力電圧ＶＣＣの印加端に接続されている。トランジスタ１０５のソース及びバックゲートは、抵抗１０６を介して外部端子Ｔ１１に接続されている。トランジスタ１０５のゲートは、ドライバ制御回路１０７に接続されている。なお、詳細については後述するが、トランジスタ１０５は、トランジスタ１０２と同期してオン／オフ制御される。 The transistor 105 and the resistor 106 together with the capacitor 203 externally attached to the semiconductor device 100 generate a boot voltage BOOT (BOOT ≈ SW + VCC in this configuration) in which the switch voltage SW is increased by at least the on-threshold voltage of the transistor 101. Form a circuit. The drain of the transistor 105 is connected to the application terminal for the input voltage VCC. The source and back gate of the transistor 105 are connected to the external terminal T11 via the resistor 106. The gate of the transistor 105 is connected to the driver control circuit 107. Although details will be described later, the transistor 105 is on / off controlled in synchronization with the transistor 102.

ドライバ制御回路１０７は、ＰＷＭコンパレータ１０８から入力されるパルス幅変調信号ＰＷＭに基づき、ドライバ１０３及び１０４を介してトランジスタ１０１及び１０２のオン／オフ制御を行うとともに、トランジスタ１０５のオン／オフ制御も合わせて行う。なお、ドライバ制御回路１０７の回路構成及び動作については、後ほど詳細に説明する。 The driver control circuit 107 performs on / off control of the transistors 101 and 102 via the drivers 103 and 104 based on the pulse width modulation signal PWM input from the PWM comparator 108, and also matches the on / off control of the transistor 105. Do it. The circuit configuration and operation of the driver control circuit 107 will be described in detail later.

ＰＷＭコンパレータ１０８は、エラーアンプ１０９から入力される誤差電圧ＥＲＲと、発振回路１１０から入力される三角波電圧ＳＡＷとを比較して、パルス幅変調信号ＰＷＭを生成する。 The PWM comparator 108 compares the error voltage ERR input from the error amplifier 109 with the triangular wave voltage SAW input from the oscillation circuit 110, and generates the pulse width modulation signal PWM.

エラーアンプ１０９は、外部端子Ｔ５から入力される帰還電圧ＦＢ（＝抵抗２０４と抵抗２０５の接続ノードから引き出される出力電圧ＶＯＵＴの分圧電圧）とソフトスタート回路１１２から入力されるソフトスタート電圧ＳＳのより低い方と、基準電圧生成回路１１１から入力される基準電圧ＲＥＦとの差分を増幅して誤差電圧ＥＲＲを生成する。 The error amplifier 109 includes the feedback voltage FB (= the divided voltage of the output voltage VOUT drawn from the connection node between the resistor 204 and the resistor 205) input from the external terminal T5 and the soft start voltage SS input from the soft start circuit 112. The error voltage ERR is generated by amplifying the difference between the lower one and the reference voltage REF input from the reference voltage generation circuit 111.

発振回路１１０は、所定周波数の三角波電圧ＳＡＷを生成する。 The oscillation circuit 110 generates a triangular wave voltage SAW having a predetermined frequency.

基準電圧生成回路１１１は、所定電圧値の基準電圧ＲＥＦを生成する。 The reference voltage generation circuit 111 generates a reference voltage REF having a predetermined voltage value.

ソフトスタート回路１１２は、昇圧型ＤＣ／ＤＣコンバータが起動してから緩やかに上昇するソフトスタート電圧ＳＳを生成する。このようなソフトスタート電圧ＳＳをエラーアンプ１０９に供給することにより、エラーアンプ１０９では、昇圧型ＤＣ／ＤＣコンバータが起動してから所定のソフトスタート期間（ソフトスタート電圧ＳＳが帰還電圧ＦＢよりも低い期間）が経過するまで、ソフトスタート電圧ＳＳと基準電圧ＲＥＦとの差分に応じた誤差電圧ＥＲＲが生成されることになるので、帰還電圧ＦＢに依らず、誤差電圧ＥＲＲを緩やかに上昇させることが可能となる。 The soft start circuit 112 generates a soft start voltage SS that gradually increases after the step-up DC / DC converter is activated. By supplying such a soft start voltage SS to the error amplifier 109, the error amplifier 109 has a predetermined soft start period (the soft start voltage SS is lower than the feedback voltage FB) after the step-up DC / DC converter is started. Since the error voltage ERR corresponding to the difference between the soft start voltage SS and the reference voltage REF is generated until the (period) elapses, the error voltage ERR can be gradually increased regardless of the feedback voltage FB. It becomes possible.

なお、上記のＰＷＭコンパレータ１０８、エラーアンプ１０９、発振回路１１０、基準電圧生成回路１１１、及び、ソフトスタート回路１１２により、出力電圧ＶＯＵＴに応じた出力帰還制御を行う出力帰還回路が形成されている。このような出力帰還回路を設けたことにより、ドライバ制御回路１０７は、出力電圧ＶＯＵＴが所望の目標値となるようにドライバ１０３及び１０４を介してトランジスタ１０１及び１０２のスイッチング制御を行うことが可能となる。 The PWM comparator 108, the error amplifier 109, the oscillation circuit 110, the reference voltage generation circuit 111, and the soft start circuit 112 form an output feedback circuit that performs output feedback control according to the output voltage VOUT. By providing such an output feedback circuit, the driver control circuit 107 can perform switching control of the transistors 101 and 102 via the drivers 103 and 104 so that the output voltage VOUT becomes a desired target value. Become.

保護回路１１３は、半導体装置１００の異常状態（温度異常、低電圧異常、過電圧、過電流など）を監視して昇圧動作のシャットダウン制御を行う。 The protection circuit 113 monitors the abnormal state (temperature abnormality, low voltage abnormality, overvoltage, overcurrent, etc.) of the semiconductor device 100 and performs shutdown control of the boosting operation.

続いて、上記構成から成る昇圧型ＤＣ／ＤＣコンバータの基本的な昇圧動作（定常状態時における昇圧動作）について説明する。 Next, a basic boosting operation (a boosting operation in a steady state) of the boosting DC / DC converter having the above configuration will be described.

まず、ドライバ１０２によってゲート電圧Ｇ２がハイレベル（＝入力電圧ＶＣＣ）とされ、トランジスタ１０２がオンされると、インダクタ２０１にはトランジスタ１０２を介して接地端に向けた電流が流れ、その電気エネルギが蓄えられる。なお、このとき、インダクタ２０１の一端に現れるスイッチ電圧ＳＷは、トランジスタ１０２を介してほぼ接地電圧ＧＮＤ（＝０Ｖ）となる。 First, when the gate voltage G2 is set to a high level (= input voltage VCC) by the driver 102 and the transistor 102 is turned on, a current flows through the inductor 201 toward the ground terminal via the transistor 102. Stored. At this time, the switch voltage SW appearing at one end of the inductor 201 becomes substantially the ground voltage GND (= 0 V) via the transistor 102.

また、トランジスタ１０２がオンされたときには、トランジスタ１０５もオンされるので、入力電圧ＶＣＣの印加端と外部端子Ｔ１１との間が導通され、入力電圧ＶＣＣの印加端から、コンデンサ２０３とトランジスタ１０２を介して接地端に至る経路にも電流が流れる。その結果、コンデンサ２０３には電荷が蓄積され、その両端間には、ほぼ入力電圧ＶＣＣに相当する電位差が生じる。すなわち、ドライバ１０１の第１電源端に印加されるブート電圧ＢＯＯＴは、スイッチ電圧ＳＷをコンデンサ２０３の充電電圧分（≒ＶＣＣ）だけ高めた電圧値となる。 Further, when the transistor 102 is turned on, the transistor 105 is also turned on, so that the connection between the input terminal of the input voltage VCC and the external terminal T11 is conducted, and the input terminal of the input voltage VCC is connected via the capacitor 203 and the transistor 102. The current also flows through the path to the ground end. As a result, charges are accumulated in the capacitor 203, and a potential difference substantially corresponding to the input voltage VCC is generated between both ends thereof. That is, the boot voltage BOOT applied to the first power supply terminal of the driver 101 has a voltage value obtained by increasing the switch voltage SW by the charge voltage of the capacitor 203 (≈VCC).

なお、トランジスタ１０２のオン期間において、すでにコンデンサ２０２に電荷が蓄積されていた場合、不図示の負荷には、コンデンサ２０２からの電流が流れることになる。また、トランジスタ１０２のオン期間中には、ドライバ１０１によってゲート電圧Ｇ１がローレベル（＝スイッチ電圧ＳＷ）とされ、トランジスタ１０１がトランジスタ１０２のオン状態に対して相補的（排他的）にオフ状態とされるため、コンデンサ２０２からトランジスタ１０２に向けて電流が流れ込むことはない。 Note that when charge is already accumulated in the capacitor 202 during the on-period of the transistor 102, a current from the capacitor 202 flows through a load (not shown). Further, during the ON period of the transistor 102, the gate voltage G1 is set to a low level (= switch voltage SW) by the driver 101, and the transistor 101 is turned off in a complementary (exclusive) manner to the ON state of the transistor 102. Therefore, no current flows from the capacitor 202 toward the transistor 102.

次に、ドライバ１０２によってゲート電圧Ｇ２がローレベル（＝接地電圧ＧＮＤ）とされ、トランジスタ１０２がオフされると、インダクタ２０１に生じた逆起電圧によって、これに蓄積されていた電気エネルギが放出される。従って、インダクタ２０１の一端に現れるスイッチ電圧ＳＷは、入力電圧ＶＣＣよりも高電位レベル（＝出力電圧ＶＯＵＴ）まで持ち上げられる。 Next, when the gate voltage G2 is set to a low level (= ground voltage GND) by the driver 102 and the transistor 102 is turned off, the electric energy stored therein is released by the counter electromotive voltage generated in the inductor 201. The Therefore, the switch voltage SW appearing at one end of the inductor 201 is raised to a higher potential level (= output voltage VOUT) than the input voltage VCC.

一方、トランジスタ１０２がオフ状態に遷移された後、所定の同時オフ期間が経過すると、ドライバ１０１によってゲート電圧Ｇ１がハイレベル（＝ブート電圧ＢＯＯＴ）とされる。このとき、コンデンサ２０３の両端間には、先述の充電によって生じた電位差が保持されているので、ブート電圧ＢＯＯＴは、スイッチ電圧ＳＷをコンデンサ２０３の充電電圧分（≒ＶＣＣ）だけ高めた電圧値（≒ＳＷ＋ＶＣＣ）となる。 On the other hand, when a predetermined simultaneous off period elapses after the transistor 102 is turned off, the driver 101 sets the gate voltage G1 to the high level (= boot voltage BOOT). At this time, since the potential difference generated by the above-described charging is held between both ends of the capacitor 203, the boot voltage BOOT is a voltage value (the VCC voltage increased by the charging voltage of the capacitor 203 (≈VCC) ( ≒ SW + VCC).

従って、トランジスタ１０１のゲート・ソース間には、そのオンスレッショルド電圧を超える電位差が与えられる形となり、トランジスタ１０１は、トランジスタ１０２のオフ状態に対して相補的（排他的）にオン状態とされる。その結果、外部端子Ｔ１３からトランジスタ１０１を介して流れる電流は、不図示の負荷に流れ込むとともに、コンデンサ２０２を介して接地端にも流れ込み、コンデンサ２０２を充電することになる。 Accordingly, a potential difference exceeding the on-threshold voltage is applied between the gate and source of the transistor 101, and the transistor 101 is turned on in a complementary (exclusive) manner to the off-state of the transistor 102. As a result, the current flowing from the external terminal T13 through the transistor 101 flows into a load (not shown) and also flows into the ground terminal through the capacitor 202, and the capacitor 202 is charged.

なお、トランジスタ１０２がオフされたときには、トランジスタ１０５もオフされるので、入力電圧ＶＣＣの印加端と外部端子Ｔ１１（ブート電圧ＢＯＯＴの印加端）との間が遮断される。従って、外部端子Ｔ１１から入力電圧ＶＣＣの印加端に向けた逆流電流が流れることはない。 When the transistor 102 is turned off, the transistor 105 is also turned off, so that the connection between the application terminal of the input voltage VCC and the external terminal T11 (application terminal of the boot voltage BOOT) is cut off. Therefore, no reverse current flows from the external terminal T11 toward the application terminal of the input voltage VCC.

上記の動作が繰り返されることで、不図示の負荷には、コンデンサ２０２により平滑された出力電圧ＶＯＵＴが供給される。 By repeating the above operation, the output voltage VOUT smoothed by the capacitor 202 is supplied to a load (not shown).

上記したように、本構成例の昇圧型ＤＣ／ＤＣコンバータでは、Ｎチャネル型電界効果トランジスタ１０１を同期整流素子として用いた上で、インダクタ２０１の一端に現れるスイッチ電圧ＳＷを少なくともトランジスタ１０１のオンスレッショルド電圧分だけ高めたブート電圧ＢＯＯＴを生成するブートストラップ回路を設け、トランジスタ１０１のゲート電圧Ｇ１をスイッチ電圧ＳＷとブート電圧ＢＯＯＴとの間でパルス駆動する構成とされている。このような構成とすることにより、同期整流素子としてＰチャネル型電界効果トランジスタを用いた従来構成（図１１Ａを参照）や、非同期整流素子としてダイオードを用いた従来構成（図１１Ｂを参照）に比べて、チップ面積を大型化することなく電力変換効率を高めることが可能である。 As described above, in the step-up DC / DC converter of this configuration example, the N-channel field effect transistor 101 is used as a synchronous rectifier, and the switch voltage SW appearing at one end of the inductor 201 is at least the on-threshold of the transistor 101. A bootstrap circuit that generates a boot voltage BOOT increased by the voltage is provided, and the gate voltage G1 of the transistor 101 is pulse-driven between the switch voltage SW and the boot voltage BOOT. By adopting such a configuration, a conventional configuration using a P-channel field effect transistor as a synchronous rectifier (see FIG. 11A) and a conventional configuration using a diode as an asynchronous rectifier (see FIG. 11B). Thus, it is possible to increase the power conversion efficiency without increasing the chip area.

また、本構成例の昇圧型ＤＣ／ＤＣコンバータにおいて、ブートストラップ回路は、入力電圧ＶＣＣの印加端とブート電圧ＢＯＯＴの印加端との間に挿入される逆流電流防止素子として、ダイオードを用いた従来構成（図１１Ｃを参照）と異なり、よりオン抵抗の小さいＰチャネル型電界効果トランジスタ１０５を用いた構成とされている。このような構成とすることにより、コンデンサ２０３の一端には、ほぼ入力電圧ＶＣＣと等しい電圧を印加することができるので、入力電圧Ｖｉｎが小さいときでも、同期整流動作に支障を生じにくくなる。なお、トランジスタ１０５の電流能力は小さくても足りるので、その素子サイズを不要に大型化する必要はない。 Further, in the step-up DC / DC converter of the present configuration example, the bootstrap circuit conventionally uses a diode as a backflow current preventing element inserted between the application terminal of the input voltage VCC and the application terminal of the boot voltage BOOT. Unlike the configuration (see FIG. 11C), the P-channel field effect transistor 105 having a smaller on-resistance is used. By adopting such a configuration, a voltage substantially equal to the input voltage VCC can be applied to one end of the capacitor 203, so that even when the input voltage Vin is small, the synchronous rectification operation is less likely to be hindered. Note that since the current capability of the transistor 105 is small, it is not necessary to unnecessarily increase the element size.

また、本構成例の昇圧型ＤＣ／ＤＣコンバータにおいて、ブートストラップ回路は、入力電圧ＶＣＣの印加端とブート電圧ＢＯＯＴの印加端との間に、電流制限用の抵抗１０６を含んでいる。このような構成とすることにより、昇圧型ＤＣ／ＤＣコンバータの起動時において、入力電圧ＶＣＣの印加端からコンデンサ２０３に流れ込むチャージ電流を抑制することが可能となる。 In the step-up DC / DC converter of the present configuration example, the bootstrap circuit includes a current limiting resistor 106 between the input terminal of the input voltage VCC and the application terminal of the boot voltage BOOT. With such a configuration, it is possible to suppress a charge current flowing into the capacitor 203 from the application terminal of the input voltage VCC when the step-up DC / DC converter is started.

次に、ドライバ制御回路１０７の回路構成について説明する。図２は、ドライバ制御回路１０７の一構成例を示す図である。本構成例のドライバ制御回路１０７は、レベルシフタ１〜３と、デッドタイム生成部４及び５と、論理積演算器６及び７と、否定論理積演算器８と、否定論理和演算器９及び１０と、インバータ１１と、を含んでいる。 Next, the circuit configuration of the driver control circuit 107 will be described. FIG. 2 is a diagram illustrating a configuration example of the driver control circuit 107. The driver control circuit 107 of this configuration example includes level shifters 1 to 3, dead time generation units 4 and 5, logical product operators 6 and 7, a negative logical product operator 8, and negative logical product operators 9 and 10. And an inverter 11.

レベルシフタ１は、入力電圧ＶＣＣと接地電圧ＧＮＤとの間でパルス駆動される論理信号（＝否定論理積演算器８の出力信号）をレベルシフトすることにより、ブート電圧ＢＯＯＴとスイッチ電圧ＳＷとの間でパルス駆動される論理信号（＝トランジスタ１０５のゲート信号）を生成する。 The level shifter 1 shifts the level of a logic signal (= an output signal of the NAND operator 8) that is pulse-driven between the input voltage VCC and the ground voltage GND, thereby causing the level shifter 1 to switch between the boot voltage BOOT and the switch voltage SW. To generate a logic signal (= gate signal of the transistor 105) that is pulse-driven.

レベルシフタ２は、入力電圧ＶＣＣと接地電圧ＧＮＤとの間でパルス駆動される論理信号（＝論理積演算器６の出力信号）をレベルシフトすることにより、ブート電圧ＢＯＯＴとスイッチ電圧ＳＷとの間でパルス駆動される論理信号（＝ドライバ１０３の入力信号）を生成する。 The level shifter 2 shifts the level of a logic signal (= output signal of the AND operator 6) that is pulse-driven between the input voltage VCC and the ground voltage GND, so that the level shifter 2 is switched between the boot voltage BOOT and the switch voltage SW. A pulse-driven logic signal (= input signal of the driver 103) is generated.

レベルシフタ３は、ブート電圧ＢＯＯＴとスイッチ電圧ＳＷとの間でパルス駆動される論理信号（＝トランジスタ１０１のゲート信号Ｇ１）をレベルシフトすることにより、入力電圧ＶＣＣと接地電圧ＧＮＤとの間でパルス駆動される論理信号（＝デッドタイム生成部４の入力信号）を生成する。 The level shifter 3 performs pulse driving between the input voltage VCC and the ground voltage GND by level-shifting a logic signal (= gate signal G1 of the transistor 101) pulse-driven between the boot voltage BOOT and the switch voltage SW. The logic signal (= the input signal of the dead time generating unit 4) is generated.

デッドタイム生成部４は、入力電圧ＶＣＣと接地電圧ＧＮＤとの間で動作し、レベルシフタ３を介して入力されるトランジスタ１０１のゲート信号Ｇ１に所定の遅延を与えて出力する。 The dead time generator 4 operates between the input voltage VCC and the ground voltage GND, and outputs the gate signal G1 of the transistor 101 input via the level shifter 3 with a predetermined delay.

デッドタイム生成部５は、入力電圧ＶＣＣと接地電圧ＧＮＤとの間で動作し、トランジスタ１０１のゲート信号Ｇ２に所定の遅延を与えて出力する。 The dead time generator 5 operates between the input voltage VCC and the ground voltage GND, and outputs the gate signal G2 of the transistor 101 with a predetermined delay.

論理積演算器６は、入力電圧ＶＣＣと接地電圧ＧＮＤとの間で動作し、ソフトスタート終了信号ＸＳＯＦＴと、否定論理和演算器９の出力信号との論理積信号を生成して、レベルシフタ２経由でドライバ１０３に出力する。なお、上記のソフトスタート終了信号ＸＳＯＦＴは、ソフトスタート期間中にはローレベルに維持されて、ソフトスタート期間が満了した時点（すなわち、ソフトスタート電圧ＳＳが帰還電圧ＦＢを上回った時点）でハイレベルとなる２値信号である。 The logical product operator 6 operates between the input voltage VCC and the ground voltage GND, generates a logical product signal of the soft start end signal XSOFT and the output signal of the negative logical sum operator 9, and passes through the level shifter 2. To the driver 103. The soft start end signal XSOFT is maintained at a low level during the soft start period, and is at a high level when the soft start period expires (that is, when the soft start voltage SS exceeds the feedback voltage FB). Is a binary signal.

論理積演算器７は、入力電圧ＶＣＣと接地電圧ＧＮＤとの間で動作し、ソフトスタート終了信号ＸＳＯＦＴと、デッドタイム生成部４の出力信号（遅延が与えられたゲート信号Ｇ１）との論理積信号を生成して、否定論理和演算器１０に出力する。 The logical product calculator 7 operates between the input voltage VCC and the ground voltage GND, and is a logical product of the soft start end signal XSOFT and the output signal of the dead time generation unit 4 (the gate signal G1 to which a delay is given). A signal is generated and output to the NOR operator 10.

否定論理積演算器８は、入力電圧ＶＣＣと接地電圧ＧＮＤとの間で動作し、パルス幅変調信号ＰＷＭと、トランジスタ１０２のゲート信号Ｇ１との否定論理積信号を生成して、レベルシフタ１経由でトランジスタ１０５のゲートに出力する。 The NAND operator 8 operates between the input voltage VCC and the ground voltage GND, generates a NAND signal of the pulse width modulation signal PWM and the gate signal G1 of the transistor 102, and passes through the level shifter 1 Output to the gate of the transistor 105.

否定論理和演算器９は、入力電圧ＶＣＣと接地電圧ＧＮＤとの間で動作し、パルス幅変調信号ＰＷＭと、デッドタイム生成部５の出力信号（遅延が与えられたゲート信号Ｇ２）との否定論理和信号を生成して、論理積演算器６に出力する。 The NOR circuit 9 operates between the input voltage VCC and the ground voltage GND, and negates the pulse width modulation signal PWM and the output signal of the dead time generator 5 (the gate signal G2 to which a delay is given). A logical sum signal is generated and output to the logical product calculator 6.

否定論理和演算器１０は、入力電圧ＶＣＣと接地電圧ＧＮＤとの間で動作し、論理積演算器７の出力信号と、インバータ１１の出力信号（論理反転されたパルス幅変調信号ＰＷＭ）との否定論理和信号を生成して、ドライバ１０４に出力する。 The negative OR calculator 10 operates between the input voltage VCC and the ground voltage GND, and outputs the output signal of the AND calculator 7 and the output signal of the inverter 11 (the pulse width modulation signal PWM logically inverted). A negative logical sum signal is generated and output to the driver 104.

インバータ１１は、パルス幅変調信号ＰＷＭを論理反転して、否定論理和演算器１０に出力する。 The inverter 11 logically inverts the pulse width modulation signal PWM and outputs the result to the negative OR calculator 10.

本構成例のドライバ制御回路１０７は、基本的なスイッチング制御動作として、パルス幅変調信号ＰＷＭがハイレベルであるときに、トランジスタ１０１をオフ、トランジスタ１０２をオンとし、これとは逆に、パルス幅変調信号ＰＷＭがローレベルであるときに、トランジスタ１０１をオン、トランジスタ１０２をオフとする。すなわち、ドライバ制御回路１０７は、基本的なスイッチング制御動作として、トランジスタ１０１とトランジスタ１０２とを互いに相補的（排他的）にオン／オフさせる。 As a basic switching control operation, the driver control circuit 107 of this configuration example turns off the transistor 101 and turns on the transistor 102 when the pulse width modulation signal PWM is at a high level. When the modulation signal PWM is at a low level, the transistor 101 is turned on and the transistor 102 is turned off. That is, the driver control circuit 107 turns on / off the transistors 101 and 102 in a complementary manner (exclusive) as a basic switching control operation.

ただし、ドライバ制御回路１０７は、トランジスタ１０１及び１０２のオン／オフ状態を完全に逆転させるものではなく、貫通電流防止の観点から、トランジスタ１０１及び１０２が同時にオン状態とならないように、デッドタイム生成部４及び５を用いて、互いのオン／オフ遷移タイミングに所定の遅延を与えている。具体的に述べると、一方のトランジスタのオンタイミングが他方のトランジスタのオフタイミングよりも遅らされている。 However, the driver control circuit 107 does not completely reverse the on / off states of the transistors 101 and 102. From the viewpoint of preventing a through current, the driver control circuit 107 prevents the transistors 101 and 102 from being turned on at the same time. 4 and 5 are used to give a predetermined delay to the on / off transition timing of each other. Specifically, the on timing of one transistor is delayed from the off timing of the other transistor.

また、ドライバ制御回路１０７は、先にも説明した通り、トランジスタ１０２とトランジスタ１０５とを同期してオン／オフさせる構成とされている。より具体的に述べると、ドライバ制御回路１０７は、トランジスタ１０２をオンとするときに、トランジスタ１０５もオンとする。このようなスイッチング制御により、入力電圧ＶＣＣの印加端とブート電圧ＢＯＯＴの印加端との間が導通され、入力電圧ＶＣＣの印加端からコンデンサ２０３及びトランジスタ１０２を介して接地端に向けた電流が流れるので、コンデンサ２０３へのチャージを行うことが可能となる。これとは逆に、ドライバ制御回路１０７は、トランジスタ１０２をオフとするときに、トランジスタ１０５もオフとする。このようなスイッチング制御により、入力電圧ＶＣＣの印加端とブート電圧ＢＯＯＴの印加端との間が遮断されるので、ブート電圧ＢＯＯＴの印加端から入力電圧ＶＣＣの印加端への逆流電流を防止することが可能となる。 The driver control circuit 107 is configured to turn on / off the transistor 102 and the transistor 105 in synchronization with each other as described above. More specifically, the driver control circuit 107 turns on the transistor 105 when the transistor 102 is turned on. By such switching control, the application terminal of the input voltage VCC and the application terminal of the boot voltage BOOT are electrically connected, and a current flows from the application terminal of the input voltage VCC toward the ground terminal via the capacitor 203 and the transistor 102. Therefore, the capacitor 203 can be charged. On the contrary, when the driver control circuit 107 turns off the transistor 102, the driver 105 also turns off the transistor 105. By such switching control, the input voltage VCC application terminal and the boot voltage BOOT application terminal are interrupted, so that a backflow current from the boot voltage BOOT application terminal to the input voltage VCC application terminal is prevented. Is possible.

ただし、ブートストラップ回路を設けた昇圧型ＤＣ／ＤＣコンバータにおいて、トランジスタ１０１及び１０２の同時オンを防止するために、互いのゲート信号Ｇ１及びＧ２を監視し合う構成を採用した場合には、昇圧型ＤＣ／ＤＣコンバータの起動時にレベルシフタ３の出力論理レベル（延いては、デッドタイム生成部４の出力論理レベル）が不定となり、同期整流駆動を開始することができない、という問題がある。この問題は、一度でもトランジスタ１０２をオンさせて、コンデンサ２０３にチャージを行わない限り、ブート電圧ＢＯＯＴとスイッチ電圧ＳＷとの間に電位差が生じないので、トランジスタ１０１をオンさせることができず、延いては、トランジスタ１０２もオンさせることができないことに起因する。 However, in a step-up DC / DC converter provided with a bootstrap circuit, in order to prevent the transistors 101 and 102 from being turned on simultaneously, when the configuration in which the gate signals G1 and G2 are monitored with each other is adopted, the step-up type When the DC / DC converter is activated, the output logic level of the level shifter 3 (and hence the output logic level of the dead time generation unit 4) becomes indefinite, and there is a problem that synchronous rectification driving cannot be started. This problem is that unless the transistor 102 is turned on even once and the capacitor 203 is charged, there is no potential difference between the boot voltage BOOT and the switch voltage SW, so that the transistor 101 cannot be turned on. This is because the transistor 102 cannot be turned on.

そこで、本構成例のドライバ制御回路１０７は、昇圧型ＤＣ／ＤＣコンバータが起動してから所定期間に亘って、トランジスタ１０１をオフさせたまま、トランジスタ１０２のみをオン／オフさせる非同期整流駆動を行い、その後、トランジスタ１０１とトランジスタ１０２を相補的（排他的）にオン／オフさせる同期整流駆動を行う構成とされている。 Therefore, the driver control circuit 107 of this configuration example performs asynchronous rectification driving in which only the transistor 102 is turned on / off while the transistor 101 is turned off for a predetermined period after the step-up DC / DC converter is activated. Thereafter, synchronous rectification driving is performed to turn on / off the transistors 101 and 102 in a complementary (exclusive) manner.

図３は、起動時における駆動方式制御シーケンスの一例を示すタイミングチャートであり、上から順番に、三角波電圧ＳＡＷ、誤差電圧ＥＲＲ、ソフトスタート終了信号ＸＳＯＦＴ、ゲート電圧Ｇ１、ゲート電圧Ｇ２、スイッチ電圧ＳＷ、及び、出力電圧ＶＯＵＴが描写されている。 FIG. 3 is a timing chart showing an example of a drive system control sequence at the time of start-up. In order from the top, the triangular wave voltage SAW, the error voltage ERR, the soft start end signal XSOFT, the gate voltage G1, the gate voltage G2, and the switch voltage SW And the output voltage VOUT is depicted.

パルス幅変調信号ＰＷＭがローレベルに維持されているスタンバイ状態では、ゲート信号Ｇ１及びＧ２がいずれもローレベルとされ、トランジスタ１０１及び１０２がいずれもオフされている。このとき、出力電圧ＶＯＵＴは、入力電圧ＶＣＣからボディダイオードＢＤの順方向降下電圧Ｖｆを差し引いた電圧値（＝ＶＣＣ−Ｖｆ）となっている。 In the standby state in which the pulse width modulation signal PWM is maintained at the low level, the gate signals G1 and G2 are both at the low level, and both the transistors 101 and 102 are off. At this time, the output voltage VOUT has a voltage value (= VCC−Vf) obtained by subtracting the forward drop voltage Vf of the body diode BD from the input voltage VCC.

その後、昇圧型ＤＣ／ＤＣコンバータが起動してから所定期間（本図ではソフトスタート終了信号ＸＳＯＦＴがハイレベルに立ち上がるまでの期間）にわたって、トランジスタ１０１をオフさせたまま、トランジスタ１０２のみをオン／オフさせる非同期整流駆動が行われる。すなわち、トランジスタ１０２のゲート信号Ｇ２は、パルス幅変調信号ＰＷＭに応じてパルス駆動されるが、ゲート信号Ｇ１は、パルス幅変調信号ＰＷＭに依ることなく、常にローレベルに維持される。なお、この非同期整流駆動期間には、出力電圧ＶＯＵＴが入力電圧ＶＣＣよりも高く昇圧される。また、この非同期整流駆動期間には、コンデンサ２０３の充電も進められ、ブート電圧ＢＯＯＴがスイッチ電圧ＳＷよりも高くなる。 Thereafter, only the transistor 102 is turned on / off while the transistor 101 is turned off for a predetermined period (in this figure, the period until the soft start end signal XSOFT rises to a high level) after the boost DC / DC converter is activated. Asynchronous rectification driving is performed. That is, the gate signal G2 of the transistor 102 is pulse-driven according to the pulse width modulation signal PWM, but the gate signal G1 is always maintained at a low level without depending on the pulse width modulation signal PWM. During this asynchronous rectification drive period, the output voltage VOUT is boosted higher than the input voltage VCC. In this asynchronous rectification drive period, the capacitor 203 is also charged, and the boot voltage BOOT becomes higher than the switch voltage SW.

その後、上記の所定期間が経過すると、トランジスタ１０１とトランジスタ１０２を相補的（排他的）にオン／オフさせる同期整流駆動が行われる。この時点において、ブート電圧ＢＯＯＴは、スイッチ電圧ＳＷをコンデンサ２０３の充電電圧分（≒ＶＣＣ）だけ高めた電圧値（≒ＳＷ＋ＶＣＣ）となっているので、トランジスタ１０１を確実にオン／オフ制御することが可能である。 After that, when the predetermined period elapses, synchronous rectification driving is performed to turn on and off the transistors 101 and 102 in a complementary (exclusive) manner. At this time, the boot voltage BOOT has a voltage value (≈SW + VCC) obtained by increasing the switch voltage SW by the charge voltage of the capacitor 203 (≈VCC), so that the transistor 101 can be reliably turned on / off. Is possible.

このような構成とすることにより、昇圧型ＤＣ／ＤＣコンバータを確実に起動することが可能となる。なお、図２の回路構成、及び、図３のタイミングチャートでは、ソフトスタート期間と非同期整流駆動期間を一致させた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、ソフトスタート電圧ＳＳが所定の閾値に達した時点で非同期整流駆動方式から同期整流駆動方式への切り替えを行うなど、様々なバリエーションが考えられる。 With such a configuration, the step-up DC / DC converter can be reliably started. In the circuit configuration of FIG. 2 and the timing chart of FIG. 3, the configuration in which the soft start period and the asynchronous rectification driving period are matched is described as an example, but the configuration of the present invention is not limited to this. Instead, various variations such as switching from the asynchronous rectification driving method to the synchronous rectification driving method when the soft start voltage SS reaches a predetermined threshold value are conceivable.

次に、本発明に係る昇圧型ＤＣ／ＤＣコンバータの応用例について説明する。図４は、本発明に係る電源ＩＣの一構成例を示す図である。本構成例の電源ＩＣ３００は、同期整流方式を採用した１チャンネルの昇圧型ＤＣ／ＤＣコンバータ、正負チャージポンプ、１２チャンネルのレベルシフタを１チップで制御するＴＦＴ−液晶表示パネル用システム電源ＩＣである。電源ＩＣ３００における入力電圧ＶＣＣの入力範囲は１．６〜３．８Ｖであり、低電圧動作、低消費電力を実現することが可能である。 Next, an application example of the step-up DC / DC converter according to the present invention will be described. FIG. 4 is a diagram showing a configuration example of the power supply IC according to the present invention. The power supply IC 300 of this configuration example is a system power supply IC for a TFT-liquid crystal display panel that controls a 1-channel step-up DC / DC converter, a positive / negative charge pump, and a 12-channel level shifter using a synchronous rectification method with a single chip. The input range of the input voltage VCC in the power supply IC 300 is 1.6 to 3.8 V, and low voltage operation and low power consumption can be realized.

第１の特長は、ＤＲＶ＿ＥＮ端子により、同期整流方式の昇圧型ＤＣ／ＤＣコンバータとして、若しくは、非同期整流方式の昇圧型コントローラとして、任意に用いることが可能な点である。第２の特長は、正負チャージポンプを備えている点である。第３の特長は１２チャンネルのレベルシフタを備えている点である。第４の特長は、外付け抵抗によりスイッチング周波数を設定可能（０．５〜２．０ＭＨｚ）な点である。第５の特長は、各種のＩＣ保護回路（低電圧誤動作防止回路、温度保護回路、過電流保護回路、過電圧保護回路、タイマラッチ式出力地絡保護回路）を内蔵している点である。第６の特長は、ＶＢＧＡ０６３Ｗ０５０パッケージを採用した点である。 The first feature is that the DRV_EN terminal can be arbitrarily used as a synchronous rectification step-up DC / DC converter or as an asynchronous rectification step-up controller. The second feature is that a positive / negative charge pump is provided. The third feature is that a 12-channel level shifter is provided. The fourth feature is that the switching frequency can be set (0.5 to 2.0 MHz) by an external resistor. The fifth feature is that various IC protection circuits (low voltage malfunction prevention circuit, temperature protection circuit, overcurrent protection circuit, overvoltage protection circuit, timer latch type output ground fault protection circuit) are incorporated. The sixth feature is that the VBGA063W050 package is adopted.

次に、電源ＩＣ３００に内蔵された主要な回路ブロックの説明を行う。 Next, main circuit blocks incorporated in the power supply IC 300 will be described.

基準電圧生成回路３０１は、１．２Ｖ（ｔｙｐ）の内部基準電圧を生成する。 The reference voltage generation circuit 301 generates an internal reference voltage of 1.2 V (typ).

温度保護回路（ＴＳＤ［Thermal Shutdown］回路）３０２は、ＩＣ内部温度が１７５℃（ｔｙｐ）となったときに、電源ＩＣ３００の動作をシャットダウンさせる。 A temperature protection circuit (TSD [Thermal Shutdown] circuit) 302 shuts down the operation of the power supply IC 300 when the IC internal temperature reaches 175 ° C. (typ).

低電圧誤動作防止回路（ＵＶＬＯ［Under Voltage Lock-Out］回路）３０３は、入力電圧ＶＣＣが１．３５Ｖ（ｔｙｐ）以下となったときに、電源ＩＣ３００の動作をシャットダウンし、入力電圧ＶＣＣが１．４Ｖ（ｔｙｐ）以上となったときに電源ＩＣ３００の動作を開始させる。 A low voltage malfunction prevention circuit (UVLO [Under Voltage Lock-Out] circuit) 303 shuts down the operation of the power supply IC 300 when the input voltage VCC becomes 1.35 V (typ) or less, and the input voltage VCC is 1. When the voltage becomes 4 V (typ) or higher, the operation of the power supply IC 300 is started.

エラーアンプ３０４は、出力電圧ＡＶＤＤに応じたフィードバック電圧ＦＢと、基準電圧との差分を増幅して誤差電圧を生成する。 The error amplifier 304 amplifies the difference between the feedback voltage FB corresponding to the output voltage AVDD and the reference voltage to generate an error voltage.

発振回路３０５は、昇圧型ＤＣ／ＤＣコンバータに用いる三角波電圧ＳＡＷと、チャージポンプに用いるクロック信号ＣＬＫを生成する。ＲＴ端子に接続される外付け抵抗の抵抗値を調整することにより、発振周波数を０．５〜２．０ＭＨｚの範囲で任意に設定することが可能である。なお、クロック信号ＣＬＫのデューティは５０％（ｔｙｐ）であり、その発振周波数は三角波電圧ＳＡＷの発振周波数と同値である。 The oscillation circuit 305 generates a triangular wave voltage SAW used for the step-up DC / DC converter and a clock signal CLK used for the charge pump. By adjusting the resistance value of the external resistor connected to the RT terminal, the oscillation frequency can be arbitrarily set in the range of 0.5 to 2.0 MHz. Note that the duty of the clock signal CLK is 50% (typ), and its oscillation frequency is the same as the oscillation frequency of the triangular wave voltage SAW.

ＰＷＭコンパレータ３０６は、昇圧型ＤＣ／ＤＣコンバータに含まれる回路ブロックであり、エラーアンプ３０４の出力と三角波電圧ＳＡＷとを比較し、スイッチングデューティを決定する。スイッチングデューティは、最大９２％（ｔｙｐ）に制限されている。 The PWM comparator 306 is a circuit block included in the step-up DC / DC converter, and compares the output of the error amplifier 304 with the triangular wave voltage SAW to determine the switching duty. The switching duty is limited to 92% (typ) at the maximum.

ＤＣ／ＤＣドライバ３０７は、昇圧型ＤＣ／ＤＣコンバータに含まれるドライバ回路ブロックであり、同期整流トランジスタＭ１、出力トランジスタＭ２、及び、ブートストラップ用トランジスタＭ３のオン／オフ制御を行う。なお、ＤＣ／ＤＣドライバ３０７は、図１のドライバ１０３及び１０４、並びに、ドライバ制御回路１０７に相当する。 The DC / DC driver 307 is a driver circuit block included in the step-up DC / DC converter, and performs on / off control of the synchronous rectification transistor M1, the output transistor M2, and the bootstrap transistor M3. The DC / DC driver 307 corresponds to the drivers 103 and 104 and the driver control circuit 107 in FIG.

ソフトスタート回路３０８及び３０９は、昇圧型ＤＣ／ＤＣコンバータ、正チャージポンプ、及び、負チャージポンプを起動する際に、３．０ｍｓ（ｔｙｐ）のソフトスタート期間にわたって、出力電圧（ＳＵＰ、ＶＧＨ、ＶＧＬ）を緩やかに立ち上げるための回路ブロックである。このようなソフトスタート回路３０８及び３０９を備えたことにより、出力コンデンサや負荷（いずれも不図示）への突入電流を低減することが可能となる。 The soft start circuits 308 and 309 are configured to output the output voltages (SUP, VGH, VGL) over a 3.0 ms (typ) soft start period when starting up the step-up DC / DC converter, the positive charge pump, and the negative charge pump. ) Is a circuit block for slowly starting up. By providing such soft start circuits 308 and 309, it is possible to reduce the inrush current to the output capacitor and the load (both not shown).

正チャージポンプドライバ３１０は、正チャージポンプのコントローラ回路であり、帰還電圧ＦＢＰが０．４０Ｖ（ｔｙｐ）となるようにスイッチング振幅を制御する。 The positive charge pump driver 310 is a controller circuit for the positive charge pump, and controls the switching amplitude so that the feedback voltage FBP is 0.40 V (typ).

負チャージポンプドライバ３１１は、負チャージポンプのコントローラ回路であり、帰還電圧ＦＢＮが０．４０Ｖ（ｔｙｐ）となるようにスイッチング振幅を制御する。 The negative charge pump driver 311 is a negative charge pump controller circuit, and controls the switching amplitude so that the feedback voltage FBN is 0.40 V (typ).

コントローラ３１２は、レベルシフタ３１３のコントローラ回路であり、ＩＮ１端子〜ＩＮ１３端子に入力された信号の論理レベルに応じて、ＯＵＴ１端子〜ＯＵＴ１２端子から出力される信号の論理レベルを制御する。 The controller 312 is a controller circuit of the level shifter 313, and controls the logic level of the signal output from the OUT1 terminal to the OUT12 terminal according to the logic level of the signal input to the IN1 terminal to IN13 terminal.

レベルシフタ３１３は、コントローラ３１２からの入力信号をレベルシフトすることにより、正チャージポンプの出力電圧ＶＧＨと負チャージポンプの出力電圧ＶＧＬとの間でパルス駆動する出力信号を生成し、これをＯＵＴ１端子〜ＯＵＴ１２端子に出力する。 The level shifter 313 generates an output signal that is pulse-driven between the output voltage VGH of the positive charge pump and the output voltage VGL of the negative charge pump by level-shifting the input signal from the controller 312 and outputs the output signal from the OUT1 terminal to Output to the OUT12 terminal.

オン／オフシーケンサ３１４は、電源ＩＣ３００の起動シーケンスやシャットダウンシーケンスを制御する。 The on / off sequencer 314 controls the startup sequence and shutdown sequence of the power supply IC 300.

出力地絡保護回路３１５は、ＦＢ端子、ＦＢＰ端子、及び、ＦＢＮ端子の各端子電圧を監視して出力地絡を検出し、出力地絡状態が６５．５ｍｓ（ｔｙｐ）（発振周波数＝２ＭＨｚ時）以上にわたって継続された時点で、電源ＩＣ３００をシャットダウンさせる。なお、ショート検出電圧（ｔｙｐ）は、ＦＢ端子、ＦＢＰ端子、及び、ＦＢＮ端子のいずれについても、出力目標値の５０％に設定されている。 The output ground fault protection circuit 315 detects the output ground fault by monitoring each terminal voltage of the FB terminal, the FBP terminal, and the FBN terminal, and the output ground fault state is 65.5 ms (typ) (when the oscillation frequency is 2 MHz). ) When the operation is continued for the above, the power supply IC 300 is shut down. Note that the short detection voltage (typ) is set to 50% of the output target value for any of the FB terminal, the FBP terminal, and the FBN terminal.

図５は、電源ＩＣ３００のピン配置図であり、図６は、ピンの機能一覧表である。Ａ１ピン（ＶＣＣ）は、電源入力端子である。Ａ２ピン（ＦＢ）は、昇圧ＤＣ／ＤＣフィードバック端子である。Ａ３ピン（ＲＥＦ）は、基準電圧出力端子である。Ａ４ピン（ＰＧＮＤ）は、昇圧ＤＣ／ＤＣドライバＧＮＤ端子である。Ａ５ピン（ＧＤ）は、昇圧ＤＣ／ＤＣ外付けＦＥＴゲートドライバ出力端子である。Ａ６ピン（ＳＷ）は、昇圧ＤＣ／ＤＣスイッチング端子である。Ａ７ピン及びＡ８ピン（ＳＵＰ）は、いずれも、昇圧ＤＣ／ＤＣ出力端子である。 FIG. 5 is a pin layout diagram of the power supply IC 300, and FIG. 6 is a pin function list. The A1 pin (VCC) is a power input terminal. The A2 pin (FB) is a boost DC / DC feedback terminal. The A3 pin (REF) is a reference voltage output terminal. The A4 pin (PGND) is a boost DC / DC driver GND terminal. A5 pin (GD) is a step-up DC / DC external FET gate driver output terminal. A6 pin (SW) is a step-up DC / DC switching terminal. Both the A7 pin and the A8 pin (SUP) are boosted DC / DC output terminals.

Ｂ１ピンは、欠番である。Ｂ２ピン（ＲＴ）は、周波数設定抵抗端子である。Ｂ３ピン（ＦＢＰ）は、正チャージポンプフィードバック端子である。Ｂ４ピン（ＧＮＤ）は、ＧＮＤ端子である。Ｂ５ピン及びＢ６ピン（ＳＷ）は、いずれも昇圧ＤＣ／ＤＣスイッチング端子である。Ｂ７ピン（ＳＵＰ）は、昇圧ＤＣ／ＤＣ出力端子である。Ｂ８ピン（ＳＵＰ＿ＣＰ）は、チャージポンプ電源入力端子である。 The B1 pin is a missing number. The B2 pin (RT) is a frequency setting resistor terminal. The B3 pin (FBP) is a positive charge pump feedback terminal. The B4 pin (GND) is a GND terminal. Both the B5 pin and the B6 pin (SW) are step-up DC / DC switching terminals. The B7 pin (SUP) is a boost DC / DC output terminal. The B8 pin (SUP_CP) is a charge pump power supply input terminal.

Ｃ１ピン（ＣＯＭＰ）は、昇圧ＤＣ／ＤＣエラーアンプ出力端子である。Ｃ２ピン（ＦＢＮ）は負チャージポンプフィードバック端子である。Ｃ３ピン（ＣＰ＿ＳＥＬＥＣＴ）は、正チャージポンプ切替端子である。なお、ＣＰ＿ＳＥＬＥＣＴ＝Ｈのときには、正チャージポンプがＶＣＣ×３倍昇圧動作モードとなり、ＣＰ＿ＳＥＬＥＣＴ＝Ｌのときには正チャージポンプがＶＣＣ×２倍昇圧動作モードとなる。Ｃ４ピン（ＰＧＮＤ）は、昇圧ＤＣ／ＤＣドライバＧＮＤ端子である。Ｃ５ピン（ＶＳ）は、ＡＶＤＤ出力コントロール端子である。Ｃ６ピン（ＶＳＯＦＦ）は、ＡＶＤＤ出力ディスチャージ端子である。Ｃ７ピン（ＢＯＯＴ）は昇圧ＤＣ／ＤＣブート用容量接続端子である。Ｃ８ピン（ＣＰＰ１）は、正チャージポンプフライングコンデンサ接続端子である。 The C1 pin (COMP) is a boost DC / DC error amplifier output terminal. The C2 pin (FBN) is a negative charge pump feedback terminal. The C3 pin (CP_SELECT) is a positive charge pump switching terminal. When CP_SELECT = H, the positive charge pump is in the VCC × 3 times boosting operation mode, and when CP_SELECT = L, the positive charge pump is in the VCC × 2 times boosting operation mode. The C4 pin (PGND) is a boost DC / DC driver GND terminal. The C5 pin (VS) is an AVDD output control terminal. The C6 pin (VSOFF) is an AVDD output discharge terminal. The C7 pin (BOOT) is a boost DC / DC boot capacitor connection terminal. The C8 pin (CPP1) is a positive charge pump flying capacitor connection terminal.

Ｄ１ピン（ＩＮ１１）は、レベルシフタ入力端子である。Ｄ２ピン（ＤＲＶ＿ＥＮ）は昇圧ＤＣ／ＤＣドライバ切替端子である。なお、ＤＲＶ＿ＥＮ＝Ｈのときには、電源ＩＣ３００が外付けＦＥＴ駆動モードとなり、ＤＲＶ＿ＥＮ＝Ｌのときには、電源ＩＣ３００が内蔵ＦＥＴ駆動モードとなる。Ｄ３ピン（ＳＥＱ）は、シーケンスコントロール端子である。なお、ＳＥＱ＝Ｈのときには、電源ＩＣ３００が通常動作モードとなり、ＳＥＱ＝Ｌの時には、電源ＩＣ３００がシャットダウンモードとなる。Ｄ４ピン（ＰＧＮＤ）は、昇圧ＤＣ／ＤＣドライバＧＮＤ端子端子である。Ｄ５ピン（ＳＵＰ＿Ｓ）は、昇圧ＤＣ／ＤＣ出力センス端子である。Ｄ６ピン（ＶＧＨＯＦＦ）は、正チャージポンプ出力ディスチャージ端子である。Ｄ７ピン（ＣＰＨ２）及びＤ８ピン（ＣＰＨ１）は、いずれも正チャージポンプフライングコンデンサ接続端子である。 The D1 pin (IN11) is a level shifter input terminal. The D2 pin (DRV_EN) is a boost DC / DC driver switching terminal. When DRV_EN = H, the power supply IC 300 is in the external FET drive mode, and when DRV_EN = L, the power supply IC 300 is in the built-in FET drive mode. The D3 pin (SEQ) is a sequence control terminal. When SEQ = H, the power supply IC 300 is in the normal operation mode, and when SEQ = L, the power supply IC 300 is in the shutdown mode. The D4 pin (PGND) is a boost DC / DC driver GND terminal terminal. The D5 pin (SUP_S) is a boost DC / DC output sense terminal. The D6 pin (VGHOFF) is a positive charge pump output discharge terminal. The D7 pin (CPH2) and the D8 pin (CPH1) are both positive charge pump flying capacitor connection terminals.

Ｅ１ピン（ＩＮ１）、Ｅ２ピン（ＩＮ５）、及び、Ｅ３ピン（ＩＮ９）は、いずれもレベルシフタ入力端子である。Ｅ４ピン（ＧＮＤ）は、ＧＮＤ端子である。Ｅ５ピン（ＯＵＴ１）は、レベルシフタ出力端子である。Ｅ６ピン（ＶＧＨ）は、正チャージポンプ出力端子である。Ｅ７ピン（ＯＵＴ５）は、レベルシフタ出力端子である。Ｅ８ピン（ＣＰＨ３）は、正チャージポンプフライングコンデンサ接続端子である。 The E1 pin (IN1), E2 pin (IN5), and E3 pin (IN9) are all level shifter input terminals. The E4 pin (GND) is a GND terminal. The E5 pin (OUT1) is a level shifter output terminal. The E6 pin (VGH) is a positive charge pump output terminal. The E7 pin (OUT5) is a level shifter output terminal. The E8 pin (CPH3) is a positive charge pump flying capacitor connection terminal.

Ｆ１ピン（ＩＮ２）、Ｆ２ピン（ＩＮ６）、及び、Ｆ３ピン（ＩＮ１０）は、いずれもレベルシフタ入力端子である。Ｆ４ピン（ＶＧＬ）は負チャージポンプ出力端子である。Ｆ５ピン（ＯＵＴ９）、Ｆ６ピン（ＯＵＴ２）、及び、Ｆ７ピン（ＯＵＴ６）は、いずれもレベルシフタ出力端子である。Ｆ８ピン（ＣＰＰ２）は、正チャージポンプフライングコンデンサ接続端子である。 The F1 pin (IN2), the F2 pin (IN6), and the F3 pin (IN10) are all level shifter input terminals. The F4 pin (VGL) is a negative charge pump output terminal. The F5 pin (OUT9), F6 pin (OUT2), and F7 pin (OUT6) are all level shifter output terminals. The F8 pin (CPP2) is a positive charge pump flying capacitor connection terminal.

Ｇ１ピン（ＩＮ３）、Ｇ２ピン（ＩＮ７）、及び、Ｇ３ピン（ＩＮ１２）は、いずれもレベルシフタ入力端子である。Ｇ４ピン（ＶＧＬＯＦＦ）は、負チャージポンプ出力ディスチャージ端子である。Ｇ５ピン（ＣＰ２）は、負チャージポンプフライングコンデンサ接続端子である。Ｇ６ピン（ＯＵＴ３）、Ｇ７ピン（ＯＵＴ７）、及び、Ｇ８ピン（ＯＵＴ１１）は、いずれもレベルシフタ出力端子である。 The G1 pin (IN3), G2 pin (IN7), and G3 pin (IN12) are all level shifter input terminals. The G4 pin (VGLOFF) is a negative charge pump output discharge terminal. The G5 pin (CP2) is a negative charge pump flying capacitor connection terminal. The G6 pin (OUT3), the G7 pin (OUT7), and the G8 pin (OUT11) are all level shifter output terminals.

Ｈ１ピン（ＩＮ４）、Ｈ２ピン（ＩＮ８）、及び、Ｈ３ピン（ＩＮ１３）は、いずれもレベルシフタ入力端子である。Ｈ４ピン（ＣＰＬ）は、負チャージポンプフライングコンデンサ接続端子である。Ｈ５ピン（ＯＵＴ１０）、Ｈ６ピン（ＯＵＴ４）、Ｈ７ピン（ＯＵＴ８）、及び、Ｈ８ピン（ＯＵＴ１２）は、いずれもレベルシフタ出力端子である。 The H1 pin (IN4), the H2 pin (IN8), and the H3 pin (IN13) are all level shifter input terminals. The H4 pin (CPL) is a negative charge pump flying capacitor connection terminal. The H5 pin (OUT10), the H6 pin (OUT4), the H7 pin (OUT8), and the H8 pin (OUT12) are all level shifter output terminals.

次に、電源ＩＣ３００の電源起動シーケンスについて説明する。図７は、電源ＩＣ３００の電源起動シーケンスの一例を示すタイミングチャートである。本図に示すように、電下ＩＣ３００の電源起動シーケンスは、ＧＮＤ→ＶＣＣ→ロジック信号（ＳＥＱ）→ＳＵＰ→ＶＧＬ・ＶＧＨ→ＡＶＤＤの順となる。レベルシフタ３１３の出力は、ＶＧＨとＶＧＬが起動し、レベルシフタ３１３の駆動電圧が確保されるまでハイインピーダンス状態となる。レベルシフタ３１３の出力異常動作を防止するために、ＶＧＬ及びＶＧＨの遷移期間中には、レベルシフタ３１３へのロジック入力をハイレベルまたはローレベルに固定することが望ましい。なお、上記の電源起動シーケンス中におけるロジック信号とは、信号の立ち上がり／立ち下がりだけではなく、ハイレベル入力またはローレベル入力も含む。 Next, a power activation sequence of the power IC 300 will be described. FIG. 7 is a timing chart showing an example of a power supply activation sequence of the power supply IC 300. As shown in the figure, the power supply startup sequence of the subordinate IC 300 is in the order of GND → VCC → logic signal (SEQ) → SUP → VGL / VGH → AVDD. The output of the level shifter 313 is in a high impedance state until VGH and VGL are activated and the drive voltage of the level shifter 313 is secured. In order to prevent an abnormal output operation of the level shifter 313, it is desirable to fix the logic input to the level shifter 313 at a high level or a low level during the transition period of VGL and VGH. It should be noted that the logic signal in the power supply startup sequence includes not only the rise / fall of the signal but also a high level input or a low level input.

次に、電源ＩＣ３００を用いたアプリケーション例について説明する。 Next, an application example using the power supply IC 300 will be described.

図８は、電源ＩＣ３００の第１の接続例を示すアプリケーション回路図（ＶＣＣ＝２．５Ｖまたは３．３Ｖ、同期整流方式の昇圧型ＤＣ／ＤＣコンバータとして使用時（内蔵ＦＥＴ駆動モード選択時））である。本図に示すように、ＤＲＶ＿ＥＮ端子をＧＮＤショートすると、内蔵ＦＥＴを用いた同期整流方式の昇圧ＤＣ／ＤＣコンバータとして、電源ＩＣ３００を用いることができる。このとき、ＧＤ端子はオープンとすればよい。 FIG. 8 is an application circuit diagram showing a first connection example of the power supply IC 300 (VCC = 2.5 V or 3.3 V, when used as a synchronous rectification step-up DC / DC converter (when the built-in FET drive mode is selected)) It is. As shown in this figure, when the DRV_EN terminal is GND-shorted, the power supply IC 300 can be used as a synchronous rectification step-up DC / DC converter using a built-in FET. At this time, the GD terminal may be open.

図９は、電源ＩＣ３００の第２の接続例を示すアプリケーション回路図（ＶＣＣ＝１．８Ｖ、２．５Ｖ、または、３．３Ｖ、非同期整流方式の昇圧型ＤＣ／ＤＣコントローラとして使用時（外付けＦＥＴ駆動モード選択時））である。本図に示すように、ＤＲＶ＿ＥＮ端子をＶＣＣショートすると、外付けＦＥＴと外付けダイオードを用いた非同期整流方式の昇圧型ＤＣ／ＤＣコントローラとして、電源ＩＣ３００を用いることができる。この駆動モードでは、ダイオードによる整流を行うため、外付けのダイオードが必要となる。なお、ＳＷ端子とＢＯＯＴ端子はいずれもオープンとすればよい。 FIG. 9 is an application circuit diagram showing a second connection example of the power supply IC 300 (VCC = 1.8V, 2.5V, or 3.3V, when used as a step-up DC / DC controller of an asynchronous rectification type (externally attached) When the FET drive mode is selected)). As shown in this figure, when the DRV_EN terminal is VCC short-circuited, the power supply IC 300 can be used as an asynchronous rectification step-up DC / DC controller using an external FET and an external diode. In this drive mode, an external diode is required to perform rectification using a diode. Note that both the SW terminal and the BOOT terminal may be open.

次に、携帯電話端末に搭載され、バッテリの出力電圧を変換して端末各部（例えばＴＦＴ［Thin Film Transistor］液晶表示パネル）の駆動電圧を生成する昇圧型ＤＣ／ＤＣコンバータに本発明を適用した場合を例に挙げて説明を行う。 Next, the present invention is applied to a step-up DC / DC converter that is mounted on a cellular phone terminal and generates a drive voltage for each part of the terminal (for example, a TFT [Thin Film Transistor] liquid crystal display panel) by converting the output voltage of the battery. A case will be described as an example.

図１０は、携帯電話端末への適用例を示すブロック図（特に、ＴＦＴ液晶表示パネルへの電源系部分）である。本図に示すように、本適用例の携帯電話端末は、電源ＩＣ３００と、バッテリ４００と、タイミングコントローラ５００と、ＴＦＴ液晶表示パネル６００と、ゲートドライバ７００と、ソースドライバ８００と、階調部９００と、を有する。 FIG. 10 is a block diagram (particularly, a power supply system part for a TFT liquid crystal display panel) showing an application example to a mobile phone terminal. As shown in the figure, the mobile phone terminal of this application example includes a power supply IC 300, a battery 400, a timing controller 500, a TFT liquid crystal display panel 600, a gate driver 700, a source driver 800, and a gradation unit 900. And having.

電源ＩＣ３００は、先に説明済みの半導体集積回路装置である。図１０では、電源ＩＣ３００に含まれる回路ブロックとして、レベルシフタ３１３と電源ブロック３２０のみを描写したが、具体的な回路構成は、図４で示した通りである。なお、電源ブロック３２０は、ＡＶＤＤを生成する昇圧型ＤＣ／ＤＣコンバータ、ＶＧＨを生成する正チャージポンプ、及び、ＶＨＬを生成する負チャージポンプを一まとめにした回路ブロックである。 The power supply IC 300 is the semiconductor integrated circuit device described above. In FIG. 10, only the level shifter 313 and the power supply block 320 are depicted as circuit blocks included in the power supply IC 300, but the specific circuit configuration is as shown in FIG. The power supply block 320 is a circuit block in which a step-up DC / DC converter that generates AVDD, a positive charge pump that generates VGH, and a negative charge pump that generates VHL are combined.

バッテリ４００は、電源ＩＣ３００に入力される入力電圧ＶＣＣの供給源であり、リチウムイオン電池などを好適に用いることができる。 The battery 400 is a supply source of the input voltage VCC input to the power supply IC 300, and a lithium ion battery or the like can be preferably used.

タイミングコントローラ５００は、ＴＦＴ液晶表示パネル６００の垂直走査信号を生成するロジック回路である。 The timing controller 500 is a logic circuit that generates a vertical scanning signal of the TFT liquid crystal display panel 600.

ＴＦＴ液晶表示パネル６００は、ゲートドライバ７００から入力されるゲート駆動信号と、ソースドライバ８００から入力されるソース駆動信号と、に応じた映像出力を行う。 The TFT liquid crystal display panel 600 performs video output according to the gate drive signal input from the gate driver 700 and the source drive signal input from the source driver 800.

ゲートドライバ７００は、電源ＩＣ３００からＶＧＨとＶＧＬを受けて動作し、タイミングコントローラ５００から入力される垂直走査信号に基づいて、ＴＦＴ液晶表示パネル６００のゲート駆動信号を生成する。 The gate driver 700 operates by receiving VGH and VGL from the power supply IC 300 and generates a gate drive signal for the TFT liquid crystal display panel 600 based on a vertical scanning signal input from the timing controller 500.

ソースドライバ８００は、階調部９００から入力される階調信号に基づいて、ＴＦＴ液晶表示パネル６００のソース駆動信号を生成する。 The source driver 800 generates a source driving signal for the TFT liquid crystal display panel 600 based on the gradation signal input from the gradation unit 900.

階調部９００は、電源ＩＣ３００からＡＶＤＤを受けて動作し、映像ソース（不図示）から入力される映像信号に応じた階調信号を生成する。 The gradation unit 900 operates by receiving AVDD from the power supply IC 300 and generates a gradation signal corresponding to a video signal input from a video source (not shown).

また、本図には明示されていないが、本適用例の携帯電話端末は、上記構成要素のほかにも、その本質的な機能（通信機能など）を実現する手段として、送受信回路部、スピーカ部、マイク部、表示部、操作部、メモリ部など、を当然に有する。 Although not explicitly shown in the figure, the mobile phone terminal of this application example has a transmission / reception circuit unit, a speaker as means for realizing its essential functions (communication function, etc.) in addition to the above components. Naturally, it has a unit, a microphone unit, a display unit, an operation unit, a memory unit, and the like.

このように本発明に係る昇圧型ＤＣ／ＤＣコンバータを備えた携帯電話端末であれば、端末サイズを大型化することなく、バッテリ４００の寿命を延ばすことが可能となる。 Thus, if it is a mobile telephone terminal provided with the step-up DC / DC converter according to the present invention, it is possible to extend the life of the battery 400 without increasing the terminal size.

なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。 The configuration of the present invention can be variously modified in addition to the above-described embodiment without departing from the gist of the invention. That is, the above-described embodiment is an example in all respects and should not be considered as limiting, and the technical scope of the present invention is not the description of the above-described embodiment, but the claims. It should be understood that all modifications that come within the meaning and range of equivalents of the claims are included.

本発明は、同期整流方式を採用した昇圧型ＤＣ／ＤＣコンバータの電力損失低減を図る上で有用な技術であり、入力電圧よりも高い出力電圧が必要なあらゆる電子機器（特に、電池を電源とするポータブル機器）について好適に利用することができる。 The present invention is a technique useful for reducing power loss of a step-up DC / DC converter that employs a synchronous rectification method, and is applicable to any electronic device that requires an output voltage higher than an input voltage (particularly, a battery as a power source). Portable device) can be suitably used.

１００半導体装置（電源ＩＣ）
１０１Ｎチャネル型ＭＯＳ電界効果トランジスタ（同期整流トランジスタ）
１０２Ｎチャネル型ＭＯＳ電界効果トランジスタ（出力トランジスタ）
１０３、１０４ドライバ
１０５Ｐチャネル型ＭＯＳ電界効果トランジスタ（ブートストラップ用）
１０６抵抗
１０７ドライバ制御回路
１０８ＰＷＭコンパレータ
１０９エラーアンプ
１１０発振回路
１１１基準電圧生成回路
１１２ソフトスタート回路
１１３保護回路
２０１インダクタ
２０２コンデンサ
２０３コンデンサ（ブートストラップ用）
２０４、２０５抵抗
ＢＤボディダイオード（寄生ダイオード）
１〜３レベルシフタ
４、５デッドタイム生成部
６、７論理積演算器
８否定論理積演算器
９、１０否定論理和演算器
１１インバータ
３００電源ＩＣ
３０１基準電圧生成回路
３０２温度保護回路（ＴＳＤ）
３０３低電圧誤動作防止回路（ＵＶＬＯ）
３０４エラーアンプ
３０５発振回路
３０６ＰＷＭコンパレータ
３０７ＤＣ／ＤＣドライバ
３０８、３０９ソフトスタート回路
３１０正チャージポンプドライバ
３１１負チャージポンプドライバ
３１２コントローラ
３１３レベルシフタ
３１４オン／オフシーケンサ
３１５出力地絡保護回路
３２０電源ブロック
Ｍ１Ｎチャネル型ＭＯＳ電界効果トランジスタ（同期整流トランジスタ）
Ｍ２Ｎチャネル型ＭＯＳ電界効果トランジスタ（出力トランジスタ）
Ｍ３Ｐチャネル型ＭＯＳ電界効果トランジスタ（ブートストラップ用）
４００バッテリ
５００タイミングコントローラ
６００ＴＦＴ液晶表示パネル
７００ゲートドライバ
８００ソースドライバ
９００階調部 100 Semiconductor device (power supply IC)
101 N-channel MOS field effect transistor (synchronous rectification transistor)
102 N-channel MOS field effect transistor (output transistor)
103, 104 driver 105 P-channel MOS field effect transistor (for bootstrap)
106 Resistor 107 Driver Control Circuit 108 PWM Comparator 109 Error Amplifier 110 Oscillation Circuit 111 Reference Voltage Generation Circuit 112 Soft Start Circuit 113 Protection Circuit 201 Inductor 202 Capacitor 203 Capacitor (for Bootstrap)
204, 205 Resistor BD Body diode (parasitic diode)
1 to 3 level shifter 4, 5 dead time generation unit 6, 7 logical product operator 8 negative logical product operator 9, 10 negative logical product operator 11 inverter 300 power supply IC
301 Reference Voltage Generation Circuit 302 Temperature Protection Circuit (TSD)
303 Undervoltage lockout circuit (UVLO)
304 Error Amplifier 305 Oscillator Circuit 306 PWM Comparator 307 DC / DC Driver 308, 309 Soft Start Circuit 310 Positive Charge Pump Driver 311 Negative Charge Pump Driver 312 Controller 313 Level Shifter 314 On / Off Sequencer 315 Output Ground Fault Protection Circuit 320 Power Supply Block M1 N Channel MOS field effect transistor (synchronous rectification transistor)
M2 N-channel MOS field effect transistor (output transistor)
M3 P-channel MOS field effect transistor (for bootstrap)
400 battery 500 timing controller 600 TFT liquid crystal display panel 700 gate driver 800 source driver 900 gradation unit

Claims

An N-channel output transistor and a synchronous rectification transistor each connected to one end of an inductor to generate a desired output voltage from the input voltage;
A first driver for pulse driving the gate voltage of the output transistor between a ground voltage and the input voltage;
A bootstrap circuit for generating a boot voltage obtained by increasing a switch voltage appearing at one end of the inductor by at least an on-threshold voltage of the synchronous rectification transistor;
A second driver that pulse-drives the gate voltage of the synchronous rectification transistor between the switch voltage and the boot voltage;
A driver control circuit for performing on / off control of the output transistor and the synchronous rectification transistor via the first driver and the second driver;
A step-up DC / DC converter having
The bootstrap circuit includes a P-channel field effect transistor that is on / off controlled by the driver control circuit between the input voltage application terminal and the boot voltage application terminal. Boost DC / DC converter.

2. The step-up DC / DC converter according to claim 1, wherein the driver control circuit turns on / off the output transistor and the P-channel field effect transistor in synchronization.

3. The step-up DC / DC converter according to claim 1, wherein the driver control circuit includes a dead time generation unit for preventing the output transistor and the synchronous rectification transistor from being simultaneously turned on.

The driver control circuit performs asynchronous rectification driving for turning on / off only the output transistor while turning off the synchronous rectification transistor for a predetermined period after the boost DC / DC converter is activated, 4. The step-up DC / DC converter according to claim 3, wherein synchronous rectification driving is performed to turn on / off the output transistor and the synchronous rectification transistor in a complementary manner.

5. The step-up circuit according to claim 1, wherein the bootstrap circuit includes a current limiting resistor between an input terminal of the input voltage and an application terminal of the boot voltage. Type DC / DC converter.

A reference voltage generation circuit for generating a reference voltage;
An error amplifier that amplifies a difference between the feedback voltage according to the output voltage and the reference voltage to generate an error voltage;
A soft start circuit for gently increasing the error voltage over a predetermined soft start period after the boost DC / DC converter is started;
An oscillation circuit for generating a triangular wave voltage;
A PWM comparator that compares the error voltage with the triangular wave voltage to generate a pulse width modulation signal;
An output feedback circuit including
6. The step-up DC according to claim 1, wherein the driver control circuit performs on / off control of the output transistor and the synchronous rectification transistor based on the pulse width modulation signal. / DC converter.

The step-up DC / DC converter according to claim 6, wherein the driver control circuit performs the asynchronous rectification drive over the soft start period after the step-up DC / DC converter is activated.

The output transistor, the synchronous rectification transistor, the first driver, the second driver, the bootstrap circuit, the driver control circuit, and the output feedback circuit are all integrated in a semiconductor device. A step-up DC / DC converter according to claim 6 or 7.

In the semiconductor device, a bootstrap capacitor is externally provided between the switch voltage application terminal and the boot voltage application terminal as an element forming the bootstrap circuit. The step-up DC / DC converter according to claim 8.

10. The step-up DC according to claim 8, wherein the inductor is externally attached between the application terminal of the input voltage and the application terminal of the switch voltage in the semiconductor device. / DC converter.

A power source that is a source of the input voltage;
The step-up DC / DC converter according to any one of claims 1 to 10, wherein the output voltage is generated from the input voltage;
A load that operates in response to the output voltage;
An electronic device comprising:

The electronic device according to claim 11, wherein the power source is a battery.

The electronic device according to claim 11, wherein the load is a liquid crystal display panel.