JP2011249902A - Semiconductor switch circuit - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 67
- 239000003990 capacitor Substances 0.000 claims abstract description 57
- 230000005669 field effect Effects 0.000 claims abstract description 24
- 230000015556 catabolic process Effects 0.000 abstract description 5
- 238000006731 degradation reaction Methods 0.000 abstract description 5
- 238000004088 simulation Methods 0.000 description 16
- 230000006866 deterioration Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
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Abstract
Description
本発明は半導体スイッチ回路に関し、特に線形性の優れた半導体スイッチ回路に関する。 The present invention relates to a semiconductor switch circuit, and more particularly to a semiconductor switch circuit having excellent linearity.
携帯電話などの高周波信号を切り替えるために、電界効果トランジスタ(以下、FETという)を用いた半導体スイッチ回路が用いられる。図10は、第1の従来例の半導体スイッチ回路である(特許文献1参照)。図10に示すように従来の半導体スイッチ回路は、共通入出力端子1と第1の個別入出力端子2との間にFET6aを、共通入出力端子1と第2の個別入出力端子3との間にFET7aをそれぞれ接続した構成となっている。また、FET6aのゲート電極と第1の制御端子4との間に第1の抵抗8aを、FET7aのゲート電極と第2の制御端子5との間に第2の抵抗9aをそれぞれ接続した構成となっている。
A semiconductor switch circuit using a field effect transistor (hereinafter referred to as FET) is used to switch a high frequency signal of a mobile phone or the like. FIG. 10 shows a semiconductor switch circuit of a first conventional example (see Patent Document 1). As shown in FIG. 10, in the conventional semiconductor switch circuit, an
このような構成の半導体スイッチ回路では、第1の制御端子4に論理値Highに相当する電圧を印加するとともに、第2の制御端子5に論理値Lowに相当する電圧を印加することで、FET6aが導通状態、第2のFET7aが非導通状態となり、共通入出力端子1と第1の個別入出力端子2との間が信号の通過経路となる。一方、第1の制御端子4および第2の制御端子5に印加する論理値を逆にすると、FET6aが非導通状態、FET7aが導通状態となり、共通入出力端子1と第2の個別入出力端子3との間が信号の通過経路となり、スイッチング動作を行うことができる。
In the semiconductor switch circuit having such a configuration, the
ここで、図10に示す半導体スイッチ回路において、第1の制御端子4に論理値Highに相当する電圧を、第2の制御端子5に論理値Lowに相当する電圧をそれぞれ印加したときの高周波等価回路を図11に示す。導通状態にあるFET6aは、ゲート−ドレイン間容量Cgd1、ゲート−ソース間容量Cgs1、ドレイン−ソース間の抵抗Ronで表すことができる。一方非導通状態にあるFET7aは、ゲート−ドレイン間容量Cgd2と、ゲートーソース間容量Cgs2、ドレイン−ソース間の容量Cdsで表すことができる。なおFET6a、FET7aのそれぞれのゲートは、高抵抗を介して制御端子に接続しており、高周波信号に対して高インピーダンスと見なすことができるため、無視できる。
Here, in the semiconductor switch circuit shown in FIG. 10, a high frequency equivalent is obtained when a voltage corresponding to the logical value High is applied to the first control terminal 4 and a voltage corresponding to the logical value Low is applied to the
このような等価回路で表すことができる半導体スイッチ回路で、共通入出力端子1から高周波信号を入力すると、共通入出力端子1から第1の個別入出力端子2へ大部分の電流が流れる。この流れる電流に応じてFET6aのドレイン−ソース間に電圧が発生し、FET6aのゲートにはCgd1とCgs1で分圧された電圧が印加される。Cgd1とCgs1の容量値はほぼ等しいため、Cgd1およびCgs1にはドレイン−ソース間電圧の約半分の電圧が印加される。
In a semiconductor switch circuit that can be represented by such an equivalent circuit, when a high frequency signal is input from the common input /
ここで、共通入出力端子1から大電力信号が入力すると、Cgd1およびCgs1に印加される電圧が大きくなるため、FET6aに電流が流せなくなってしまう。
Here, when a large power signal is input from the common input /
一方、FET7aは共通入出力端子1から高周波信号を入力すると、ドレイン−ソース間に入力電圧が印加され、FET7aのゲートにCgd2とCgs2で分圧された電圧が印加される。Cgd2とCgs2の容量値はほぼ等しいため、Cgd2およびCgs2にはドレイン−ソース間電圧の約半分の電圧が印加される。
On the other hand, when a high frequency signal is input to the
ここで、共通入出力端子1から大電力信号が入力すると、Cgd2およびCgs2に印加される電圧が大きくなり、FET7aのゲートに印加されている制御電圧ではFET7aをピンチオフできなくなり、FET7aが非導通状態を保てなくなる。
Here, when a large power signal is input from the common input /
このように共通入出力端子1に大電力信号を入力した場合には、FETが所望の導通状態あるいは非導通状態とならず、所望のスイッチング動作ができなくなってしまうという問題があった。
As described above, when a high power signal is input to the common input /
そこで、大電力信号を入力しても所望のスイッチ動作を可能とするため、図12に示す半導体スイッチ回路が提案されている。図12に示す第2の従来例の半導体スイッチ回路は、図10で説明した第1の従来例のFET6aのゲート電極と第1の入出力端子2との間にキャパシタ10bを、FET7aのゲート電極と第2の入出力端子3との間にキャパシタ11hをそれぞれ接続した構成となっている。
Therefore, in order to enable a desired switch operation even when a high power signal is input, a semiconductor switch circuit shown in FIG. 12 has been proposed. The semiconductor switch circuit of the second conventional example shown in FIG. 12 includes a
このようにキャパシタ10b、11bを追加することにより、キャパシタを接続したFETのゲート−ドレイン、ゲート−ソース間に印加される電圧が小さくなるため、より大電力の信号が入力した場合でも、非導通状態のFETが、導通状態とならないような構成となっている。また、第1の従来例の共通入出力端子1とFET6a、7aとの間にキャパシタをそれぞれ接続した構成とする場合もある。
By adding the
また図13に示す第3の従来例の半導体スイッチ回路は、共通入出力端子1と第1の個別入出力端子2との間に直列に4つのFET6a〜FET6dを、共通入出力端子1と第2の個別入出力端子3との間に直列に4つのFET7a〜FET7dをそれぞれ接続する構成となっている。また、FET6a〜FET6dの各ゲート電極と第1の制御端子4との間にそれぞれ抵抗8a〜抵抗8dを、FET7a〜FET7dの各ゲート電極と第2の制御端子5との間にそれぞれ抵抗9a〜抵抗9dを接続した構成となっている。各FETのゲート幅は、図10に示した半導体スイッチ回路のFETのゲート幅より広い(例えば4倍)サイズとなっている。
In the semiconductor switch circuit of the third conventional example shown in FIG. 13, four
このような構成の半導体スイッチ回路では、第1の制御端子4に論理値Highに相当する電圧を、第2の制御端子5に論理値Lowに相当する電圧をそれぞれ印加し、共通入出力端子1から大電力信号を入力した場合、FET6a〜FET6dのゲート幅が広いことによりドレイン−ソース間抵抗分は小さくなるため、各ゲート−ドレイン、ゲート−ソース間電圧が、図10に示した第1の従来例の半導体スイッチ回路より小さくなる。その結果、従来より大電力信号を通すことが可能となる。また、非導通状態となるFET7a〜FET7dは、入力した電圧がゲート−ドレイン、ゲート−ソース間にほぼ等しく分圧されるため、大電力信号が入力しても非導通状態を保つことが可能となる。
In the semiconductor switch circuit having such a configuration, a voltage corresponding to the logical value High is applied to the first control terminal 4, and a voltage corresponding to the logical value Low is applied to the
さらにまた大電力信号のスイッチ動作可能な半導体スイッチ回路として、図14に示すような第4の従来例の半導体スイッチ回路が提案されている(特許文献2参照)。図14に示す半導体スイッチ回路は、図13に示す半導体スイッチ回路の共通入出力端子1、個別入出力端子2、個別入出力端子3とそれらと接続するFET6a、FET7a、FET6d、FET7dのゲート電極との間に、それぞれキャパシタ10a、11a、10h、11hを接続した構成となっている。このようにキャパシタを追加したことにより、キャパシタを接続したFETのゲート−ドレイン、ゲート−ソース間に印加される電圧が小さくなるため、より大電力の信号が入力した場合でも、非導通状態のFETが、導通状態とならないような構成となっている。
Furthermore, a semiconductor switch circuit of a fourth conventional example as shown in FIG. 14 has been proposed as a semiconductor switch circuit capable of switching operation of a large power signal (see Patent Document 2). The semiconductor switch circuit shown in FIG. 14 includes the common input /
ところで、携帯電話に使用される信号は800MHz帯や2GHz帯などの周波数帯において使用されているが、近年、近距離無線通信などには13.56MHz帯などが使用されるようになってきている。このような低い周波数帯において上記のような半導体スイッチ回路を用いた場合でも、大電力の信号を通過できなくなるという問題が発生している。 By the way, a signal used for a mobile phone is used in a frequency band such as an 800 MHz band and a 2 GHz band. In recent years, a 13.56 MHz band or the like has been used for short-range wireless communication or the like. . Even when such a semiconductor switch circuit as described above is used in such a low frequency band, there is a problem that a high-power signal cannot be passed.
例えば図13に示す半導体スイッチ回路において、10MHzおよび2GHzの信号を入力したときの入力電力に対するロスのシミュレーション結果を図15に示す。図15に示すように、2GHzの信号が入力したときには、34dBm程度までロスの劣化がないのに対し、10MHzの信号が入力したときには、25dBm程度からロスの劣化が見られることがわかる。ロスが劣化する原因は、周波数が低くなるとFETのゲート−ソース間、ゲート−ドレイン間容量のインピーダンスが高くなり、各FETのゲート電極に接続した抵抗が無視できなくなるためである。 For example, FIG. 15 shows a simulation result of loss with respect to input power when signals of 10 MHz and 2 GHz are input in the semiconductor switch circuit shown in FIG. As shown in FIG. 15, when a 2 GHz signal is input, there is no loss degradation up to about 34 dBm, whereas when a 10 MHz signal is input, loss degradation is observed from about 25 dBm. The reason why the loss is deteriorated is that when the frequency is lowered, the impedance of the capacitance between the gate and the source of the FET and the capacitance between the gate and the drain is increased, and the resistance connected to the gate electrode of each FET cannot be ignored.
さらに図16に、図13に示す半導体スイッチ回路において、共通入出力端子1に10dBmの2GHzおよび10MHzの信号を入力したときのFET7aのゲート−ドレイン間電圧のシミュレーション結果を示す。図16に示すように、10MHzの信号が入力したとき、ゲート−ドレイン間電圧が高いことがわかる。この結果から、10MHzの信号が入力したとき、線形性が劣化することがわかる。
Further, FIG. 16 shows a simulation result of the gate-drain voltage of the
一方、図14に示す半導体スイッチ回路の場合には、キャパシタ10a、10h、11a、11hを接続したFETのゲート−ドレイン、ゲート−ソース間に印加される電圧は小さくなる。しかし、キャパシタを接続していないFETのゲート−ドレイン、ゲート−ソース間電圧は大きくなってしまう。したがって、図14に示す半導体スイッチ回路においても線形性が劣化してしまうことがわかる。
On the other hand, in the case of the semiconductor switch circuit shown in FIG. 14, the voltage applied between the gate-drain and gate-source of the FET connected with the
このように従来の半導体スイッチ回路において、低周波帯域で線形性が劣化する原因は、FETのゲート−ソース間、ゲート−ドレイン間容量のインピーダンスに対し、FETのゲートに接続される抵抗のインピーダンスが、無視できなくなることであるから、ゲート電極に接続される抵抗の値を大きくすれば低周波帯域での線形性劣化を抑制することができると考えられる。しかしながら、この抵抗値を大きくしすぎるとFETのゲートリーク電流によりゲートに電流が流れることから、抵抗による電圧降下が大きくなってしまい、FETに印加される直流バイアスが低くなり、線形性特性の劣化を引き起こしてしまう。また、FETのゲート幅を広げることでFETのゲート−ソース間、ゲート−ドレイン間の容量が大きくなり、FETのインピーダンスを小さくすることができると考えられるが、FETのゲート幅に比例してゲートリーク電流が大きくなることから同様の問題を引き起こすことになってしまう。 As described above, in the conventional semiconductor switch circuit, the reason why the linearity deteriorates in the low frequency band is that the impedance of the resistor connected to the gate of the FET is different from the impedance of the gate-source capacitance of the FET and the gate-drain capacitance. Therefore, it is considered that the linearity deterioration in the low frequency band can be suppressed by increasing the value of the resistance connected to the gate electrode. However, if this resistance value is increased too much, current flows to the gate due to the gate leakage current of the FET, so the voltage drop due to the resistance increases, the DC bias applied to the FET decreases, and the linearity characteristics deteriorate. Will cause. In addition, it is considered that by increasing the gate width of the FET, the capacitance between the gate and the source of the FET and the capacitance between the gate and the drain can be increased, and the impedance of the FET can be reduced, but the gate is proportional to the gate width of the FET. Since the leak current is increased, the same problem is caused.
本発明は上記問題点を解消し、低周波帯域において線形性劣化のない半導体スイッチ回路を提供することを目的とする。 An object of the present invention is to solve the above-described problems and provide a semiconductor switch circuit which does not deteriorate linearity in a low frequency band.
上記目的を達成するため、本願請求項1に係る発明は、入出力端子間に直列にソースおよびドレインを接続した1又は2以上の電界効果トランジスタと、該電界効果トランジスタのゲートに接続した抵抗を備えた半導体スイッチ回路において、前記電界効果トランジスタのゲート−ドレイン間およびゲート−ソース間に、キャパシタをそれぞれ接続したことを特徴とする。
In order to achieve the above object, the invention according to
本願請求項2に係る発明は、入出力端子間に直列にソースおよびドレインを接続した1又は2以上の電界効果トランジスタと、該電界効果トランジスタのゲートに接続した抵抗を備えた半導体スイッチ回路において、前記電界効果トランジスタのゲート−ドレイン間およびゲート−ソース間に、直列に接続したキャパシタとスイッチをそれぞれ接続したことを特徴とする。 The invention according to claim 2 of the present application is a semiconductor switch circuit including one or more field effect transistors in which a source and a drain are connected in series between input and output terminals, and a resistor connected to the gate of the field effect transistor. A capacitor and a switch connected in series are connected between the gate and drain and between the gate and source of the field effect transistor, respectively.
本願請求項3に係る発明は、入出力端子間に直列にソースおよびドレインを接続した1又は2以上の電界効果トランジスタと、該電界効果トランジスタのゲートに接続した抵抗を備えた半導体スイッチ回路において、該電界効果トランジスタのゲート−ドレイン間およびゲート−ソース間にキャパシタと抵抗を直列にそれぞれ接続したことを特徴とする。
The invention according to
本発明によれば、FETのゲート−ドレイン間およびゲート−ソース間すべてにキャパシタを接続したことにより、従来より低い周波数帯域においてゲート電極に接続する抵抗よりFETのインピーダンスが十分低くなるため、線形性を向上させることが可能となる。 According to the present invention, since the capacitor is connected between the gate and the drain and between the gate and the source of the FET, the impedance of the FET is sufficiently lower than the resistance connected to the gate electrode in a lower frequency band than in the prior art. Can be improved.
また、ゲート−ドレイン間およびゲート−ソース間に接続されるキャパシタに直列にスイッチを接続することにより、通過信号の周波数帯域によって、キャパシタを接続状態、あるいは非接続状態とすることができ、通過特性の改善を図ることができる。具体的には、低周波帯域の信号を通過させる場合には、スイッチをオン状態にして使用することで、線形性を向上させることができ、高周波帯域の信号を通過させる場合には、スイッチの一部あるいは全部をオフ状態として使用することが可能となり、通過させる信号の周波数帯域に応じて、良好な特性が得られるという利点がある。 In addition, by connecting a switch in series with a capacitor connected between the gate and the drain and between the gate and the source, the capacitor can be connected or disconnected depending on the frequency band of the passing signal. Can be improved. Specifically, when passing a signal in a low frequency band, the linearity can be improved by using the switch in an on state, and when passing a signal in a high frequency band, A part or all of the signals can be used in the off state, and there is an advantage that good characteristics can be obtained according to the frequency band of the signal to be passed.
さらに、ゲート−ドレイン間およびゲート−ソース間に接続するキャパシタに直列に抵抗を接続することにより、低周波から高周波まで線形性の大きな劣化のない半導体スイッチ回路を提供することができる。 Furthermore, by connecting a resistor in series with a capacitor connected between the gate and the drain and between the gate and the source, a semiconductor switch circuit having no significant deterioration in linearity from a low frequency to a high frequency can be provided.
本発明は、共通入出力端子と個別入出力端子との間に、直列に1又は2以上のFETが接続されており、それぞれのFETのゲート−ソース、ゲート−ドレイン間にキャパシタが接続されている、あるいは接続可能となっていることを特徴としている。以下、本発明の実施例について詳細に説明する。 In the present invention, one or more FETs are connected in series between a common input / output terminal and an individual input / output terminal, and a capacitor is connected between the gate-source and gate-drain of each FET. It is characterized by being or being connectable. Examples of the present invention will be described in detail below.
まず第1の実施例について説明する。図1に示すように、共通入出力端子1と第1の個別入出力端子2との間に、FET6aが接続している。また、共通入出力端子1と第2の個別入出力端子3との間に、FET7aが接続している。FET6aのゲート電極と制御端子4との間には抵抗8aが接続し、FET7aのゲート電極と制御端子5との間には抵抗9aが接続している。そして本発明では、FETのゲート−ドレイン間、ゲート−ソース間にキャパシタ10a、10b、11a、11がそれぞれ接続した構成となっている。ここでキャパシタの容量値は、通過する信号の周波数帯域、特に低周波数帯域において、そのインピーダンスが抵抗8a、9aより十分小さくなるように設定する。また、抵抗8a、9aの抵抗値が同一の場合、キャパシタ10a、10b、11a、11bの容量値は同一にする。
First, the first embodiment will be described. As shown in FIG. 1, an
このように構成した半導体スイッチ回路では、従来例同様、第1の制御端子4に論理値Highに相当する電圧を印加するとともに、第2の制御端子5に論理値Lowに相当する電圧を印加することで、FET6aが導通状態、FET7aが非導通状態となり、共通入出力端子1と第1の個別入出力端子2との間が信号の通過経路となる。一方、第1の制御端子4および第2の制御端子5に印加する論理値を逆にすると、FET6aが非導通状態、FET7aが導通状態となり、共通入出力端子1と第2の個別入出力端子3との間が信号通過経路となり、スイッチ動作を行うことができる。
In the semiconductor switch circuit configured as described above, a voltage corresponding to the logical value High is applied to the first control terminal 4 and a voltage corresponding to the logical value Low is applied to the
第1の制御端子4に論理値Highに相当する電圧を、第2の制御端子5に論理値Lowに相当する電圧をそれぞれ印加し、共通入出力端子1に10MHz、10dBmの信号を入力する。導通状態のFET6aのゲート−ドレイン間電圧、すなわちキャパシタ10aの電圧波形の電圧振幅は小さくなっていることが確認された。これは、本実施例の半導体スイッチ回路では、10MHzにおいてキャパシタ10aを抵抗8aより十分低インピーダンスにしているためである。
A voltage corresponding to the logical value High is applied to the first control terminal 4, a voltage corresponding to the logical value Low is applied to the
同様に、非導通状態のFET7aのゲート−ドレイン間電圧、すなわちキャパシタ11a電圧波形の電圧振幅も小さくなっていることが確認された。したがって、第1の実施例では第2の従来例および第3の従来例よりも大電力の信号を通すことが可能となることがわかる。
Similarly, it was confirmed that the voltage between the gate and drain of the
次に、第2の実施例について説明する。図2に示すように、共通入出力端子1と第1の個別入出力端子2との間にFET6a〜6dが接続している。また、共通入出力端子1と第2の個別入出力端子3との間にFET7a〜7dが接続している。FET6a〜6dの各ゲート電極と制御端子4との間には抵抗8a〜8dがそれぞれ接続している。同様にFET7a〜7dの各ゲート電極と制御端子5との間には抵抗9a〜9dがそれぞれ接続している。そして本実施例では、各FETのゲート−ドレイン間、ゲート−ソース間にキャパシタ10a〜10h、11a〜11hがそれぞれ接続した構成となっている。ここでキャパシタの容量値は、通過する信号の周波数帯域、特に低周波数帯域において、そのインピーダンスが抵抗8a〜8d、9a〜9dより十分小さくなるように設定する。また、抵抗8a〜8d、9a〜9dの抵抗値が同一の場合、キャパシタ10a〜10h、11a〜11hの容量値は同一にする。
Next, a second embodiment will be described. As shown in FIG. 2,
このように構成した半導体スイッチ回路では、従来例同様、第1の制御端子4に論理値Highに相当する電圧を印加するとともに、第2の制御端子5に論理値Lowに相当する電圧を印加することで、FET6a〜FET6dが導通状態、FET7a〜FET7dが非導通状態となり、共通入出力端子1と第1の個別入出力端子2との間が信号の通過経路となる。一方、第1の制御端子4および第2の制御端子5に印加する論理値を逆にすると、FET6a〜FET6dが非導通状態、FET7a〜7dが導通状態となり、共通入出力端子1と第2の個別入出力端子3との間が信号通過経路となり、スイッチ動作を行うことができる。
In the semiconductor switch circuit configured as described above, a voltage corresponding to the logical value High is applied to the first control terminal 4 and a voltage corresponding to the logical value Low is applied to the
次に本実施例の半導体スイッチ回路の高周波特性について説明する。第1の制御端子4に論理値Highに相当する電圧を、第2の制御端子5に論理値Lowに相当する電圧をそれぞれ印加し、共通入出力端子1に10MHz、10dBmの信号を入力する。導通状態のFET6aのゲート−ドレイン間電圧、すなわちキャパシタ10aの電圧波形のシミュレーション結果を図2に示す。比較のため、図13に示す第3の従来例の半導体スイッチ回路に、共通入出力端子1に10MHz、10dBmの信号を入力した場合の導通状態のFET6aのゲート−ドレイン間電圧のシミュレーション結果も図3に示す。
Next, the high frequency characteristics of the semiconductor switch circuit of this embodiment will be described. A voltage corresponding to the logical value High is applied to the first control terminal 4, a voltage corresponding to the logical value Low is applied to the
図3より、本実施例の電圧振幅は小さくなっていることがわかる。これは、本実施例の半導体スイッチ回路では、10MHzにおいてキャパシタ10aを抵抗8aより十分低インピーダンスにしているためである。
From FIG. 3, it can be seen that the voltage amplitude of this example is small. This is because in the semiconductor switch circuit of this embodiment, the
同様に、非導通状態のFET7aのゲート−ドレイン間電圧、すなわちキャパシタ11a電圧波形を図4に示す。比較のため、図13に示す半導体スイッチ回路において、同様に、共通入出力端子1に10MHz、10dBmの信号を入力した場合の非導通状態のFET7aのゲート−ドレイン間電圧のシミュレーション結果も図4に示す。
Similarly, FIG. 4 shows the gate-drain voltage of the
図3同様、本実施例の電圧振幅は小さくなっていることがわかる。以上、FET6aおよびFET7aについて示したが、同様にキャパシタが接続されているFET6b〜FET6dおよびFET7b〜FET7dも第3の従来例より電圧の振幅が小さくなる。したがって、本実施例では第3の従来例および第4の従来例よりも大電力の信号を通すことが可能となることがわかる。
As in FIG. 3, it can be seen that the voltage amplitude of this example is small. The
第2の実施例の半導体スイッチ回路を用いることにより線形性特性が改善することを示すシミュレーション結果を図5に示す。図5は、本実施例の半導体スイッチ回路と図13に示す第3の従来例の半導体スイッチ回路について、10MHz信号を入力した時の入力電力に対するロスのシミュレーション結果である。第3の従来例の半導体スイッチ回路では25dBm程度からロスが劣化しているのに対し、第2の実施例の半導体スイッチ回路では34dBm程度までロスの劣化をなくすことができる。 FIG. 5 shows a simulation result showing that the linearity characteristic is improved by using the semiconductor switch circuit of the second embodiment. FIG. 5 shows a simulation result of a loss with respect to input power when a 10 MHz signal is inputted in the semiconductor switch circuit of this embodiment and the semiconductor switch circuit of the third conventional example shown in FIG. In the semiconductor switch circuit of the third conventional example, the loss is degraded from about 25 dBm, whereas in the semiconductor switch circuit of the second embodiment, the loss degradation can be eliminated up to about 34 dBm.
次に第3の実施例について説明する。第1および第2の実施例では、ゲート−ドレイン間およびゲート−ソース間に接続するキャパシタは、すべて同一のキャパシタンスである場合について説明したが、共通入出力端子および個別入出力端子に接続するFETのゲート−ドレイン間あるいはゲート−ソース間に接続するキャパシタの内、共通入出力端子側および個別入出力端子側に接続するキャパシタの容量値を、他のFETのゲート−ドレイン間あるいはゲート−ソース間に接続するキャパシタの容量値より大きくすることも可能である。 Next, a third embodiment will be described. In the first and second embodiments, the case where the capacitors connected between the gate and the drain and between the gate and the source have the same capacitance has been described. However, the FET connected to the common input / output terminal and the individual input / output terminal. Among the capacitors connected between the gate and the drain or between the gate and the source, the capacitance value of the capacitor connected to the common input / output terminal side and the individual input / output terminal side is set between the gate and the drain of another FET or between the gate and the source. It is also possible to make it larger than the capacitance value of the capacitor connected to.
この場合、前述の図14に示した第3の従来例と同様、容量値の大きいキャパシタを接続したゲート−ドレイン間またはゲート−ソース間に印加される電圧を他のゲート−ドレイン間またはゲート−ソース間の電圧より小さくすることで線形性を向上させることが可能となる。したがって、図2に示す構造の半導体スイッチ回路において、キャパシタ10a、10h、11a、11hの容量値を他のキャパシタの容量値より大きくした回路とすることで、低周波で線形性を更に向上させる回路とすることができる。
In this case, as in the third conventional example shown in FIG. 14 described above, the voltage applied between the gate and drain or the gate and source connected to the capacitor having a large capacitance value is set between the other gate and drain or the gate and The linearity can be improved by making it smaller than the voltage between the sources. Therefore, in the semiconductor switch circuit having the structure shown in FIG. 2, a circuit in which the capacitance values of the
次に第4の実施例について説明する。図2に示す単位スイッチ100を、図6に示すように、FET6aのゲート−ドレイン間にキャパシタ10aとスイッチ12aを、ゲート−ソース間にキャパシタ10bとスイッチ12bを、それぞれ接続した単位スイッチ101に変更する。他のFETについても同様に、キャパシタ10c〜10h、11a〜11hとスイッチを直列に接続する。
Next, a fourth embodiment will be described. The
例えば、すべてのスイッチをオン状態にした場合、図2の回路と等価となり、低周波帯域で線形性の劣化がない半導体スイッチ回路を実現することができる。また、すべてのスイッチをオフ状態とした場合、第3の従来例と等価になり、高周波帯域で劣化のない半導体スイッチ回路を実現することができる。さらにまた、共通入出力端子側および個別入出力端子側のスイッチのみをオン状態とし、他のスイッチをオフ状態とした場合、第3の実施例と等価となり、低周波帯域で線形性の劣化がない半導体スイッチ回路を実現することができる。 For example, when all the switches are turned on, a semiconductor switch circuit that is equivalent to the circuit of FIG. 2 and does not deteriorate linearity in a low frequency band can be realized. Further, when all the switches are turned off, it is equivalent to the third conventional example, and a semiconductor switch circuit without deterioration in the high frequency band can be realized. Furthermore, when only the common input / output terminal side switch and the individual input / output terminal side switch are turned on and the other switches are turned off, this is equivalent to the third embodiment, and the linearity is degraded in the low frequency band. No semiconductor switch circuit can be realized.
このようにスイッチを追加することにより、通過する信号の周波数帯域に応じて、所望の特性が得られる構成で使用することができる半導体スイッチ回路を提供することができる。なお、直列に接続するキャパシタ10aとスイッチ12aおよびキャパシタ10bとスイッチ12bは逆にして接続しても同様の特性を得ることができる。
By adding a switch in this way, it is possible to provide a semiconductor switch circuit that can be used in a configuration in which desired characteristics can be obtained in accordance with the frequency band of a signal passing therethrough. Note that the same characteristics can be obtained even when the
次に第5の実施例について説明する。図2に示す単位スイッチ100を、図7に示すように、FET6aのゲート−ドレイン間にキャパシタ10aと抵抗14aを、ゲート−ソース間にキャパシタ10bと抵抗14bを、それぞれ接続した単位スイッチ102に変更する。他のFETについても同様に、キャパシタ10c〜10h、11a〜11hと抵抗を直列に接続する。ここで、低周波ではキャパシタ10a、10bのインピーダンスより抵抗14a、14bのインピーダンスが低くなるように、高周波ではキャパシタ10a、10bのインピーダンスより抵抗14a、14bのインピーダンスが高くなるように容量値、抵抗値を設定する。
Next, a fifth embodiment will be described. The
このように設定することにより、低周波帯域ではキャパシタ10a、10bにより線形性を改善させることができ、また高周波帯域では、抵抗14a、14bにより高周波特性の劣化を抑制することができる。図8には本実施例と第3の従来例の半導体スイッチ回路について、入力電力に対するロスのシミュレーション結果を示す。図8から明らかなように、従来例より本実施例のロスの線形性が改善していることがわかる。また、図9に本実施例および第3の従来例の周波数に対するロスのシミュレーション結果を示す。図9から明らかなように、本実施例は第3の従来例と比較して周波数が高くなってもロスの劣化がほとんどないことがわかる。このように本実施例の回路を適用することにより、低周波帯域および高周波帯域において使用することが可能となる半導体スイッチ回路を提供することができる。なお、直列に接続するキャパシタ10aと抵抗14aおよびキャパシタ10bと抵抗14bは逆にして接続しても同様の特性を得ることができる。
By setting in this way, linearity can be improved by the
以上本発明の実施例について、SPDT(Single Pole Dual Throw)スイッチの場合について説明したが、本発明はSPDTスイッチに限定されるものではなく、SPSTスイッチの他、マルチポート入力マルチポート出力スイッチ、あるいはスイッチを切り替えるためのデコーダ回路を内蔵した半導体スイッチ回路についても適用することができる。 Although the embodiments of the present invention have been described with respect to the SPDT (Single Pole Dual Throw) switch, the present invention is not limited to the SPDT switch, and other than the SPST switch, the multiport input multiport output switch, The present invention can also be applied to a semiconductor switch circuit having a built-in decoder circuit for switching the switch.
1:共通入出力端子、2:第1の個別入出力端子、3:第2の個別入出力端子、4:第1の制御端子、5:第2の制御端子、6a〜6d、7a〜7d:FET、8a〜8h、9a〜9h、14a、14b:抵抗、10a〜10h、11a〜11h:キャパシタ、12a、12b:スイッチ 1: common input / output terminal, 2: first individual input / output terminal, 3: second individual input / output terminal, 4: first control terminal, 5: second control terminal, 6a to 6d, 7a to 7d : FET, 8a to 8h, 9a to 9h, 14a, 14b: Resistor, 10a to 10h, 11a to 11h: Capacitor, 12a, 12b: Switch
Claims (3)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2010118111A JP5492657B2 (en) | 2010-05-24 | 2010-05-24 | Semiconductor switch circuit |
Publications (2)
Publication Number | Publication Date |
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JP2011249902A true JP2011249902A (en) | 2011-12-08 |
JP5492657B2 JP5492657B2 (en) | 2014-05-14 |
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Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
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JP (1) | JP5492657B2 (en) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0870245A (en) * | 1994-08-29 | 1996-03-12 | Hitachi Ltd | Low distortion switch |
JP2006303775A (en) * | 2005-04-19 | 2006-11-02 | Renesas Technology Corp | Semiconductor circuit device and high frequency power amplification module |
JP2008011320A (en) * | 2006-06-30 | 2008-01-17 | Sony Corp | Semiconductor switch circuit and communication device |
WO2010098051A1 (en) * | 2009-02-25 | 2010-09-02 | 日本電気株式会社 | High-frequency switch circuit |
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2010
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH0870245A (en) * | 1994-08-29 | 1996-03-12 | Hitachi Ltd | Low distortion switch |
JP2006303775A (en) * | 2005-04-19 | 2006-11-02 | Renesas Technology Corp | Semiconductor circuit device and high frequency power amplification module |
JP2008011320A (en) * | 2006-06-30 | 2008-01-17 | Sony Corp | Semiconductor switch circuit and communication device |
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