JP2011243724A - Semiconductor device and method for manufacturing the same - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a method for manufacturing the semiconductor device capable of preventing incomplete mounting of a wiring substrate due to the shrinkage of sealing resin.SOLUTION: The method for manufacturing the semiconductor device comprises a step for forming a chip stacked body 20 on an upper surface of a metal substrate 12 by stacking a plurality of TSV chips 22 requiring a plurality of through electrodes 30; a step for filling the gap between TSV chips with sealing bodies 34 for the chip stacked body; a step for sealing a periphery of the sealing bodies for the chip stacked body with a sealing resin 36 from the upper surface of the metal substrate to the height being the same as that of an upper surface of the uppermost TSV chip of the chip stacked body; a step for mounting a frame-like member 97 on an upper surface of the sealing resin in a periphery of the upper surface of the uppermost TSV chip of the chip stacked body; and a step for mounting a wiring substrate 38 on the upper surface of the uppermost TSV chip of the chip stacked body and the frame-like member.

Description

本発明は半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof.

近年、ＴＳＶ（スルーシリコンビア）チップが複数積層してなるＣｏＣ（チップオンチップ）型半導体装置が注目されている。ＴＳＶチップには貫通電極が設けられており、互いにバンプ電極同士が接合されることにより積層されている。しかし、バンプ電極の高さは数〜数十μｍ程度であるため、ＴＳＶチップ同士の隙間は十分ではない。そのため、モールド作業により半導体装置の外形を封止すると、ＴＳＶチップの積層体が加圧されてＴＳＶチップが割れる可能性がある。   In recent years, a CoC (chip-on-chip) type semiconductor device in which a plurality of TSV (through silicon via) chips are stacked has attracted attention. The TSV chip is provided with a through electrode, and is laminated by bonding the bump electrodes to each other. However, since the height of the bump electrode is about several to several tens of μm, the gap between the TSV chips is not sufficient. Therefore, when the outer shape of the semiconductor device is sealed by a molding operation, the TSV chip stack may be pressed and the TSV chip may be broken.

また、ＣｏＣ型半導体装置はチップを複数積層しているために放熱性が低いという問題がある。そのため、メモリなどの発熱しやすいチップを動作させると、発熱による誤動作を引き起こす可能性が高い。このような問題を解決する方法としては、金属素材のリードフレーム板の上面（一面側）にチップ積層体を搭載し、リードフレーム板の下面（他面側）に外部接続端子搭載用のインタポーザチップ等を配置する方法が知られている（特許文献１）。このように、リードフレーム板をチップ積層体の下面に配置することにより、リードフレーム板はチップ積層体の支持材として機能する。これにより、ＣｏＣ型半導体装置の放熱性及び機械的強度の向上を図ることができる。   Further, the CoC type semiconductor device has a problem that heat dissipation is low because a plurality of chips are stacked. Therefore, if a chip that easily generates heat, such as a memory, is operated, there is a high possibility of causing a malfunction due to heat generation. To solve this problem, a chip stack is mounted on the upper surface (one side) of a metal lead frame plate, and an interposer chip for mounting external connection terminals on the lower surface (other side) of the lead frame plate. Etc. are known (Patent Document 1). Thus, by arranging the lead frame plate on the lower surface of the chip stack, the lead frame plate functions as a support for the chip stack. Thereby, the heat dissipation and mechanical strength of the CoC type semiconductor device can be improved.

特開2006-319243号公報JP 2006-319243 A

しかし、他のＴＳＶチップと同質の半導体材料からなるインターポーザチップを用いて半導体装置を形成すると製造コストが上昇するという問題がある。そのため、コスト競争が激しい量産品には、このようなインタポーザチップを用いることが困難である。
そこで、インターポーザチップの代わりに安価な樹脂系素材の配線基板を用いる方法として、樹脂系素材の配線基板を用いた半導体装置の製造方法が知られている。この方法について、図１を用いてその概要を説明する。 However, when a semiconductor device is formed using an interposer chip made of a semiconductor material of the same quality as other TSV chips, there is a problem that the manufacturing cost increases. For this reason, it is difficult to use such an interposer chip for a mass-produced product with intense cost competition.
Thus, as a method of using an inexpensive resin-based wiring board instead of an interposer chip, a semiconductor device manufacturing method using a resin-based wiring board is known. The outline of this method will be described with reference to FIG.

はじめに図１（ａ）に示すように、メタル基板（支持材）１１２の上面（一面側）に複数のＴＳＶチップ（半導体チップ）１２２を積層し、チップ積層体１２０を形成する。まず、メタル基板１１２のそれぞれの製品形成部１１４上に接着部材である接着部材（ＤＡＦ）１３２を接着固定する。その後、接着部材１３２上に、複数の貫通電極１３０が形成されたＴＳＶチップ１２２を積層し、最後にインターフェースチップ（最上位のＴＳＶチップ）１２２ａを搭載する。これにより、ＴＳＶチップ１２２および最上位のＴＳＶチップ１２２ａからなるチップ積層体１２０が形成される。次いで、チップ積層体１２０の側面よりアンダーフィル（チップ積層体用封止体）１３４を注入したのちに加熱し、チップ積層体用封止体１３４を硬化させる。次いで、モールド樹脂（封止樹脂）１３６を基板１１２の上面およびチップ積層体用封止体１３４側面を覆うように供給する。次いで、封止樹脂１３６を加熱して硬化させる。これにより、基板１１２の上面およびチップ積層体用封止体１３４は封止樹脂１３６により封止される。   First, as shown in FIG. 1A, a plurality of TSV chips (semiconductor chips) 122 are stacked on the upper surface (one surface side) of a metal substrate (supporting material) 112 to form a chip stacked body 120. First, an adhesive member (DAF) 132 that is an adhesive member is bonded and fixed on each product forming portion 114 of the metal substrate 112. Thereafter, the TSV chip 122 on which the plurality of through electrodes 130 are formed is stacked on the adhesive member 132, and finally the interface chip (the uppermost TSV chip) 122a is mounted. As a result, a chip stack 120 including the TSV chip 122 and the uppermost TSV chip 122a is formed. Next, an underfill (chip laminate sealing body) 134 is injected from the side surface of the chip stack 120 and then heated to cure the chip stack sealing body 134. Next, a mold resin (sealing resin) 136 is supplied so as to cover the upper surface of the substrate 112 and the side surfaces of the chip laminated body sealing body 134. Next, the sealing resin 136 is heated and cured. As a result, the upper surface of the substrate 112 and the chip stack sealing body 134 are sealed with the sealing resin 136.

次いで、最上位のＴＳＶチップ１２２ａの上面のバンプ電極１２６上に、金等からなる半田バンプ１４４を形成する。次いで、最上位のＴＳＶチップ１２２ａの上面および半田バンプ１４４を覆うようにＮＣＰなどの配線基板間用封止体１４６を供給する。その後、図１（ｂ）に示すように、チップ積層体１２０の最上位（一面側）の最上位のＴＳＶチップ１２２ａの上面に、配線基板間用封止体１４６を介して、樹脂素材からなる配線基板１３８を搭載する。   Next, solder bumps 144 made of gold or the like are formed on the bump electrodes 126 on the upper surface of the uppermost TSV chip 122a. Next, an inter-wiring board sealing body 146 such as NCP is supplied so as to cover the upper surface of the uppermost TSV chip 122a and the solder bump 144. After that, as shown in FIG. 1B, the upper surface of the uppermost TSV chip 122a of the uppermost layer (one surface side) of the chip stack 120 is made of a resin material via the inter-wiring board sealing body 146. A wiring board 138 is mounted.

しかし、封止樹脂１３６を封止した後に常温まで冷却すると、封止樹脂１３６が収縮して、上面に凹部１９８が発生する。これにより封止樹脂１３６の上面と配線基板１３８の下面との間に隙間１９９が発生してしまい、配線基板１３８を良好に搭載することができない。この問題に対し、凹部１９８や隙間１９９の大きい領域に、たとえばＮＣＰなどの配線基板間用封止体を充填することにより、封止樹脂１３６上面の高さをそろえる方法も考えられる。しかし、そのような方法では配線基板間用封止体の充填量の不足や、加熱硬化が均等に行われないなどの問題が生じやすい。そのため、配線基板１３８に剥れが生じたり、配線基板間用封止体内にボイドが発生する問題がある。   However, if the sealing resin 136 is sealed and then cooled to room temperature, the sealing resin 136 contracts and a recess 198 is generated on the upper surface. As a result, a gap 199 is generated between the upper surface of the sealing resin 136 and the lower surface of the wiring substrate 138, and the wiring substrate 138 cannot be mounted satisfactorily. In order to solve this problem, a method of aligning the height of the upper surface of the sealing resin 136 by filling a sealing body for an inter-wiring board such as NCP in a region where the recess 198 or the gap 199 is large can be considered. However, such a method tends to cause problems such as insufficient filling of the inter-wiring board sealing body and heat curing not being performed uniformly. Therefore, there is a problem that the wiring board 138 is peeled off or a void is generated in the inter-wiring board sealing body.

このため、従来の半導体装置の製造方法においては封止樹脂１３６の剥れや耐湿性不良などの不良要因が生じやすく、半導体装置の信頼性が低下するという問題があった。この問題に対し、配線基板１３８を薄くして搭載不良を防ぐ方法も考えられるが、樹脂素材からなる配線基板１３８はＴＳＶチップ材よりも剛性が小さいため、薄くすると外圧で屈曲しやすい。そのため、配線基板１３８を薄くすると半田ボールなどの外部接続端子の搭載や外部実装の際に支障が出やすいという問題が生じる。   For this reason, in the conventional method for manufacturing a semiconductor device, there is a problem that a cause of failure such as peeling of the sealing resin 136 and poor moisture resistance is likely to occur, and the reliability of the semiconductor device is lowered. In order to solve this problem, a method of preventing the mounting failure by thinning the wiring board 138 is conceivable. However, the wiring board 138 made of a resin material is less rigid than the TSV chip material. For this reason, when the wiring board 138 is made thin, there is a problem that troubles are likely to occur when external connection terminals such as solder balls are mounted or externally mounted.

本発明の半導体装置の製造方法は、複数の貫通電極を要するＴＳＶチップを複数積層してメタル基板の上面にチップ積層体を形成する工程と、前記ＴＳＶチップ同士の間にチップ積層体用封止体を充填する工程と封止樹脂により前記チップ積層体用封止体の周囲を、前記メタル基板の上面から前記チップ積層体の最上位の前記ＴＳＶチップの上面と同じ高さまで封止する工程と、前記チップ積層体の最上位の前記ＴＳＶチップの上面周囲の前記封止樹脂の上面に枠状部材を搭載する工程と、前記チップ積層体の最上位の前記ＴＳＶチップの上面及び前記枠状部材の上に配線基板を搭載する工程と、を具備してなることを特徴とする。   The method for manufacturing a semiconductor device of the present invention includes a step of stacking a plurality of TSV chips that require a plurality of through electrodes to form a chip stack on the upper surface of a metal substrate, and a chip stack sealing between the TSV chips. A step of filling the body and a step of sealing the periphery of the sealing body for the chip stack from the top surface of the metal substrate to the same height as the top surface of the top TSV chip of the chip stack by a sealing resin; Mounting a frame-shaped member on the upper surface of the sealing resin around the upper surface of the TSV chip at the top of the chip stack; and the upper surface of the TSV chip at the top of the chip stack and the frame-shaped member And a step of mounting a wiring board on the substrate.

本発明の半導体装置の製造方法によれば、チップ積層体の最上位のＴＳＶチップ上面周囲の封止樹脂の上面に枠状部材を配置したのちに、枠状部材上およびチップ積層体の最上位のＴＳＶチップ上面に配線基板を搭載する。これにより、封止樹脂の上面に凹部が発生しても配線基板の外周部下面側は枠状部材により支えられる。そのため、配線基板はＴＳＶチップ上面に良好に搭載される。これにより封止樹脂の剥れや耐湿性不良などの不良要因を防ぐことができ、半導体装置の信頼性および品質を向上することができる。
また、配線基板の外周部下面側は枠状部材に支えられる。そのため、薄い配線基板であっても、半導体装置への半田ボールなどの外部接続端子の搭載や外部実装の際の外圧に対して十分な剛性を具備する。これにより、外部接続端子の搭載や外部実装の際の支障発生を防ぐことが可能となる。
以上により、製造コストの高いインターポーザチップを利用せずに、安価な樹脂系素材からなる配線基板を用いた半導体装置を製造することができる。これにより、安価で薄く、かつ、信頼性の高いＣｏＣ型半導体装置を実現することが可能となる。 According to the method for manufacturing a semiconductor device of the present invention, after the frame-shaped member is arranged on the upper surface of the sealing resin around the upper surface of the uppermost TSV chip of the chip stacked body, A wiring board is mounted on the upper surface of the TSV chip. Thereby, even if a recessed part generate | occur | produces in the upper surface of sealing resin, the outer peripheral part lower surface side of a wiring board is supported by a frame-shaped member. For this reason, the wiring board is satisfactorily mounted on the upper surface of the TSV chip. Thereby, failure factors such as peeling of the sealing resin and poor moisture resistance can be prevented, and the reliability and quality of the semiconductor device can be improved.
The lower surface side of the outer peripheral portion of the wiring board is supported by a frame-shaped member. Therefore, even a thin wiring board has sufficient rigidity against external pressure when mounting external connection terminals such as solder balls on the semiconductor device or external mounting. As a result, it is possible to prevent the occurrence of troubles when mounting external connection terminals or when mounting externally.
As described above, a semiconductor device using a wiring board made of an inexpensive resin material can be manufactured without using an interposer chip having a high manufacturing cost. As a result, it is possible to realize an inexpensive, thin, and highly reliable CoC type semiconductor device.

図１は、従来の実施形態における半導体装置の製造方法を示す断面工程図である。FIG. 1 is a cross-sectional process diagram illustrating a method of manufacturing a semiconductor device according to a conventional embodiment. 図２は、本発明の第１の実施形態における半導体装置の概略を示す断面模式図である。FIG. 2 is a schematic cross-sectional view showing an outline of the semiconductor device according to the first embodiment of the present invention. 図３は、本発明の第１の実施形態における半導体装置の概略を示す平面模式図である。FIG. 3 is a schematic plan view showing an outline of the semiconductor device according to the first embodiment of the present invention. 図４は、本発明の第１の実施形態における半導体装置の製造方法を示す断面工程図である。FIG. 4 is a cross-sectional process diagram illustrating the method of manufacturing the semiconductor device according to the first embodiment of the present invention. 図５は、本発明の第１の実施形態における半導体装置の製造方法を示す断面工程図である。FIG. 5 is a cross-sectional process diagram illustrating a method of manufacturing a semiconductor device according to the first embodiment of the present invention. 図６は、本発明の第２の実施形態における半導体装置の製造方法を示す断面工程図である。FIG. 6 is a cross-sectional process diagram illustrating a method for manufacturing a semiconductor device according to a second embodiment of the present invention. 図７は、本発明の第２の実施形態における半導体装置の製造方法を示す断面工程図である。FIG. 7 is a cross-sectional process diagram illustrating a method for manufacturing a semiconductor device according to a second embodiment of the present invention.

以下、本発明の第一の実施形態である半導体装置１０について図２、図３を参照して説明する。なお、以下の説明において参照する図面は、特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際と同じであるとは限らない。また、以下の説明において例示される原料、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。   The semiconductor device 10 according to the first embodiment of the present invention will be described below with reference to FIGS. Note that the drawings referred to in the following description may show the features that are enlarged for convenience in order to make the features easier to understand, and the dimensional ratios of the respective components are not always the same as the actual ones. Absent. In addition, the raw materials, dimensions, and the like exemplified in the following description are merely examples, and the present invention is not limited to these, and can be appropriately modified and implemented without changing the gist thereof.

本実施形態の半導体装置１０は、メタル基板１２と、複数のＴＳＶチップ２２が積層してなるチップ積層体２０と、チップ積層体用封止体３４と、封止樹脂３６と、枠状部材９７と、配線基板３８と、半田ボール４８と、から概略構成されている。以下、それぞれの構成について詳細を説明する。   The semiconductor device 10 according to this embodiment includes a metal substrate 12, a chip stacked body 20 formed by stacking a plurality of TSV chips 22, a chip stacked body sealing body 34, a sealing resin 36, and a frame-shaped member 97. And a wiring board 38 and solder balls 48. Details of each configuration will be described below.

（メタル基板１２）
メタル基板１２は、例えば鉄・ニッケル合金の４２アロイから構成されている。メタル基板１２の材料は、４２アロイに限定されず、放熱性や剛性に優れた金属材料であれば他のものを用いても構わない。そのような材料からなるメタル基板１２を用いることにより、半導体装置１０の放熱性を高めることができる。 (Metal substrate 12)
The metal substrate 12 is made of, for example, a 42 alloy of iron / nickel alloy. The material of the metal substrate 12 is not limited to 42 alloy, and other materials may be used as long as the metal material is excellent in heat dissipation and rigidity. By using the metal substrate 12 made of such a material, the heat dissipation of the semiconductor device 10 can be improved.

また、メタル基板１２の平面視形状は略四角形となっており、その上面（一面側）には、製品形成領域１４が構成されている。また、製品形成領域１４の上面と、後述するチップ積層体２０の下面（他面）側は、たとえばダイアタッチフィルムなどの接着部材（ＤＡＦ）３２を介して接着固定されている。このように、チップ積層体２０が製品形成領域１４に接着搭載された構成とすることにより、チップ積層体２０（ＴＳＶチップ２２）を補強するとともに、チップ積層体２０の放熱性を向上させることができる。   Moreover, the planar view shape of the metal substrate 12 is substantially rectangular, and a product formation region 14 is formed on the upper surface (one surface side) thereof. Further, the upper surface of the product formation region 14 and the lower surface (other surface) side of the chip stack 20 described later are bonded and fixed via an adhesive member (DAF) 32 such as a die attach film. As described above, by adopting a configuration in which the chip stack 20 is bonded and mounted on the product formation region 14, the chip stack 20 (TSV chip 22) can be reinforced and the heat dissipation of the chip stack 20 can be improved. it can.

図３は半田ボール４８搭載後のメタル母基板１２ａを上面から見た平面模式図である。メタル基板１２は、メタル母基板１２ａを製品形成領域１４毎に分割したものであり、製品化の際に個片化される。このように複数のメタル基板１２からなるメタル母基板１２ａを用いることにより、ＭＡＰ（モールドアレイプロセス）方式における大型配線基板配列と同様に製造効率を向上させることができる。   FIG. 3 is a schematic plan view of the metal mother board 12a after the solder balls 48 are mounted, as viewed from above. The metal substrate 12 is obtained by dividing the metal mother substrate 12a for each product formation region 14, and is separated into individual pieces when commercialized. By using the metal mother substrate 12a composed of the plurality of metal substrates 12 as described above, the manufacturing efficiency can be improved as in the case of the large-scale wiring substrate arrangement in the MAP (mold array process) method.

（チップ積層体２０）
図２に示すように、チップ積層体２０は、複数のＴＳＶチップ２２が積層した構成となっている。また、チップ積層体２０は、例えばポリイミド基材の両面に接着層が形成されたダイ・アタッチド・フィルム材（ＤＡＦ）からなる絶縁性の接着部材３２によって、メタル基板１２の製品形成領域１４の略中央位置に接着固定されている。これにより、チップ積層体２０はメタル基板１２の上面に搭載された構成となっている。また、メタル基板１２と、ＴＳＶチップ２２の第二のバンプ電極２７とは、接着部材３２によって絶縁された構成となる。接着部材３２の材料はＤＡＦに限定されず、熱伝導性の高いものであれば他のものを用いてもかまわない。そのような材料からなる接着部材３２を用いることにより、チップ積層体２０で発生した熱をメタル基板１２に効率的に伝達することができる。そのため、半導体装置１０の放熱性を向上させることができる。 (Chip laminate 20)
As shown in FIG. 2, the chip stack 20 has a configuration in which a plurality of TSV chips 22 are stacked. The chip stack 20 is an abbreviation of the product formation region 14 of the metal substrate 12 by an insulating adhesive member 32 made of, for example, a die-attached film material (DAF) in which an adhesive layer is formed on both surfaces of a polyimide base material. Bonded and fixed at the center position. Thereby, the chip stack 20 is configured to be mounted on the upper surface of the metal substrate 12. Further, the metal substrate 12 and the second bump electrode 27 of the TSV chip 22 are insulated by the adhesive member 32. The material of the adhesive member 32 is not limited to DAF, and other materials may be used as long as they have high thermal conductivity. By using the adhesive member 32 made of such a material, the heat generated in the chip stack 20 can be efficiently transmitted to the metal substrate 12. Therefore, the heat dissipation of the semiconductor device 10 can be improved.

（ＴＳＶチップ２２）
ＴＳＶチップ２２は例えばシリコンからなり、数十μｍ程度の厚さで形成されている。ＴＳＶチップ２２の下面には、ダイナミック・ランダム・アクセスメモリ（ＤＲＡＭ）の図示しない回路層が形成されている。また、ＴＳＶチップ２２の上面及び下面には、高さ数〜十数μｍ程度の高さの柱状の第一のバンプ電極２６、第二のバンプ電極２７がそれぞれ複数形成されている。 (TSV chip 22)
The TSV chip 22 is made of, for example, silicon and is formed with a thickness of about several tens of μm. A circuit layer (not shown) of a dynamic random access memory (DRAM) is formed on the lower surface of the TSV chip 22. A plurality of columnar first bump electrodes 26 and second bump electrodes 27 each having a height of about several to several tens of micrometers are formed on the upper surface and the lower surface of the TSV chip 22.

また、第一の貫通電極３０がＴＳＶチップ２２を貫通する構成で形成されており、これにより第一のバンプ電極２６と第二のバンプ電極２７は電気的に接続されている。また、それぞれのＴＳＶチップ２２の第一のバンプ電極２６と、上下に隣接するＴＳＶチップ２２の第二のバンプ電極２７とは互いに電気的に接続している。   Further, the first through electrode 30 is formed so as to penetrate the TSV chip 22, whereby the first bump electrode 26 and the second bump electrode 27 are electrically connected. In addition, the first bump electrode 26 of each TSV chip 22 and the second bump electrode 27 of the TSV chip 22 adjacent in the vertical direction are electrically connected to each other.

チップ積層体２０のうち、最上位（一面側）のＴＳＶチップ２２を最上位のＴＳＶチップ２２ａとする。図２においては、半導体装置１０の説明を容易にするために最上位のＴＳＶチップ２２ａを、ＴＳＶチップ２２よりも小さいものとしているが、第一の貫通電極３０、第一のバンプ電極２６、第二のバンプ電極２７を有し、隣接するＴＳＶチップ２２や後述する配線基板３８と接続できる構造であれば、ＴＳＶチップ２２ａの大きさや積層数、種類等は任意とすることができる。   In the chip stack 20, the highest (one side) TSV chip 22 is defined as the highest TSV chip 22a. In FIG. 2, the uppermost TSV chip 22 a is made smaller than the TSV chip 22 to facilitate the description of the semiconductor device 10, but the first through electrode 30, the first bump electrode 26, As long as the structure has two bump electrodes 27 and can be connected to the adjacent TSV chip 22 and a wiring substrate 38 to be described later, the size, the number of layers, and the type of the TSV chips 22a can be arbitrarily set.

また、最上位のＴＳＶチップ２２ａの第一のバンプ電極２６の上面には、金等からなる半田バンプもしくは半田バンプ４４が形成されている。半田バンプ４４が形成されていることにより、第一のバンプ電極２６は後述する配線基板３８の第一の接続パッド４１と良好に接続することができる。   A solder bump or solder bump 44 made of gold or the like is formed on the upper surface of the first bump electrode 26 of the uppermost TSV chip 22a. By forming the solder bumps 44, the first bump electrodes 26 can be satisfactorily connected to the first connection pads 41 of the wiring board 38 to be described later.

（チップ積層体用封止体（アンダーフィル）３４）
チップ積層体用封止体（アンダーフィル）３４は絶縁性材料からなり、メタル基板１２の上面に形成されている。チップ積層体用封止体３４はメモリチップ２２同士の間、および、メモリチップ２２と最上位のＴＳＶチップ２２ａとの間を充填するとともに、チップ積層体２０の側面を覆う構成となっている。これにより、ＴＳＶチップ２２および最上位のＴＳＶチップ２２ａはチップ積層体用封止体３４によってその周囲を覆われ、外圧による割れを防ぐことができる。
また、チップ積層体用封止体３４のチップ積層体２０の周囲を覆う部分は、チップ積層体用封止体３４の下面（メタル基板１２側）に多く溜った構成であり、その断面視形状は台形となっている。また、チップ積層体２０の上面（最上位のＴＳＶチップ２２ａの上面）はチップ積層体用封止体３４に覆われず、第一のバンプ電極２６を露出させている。 (Chip laminated body sealing body (underfill) 34)
The chip laminated body sealing body (underfill) 34 is made of an insulating material and formed on the upper surface of the metal substrate 12. The chip stack sealing body 34 is configured to fill the space between the memory chips 22 and between the memory chip 22 and the uppermost TSV chip 22a and cover the side surface of the chip stack 20. Thereby, the TSV chip 22 and the uppermost TSV chip 22a are covered with the chip stack sealing body 34, and can be prevented from cracking due to external pressure.
Further, the portion of the chip stack sealing body 34 that covers the periphery of the chip stack 20 has a configuration that a large amount is accumulated on the lower surface (metal substrate 12 side) of the chip stack sealing body 34, and its cross-sectional view shape Is trapezoidal. Further, the upper surface of the chip stack 20 (the upper surface of the uppermost TSV chip 22a) is not covered with the chip stack sealing body 34, and the first bump electrode 26 is exposed.

（封止樹脂３６）
封止樹脂３６は、例えばエポキシ系熱硬化性の樹脂などの絶縁性材料からなり、メタル基板１２の上面およびチップ積層体用封止体３４の側面を覆うように形成されている。また、封止樹脂３６は図２に示すように、メタル基板１２の上面から最上位のＴＳＶチップ２２ａの上面と同じ高さまでを封止している。これにより、封止樹脂３６は半導体装置１０の外形を形成している。また、封止樹脂３６は図２、図５（ｃ）に示すように、その上面に凹部９８が形成されている。凹部９８は大きく凹んだ構成となっており、これにより、図２、図５（ｃ）の点線部分に示すように、配線基板３８下面の外周部と封止樹脂３６の上面との間に、クサビ状の隙間９９が構成される。 (Sealing resin 36)
The sealing resin 36 is made of an insulating material such as an epoxy thermosetting resin, for example, and is formed so as to cover the upper surface of the metal substrate 12 and the side surface of the chip stack sealing body 34. Further, as shown in FIG. 2, the sealing resin 36 seals from the upper surface of the metal substrate 12 to the same height as the upper surface of the uppermost TSV chip 22a. Thereby, the sealing resin 36 forms the outer shape of the semiconductor device 10. Further, as shown in FIGS. 2 and 5C, the sealing resin 36 has a recess 98 formed on the upper surface thereof. The recessed portion 98 is configured to be greatly recessed, and as a result, as shown by a dotted line portion in FIGS. 2 and 5C, between the outer peripheral portion of the lower surface of the wiring board 38 and the upper surface of the sealing resin 36, A wedge-shaped gap 99 is formed.

（枠状部材９７）
図２に示すように、枠状部材９７は最上位のＴＳＶチップ２２ａの上面の周囲の封止樹脂３６と、後述する配線基板３８の外周部下側との間に配置されている。枠状部材９７は平面視形状四角形の枠状の構成であり、最上位のＴＳＶチップ２２ａの上面の外周部を囲むように配置されている。 (Frame-shaped member 97)
As shown in FIG. 2, the frame-shaped member 97 is disposed between the sealing resin 36 around the upper surface of the uppermost TSV chip 22a and the lower side of the outer peripheral portion of the wiring board 38 to be described later. The frame-shaped member 97 has a rectangular frame shape in plan view, and is disposed so as to surround the outer peripheral portion of the upper surface of the uppermost TSV chip 22a.

また、枠状部材９７の内周は、最上位のＴＳＶチップ２２ａの貫通電極３０の配置された領域よりも大きく、かつ、後述する配線基板３８の外周よりも小さく構成されている。枠状部材９７の平面視形状は、配線基板３８の外周に重なり支えられる大きさであればよく、最上位のＴＳＶチップ２２ａの上面の外周部と一部重なっていてもよい。   Further, the inner periphery of the frame-shaped member 97 is configured to be larger than the region where the through electrode 30 of the uppermost TSV chip 22a is disposed and smaller than the outer periphery of the wiring board 38 to be described later. The shape of the frame member 97 in plan view is not limited as long as it can be overlapped and supported by the outer periphery of the wiring board 38, and may partially overlap the outer peripheral portion of the upper surface of the uppermost TSV chip 22 a.

枠状部材９７をこのような構成とするにより、枠状部材９７は最上位のＴＳＶチップ２２ａの貫通電極３０と重なることなく、配線基板３８の下面の外周を支えることができる。そのため、最上位のＴＳＶチップ２２ａと配線基板３８の導通を阻害することなく、配線基板３８を安定して搭載することができる。また、最上位のＴＳＶチップ２２ａの外周部を枠状部材９７により囲むことにより、封止樹脂３６に凹部９８が発生していても、後述する配線基板３８下面の外周部を、枠状部材９７により支えることができる。そのため、隙間９９による影響を抑えることができる。   With the frame-shaped member 97 having such a configuration, the frame-shaped member 97 can support the outer periphery of the lower surface of the wiring board 38 without overlapping the through electrode 30 of the uppermost TSV chip 22a. Therefore, the wiring board 38 can be stably mounted without impeding the conduction between the uppermost TSV chip 22a and the wiring board 38. Further, by enclosing the outer peripheral portion of the uppermost TSV chip 22a with a frame-shaped member 97, the outer peripheral portion of the lower surface of the wiring board 38, which will be described later, can be attached to the frame-shaped member 97 even if the recess 98 is generated in the sealing resin 36. Can support. Therefore, the influence by the gap 99 can be suppressed.

枠状部材９７の材料としては、金属系素材を用いることが特に好ましい。金属系素材からなる枠状部材９７を用いることにより、チップ積層体２０で発生した熱を効果的に放熱することができる。また、枠状部材９７の材料としては金属素材に限られず、配線基板３８と同等以上の剛性のものであればその他のものを用いてもかまわない。このようなものとしては具体的には例えば、配線基板３８と同様のポリイミド系基材を用いることができる。   As the material of the frame member 97, it is particularly preferable to use a metal-based material. By using the frame-shaped member 97 made of a metal-based material, the heat generated in the chip stack 20 can be effectively dissipated. The material of the frame-shaped member 97 is not limited to a metal material, and other materials may be used as long as they have a rigidity equal to or higher than that of the wiring board 38. Specifically, for example, a polyimide base material similar to the wiring board 38 can be used.

また、枠状部材９７の外周部の厚さは、後述する配線基板３８下面の第一の接続パッド４１と最上位のＴＳＶチップ２２ａの上面の第一のバンプ電極２６をバンプ電極接続した際の隙間と同等の厚さ（十〜数十μｍ程度）とすることが好ましい。この厚さは、第一の接続パッド４１と第一のバンプ電極２６の厚さにより適宜設定すればかまわない。また、第一の接続パッド４１と第一のバンプ電極２６を、半田バンプ４４を介して接続する場合は、半田バンプ４４の厚みも考慮して枠状部材９７の外周部の厚さを設定する。   Further, the thickness of the outer peripheral portion of the frame-shaped member 97 is determined when the first connection pads 41 on the lower surface of the wiring board 38 to be described later and the first bump electrodes 26 on the upper surface of the uppermost TSV chip 22a are connected to the bump electrodes. It is preferable that the thickness be equal to the gap (about 10 to several tens of μm). This thickness may be set as appropriate depending on the thickness of the first connection pad 41 and the first bump electrode 26. When the first connection pad 41 and the first bump electrode 26 are connected via the solder bump 44, the thickness of the outer peripheral portion of the frame-shaped member 97 is set in consideration of the thickness of the solder bump 44. .

枠状部材９７の外周部の厚さをこのように設定することにより、配線基板３８下面の外周部は枠状部材９７に密着するとともに、枠状部材９７を支えることができる。また、第一の接続パッド４１と最上位のＴＳＶチップ２２ａの上面の第一のバンプ電極２６との間に隙間を生じることなく、好適に接続することができる。   By setting the thickness of the outer peripheral portion of the frame-shaped member 97 in this manner, the outer peripheral portion of the lower surface of the wiring board 38 can be in close contact with the frame-shaped member 97 and can support the frame-shaped member 97. Further, the first connection pads 41 and the first bump electrodes 26 on the upper surface of the uppermost TSV chip 22a can be preferably connected without generating a gap.

また、枠状部材９７の断面形状は、内周側が外周側より薄い台形状であることが好ましい。枠状部材９７をこのような構成とすることにより、配線基板３８をより好適に搭載することができる。
これは、図５（ｃ）に示すように、封止樹脂３６は冷却により縮み、製品形成領域１４の中間点に凹部９８が形成されているためである。凹部９８は大きく窪み、図５（ｃ）の点線部分に示すように、配線基板３８下面の外周部と封止樹脂３６の上面との間に、クサビ状の隙間９９が発生している。そのため、枠状部材９７の断面形状を内周側が薄い台形やクサビ形状であることにより、この隙間９９を好適に埋めることができる。そのため、配線基板３８をより好適に搭載することができる。 The cross-sectional shape of the frame-shaped member 97 is preferably a trapezoid whose inner peripheral side is thinner than the outer peripheral side. By configuring the frame-shaped member 97 as described above, the wiring board 38 can be more suitably mounted.
This is because, as shown in FIG. 5C, the sealing resin 36 is shrunk by cooling, and a recess 98 is formed at the midpoint of the product formation region 14. The concave portion 98 is greatly depressed, and a wedge-shaped gap 99 is generated between the outer peripheral portion of the lower surface of the wiring substrate 38 and the upper surface of the sealing resin 36 as shown by a dotted line portion in FIG. Therefore, the gap 99 can be suitably filled by making the cross-sectional shape of the frame-shaped member 97 a trapezoid or wedge shape with a thin inner peripheral side. Therefore, the wiring board 38 can be more suitably mounted.

（配線基板３８）
配線基板３８は樹脂系素材からなることが好ましい。樹脂系素材からなる配線基板３８を用いることにより、半導体装置１０のコストを低下することができる。また、配線基板３８の平面視形状はメタル基板１２よりも小さく、かつ、枠状部材９７の内周よりも大きい面積の略四角形状となっている。また、配線基板３８の下面の外周領域は枠状部材９７の上に重なり、枠状部材９７の上面の一部または全部に重なるように搭載されている。 (Wiring board 38)
The wiring board 38 is preferably made of a resin material. By using the wiring substrate 38 made of a resin material, the cost of the semiconductor device 10 can be reduced. Further, the planar view shape of the wiring substrate 38 is smaller than that of the metal substrate 12 and is substantially rectangular with an area larger than the inner periphery of the frame-shaped member 97. Further, the outer peripheral area of the lower surface of the wiring board 38 is mounted on the frame member 97 so as to overlap a part or all of the upper surface of the frame member 97.

配線基板３８は最上位のＴＳＶチップ２２ａの上面に、後述する配線基板間用封止体４６を介して搭載されている。
また、最上位のＴＳＶチップ２２ａの第一のバンプ電極２６と、配線基板３８の下面の第一の接続パッド４１は、直接接合されていてもかまわないが、半田バンプ４４を介して接合されていることが好ましい。半田バンプ４４を介して接合されることにより、最上位のＴＳＶチップ２２ａの第一のバンプ電極２６と第一の接続パッド４１はより好適に接合される。この接合により、配線基板３８とチップ積層体２０は電気的に接続した構成となっている。 The wiring board 38 is mounted on the upper surface of the uppermost TSV chip 22a via a wiring board sealing body 46 described later.
Further, the first bump electrode 26 of the uppermost TSV chip 22a and the first connection pad 41 on the lower surface of the wiring board 38 may be directly bonded, but are bonded via the solder bumps 44. Preferably it is. By joining via the solder bumps 44, the first bump electrodes 26 of the uppermost TSV chip 22a and the first connection pads 41 are more suitably joined. By this bonding, the wiring board 38 and the chip stack 20 are electrically connected.

また、配線基板３８の上面および下面には、例えばＡｕメッキからなる所定の配線４５が形成されており、その上面は、例えばソルダーレジストからなる絶縁膜４０で覆われている。また、配線基板３８の上面には、複数のランド部４２が形成されている。のランド部４２は、例えば０．８ｍｍの所定の間隔で格子状に配置されており、配線４５を介して第一の接続パッド４１と電気的に接続されている。   Further, predetermined wiring 45 made of, for example, Au plating is formed on the upper and lower surfaces of the wiring board 38, and the upper surface thereof is covered with an insulating film 40 made of, for example, a solder resist. A plurality of land portions 42 are formed on the upper surface of the wiring board 38. The land portions 42 are arranged in a grid pattern at a predetermined interval of, for example, 0.8 mm, and are electrically connected to the first connection pads 41 via the wiring 45.

また、配線基板３８の下面と最上位のＴＳＶチップ２２ａの上面との間には、例えばエポキシ樹脂からなるＮＣＰ（Non Conductive Paste）などの配線基板間用封止体４６が充填されている。配線基板間用封止体４６の材料はＮＣＰに限られず、絶縁性を有する接着剤であれば他のものを用いても構わない。これにより、最上位のＴＳＶチップ２２ａの第一のバンプ電極２６、第一の接続パッド４１および半田バンプ４４の側面は配線基板間用封止体４６により覆われ、配線基板３８と最上位のＴＳＶチップ２２ａは配線基板間用封止体４６により互いに接着固定された構成となる。   Further, between the lower surface of the wiring board 38 and the upper surface of the uppermost TSV chip 22a, an inter-wiring board sealing body 46 such as NCP (Non Conductive Paste) made of epoxy resin is filled. The material of the inter-wiring board sealing body 46 is not limited to NCP, and any other adhesive may be used as long as it has an insulating property. As a result, the side surfaces of the first bump electrode 26, the first connection pad 41, and the solder bump 44 of the uppermost TSV chip 22a are covered with the inter-wiring board sealing body 46, so that the wiring board 38 and the uppermost TSV chip are covered. The chip 22 a is configured to be bonded and fixed to each other by a wiring board sealing body 46.

最上位のＴＳＶチップ２２ａの外周部が枠状部材９７により囲まれていることにより、封止樹脂３６の上面に凹部９８が発生していても、配線基板３８は枠状部材９７上に好適に搭載されている。そのため、配線基板３８下面の外周部と封止樹脂３６の上面との間の隙間９９の外周部は枠状部材９７により囲まれた構成となり、配線基板３８下面の外周部と封止樹脂３６の上面との間は配線基板間用封止体４６により好適に充填された構成となっている。また、配線基板３８と枠状部材９７周辺の隙間９９も、配線基板間用封止体４６により充填された構成となっている。これにより、配線基板３８下面外周部と枠状部材９７及び封止樹脂３６の間は配線基板間用封止体４６により接着固定され、互いに一体化した構成となる。   Since the outer peripheral portion of the uppermost TSV chip 22 a is surrounded by the frame-shaped member 97, the wiring board 38 is suitably formed on the frame-shaped member 97 even if the recess 98 is generated on the upper surface of the sealing resin 36. It is installed. Therefore, the outer peripheral portion of the gap 99 between the outer peripheral portion of the lower surface of the wiring substrate 38 and the upper surface of the sealing resin 36 is surrounded by the frame member 97, and the outer peripheral portion of the lower surface of the wiring substrate 38 and the sealing resin 36 are The space between the upper surface and the upper surface is suitably filled with a wiring board sealing body 46. Further, the gap 99 around the wiring board 38 and the frame-shaped member 97 is also filled with the inter-wiring board sealing body 46. As a result, the outer peripheral portion of the lower surface of the wiring board 38 and the frame-shaped member 97 and the sealing resin 36 are bonded and fixed by the inter-wiring board sealing body 46 to be integrated with each other.

このように、最上位のＴＳＶチップ２２ａの外周部が枠状部材９７により囲まれていることにより、配線基板３８下面の外周部と封止樹脂３６の上面との間の配線基板間用封止体４６は好適に充填、硬化されている。そのため、配線基板３８の剥れや配線基板間用封止体４６内のボイド発生が抑えられ、半導体装置１０の耐湿性悪化を防ぐことができる。
また、配線基板３８下面外周部に枠状部材９７が密着固定して配線基板３８を支えていることで配線基板３８の剛性が増し、外圧により屈曲しにくくなる。そのため、後述する半田ボール４８の搭載や外部への実装作業が良好に行われる。 As described above, since the outer peripheral portion of the uppermost TSV chip 22a is surrounded by the frame-shaped member 97, the inter-wiring substrate sealing between the outer peripheral portion of the lower surface of the wiring substrate 38 and the upper surface of the sealing resin 36 is performed. The body 46 is preferably filled and cured. Therefore, peeling of the wiring board 38 and generation of voids in the wiring board sealing body 46 can be suppressed, and deterioration of moisture resistance of the semiconductor device 10 can be prevented.
Further, the frame-shaped member 97 is closely fixed to the outer peripheral portion of the lower surface of the wiring board 38 to support the wiring board 38, thereby increasing the rigidity of the wiring board 38 and making it difficult to bend by external pressure. Therefore, mounting of solder balls 48 described later and mounting work to the outside are performed satisfactorily.

（半田ボール４８）
半田ボール４８はたとえば導電性の金属ボールからなり、それぞれランド部４２の上面に搭載されている。半田ボール４８は、半導体装置１０の外部端子として機能する。 (Solder ball 48)
The solder balls 48 are made of conductive metal balls, for example, and are respectively mounted on the upper surface of the land portion 42. The solder ball 48 functions as an external terminal of the semiconductor device 10.

図２に、半田ボール４８搭載後のメタル母基板１２ａの平面模式図を示す。本実施形態の半導体装置１０は、図２に示すメタル母基板１２ａ及び封止樹脂３６を、ダイシングライン７０に沿って切断、個片化したものである。ここに示すように、メタル母基板１２ａの上面は封止樹脂３６により一括的に覆われた構成となっている。また、封止樹脂３６の上面には枠状部材９７が搭載され、さらに枠状部材９７の上には、枠状部材９７の外周よりも小さい平面視形状の配線基板３８が搭載されている。また、配線基板３８上には外部接続端子として半田ボール４８が搭載されている。   FIG. 2 is a schematic plan view of the metal mother board 12a after the solder balls 48 are mounted. The semiconductor device 10 of the present embodiment is obtained by cutting the metal mother substrate 12a and the sealing resin 36 shown in FIG. 2 along the dicing line 70 into individual pieces. As shown here, the upper surface of the metal mother substrate 12 a is configured to be collectively covered with the sealing resin 36. Further, a frame-shaped member 97 is mounted on the upper surface of the sealing resin 36, and a wiring substrate 38 having a plan view shape smaller than the outer periphery of the frame-shaped member 97 is mounted on the frame-shaped member 97. On the wiring board 38, solder balls 48 are mounted as external connection terminals.

本実施形態の半導体装１０によれば封止樹脂３６の上面に凹部９８が発生していても、配線基板３８の下面外周側は枠状部材９７により支えられるため、最上位のＴＳＶチップ２２ａの上面に良好に搭載することができる。これにより封止樹脂３６の剥れや耐湿性不良などの不良要因が防がれるため、半導体装置１０の信頼性および品質を向上することができる。   According to the semiconductor device 10 of the present embodiment, even if the recess 98 is formed on the upper surface of the sealing resin 36, the outer peripheral side of the lower surface of the wiring board 38 is supported by the frame-shaped member 97, so that the uppermost TSV chip 22 a It can be mounted well on the top surface. As a result, failure factors such as peeling of the sealing resin 36 and poor moisture resistance can be prevented, so that the reliability and quality of the semiconductor device 10 can be improved.

また、封止樹脂３６の上面に枠状部材９７を配置することにより、配線基板３８の外周部下面に枠状部材９７が密着し、好適に支えることができる。これにより、薄い配線基板３８であっても外圧に対して十分な剛性を具備し、半導体装置１０への半田ボール４８などの外部接続端子の搭載や外部実装の際の支障を防ぐことが可能となる。そのため、製造コストの高いインターポーザチップを利用せずに、安価な樹脂系素材からなる配線基板３８を用いた半導体装置１０を製造することができる。これにより、安価で薄いＣｏＣ型半導体装置を実現することができる。   Further, by disposing the frame-shaped member 97 on the upper surface of the sealing resin 36, the frame-shaped member 97 is in close contact with the lower surface of the outer peripheral portion of the wiring substrate 38 and can be suitably supported. Thereby, even the thin wiring board 38 has sufficient rigidity against the external pressure, and it is possible to prevent troubles when mounting the external connection terminals such as the solder balls 48 on the semiconductor device 10 and when mounting the external wiring terminals. Become. Therefore, the semiconductor device 10 using the wiring substrate 38 made of an inexpensive resin material can be manufactured without using an interposer chip with a high manufacturing cost. Thereby, an inexpensive and thin CoC type semiconductor device can be realized.

また、枠状部材９７の内周が、最上位のＴＳＶチップ２２ａの貫通電極３０の配置された領域よりも大きく、かつ、後述する配線基板３８の外周よりも小さく構成されていることにより、配線基板３８下面の外周部と封止樹脂３６の上面との間に配線基板間用封止体４６を好適に充填することができる。そのため、配線基板３８の剥れや配線基板間用封止体４６内のボイド発生が抑えられ、半導体装置１０の耐湿性悪化を防ぐことができる。   Further, the inner periphery of the frame-shaped member 97 is configured to be larger than the region where the through electrode 30 of the uppermost TSV chip 22a is disposed and smaller than the outer periphery of the wiring board 38 to be described later. The inter-wiring board sealing body 46 can be suitably filled between the outer peripheral portion of the lower surface of the substrate 38 and the upper surface of the sealing resin 36. Therefore, peeling of the wiring board 38 and generation of voids in the wiring board sealing body 46 can be suppressed, and deterioration of moisture resistance of the semiconductor device 10 can be prevented.

続いて、第一の実施形態の半導体装置１０の製造方法について図４、図５を用いて説明する。図４、図５は、第一の実施形態の半導体装置１０の製造方法を示した断面模式図である。本実施形態の半導体装置の製造方法は、複数の半導体チップ（ＴＳＶチップ）２２を積層してチップ積層体２０を形成する工程と、ＴＳＶチップ２２同士の間にチップ積層体用封止体３４を充填する工程と、チップ積層体用封止体３４を封止樹脂３６により封止する工程と、封止樹脂３６の上面に枠状部材９７を搭載する工程と、配線基板３８を搭載する工程と、半田ボール４８を搭載する工程と、メタル母基板１２ａ及び封止樹脂３６を製品形成領域１４毎に分割する工程と、から概略構成されている。なお、一般的なＢＧＡ（ボールグリッドアレイ）型半導体装置の製造方法と同様の工程については、その説明を省略する。以下、それぞれの工程について詳細を説明する。   Next, a method for manufacturing the semiconductor device 10 according to the first embodiment will be described with reference to FIGS. 4 and 5 are schematic cross-sectional views showing a method for manufacturing the semiconductor device 10 of the first embodiment. The manufacturing method of the semiconductor device of this embodiment includes a step of stacking a plurality of semiconductor chips (TSV chips) 22 to form the chip stack 20 and a chip stack sealing body 34 between the TSV chips 22. A step of filling, a step of sealing the chip stack sealing body 34 with the sealing resin 36, a step of mounting the frame-shaped member 97 on the upper surface of the sealing resin 36, and a step of mounting the wiring substrate 38. The solder ball 48 and the step of dividing the metal mother board 12a and the sealing resin 36 into the product formation regions 14 are roughly configured. Note that the description of the same steps as those of a general BGA (ball grid array) type semiconductor device manufacturing method is omitted. Details of each step will be described below.

（チップ積層体２０を形成する工程）
始めに、チップ積層体２０を形成する。まず、ＴＳＶチップ２２の上面に別のＴＳＶチップ２２を搭載する。ＴＳＶチップ２２の上面及び下面には、柱状の複数の第一のバンプ電極２６と第二のバンプ電極２７がそれぞれ形成されている。また、複数の第一の貫通電極３０がＴＳＶチップ２２を貫通する構成で形成されており、第一のバンプ電極２６、第二のバンプ電極２７は電気的に接続されている。また、ＴＳＶチップ２２の上面には図示しない回路層が形成されている。 (Process of forming chip stack 20)
First, the chip stack 20 is formed. First, another TSV chip 22 is mounted on the upper surface of the TSV chip 22. A plurality of columnar first bump electrodes 26 and second bump electrodes 27 are respectively formed on the upper surface and the lower surface of the TSV chip 22. A plurality of first through electrodes 30 are formed so as to penetrate the TSV chip 22, and the first bump electrode 26 and the second bump electrode 27 are electrically connected. A circuit layer (not shown) is formed on the upper surface of the TSV chip 22.

それぞれのＴＳＶチップ２２の第一のバンプ電極２６と第二のバンプ電極２７とが合致するように位置を合わせて搭載したのち、隣接する第一のバンプ電極２６と第二のバンプ電極２７同士を仮固着させる。これにより、両バンプ電極は電気的に接合される。
その後、同様の工程を所定の回数繰り返してＴＳＶチップ２２を積層することにより。チップ積層体２０を形成する。ここではたとえば、最上位（一面側）のＴＳＶチップ２２を最上位のＴＳＶチップ２２ａとする。 After mounting the first bump electrode 26 and the second bump electrode 27 of each TSV chip 22 so that the first bump electrode 26 and the second bump electrode 27 are aligned with each other, the adjacent first bump electrode 26 and the second bump electrode 27 are connected to each other. Temporarily fix. Thereby, both bump electrodes are electrically joined.
Thereafter, the TSV chip 22 is laminated by repeating the same process a predetermined number of times. A chip stack 20 is formed. Here, for example, the highest (one side) TSV chip 22 is the highest TSV chip 22a.

次いで、図４（ａ）に示すように、板状のメタル母基板１２ａ（メタル基板１２）の上面にチップ積層体２０を搭載する。メタル母基板１２ａは、たとえば鉄・ニッケル合金の４２アロイ等の放熱性や剛性に優れた金属材料からなることが好ましい。
まず、メタル母基板１２ａの所定の製品形成領域１４にダイアタッチフィルムなどの接着部材（ＤＡＦ）３２を配置する。次いで、接着部材３２上にチップ積層体２０を搭載したのちに加熱し、接着部材３２を介してメタル母基板１２ａとチップ積層体２０を接着固定する。メタル母基板１２ａは図３の平面図に示すように、複数の製品形成領域１４をマトリクス状に配置している形状であるため、複数の製品を一括製造することができる。 Next, as shown in FIG. 4A, the chip stack 20 is mounted on the upper surface of the plate-shaped metal mother substrate 12a (metal substrate 12). The metal mother board 12a is preferably made of a metal material having excellent heat dissipation and rigidity, such as 42 alloy of iron / nickel alloy.
First, an adhesive member (DAF) 32 such as a die attach film is disposed in a predetermined product formation region 14 of the metal mother board 12a. Next, after the chip stack 20 is mounted on the adhesive member 32, heating is performed, and the metal mother substrate 12 a and the chip stack 20 are bonded and fixed via the adhesive member 32. As shown in the plan view of FIG. 3, the metal mother substrate 12a has a shape in which a plurality of product formation regions 14 are arranged in a matrix, so that a plurality of products can be manufactured collectively.

（ＴＳＶチップ２２同士の間にチップ積層体用封止体３４を充填する工程）
次いで、図４（ｂ）に示すように、ＴＳＶチップ２２同士の間にチップ積層体用封止体３４を充填する。まず、ノズルなどの図示しない塗布装置により、チップ積層体２０の側面近傍位置に液状のチップ積層体用封止体３４を供給する。チップ積層体用封止体３４は、例えばエポキシ系の熱硬化性樹脂を用いることができるが、他のものを用いてもかまわない。これにより、チップ積層体用封止体３４は毛細管現象によりＴＳＶチップ２２同士の隙間およびＴＳＶチップ２２と最上位のＴＳＶチップ２２ａとの間を充填するとともに、チップ積層体２０の側面を覆う構成となる。このとき、チップ積層体２０の周囲を囲むチップ積層体用封止体３４は、重力により下面（メタル母基板１２ａ）側に多く溜り、その断面視形状は台形となる。
この後、図示しないベーク炉を用いて、所定の温度、例えば１３０℃程度でキュアすることにより、チップ積層体用封止体３４を熱硬化させる。 (Step of filling chip stack sealing body 34 between TSV chips 22)
Next, as shown in FIG. 4B, a chip laminated body sealing body 34 is filled between the TSV chips 22. First, a liquid chip laminated body sealing body 34 is supplied to a position near the side surface of the chip laminated body 20 by a coating device (not shown) such as a nozzle. As the chip laminated body sealing body 34, for example, an epoxy-based thermosetting resin can be used, but other ones may be used. Thereby, the chip laminated body sealing body 34 fills the gap between the TSV chips 22 and the space between the TSV chip 22 and the uppermost TSV chip 22a by a capillary phenomenon and covers the side surface of the chip laminated body 20. Become. At this time, a large number of chip laminated body sealing bodies 34 surrounding the chip laminated body 20 are accumulated on the lower surface (metal mother substrate 12a) side by gravity, and the cross-sectional shape thereof becomes a trapezoid.
Thereafter, the chip laminated body sealing body 34 is thermally cured by curing at a predetermined temperature, for example, about 130 ° C., using a baking furnace (not shown).

（チップ積層体用封止体３４を封止樹脂３６により封止する工程）
次いで、図４（ｃ）に示すように、メタル基板１２の上面およびチップ積層体用封止体３４側面を封止樹脂３６により封止する。まず、図示しないトランスファモールド装置の成型金型によりメタル基板１２を型締めする。次いで、メタル基板１２の上面およびチップ積層体用封止体３４側面を、エポキシ系熱硬化性の樹脂などの絶縁性材料からなる封止樹脂３６により封止する。
このとき、トランスファモールド装置のキャビティ内にチップ積層体２０が配置されるが、キャビティ内に弾力性のあるシートを配置しておくことが好ましい。これにより、弾力性のあるシートがチップ積層体２０の上面（最上位のＴＳＶチップ２２ａ）に密着するため、最上位のＴＳＶチップ２２ａの上面に封止樹脂３６が浸透するのを防ぐことができる。 (Step of sealing the chip stack sealing body 34 with the sealing resin 36)
Next, as shown in FIG. 4C, the upper surface of the metal substrate 12 and the side surface of the chip stack sealing body 34 are sealed with a sealing resin 36. First, the metal substrate 12 is clamped by a molding die of a transfer mold apparatus (not shown). Next, the upper surface of the metal substrate 12 and the side surface of the chip laminated body sealing body 34 are sealed with a sealing resin 36 made of an insulating material such as an epoxy-based thermosetting resin.
At this time, the chip stack 20 is arranged in the cavity of the transfer mold apparatus, but it is preferable to arrange an elastic sheet in the cavity. Thereby, since the elastic sheet is in close contact with the upper surface (the uppermost TSV chip 22a) of the chip stack 20, it is possible to prevent the sealing resin 36 from penetrating into the upper surface of the uppermost TSV chip 22a. .

この後、所定の温度でキュアすることにより、メタル基板１２の上面及びチップ積層体用封止体３４側面を一括的に覆う封止樹脂３６が形成される。その後、メタル基板１２を所定の温度でベークし、封止樹脂３６を完全に硬化させる
このとき、ＴＳＶチップ２２同士の隙間、および、ＴＳＶチップ２２と最上位のＴＳＶチップ２２ａとの間の隙間に予めチップ積層体用封止体３４を充填しておくことにより、本工程での過熱によるＴＳＶチップ２２間のボイド発生を低減することができる。 Thereafter, by curing at a predetermined temperature, a sealing resin 36 that collectively covers the upper surface of the metal substrate 12 and the side surface of the chip stack sealing body 34 is formed. Thereafter, the metal substrate 12 is baked at a predetermined temperature to completely cure the sealing resin 36. At this time, the gap between the TSV chips 22 and the gap between the TSV chip 22 and the uppermost TSV chip 22a are formed. By filling the chip stack sealing body 34 in advance, generation of voids between the TSV chips 22 due to overheating in this step can be reduced.

また、チップ積層体２０の上面（最上位のＴＳＶチップ２２ａ）に弾力性のあるシートを介したまま封止樹脂３６により封止することにより、最上位のＴＳＶチップ２２ａの上面は封止樹脂３６により覆われない。そのため、最上位のＴＳＶチップ２２ａの上面を露出させた状態で、封止樹脂３６を硬化することができる。   Further, the upper surface of the uppermost TSV chip 22a is sealed with the sealing resin 36 by sealing the upper surface of the chip stack 20 (the uppermost TSV chip 22a) with the sealing resin 36 with the elastic sheet interposed therebetween. Not covered by. Therefore, the sealing resin 36 can be cured with the upper surface of the uppermost TSV chip 22a exposed.

本工程においては、複数の製品形成領域１４をマトリクス状に配置した大型のメタル母基板１２ａの上に封止樹脂３６を形成することが好ましい。そのため、配線基板３８は封止樹脂３６を硬化した後に搭載する。本実施形態の配線基板３８は薄い樹脂材料からなるため、配線基板３８をチップ積層体２０の上面に搭載した後に封止樹脂３６により封止を行うと、トランスファモールド装置内に封止樹脂３６が流入した際に、その圧力により配線基板３８が破壊される恐れがある。そのため、大型のメタル母基板１２ａ上に封止樹脂３６を形成する場合は、封止樹脂３６を形成した後に配線基板３８を搭載する必要がある。   In this step, it is preferable to form the sealing resin 36 on the large metal mother substrate 12a in which the plurality of product formation regions 14 are arranged in a matrix. Therefore, the wiring board 38 is mounted after the sealing resin 36 is cured. Since the wiring board 38 of the present embodiment is made of a thin resin material, if the wiring board 38 is mounted on the upper surface of the chip stack 20 and then sealed with the sealing resin 36, the sealing resin 36 is contained in the transfer mold apparatus. When it flows in, the wiring board 38 may be destroyed by the pressure. Therefore, when the sealing resin 36 is formed on the large metal mother board 12a, it is necessary to mount the wiring board 38 after the sealing resin 36 is formed.

次いで、封止樹脂３６を冷却する。図４（ｃ）に、常温に冷却した状態の封止樹脂３６を示す。封止樹脂３６の上面は熱硬化した直後は平面であり、最上位のＴＳＶチップ２２ａの上面と同位置である。しかし、封止樹脂３６は冷却により縮むため、上面が大きく窪んで凹部９８が形成される。これは、封止樹脂３６のレジン材はＴＳＶチップ２２のシリコン材よりも熱膨張係数が大きいためである。そのため、熱硬化した直後は同等の高さであっても、冷却されると封止樹脂３６側がＴＳＶチップ２２よりも大きく縮んでしまう。   Next, the sealing resin 36 is cooled. FIG. 4C shows the sealing resin 36 in a state cooled to room temperature. The upper surface of the sealing resin 36 is a plane immediately after thermosetting and is at the same position as the upper surface of the uppermost TSV chip 22a. However, since the sealing resin 36 is shrunk by cooling, the upper surface is greatly depressed to form a recess 98. This is because the resin material of the sealing resin 36 has a larger thermal expansion coefficient than the silicon material of the TSV chip 22. Therefore, even if the height is the same immediately after thermosetting, the sealing resin 36 side contracts more than the TSV chip 22 when cooled.

また、ＣｏＣ型半導体装置ではチップ積層体２０を有するため、単体のチップを有する半導体装置よりも封止樹脂３６は厚くなる。そのため、チップ積層体２０と封止樹脂３６の熱膨張係数の差は顕著になり、大きな窪み（凹部９８）が発生しやすい。これは特に、封止樹脂３６の厚い領域に顕著に現れるためである。そのため、製品形成領域１４同士の間が特に大きく窪んで凹部９８が形成される。これにより、封止樹脂３６の上面は最上位のＴＳＶチップ２２ａの上面側の周囲から、製品形成領域１４同士の間の凹部９８にかけてゆるやかに窪んだ構成となる。   Further, since the CoC type semiconductor device has the chip stack 20, the sealing resin 36 is thicker than the semiconductor device having a single chip. Therefore, the difference in thermal expansion coefficient between the chip stack 20 and the sealing resin 36 becomes significant, and a large depression (concave portion 98) is likely to occur. This is especially because it appears prominently in the thick region of the sealing resin 36. For this reason, the recesses 98 are formed with a particularly large depression between the product formation regions 14. As a result, the upper surface of the sealing resin 36 is gently depressed from the periphery on the upper surface side of the uppermost TSV chip 22a to the recess 98 between the product formation regions 14.

（封止樹脂３６の上面に枠状部材９７を搭載する工程）
次いで、図４（ｄ）に示すように、最上位のＴＳＶチップ２２ａ上面の周囲の封止樹脂３６の上面に、平面視形状四角形の枠状の構成の枠状部材９７を搭載する。これにより、枠状部材９７の内周が最上位のＴＳＶチップ２２ａの上面の外周部を囲むように配置する。 (Process of mounting the frame-shaped member 97 on the upper surface of the sealing resin 36)
Next, as shown in FIG. 4D, a frame-shaped member 97 having a rectangular frame shape in plan view is mounted on the upper surface of the sealing resin 36 around the upper surface of the uppermost TSV chip 22a. Thus, the inner periphery of the frame-shaped member 97 is disposed so as to surround the outer periphery of the upper surface of the uppermost TSV chip 22a.

また、枠状部材９７の内周は最上位のＴＳＶチップ２２ａの上面の外周部よりも大きい平面視形状を有することが特に好ましいが、枠状部材９７の内周は最上位のＴＳＶチップ２２ａの貫通電極３０の配置された領域よりも大きければよく、最上位のＴＳＶチップ２２ａの上面の外周部と一部重なっていてもかまわない。枠状部材９７をこのような構成とするにより、枠状部材９７は最上位のＴＳＶチップ２２ａの貫通電極３０と重なることなく、後述する配線基板３８を安定して搭載することができる。そのため、最上位のＴＳＶチップ２２ａと配線基板３８の導通を阻害することなく、配線基板３８を安定して搭載することができる。   The inner periphery of the frame-shaped member 97 is particularly preferably larger in plan view than the outer peripheral portion of the upper surface of the uppermost TSV chip 22a, but the inner periphery of the frame-shaped member 97 is the uppermost TSV chip 22a. It may be larger than the region where the through electrode 30 is disposed, and may partially overlap the outer peripheral portion of the upper surface of the uppermost TSV chip 22a. With the frame-shaped member 97 having such a configuration, the frame-shaped member 97 can stably mount a wiring board 38 to be described later without overlapping the through electrode 30 of the uppermost TSV chip 22a. Therefore, the wiring board 38 can be stably mounted without impeding the conduction between the uppermost TSV chip 22a and the wiring board 38.

また、枠状部材９７は金属系素材からなることが好ましい。金属系素材からなる枠状部材９７を用いることにより、チップ積層体２０で発生した熱を効果的に放熱することができるためである。   The frame member 97 is preferably made of a metal-based material. This is because the heat generated in the chip stack 20 can be effectively dissipated by using the frame-shaped member 97 made of a metal material.

このとき、図４（ｄ）の点線部分に示すように、枠状部材９７下面と封止樹脂３６の上面との間に、クサビ状の隙間９９が構成される。これは、封止樹脂３６の上面は最上位のＴＳＶチップ２２ａの上面の周囲から、製品形成領域１４同士の間の凹部９８にかけてゆるやかに窪んだ構成となっているためである。
そのため、枠状部材９７の断面形状は、内周側が外周側より薄い台形状であることが好ましい。枠状部材９７の断面形状を内周側が薄い台形やクサビ形状であることにより、この隙間９９を好適に埋めることができる。そのため、配線基板３８をより好適に搭載することができる。 At this time, a wedge-shaped gap 99 is formed between the lower surface of the frame-shaped member 97 and the upper surface of the sealing resin 36 as shown by a dotted line portion in FIG. This is because the upper surface of the sealing resin 36 is gently depressed from the periphery of the upper surface of the uppermost TSV chip 22a to the recess 98 between the product formation regions 14.
Therefore, the cross-sectional shape of the frame-shaped member 97 is preferably a trapezoid whose inner peripheral side is thinner than the outer peripheral side. By forming the cross-sectional shape of the frame-shaped member 97 to be a trapezoid or wedge shape with a thin inner peripheral side, the gap 99 can be filled appropriately. Therefore, the wiring board 38 can be more suitably mounted.

（配線基板３８を搭載する工程）
次いで、配線基板３８を最上位のＴＳＶチップ２２ａ上面に搭載する。まず、最上位のＴＳＶチップ２２ａの第一のバンプ電極２６の上面に、金等からなる半田バンプもしくは半田バンプ４４を形成することが好ましい。半田バンプ４４は例えば図示しないワイヤボンディング装置により、Ａｕワイヤを半田バンプ４４にボンディングした後に引きちぎるなどして形成すればよい。また、半田バンプ４４の形成方法はこれに限られず、後述する配線基板３８の下面の第一の接続パッド４１に事前に形成しておいてもかまわない。これにより、後述する工程において最上位のＴＳＶチップ２２ａの第一のバンプ電極２６と、配線基板３８の第一の接続パッド４１との接合を容易に行うことができる。 (Process for mounting the wiring board 38)
Next, the wiring board 38 is mounted on the upper surface of the uppermost TSV chip 22a. First, it is preferable to form solder bumps or solder bumps 44 made of gold or the like on the upper surface of the first bump electrode 26 of the uppermost TSV chip 22a. The solder bumps 44 may be formed by, for example, tearing after the Au wires are bonded to the solder bumps 44 by a wire bonding apparatus (not shown). Further, the method of forming the solder bumps 44 is not limited to this, and the solder bumps 44 may be formed in advance on the first connection pads 41 on the lower surface of the wiring board 38 to be described later. Accordingly, the first bump electrode 26 of the uppermost TSV chip 22a and the first connection pad 41 of the wiring board 38 can be easily joined in a process described later.

次いで、図５（ａ）に示すように、図示しないディスペンサーにより、チップ積層体２０の上面（最上位のＴＳＶチップ２２ａの上面）及び半田バンプ４４を覆うように、例えばエポキシ樹脂からなるＮＣＰなどの液状の配線基板間用封止体４６を塗布する。配線基板間用封止体４６を塗布する方法はこれに限られず、最上位のＴＳＶチップ２２ａに配線基板間用封止体４６を滴下塗布してもよい。また、フィルム状接着剤であるＮＣＦ（ノンコンダクティブフィルム）を適量配置しても構わない。   Next, as shown in FIG. 5A, a dispenser (not shown) covers the upper surface of the chip stack 20 (the upper surface of the uppermost TSV chip 22a) and the solder bumps 44, such as NCP made of epoxy resin. A liquid inter-wiring substrate sealing body 46 is applied. The method of applying the inter-wiring board sealing body 46 is not limited to this, and the inter-wiring board sealing body 46 may be dropped onto the uppermost TSV chip 22a. Further, an appropriate amount of NCF (non-conductive film) which is a film adhesive may be disposed.

次いで、図５（ｂ）に示すように、ボンディングツール５０により、配線基板３８の上面を吸着保持し、配線基板間用封止体４６上に搭載する。このとき、配線基板３８の下面の第一の接続パッド４１と、半田バンプ４４（最上位のＴＳＶチップ２２ａの第一のバンプ電極２６）とが合致するよう、配線基板３８の搭載位置を調整する。また、配線基板３８の平面視形状は製品形成領域１４よりも小さい面積の略四角形状とする。これにより、配線基板３８の搭載時に隣接する配線基板３８同士が接触する恐れや、配線基板間用封止体４６が隣接する配線基板３８側に流れ込む可能性を低減することができる。   Next, as shown in FIG. 5B, the upper surface of the wiring board 38 is sucked and held by the bonding tool 50 and mounted on the inter-wiring board sealing body 46. At this time, the mounting position of the wiring board 38 is adjusted so that the first connection pads 41 on the lower surface of the wiring board 38 and the solder bumps 44 (the first bump electrodes 26 of the uppermost TSV chip 22a) match. . Further, the planar view shape of the wiring board 38 is a substantially rectangular shape having an area smaller than that of the product formation region 14. Thereby, the possibility that the adjacent wiring boards 38 may come into contact with each other when the wiring board 38 is mounted, and the possibility that the inter-wiring board sealing body 46 flows into the adjacent wiring board 38 side can be reduced.

次いで、例えば３００℃/１０秒間の加熱条件により、第一の接続パッド４１及び半田バンプ４４を加熱するとともに、配線基板３８の上面から荷重を印加する。これにより、フリップチップ接合が行われ、最上位のＴＳＶチップ２２ａの第一のバンプ電極２６と第一の接続パッド４１は、半田バンプ４４を介して電気的に接合される。また、このときの接合は、荷重だけでなく、超音波を印加するようにしても良い。また、先述した工程において半田バンプ４４を形成しない場合には、最上位のＴＳＶチップ２２ａの第一のバンプ電極２６と第一の接続パッド４１を直接接合させても構わない。   Next, for example, the first connection pads 41 and the solder bumps 44 are heated under a heating condition of 300 ° C./10 seconds, and a load is applied from the upper surface of the wiring board 38. Thereby, flip chip bonding is performed, and the first bump electrode 26 and the first connection pad 41 of the uppermost TSV chip 22 a are electrically bonded via the solder bumps 44. Further, at this time, not only the load but also an ultrasonic wave may be applied. When the solder bumps 44 are not formed in the above-described process, the first bump electrodes 26 of the uppermost TSV chip 22a and the first connection pads 41 may be directly joined.

この接合において、配線基板３８の上面からから荷重を印加することにより、配線基板間用封止体４６は配線基板３８の端部まで圧延され、配線基板３８と同じ平面視形状となる。このとき、最上位のＴＳＶチップ２２ａの外周部を枠状部材９７により予め囲んでおくことにより、配線基板間用封止体４６は隙間９９の影響を受けず、配線基板３８の端部まで好適に圧延される。そのため、配線基板３８を好適に最上位のＴＳＶチップ２２ａ上に搭載することができる。   In this joining, by applying a load from the upper surface of the wiring board 38, the inter-wiring board sealing body 46 is rolled to the end of the wiring board 38 and has the same planar view shape as the wiring board 38. At this time, by enclosing the outer periphery of the uppermost TSV chip 22a in advance with a frame-shaped member 97, the inter-wiring board sealing body 46 is not affected by the gap 99, and is suitable up to the end of the wiring board 38. Rolled into Therefore, the wiring board 38 can be suitably mounted on the uppermost TSV chip 22a.

一方、枠状部材９７が配置されていないと、隙間９９に配線基板間用封止体４６が広がらないため、配線基板３８の端部まで配線基板間用封止体４６を圧延することができない。そのため配線基板３８を好適に最上位のＴＳＶチップ２２ａ上に搭載することができず、不良の要因となる。また、配線基板３８の下面の外周側が支えられないため、剛性が不十分となり、封止樹脂３６の剥れや耐湿性不良などの不良要因が生じやすくなる。   On the other hand, if the frame-shaped member 97 is not disposed, the inter-wiring board sealing body 46 does not spread in the gap 99, and therefore the inter-wiring board sealing body 46 cannot be rolled to the end of the wiring board 38. . Therefore, the wiring board 38 cannot be suitably mounted on the uppermost TSV chip 22a, which causes a failure. Further, since the outer peripheral side of the lower surface of the wiring board 38 cannot be supported, the rigidity becomes insufficient, and a failure factor such as peeling of the sealing resin 36 or poor moisture resistance is likely to occur.

このとき、配線基板間用封止体４６も加熱されるため、浸透性が良好になり配線基板３８と枠状部材９７周辺の隙間９９を充填する。また、前述した加熱条件で加熱することにより配線基板間用封止体４６は仮硬化し、配線基板３８下面外周部と枠状部材９７及び封止樹脂３６の間は配線基板間用封止体４６により接着固定され、互いに一体化する。この後、図示しないベーク炉により例えば１８０℃/１時間の条件で加熱し、配線基板間用封止体４６を完全に硬化させる。   At this time, since the inter-wiring board sealing body 46 is also heated, the permeability is improved and the gap 99 around the wiring board 38 and the frame member 97 is filled. Further, by heating under the above-described heating conditions, the inter-wiring board sealing body 46 is temporarily cured, and the inter-wiring board sealing body is provided between the outer peripheral portion of the lower surface of the wiring board 38 and the frame member 97 and the sealing resin 36. They are bonded and fixed by 46 and integrated with each other. Thereafter, the wiring board sealing body 46 is completely cured by heating in a baking furnace (not shown) under the condition of 180 ° C./1 hour, for example.

このとき、配線基板３８下面の外周部と封止樹脂３６の上面との間の隙間９９の外周部は枠状部材９７により囲まれた構成であり、配線基板３８下面の外周部と封止樹脂３６の上面との間は配線基板間用封止体４６により好適に充填された構成となっている。これにより、配線基板３８下面の外周部と封止樹脂３６の上面との間の配線基板間用封止体４６は好適に充填、硬化される。そのため、配線基板３８の剥れや配線基板間用封止体４６内のボイド発生が抑えられ、半導体装置１０の耐湿性悪化を防ぐことができる。   At this time, the outer peripheral portion of the gap 99 between the outer peripheral portion of the lower surface of the wiring substrate 38 and the upper surface of the sealing resin 36 is surrounded by the frame member 97, and the outer peripheral portion of the lower surface of the wiring substrate 38 and the sealing resin A space between the upper surface of 36 is suitably filled with a wiring board sealing body 46. Thereby, the inter-wiring board sealing body 46 between the outer peripheral portion of the lower surface of the wiring board 38 and the upper surface of the sealing resin 36 is suitably filled and cured. Therefore, peeling of the wiring board 38 and generation of voids in the wiring board sealing body 46 can be suppressed, and deterioration of moisture resistance of the semiconductor device 10 can be prevented.

（半田ボール４８を搭載する工程）
次いで、図５（ｃ）に示すように、半田ボール４８を搭載する。
まず、ランド部４２の位置に合わせ、半田ボール４８をマウントツール５１で吸着保持する。次いで、吸着保持された状態の半田ボール４８にフラックスを転写形成する。その後、複数のランド部４２上に半田ボール４８を一括搭載し、全ての配線基板３８へ半田ボール４８を搭載した後、配線基板３８をリフローする。これにより、半導体装置１０の外部端子となる半田ボール４８が形成される。図２に、半田ボール４８搭載後のメタル母基板１２ａの平面模式図を示す。 (Process of mounting solder ball 48)
Next, as shown in FIG. 5C, solder balls 48 are mounted.
First, the solder ball 48 is attracted and held by the mount tool 51 in accordance with the position of the land portion 42. Next, the flux is transferred and formed on the solder balls 48 that are attracted and held. Thereafter, the solder balls 48 are collectively mounted on the plurality of land portions 42, the solder balls 48 are mounted on all the wiring boards 38, and then the wiring board 38 is reflowed. As a result, the solder balls 48 serving as external terminals of the semiconductor device 10 are formed. FIG. 2 is a schematic plan view of the metal mother board 12a after the solder balls 48 are mounted.

このとき、配線基板３８の外周部下面に枠状部材９７が配置されていることにより、薄い配線基板３８であっても外圧に対して十分な剛性を保つことができる。そのため、半田ボール４８の搭載による支障を効果的に防ぐことができる。   At this time, since the frame-shaped member 97 is disposed on the lower surface of the outer peripheral portion of the wiring board 38, sufficient rigidity against external pressure can be maintained even for the thin wiring board 38. Therefore, troubles due to the mounting of the solder balls 48 can be effectively prevented.

（メタル母基板１２ａ及び封止樹脂３６を製品形成領域１４毎に分割する工程）
次いで、図５（ｄ）に示すように、メタル母基板１２ａ及び封止樹脂３６を製品形成領域１４毎に分割する。まず、メタル母基板１２ａの下面にダイシングテープ５２を貼付ける。次いで、図示しないダイシングブレードにより、メタル母基板１２ａ及び封止樹脂３６を、ダイシングライン７０に沿って縦横に切断し、個片化したメタル母基板１２ａからなるメタル基板１２を形成する。その後、ダイシングテープ５２からメタル基板１２を引き剥がすことにより、個別の半導体装置１０が形成される。その後、マーク作業やテスト作業などの一般的な半導体装置製造作業を実施することにより、製品とする。 (Step of dividing the metal mother board 12a and the sealing resin 36 into each product forming region 14)
Next, as shown in FIG. 5D, the metal mother substrate 12 a and the sealing resin 36 are divided for each product formation region 14. First, the dicing tape 52 is affixed on the lower surface of the metal mother board 12a. Next, the metal mother substrate 12a and the sealing resin 36 are cut vertically and horizontally along a dicing line 70 with a dicing blade (not shown) to form the metal substrate 12 composed of the separated metal mother substrate 12a. Thereafter, the individual semiconductor device 10 is formed by peeling off the metal substrate 12 from the dicing tape 52. Thereafter, a general semiconductor device manufacturing operation such as a mark operation or a test operation is performed to obtain a product.

本実施形態の半導体装１０の製造方法によれば、封止樹脂３６の上面に枠状部材９７を配置することにより、配線基板３８を好適に支えることができる。これにより、薄い配線基板３８であっても外圧に対して十分な剛性を具備し、半導体装置１０への半田ボール４８などの外部接続端子の搭載や外部実装の際の支障を防ぐことが可能となる。そのため、安価な樹脂系素材からなる配線基板３８を用いた半導体装置１０を製造することができ、安価で薄いＣｏＣ型半導体装置を実現することができる。また、封止樹脂３６の上面に枠状部材９７を配置することにより、封止樹脂３６の上面に凹部９８が発生していても、配線基板３８を最上位のＴＳＶチップ２２ａの上面に良好に搭載することができる。これにより封止樹脂３６の剥れや耐湿性不良などの不良要因が防がれるため、半導体装置１０の信頼性および品質を向上することができる。   According to the method for manufacturing the semiconductor device 10 of the present embodiment, the wiring board 38 can be suitably supported by disposing the frame member 97 on the upper surface of the sealing resin 36. Thereby, even the thin wiring board 38 has sufficient rigidity against the external pressure, and it is possible to prevent troubles when mounting the external connection terminals such as the solder balls 48 on the semiconductor device 10 and when mounting the external wiring terminals. Become. Therefore, the semiconductor device 10 using the wiring substrate 38 made of an inexpensive resin material can be manufactured, and an inexpensive and thin CoC type semiconductor device can be realized. Further, by arranging the frame-shaped member 97 on the upper surface of the sealing resin 36, the wiring board 38 can be satisfactorily placed on the upper surface of the uppermost TSV chip 22a even if the recess 98 is generated on the upper surface of the sealing resin 36. Can be installed. As a result, failure factors such as peeling of the sealing resin 36 and poor moisture resistance can be prevented, so that the reliability and quality of the semiconductor device 10 can be improved.

また、内周が、最上位のＴＳＶチップ２２ａの貫通電極３０の配置された領域よりも大きく、かつ、後述する配線基板３８の外周よりも小さい枠状部材９７を配置することにより、配線基板３８下面の外周部と封止樹脂３６の上面との間に配線基板間用封止体４６を好適に充填することができる。そのため、配線基板３８の剥れや配線基板間用封止体４６内のボイド発生が抑えられ、半導体装置１０の耐湿性悪化を防ぐことができる。   Further, by disposing a frame-shaped member 97 whose inner periphery is larger than the region where the through electrode 30 of the uppermost TSV chip 22a is disposed and smaller than the outer periphery of the wiring substrate 38 to be described later, the wiring substrate 38 is disposed. The inter-wiring board sealing body 46 can be suitably filled between the outer peripheral portion of the lower surface and the upper surface of the sealing resin 36. Therefore, peeling of the wiring board 38 and generation of voids in the wiring board sealing body 46 can be suppressed, and deterioration of moisture resistance of the semiconductor device 10 can be prevented.

続いて、第二の実施形態の半導体装置１０の製造方法について図６、図７を用いて説明する。図６、図７は、第二の実施形態の半導体装置１０の製造方法を示した断面模式図である。本実施形態の半導体装置の製造方法は、複数のＴＳＶチップ２２を積層してチップ積層体２０を形成する工程と、ＴＳＶチップ２２同士の間にチップ積層体用封止体３４を充填する工程と、チップ積層体用封止体３４を封止樹脂３６により封止する工程と、封止樹脂３６の上面に、枠状部材９７が接着された配線基板３８を搭載する工程と、半田ボール４８を搭載する工程と、メタル母基板１２ａ及び封止樹脂３６を製品形成領域１４毎に分割する工程と、から概略構成されている。
本実施形態は封止樹脂３６の上面に枠状部材９７を搭載せず、封止樹脂３６の上面に、枠状部材９７が接着された配線基板３８を搭載する部分が第一の実施形態と異なる部分である。
以下、それぞれの工程について詳細を説明するが、第一の実施形態の半導体装置１０の製造方法と同様の工程については、その説明を省略する。 Next, a method for manufacturing the semiconductor device 10 according to the second embodiment will be described with reference to FIGS. 6 and 7 are schematic cross-sectional views illustrating a method for manufacturing the semiconductor device 10 according to the second embodiment. The semiconductor device manufacturing method of the present embodiment includes a step of stacking a plurality of TSV chips 22 to form a chip stack 20, and a step of filling a chip stack sealing body 34 between the TSV chips 22. A step of sealing the chip stack sealing body 34 with the sealing resin 36, a step of mounting the wiring substrate 38 with the frame-shaped member 97 bonded to the upper surface of the sealing resin 36, and solder balls 48. This is roughly composed of a mounting step and a step of dividing the metal mother substrate 12a and the sealing resin 36 for each product formation region 14.
In this embodiment, the frame-shaped member 97 is not mounted on the upper surface of the sealing resin 36, and the portion on which the wiring substrate 38 with the frame-shaped member 97 bonded is mounted on the upper surface of the sealing resin 36 is the same as that of the first embodiment. It is a different part.
Hereinafter, details of each process will be described, but the description of the same processes as those of the method of manufacturing the semiconductor device 10 of the first embodiment will be omitted.

はじめに、図６（ａ）〜（ｃ）に示すように、チップ積層体用封止体３４を封止樹脂３６により封止する工程までを行う。ここまでの工程は第一の実施形態と同様であるため、その詳細については省略する。   First, as shown in FIGS. 6A to 6C, the process up to the step of sealing the chip laminated body sealing body 34 with the sealing resin 36 is performed. Since the steps up to here are the same as those in the first embodiment, the details thereof are omitted.

（枠状部材９７が接着された配線基板３８を搭載する工程）
まず、最上位のＴＳＶチップ２２ａの第一のバンプ電極２６の上面に半田バンプ４４を形成する。次いでチップ積層体２０の上面（最上位のＴＳＶチップ２２ａの上面）及び半田バンプ４４を覆うように、液状の配線基板間用封止体４６を塗布する。この状態を図６（ｄ）に示す。 (Process of mounting the wiring board 38 to which the frame member 97 is bonded)
First, solder bumps 44 are formed on the upper surface of the first bump electrode 26 of the uppermost TSV chip 22a. Next, a liquid inter-wiring substrate sealing body 46 is applied so as to cover the upper surface of the chip stack 20 (the upper surface of the uppermost TSV chip 22a) and the solder bumps 44. This state is shown in FIG.

次いで、図７（ａ）に示すように、封止樹脂３６の上面に、枠状部材９７が接着された配線基板３８を搭載する。まず、図示しない工程により、例えば絶縁性接着剤のペーストにより、配線基板３８の下面の外周部に枠状部材９７を接着する。
次いで、ボンディングツール５０により、配線基板３８の上面を吸着保持し、配線基板間用封止体４６上に搭載する。このとき、配線基板３８の下面の第一の接続パッド４１と、半田バンプ４４（最上位のＴＳＶチップ２２ａの第一のバンプ電極２６）とが合致するよう、配線基板３８の搭載位置を調整する。これにより、封止樹脂３６上面の最上位のＴＳＶチップ２２ａ外周部に枠状部材９７が配置される。 Next, as shown in FIG. 7A, the wiring substrate 38 to which the frame member 97 is bonded is mounted on the upper surface of the sealing resin 36. First, the frame member 97 is bonded to the outer peripheral portion of the lower surface of the wiring board 38 by, for example, an insulating adhesive paste by a process not shown.
Next, the upper surface of the wiring board 38 is sucked and held by the bonding tool 50 and mounted on the inter-wiring board sealing body 46. At this time, the mounting position of the wiring board 38 is adjusted so that the first connection pads 41 on the lower surface of the wiring board 38 and the solder bumps 44 (the first bump electrodes 26 of the uppermost TSV chip 22a) match. . As a result, the frame-shaped member 97 is disposed on the outer periphery of the uppermost TSV chip 22a on the upper surface of the sealing resin 36.

次いで、第一の接続パッド４１及び半田バンプ４４を加熱するとともに、配線基板３８の上面から荷重を印加する。これにより、最上位のＴＳＶチップ２２ａの第一のバンプ電極２６と第一の接続パッド４１は、半田バンプ４４を介して電気的に接合される。
この接合において、配線基板間用封止体４６は配線基板３８の端部まで圧延され、配線基板３８と同じ平面視形状となる。このとき、配線基板３８の下面外周部に枠状部材９７が予め接着されていることにより、配線基板間用封止体４６は隙間９９の影響を受けず、配線基板３８の端部まで好適に圧延される。そのため、配線基板３８を好適に最上位のＴＳＶチップ２２ａ上に搭載することができる。 Next, the first connection pads 41 and the solder bumps 44 are heated, and a load is applied from the upper surface of the wiring board 38. As a result, the first bump electrode 26 and the first connection pad 41 of the uppermost TSV chip 22 a are electrically joined via the solder bumps 44.
In this joining, the inter-wiring board sealing body 46 is rolled to the end of the wiring board 38 and has the same planar view shape as the wiring board 38. At this time, since the frame-shaped member 97 is bonded in advance to the outer peripheral portion of the lower surface of the wiring board 38, the inter-wiring board sealing body 46 is not affected by the gap 99, and is preferably extended to the end of the wiring board 38. Rolled. Therefore, the wiring board 38 can be suitably mounted on the uppermost TSV chip 22a.

その後、加熱することにより配線基板間用封止体４６は仮硬化し、配線基板３８下面外周部と枠状部材９７及び封止樹脂３６の間は配線基板間用封止体４６により接着固定され、互いに一体化する。この後、図示しないベーク炉により加熱し、配線基板間用封止体４６を完全に硬化させる。
このとき、隙間９９の外周部は枠状部材９７により囲まれているため、配線基板３８下面の外周部と封止樹脂３６上面との間は配線基板間用封止体４６により好適に充填される。そのため、熱硬化の際に配線基板３８の剥れや配線基板間用封止体４６内のボイド発生が抑えられ、半導体装置１０の耐湿性悪化を防ぐことができる。 Thereafter, by heating, the inter-wiring board sealing body 46 is temporarily cured, and the outer peripheral portion of the lower surface of the wiring board 38 and the frame-shaped member 97 and the sealing resin 36 are bonded and fixed by the inter-wiring board sealing body 46. , Integrate with each other. Thereafter, the wiring board sealing body 46 is completely cured by heating in a baking furnace (not shown).
At this time, since the outer periphery of the gap 99 is surrounded by the frame-shaped member 97, the space between the outer periphery of the lower surface of the wiring board 38 and the upper surface of the sealing resin 36 is preferably filled with the inter-wiring board sealing body 46. The Therefore, peeling of the wiring board 38 and generation of voids in the inter-wiring board sealing body 46 during thermosetting can be suppressed, and deterioration of moisture resistance of the semiconductor device 10 can be prevented.

その後、図７（ｂ）、（ｃ）に示すように、半田ボール４８を搭載する工程と、メタル母基板１２ａ及び封止樹脂３６を製品形成領域１４毎に分割する工程と、を順次行う。これらの工程は第一の実施形態と同様であるため、その説明については省略する。   Thereafter, as shown in FIGS. 7B and 7C, a step of mounting the solder balls 48 and a step of dividing the metal mother substrate 12a and the sealing resin 36 into the product formation regions 14 are sequentially performed. Since these steps are the same as those in the first embodiment, description thereof is omitted.

第二の実施形態の半導体装置１０の製造方法は、枠状部材９７を配線基板３８に接着し、配線基板３８と同時に搭載する。そのため、枠状部材９７を単独で最上位のＴＳＶチップ２２ａの外周領域に搭載する方法よりも、位置合せや搭載作業が行い易い。そのため、第一の実施形態の製造方法よりも枠状部材９７の搭載精度が向上する。   In the method of manufacturing the semiconductor device 10 according to the second embodiment, the frame-shaped member 97 is bonded to the wiring board 38 and mounted simultaneously with the wiring board 38. Therefore, it is easier to perform alignment and mounting work than to mount the frame-shaped member 97 alone on the outer peripheral region of the uppermost TSV chip 22a. Therefore, the mounting accuracy of the frame-shaped member 97 is improved as compared with the manufacturing method of the first embodiment.

また、枠状部材９７をあらかじめ配線基板３８下面に接着しておくため、配線基板３８を搭載する前に、配線基板３８の剛性を強化することができる。そのため、薄く小型の配線基板３８であっても、ＴＳＶチップ２２ａ上に安定して搭載することができる。そのため、配線基板３８の不良が発生しにくく、第一の実施形態の効果に加え、さらに半導体装置１０の信頼性および品質をさらに向上することができる。   Further, since the frame-shaped member 97 is bonded to the lower surface of the wiring board 38 in advance, the rigidity of the wiring board 38 can be enhanced before the wiring board 38 is mounted. Therefore, even a thin and small wiring board 38 can be stably mounted on the TSV chip 22a. Therefore, the defect of the wiring board 38 hardly occurs, and in addition to the effect of the first embodiment, the reliability and quality of the semiconductor device 10 can be further improved.

１０…半導体装置、１２…メタル基板、１２ａ…メタル母基板、１４…製品形成領域、２２…ＴＳＶチップ、２２ａ…最上位のＴＳＶチップ、３２…接着部材、３４…チップ積層体用封止樹脂、３６…封止樹脂、３８…配線基板、４１…第一の接続パッド、４４…半田バンプ、４６…配線基板間用封止体、４８…半田ボール、９７…枠状部材、９８…凹部、９９…隙間 DESCRIPTION OF SYMBOLS 10 ... Semiconductor device, 12 ... Metal substrate, 12a ... Metal mother board, 14 ... Product formation area, 22 ... TSV chip, 22a ... Topmost TSV chip, 32 ... Adhesive member, 34 ... Sealing resin for chip laminated bodies, 36 ... Sealing resin, 38 ... Wiring board, 41 ... First connection pad, 44 ... Solder bump, 46 ... Sealing body for wiring board, 48 ... Solder ball, 97 ... Frame member, 98 ... Recess, 99 ... Gap

Claims (10)

メタル基板と、
前記メタル基板の上面に搭載された、複数の貫通電極を有する複数のＴＳＶチップが積層してなるチップ積層体と、
前記メタル基板の上面から前記チップ積層体の最上位の前記ＴＳＶチップの上面と同じ高さまでを封止し、かつ、半導体装置の外形を構成する封止樹脂と、
前記チップ積層体の最上位の前記ＴＳＶチップの上面に搭載された配線基板と、
前記最上位の前記ＴＳＶチップ上面周囲の前記封止樹脂上面と前記配線基板の外周部下側との間に配置された枠状部材と、を具備してなることを特徴とする半導体装置。 A metal substrate,
A chip stack formed by stacking a plurality of TSV chips having a plurality of through-electrodes mounted on the upper surface of the metal substrate;
A sealing resin that seals from the top surface of the metal substrate to the same height as the top surface of the TSV chip at the top of the chip stack, and constitutes the outer shape of the semiconductor device;
A wiring board mounted on the top surface of the TSV chip at the top of the chip stack;
A semiconductor device comprising: a frame-like member disposed between the upper surface of the sealing resin around the upper surface of the uppermost TSV chip and the lower side of the outer peripheral portion of the wiring board. 前記枠状部材の形状が、最上位の前記ＴＳＶチップの前記貫通電極の配置された領域よりも大きい内周を有し、かつ、前記配線基板の外周よりも小さい四角形状であることを特徴とする、請求項１に記載の半導体装置。   The shape of the frame-shaped member is a quadrangular shape having an inner circumference larger than a region where the through electrode of the uppermost TSV chip is disposed and smaller than an outer circumference of the wiring board. The semiconductor device according to claim 1. 前記複数のＴＳＶチップの間を充填し、かつ、前記チップ積層体の側面を覆うようにチップ積層体用封止体が形成され、前記チップ積層体用封止体の側面を覆うように前記封止樹脂が形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。   A chip laminated body sealing body is formed so as to fill a space between the plurality of TSV chips and cover a side surface of the chip laminated body, and the sealing is performed so as to cover the side surface of the chip laminated body sealing body. The semiconductor device according to claim 1, wherein a stop resin is formed. 前記配線基板が樹脂素材からなることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the wiring board is made of a resin material. 前記ＴＳＶチップ同士が互いに貫通電極を介して接続されていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the TSV chips are connected to each other through a through electrode. 前記メタル基板の素材が金属材料であることを特徴とする、請求項１乃至５のいずれか一項に記載の半導体装置。   6. The semiconductor device according to claim 1, wherein a material of the metal substrate is a metal material. 最上位の前記ＴＳＶチップの上面に、半田バンプが設けられていることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein solder bumps are provided on an upper surface of the uppermost TSV chip. 複数の貫通電極を要するＴＳＶチップを複数積層してメタル基板の上面にチップ積層体を形成する工程と、
前記ＴＳＶチップ同士の間にチップ積層体用封止体を充填する工程と
封止樹脂により前記チップ積層体用封止体の周囲を、前記メタル基板の上面から前記チップ積層体の最上位の前記ＴＳＶチップの上面と同じ高さまで封止する工程と、
前記チップ積層体の最上位の前記ＴＳＶチップの上面周囲の前記封止樹脂の上面に枠状部材を搭載する工程と、
前記チップ積層体の最上位の前記ＴＳＶチップの上面及び前記枠状部材の上に配線基板を搭載する工程と、を具備してなることを特徴とする半導体装置の製造方法。 Stacking a plurality of TSV chips that require a plurality of through electrodes to form a chip stack on the top surface of the metal substrate;
A step of filling a chip stack sealing body between the TSV chips and a periphery of the chip stack sealing body with a sealing resin from the top surface of the metal substrate to the top of the chip stack; Sealing to the same height as the upper surface of the TSV chip;
Mounting a frame-like member on the top surface of the sealing resin around the top surface of the TSV chip at the top of the chip stack;
And a step of mounting a wiring board on the upper surface of the TSV chip at the top of the chip stack and the frame-shaped member. 前記チップ積層体の最上位の前記ＴＳＶチップの上面及び前記枠状部材の上に配線基板を搭載する工程が、
前記配線基板の下面に枠状部材を接着する工程と、
前記配線基板および前記枠状部材を前記チップ積層体の最上位の前記ＴＳＶチップの上面に搭載する工程を有することを特徴とする、請求項８に記載の半導体装置の製造方法。 Mounting a wiring board on the top surface of the TSV chip at the top of the chip stack and the frame member;
Bonding a frame-like member to the lower surface of the wiring board;
9. The method of manufacturing a semiconductor device according to claim 8, further comprising a step of mounting the wiring board and the frame-shaped member on an upper surface of the uppermost TSV chip of the chip stack. 前記枠状部材の形状が、最上位の前記ＴＳＶチップの前記貫通電極の配置された領域よりも大きい内周を有し、かつ、前記配線基板の外周よりも小さい四角形状であることを特徴とする、請求項８または請求項９に記載の半導体装置の製造方法。   The shape of the frame-shaped member is a quadrangular shape having an inner circumference larger than a region where the through electrode of the uppermost TSV chip is disposed and smaller than an outer circumference of the wiring board. A method for manufacturing a semiconductor device according to claim 8 or 9.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9117814B2 (en) 2013-06-06 2015-08-25 Renesas Electronics Corporation Semiconductor device
US9165879B2 (en) 2013-06-06 2015-10-20 Renesas Electronics Corporation Semiconductor device
JP2015188052A (en) * 2014-03-14 2015-10-29 株式会社東芝 Semiconductor device and manufacturing method thereof
TWI621241B (en) * 2013-03-14 2018-04-11 盧森堡商經度半導體責任有限公司 Semiconductor chip and semiconductor device including semiconductor chip
US10510725B2 (en) 2017-09-15 2019-12-17 Toshiba Memory Corporation Semiconductor device
US11929332B2 (en) 2020-07-07 2024-03-12 Kioxia Corporation Semiconductor device and manufacturing method thereof

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI621241B (en) * 2013-03-14 2018-04-11 盧森堡商經度半導體責任有限公司 Semiconductor chip and semiconductor device including semiconductor chip
US10115693B2 (en) 2013-03-14 2018-10-30 Longitude Licensing Limited Solder layer of a semiconductor chip arranged within recesses
US10734322B2 (en) 2013-03-14 2020-08-04 Longitude Licensing Limited Through-holes of a semiconductor chip
US9117814B2 (en) 2013-06-06 2015-08-25 Renesas Electronics Corporation Semiconductor device
US9165879B2 (en) 2013-06-06 2015-10-20 Renesas Electronics Corporation Semiconductor device
US9362263B2 (en) 2013-06-06 2016-06-07 Renesas Electronics Corporation Semiconductor device
US9362262B2 (en) 2013-06-06 2016-06-07 Renesas Electronics Corporation Semiconductor device
JP2015188052A (en) * 2014-03-14 2015-10-29 株式会社東芝 Semiconductor device and manufacturing method thereof
US9396998B2 (en) 2014-03-14 2016-07-19 Kabushiki Kaisha Toshiba Semiconductor device having fan-in and fan-out redistribution layers
US10510725B2 (en) 2017-09-15 2019-12-17 Toshiba Memory Corporation Semiconductor device
US11929332B2 (en) 2020-07-07 2024-03-12 Kioxia Corporation Semiconductor device and manufacturing method thereof

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