JP2011233863A - Voltage nonlinear resistor porcelain composition and electronic component - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a voltage nonlinear resistor porcelain composition which has small CV product, restrains the growth of a crystal grain and further can reduce a variation of various properties.SOLUTION: The voltage nonlinear resistor porcelain composition contains zinc oxide as a main component, and further contains, by atom%, more than 0.05% but less than 30% an oxide of Co in terms of Co, more than 0.05% but less than 20% an oxide of Sr in terms of Sr, more than 0.01% but less than 20% an oxide of R (R is one selected from the group consisting of Y, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb and Lu) in terms of R, more than 0.01% but less than 10% an oxide of Si in terms of Si and more than 0.01% but less than 10% calcium zirconate in terms of CaZrO, with respect to 100 moles zinc oxide, as accessory components.

Description

本発明は、たとえば積層チップバリスタの電圧非直線性抵抗体層などに好適に用いられる電圧非直線性抵抗体磁器組成物と、該電圧非直線性磁器組成物を電圧非直線性抵抗体層として用いる電子部品とに、関する。   The present invention relates to a voltage non-linear resistor ceramic composition suitably used for, for example, a voltage non-linear resistor layer of a multilayer chip varistor, and the voltage non-linear ceramic composition as a voltage non-linear resistor layer. It relates to the electronic components used.

電圧非直線性抵抗体層を有する電子部品の一例としてのバリスタは、たとえば静電気などの外来サージ(異常電圧)やノイズなどを吸収または除去し、電子機器等のIC回路を保護するために使用されている。   A varistor as an example of an electronic component having a voltage non-linear resistance layer is used to protect an IC circuit of an electronic device or the like by absorbing or removing an external surge (abnormal voltage) such as static electricity or noise. ing.

近年、デジタル信号の高速化および通信速度の高速化がますます進んでいる。特に、HDMIなど非常に高速な信号ラインに対してバリスタが用いられる場合、バリスタの静電容量が大きいと、この静電容量の存在のために伝送される信号が減衰し、伝送される信号がなまるなど、正確な伝送が阻害されるという問題があった。   In recent years, the speed of digital signals and the speed of communication have been increasing. In particular, when a varistor is used for a very high-speed signal line such as HDMI, if the varistor has a large capacitance, the transmitted signal is attenuated due to the presence of this capacitance, and the transmitted signal is reduced. There was a problem that accurate transmission was hindered, such as rounding.

また、回路の駆動電圧の低電圧化も進んでおり、バリスタ電圧が高いと、サージやノイズを抑制できず、回路を保護できないという問題があった。   In addition, the drive voltage of the circuit has been lowered, and if the varistor voltage is high, there is a problem that surge and noise cannot be suppressed and the circuit cannot be protected.

そのため、低電圧駆動回路におけるサージやノイズを抑制しつつ、正確な信号伝送を実現するために、静電容量が小さく、かつバリスタ電圧も低いバリスタ、すなわち、静電容量Cとバリスタ電圧Vとの積(CV積)が小さいバリスタが望まれている。   Therefore, in order to realize accurate signal transmission while suppressing surge and noise in the low voltage drive circuit, a varistor having a small capacitance and a low varistor voltage, that is, between the capacitance C and the varistor voltage V, A varistor having a small product (CV product) is desired.

特許文献1には、ZnOを主成分とし、副成分として、Pr、Co、Cr、Al等、SiおよびCa+Srを特定の割合で含む電圧非直線抵抗体が開示されている。しかしながら、特許文献1には、この電圧非直線抵抗体の静電容量は記載されておらず、CV積を小さくできるかどうかは不明であった。   Patent Document 1 discloses a voltage non-linear resistor containing ZnO as a main component and Pr, Co, Cr, Al, etc., and Si and Ca + Sr as a subcomponent at a specific ratio. However, Patent Document 1 does not describe the capacitance of the voltage non-linear resistor, and it has been unclear whether the CV product can be reduced.

特開2002−246207号公報JP 2002-246207 A

本発明の目的は、CV積が低く、結晶粒子の粒成長が抑制され、しかも種々の特性のバラツキを小さくすることができる電圧非直線性抵抗体磁器組成物、および該組成物を用いた積層チップバリスタなどの電子部品を提供することである。   An object of the present invention is to provide a voltage non-linear resistor ceramic composition that has a low CV product, suppresses crystal grain growth, and can reduce variations in various characteristics, and a laminate using the composition It is to provide electronic components such as chip varistors.

上記目的を達成するために、本発明に係る電圧非直線性抵抗体磁器組成物は、
主成分として酸化亜鉛を含有し、
前記酸化亜鉛100モルに対して、副成分として、
Coの酸化物を、Co換算で、0.05原子%超30原子%未満、
Srの酸化物を、Sr換算で、0.05原子%超20原子%未満、
Rの酸化物(ただし、Rは、Y、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、YbおよびLuからなる群から選ばれる少なくとも1つ)を、R換算で、0.01原子%超20原子%未満、
Siの酸化物を、Si換算で、0.01原子%超10原子%未満、
ジルコン酸カルシウムを、CaZrO換算で、0.01原子%超10原子%未満、含有することを特徴とする。
In order to achieve the above object, the voltage nonlinear resistor ceramic composition according to the present invention comprises:
Contains zinc oxide as the main component,
As a subcomponent with respect to 100 mol of the zinc oxide,
Co oxide is more than 0.05 atomic% and less than 30 atomic% in terms of Co,
Sr oxide is more than 0.05 atomic% and less than 20 atomic% in terms of Sr,
R oxide (wherein R is at least one selected from the group consisting of Y, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb and Lu) , In terms of R, more than 0.01 atomic% and less than 20 atomic%,
Si oxide, more than 0.01 atomic% and less than 10 atomic% in terms of Si,
Calcium zirconate is contained in an amount of more than 0.01 atomic% and less than 10 atomic% in terms of CaZrO 3 .

本発明では、上記の特定の組成および含有量とすることで、特に、Siの酸化物およびジルコン酸カルシウムを含有させることで、種々の特性を良好としつつ、結晶粒子の粒成長を抑制でき、しかもそれらの特性のバラツキを低減することができる。   In the present invention, it is possible to suppress the grain growth of crystal grains by making the above specific composition and content, in particular, by including Si oxide and calcium zirconate, while improving various characteristics. In addition, variations in these characteristics can be reduced.

本発明に係る電子部品は、上記に記載の電圧非直線性抵抗体磁器組成物から構成される電圧非直線性抵抗体層を有する。   The electronic component according to the present invention has a voltage non-linear resistor layer composed of the voltage non-linear resistor ceramic composition described above.

本発明に係る電子部品としては、特に限定されないが、積層チップバリスタ、ディスクバリスタ、バリスタ複合素子などが例示される。   Although it does not specifically limit as an electronic component which concerns on this invention, A laminated chip varistor, a disk varistor, a varistor composite element etc. are illustrated.

図1は、本発明の一実施形態に係る積層チップバリスタの断面図である。FIG. 1 is a cross-sectional view of a multilayer chip varistor according to an embodiment of the present invention. 図2は、本発明の参考例および比較例に係る試料について、焼成温度と、結晶粒子の平均粒子径と、の関係を示すグラフである。FIG. 2 is a graph showing the relationship between the firing temperature and the average particle diameter of crystal grains for the samples according to the reference example and the comparative example of the present invention. 図3は、本発明の実施例、参考例および比較例に係る試料について、焼成温度と、バリスタ電圧のC.V.値と、の関係を示すグラフである。FIG. 3 is a graph showing C.V. of firing temperature and varistor voltage for samples according to Examples, Reference Examples, and Comparative Examples. V. It is a graph which shows the relationship between a value. 図4は、本発明の実施例、参考例および比較例に係る試料について、焼成温度と、非直線係数のC.V.値と、の関係を示すグラフである。FIG. 4 is a graph showing the firing temperature and C.V. of the non-linear coefficient for samples according to examples, reference examples, and comparative examples of the present invention. V. It is a graph which shows the relationship between a value. 図5は、本発明の実施例、参考例および比較例に係る試料について、焼成温度と、静電容量のC.V.値と、の関係を示すグラフである。FIG. 5 is a graph showing the firing temperature and the capacitance C.V. for the samples according to Examples, Reference Examples, and Comparative Examples of the present invention. V. It is a graph which shows the relationship between a value. 図6は、本発明の実施例、参考例および比較例に係る試料について、焼成温度と、CV積のC.V.値と、の関係を示すグラフである。FIG. 6 is a graph showing the C.V. product of the firing temperature and the CV product for the samples according to Examples, Reference Examples and Comparative Examples of the present invention. V. It is a graph which shows the relationship between a value.

以下、本発明を、図面に示す実施形態に基づき説明する。   Hereinafter, the present invention will be described based on embodiments shown in the drawings.

積層チップバリスタ
図1に示すように、電子部品の一例としての積層チップバリスタ2は、内部電極層4,6と層間電圧非直線性抵抗体層8と外側保護層8aとが積層された構成の素子本体10を有する。この素子本体10の両端部には、素子本体10の内部に配置された内部電極層4,6と各々導通する一対の外部端子電極12,14が形成してある。素子本体10の形状は、特に制限はないが、通常、直方体状とされる。また、その寸法にも特に制限はなく、用途に応じて適当な寸法とすればよいが、通常、縦(0.6〜5.6mm)×横(0.3〜5.0mm)×厚み(0.3〜1.9mm)程度である。
Multilayer Chip Varistor As shown in FIG. 1, a multilayer chip varistor 2 as an example of an electronic component has a configuration in which internal electrode layers 4 and 6, an interlayer voltage nonlinear resistor layer 8 and an outer protective layer 8a are stacked. An element body 10 is included. A pair of external terminal electrodes 12 and 14 are formed at both ends of the element body 10 to be electrically connected to the internal electrode layers 4 and 6 disposed inside the element body 10. The shape of the element body 10 is not particularly limited, but is usually a rectangular parallelepiped shape. Also, there is no particular limitation on the dimensions, and it may be an appropriate dimension according to the application, but usually, length (0.6 to 5.6 mm) × width (0.3 to 5.0 mm) × thickness ( 0.3 to 1.9 mm).

内部電極層4,6は、各端面が素子本体10の対向する2端部の表面に露出するように積層してある。一対の外部端子電極12,14は、素子本体10の両端部に形成され、内部電極層4,6の露出端面にそれぞれ接続されて、回路を構成する。   The internal electrode layers 4 and 6 are laminated so that each end face is exposed on the surface of the two opposite ends of the element body 10. The pair of external terminal electrodes 12 and 14 are formed at both ends of the element body 10 and connected to the exposed end surfaces of the internal electrode layers 4 and 6 to constitute a circuit.

素子本体10において、内部電極層4,6および層間電圧非直線性抵抗体層8の積層方向の両外側端部には、外側保護層8aが配置してあり、素子本体10の内部を保護している。外側保護層8aの材質は、層間電圧非直線性抵抗体層8の材質と同じであっても異なっていても良い。   In the element body 10, outer protective layers 8 a are disposed at both outer ends in the stacking direction of the internal electrode layers 4 and 6 and the interlayer voltage nonlinear resistor layer 8 to protect the inside of the element body 10. ing. The material of the outer protective layer 8a may be the same as or different from the material of the interlayer voltage nonlinear resistor layer 8.

内部電極層
内部電極層4,6に含有される導電材は、特に限定されないが、PdまたはAg−Pd合金で構成してあることが好ましい。合金中のPd含有量は95重量%以上であることが好ましい。内部電極層4,6の厚さは、用途に応じて適宜決定すればよいが、通常0.5〜5μm程度である。
Internal Electrode Layer The conductive material contained in the internal electrode layers 4 and 6 is not particularly limited, but is preferably composed of Pd or an Ag—Pd alloy. The Pd content in the alloy is preferably 95% by weight or more. The thickness of the internal electrode layers 4 and 6 may be appropriately determined according to the use, but is usually about 0.5 to 5 μm.

外部端子電極
外部端子電極12,14に含有される導電材は、特に限定されないが、通常、AgやAg−Pd合金などを用いる。外部端子電極12,14の厚さは、用途に応じて適宜決定すればよいが、通常10〜50μm程度である。
The conductive material contained in the external terminal electrodes 12 and 14 is not particularly limited, but usually Ag, Ag—Pd alloy, or the like is used. The thickness of the external terminal electrodes 12 and 14 may be appropriately determined according to the use, but is usually about 10 to 50 μm.

層間電圧非直線性抵抗体層
層間電圧非直線性抵抗体層8は、本実施形態に係る電圧非直線性抵抗体磁器組成物で構成される。該電圧非直線性抵抗体磁器組成物は、主成分としての酸化亜鉛と、副成分として、Coの酸化物と、Srの酸化物と、Rの酸化物と、Siの酸化物と、ジルコン酸カルシウムと、を有している。
Interlayer Voltage Nonlinear Resistor Layer Interlayer voltage nonlinear resistor layer 8 is composed of the voltage nonlinear resistor ceramic composition according to the present embodiment. The voltage nonlinear resistor ceramic composition includes zinc oxide as a main component, Co oxide, Sr oxide, R oxide, Si oxide, and zirconic acid as subcomponents. And calcium.

主成分としての酸化亜鉛(ZnO)は、電圧−電流特性における優れた電圧非直線性と、大きなサージ耐量とを発現する物質として作用する。   Zinc oxide (ZnO) as a main component acts as a substance that exhibits excellent voltage nonlinearity in voltage-current characteristics and a large surge resistance.

Coの酸化物はアクセプター(電子捕捉剤)として働き、電圧非直線性を維持する物質として作用する。酸化亜鉛100モルに対するCoの酸化物の含有量は、Co換算で、0.05原子%超30原子%未満、好ましくは0.1〜20原子%、より好ましくは0.1〜10原子%である。   Co oxide acts as an acceptor (electron scavenger) and acts as a substance that maintains voltage nonlinearity. Co oxide content with respect to 100 moles of zinc oxide is more than 0.05 atomic% and less than 30 atomic%, preferably 0.1 to 20 atomic%, more preferably 0.1 to 10 atomic% in terms of Co. is there.

Coの酸化物の含有量が少なすぎると、バリスタ特性を得ることが困難になる傾向にあり、多すぎると、バリスタ電圧が増大すると共に電圧非直線性が低下する傾向にある。   If the Co oxide content is too small, it tends to be difficult to obtain varistor characteristics, and if it is too large, the varistor voltage tends to increase and the voltage nonlinearity tends to decrease.

Srの酸化物はアクセプター(電子捕捉剤)として働き、電圧非直線性を維持する物質として作用する。酸化亜鉛100モルに対するSrの酸化物の含有量は、Sr換算で、0.05原子%超20原子%未満、好ましくは0.1〜10原子%、より好ましくは0.1〜5原子%である。   The oxide of Sr acts as an acceptor (electron scavenger) and acts as a substance that maintains voltage nonlinearity. The content of the oxide of Sr with respect to 100 mol of zinc oxide is more than 0.05 atomic% and less than 20 atomic%, preferably 0.1 to 10 atomic%, more preferably 0.1 to 5 atomic% in terms of Sr. is there.

Srの酸化物の含有量が少なすぎると、CV積(静電容量Cとバリスタ電圧Vとの積)が大きくなってしまう傾向にあり、多すぎると、主成分である酸化亜鉛と反応しやすくなり、焼成温度によっては溶融してしまう傾向にある。   If the content of the Sr oxide is too small, the CV product (product of the capacitance C and the varistor voltage V) tends to increase, and if it is too large, it easily reacts with the main component zinc oxide. Therefore, it tends to melt depending on the firing temperature.

Rの酸化物は、結晶粒界への酸素の拡散速度を早める物質として作用する。これを添加することにより焼結体の焼結を十分に行うことができる。   The oxide of R acts as a substance that accelerates the diffusion rate of oxygen to the grain boundaries. By adding this, the sintered body can be sufficiently sintered.

Rの酸化物を構成するR元素としては、ScおよびPmを除く、Y、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、YbおよびLuから選ばれる少なくとも1つであることが好ましく、少なくともPrを含むことがより好ましい。酸化亜鉛100モルに対するRの酸化物の含有量は、R換算で、0.01原子%超20原子%未満、好ましくは0.05〜10原子%、より好ましくは0.1〜5原子%である。   The R element constituting the oxide of R is selected from Y, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, and Lu, excluding Sc and Pm. At least one is preferable, and at least Pr is more preferable. The content of the oxide of R with respect to 100 mol of zinc oxide is more than 0.01 atomic% and less than 20 atomic%, preferably 0.05 to 10 atomic%, more preferably 0.1 to 5 atomic% in terms of R. is there.

Rの酸化物の含有量を、上記の範囲にすることにより、組成物を半導体化状態に維持できるとともに、結晶粒界への酸素拡散速度を早めることができる。   By setting the content of the oxide of R in the above range, the composition can be maintained in a semiconducting state and the oxygen diffusion rate into the crystal grain boundary can be increased.

Siの酸化物は、CV積を変化させることなく、種々の特性(たとえば、静電容量、バリスタ電圧、非直線係数など)のバラツキを低減する効果を有する。特性のバラツキを低減することで、製品の歩留まりを向上させることができる。また、結晶粒子の粒成長を抑制する効果も有する。   The Si oxide has an effect of reducing variations in various characteristics (for example, capacitance, varistor voltage, nonlinear coefficient, etc.) without changing the CV product. By reducing the variation in characteristics, the yield of products can be improved. It also has the effect of suppressing the grain growth of crystal grains.

酸化亜鉛100モルに対するSiの酸化物の含有量は、Si換算で、0.01原子%超10原子%未満、好ましくは0.05〜5原子%、より好ましくは0.05〜1原子%である。   The content of the oxide of Si with respect to 100 mol of zinc oxide is more than 0.01 atomic% and less than 10 atomic%, preferably 0.05 to 5 atomic%, more preferably 0.05 to 1 atomic% in terms of Si. is there.

Siの酸化物の含有量が少なすぎると、特性のバラツキを低減する効果が十分に得られない傾向にある。また、結晶粒子の異常粒成長が生じてしまい、結晶粒子の大きさが不均一になってしまう。その結果、良好なバリスタ特性が得られない傾向にある。一方、Siの酸化物の含有量が多すぎると、バリスタ電圧が増大し、電圧非直線性が低下する傾向にある。   If the Si oxide content is too small, the effect of reducing variation in characteristics tends not to be obtained sufficiently. Moreover, abnormal grain growth of crystal grains occurs, and the crystal grains become non-uniform in size. As a result, good varistor characteristics tend not to be obtained. On the other hand, when the content of Si oxide is too large, the varistor voltage increases and the voltage nonlinearity tends to decrease.

なお、後述する積層チップバリスタの製造方法として、印刷法やシート法を採用する場合には、Siの酸化物の含有量は、5原子%以下であることが好ましい。   Note that, when a printing method or a sheet method is employed as a method for manufacturing a laminated chip varistor described later, the content of Si oxide is preferably 5 atomic% or less.

ジルコン酸カルシウム(CaZrO)は、結晶粒子の粒成長を抑制する効果を有しており、Siの酸化物が有する粒成長抑制効果よりも大きい。酸化亜鉛100モルに対するジルコン酸カルシウムの含有量は、CaZrO換算で、0.01原子%超10原子%未満、好ましくは0.05〜5原子%、より好ましくは0.05〜1原子%である。 Calcium zirconate (CaZrO 3 ) has an effect of suppressing grain growth of crystal grains and is larger than the grain growth suppression effect of Si oxide. The content of calcium zirconate with respect to 100 mol of zinc oxide is more than 0.01 atomic% and less than 10 atomic%, preferably 0.05 to 5 atomic%, more preferably 0.05 to 1 atomic% in terms of CaZrO 3. is there.

ジルコン酸カルシウムの含有量が少なすぎると、結晶粒子の異常粒成長が生じてしまい、結晶粒子の大きさが不均一になってしまう。その結果、良好なバリスタ特性が得られない傾向にある。ジルコン酸カルシウムの含有量が多すぎると、バリスタ電圧が増大する傾向にある。   If the content of calcium zirconate is too low, abnormal grain growth of crystal grains occurs, and the size of the crystal grains becomes uneven. As a result, good varistor characteristics tend not to be obtained. When the content of calcium zirconate is too large, the varistor voltage tends to increase.

Siの酸化物およびジルコン酸カルシウムは、どちらも結晶粒子の粒成長を抑制する効果を有しているため、どちらか一方が適切な範囲で含有されていれば、異常粒成長は生じない。   Since both the oxide of Si and calcium zirconate have an effect of suppressing grain growth of crystal grains, abnormal grain growth does not occur if either one is contained in an appropriate range.

なお、本明細書では、バリスタ電圧とは、1mAの電流が流れる時の電圧をいう。また、バリスタ特性(電圧非直線性)とは、電子部品に徐々に増大する電圧を印加する際に、素子に流れる電流が非直線的に増大する現象をいう。   In the present specification, the varistor voltage refers to a voltage when a current of 1 mA flows. The varistor characteristic (voltage nonlinearity) refers to a phenomenon in which a current flowing through an element increases nonlinearly when a gradually increasing voltage is applied to an electronic component.

層間電圧非直線性抵抗体層8の厚みや積層数等の諸条件は、目的や用途に応じ適宜決定すればよい。本実施形態では、層間電圧非直線性抵抗体層8の厚みはたとえば5〜100μm程度であり、積層数はたとえば10〜50程度である。また、外側保護層8aの厚みは、たとえば100〜500μm程度である。   Various conditions such as the thickness and the number of laminated layers of the interlayer voltage nonlinear resistor layer 8 may be appropriately determined according to the purpose and application. In the present embodiment, the thickness of the interlayer voltage nonlinear resistor layer 8 is, for example, about 5 to 100 μm, and the number of stacked layers is, for example, about 10 to 50. Moreover, the thickness of the outer side protective layer 8a is about 100-500 micrometers, for example.

本実施形態では、電圧非直線性抵抗体磁器組成物の組成を上記に示す組成とすることで、以下に示すような特性を実現することができる。すなわち、基準温度25℃、測定周波数1MHzおよび入力信号レベル(測定電圧)1Vrmsで測定された静電容量(C)と、流れる電流が1mAの時に測定されるバリスタ電圧(V)と、の積であるCV積を、好ましくは1700以下、より好ましくは1500以下、さらに好ましくは1300以下とすることができる。また、非直線係数(α)を好ましくは14以上、より好ましくは15以上、さらに好ましくは17以上とすることができる。   In the present embodiment, the following characteristics can be realized by setting the composition of the voltage nonlinear resistor ceramic composition to the composition shown above. That is, the product of the capacitance (C) measured at a reference temperature of 25 ° C., a measurement frequency of 1 MHz and an input signal level (measurement voltage) of 1 Vrms, and a varistor voltage (V) measured when the flowing current is 1 mA. A certain CV product is preferably 1700 or less, more preferably 1500 or less, and even more preferably 1300 or less. Further, the non-linear coefficient (α) is preferably 14 or more, more preferably 15 or more, and further preferably 17 or more.

積層チップバリスタの製造方法
次に、本実施形態に係る積層チップバリスタ2の製造方法の一例を説明する。
Method for Manufacturing Multilayer Chip Varistor Next, an example of a method for manufacturing the multilayer chip varistor 2 according to this embodiment will be described.

本実施形態では、ペーストを用いた通常の印刷法やシート法によりグリーンチップを作製し、これを焼成した後、外部端子電極を印刷または転写して焼成することにより製造される。以下、製造方法について具体的に説明する。   In this embodiment, the green chip is manufactured by a normal printing method or a sheet method using a paste, fired, and then manufactured by printing or transferring the external terminal electrode and firing. Hereinafter, the manufacturing method will be specifically described.

まず、電圧非直線性抵抗体層用ペースト、内部電極層用ペースト、外部端子電極用ペーストをそれぞれ準備する。電圧非直線性抵抗体原料(電圧非直線性抵抗体磁器組成物粉末)を準備し、これを塗料化して、電圧非直線性抵抗体層用ペーストを調製する。   First, a voltage nonlinear resistor layer paste, an internal electrode layer paste, and an external terminal electrode paste are prepared. A voltage non-linear resistor material (voltage non-linear resistor ceramic composition powder) is prepared, and this is made into a paint to prepare a voltage non-linear resistor layer paste.

電圧非直線性抵抗体層用ペーストは、電圧非直線性抵抗体原料と有機ビヒクルとを混練した有機系の塗料であってもよく、水系の塗料であってもよい。   The voltage nonlinear resistor layer paste may be an organic paint obtained by kneading a voltage nonlinear resistor material and an organic vehicle, or may be an aqueous paint.

電圧非直線性抵抗体原料としては、上記した主成分および副成分の酸化物やその混合物、複合酸化物を用いることができるが、その他、焼成により上記した酸化物や複合酸化物となる各種化合物、たとえば、炭酸塩、シュウ酸塩、硝酸塩、水酸化物、有機金属化合物等から適宜選択し、混合して用いることもできる。   As the voltage non-linear resistor material, the main component and subcomponent oxides, mixtures thereof, and composite oxides can be used. In addition, various compounds that become the above oxides and composite oxides by firing are used. For example, they can be appropriately selected from carbonates, oxalates, nitrates, hydroxides, organometallic compounds, and the like, and can be used in combination.

電圧非直線性抵抗体原料中の各成分の含有量は、焼成後に上記した電圧非直線性抵抗体磁器組成物の組成となるように決定すればよい。これらの原料粉末は、通常、平均粒子径0.3〜2μm程度のものが用いられる。   What is necessary is just to determine content of each component in a voltage nonlinear resistance raw material so that it may become a composition of the above-mentioned voltage nonlinear resistance ceramic composition after baking. As these raw material powders, those having an average particle diameter of about 0.3 to 2 μm are usually used.

有機ビヒクルとは、バインダを有機溶剤中に溶解したものである。有機ビヒクルに用いるバインダは特に限定されず、エチルセルロース、ポリビニルブチラール等の通常の各種バインダから適宜選択すればよい。用いる有機溶剤も特に限定されず、印刷法やシート法など、利用する方法に応じて、テルピネオール、ブチルカルビトール、アセトン、トルエン等の各種有機溶剤から適宜選択すればよい。   An organic vehicle is obtained by dissolving a binder in an organic solvent. The binder used for the organic vehicle is not particularly limited, and may be appropriately selected from usual various binders such as ethyl cellulose and polyvinyl butyral. The organic solvent to be used is not particularly limited, and may be appropriately selected from various organic solvents such as terpineol, butyl carbitol, acetone, toluene, and the like according to a method to be used such as a printing method or a sheet method.

また、電圧非直線性抵抗体層用ペーストを水系の塗料とする場合には、水溶性のバインダや分散剤などを水に溶解させた水系ビヒクルと、誘電体原料とを混練すればよい。水溶性バインダは特に限定されず、たとえば、ポリビニルアルコール、セルロース、水溶性アクリル樹脂などを用いればよい。   Further, when the voltage nonlinear resistor layer paste is used as a water-based paint, a water-based vehicle in which a water-soluble binder or a dispersant is dissolved in water and a dielectric material may be kneaded. The water-soluble binder is not particularly limited, and for example, polyvinyl alcohol, cellulose, water-soluble acrylic resin, etc. may be used.

内部電極層用ペーストは、上述した各種導電材あるいは焼成後に上述した導電材となる各種酸化物、有機金属化合物、レジネート等と、上述した有機ビヒクルとを混練して調製される。また、外部端子電極用ペーストも、この内部電極層用ペーストと同様にして調製すればよい。   The internal electrode layer paste is prepared by kneading the various conductive materials described above or various oxides, organometallic compounds, resinates, and the like, which become the conductive materials described above after firing, and the above-described organic vehicle. Further, the external terminal electrode paste may be prepared in the same manner as the internal electrode layer paste.

上記した各ペースト中の有機ビヒクルの含有量に特に制限はなく、通常の含有量、たとえば、バインダは1〜5重量%程度、溶剤は10〜50重量%程度とすればよい。また、各ペースト中には、必要に応じて各種分散剤、可塑剤、誘電体、絶縁体等から選択される添加物が含有されていてもよい。これらの総含有量は、10重量%以下とすることが好ましい。   There is no restriction | limiting in particular in content of the organic vehicle in each above-mentioned paste, For example, what is necessary is just about 1-5 weight% of binders, for example, about 10-50 weight% of binders. Each paste may contain additives selected from various dispersants, plasticizers, dielectrics, insulators, and the like as necessary. The total content of these is preferably 10% by weight or less.

印刷法を用いる場合は、電圧非直線性抵抗体層用ペーストを、PET等の基板上に所定厚みで複数回印刷して、グリーンの外側保護層8aを形成する。   In the case of using the printing method, the voltage non-linear resistance layer paste is printed a plurality of times on a substrate such as PET with a predetermined thickness to form the green outer protective layer 8a.

次に、この外側保護層8aの上に、内部電極層用ペーストを所定パターンで印刷して、グリーンの内部電極層4を形成する。次に、この内部電極層4の上に、上記と同様にして電圧非直線性抵抗体層用ペーストを所定厚みで複数回印刷して、グリーンの層間電圧非直線性抵抗体層8を形成する。   Next, an internal electrode layer paste is printed in a predetermined pattern on the outer protective layer 8a to form a green internal electrode layer 4. Next, a voltage non-linear resistance layer paste is printed a plurality of times at a predetermined thickness on the internal electrode layer 4 in the same manner as described above to form a green interlayer voltage non-linear resistance layer 8. .

次に、層間電圧非直線性抵抗体層8の上に、内部電極層用ペーストを所定パターンで印刷して、グリーンの内部電極層6を形成する。内部電極層4,6は、対向して相異なる端部表面に露出するように印刷する。   Next, the internal electrode layer paste is printed in a predetermined pattern on the interlayer voltage nonlinear resistor layer 8 to form the green internal electrode layer 6. The internal electrode layers 4 and 6 are printed so as to be exposed to different end surfaces.

最後に、内部電極層6の上に、上記と同様にして電圧非直線性抵抗体層用ペーストを所定厚みで複数回印刷して、グリーンの外側保護層8aを形成する。その後、加熱しながら加圧、圧着し、所定形状に切断した後、基板から剥離してグリーンチップとする。   Finally, a voltage non-linear resistance layer paste is printed a plurality of times with a predetermined thickness on the internal electrode layer 6 in the same manner as described above to form a green outer protective layer 8a. Then, pressurizing and pressure bonding with heating, cutting into a predetermined shape, and then peeling off from the substrate to obtain a green chip.

また、シート法を用いる場合は、電圧非直線性抵抗体層用ペーストを用いてグリーンシートを成形し、その後、このグリーンシートを所定の枚数積層して、図1に示す外側保護層8aを形成する。   When the sheet method is used, a green sheet is formed using the voltage non-linear resistor layer paste, and then a predetermined number of the green sheets are laminated to form the outer protective layer 8a shown in FIG. To do.

次に、この外側保護層8aの上に、内部電極層用ペーストを所定パターンで印刷して、グリーンの内部電極層4を形成する。同様にして、別の外側保護層8aの上に、グリーンの内部電極層6を形成する。   Next, an internal electrode layer paste is printed in a predetermined pattern on the outer protective layer 8a to form a green internal electrode layer 4. Similarly, a green internal electrode layer 6 is formed on another outer protective layer 8a.

これらを、グリーンシートを所定の枚数積層して形成された層間電圧非直線性抵抗体層8を間に挟み、かつ内部電極層4,6が対向して相異なる端部表面に露出するように重ね、加熱しながら加圧、圧着し、所定形状に切断してグリーンチップとする。   These are sandwiched between interlayer voltage nonlinear resistance layers 8 formed by laminating a predetermined number of green sheets, and the internal electrode layers 4 and 6 face each other so as to be exposed on different end surfaces. Overlap, pressurize and pressurize while heating, cut into a predetermined shape to make a green chip.

次に、このグリーンチップを脱バインダ処理および焼成して、焼結体(素子本体10)を作製する。   Next, the green chip is subjected to binder removal processing and firing to produce a sintered body (element body 10).

グリーンチップの脱バインダ処理は、通常の条件で行えばよい。たとえば、空気雰囲気において、昇温速度を5〜300℃/時間程度、保持温度を180〜400℃程度、温度保持時間を0.5〜24時間程度とする。   The binder removal processing of the green chip may be performed under normal conditions. For example, in an air atmosphere, the temperature rising rate is about 5 to 300 ° C./hour, the holding temperature is about 180 to 400 ° C., and the temperature holding time is about 0.5 to 24 hours.

グリーンチップの焼成は、通常の条件で行えばよい。たとえば、空気雰囲気において、昇温速度を50〜500℃/時間程度、保持温度を1000〜1400℃程度、温度保持時間を0.5〜8時間程度、冷却速度を50〜500℃/時間程度とする。保持温度が低すぎると緻密化が不充分となり、保持温度が高すぎると内部電極の異常焼結による電極の途切れを生じる傾向がある。   The green chip may be fired under normal conditions. For example, in an air atmosphere, the heating rate is about 50 to 500 ° C./hour, the holding temperature is about 1000 to 1400 ° C., the temperature holding time is about 0.5 to 8 hours, and the cooling rate is about 50 to 500 ° C./hour. To do. If the holding temperature is too low, densification is insufficient, and if the holding temperature is too high, there is a tendency that the electrodes are interrupted due to abnormal sintering of the internal electrodes.

上記のようにして得られた焼結体(素子本体10)に、たとえばバレル研磨やサンドブラストにより端面研磨を施し、外部端子電極用ペーストを塗布して焼成し、外部端子電極12,14を形成する。外部端子電極用ペーストの焼成条件は、たとえば、空気雰囲気中で600〜900℃にて10分〜1時間程度とすることが好ましい。   The sintered body (element body 10) obtained as described above is subjected to end face polishing, for example, by barrel polishing or sand blasting, and the external terminal electrode paste is applied and fired to form the external terminal electrodes 12 and 14. . The firing conditions of the external terminal electrode paste are preferably, for example, about 600 minutes to 900 ° C. for 10 minutes to 1 hour in an air atmosphere.

このようにして製造された本実施形態の積層チップバリスタ2は、たとえば高速伝送回路等に接続され、静電気などの外来サージ(異常電圧)やノイズなどを、吸収または除去して、該回路等の保護のために使用される。   The multilayer chip varistor 2 of the present embodiment manufactured in this way is connected to, for example, a high-speed transmission circuit or the like, and absorbs or removes external surges (abnormal voltages) such as static electricity or noise, and the like. Used for protection.

以上、本発明の実施形態について説明してきたが、本発明はこうした実施形態に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々なる態様で実施し得る。   As mentioned above, although embodiment of this invention was described, this invention is not limited to such embodiment at all, In the range which does not deviate from the summary of this invention, it can implement with a various aspect.

たとえば、上述した実施形態では、本発明に係る電子部品として積層チップバリスタを例示したが、本発明に係る電子部品としては、積層チップバリスタに限定されず、上記組成の電圧非直線性抵抗体磁器組成物で構成してある電圧非直線性抵抗体層を有するものであれば何でも良い。   For example, in the above-described embodiment, the multilayer chip varistor is exemplified as the electronic component according to the present invention. However, the electronic component according to the present invention is not limited to the multilayer chip varistor, and is a voltage nonlinear resistor ceramic having the above composition. Any material may be used as long as it has a voltage non-linear resistance layer composed of a composition.

また、図1に示すように、内部電極層が1対のみの積層チップバリスタに限定されない。図1では、内部電極層が1対のみであるが、内部電極が複数対積層してあってもよく、あるいは内部電極が多数積層してある積層チップバリスタであってもよい。   Further, as shown in FIG. 1, the internal electrode layer is not limited to a single layered chip varistor. In FIG. 1, only one pair of internal electrode layers is provided, but a plurality of pairs of internal electrodes may be stacked, or a multilayer chip varistor in which a large number of internal electrodes are stacked may be used.

以下、本発明を、さらに詳細な実施例に基づき説明するが、本発明は、これら実施例に限定されない。   Hereinafter, although this invention is demonstrated based on a more detailed Example, this invention is not limited to these Examples.

実施例1
まず、主成分原料(ZnO)および副成分原料を準備した。副成分の原料としては、酸化物、炭酸塩および炭酸塩の水和物などを用いた。
Example 1
First, a main component material (ZnO) and subcomponent materials were prepared. Oxides, carbonates, carbonate hydrates, and the like were used as the raw materials for the accessory components.

次に、これらの原料を、主成分である酸化亜鉛100モルに対して、焼成後の組成が表1に示す量となるように配合して、有機バインダ、有機溶剤、可塑剤を加え、ボールミルにより約20時間湿式混合して、スラリーを作製した。   Next, these raw materials are blended so that the composition after firing becomes the amount shown in Table 1 with respect to 100 mol of zinc oxide as a main component, and an organic binder, an organic solvent and a plasticizer are added, and a ball mill is added. For about 20 hours to prepare a slurry.

このスラリーをドクターブレード法により、PETフィルム上に30μmの厚さのグリーンシートを作製し、塗布したグリーンシート上に、パラジウムペーストを用い、スクリーン印刷にて、所望の形状になるように印刷し、乾燥して、図1に示す内部電極4を形成した。次に、図1に示す内部電極6を、同様に形成した。   Using this doctor blade method, a green sheet having a thickness of 30 μm is produced on a PET film by using a palladium paste on a coated green sheet, and is printed in a desired shape by screen printing. It dried and formed the internal electrode 4 shown in FIG. Next, the internal electrode 6 shown in FIG. 1 was formed in the same manner.

さらに、最外層となる外側保護層8aは、同じ組成のグリーンシートを複数枚重ねて形成した。   Furthermore, the outer protective layer 8a as the outermost layer was formed by stacking a plurality of green sheets having the same composition.

その後、これらを加熱、圧着した後、所定のチップ形状となるように切断してグリーンチップとした。   Thereafter, these were heated and pressure-bonded, and then cut into a predetermined chip shape to obtain a green chip.

このグリーンチップに対して、脱バインダ処理を、350℃で2時間の条件で行った後、1175℃で2時間空気中において焼成し、積層チップバリスタ素体となる焼結体を得た。   The green chip was subjected to binder removal treatment at 350 ° C. for 2 hours and then fired in air at 1175 ° C. for 2 hours to obtain a sintered body to be a multilayer chip varistor element body.

次いで、得られた焼結体の両端にAgを主体とした電極ペーストを塗布し、800℃で焼き付けして端子電極12,14を形成した。このようにして、図1に示す断面図の構成をした積層チップバリスタを得ることができた。得られたバリスタ試料のサイズは、3.2mm×1.6mm×0.6mmであり、電圧非直線性抵抗体層の厚み65μm、内部電極層に挟まれた電圧非直線性抵抗体層の数は1とした。また、内部電極層の重なり面積は1.3mmであった。 Next, an electrode paste mainly composed of Ag was applied to both ends of the obtained sintered body and baked at 800 ° C. to form terminal electrodes 12 and 14. In this way, a multilayer chip varistor having the cross-sectional configuration shown in FIG. 1 was obtained. The size of the obtained varistor sample was 3.2 mm × 1.6 mm × 0.6 mm, the thickness of the voltage nonlinear resistor layer was 65 μm, and the number of voltage nonlinear resistor layers sandwiched between the internal electrode layers. Was set to 1. The overlapping area of the internal electrode layers was 1.3 mm 2 .

得られたバリスタ試料を用いて、バリスタ電圧、非直線係数および静電容量を測定した。   Using the obtained varistor sample, the varistor voltage, nonlinear coefficient and capacitance were measured.

バリスタ電圧
バリスタ試料を直流定電圧電源に接続し、バリスタ試料の両電極間に作用する電圧を電圧計で測定すると共に、バリスタ試料に流れる電流を電流計にて読みとることにより、バリスタ電圧(V1mA )を求めた。具体的には、バリスタ試料に流れる電流が1mAの時に、バリスタ試料の電極間に作用する電圧を電圧計により読みとり、その値をバリスタ電圧とした。単位は、Vとした。本実施例では、100V以下を良好とした。結果を表1に示す。
By connecting the varistor voltage varistor sample to a DC constant voltage power source, measuring the voltage acting between both electrodes of the varistor sample with a voltmeter, and reading the current flowing through the varistor sample with an ammeter, the varistor voltage (V 1 mA) ) Specifically, when the current flowing through the varistor sample was 1 mA, the voltage acting between the electrodes of the varistor sample was read with a voltmeter, and the value was taken as the varistor voltage. The unit was V. In this example, 100 V or less was considered good. The results are shown in Table 1.

非直線係数(α)
非直線係数は、バリスタ試料に流れる電流が0.1mAから1mAまで変化した場合のバリスタ試料の電極間にかかる電圧と電流の関係を示しており、次式から求めた。本実施例では、14以上を良好とした。結果を表1に示す。
Non-linear coefficient (α)
The non-linear coefficient indicates the relationship between the voltage and current applied between the electrodes of the varistor sample when the current flowing through the varistor sample changes from 0.1 mA to 1 mA, and was obtained from the following equation. In this example, 14 or more was considered good. The results are shown in Table 1.

α=log(I/I0.1 )/log(V/V0.1)=1/log(V/V0.1α = log (I 1 / I 0.1 ) / log (V 1 / V 0.1 ) = 1 / log (V 1 / V 0.1 )

なお、Vは、バリスタ試料にI=1mAの電流を流した場合のバリスタ電圧を意味し、V0.1は、バリスタ試料にI0.1 =0.1mAの電流を流した場合のバリスタ電圧を意味する。この非直線係数αが大きいほど、バリスタ特性に優れている。 V 1 means a varistor voltage when a current of I 1 = 1 mA is passed through the varistor sample, and V 0.1 is when a current of I 0.1 = 0.1 mA is passed through the varistor sample. Means varistor voltage. The larger the nonlinear coefficient α, the better the varistor characteristics.

静電容量
静電容量(C)は、バリスタ試料に対し、基準温度25℃でデジタルLCRメータ(YHP社製4274A)にて、周波数1MHz,入力信号レベル(測定電圧)1Vrmsの条件下で測定した(単位はpF)。本実施例では、100以下を良好とした。結果を表1に示す。
Capacitance capacitance (C), compared varistor sample at the reference temperature 25 ° C. by a digital LCR meter (YHP Co. 4274A), was measured under the conditions of frequency 1 MHz, the input signal level (measured voltage) 1 Vrms (Unit is pF). In this example, 100 or less was considered good. The results are shown in Table 1.

CV積
CV積は、上記で得られたバリスタ電圧(V)と静電容量(C)との積を求めることにより算出した。CV積は小さいほど好ましい。結果を表1に示す。
CV product The CV product was calculated by calculating the product of the varistor voltage (V) and the capacitance (C) obtained above. The smaller the CV product, the better. The results are shown in Table 1.

Figure 2011233863
Figure 2011233863

表1より、副成分の含有量が本発明の範囲外である場合には(試料番号1、8〜10、15、16、21、27および33)、バリスタ電圧、非直線係数、静電容量およびCV積の少なくとも1つが劣っている傾向にあることが確認できた。   From Table 1, when the content of subcomponents is outside the range of the present invention (Sample Nos. 1, 8 to 10, 15, 16, 21, 27, and 33), the varistor voltage, nonlinear coefficient, capacitance It was confirmed that at least one of the CV product and the CV product tended to be inferior.

なお、試料番号15は、Srの酸化物の含有量が多すぎるため、Srの酸化物が主成分である酸化亜鉛と反応して溶融してしまい、特性を評価することができなかった。また、試料番号22および28は、Siの酸化物およびジルコン酸カルシウムのいずれかは適切な含有量となっているため、異常粒成長が生じず、良好な特性が得られた。しかしながら、試料番号22は特性のバラツキを低減できず、試料番号28は粒成長を抑制する効果が十分ではなかった。試料番号26は、電圧非直線性抵抗体層をシート成形により形成したため、特性が得られなかったが、たとえば、圧縮成形等により形成される電圧非直線性抵抗体層を有するバリスタであれば所望の特性が得られる。   In Sample No. 15, since the content of the Sr oxide was too large, the Sr oxide reacted with the zinc oxide, which is the main component, to melt, and the characteristics could not be evaluated. In Sample Nos. 22 and 28, either Si oxide or calcium zirconate had an appropriate content, so abnormal grain growth did not occur and good characteristics were obtained. However, Sample No. 22 was not able to reduce the variation in characteristics, and Sample No. 28 was not sufficiently effective in suppressing grain growth. For sample No. 26, the voltage non-linear resistor layer was formed by sheet molding, and thus characteristics were not obtained. For example, any varistor having a voltage non-linear resistor layer formed by compression molding or the like is desirable. The following characteristics can be obtained.

これに対し、副成分の含有量が本発明の範囲内である場合には(試料番号2〜7、11〜14、17〜20、23〜25および29〜32)、バリスタ電圧、非直線係数、静電容量およびCV積の全てが良好であることが確認できた。   On the other hand, when the content of the subcomponent is within the scope of the present invention (sample numbers 2 to 7, 11 to 14, 17 to 20, 23 to 25, and 29 to 32), the varistor voltage and the nonlinear coefficient It was confirmed that the electrostatic capacity and the CV product were all good.

実施例2
ZnO100モルに対し、Coの酸化物をCo換算で1.2原子%、Srの酸化物をSr換算で0.5原子%、Prの酸化物をPr換算で0.5原子%、含有させ、焼成温度を1125℃、1150℃、1175℃とした以外は実施例1と同様にして、積層チップバリスタ試料(試料番号51)を作製した。また、ZnO100モルに対し、Coの酸化物をCo換算で1.2原子%、Srの酸化物をSr換算で0.5原子%、Prの酸化物をPr換算で0.5原子%、ジルコン酸カルシウムをCaZrO換算で0.06原子%、含有させ、焼成温度を1125℃、1150℃、1175℃、1200℃とした以外は実施例1と同様にして、積層チップバリスタ試料(試料番号52)を作製した。
Example 2
With respect to 100 mol of ZnO, the Co oxide contains 1.2 atomic% in terms of Co, the Sr oxide contains 0.5 atomic% in terms of Sr, and the Pr oxide contains 0.5 atomic% in terms of Pr. A laminated chip varistor sample (sample number 51) was produced in the same manner as in Example 1 except that the firing temperature was 1125 ° C, 1150 ° C, and 1175 ° C. Further, with respect to 100 mol of ZnO, Co oxide is 1.2 atomic% in terms of Co, Sr oxide is 0.5 atomic% in terms of Sr, Pr oxide is 0.5 atomic% in terms of Pr, zircon. A laminated chip varistor sample (sample number 52) was prepared in the same manner as in Example 1 except that calcium oxide was contained in an amount of 0.06 atomic% in terms of CaZrO 3 and the firing temperature was 1125 ° C, 1150 ° C, 1175 ° C, 1200 ° C. ) Was produced.

すなわち、試料番号51(比較例)と試料番号52(参考例)との違いは、ジルコン酸カルシウムが含有されているかいないかである。試料番号51および試料番号52について、以下に示す方法で平均粒子径の測定を行った。   That is, the difference between sample number 51 (comparative example) and sample number 52 (reference example) is whether or not calcium zirconate is contained. For sample number 51 and sample number 52, the average particle size was measured by the method described below.

平均粒子径の測定は、電圧非直線性抵抗体層の断面が現れるように、バリスタ試料を切断し、断面を走査型電子顕微鏡(SEM)により観察し、SEM写真を撮影した。このSEM写真をソフトウェアにより画像処理を行い、誘電体粒子の境界を判別し、各誘電体粒子の面積を算出した。そして、算出された誘電体粒子の面積を円相当径に換算して粒子径を算出した。得られた粒子径の平均値を平均粒子径とした。なお、粒子径の算出は、20個の誘電体粒子について行った。結果を図2に示す。   The average particle size was measured by cutting the varistor sample so that the cross section of the voltage nonlinear resistor layer appeared, observing the cross section with a scanning electron microscope (SEM), and taking an SEM photograph. The SEM photograph was subjected to image processing by software, the boundaries of the dielectric particles were determined, and the area of each dielectric particle was calculated. Then, the particle diameter was calculated by converting the calculated area of the dielectric particles into an equivalent circle diameter. The average value of the obtained particle diameters was defined as the average particle diameter. The particle diameter was calculated for 20 dielectric particles. The results are shown in FIG.

さらに、ZnO100モルに対し、Coの酸化物をCo換算で1.2原子%、Srの酸化物をSr換算で0.5原子%、Prの酸化物をPr換算で0.5原子%、Siの酸化物をSi換算で0.028原子%、ジルコン酸カルシウムをCaZrO換算で0.06原子%、含有させ、焼成温度を1125℃、1150℃、1175℃とした以外は実施例1と同様にして、積層チップバリスタ試料(試料番号53:実施例)を作製した。 Furthermore, with respect to 100 mol of ZnO, Co oxide is 1.2 atomic% in terms of Co, Sr oxide is 0.5 atomic% in terms of Sr, Pr oxide is 0.5 atomic% in terms of Pr, Si The same as Example 1, except that 0.028 atomic% in terms of Si and calcium zirconate in an amount of 0.06 atomic% in terms of CaZrO 3 were included, and the firing temperatures were 1125 ° C., 1150 ° C., and 1175 ° C. Thus, a multilayer chip varistor sample (Sample No. 53: Example) was produced.

そして、試料番号51、試料番号52および試料番号53について、バリスタ電圧、非直線係数および静電容量を、それぞれ10個の試料に対して測定し、その測定値のバラツキをC.V.値(変動係数)として評価した。測定条件は実施例1と同様とした。また、バリスタ電圧および静電容量の測定値から、CV積のバラツキもC.V.値として評価した。   And about sample number 51, sample number 52, and sample number 53, a varistor voltage, a nonlinear coefficient, and an electrostatic capacitance are measured with respect to 10 samples, respectively, and the variation in the measured value is C.I. V. Evaluation was made as a value (coefficient of variation). The measurement conditions were the same as in Example 1. In addition, the CV product variation from the measured values of varistor voltage and capacitance is also C.I. V. Evaluated as a value.

バリスタ電圧についてのC.V.値を図3、非直線係数についてのC.V.値を図4、静電容量についてのC.V.値を図5、CV積についてのC.V.値を図6にそれぞれ示す。なお、C.V.値は、次の式で表され、C.V.値が大きいほどバラツキが大きいことになる。
C.V.値=(標準偏差/平均値)×100
C. for varistor voltage V. The values are shown in FIG. V. Values are shown in FIG. V. The values are shown in FIG. V. The values are shown in FIG. Note that C.I. V. The value is represented by the following equation: C.I. V. The greater the value, the greater the variation.
C. V. Value = (standard deviation / average value) × 100

図2より、ジルコン酸カルシウムを含有させることで、結晶粒子の粒成長を抑制できることが確認できた。また、粒成長を抑制する効果は、焼成温度が高くなるほど大きいことが確認できた。   From FIG. 2, it was confirmed that the grain growth of crystal grains can be suppressed by containing calcium zirconate. Moreover, it has confirmed that the effect which suppresses a grain growth was so large that a calcination temperature became high.

図3〜6より、ジルコン酸カルシウムを含有させるだけでは、特性のバラツキを十分に低減できないことが確認できた。しかしながら、さらにSiの酸化物を含有させることで、特性のバラツキを低減できることが確認できた。   From FIGS. 3-6, it has confirmed that the variation in a characteristic cannot fully be reduced only by containing calcium zirconate. However, it was confirmed that variation in characteristics can be reduced by further containing an oxide of Si.

2… 積層チップバリスタ
4,6… 内部電極層
8… 層間電圧非直線性抵抗体層
8a… 外側保護層
10… 素子本体
12,14… 外部端子電極
2 ... Multilayer chip varistor 4, 6 ... Internal electrode layer 8 ... Interlayer voltage non-linear resistance layer 8a ... Outer protective layer 10 ... Element body 12, 14 ... External terminal electrode

Claims (2)

主成分として酸化亜鉛を含有し、
前記酸化亜鉛100モルに対して、副成分として、
Coの酸化物を、Co換算で、0.05原子%超30原子%未満、
Srの酸化物を、Sr換算で、0.05原子%超20原子%未満、
Rの酸化物(ただし、Rは、Y、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、YbおよびLuからなる群から選ばれる少なくとも1つ)を、R換算で、0.01原子%超20原子%未満、
Siの酸化物を、Si換算で、0.01原子%超10原子%未満、
ジルコン酸カルシウムを、CaZrO換算で、0.01原子%超10原子%未満、含有することを特徴とする電圧非直線性抵抗体磁器組成物。
Contains zinc oxide as the main component,
As a subcomponent with respect to 100 mol of the zinc oxide,
Co oxide is more than 0.05 atomic% and less than 30 atomic% in terms of Co,
Sr oxide is more than 0.05 atomic% and less than 20 atomic% in terms of Sr,
R oxide (wherein R is at least one selected from the group consisting of Y, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb and Lu) , In terms of R, more than 0.01 atomic% and less than 20 atomic%,
Si oxide, more than 0.01 atomic% and less than 10 atomic% in terms of Si,
A voltage nonlinear resistor ceramic composition comprising calcium zirconate in an amount of more than 0.01 atomic percent and less than 10 atomic percent in terms of CaZrO 3 .
請求項1に記載の電圧非直線性抵抗体磁器組成物から構成される電圧非直線性抵抗体層を有する電子部品。   The electronic component which has a voltage non-linear resistance layer comprised from the voltage non-linear resistance ceramic composition of Claim 1.
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