JP2011233180A - Nonvolatile semiconductor memory device and data writing method of nonvolatile semiconductor memory device - Google Patents
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Abstract
Description
本発明は、ＮＡＮＤ型フラッシュメモリに用いた好適な不揮発性半導体メモリ装置及び不揮発性半導体メモリ装置のデータ書込み方法に関する。 The present invention relates to a suitable nonvolatile semiconductor memory device used in a NAND flash memory and a data writing method of the nonvolatile semiconductor memory device.
ＮＡＮＤ型フラッシュメモリでは、特許文献１に記載されているように、データ書込み時には、選択されたメモリセルのゲートに１５Ｖ〜２０Ｖの高電圧が印加される。これにより、ＦＮトンネル電流が流れ、選択されたメモリセルのフローティングゲートに電子が注入されて、データが書き込まれる。このようなＮＡＮＤ型フラッシュメモリのデータ書込み工程は、従来、ビット線をプリチャージする工程と、選択ワード線に高電圧を印加してメモリセルにプログラムストレスを与える工程と、ビット線をディスチャージする工程とからなる。
In the NAND flash memory, as described in
このように、従来のＮＡＮＤ型フラッシュメモリでは、メモリ容量の増加と共に、ＮＡＮＤストリング数が増加し、ビット線容量が増大している。このため、ビット線のプリチャージに多くの電力を消費し、また、ベリファイ時間が長くなる。また、同一メモリプレーン内では、ビット線が連続しているため、指定ブロック以外の全ブロックがデータ書込み時にディスターブの影響を受けることになる。 Thus, in the conventional NAND flash memory, as the memory capacity increases, the number of NAND strings increases, and the bit line capacity increases. For this reason, a large amount of power is consumed for precharging the bit line, and the verify time becomes longer. In addition, since the bit lines are continuous in the same memory plane, all the blocks other than the designated block are affected by the disturbance when data is written.
また、従来のＮＡＮＤ型フラッシュメモリでは、同一のブロック内では同時にデータ書込みを行うことができない。同一ブロック内にデータ書込みを行う場合には、データ書込み処理を繰り返す必要がある。このため、データ書込み時間が長く必要になる。 In the conventional NAND flash memory, data cannot be written simultaneously in the same block. When writing data in the same block, it is necessary to repeat the data writing process. For this reason, a long data writing time is required.
上述の課題を鑑み、本発明の目的は、データ書込み時のビット線容量を削減でき、プリチャージ電力を削減できると共に、プログラムストレスディスターブの影響を低減でき、さらに、データ書込みを効率的に行えるようにした不揮発性半導体メモリ装置及び不揮発性半導体メモリのデータ書込み方法を提供することを目的とする。 In view of the above-described problems, the object of the present invention is to reduce the bit line capacity at the time of data writing, to reduce the precharge power, to reduce the influence of the program stress disturbance, and to perform the data writing efficiently. An object of the present invention is to provide a nonvolatile semiconductor memory device and a data writing method for the nonvolatile semiconductor memory.
上述の課題を解決するために、本発明に係る不揮発性半導体メモリ装置は、ＮＡＮＤ型メモリセルアレイを有する不揮発性半導体メモリ装置において、上記メモリセルアレイは、１つのメモリプレーンをビット線方向に沿って複数のデータエリアに分割して構成されており、各データエリアの分割部で、隣り合う各データエリア間を接続する接続線の接続または非接続を選択するスルー選択手段と、各データエリアの分割部のいずれかに少なくとも１つ設けられ、上記接続線に接続手段を介して接続され、データエリアについてのデータをラッチするラッチ手段と、上記ラッチ手段にラッチされたデータをデータエリアのメモリセルに書き込むデータ書込み手段とを備え、上記データ書込み手段は、書き込み対象データエリアのビット線のプリチャージ終了後、上記書き込み対象データエリアと他のデータエリアとの接続を分断させ、その後、上記書き込み対象データエリアと上記ラッチ手段との間にデータ出力経路が形成されるように、上記スルー選択手段及び上記接続手段を制御して、そのデータが出力された後に、上記書き込み対象データエリアのメモリセルに書き込むことを特徴とする。 In order to solve the above problems, a nonvolatile semiconductor memory device according to the present invention is a nonvolatile semiconductor memory device having a NAND type memory cell array, and the memory cell array includes a plurality of memory planes along the bit line direction. Each of the data areas is divided into a plurality of data areas, and in each data area divided section, through selection means for selecting connection or non-connection of connection lines connecting adjacent data areas, and each data area dividing section At least one of them, connected to the connection line via a connection means, latches data for the data area, and writes the data latched in the latch means to a memory cell in the data area Data writing means, and the data writing means includes a bit line plug in the data area to be written. After the charging is completed, the through selection unit is configured so that the connection between the write target data area and the other data area is disconnected, and then a data output path is formed between the write target data area and the latch unit. And after the connection means is controlled and the data is output, the data is written to the memory cell in the write target data area.
また、本発明に係る不揮発性半導体メモリ装置において、上記スルー選択手段は、隣り合う前記各データエリアに接続されたトランジスタにより構成され、上記データ書込み手段は、上記書き込み対象データエリアと他のデータエリアとの接続を分断する際に、上記書き込み対象データエリアから上記他のデータエリアに電流をリークさせないように上記トランジスタを制御することを特徴とする。 Further, in the nonvolatile semiconductor memory device according to the present invention, the through selection unit is configured by a transistor connected to each adjacent data area, and the data writing unit includes the write target data area and another data area. The transistor is controlled so that current is not leaked from the write target data area to the other data area when the connection to the memory is disconnected.
また、本発明に係る不揮発性半導体メモリ装置において、上記データ書込み手段に含まれるプリチャージ手段は、プリチャージ電源と最下段のデータエリアとの間に接続されたプリチャージトランジスタにより構成され、そのプリチャージトランジスタをオン・オフさせることによりビット線のプリチャージを行うことを特徴とする。 In the nonvolatile semiconductor memory device according to the present invention, the precharge means included in the data write means is constituted by a precharge transistor connected between the precharge power supply and the lowermost data area, and The bit line is precharged by turning on and off the charge transistor.
また、本発明に係る不揮発性半導体メモリ装置において、上記データ書込み手段は、上記ビット線のディスチャージを行うディスチャージ手段を含み、上記データ書込み手段は、ディスチャージの際、ディスチャージの対象となるビット線と上記ディスチャージ手段との間に電荷転送経路が形成されるように、前記スルー選択手段を制御することを特徴とする。また、上記ディスチャージ手段は、一方がディスチャージ電源に接続され、他方が最下段のデータエリアに接続されたディスチャージトランジスタにより構成され、そのディスチャージトランジスタをオン・オフさせることによりビット線のディスチャージを行うことを特徴とする。 In the nonvolatile semiconductor memory device according to the present invention, the data writing unit includes a discharging unit that discharges the bit line, and the data writing unit includes the bit line to be discharged and the above-described bit line when discharging. The through selection unit is controlled such that a charge transfer path is formed between the discharge unit and the discharge unit. Further, the discharge means is constituted by a discharge transistor, one of which is connected to a discharge power source and the other is connected to the lowermost data area, and discharging the bit line by turning on / off the discharge transistor. Features.
また、本発明に係る不揮発性半導体メモリ装置において、上記データエリアは、上記スルー選択手段を介して各データエリアを貫いて接続する少なくとも１つのメインデータ線と、上記メインデータ線から第１の選択トランジスタを介して上記メインデータ線の上流から下流に向かって分岐した少なくとも１つの第１のサブデータエリアラインラインと、上記メインデータ線から第２の選択トランジスタを介して上記メインデータ線の下流から上流に向かって分岐した少なくとも１つの第２のサブデータエリアラインとを備え、上記接続線は、上記メインデータ線であり、上記第１のサブデータエリアライン及び第２のサブデータエリアラインは、それぞれ上記第１の選択トランジスタ及び第２の選択トランジスタに接続されたビット線と、それらのビット線に接続され、複数のメモリセルを上記ビット線方向に直列接続してなるストリングとにより構成され、上記データ書込み手段は、書き込みの際、上記第１の選択トランジスタまたは第２の選択トランジスタを選択して、上記ラッチ手段にラッチされたデータを、上記選択した第１のサブデータエリアラインまたは第２のサブデータエリアラインのメモリセルに書き込むことを特徴とする。 In the non-volatile semiconductor memory device according to the present invention, the data area may be a first selection from the main data line and at least one main data line connected through each data area through the through selection means. At least one first sub data area line branching from upstream to downstream of the main data line via a transistor, and from downstream of the main data line via a second selection transistor from the main data line And at least one second sub data area line branched toward the upstream, the connection line is the main data line, and the first sub data area line and the second sub data area line are: Bit lines connected to the first selection transistor and the second selection transistor, respectively, The data write means is connected to these bit lines and is composed of a string formed by connecting a plurality of memory cells in series in the bit line direction. The selection transistor is selected, and the data latched by the latch means is written into the memory cells of the selected first sub data area line or second sub data area line.
また、本発明に係る不揮発性半導体メモリ装置において、上記データ書込み手段は、上記メインデータ線を通じてビット線のプリチャージを行うプリチャージ手段を含み、上記データ書込み手段は、プリチャージの際、上記書き込み対象データエリアにおける上記第１の選択トランジスタ及び第２の選択トランジスタを全てオンさせて全てのビット線を上記メインデータ線に接続させ、上記書き込み対象データエリアにおけるビット線と上記プリチャージ手段との間に電荷転送経路が形成されるように、上記スルー選択手段を制御し、上記プリチャージ手段がプリチャージを終了した際に、上記書き込み対象データエリア他のデータエリアとの接続が分断するように、さらに上記スルー選択手段を制御することを特徴とする。 Further, in the nonvolatile semiconductor memory device according to the present invention, the data writing means includes precharging means for precharging the bit line through the main data line, and the data writing means is configured to write the data when precharging. All the first selection transistor and the second selection transistor in the target data area are turned on to connect all the bit lines to the main data line, and between the bit line in the write target data area and the precharge means. The through selection means is controlled so that a charge transfer path is formed, and when the precharge means finishes precharging, the connection with the data area other than the write target data area is cut off. Further, the through selection means is controlled.
本発明に係る不揮発性半導体メモリ装置のデータ書込み方法は、少なくとも１つのメモリプレーンをビット線方向に沿って複数のデータエリアに分割して構成されたＮＡＮＤ型メモリセルアレイと、各データエリアの分割部で、隣り合う各データエリア間を接続する接続線の接続または非接続を選択するスルー選択手段と、上記各データエリアの分割部のいずれかに少なくとも１つ設けられ、上記接続線に接続手段を介して接続され、データエリアについてのデータをラッチするラッチ手段とを備えた不揮発性半導体メモリ装置におけるデータ書込み方法であって、書き込み対象データエリアにおけるビット線との間に電荷転送経路を形成させるように上記スルー選択手段を制御して、上記書き込み対象データエリアにおけるビット線に対してプリチャージを行う工程と、上記プリチャージ終了後、上記書き込み対象データエリアと他のデータエリアとの接続が分断するように、上記スルー選択手段を制御する工程と、上記ラッチ手段から上記書き込み対象データエリアへの経路を形成するように上記スルー選択手段及び上記接続手段を制御し、上記ラッチ手段にラッチされたデータを上記書き込み対象データエリアに送る工程と、上記書き込み対象データエリアにおけるメモリセルに上記ラッチ手段から送られたデータを書き込む工程とを含むことを特徴とする。 A method of writing data in a nonvolatile semiconductor memory device according to the present invention includes a NAND memory cell array configured by dividing at least one memory plane into a plurality of data areas along the bit line direction, and a dividing unit for each data area Then, at least one through selection means for selecting connection or non-connection of connection lines connecting between adjacent data areas and a division part of each data area are provided, and the connection means is connected to the connection lines. Is a data write method in a nonvolatile semiconductor memory device including latch means for latching data for a data area, and a charge transfer path is formed between the bit line in the write target data area. The through selection means to control the bit line in the write target data area. A step of precharging, a step of controlling the through selection means so that the connection between the data area to be written and another data area is disconnected after the completion of the precharge, and the data to be written from the latch means. Controlling the through selection means and the connection means so as to form a path to the area, and sending the data latched by the latch means to the write target data area; and to the memory cells in the write target data area And writing data sent from the latch means.
本発明によれば、１つのメモリプレーンを複数のデータエリアに分割して構成し、各データエリアの分割部で、隣り合う各データエリア間を接続する接続線の接続または非接続を選択するスルー選択手段とラッチ手段を設けている。これにより、各データエリア毎のデータ書き込みを可能とし、データ書き込み時のビット線容量が削減できると共に、プログラムを行わないデータエリアに対し、書き込みストレス（ディスターブ）が掛かることを防ぐことができる。さらに、サブデータエリアラインを選択するための選択トランジスタを制御することより、プログラムを行わないサブデータエリアラインに対し、書き込みストレス（ディスターブ）が掛かることを防ぐことができる。また、本発明によれば、ラッチ手段を複数設けた場合、順次連続的に複数のデータエリアにデータ書き込みを行うことができる。また、本発明によれば、ラッチ手段を複数設けた場合、複数のデータエリアにおけるデータ書き込みを同時に行うこともできる。 According to the present invention, one memory plane is divided into a plurality of data areas, and a through portion for selecting connection or non-connection of connection lines connecting adjacent data areas is divided at each data area division unit. Selection means and latch means are provided. As a result, data can be written in each data area, the bit line capacity at the time of data writing can be reduced, and writing stress (disturbance) can be prevented from being applied to the data area that is not programmed. Furthermore, by controlling the selection transistor for selecting the sub data area line, it is possible to prevent a write stress (disturb) from being applied to the sub data area line that is not programmed. Further, according to the present invention, when a plurality of latch means are provided, data can be written sequentially into a plurality of data areas. According to the present invention, when a plurality of latch means are provided, data writing in a plurality of data areas can be performed simultaneously.
以下、本発明の実施の形態について図面の参照しながら説明する。
＜第１の実施形態＞
図１は、本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリの構成の概要を示すブロック図である。図１に示すように、本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１と、コマンドデコーダ１０と、アドレスデコーダ１１と、メモリコアコントローラ１２と、Ｘデコーダ１３と、ＴＳＬコントローラ１４と、サブラッチ／ＳＬＳＥＬコントローラ１５と、ＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ１６と、電源制御回路１７と、Ｉ／Ｏバッファ１８と、ＳＲＡＭ１９と、メインバッファ２０とを有している。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
<First Embodiment>
FIG. 1 is a block diagram showing an outline of the configuration of the NAND flash memory according to the first embodiment of the present invention. As shown in FIG. 1, the NAND flash memory according to the first embodiment of the present invention includes a
なお、図１では、説明を簡単にするために、メモリセルアレイ１上の１つのメモリプレーンについてのみ図示されているが、これに限るものではない。すなわち、メモリセルアレイ１上に複数のメモリプレーンを配置させてもよい。複数のメモリプレーンを配置させたメモリセルアレイ１として、例えば、図２に示すように、２つのメモリプレーン２ａ、２ｂからなるメモリセルアレイ１が挙げられる。各メモリプレーン２ａ、２ｂには、それぞれ、独立したＸデコーダ１３ａ、１３ｂと、メインバッファ２０ａ、２０ｂが設けられている。
In FIG. 1, only one memory plane on the
更に、本発明の第１の実施形態においては、各メモリプレーン２ａ、２ｂは、複数のデータエリアＡ１、Ａ２、Ａ３、Ａ４に分割され、各データエリアの分割部にスロット部Ｂ１〜Ｂ４が設けられている。すなわち、それぞれのデータエリアＡ１〜Ａ４の底部に、スロット部Ｂ１〜Ｂ４がそれぞれ設けられる。そして、各メモリプレーン２ａ、２ｂは、ビット線ＢＬ方向に沿って分割されている。すなわち、複数のデータエリアＡ１、Ａ２、Ａ３、Ａ４は、スロット部Ｂ１〜Ｂ４を介してビット線方向に直列に接続された態様になっている。また、スロット部Ｂ１〜Ｂ４には、サブラッチと、スルーセレクトトランジスタＴＳＬが設けられている。このようなメモリセルアレイ１の構成については、後に詳述する。
Furthermore, in the first embodiment of the present invention, each
図１において、コマンドデコーダ１０には、アドレスラッチイネーブル信号ＡＬＥ、リードイネーブル信号／ＲＥ、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ、ラッチイネーブル信号／ＣＬＥ、入出力信号／ＩＯ等のコマンドが入力される。コマンドデコーダ１０は、これらのコマンドをデコードして、メモリコアコントローラ１２に出力する。アドレスデコーダ１１は、入力されたアドレスをデコードして、Ｘデコーダ１３に出力する。アドレスの構成については、後に説明する。
In FIG. 1, commands such as an address latch enable signal ALE, a read enable signal / RE, a chip enable signal / CE, a write enable signal / WE, a latch enable signal / CLE, and an input / output signal / IO are input to the
メモリコアコントローラ１２は、コマンドデコーダ１０に入力されたコマンドに基づいて、Ｘデコーダ１３、ＴＳＬコントローラ１４、サブラッチ／ＳＬＳＥＬコントローラ１５、ＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ１６制御を行う。
The
Ｘデコーダ１３は、ワード線や選択ゲート線の制御を行う。ワード線は、ＮＡＮＤストリングを構成するメモリセルのゲートに接続されている。ここでは、Ｘデコーダ１３を１つで表しているが、Ｘデコーダ１３は、図３に示すように、各データエリアＡ１〜Ａ４のＮＡＮＤストリング３１ａ＿１、３１ｂ＿１、…、ＮＡＮＤストリング３１ａ＿２、３１ｂ＿２、…、ＮＡＮＤストリング３１ａ＿３、３１ｂ＿３、…、ＮＡＮＤストリング３１ａ＿４、３１ｂ＿４、…のブロック毎に、Ｘデコーダ１３ａ＿１、１３ｂ＿１、…、Ｘデコーダ１３ａ＿２、１３ｂ＿２、…、Ｘデコーダ１３ａ＿３、１３ｂ＿３、…、Ｘデコーダ１３ａ＿４、１３ｂ＿４、…、として設けられている。Ｘデコーダ１３ａ＿１、１３ｂ＿１、…、Ｘデコーダ１３ａ＿２、１３ｂ＿２、…、Ｘデコーダ１３ａ＿３、１３ｂ＿３、…、Ｘデコーダ１３ａ＿４、１３ｂ＿４、…の前段には、それぞれ、プリＸデコーダを構成するＮＡＮＤゲート５３０ａ＿１、５３０ｂ＿１、…、ＮＡＮＤゲート５３０ａ＿２、５３０ｂ＿２、…、ＮＡＮＤゲート５３０ａ＿３、５３０ｂ＿３、…、ＮＡＮＤゲート５３０ａ＿４、５３０ｂ＿４、…が設けられている。
The
Ｘデコーダ１３により、データ書き込み時には、選択ワード線に、例えば１６Ｖの高電圧が印加され、非選択ワード線には、例えば１０Ｖが印加される。また、選択ゲート線は、選択トランジスタのゲートに接続されている。Ｘデコーダ１３により、選択トランジスタをオンさせるときに選択ゲート線には、例えば３Ｖが印加される。
When data is written by the
ＴＳＬコントローラ１４は、スロット部Ｂ１〜Ｂ４に設けられているスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌの制御を行う。スルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌをオンさせるときには、そのゲートに、例えば４Ｖが印加される。なお、ここでは、１つのＴＳＬコントローラ１４のみ図示されているが、ＴＳＬコントローラ１４は、各データエリアＡ１〜Ａ４に対応して設けられている。スロット部Ｂ１〜Ｂ４に設けられているスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌにより、隣り合う各データエリア間を接続する接続線の接続及び非接続が選択される。そして、その選択はＴＳＬコントローラ１４により制御される。なお、隣り合う各データエリア間を接続する接続線として、例えばビット線や後述するメインデータ線が想定される。
The
サブラッチ／ＳＬＳＥＬコントローラ１５は、各データエリアＡ１〜Ａ４の分割部（例えば、スロット部Ｂ１〜Ｂ４）に設けられているサブラッチの制御、並びに、上記接続線とサブラッチとの接続・非接続を制御するサブラッチセレクトトランジスタＳＬＳＥＬの制御を行う。サブラッチは、例えばデータをラッチする機能を有するものである。サブラッチをリセットするときには、サブラッチ／ＳＬＳＥＬコントローラ１５は、リセット信号ＲＳＴＲを出力する。これにより、サブラッチにおけるデータ保持状態は初期化される。サブラッチにデータを取り込む際には、サブラッチ／ＳＬＳＥＬコントローラ１５は、ラッチ信号ＬＴを出力する。これにより、サブラッチに取り込まれたデータは、サブラッチにおいてラッチされる。サブラッチセレクトトランジスタＳＬＳＥＬをオンさせるときには、サブラッチ／ＳＬＳＥＬコントローラ１５は、そのゲートに、例えば、例えば４Ｖを印加する。これにより、隣り合う各データエリア間を接続する上記接続線にサブラッチは接続される。なお、ここでは、１つのサブラッチ／ＳＬＳＥＬコントローラ１５のみ図示されているが、サブラッチ／ＳＬＳＥＬコントローラ１５は、各データエリアＡ１〜Ａ４に対応して設けられている。
The sub-latch /
ＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ１６は、ＢＩＡＳ電源と、プリチャージセレクトトランジスタＰＳＥＬと、セレクトトランジスタＢＳＥＬの制御を行う。データ書き込み時のプリチャージでは、ＢＩＡＳ電源は、例えば３Ｖとなる。プリチャージセレクトトランジスタＰＳＥＬをオンさせるときには、ＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ１６は、そのゲートに、例えば１０Ｖを印加する。セレクトトランジスタＢＳＥＬをオンさせるときに、ＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ１６は、そのゲートに、例えば４Ｖを印加する。なお、ＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ１６は、各データエリアＡ１〜Ａ４に対して共通に設けられる。以上のＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ１６、ＢＩＡＳ電源、プリチャージセレクトトランジスタＰＳＥＬ等によりビット線等のプリチャージが行われる。
The BIAS / PSEL /
スルーセレクトトランジスタＴＳＬ＿ｕ、ＴＳＬ＿ｌ、サブラッチ、サブラッチセレクトトランジスタＳＬＳＥＬ、ＢＩＡＳ電源、プリチャージセレクトトランジスタＰＳＥＬ、セレクトトランジスタＢＳＥＬについては、後に説明する。 The through select transistors TSL_u and TSL_l, the sub latch, the sub latch select transistor SLSEL, the BIAS power supply, the precharge select transistor PSEL, and the select transistor BSEL will be described later.
電源制御回路１７は、Ｘデコーダ１３、ＴＳＬコントローラ１４、サブラッチ／ＳＬＳＥＬコントローラ１５、ＢＩＡＳ／ＰＳＥＬ／ＢＳＥコントローラ１６に対して、必要な電源を生成する。そして、電源制御回路１７は、例えばチャージポンプやレギュレータから構成される。
The power
Ｉ／Ｏバッファ１８は、外部との間でデータの入出力を行う。データ書き込み時には、Ｉ／Ｏバッファ１８からの入力データは、ＳＲＡＭ１９を介して、メインバッファ２０に取り込まれる。メインバッファ２０に取り込まれたデータは、所定のサブラッチに転送される。また、読み出し時には、メモリセルアレイ１に保持された読出し対象データは、メインバッファ２０に取り込まれた後、ＳＲＡＭ１９を介して、Ｉ／Ｏバッファ１８から出力される。
The I /
次に、本発明の第１の実施形態におけるメモリセルアレイ１の構成について詳細に説明する。
Next, the configuration of the
図２に示したように、本発明の第１の実施形態においては、メモリセルアレイ１は、複数のデータエリアＡ１〜Ａ４に分割したメモリプレーン２ａ、２ｂ等により構成されている。そして、それぞれのデータエリアＡ１〜Ａ４の分割部にスロット部Ｂ１〜Ｂ４を設け、各スロット部Ｂ１〜Ｂ４に、サブラッチと、スルーセレクトトランジスタＴＳＬを設けたものが用いられている。なお、本発明においてメモリプレーン２ａ、２ｂ等は、各スロット部Ｂ１〜Ｂ４のいずれかに少なくとも１つのサブラッチが備えられているような構成をも含む。以下においては、各スロット部Ｂ１〜Ｂ４全てに、サブラッチと、スルーセレクトトランジスタＴＳＬを設けた構成のメモリセルアレイ１について説明する。
As shown in FIG. 2, in the first embodiment of the present invention, the
図４は、ＮＡＮＤストリングの構成を示すものである。ＮＡＮＤ型フラッシュメモリのメモリセルアレイには、図４に示すようなＮＡＮＤストリングが複数配設されている。図４に示すように、ＮＡＮＤストリングは、フローティングゲートを有するメモリセルＭ０、Ｍ１、…を直列に接続し、その両端に選択トランジスタＳＧＤ及びＳＧＳを接続して構成されている。各ＮＡＮＤストリングにおいて、水平方向に並ぶメモリセルＭ０、Ｍ１、…、Ｍｎのゲートは、それぞれワード線ＷＬ０、ＷＬ１、…、ＷＬｎに接続される。選択トランジスタＳＧＤのゲートは、選択ゲート線ＳＥＬＤに接続される。選択トランジスタＳＧＳのゲートは、選択ゲート線ＳＥＬＳに接続される。選択トランジスタＳＧＤのドレインはビット線ＢＬに接続され、選択トランジスタＳＧＳのソースは共通ソース線ＡＲＶＳＳに接続される。 FIG. 4 shows the configuration of the NAND string. A plurality of NAND strings as shown in FIG. 4 are arranged in the memory cell array of the NAND flash memory. As shown in FIG. 4, the NAND string is configured by connecting memory cells M0, M1,... Having floating gates in series and connecting select transistors SGD and SGS at both ends thereof. In each NAND string, the gates of the memory cells M0, M1,..., Mn arranged in the horizontal direction are connected to the word lines WL0, WL1,. The gate of the selection transistor SGD is connected to the selection gate line SELD. The gate of the selection transistor SGS is connected to the selection gate line SELS. The drain of the selection transistor SGD is connected to the bit line BL, and the source of the selection transistor SGS is connected to the common source line ARVSS.
図４では、１つのＮＡＮＤストリングのみを示したが、メモリセルアレイ１上では、図５に示すように、１つのビット線ＢＬに、複数のＮＡＮＤストリング３１ａ、３１ｂ、３１ｃ、３１ｄ…が直列接続されている。このように、１つのビット線ＢＬに複数のＮＡＮＤストリング３１ａ、３１ｂ、３１ｃ、３１ｄ…が直列接続されている構成では、メモリ容量が大きくなると、それに伴って、ビット線容量が増大していく。ビット線容量が増大すると、データ書き込み時のプリチャージ電力が大きくなり、消費電力が増大し、また、データ書き込み時間が長くなる。
Although only one NAND string is shown in FIG. 4, a plurality of
そこで、本発明の第１の実施形態では、図６に示すように、１つのビット線ＢＬの間に、ＭＯＳトランジスタ５１及び５２を配置し、１つのビット線ＢＬを、ビット線部分ＢＬａとビット線部分ＢＬｂとに分離できるようにしている。１つのビット線ＢＬを、ビット線部分ＢＬａとビット線部分ＢＬｂとに分離すれば、ビット線容量が減少し、プリチャージ電力を削減できる。
Therefore, in the first embodiment of the present invention, as shown in FIG. 6,
さらに、本発明の第１の実施形態では、ＭＯＳトランジスタ５１とＭＯＳトランジスタ５２との間に、ＭＯＳトランジスタ５３を介して、サブラッチ５４を配置している。このようにすると、ＭＯＳトランジスタ５１及びＭＯＳトランジスタ５２により、メモリプレーンをデータエリアＡｎとデータエリアＡ（ｎ＋１）とに分離して、データの書き込みをすることができる。
Furthermore, in the first embodiment of the present invention, the sub-latch 54 is disposed between the
ＭＯＳトランジスタ５１及び５２は、データエリア間でビット線を接続させた状態にするかどうかを選択するトランジスタであり、スルーセレクトトランジスタＴＳＬと称する（ＭＯＳトランジスタ５１がスルーセレクトトランジスタＴＳＬ＿ｕ、ＭＯＳトランジスタ５２がスルーセレクトトランジスタＴＳＬ＿ｌに相当する）。ＭＯＳトランジスタ５３は、サブラッチ５４をビット線ＢＬに接続させた状態にするかどうかを選択するトランジスタであり、サブラッチセレクトトランジスタＳＬＳＥＬと称する。
The
このように、スルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌとなるＭＯＳトランジスタ５１及びＭＯＳトランジスタ５２によりデータエリアが上下に分離されてデータエリアＡｎ及びＡ（ｎ＋１）が形成される。図１及び図２で示したデータエリアＡ１、Ａ２、Ａ３、…は、上記データエリアＡｎ及びＡ（ｎ＋１）と同様にして形成されたデータエリアである。また、スルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌとなるＭＯＳトランジスタ５１及びＭＯＳトランジスタ５２や、サブラッチ５４、サブラッチセレクトトランジスタＳＬＳＥＬとなるＭＯＳトランジスタ５３が形成された部分が、図１で示したスロット部Ｂ１、Ｂ２、Ｂ３、…に相当する。
Thus, the data areas An and A (n + 1) are formed by vertically separating the data areas by the
図７は、上述のようにして構成された本発明の第１の実施形態のメモリセルアレイ１の一例を示すものである。なお、図７は、１つのメモリプレーンについての構成である。メモリセルアレイ１中に複数のメモリプレーンがある場合、全てのメモリプレーンが上記構成であってもよいし、一部のメモリプレーンのみが上記構成であってもよい。また、この例においてメモリセルアレイ１には、４つのデータエリアＡ１〜Ａ４が設けられているが、データエリアの数は、これに限定されるものではなく、少なくとも２つあればよい。
FIG. 7 shows an example of the
図７において、データエリアＡ１の底部には、スロット部Ｂ１が設けられる。スロット部Ｂ１には、ＭＯＳトランジスタ５１＿１及び５２＿１と、ＭＯＳトランジスタ５３＿１と、サブラッチ５４＿１とが配設されている。ＭＯＳトランジスタ５１＿１及び５２＿１は、それぞれデータエリアＡ１のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌを構成する。ＭＯＳトランジスタ５３＿１は、データエリアＡ１のサブラッチセレクトトランジスタＳＬＳＥＬを構成する。 In FIG. 7, a slot B1 is provided at the bottom of the data area A1. In the slot portion B1, MOS transistors 51_1 and 52_1, a MOS transistor 53_1, and a sub-latch 54_1 are disposed. The MOS transistors 51_1 and 52_1 constitute through-select transistors TSL_u and TSL_l in the data area A1, respectively. The MOS transistor 53_1 constitutes a sub-latch select transistor SLSEL in the data area A1.
データエリアＡ２の底部には、スロット部Ｂ２が設けられる。スロット部Ｂ２には、ＭＯＳトランジスタ５１＿２及び５２＿２と、ＭＯＳトランジスタ５３＿２と、サブラッチ５４＿２とが配設されている。ＭＯＳトランジスタ５１＿２及び５２＿２は、それぞれデータエリアＡ２のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌを構成する。ＭＯＳトランジスタ５３＿２は、データエリアＡ２のサブラッチセレクトトランジスタＳＬＳＥＬを構成する。 A slot B2 is provided at the bottom of the data area A2. In the slot portion B2, MOS transistors 51_2 and 52_2, a MOS transistor 53_2, and a sub-latch 54_2 are disposed. The MOS transistors 51_2 and 52_2 constitute through-select transistors TSL_u and TSL_l of the data area A2, respectively. The MOS transistor 53_2 constitutes a sub-latch select transistor SLSEL in the data area A2.
データエリアＡ３の底部には、スロット部Ｂ３が設けられる。スロット部Ｂ３には、ＭＯＳトランジスタ５１＿３及び５２＿３と、ＭＯＳトランジスタ５３＿３と、サブラッチ５４＿３とが配設されている。ＭＯＳトランジスタ５１＿３及び５２＿３は、それぞれデータエリアＡ３のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌを構成する。ＭＯＳトランジスタ５３＿３は、データエリアＡ３のサブラッチセレクトトランジスタＳＬＳＥＬを構成する。 A slot B3 is provided at the bottom of the data area A3. In the slot portion B3, MOS transistors 51_3 and 52_3, a MOS transistor 53_3, and a sub-latch 54_3 are disposed. The MOS transistors 51_3 and 52_3 constitute through-select transistors TSL_u and TSL_l in the data area A3, respectively. The MOS transistor 53_3 constitutes a sub-latch select transistor SLSEL in the data area A3.
データエリアＡ４の底部には、スロット部Ｂ４が設けられる。スロット部Ｂ４には、ＭＯＳトランジスタ５１＿４及び５２＿４と、ＭＯＳトランジスタ５３＿４と、サブラッチ５４＿４とが配設されている。ＭＯＳトランジスタ５１＿４及び５２＿４は、それぞれデータエリアＡ４のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌを構成する。ＭＯＳトランジスタ５３＿４は、データエリアＡ４のサブラッチセレクトトランジスタＳＬＳＥＬを構成する。 A slot B4 is provided at the bottom of the data area A4. In the slot portion B4, MOS transistors 51_4 and 52_4, a MOS transistor 53_4, and a sub-latch 54_4 are disposed. The MOS transistors 51_4 and 52_4 constitute through-select transistors TSL_u and TSL_l in the data area A4, respectively. The MOS transistor 53_4 constitutes a sub-latch select transistor SLSEL in the data area A4.
また、メインバッファ２０とビット線ＢＬとの間に、ＭＯＳトランジスタ５６が設けられる。ＭＯＳトランジスタ５６は、メインバッファ２０とビット線ＢＬとを接続させた状態にするかどうかを選択するセレクトトランジスタＢＳＥＬを構成する。また、ビット線ＢＬに対して、ＭＯＳトランジスタ５７が設けられる。ＭＯＳトランジスタ５７は、プリチャージセレクトトランジスタＰＳＥＬを構成する。プリチャージセレクトトランジスタＰＳＥＬは、例えばドレインがＢＩＡＳ電源ラインに接続され、ソースがビット線ＢＬに接続されている。プリチャージセレクトトランジスタＰＳＥＬ、ＢＩＡＳ電源の電圧を制御することにより、ビット線ＢＬのチャージ、ディスチャージが行われる。
A
なお、図７では、１つのビット線ＢＬについての構成のみ記載しているが、勿論、メモリセルアレイ１上には複数のビット線ＢＬが並列に設けられている。そして、複数の各ビット線ＢＬそれぞれに、図７に示すようなＮＡＮＤストリングが接続されている。各ＮＡＮＤストリングは、それぞれの各ＮＡＮＤストリング中において同一の位置にある選択トランジスタやメモリセルが同一行に並ぶように、並列に配置される。そして、図７に示すようにある行に並んだ全てのメモリセルや選択トランジスタは、その行に対応するワード線（ＷＬ０〜ＷＬｎ）、選択信号線（ＳＥＬＤ、ＳＥＬＳ）と自身のゲートにおいて接続されている。また、スロット部の構成も、図７に示すように各ビット線ＢＬ毎にスロット要素Ｂ１´〜Ｂ４´が設けられた態様になっている。そして、スロット要素Ｂ１´〜Ｂ４´における各トランジスタ（スルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌ、サブラッチセレクトトランジスタＳＬＳＥＬ）は、例えばそれぞれ同一のスロット部内の対応するトランジスタ毎に共通のゲート信号線を接続させる態様が一例として想定される。すなわち、同一のスロット部内にある各スルーセレクトトランジスタＴＳＬ＿ｕのゲートは同一のゲート信号線に接続させ、同一のスロット部内にある各スルーセレクトトランジスタＴＳＬ＿ｌのゲートは同一のゲート信号線に接続させ、同一のスロット部内にある各サブラッチセレクトトランジスタＳＬＳＥＬのゲートは同一のゲート信号線に接続させる態様が一例として想定される。このような態様にすれば、同一のスロット部内の対応するトランジスタを同時にオン・オフ制御することができる。また、上記スルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌ、サブラッチセレクトトランジスタＳＬＳＥＬにおける態様のいずれかのみを採用したものであってもよい。また、上記と違って同一のスロット部内の対応するトランジスタをそれぞれ独立して制御できるように、個別、または制御単位毎にゲート信号線を設けるようにしてもよい。また、その他のトランジスタ、例えばセレクトトランジスタＢＳＥＬ等も上記説明したのと同様に同一のゲート信号線に接続させて、同時にオン・オフ制御するように構成させてもよい。さらに、以下において説明する本発明の各実施形態においても、同一のスロット部内の対応するトランジスタや、その他のトランジスタ等において上記説明したことは可能な限り適用することができる。
In FIG. 7, only the configuration for one bit line BL is shown, but of course, a plurality of bit lines BL are provided in parallel on the
このような構成のメモリセルアレイ１では、後に説明するように、各サブラッチ５４＿１〜５４＿４にメインバッファ２０からデータを転送しておき、各データエリアのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌ（ＭＯＳトランジスタ５１＿１及び５２＿１〜５１＿４及び５２＿４）でビット線ＢＬを各データエリアＡ１〜Ａ４毎に接続・非接続とすることで、各データエリアＡ１〜Ａ４毎に、データ書き込みが可能である。
In the
次に、図１に示した本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリの各部の構成について説明する。 Next, the configuration of each part of the NAND flash memory according to the first embodiment of the present invention shown in FIG. 1 will be described.
図８は、Ｘデコーダ１３の構成を示すものである。なお、図３に示したように、Ｘデコーダ１３は、各ブロック毎に、Ｘデコーダ１３ａ＿１、１３ｂ＿１…、Ｘデコーダ１３ａ＿２、１３ｂ＿２、…、Ｘデコーダ１３ａ＿３、１３ｂ＿３、…、Ｘデコーダ１３ａ＿４、１３ｂ＿４、…として設けられている。図８に示すＸデコーダ構成は、図３に示したＸデコーダＸデコーダ１３ａ＿１、１３ｂ＿１…、Ｘデコーダ１３ａ＿２、１３ｂ＿２、…、Ｘデコーダ１３ａ＿３、１３ｂ＿３、…、Ｘデコーダ１３ａ＿４、１３ｂ＿４、…のそれぞれの１つを示すものである。
FIG. 8 shows the configuration of the
図８において、ワード線ドライバ５１０＿０〜５１０＿３１は、それぞれワード線ＷＬ０〜ＷＬ３１を駆動するものである。なお、ワード線ドライバは、ワード線の数に対応する数設けられる。図８においては、ＮＡＮＤストリング数が３２の場合についてのＸデコーダの構成について示してある。この場合、ワード線の数は３２になり、これに対応して３２個のワード線ドライバ５１０＿０〜５１０＿３１が設けられる。ＮＡＮＤストリング数が別の数である場合、それに応じてワード線ドライバの数は変わってくる。ワード線ドライバ５１０＿０〜５１０＿３１は、ＭＯＳトランジスタ５１１から構成されている。ワード線ドライバ５１０＿０〜５１０＿３１を構成するＭＯＳトランジスタ５１１の一端は、（図示しない）ＶＸデコーダから導出されている信号線Ｖｘ＜３１：０＞に接続され、その他端は、ワード線ＷＬ０〜ＷＬ３１に接続される。また、ワード線ドライバ５１０＿０〜５１０＿３１を構成するＭＯＳトランジスタ５１１のゲートは、ノードＧＷＬＮに接続される。
In FIG. 8, word line drivers 510_0 to 510_31 drive the word lines WL0 to WL31, respectively. Note that the number of word line drivers corresponding to the number of word lines is provided. FIG. 8 shows the configuration of the X decoder when the number of NAND strings is 32. In this case, the number of word lines is 32, and 32 word line drivers 510_0 to 510_31 are provided correspondingly. When the number of NAND strings is another number, the number of word line drivers changes accordingly. The word line drivers 510_0 to 510_31 are composed of
選択スイッチドライバ５１２は、選択トランジスタＳＧＤを駆動するものである。選択スイッチドライバ５１２は、ＮチャネルＭＯＳトランジスタ５１４及び５１５とから構成されている。ＭＯＳトランジスタ５１４のドレインには選択トランジスタＳＧＤの駆動信号ＧＳＥＬＤが供給される。ＭＯＳトランジスタ５１５のソースは接地電圧Ｖｓｓのラインに接続される。ＭＯＳトランジスタ５１４とＭＯＳトランジスタ５１５との接続点から、選択ゲート線ＳＥＬＤが導出される。ＭＯＳトランジスタ５１４のゲートはノードＧＷＬＮに接続される。ＭＯＳトランジスタ５１５のゲートはブロック選択信号ＳＥＬＢ＿Ｎの信号線に接続される。
The
選択スイッチドライバ５１３は、選択トランジスタＳＧＳを駆動するものである。選択スイッチドライバ５１３は、ＮチャネルＭＯＳトランジスタ５１６及び５１７とから構成されている。ＭＯＳトランジスタ５１６のドレインには選択トランジスタＳＧＳの駆動信号ＧＳＥＬＳが供給される。ＭＯＳトランジスタ５１７のソースは接地電圧Ｖｓｓのラインに接続される。ＭＯＳトランジスタ５１６とＭＯＳトランジスタ５１７との接続点から、選択ゲート線ＳＥＬＳが導出される。ＭＯＳトランジスタ５１６のゲートはノードＧＷＬＮに接続される。ＭＯＳトランジスタ５１７のゲートはブロック選択信号ＳＥＬＢ＿Ｎの信号線に接続される。
The
ＰチャネルＭＯＳトランジスタ５２１及び５２２、ＮチャネルＭＯＳトランジスタ５２３、５２４、５２５は、クロスカップル型のレベルシフタを構成している。ＰチャネルＭＯＳトランジスタ５２１及び５２２、ＮチャネルＭＯＳトランジスタ５２３、５２４、５２５からなるクロスカップル型のレベルシフタは、高圧電源ＨＶ１、ＨＶ２により、必要な電圧を形成する。また、ノードＧＷＬＮには、コンデンサ５２６を介して、高圧電源ＨＶ３が与えられ、ノードＧＷＬＮがブーストされる。
P-
ＮＡＮＤゲート５３０は、アドレス信号からブロック選択信号ＳＥＬＢ＿Ｎを形成するプリＸデコーダを構成する。アドレスデコーダ１１から出力されるアドレス信号は、例えば、図９に示すように、２８ビット（２８本の信号線）からなる。
アドレスＸＡは、上位８ビットの信号線を示し、アドレスＸＢは次の８ビットの信号線を示し、アドレスＸＣは次の８ビットの信号線を示し、アドレスＸＤは下位の４ビットの信号線を示す。このようなアドレスでは、図９に示すように、アドレスＸＡは何れか１ビットが「１」で他の７ビットが「０」となる。アドレスＸＢは何れか１ビットが「１」で他の７ビットが「０」となる。アドレスＸＣは何れか１ビットが「１」で他の７ビットが「０」となる。アドレスＸＤは何れか１ビットが「１」で他の３ビットが「０」となる。このような２８ビットのアドレスで、８×８×８×４＝２０４８ブロックをデコードすることができる。 Address XA indicates the upper 8-bit signal line, Address XB indicates the next 8-bit signal line, Address XC indicates the next 8-bit signal line, and Address XD indicates the lower 4-bit signal line. Show. In such an address, as shown in FIG. 9, in the address XA, one bit is “1” and the other seven bits are “0”. In the address XB, one of the bits is “1” and the other 7 bits are “0”. In the address XC, one of the bits is “1” and the other 7 bits are “0”. In the address XD, any one bit is “1” and the other three bits are “0”. With such a 28-bit address, 8 × 8 × 8 × 4 = 2048 blocks can be decoded.
図８において、プリＸデコーダを構成するＮＡＮＤゲート５３０には、アドレスＸＡのうちの１ビットと、アドレスＸｂのうちの１ビットと、アドレスＸｃのうちの１ビットと、アドレスＸＤのうちの１ビットとが供給される。すなわち、図１０に示すように、ブロック毎のＮＡＮＤゲート５３０ａ、５３０ｂ、…には、アドレスＸＡ、ＸＢ、ＸＣ、ＸＤの中の各１ビットがそのブロックに対応して選択されて入力される。
In FIG. 8, the
図８において、アドレスＸＡ、ＸＢ、ＸＣ、ＸＤが、対応するブロックのアドレスになると、ＮＡＮＤゲート５３０の出力がローレベルになり、ブロック選択信号ＳＥＬＢ＿Ｎはローレベルになる。
In FIG. 8, when the addresses XA, XB, XC, and XD become the addresses of the corresponding blocks, the output of the
ブロック選択信号ＳＥＬＢ＿Ｎはローレベルになると、ワード線ドライバ５１０＿０〜５１０＿３１を構成するＭＯＳトランジスタ５１１が駆動され、ワード線ＷＬ０〜ＷＬ３１に必要な電圧が印加される。なお、各ワード線ＷＬ０〜ＷＬ３１に必要な電圧は、信号線Ｖｘを介して印加される。これにより、データ書き込み時には、選択ワード線ＷＬに、例えば１６Ｖの高電圧が印加され、非選択ワード線ｕＷＬに、例えば１０Ｖが印加される。
When the block selection signal SELB_N becomes low level, the
次に、図１におけるＴＳＬコントローラ１４について説明する。図１１は、ＴＳＬコントローラ１４の構成を示すものである。ＴＳＬコントローラ１４は、前述したように、スロット部Ｂ１〜Ｂ４に設けられたスルーセレクトトランジスタＴＳＬ＿ｕ、ＴＳＬ＿ｌ（図７におけるＭＯＳトランジスタ５１＿１及び５２＿１〜５１＿４及び５２＿４）の制御を行うものである。前述したように、ＴＳＬコントローラ１４は、各データエリアＡ１〜Ａ４に対応して設けられ、スルーセレクトトランジスタＴＳＬ＿ｕ、ＴＳＬ＿ｌをオンさせるときには、そのゲートにＧＴＳＬ電圧（例えば４Ｖ）を印加する。
Next, the
図１１において、インバータ５５１には、対応するデータエリアが選択された時にハイレベルになるデータエリア選択信号が入力される。このインバータ５５１の出力信号ＳＥＬＢ＿Ｎは、レベルシフタ５５２に供給されると共に、ＭＯＳトランジスタ５５４のゲートに供給される。レベルシフタ５５２としては、例えば上記説明したクロスカップル形のレベルシフタが用いられ、高圧電源ＨＶにより必要な電圧を形成する。レベルシフタ５５２の出力信号ＧＷＬＮは、ＭＯＳトランジスタ５５３のゲートに供給される。また、ＭＯＳトランジスタ５５３のドレインは高圧電源ＧＴＳＬのラインに接続されている。ＭＯＳトランジスタ５５４のソースは接地電圧Ｖｓｓのラインに接続される。また、ＭＯＳトランジスタ５５３とＭＯＳトランジスタ５５４との接続点からスルーセレクトトランジスタＴＳＬのゲートへゲート信号線が導出される。
In FIG. 11, a data area selection signal that becomes high level when a corresponding data area is selected is input to the
対応するデータエリアが選択された時には、インバータ５５１にローレベルが入力され、インバータ５５１の出力信号ＳＥＬＢ＿Ｎがハイレベルになり、レベルシフタ５５２の出力信号ＧＷＬＮがローレベルになる。このため、ＭＯＳトランジスタ５５３がオフになる。また、ＭＯＳトランジスタ５５４のゲートに入力される出力信号ＳＥＬＢ＿Ｎがハイレベルになり、ＭＯＳトランジスタ５５４がオンする。これにより、スルーセレクトトランジスタＴＳＬのゲートに、接地電圧Ｖｓｓが印加され、スルーセレクトトランジスタＴＳＬはオフになる。
When the corresponding data area is selected, the low level is input to the
対応するデータエリアが選択されて、インバータ５５１にハイレベルのデータエリア選択信号が入力されると、インバータ５５１の出力がローレベルになり、レベルシフタ５５２の出力がハイレベルになる。このため、ＭＯＳトランジスタ５５３のゲートに入力される出力信号ＧＷＬＮがハイレベルになり、ＭＯＳトランジスタ５５３がオンする。また、ＭＯＳトランジスタ５５４のゲートに入力される出力信号ＳＥＬＢ＿Ｎがローレベルになり、ＭＯＳトランジスタ５５４がオフする。これにより、スルーセレクトトランジスタＴＳＬのゲートに、ＧＴＳＬ電圧が印加され、スルーセレクトトランジスタＴＳＬがオンする。
When a corresponding data area is selected and a high-level data area selection signal is input to the
このようにして、ＴＳＬコントローラ１４は、対応するデータエリアが選択されたときに、スルーセレクトトランジスタＴＳＬ＿ｕ、ＴＳＬ＿ｌのゲートにＧＴＳＬ電圧（例えば４Ｖ）を印加して、スルーセレクトトランジスタＴＳＬ＿ｕ、ＴＳＬ＿ｌをオンさせることができる。
In this way, when the corresponding data area is selected, the
次に、サブラッチ（図７におけるサブラッチ５４＿１〜５４＿４）及び図１におけるサブラッチ／ＳＬＳＥＬコントローラ１５について説明する。
Next, the sub latch (sub latches 54_1 to 54_4 in FIG. 7) and the sub latch /
図７に示したように、本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリにおいてサブラッチ５４＿１〜５４＿４は、スロット部Ｂ１〜Ｂ４にそれぞれ設けられている。なお、サブラッチの配置態様はこれに限るものではなく、スロット部のいずれかに少なくとも１つ備えられた構成であればよい。例えば、図７に示す構成からサブラッチ５４＿１及び５４＿３を取り除き、サブラッチ５４＿２及び５４＿４のみからなるような態様も本発明に含まれる。この場合、例えばサブラッチ５４＿２はデータエリアＡ１及びＡ２に共用させ、サブラッチ５４＿４はデータエリアＡ３及びＡ４に共用させるようにさせる。また、例えば、スロット部Ｂ４におけるサブラッチ５４＿４は、メインバッファ２０に代用させてもよい。この場合、サブラッチ５４＿４は取り除かれる。図１２は、このようなサブラッチ５４＿１〜５４＿４に含まれるサブラッチ回路の構成を示すものである。
As shown in FIG. 7, in the NAND flash memory according to the first embodiment of the present invention, the sub-latches 54_1 to 54_4 are provided in the slot portions B1 to B4, respectively. Note that the arrangement of the sub-latches is not limited to this, and any arrangement may be used as long as at least one of the slot portions is provided. For example, a mode in which the sub latches 54_1 and 54_3 are removed from the configuration shown in FIG. 7 and only the sub latches 54_2 and 54_4 are included in the present invention. In this case, for example, the sub latch 54_2 is shared by the data areas A1 and A2, and the sub latch 54_4 is shared by the data areas A3 and A4. For example, the sub latch 54_4 in the slot B4 may be substituted for the
図１２に示すように、このサブラッチ回路は、インバータ５６１及び５６２からなるラッチ回路と、ラッチ回路をリセットするためのＭＯＳトランジスタ５６３と、ラッチにデータを取り込むためのＭＯＳトランジスタ５６４及び５６５と、ラッチのデータを出力するためのＭＯＳトランジスタ５６６と、ＭＯＳトランジスタ５６７とを有している。
As shown in FIG. 12, this sub-latch circuit includes a latch circuit composed of
図１２において、サブラッチ回路のラッチ状態のリセット時には、ＭＯＳトランジスタ５６３のゲートに、リセット信号ＲＳＴＲが供給される。ＭＯＳトランジスタ５６３のゲートにリセット信号ＲＳＴＲが供給されると、ＭＯＳトランジスタ５６３がオンし、インバータ５６１及び５６２のノードＬＡＴＮがローレベルになり、インバータ５６１及び５６２のノードＬＡＴＰがハイレベルになり、ラッチ回路がリセットされる。
In FIG. 12, the reset signal RSTR is supplied to the gate of the
サブラッチにデータを取り込む時には、ＭＯＳトランジスタ５６５のゲートにラッチ信号ＬＴが供給される。ＭＯＳトランジスタ５６５のゲートにラッチ信号ＬＴが供給されると、ＭＯＳトランジスタ５６５がオンする。このとき、ＭＯＳトランジスタ５３（サブラッチセレクトトランジスタＳＬＳＥＬ）を介して入力される信号ＳＥＮＥＳＥがハイレベルなら、ＭＯＳトランジスタ５６４がオンとなり、インバータ５６１及び５６２の接続点のノードＬＡＴＰがローレベルに反転し、インバータ５６１及び５６２からなるラッチに取り込まれる。入力信号ＳＥＮＥＳＥがローレベルなら、ＭＯＳトランジスタ５６４はオフとなり、インバータ５６１及び５６２の接続点のノードＬＡＴＰは、ハイレベルに維持される。
When fetching data into the sub-latch, the latch signal LT is supplied to the gate of the
サブラッチのデータを出力する時には、ＭＯＳトランジスタ５６６のゲートにラッチ出力信号ＬＴＯＵＴが供給される。ＭＯＳトランジスタ５６６のゲートにラッチ出力信号ＬＴＯＵＴが供給されると、ＭＯＳトランジスタ５６６がオンし、インバータ５６１及び５６２のノードＬＡＴＮの出力がＭＯＳトランジスタ５３を介して、出力される。
When outputting the data of the sub-latch, the latch output signal LTOUT is supplied to the gate of the
また、ＭＯＳトランジスタ５６７によりビット線のプリチャージを行うようにしてもよい。ＭＯＳトランジスタ５６７のゲートにプリチャージ信号ＰＣＨＲが供給されると、ＭＯＳトランジスタ５６７がオンする。ＭＯＳトランジスタ５６７がオンすると、ＭＯＳトランジスタ５６７のドレインに接続された電圧Ｖｃｃにより、ＭＯＳトランジスタ５３（サブラッチセレクトトランジスタＳＬＳＥＬ）を介して、ビット線をチャージできる。また、ＭＯＳトランジスタ５６７によりビット線のディチャージを行うようにしてもよい。この場合、ＭＯＳトランジスタ５６７のドレインに接続された電圧Ｖｃｃを、例えば接地電圧Ｖｓｓにすればよい。ＭＯＳトランジスタ５６７のドレインを可変電源に接続すれば、ＭＯＳトランジスタ５６７によりプリチャージ及びディスチャージを実現することができる。
Further, the bit line may be precharged by the
図１３は、図１におけるサブラッチ／ＳＬＳＥＬコントローラ１５の構成を示すものである。サブラッチ／ＳＬＳＥＬコントローラ１５は、図１２に示したように構成されるサブラッチ（図７のサブラッチ５４＿１〜５４＿４）の制御を行うと共に、サブラッチセレクトトランジスタＳＬＳＥＬ（図７のＭＯＳトランジスタ５３＿１〜５３＿４）の制御を行う。このサブラッチ／ＳＬＳＥＬコントローラ１５は、スロット部Ｂ１〜Ｂ４のそれぞれに設けられる。なお、サブラッチ、サブラッチセレクトトランジスタＳＬＳＥＬがスロット部Ｂ１〜Ｂ４のそれぞれに設けられていない場合、サブラッチ／ＳＬＳＥＬコントローラ１５は、サブラッチ、サブラッチセレクトトランジスタＳＬＳＥＬが設けられているスロット部にのみ設けられる。
FIG. 13 shows the configuration of the sub-latch /
図１３において、インバータ５８１は、データエリア選択信号から出力信号ＳＥＬＢ＿Ｎを形成するプリＸデコーダである。このデータエリア選択信号は、対応するデータエリアが選択された時にハイレベルになる。インバータ５８１の出力信号ＳＥＬＢ＿Ｎは、レベルシフタ５８２に供給されると共に、ＭＯＳトランジスタ５８４のゲートに供給される。レベルシフタ５８２としては、例えば上記説明したクロスカップル形レベルシフタが用いられ、高圧電源ＨＶ１により必要な電圧を形成する。レベルシフタ５８２の出力信号ＧＷＬＮは、ＭＯＳトランジスタ５８３のゲートに供給される。また、インバータ５８１の出力信号ＳＥＬＢ＿Ｎは、サブラッチ制御回路５８５のイネーブルＥＮＢに供給される。また、ＭＯＳトランジスタ５８３のドレインは電源ＨＶ２のラインに接続されている。ＭＯＳトランジスタ５８４のソースは接地電圧Ｖｓｓのラインに接続される。また、ＭＯＳトランジスタ５８３とＭＯＳトランジスタ５８４との接続点からサブラッチセレクトトランジスタＳＬＳＥＬのゲートへゲート信号線が導出される。
In FIG. 13, an
そのデータエリアが選択されていないときには、インバータ５８１にローレベルが入力され、インバータ５８１の出力信号ＳＥＬＢ＿Ｎがハイレベルになり、レベルシフタ５８２の出力信号ＧＷＬＮがローレベルになる。このため、ＭＯＳトランジスタ５８３がオフになる。また、ＭＯＳトランジスタ５８４のゲートに入力される出力信号ＳＥＬＢ＿Ｎがハイレベルになり、ＭＯＳトランジスタ５８４がオンする。このため、サブラッチセレクトトランジスタＳＬＳＥＬのゲートに、接地電圧Ｖｓｓが印加され、スルーセレクトトランジスタＴＳＬはオフになる。また、このとき、インバータ５８１の出力信号ＳＥＬＢ＿Ｎがハイレベルになるため、サブラッチ制御回路５８５のイネーブルＥＮＢがハイレベルになり、サブラッチ制御回路５８５の動作は停止する。
When the data area is not selected, the low level is input to the
インバータ５８１に、ハイレベルのデータエリア選択信号が入力されると、インバータ５８１の出力信号ＳＥＬＢ＿Ｎがローレベルになり、レベルシフタ５８２の出力信号ＧＷＬＮがハイレベルになる。このため、ＭＯＳトランジスタ５８３のゲートにハイレベルの信号ＧＷＬＮが供給され、ＭＯＳトランジスタ５８３がオンする。また、ＭＯＳトランジスタ５８４のゲートに入力される信号ＳＥＬＢ＿Ｎがローレベルになり、ＭＯＳトランジスタ５８４がオフする。これにより、サブラッチセレクトトランジスタＳＬＳＥＬのゲートに、ＨＶ２電圧が印加され、サブラッチセレクトトランジスタＳＬＳＥＬがオンになる。
When a high-level data area selection signal is input to the
また、このとき、インバータ５８１の出力信号ＳＥＬＢ＿Ｎがローレベルになり、サブラッチ制御回路５８５の動作が可能になる。また、サブラッチ制御回路５８５には、信号ＰＧＭ及び信号ＰＧＭＶが入力される。サブラッチ制御回路は、イネーブル信号ＥＮが入力されると、信号ＰＧＭ及び信号ＰＧＭＶにより、所定のタイミングで、リセット信号ＲＳＴＲ、プリチャージ信号ＰＣＨＲＢ、ラッチ信号ＬＴ、ラッチ出力信号ＬＴＯＵＴを生成して出力する。
At this time, the output signal SELB_N of the
サブラッチ制御回路５８５により、サブラッチ５４＿１〜５４＿４をリセットするときには、例えばＶｃｃレベルのリセット信号ＲＳＴＲが出力される。サブラッチ５４＿１〜５４＿４にデータを取り込む際には、例えば、Ｖｃｃレベルのラッチ信号ＬＴが出力される。
When the sub latches 54_1 to 54_4 are reset by the sub
次に、上述のように構成される本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリにデータを書き込むときの動作について説明する。 Next, an operation when data is written to the NAND flash memory according to the first embodiment of the present invention configured as described above will be described.
ＮＡＮＤ型フラッシュメモリでは、データ書き込み時には、メモリセルのゲートに１６Ｖ〜２０Ｖの高電圧を印加して、メモリセルにデータを書き込む。通常のＮＡＮＤ型フラッシュメモリでは、データ書き込みを行う場合の処理工程は、ビット線をプリチャージする工程と、選択ワード線に高電圧を印加してメモリセルにプログラムストレスを与える工程と、ビット線をディスチャージする工程とからなる。 In the NAND flash memory, at the time of data writing, a high voltage of 16V to 20V is applied to the gate of the memory cell to write the data to the memory cell. In a normal NAND flash memory, the processing steps for writing data include precharging the bit line, applying a high voltage to the selected word line to apply program stress to the memory cell, The process of discharging.
これに対して、本発明の第１の実施形態では、図１及び図２、図７に示したように、各メモリプレーンが複数のデータエリアＡ１〜Ａ４に分割され、各データエリアＡ１〜Ａ４の底部のスロット部Ｂ１〜Ｂ４に、サブラッチ５４＿１〜５４＿４と、スルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌ（ＭＯＳトランジスタ５１＿１及び５２＿１〜ＭＯＳトランジスタ５１＿４、５２＿４）とが配設されている。このような構成のメモリセルアレイ１では、各サブラッチ５４＿１〜５４＿４にメインバッファ２０からデータを転送しておき、各データエリアのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌ（ＭＯＳトランジスタ５１＿１及び５２＿１〜ＭＯＳトランジスタ５１＿４及び５２＿４）でビット線ＢＬを接続／非接続することで、各データエリアＡ１〜Ａ４毎に、データの書き込みを行うことができる。
On the other hand, in the first embodiment of the present invention, as shown in FIGS. 1, 2, and 7, each memory plane is divided into a plurality of data areas A <b> 1 to A <b> 4. Sub-latches 54_1 to 54_4 and through select transistors TSL_u and TSL_l (MOS transistors 51_1 and 52_1 to MOS transistors 51_4 and 52_4) are arranged in the bottom slot portions B1 to B4. In the
図７において、データエリアＡ１〜Ａ４毎にデータ書き込みを行う場合には、メインバッファ２０からのデータは、予め、各データエリアＡ１〜Ａ４のサブラッチ５４＿１〜５４＿４に転送される。また、サブラッチ５４＿１〜５４＿４にデータを転送する前には、サブラッチ５４＿１〜５４＿４がリセットされる。したがって、本発明の第１の実施形態において、データ書き込みを行う場合の工程は、以下のようになる。
In FIG. 7, when data is written for each of the data areas A1 to A4, the data from the
（１）サブラッチ５４＿１〜５４＿４をリセットする。
（２）サブラッチ５４＿１〜５４＿４にそれぞれデータを転送する。
（３）ビット線ＢＬをプリチャージする。
（４）選択ワード線ＷＬに高電圧を印加してメモリセルにプログラムストレスを与える。
（５）ビット線ＢＬをディスチャージする。
(1) The sub latches 54_1 to 54_4 are reset.
(2) Data is transferred to each of the sub latches 54_1 to 54_4.
(3) The bit line BL is precharged.
(4) A high voltage is applied to the selected word line WL to apply program stress to the memory cell.
(5) Discharge the bit line BL.
以下、上述のような各工程に従って、データ書き込み時の動作について説明する。先ず、サブラッチのリセット工程では、図７において、全てのサブラッチ５４＿１〜５４＿４に、リセット信号ＲＳＴＲが供給される。サブラッチ５４＿１〜５４＿４にリセット信号ＲＳＴＲが供給されることで、全てのサブラッチ５４＿１〜５４＿４はリセットされる。 Hereinafter, the operation at the time of data writing will be described in accordance with each process described above. First, in the sub-latch reset process, the reset signal RSTR is supplied to all the sub-latches 54_1 to 54_4 in FIG. When the reset signal RSTR is supplied to the sub latches 54_1 to 54_4, all the sub latches 54_1 to 54_4 are reset.
次に、サブラッチへのデータの転送する工程について説明する。図７において、サブラッチ５４＿１〜５４＿４にデータを転送するときには、セレクトトランジスタＢＳＥＬがオンされる。また、書き込み対象データエリアより下にあるデータエリアに対応するスロット部のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌは全てオンされる。書き込み対象データエリアに対応するスロット部の下側のスルーセレクトトランジスタＴＳＬ＿ｌがオンされ、上側のスルーセレクトトランジスタＴＳＬ＿ｕがオフされる。そして、書き込み対象データエリアに対応するスロット部のサブラッチセレクトトランジスタＳＬＳＥＬがオンされ、対応するサブラッチに、ラッチ信号ＬＴが供給される。 Next, a process for transferring data to the sub-latch will be described. In FIG. 7, when data is transferred to the sub-latches 54_1 to 54_4, the select transistor BSEL is turned on. Also, the through select transistors TSL_u and TSL_l in the slot corresponding to the data area below the write target data area are all turned on. The lower select transistor TSL_l on the lower side of the slot corresponding to the data area to be written is turned on, and the upper select transistor TSL_u on the upper side is turned off. Then, the sub latch select transistor SLSEL in the slot corresponding to the write target data area is turned on, and the latch signal LT is supplied to the corresponding sub latch.
以下において、データエリアＡ２のサブラッチ５４＿２にデータを転送する場合をデータ転送の一例として説明する。まず、セレクトトランジスタＢＳＥＬとなるＭＯＳトランジスタ５６をオンさせる。また、データエリアＡ２より下にあるデータエリアＡ３及びＡ４に対応するスロット部Ｂ３及びＢ４のスルーセレクトトランジスタＴＳＬ＿ｕ及びスルーセレクトトランジスタＴＳＬ＿ｌを全てオンさせる。すなわち、スロット部Ｂ４のＭＯＳトランジスタ５１＿４及び５２＿４、スロット部Ｂ３のＭＯＳトランジスタ５１＿３及び５２＿３をオンさせる。また、スロット部Ｂ２の下側のスルーセレクトトランジスタＴＳＬ＿ｌとなるＭＯＳトランジスタ５２＿２をオンさせ、上側のスルーセレクトトランジスタＴＳＬ＿ｕとなるＭＯＳトランジスタ５１＿２をオフにする。
Hereinafter, a case where data is transferred to the sub-latch 54_2 in the data area A2 will be described as an example of data transfer. First, the
これにより、図１４で矢印Ｑ１で示すように、メインバッファ２０から、データエリアＡ２のサブラッチ５４＿２までに、経路が形成される。また、ＭＯＳトランジスタ５１＿２はオフとなるため、スロット部Ｂ２より上側の経路は遮断される。ここで、スロット部Ｂ２のサブラッチセレクトトランジスタＳＬＳＥＬとなるＭＯＳトランジスタ５３＿２がオンされ、サブラッチ５４＿２にラッチ信号ＬＴが供給されると、ビット線ＢＬを通じて転送されたメインバッファ２０からのデータは、サブラッチ５４＿２にラッチされる。なお、図１４に示すように並列に設けられた各ビット線ＢＬに対応する構成においても上記と同様にデータ転送動作が行われる。
As a result, a path is formed from the
ここで、メインバッファ２０からのデータは、プログラムするビットはローレベル、プログラムしないビットはハイレベルとなっている。したがって、サブラッチ５４＿２には、プログラムする場合にはローレベル「０」がラッチされ、プログラムしない場合にはハイレベル「１」がラッチされる。なお、本明細書において「プログラムする」とは、例えばメモリセルのフローティングゲートに電子を注入する場合を指し、メモリセルに「０」を書き込むことである。一方、本明細書において「プログラムしない」とは、例えばメモリセルのフローティングゲートに電子を注入しない場合を指し、メモリセルの状態を保持し、書き込みを行わないことである。
Here, in the data from the
次に、ビット線のプリチャージ工程について説明する。図７において、各ビット線ＢＬをプリチャージするときには、全てのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌをオンさせる。すなわち、ＭＯＳトランジスタ５１＿１及び５２＿１、ＭＯＳトランジスタ５１＿２及び５２＿２、ＭＯＳトランジスタ５１＿３及び５２＿３、ＭＯＳトランジスタ５１＿４及び５２＿４を全てオンさせる。これにより、ビット線ＢＬが全て繋がる。そして、プリチャージセレクトトランジスタＰＳＥＬとなるＭＯＳトランジスタ５７をオンさせ、ＢＩＡＳ電源によりビット線ＢＬがプリチャージされる。プリチャージが終了した後に、書き込み対象データエリアと他のデータエリアとの接続を分断させる。書き込み対象データエリアと他のデータエリアとの接続を分断させる場合、少なくとも書き込み対象データエリアに対応するスロット部の下側のスルーセレクトトランジスタＴＳＬ＿ｌをオフにし、書き込み対象データエリアと隣接する上側のデータエリアに対応するスロット部のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌのいずれか、または両方をオフにする。
Next, the bit line precharge process will be described. In FIG. 7, when each bit line BL is precharged, all the through select transistors TSL_u and TSL_l are turned on. That is, the MOS transistors 51_1 and 52_1, the MOS transistors 51_2 and 52_2, the MOS transistors 51_3 and 52_3, and the MOS transistors 51_4 and 52_4 are all turned on. As a result, all the bit lines BL are connected. Then, the
次に、選択ワード線ＷＬに高電圧を印加してメモリセルにプログラムストレスを与える工程について説明する。図７において、プログラムストレスを与えるときには、書き込み対象データエリアに対応するスロット部の上側のスルーセレクトトランジスタＴＳＬ＿ｕをオンさせる。また、書き込み対象データエリアに対応するスロット部のサブラッチセレクトトランジスタＳＬＳＥＬをオンさせる。また、他のデータエリアに対応するスロット部のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌをオフにする。そして、書き込み対象データエリアにおけるブロックの選択ワード線ＷＬに例えば１６Ｖが印加され、非選択ワード線ｕＷＬに例えば１０Ｖが印加され、選択トランジスタＳＧＤをオンさせる。これにより、選択ワード線ＷＬに対応するページにデータが書き込まれる。 Next, a process of applying a program stress to the memory cell by applying a high voltage to the selected word line WL will be described. In FIG. 7, when program stress is applied, the through select transistor TSL_u on the upper side of the slot portion corresponding to the write target data area is turned on. Further, the sub-latch select transistor SLSEL in the slot corresponding to the write target data area is turned on. Further, the through select transistors TSL_u and TSL_l in the slot corresponding to other data areas are turned off. Then, for example, 16V is applied to the selected word line WL of the block in the write target data area, and for example, 10V is applied to the unselected word line uWL to turn on the selection transistor SGD. As a result, data is written to the page corresponding to the selected word line WL.
以下において、例えば、データエリアＡ２のメモリセルにプログラムストレスを与えるときについて説明する。スロット部Ｂ２の上側のスルーセレクトトランジスタＴＳＬ＿ｕとなるＭＯＳトランジスタ５１＿２をオンさせる。また、スロット部Ｂ２のサブラッチセレクトトランジスタＳＬＳＥＬとなるＭＯＳトランジスタ５３＿２をオンさせる。このようにすると、図１５の矢印Ｑ２で示すように、サブラッチ５４＿２にラッチされていたデータは、ＭＯＳトランジスタ５３＿２、ＭＯＳトランジスタ５１＿２を介して、データエリアＡ２のビット線の部分に出力される。なお、図１５に示すように並列に設けられた各ビット線ＢＬに対応する構成においても上記データ出力動作が行われる。 Hereinafter, for example, a case where program stress is applied to the memory cell in the data area A2 will be described. The MOS transistor 51_2 to be the through select transistor TSL_u on the upper side of the slot B2 is turned on. Further, the MOS transistor 53_2 that becomes the sub-latch select transistor SLSEL in the slot B2 is turned on. As a result, as indicated by an arrow Q2 in FIG. 15, the data latched in the sub-latch 54_2 is output to the bit line portion of the data area A2 via the MOS transistor 53_2 and the MOS transistor 51_2. As shown in FIG. 15, the data output operation is performed also in the configuration corresponding to each bit line BL provided in parallel.
スロット部Ｂ２のサブラッチ５４＿２には、プログラムする場合にはローレベルがラッチされ、プログラムしない場合にはハイレベルがラッチされる。サブラッチ５４＿２が、ＭＯＳトランジスタ５３＿２、ＭＯＳトランジスタ５１＿２を介して、データエリアＡ２のビット線ＢＬの部分と繋がったとき、サブラッチ５４＿２からローレベル（プログラムするビット）が読み出された場合には、データエリアＡ２のビット線ＢＬの電圧は下降するが、サブラッチ５４＿２からハイレベル（プログラムしないビット）が読み出された場合には、データエリアＡ２のビット線ＢＬの電圧は、カップリングにより上昇する。そして、データエリアＡ２の選択ワード線ＷＬに例えば１６Ｖが印加され、非選択のワード線ｕＷＬに例えば１０Ｖが印加され、選択トランジスタＳＧＤに例えば３Ｖが印加される。 In the sub-latch 54_2 of the slot portion B2, a low level is latched when programming, and a high level is latched when not programming. When the sub latch 54_2 is connected to the bit line BL portion of the data area A2 via the MOS transistor 53_2 and the MOS transistor 51_2, when the low level (bit to be programmed) is read from the sub latch 54_2, the data area Although the voltage of the bit line BL of A2 decreases, when the high level (unprogrammed bit) is read from the sub-latch 54_2, the voltage of the bit line BL of the data area A2 increases due to the coupling. For example, 16V is applied to the selected word line WL in the data area A2, 10V is applied to the unselected word line uWL, and 3V is applied to the selection transistor SGD, for example.
このとき、サブラッチ５４＿２から読み出されたデータがローレベルの場合には、上記説明したようにデータエリアＡ２のビット線ＢＬの電圧は下降している。したがって、選択ワード線ＷＬに例えば１６Ｖを印加すると、メモリセルのゲート・チャネル間にプログラムするのに十分な電位差が生じることになり、フローティングゲートに電子が注入され、メモリセルがプログラムされる。これに対して、サブラッチ５４＿２から読み出されたデータがハイレベルの場合には、データエリアＡ２のビット線ＢＬの電圧が上昇するため、選択ワード線ＷＬに例えば１６Ｖを印加しても、フローティングゲートに電子を注入するのに必要な電位差がメモリセルのゲート・チャネル間に生じず、メモリセルがプログラムされない。以上の書き込み動作が並列に配置された各ビット線に対応する構成において行われる。これにより、データエリアＡ２中の上記選択ワード線ＷＬに対応するページにデータが書き込まれる。 At this time, when the data read from the sub-latch 54_2 is at the low level, the voltage of the bit line BL in the data area A2 drops as described above. Therefore, when, for example, 16V is applied to the selected word line WL, a potential difference sufficient for programming between the gate and the channel of the memory cell is generated, and electrons are injected into the floating gate to program the memory cell. On the other hand, when the data read from the sub-latch 54_2 is at the high level, the voltage of the bit line BL in the data area A2 rises. Therefore, even if 16V is applied to the selected word line WL, for example, the floating gate The potential difference required for injecting electrons into the memory cell does not occur between the gate and channel of the memory cell, and the memory cell is not programmed. The above write operation is performed in a configuration corresponding to each bit line arranged in parallel. As a result, data is written to the page corresponding to the selected word line WL in the data area A2.
次に、ビット線のディスチャージ工程について説明する。図７において、各ビット線ＢＬをディスチャージするときには、全てのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌをオンさせる。すなわち、ＭＯＳトランジスタ５１＿１及び５２＿１、ＭＯＳトランジスタ５１＿２及び５２＿２、ＭＯＳトランジスタ５１＿３及び５２＿３、ＭＯＳトランジスタ５１＿４及び５２＿４の全てをオンさせる。これにより、ビット線ＢＬが全て繋がる。そして、プリチャージセレクトトランジスタＰＳＥＬとなるＭＯＳトランジスタ５７をオンさせ、例えばＢＩＡＳ電源を０Ｖにすると、ビット線ＢＬがディスチャージされる。
Next, the bit line discharging process will be described. In FIG. 7, when each bit line BL is discharged, all the through select transistors TSL_u and TSL_l are turned on. That is, all the MOS transistors 51_1 and 52_1, the MOS transistors 51_2 and 52_2, the MOS transistors 51_3 and 52_3, and the MOS transistors 51_4 and 52_4 are turned on. As a result, all the bit lines BL are connected. Then, when the
以上説明したように、本発明の第１の実施形態では、サブラッチ５４＿１〜５４＿４のリセット工程、サブラッチ５４＿１〜５４＿４へのデータの転送工程、ビット線ＢＬのプリチャージ工程、選択ワード線ＷＬに高電圧を印加してメモリセルにプログラムストレスを与える工程、ビット線ＢＬのディスチャージ工程を経ることで、各データエリアＡ１〜Ａ４毎のデータ書き込みが可能になる。そして、ビット線ＢＬを各データエリア毎に分割して使用できるため、ビット線容量が削減できる。 As described above, in the first embodiment of the present invention, the reset process of the sub latches 54_1 to 54_4, the data transfer process to the sub latches 54_1 to 54_4, the precharge process of the bit line BL, the high voltage to the selected word line WL. Through the process of applying program stress to the memory cell and the process of discharging the bit line BL, it becomes possible to write data in each of the data areas A1 to A4. Since the bit line BL can be divided and used for each data area, the bit line capacity can be reduced.
次に、本発明の第１の実施形態におけるプログラムベリファイについて説明する。なお、プログラムベリファイはデータ書き込み時に行われるベリファイを言う。書き込むべきデータ通りにデータエリアにデータが書き込まれているかどうかを確認するために、プログラムベリファイが行われる。プログラムベリファイの動作は、基本的には、データの読み出し工程と同様である。 Next, program verify in the first embodiment of the present invention will be described. Note that program verify refers to verify performed when data is written. Program verification is performed to check whether data is written in the data area according to the data to be written. The program verify operation is basically the same as the data read process.
データの読み出し時には、ビット線ＢＬをプリチャージし、選択トランジスタＳＧＤをオンし、非選択ワード線ｕＷＬにはメモリセルをオンさせるのに十分な電圧が印加され、選択ワード線ＷＬには所定電圧が印加され、選択トランジスタＳＧＳをオンさせる。 At the time of reading data, the bit line BL is precharged, the selection transistor SGD is turned on, a voltage sufficient to turn on the memory cell is applied to the unselected word line uWL, and a predetermined voltage is applied to the selected word line WL. Applied to turn on the select transistor SGS.
上述のように、本発明の第１の実施形態では、各メモリプレーンが複数のデータエリアＡ１〜Ａ４に分割され、各データエリアＡ１〜Ａ４の底部のスロット部Ｂ１〜Ｂ４に、サブラッチ５４＿１〜５４＿４と、スルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌ（ＭＯＳトランジスタ５１＿１及び５２＿１〜ＭＯＳトランジスタ５１＿４、５２＿４）とが配設されている。このような構造では、各データエリアＡ１、Ａ２、…毎に、データを読み出すことができる。そして、各データエリアＡ１、Ａ２、…毎に読み出されたデータは、サブラッチ５４＿１〜５４＿４にラッチされる。 As described above, in the first embodiment of the present invention, each memory plane is divided into a plurality of data areas A1 to A4, and sub-latches 54_1 to 54_4 are provided in the slot portions B1 to B4 at the bottom of each data area A1 to A4. Through select transistors TSL_u and TSL_l (MOS transistors 51_1 and 52_1 to MOS transistors 51_4 and 52_4) are provided. In such a structure, data can be read out for each data area A1, A2,. The data read out for each data area A1, A2,... Is latched in the sub latches 54_1 to 54_4.
プログラムベリファイは、上記のように読み出し時と同様に、各データエリアＡ１、Ａ２、Ａ３、…毎に、データの読み出しを行うことで実現できる。すなわち、プログラムベリファイ時には、ビット線ＢＬがプリチャージされ、選択トランジスタＳＧＤをオンさせ、非選択ワード線ｕＷＬにはメモリセルをオンさせるのに十分な電圧が印加され、選択ワード線のＷＬにはプログラムベリファイに用いる所定電圧が印加され、選択トランジスタＳＧＳをオンさせる。そして、各データエリアＡ１、Ａ２、…毎に読み出されたデータは、サブラッチ５４＿１〜５４＿４にラッチされる。 As described above, the program verification can be realized by reading data for each data area A1, A2, A3,. That is, at the time of program verification, the bit line BL is precharged, the selection transistor SGD is turned on, a voltage sufficient to turn on the memory cell is applied to the unselected word line uWL, and the program of the WL of the selected word line A predetermined voltage used for verification is applied to turn on the selection transistor SGS. The data read out for each data area A1, A2,... Is latched in the sub latches 54_1 to 54_4.
ここで、データエリアＡ２においてデータ書込みを行うため、メインバッファ２０からサブラッチ５４＿２にデータが転送され、そのデータエリアＡ２においてプログラムベリファイが行われるものとして以下説明する。また、サブラッチには、図１２において説明したサブラッチ回路が含まれるものとする。最初のプログラムベリファイを開始する前に、サブラッチ５４＿２には、メインバッファ２０から転送されたデータがラッチされている。メインバッファ２０からのデータは、プログラムするビットはローレベル、プログラムしないビットはハイレベルとなっている。
Here, in order to write data in the data area A2, data is transferred from the
メインバッファ２０からのデータがローレベルの場合、サブラッチ５４＿２においてそのデータをラッチすると、図１２のノードＬＡＴＰはハイレベルになる。一方、メインバッファ２０からのデータがハイレベルの場合、サブラッチ５４＿２においてそのデータをラッチすると、図１２のノードＬＡＴＰはローレベルになる。この状態がメインバッファ２０からのデータをサブラッチ５４＿２においてラッチした状態である。
When the data from the
ここで、上記説明したように、サブラッチ５４＿２に対応するメモリセルにプログラムベリファイに用いる所定電圧を印加してそのメモリセルのデータを読み出して、サブラッチ５４＿２でラッチする。その結果、図１２に示すノードＬＡＴＰがローレベルになれば、サブラッチ５４＿２に対応するメモリセルに期待通りのデータが書き込まれていることになる。一方、図１２に示すノードＬＡＴＰがハイレベルになれば、サブラッチ５４＿２に対応するメモリセルに期待通りのデータが書き込まれていないことになる。 Here, as described above, a predetermined voltage used for program verification is applied to the memory cell corresponding to the sub-latch 54_2, data in the memory cell is read, and is latched by the sub-latch 54_2. As a result, when the node LATP shown in FIG. 12 becomes low level, data as expected is written in the memory cell corresponding to the sub-latch 54_2. On the other hand, when the node LATP shown in FIG. 12 becomes high level, data as expected is not written in the memory cell corresponding to the sub-latch 54_2.
以上は、サブラッチ５４＿２でプログラムベリファイを行う場合について説明したが、その他のサブラッチでプログラムベリファイを行う場合についても同様に説明することができる。すなわち、プログラムベリファイを行う対象ページを読み出してサブラッチ５４＿１〜５４＿４にラッチさせた後に、サブラッチ５４＿１〜５４＿４におけるノードＬＡＴＰの状態（ローレベルの場合はデータ書き込み成功で、ハイレベルの場合はデータ書き込み失敗）を確認することにより、プログラムベリファイが成功したかどうかを簡単に確認することができる。 The case where program verification is performed by the sub-latch 54_2 has been described above, but the case where program verification is performed by other sub-latches can also be described in the same manner. That is, after the target page to be program-verified is read and latched in the sub-latches 54_1 to 54_4, the state of the node LATP in the sub-latches 54_1 to 54_4 (data writing succeeds when low level, data writing fails when high level) By confirming, it is possible to easily confirm whether or not the program verification is successful.
次に、本発明の第１の実施形態のデータ書き込み時の動作について、フローチャート及び波形図を用いて説明する。図１６は、本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリのデータ書き込み時の処理を示すフローチャートであり、図１７は、その波形図を示すものである。なお、以下に説明する各動作は、並列に設けられた各ビット線ＢＬに対応する各構成において行われる。 Next, the operation at the time of data writing according to the first embodiment of the present invention will be described with reference to a flowchart and a waveform diagram. FIG. 16 is a flowchart showing processing at the time of data writing in the NAND flash memory according to the first embodiment of the present invention, and FIG. 17 shows a waveform diagram thereof. Each operation described below is performed in each configuration corresponding to each bit line BL provided in parallel.
図１６に示すように、データ書き込み時には、プログラムコマンド（例えば８０ｈ）が入力される（ステップＳ１）。そして、サブラッチ（サブラッチ５４＿１〜５４＿４）がリセットされる（ステップＳ２）。図１７において、時刻Ｔ１は、このサブラッチのリセット工程での波形を示している。図１７に示すように、時刻Ｔ１では、リセット信号ＲＳＴＲがＶｃｃレベルとなる。 As shown in FIG. 16, when writing data, a program command (for example, 80h) is input (step S1). Then, the sub latches (sub latches 54_1 to 54_4) are reset (step S2). In FIG. 17, a time T1 shows a waveform in the reset process of the sub-latch. As shown in FIG. 17, at time T1, the reset signal RSTR is at the Vcc level.
図１６に示すように、サブラッチのリセットが完了したら、データがサブラッチに転送される（ステップＳ３）。図１７において、時刻Ｔ２は、このデータの転送処理の工程での波形を示している。図１７に示すように、時刻Ｔ２では、セレクトトランジスタＢＳＥＬのゲートに例えば４Ｖが印加され、セレクトトランジスタＢＳＥＬ（ＭＯＳトランジスタ５６）がオンされる。また、書き込み対象データエリアに対応するスロット部の上側のスルーセレクトトランジスタＴＳＬ＿ｕ（書き込み対象データエリアがデータエリアＡ２の場合にはＭＯＳトランジスタ５１＿２）のゲートには０Ｖが印加され、そのスルーセレクトトランジスタＴＳＬ＿ｕはオフされる。また、書き込み対象データエリアに対応するスロット部の下側のスルーセレクトトランジスタＴＳＬ＿ｌ（書き込み対象データエリアがデータエリアＡ２の場合にはＭＯＳトランジスタ５２＿２）のゲートには４Ｖが印加され、そのスルーセレクトトランジスタＴＳＬ＿ｌはオンする。また、（図示していないが）書き込み対象データエリアより下にあるデータエリアに対応するスロット部のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌは全てオンされる。 As shown in FIG. 16, when the resetting of the sub latch is completed, the data is transferred to the sub latch (step S3). In FIG. 17, time T2 shows a waveform in the data transfer process. As shown in FIG. 17, at time T2, 4V, for example, is applied to the gate of the select transistor BSEL, and the select transistor BSEL (MOS transistor 56) is turned on. Further, 0 V is applied to the gate of the through select transistor TSL_u on the upper side of the slot corresponding to the write target data area (or MOS transistor 51_2 when the write target data area is the data area A2), and the through select transistor TSL_u is Turned off. Further, 4 V is applied to the gate of the through select transistor TSL_l on the lower side of the slot corresponding to the write target data area (or MOS transistor 52_2 when the write target data area is the data area A2), and the through select transistor TSL_l Turns on. In addition, all the through select transistors TSL_u and TSL_l in the slot corresponding to the data area below the write target data area (not shown) are turned on.
また、書き込み対象データエリアに対応するスロット部のサブラッチセレクトトランジスタＳＬＳＥＬ（書き込み対象データエリアがデータエリアＡ２の場合にはＭＯＳトランジスタ５３＿２）のゲートに４Ｖが印加され、そのサブラッチセレクトトランジスタＳＬＳＥＬがオンされる。そして、対応するサブラッチ（書き込み対象データエリアがデータエリアＡ２の場合にはサブラッチ５４＿２）に、ラッチ信号ＬＴが供給される。これにより、メインバッファ（メインバッファ２０）のデータＰＢは、ビット線ＢＬを介して、その対応するサブラッチに転送されてラッチされる（ステップＳ３）。データがラッチされたら、サブラッチセレクトトランジスタＳＬＳＥＬがオフされ、ラッチ信号ＬＴがオフされる（ステップＳ４）。 Also, 4 V is applied to the gate of the sub latch select transistor SLSEL in the slot corresponding to the write target data area (or MOS transistor 53_2 when the write target data area is the data area A2), and the sub latch select transistor SLSEL is turned on. Is done. Then, the latch signal LT is supplied to the corresponding sub latch (sub latch 54_2 when the write target data area is the data area A2). Thereby, the data PB of the main buffer (main buffer 20) is transferred and latched to the corresponding sub-latch via the bit line BL (step S3). When the data is latched, the sub latch select transistor SLSEL is turned off, and the latch signal LT is turned off (step S4).
なお、データＰＢは、プログラムしないときにはハイレベル（点線参照）、プログラムするときにはローレベル（実線参照）である。図１７に示すように、データＰＢが転送される際、データＰＢがハイレベルの場合は、ビット線ＢＬ上にハイレベル電圧Ｖｃｃとして表れる（時刻Ｔ２のビット線ＢＬの点線参照）。また、データＰＢが転送される際、データＰＢがローレベルの場合は、ビット線ＢＬ上にローレベル電圧０Ｖとして表れる（時刻Ｔ２のビット線ＢＬの実線参照）。 The data PB is at a high level (see dotted line) when not programmed and at a low level (see solid line) when programmed. As shown in FIG. 17, when the data PB is transferred, if the data PB is at a high level, it appears as a high level voltage Vcc on the bit line BL (see the dotted line on the bit line BL at time T2). When the data PB is transferred, if the data PB is at a low level, it appears as a low level voltage 0 V on the bit line BL (see the solid line of the bit line BL at time T2).
図１６に示すように、データがサブラッチに転送されたら、プログラムベリファイが行われる（ステップＳ５）。 As shown in FIG. 16, when data is transferred to the sub-latch, program verification is performed (step S5).
プログラムベリファイにおいて、書き込むべきデータ通りにメモリに書き込まれておらず、データの書き込みが失敗であったと確認された場合、ビット線のプリチャージが行われる（ステップＳ６）。 In the program verify, when it is confirmed that the data writing has not been performed in accordance with the data to be written and the data writing has failed, the bit line is precharged (step S6).
図１７において時刻Ｔ３は、ビット線ＢＬのプリチャージ工程での波形を示している。図１７に示すように、プリチャージ工程では、セレクトトランジスタＢＳＥＬ（ＭＯＳトランジスタ５６）のゲートに、引き続き例えば４Ｖが印加され、セレクトトランジスタＢＳＥＬのオン状態を維持する。また、全てのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌのゲートに４Ｖが印加され、スルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌがオンする。これが終了すると、プリチャージセレクトトランジスタＰＳＥＬとビット線ＢＬが繋がる。そして、プリチャージセレクトトランジスタＰＳＥＬがオンされ、例えば３ＶのＢＩＡＳ電源によりビット線ＢＬがプリチャージされる。これにより、ビット線ＢＬは、３Ｖにプリチャージされる。 In FIG. 17, a time T3 shows a waveform in the precharge process of the bit line BL. As shown in FIG. 17, in the precharge process, for example, 4V is continuously applied to the gate of the select transistor BSEL (MOS transistor 56), and the select transistor BSEL is maintained in the ON state. Further, 4V is applied to the gates of all the through select transistors TSL_u and TSL_l, and the through select transistors TSL_u and TSL_l are turned on. When this is completed, the precharge select transistor PSEL and the bit line BL are connected. Then, the precharge select transistor PSEL is turned on, and the bit line BL is precharged by, for example, a 3 V BIAS power supply. As a result, the bit line BL is precharged to 3V.
全ビット線ＢＬが３Ｖにプリチャージされてプリチャージが終了したら（ステップＳ７）、プリチャージセレクトトランジスタＰＳＥＬはオフにされる。また、プリチャージが終了したら、少なくとも書き込み対象データエリアと隣接する上側のデータエリアに対応するスロット部のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌのいずれか、または両方に０Ｖが印加されてオフにされる。また、書き込み対象データエリアに対応するスロット部の下側のスルーセレクトトランジスタＴＳＬ＿ｌのゲートに０Ｖが印加され、そのスルーセレクトトランジスタＴＳＬ＿ｌがオフにされる。また、書き込み対象データエリアに対応するスロット部の上側のスルーセレクトトランジスタＴＳＬ＿ｕのゲートに３Ｖ程度が印加される。 When all the bit lines BL are precharged to 3V and precharge is completed (step S7), the precharge select transistor PSEL is turned off. When the precharge is completed, 0V is applied to at least one of or both of the through select transistors TSL_u and TSL_l in the slot corresponding to the upper data area adjacent to the write target data area to turn it off. Further, 0V is applied to the gate of the lower select transistor TSL_l on the lower side of the slot corresponding to the write target data area, and the through select transistor TSL_l is turned off. Further, about 3 V is applied to the gate of the through select transistor TSL_u on the upper side of the slot corresponding to the data area to be written.
次に、選択ワード線に高電圧を印加してメモリセルにプログラムストレスを与える（ステップＳ８）。図１７において時刻Ｔ４は、プログラムストレスを与えるときの波形を示している。図１７に示すように、プログラムストレスを与えるときには、サブラッチセレクトトランジスタＳＬＳＥＬのゲートに４Ｖが印加され、そのサブラッチセレクトトランジスタＳＬＳＥＬがオンされる。そして、対象となるブロックの選択ワード線ＷＬに例えば１６Ｖが印加され、非選択ワード線ｕＷＬに例えば１０Ｖが印加され、選択トランジスタＳＧＤに例えば３Ｖが印加され、選択トランジスタＳＧＳに例えば０Ｖが印加される。 Next, a program stress is applied to the memory cell by applying a high voltage to the selected word line (step S8). In FIG. 17, time T4 shows a waveform when program stress is applied. As shown in FIG. 17, when applying program stress, 4V is applied to the gate of the sub-latch select transistor SLSEL, and the sub-latch select transistor SLSEL is turned on. Then, for example, 16V is applied to the selected word line WL of the target block, 10V is applied to the unselected word line uWL, 3V is applied to the selection transistor SGD, and 0V is applied to the selection transistor SGS, for example. .
ここで、サブラッチセレクトトランジスタＳＬＳＥＬがオンされて、対応するサブラッチから出力されたデータがローレベルの場合、３Ｖのゲート電圧を印加されたスルーセレクトトランジスタＴＳＬ＿ｕはオン状態になり、ビット線ＢＬの電圧は下降する（時刻Ｔ４のビット線ＢＬ実線参照）。これにより、メモリセルのゲート・チャネル間にプログラムするのに十分な電圧が生じることになり、フローティングゲートに電子が注入され、メモリセルがプログラムされる。一方、サブラッチセレクトトランジスタＳＬＳＥＬがオンされて、対応するサブラッチから出力されたデータがハイレベルの場合、３Ｖのゲート電圧を印加されたスルーセレクトトランジスタＴＳＬ＿ｕはオフ状態になり、ビット線ＢＬはフローティング状態になる。この場合、ビット線ＢＬは、ワード線ＷＬとのカップリングでセルフブーストにより８Ｖ程度に上昇する（時刻Ｔ４のビット線ＢＬ点線参照）。これにより、そのメモリセルのゲート・チャネル間にプログラムするのに十分な電圧が生じず、フローティングゲートに電子が注入されず、そのメモリセルがプログラムされない。 Here, when the sub-latch select transistor SLSEL is turned on and the data output from the corresponding sub-latch is at a low level, the through-select transistor TSL_u to which the 3V gate voltage is applied is turned on, and the voltage of the bit line BL Falls (see the bit line BL solid line at time T4). As a result, a voltage sufficient to program between the gate and the channel of the memory cell is generated, electrons are injected into the floating gate, and the memory cell is programmed. On the other hand, when the sub latch select transistor SLSEL is turned on and the data output from the corresponding sub latch is at a high level, the through select transistor TSL_u to which the 3V gate voltage is applied is turned off, and the bit line BL is in the floating state. become. In this case, the bit line BL rises to about 8 V by self-boost due to coupling with the word line WL (see the bit line BL dotted line at time T4). As a result, a voltage sufficient to program between the gate and channel of the memory cell is not generated, electrons are not injected into the floating gate, and the memory cell is not programmed.
メモリセルにプログラムストレスを与える際に、以上のような動作を実現できれば、スルーセレクトトランジスタＴＳＬ＿ｕのゲート電圧は３Ｖ以外であってもよい。すなわち、スルーセレクトトランジスタＴＳＬ＿ｕのゲート電圧は、サブラッチから出力されるデータの状態（電圧状態）に応じて上記スルーセレクトトランジスタＴＳＬ＿ｕがオン・オフするような電圧であればよい。このようなスルーセレクトトランジスタＴＳＬ＿ｕのゲート電圧として、例えば、ローレベルのデータがサブラッチから出力された場合、上記スルーセレクトトランジスタＴＳＬ＿ｕはオンし、ハイレベルのデータがサブラッチから出力された場合、上記スルーセレクトトランジスタＴＳＬ＿ｕはオフする条件を満たす電圧が挙げられる。その他のスルーセレクトトランジスタＴＳＬ＿ｕのゲート電圧として、例えば、ローレベルのデータがサブラッチから出力された場合、上記スルーセレクトトランジスタＴＳＬ＿ｕはオンし、ハイレベルのデータがサブラッチから出力された場合、ビット線ＢＬから上記スルーセレクトトランジスタＴＳＬ＿ｕを通じて電流をリークさせないという条件を満たす電圧が挙げられる。また、上記のような条件を満たす具体的なゲート電圧として、例えば「サブラッチから供給されるローレベルのデータに相当するローレベル電圧＋スルーセレクトトランジスタＴＳＬ＿ｕの閾値Ｖｔｈ」〜「サブラッチから供給されるハイレベルのデータに相当するハイレベル電圧＋スルーセレクトトランジスタＴＳＬ＿ｕの閾値Ｖｔｈ」の間の電圧が一例として挙げられる。 When applying the program stress to the memory cell, the gate voltage of the through select transistor TSL_u may be other than 3V as long as the above operation can be realized. That is, the gate voltage of the through select transistor TSL_u may be a voltage that allows the through select transistor TSL_u to be turned on / off according to the state (voltage state) of data output from the sub-latch. As the gate voltage of the through select transistor TSL_u, for example, when low level data is output from the sub latch, the through select transistor TSL_u is turned on, and when high level data is output from the sub latch, the through select transistor TSL_u is turned on. The transistor TSL_u can be a voltage that satisfies a condition for turning off. As the gate voltage of the other through select transistor TSL_u, for example, when low level data is output from the sub latch, the through select transistor TSL_u is turned on, and when high level data is output from the sub latch, from the bit line BL A voltage that satisfies the condition that current does not leak through the through-select transistor TSL_u can be given. Further, as a specific gate voltage satisfying the above conditions, for example, “low level voltage corresponding to low level data supplied from the sub latch + threshold Vth of the through select transistor TSL_u” to “high voltage supplied from the sub latch”. A voltage between “high level voltage corresponding to level data + threshold Vth of the through select transistor TSL_u” can be given as an example.
なお、サブラッチから出力されたデータがハイレベルの場合、そのサブラッチに対応するサブラッチセレクトトランジスタＳＬＳＥＬのゲートに０Ｖを印加して、そのサブラッチセレクトトランジスタＳＬＳＥＬをオフにすると、対応するサブラッチからハイレベルのデータが出力されなくなる。そして、３Ｖのゲート電圧を印加されたスルーセレクトトランジスタＴＳＬ＿ｕはオン状態になる。このため、８Ｖ程度に上昇したビット線ＢＬから電荷が徐々にディスチャージされていく（時刻Ｔ４のビット線ＢＬ点線参照）。 When the data output from the sub-latch is at a high level, when 0 V is applied to the gate of the sub-latch select transistor SLSEL corresponding to the sub-latch and the sub-latch select transistor SLSEL is turned off, the data from the corresponding sub-latch becomes a high level. Data will not be output. Then, the through select transistor TSL_u to which the 3V gate voltage is applied is turned on. For this reason, electric charges are gradually discharged from the bit line BL that has risen to about 8 V (see the bit line BL dotted line at time T4).
プログラムストレスが終了して選択ワード線ＷＬに対応するページにデータが書き込まれると（ステップＳ９）、選択ゲート線ＳＥＬＤが０Ｖになり、選択ワード線ＷＬ及び非選択ワード線ｕＷＬの電圧が０Ｖになる。また、サブラッチセレクトトランジスタＳＬＳＥＬのゲートに０Ｖが印加され、そのサブラッチセレクトトランジスタＳＬＳＥＬがオフされる。 When the program stress is finished and data is written to the page corresponding to the selected word line WL (step S9), the selection gate line SELD becomes 0V, and the voltages of the selected word line WL and the unselected word line uWL become 0V. . Further, 0 V is applied to the gate of the sub-latch select transistor SLSEL, and the sub-latch select transistor SLSEL is turned off.
プログラムストレスの終了後は、ビット線がディスチャージされる（ステップＳ１０）。図１７において時刻Ｔ５は、ビット線のディスチャージのときの波形を示している。図１７に示すように、ビット線をディスチャージするときには、全てのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌのゲートに４Ｖが印加され、全てのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌがオンになる。そして、プリチャージセレクトトランジスタＰＳＥＬがオンされ、例えば０ＶのＢＩＡＳ電源により、ビット線がディスチャージされる。ビット線のディスチャージが完了したら、各スイッチとなるトランジスタ（全てのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌ等）がオフされ（ステップＳ１１）、ステップＳ５にリターンされる。 After the program stress ends, the bit line is discharged (step S10). In FIG. 17, a time T5 shows a waveform when the bit line is discharged. As shown in FIG. 17, when discharging the bit line, 4V is applied to the gates of all the through select transistors TSL_u and TSL_l, and all the through select transistors TSL_u and TSL_l are turned on. Then, the precharge select transistor PSEL is turned on, and the bit line is discharged by, for example, a BIAS power supply of 0V. When the discharge of the bit line is completed, the transistors (all the through select transistors TSL_u and TSL_l etc.) that are the switches are turned off (step S11), and the process returns to step S5.
ステップＳ５で、プログラムベリファイが行われ、プログラムベリファイの結果、書き込むべきデータ通りにデータエリアにデータが書き込まれていたら、これで、処理は終了される。 In step S5, program verification is performed. As a result of the program verification, if data is written in the data area in accordance with the data to be written, the processing is ended.
なお、上述の説明では、一端をＢＩＡＳ電源に接続し、他端をビット線に接続したプリチャージセレクトトランジスタＰＳＥＬからなるプリチャージ回路により、最下段のデータエリアにおけるビット線から順に、より上段のデータエリアにおけるビット線をプリチャージしている。このようなプリチャージセレクトトランジスタＰＳＥＬによるプリチャージ回路を用いる他、各サブラッチの５４＿１、５４＿２、…に設けられたプリチャージ回路により、各データエリア毎にプリチャージすることができる。すなわち、図１２に示したように、サブラッチのＭＯＳトランジスタ５６７のゲートにプリチャージ端子が設けられている。このプリチャージ端子にプリチャージ信号ＰＣＨＲを供給することにより、各データエリア毎に、ビット線をプリチャージすることができる。このような構成も本発明には含まれる。また、スロット部毎に別途設けられたサブラッチに含まれないプリチャージ回路により各データエリア毎に、ビット線をプリチャージするようにしてもよい。
In the above description, the upper stage data is sequentially arranged from the bit line in the lowermost data area by the precharge circuit including the precharge select transistor PSEL having one end connected to the BIAS power source and the other end connected to the bit line. The bit lines in the area are precharged. In addition to using such a precharge circuit by the precharge select transistor PSEL, it is possible to precharge each data area by a precharge circuit provided in 54_1, 54_2,. That is, as shown in FIG. 12, a precharge terminal is provided at the gate of the
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。図１８は、本発明の第２の実施形態のＮＡＮＤ型フラッシュメモリの構成の概要を示すブロック図である。
<Second Embodiment>
Next, a second embodiment of the present invention will be described. FIG. 18 is a block diagram showing an outline of the configuration of the NAND flash memory according to the second embodiment of the present invention.
図１８に示すように、本発明の第２の実施形態のＮＡＮＤ型フラッシュメモリは、メモリセルアレイ２０１、コマンドデコーダ２１０、アドレスデコーダ２１１、メモリコアコントローラ２１２、Ｘデコーダ２１３、ＴＳＬコントローラ２１４、サブラッチ／ＳＬＳＥＬコントローラ２１５、ＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ２１６、電源制御回路２１７、Ｉ／Ｏバッファ２１８、ＳＲＡＭ２１９、メインバッファ２２０、ＳＳＥＬコントローラ２２１とから構成されている。
As shown in FIG. 18, the NAND flash memory according to the second embodiment of the present invention includes a
メモリセルアレイ２０１は、図２に示すメモリセルアレイ１と同様の構成をしている。すなわち、メモリプレーンを、複数のデータエリアＡ１、Ａ２、Ａ３、Ａ４に分割し、各データエリアの分割部（例えば、データエリアＡ１〜Ａ４の底部）にスロット部Ｂ１〜Ｂ４を設けている。そして、メモリプレーンは、ビット線ＢＬ方向に沿って分割されている。すなわち、複数のデータエリアＡ１、Ａ２、Ａ３、Ａ４は、ビット線方向に直列に接続された態様になっている。
The
コマンドデコーダ２１０、アドレスデコーダ２１１、メモリコアコントローラ２１２、Ｘデコーダ２１３、ＴＳＬコントローラ２１４、サブラッチ／ＳＬＳＥＬコントローラ２１５、ＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ２１６、電源制御回路２１７、Ｉ／Ｏバッファ２１８、ＳＲＡＭ２１９、メインバッファ２２０の構成については、前述の第１の実施形態におけるコマンドデコーダ１０、アドレスデコーダ１１、メモリコアコントローラ１２、Ｘデコーダ１３、ＴＳＬコントローラ１４、サブラッチ／ＳＬＳＥＬコントローラ１５、ＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ１６、電源制御回路１７、Ｉ／Ｏバッファ１８、ＳＲＡＭ１９、メインバッファ２０と同様である。
一方、メモリセルアレイ２０１を構成するデータエリアは、メモリセルアレイ１を構成するデータエリアと違った構造をしている。これに伴い、本発明の第２の実施形態のＮＡＮＤ型フラッシュメモリには、ＳＳＥＬコントローラ２２１が備えられている。以下においてメモリセルアレイ２０１を構成するデータエリアについて説明する。
On the other hand, the data area constituting the
前述したように、本発明の第１の実施形態においてデータエリアは、図６に示したように、ビット線ＢＬに、ＮＡＮＤストリングを接続した態様になっている。そして、ビット線ＢＬに、ＮＡＮＤストリングを接続した態様のものが並列に多数並んでデータエリアが構成される。 As described above, in the first embodiment of the present invention, the data area has a mode in which a NAND string is connected to the bit line BL as shown in FIG. A data area is formed by arranging a large number of NAND strings connected to the bit line BL in parallel.
本発明の第２の実施形態においてデータエリアは、図１９に示すように、メインデータ線ＭＤＬを設けて、そのメインデータ線から、ＭＯＳトランジスタ６１及び６２を介してビット線ＢＬ０及びＢＬ１が分岐した態様になっている。そして、このビット線ＢＬ０及びＢＬ１それぞれにＮＡＮＤストリングが接続されている。これがデータエリアにおける最小構成であるデータエリア要素である。
In the second embodiment of the present invention, as shown in FIG. 19, the data area is provided with a main data line MDL, and bit lines BL0 and BL1 branch from the main data line via
図１９において、メインデータ線ＭＤＬの上流側から下流側に、ＭＯＳトランジスタ６１を介して、ビット線ＢＬ０が分岐されている。また、メインデータ線ＭＤＬの下流側から上流側に、ＭＯＳトランジスタ６２を介して、ビット線ＢＬ１が分岐されている。
In FIG. 19, the bit line BL0 is branched from the upstream side to the downstream side of the main data line MDL via the
ビット線ＢＬ０には、複数のＮＡＮＤストリングＳＴＲ０、ＳＴＲ１、ＳＴＲ２、ＳＴＲ３が接続される。また、ビット線ＢＬ１には、複数のＮＡＮＤストリングＳＴＲ１０、ＳＴＲ１１、ＳＴＲ１２、ＳＴＲ１３が接続される。各ＮＡＮＤストリングＳＴＲ０、ＳＴＲ１、ＳＴＲ２、ＳＴＲ３、及び、ＳＴＲ１０、ＳＴＲ１１、ＳＴＲ１２、ＳＴＲ１３は、図２０（Ａ）に示すように、フローティングゲートを有するメモリセルＭ０、Ｍ１、…を直列に接続し、その両端に選択トランジスタＳＧＤ及びＳＧＳを接続して構成されている。なお、上記選択トランジスタＳＧＤ及びＳＧＳは、フローティングゲートを有するトランジスタで構成してもよいし、フローティングゲートを有しないトランジスタで構成してもよい。 A plurality of NAND strings STR0, STR1, STR2, and STR3 are connected to the bit line BL0. A plurality of NAND strings STR10, STR11, STR12, and STR13 are connected to the bit line BL1. As shown in FIG. 20A, each NAND string STR0, STR1, STR2, STR3, and STR10, STR11, STR12, STR13 connects memory cells M0, M1,. Select transistors SGD and SGS are connected to both ends. Note that the selection transistors SGD and SGS may be composed of a transistor having a floating gate, or may be composed of a transistor having no floating gate.
このように、ビット線ＢＬ０及びＢＬ１のそれぞれに、複数のＮＡＮＤストリングＳＴＲ０、ＳＴＲ１、ＳＴＲ２、ＳＴＲ３…、及び、ＳＴＲ１０、ＳＴＲ１１、ＳＴＲ１２、ＳＴＲ１３…を設けることで、図２０（Ｂ）に示すようなサブデータエリアラインＳＡＬが構成される Thus, by providing a plurality of NAND strings STR0, STR1, STR2, STR3... And STR10, STR11, STR12, STR13... On each of the bit lines BL0 and BL1, as shown in FIG. Sub data area line SAL is configured
図１９において、ＭＯＳトランジスタ６１がオンされ、ＭＯＳトランジスタ６２がオフされると、サブデータエリアラインＳＡＬ０のみがメインデータ線ＭＤＬと接続された状態になる。また、ＭＯＳトランジスタ６２がオンされ、ＭＯＳトランジスタ６１がオフされると、サブデータエリアラインＳＡＬ１のみがメインデータ線ＭＤＬと接続された状態になる。このようにＭＯＳトランジスタ６１またはＭＯＳトランジスタ６２をオン・オフさせることにより、ビット線をメインデータ線と接続させたり、分断させたりすることができるため、ビット線容量を低減することができる。なお、以下において、ＭＯＳトランジスタ６１、ＭＯＳトランジスタ６２のようにメインデータ線ＭＤＬとサブデータエリアラインとの接続・非接続を選択するトランジスタを適宜、サブセレクトトランジスタＳＳＥＬと称することとする。なお、メインデータ線ＭＤＬとサブデータエリアラインとの接続・非接続は、ＳＳＥＬコントローラ２２１により、サブセレクトトランジスタＳＳＥＬをオン・オフ制御することにより行われる。
In FIG. 19, when the
メインデータ線ＭＤＬは、スロット部Ｂ１〜Ｂ４を介してデータエリアＡ１〜データエリアＡ４を貫いて接続し、図１９に示すようにメインバッファ２２０と接続されている。このメインデータ線ＭＤＬの役割の一例を以下に示す。メインデータ線ＭＤＬは、メインバッファ２０に保持されたデータをメモリプレーンのいずれかの場所に転送する際、データ転送線となる。また、メインデータ線ＭＤＬは、メモリプレーンを構成するデータエリアのいずれかの場所に記憶されたデータをメインバッファ２０に出力する際、データ転送線となる。また、メインデータ線ＭＤＬは、例えばプリチャージ回路により所定のサブデータエリアラインのビット線ＢＬをプリチャージする際、電荷供給線となる。また、メインデータ線ＭＤＬは、例えば所定のサブデータエリアラインのビット線ＢＬをディスチャージする際、電荷放出線となる。したがって、本発明の第２の実施形態のＮＡＮＤ型フラッシュメモリにおいて、サブデータエリアラインＳＡＬ０及びＳＡＬ１等のサブデータエリアラインにおけるデータの入出力は、メインデータ線ＭＤＬを通じて行われる。また、本発明の第２の実施形態のＮＡＮＤ型フラッシュメモリにおいて、サブデータエリアラインＳＡＬ０及びＳＡＬ１等のサブデータエリアラインにおけるプリチャージ・ディスチャージは、メインデータ線ＭＤＬを通じて行われる。
The main data line MDL is connected through the data areas A1 to A4 via the slot portions B1 to B4, and is connected to the
図１９では、サブセレクトトランジスタＳＳＥＬを構成するＭＯＳトランジスタ６１を介してメインデータ線ＭＤＬの上流から下流に向かって分岐されたサブデータエリアラインＳＡＬ０と、サブセレクトトランジスタＳＳＥＬを構成するＭＯＳトランジスタ６２を介してメインデータ線ＭＤＬの下流から上流に向かって分岐されたサブデータエリアラインＳＡＬ１とが示されている。これが上記述べた、最小のデータエリア要素である。図２１に示すように、メモリセルアレイ２０１におけるデータエリアは、上記最小のデータエリア要１を並列または直列に接続して構成された複数のデータエリアより成る。
In FIG. 19, the sub data area line SAL0 branched from the upstream side to the downstream side of the main data line MDL via the
なお、最小のデータエリア要素は、最小のデータエリア要素１以外にも、メインデータ線ＭＤＬからサブデータエリアラインＳＡＬ０のタイプのサブデータエリアラインが少なくとも２つ分岐したもの（図２３参照）や、メインデータ線ＭＤＬからサブデータエリアラインＳＡＬ１のタイプのサブデータエリアラインが少なくとも２つ分岐したものや、その他メインデータ線ＭＤＬからサブデータエリアラインＳＡＬ０またはサブデータエリアラインＳＡＬ１を任意に組み合わせて分岐させたもの等様々な態様が想定される。
In addition to the minimum
次に、図２１に示すデータエリアについて以下説明する。図２１に示すデータエリアは、１つのメインデータ線ＭＤＬと、データエリア要素２及び３とを接続した態様のものを並列に複数並べて構成されている。データエリア要素２及び３は、最小のデータエリア要素であるデータエリア要素１を並列に接続した態様になっている。すなわち、データエリア要素２及び３には、メインデータ線ＭＤＬの上流から下流に向かって、分岐したサブデータエリアラインが２つある。１つは、サブセレクトトランジスタＳＳＥＬｏｕ０（ＭＯＳトランジスタ６１ａ）を介してメインデータ線ＭＤＬから分岐したサブデータエリアラインＳＡＬ１１である。もう１つは、サブセレクトトランジスタＳＳＥＬｏｕ１（ＭＯＳトランジスタ６２ａ）を介してメインデータ線ＭＤＬから分岐したサブデータエリアラインＳＡＬ１３である。また、メインデータ線ＭＤＬの下流から上流に向かって、分岐したサブデータエリアラインが２つある。１つは、サブセレクトトランジスタＳＳＥＬｅｕ０（ＭＯＳトランジスタ６１ｂ）を介してメインデータ線ＭＤＬから分岐したサブデータエリアラインＳＡＬ１２である。もう１つは、サブセレクトトランジスタＳＳＥＬｅｕ１（ＭＯＳトランジスタ６２ｂ）を介してメインデータ線ＭＤＬから分岐したサブデータエリアラインＳＡＬ１４である。
Next, the data area shown in FIG. 21 will be described below. The data area shown in FIG. 21 is configured by arranging a plurality of the data areas in which one main data line MDL and
なお、データエリア要素１には、サブデータエリアラインＳＡＬ１１及びＳＡＬ１２が含まれている。また、データエリア要素２には、サブデータエリアラインＳＡＬ１１〜ＳＡＬ１４が含まれている。また、データエリア要素３には、サブデータエリアラインＳＡＬ１５〜ＳＡＬ１８が含まれている。サブセレクトトランジスタＳＳＥＬを構成するＭＯＳトランジスタ６１ａ〜６１ｄのいずれかをオンさせると、サブデータエリアラインＳＡＬ１１、ＳＡＬ１２、ＳＡＬ１５、ＳＡＬ１６のいずれかがメインデータ線ＭＤＬと接続された状態になる。サブセレクトトランジスタＳＳＥＬを構成するＭＯＳトランジスタ６２ａ〜６２ｄのいずれかをオンさせると、サブデータエリアラインＳＡＬ１３、ＳＡＬ１４、ＳＡＬ１７、ＳＡＬ１８のいずれかがメインデータ線ＭＤＬと接続された状態になる。
The
以上のように、本発明の第２の実施形態においてデータエリアは、サブセレクトトランジスタＳＳＥＬを構成するＭＯＳトランジスタを介してメインデータ線ＭＤＬから複数のサブデータエリアラインが分岐した態様になっている。そして、そのようなメインデータ線ＭＤＬは図２１に示すように並列に複数並んでおり、メインデータ線ＭＤＬ毎に複数のサブデータエリアラインが分岐した態様になっている。また、サブデータエリアラインは、図２１に示すように、各サブデータエリアライン中において同一の位置にある選択トランジスタやメモリセルが同一の行に並列に並ぶように配置された態様になっている。そして、ある行に並んだ全てのメモリセルや選択トランジスタは、その行に対応するワード線（ＷＬ０〜ＷＬｎ）や選択信号線（ＳＥＬＤ、ＳＥＬＳ）と自身のゲートにおいて接続されている。また、サブセレクトトランジスタは、例えばデータエリア要素２が並列に並んでいる場合、各データエリア要素２中において同一の位置にあるサブセレクトトランジスタが同一の行に並列に並ぶように配置される。すなわち、あるデータエリア要素中において同様の位置にあるサブセレクトトランジスタは、同一の行に並列に並ぶように配置される。図２１においては、各データエリア要素のサブセレクトトランジスタＳＳＥＬｏｕ０（ＳＳＥＬｅｌ０）は同一行に並列に配置される。また、図２１においては、各データエリア要素のサブセレクトトランジスタＳＳＥＬｏｕ１（ＳＳＥＬｅｌ１）は同一行に並列に配置される。また、図２１においては、各データエリア要素のサブセレクトトランジスタＳＳＥＬｅｕ０（ＳＳＥＬｏｌ０）は同一行に並列に配置される。また、図２１においては、各データエリア要素のサブセレクトトランジスタＳＳＥＬｅｕ１（ＳＳＥＬｏｌ１）は同一行に並列に配置される。そして、ある行に並んだ全てのサブセレクトトランジスタは、その行に対応する選択信号線と自身のゲートにおいて接続される。なお、図２１の右方に図示されたデータエリア要素２及びデータエリア要素３中におけるサブデータエリアラインは図示されていないが、存在しないのではなく、図示を省略したものである。
As described above, in the second embodiment of the present invention, the data area has a mode in which a plurality of sub data area lines are branched from the main data line MDL via the MOS transistors constituting the sub select transistor SSEL. Then, a plurality of such main data lines MDL are arranged in parallel as shown in FIG. 21, and a plurality of sub data area lines are branched for each main data line MDL. Further, as shown in FIG. 21, the sub data area lines are arranged such that select transistors and memory cells at the same position in each sub data area line are arranged in parallel in the same row. . All memory cells and selection transistors arranged in a row are connected to the word lines (WL0 to WLn) and selection signal lines (SELD, SELS) corresponding to the row at their gates. For example, when the
図２２は、本発明の第２の実施形態のメモリセルアレイ２０１の一例を示すものである。この例では、メモリセルアレイ２０１は、データエリアＡ１〜Ａ４と、データエリアＡ１〜Ａ４のそれぞれに対応するスロット部Ｂ１〜Ｂ４から構成されている。
FIG. 22 shows an example of the
データエリアＡ１には、例えばデータエリア１が少なくとも１つ含まれている。図２２においてデータエリアＡ１は、データエリア要素１が並列に複数並んだ態様を図示しているが、これに限るものではなく、例えば図２１における態様であってもよい。データエリアＡ１においてデータエリア要素１は、メインデータ線ＭＤＬからＭＯＳトランジスタ６１＿１及び６２＿１を介して２つのサブデータエリアラインＳＡＬ０及びＳＡＬ１が分岐した態様になっている。ＭＯＳトランジスタ６１＿１及び６２＿１は、サブセレクトトランジスタＳＳＥＬ＿０及びＳＳＥＬ＿１を構成する。データエリアＡ１の底部には、スロット部Ｂ１が設けられる。スロット部Ｂ１には、ＭＯＳトランジスタ５１＿１及び５２＿１と、ＭＯＳトランジスタ５３＿１と、サブラッチ５４＿１とが配設されている。ＭＯＳトランジスタ５１＿１及び５２＿１は、データエリアＡ１のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌを構成する。ＭＯＳトランジスタ５３＿１は、データエリアＡ１のサブラッチセレクトトランジスタＳＬＳＥＬを構成する。なお、スロット部Ｂ１においてデータエリアＡ１の左から２番目のデータエリア要素１に対応する部分の構成は図示していないが、データエリアＡ１の左から２番目のデータエリア要素１に対応する部分の構成は、データエリアＡ１の一番左のデータエリア要素１に対応する部分の構成と同様である。
The data area A1 includes at least one
データエリアＡ２には、例えばデータエリア要素１が少なくとも１つ含まれている。図２２においてデータエリアＡ２は、データエリア要素１が並列に複数並んだ態様を図示しているが、これに限るものではなく、図２１における態様のデータエリア要素２及び３が並列に複数並んだ態様であってもよい。データエリアＡ２においてデータエリア要素１は、メインデータ線ＭＤＬからＭＯＳトランジスタ６１＿２及び６２＿２を介して２つのサブデータエリアラインＳＡＬ０及びＳＡＬ１が分岐した態様になっている。ＭＯＳトランジスタ６１＿２及び６２＿２は、サブセレクトトランジスタＳＳＥＬ＿０及びＳＳＥＬ＿１を構成する。データエリアＡ２の底部には、スロット部Ｂ２が設けられる。スロット部Ｂ２には、ＭＯＳトランジスタ５１＿２及び５２＿２と、ＭＯＳトランジスタ５３＿２と、サブラッチ５４＿２とが配設されている。ＭＯＳトランジスタ５１＿２及び５２＿２は、データエリアＡ２のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌを構成する。ＭＯＳトランジスタ５３＿２は、データエリアＡ２のサブラッチセレクトトランジスタＳＬＳＥＬを構成する。なお、スロット部Ｂ２においてデータエリアＡ２の左から２番目のデータエリア要素１に対応する部分の構成は図示していないが、データエリアＡ２の左から２番目のデータエリア要素１に対応する部分の構成は、データエリアＡ２の一番左のデータエリア要素１に対応する部分の構成と同様である。
For example, at least one
データエリアＡ３には、例えばデータエリア要素１が少なくとも１つ含まれている。図２２においてデータエリアＡ３は、データエリア要素１が並列に複数並んだ態様を図示しているが、これに限るものではなく、図２１における態様のデータエリア要素２及び３が並列に複数並んだ態様であってもよい。データエリアＡ３においてデータエリア要素１は、メインデータ線ＭＤＬからＭＯＳトランジスタ６１＿３及び６２＿３を介して２つのサブデータエリアラインＳＡＬ０及びＳＡＬ１が分岐した態様になっている。ＭＯＳトランジスタ６１＿３及び６２＿３は、サブセレクトトランジスタＳＳＥＬ＿０及びＳＳＥＬ＿１を構成する。データエリアＡ３の底部には、スロット部Ｂ３が設けられる。スロット部Ｂ３には、ＭＯＳトランジスタ５１＿３及び５２＿３と、ＭＯＳトランジスタ５３＿３と、サブラッチ５４＿３とが配設されている。ＭＯＳトランジスタ５１＿３及び５２＿３は、データエリアＡ３のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌを構成する。ＭＯＳトランジスタ５３＿３は、データエリアＡ３のサブラッチセレクトトランジスタＳＬＳＥＬを構成する。なお、スロット部Ｂ３においてデータエリアＡ３の左から２番目のデータエリア要素１に対応する部分の構成は図示していないが、データエリアＡ３の左から２番目のデータエリア要素１に対応する部分の構成は、データエリアＡ３の一番左のデータエリア要素１に対応する部分の構成と同様である。
The data area A3 includes at least one
データエリアＡ４には、例えばデータエリア要素１が少なくとも１つ含まれている。図２２においてデータエリアＡ４は、データエリア要素１が並列に複数並んだ態様を図示しているが、これに限るものではなく、図２１における態様のデータエリア要素２及び３が並列に複数並んだ態様であってもよい。データエリアＡ４においてデータエリア要素１は、メインデータ線ＭＤＬからＭＯＳトランジスタ６１＿４及び６２＿４を介して２つのサブデータエリアラインＳＡＬ０及びＳＡＬ１が分岐した態様になっている。ＭＯＳトランジスタ６１＿４及び６２＿４は、サブセレクトトランジスタＳＳＥＬ＿０及びＳＳＥＬ＿１を構成する。データエリアＡ４の底部には、スロット部Ｂ４が設けられる。スロット部Ｂ４には、ＭＯＳトランジスタ５１＿４及び５２＿４と、ＭＯＳトランジスタ５３＿４と、サブラッチ５４＿４とが配設されている。ＭＯＳトランジスタ５１＿４及び５２＿４は、データエリアＡ４のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌを構成する。ＭＯＳトランジスタ５３＿４は、データエリアＡ４のサブラッチセレクトトランジスタＳＬＳＥＬを構成する。なお、スロット部Ｂ４においてデータエリアＡ４の左から２番目のデータエリア要素１に対応する部分の構成は図示していないが、データエリアＡ４の左から２番目のデータエリア要素１に対応する部分の構成は、データエリアＡ４の一番左のデータエリア要素１に対応する部分の構成と同様である。
The data area A4 includes at least one
また、メインバッファ２２０とメインデータ線ＭＤＬとの間に、ＭＯＳトランジスタ５６が設けられる。ＭＯＳトランジスタ５６は、メインバッファ２２０から導出されたメインデータ線ＭＤＬを選択するためのセレクトトランジスタＢＳＥＬを構成する。このＭＯＳトランジスタ５６は、メインデータ線ＭＤＬが複数ある場合、メインデータ線ＭＤＬ毎に設けられる。また、メインデータ線ＭＤＬに対して、ＭＯＳトランジスタ５７が設けられる。ＭＯＳトランジスタ５７は、プリチャージセレクトトランジスタＰＳＥＬを構成する。ＭＯＳトランジスタ５７は、メインデータ線ＭＤＬが複数ある場合、メインデータ線ＭＤＬ毎に設けられていてもよい。また、ＭＯＳトランジスタ５７は、メインデータ線ＭＤＬが複数ある場合、ＭＯＳトランジスタ５７の一端が各メインデータ線ＭＤＬに接続された態様であってもよい。この場合、このＭＯＳトランジスタ５７は、各メインデータ線ＭＤＬにおいて共用のプリチャージ手段となる。
A
次に、上述のように構成される本発明の第２の実施形態のＮＡＮＤ型フラッシュメモリにデータ書き込みを行うときの動作について説明する。 Next, an operation when data is written to the NAND flash memory according to the second embodiment of the present invention configured as described above will be described.
本発明の第２の実施形態において、データ書き込みを行う場合の工程は、以下のようになる。 In the second embodiment of the present invention, the process for writing data is as follows.
（１）サブラッチ５４＿１〜５４＿４をリセットする。
（２）サブラッチ５４＿１〜５４＿４にそれぞれまたはいずれかにデータＰＢを転送する。
（３）サブデータエリアライン中のビット線ＢＬをプリチャージする。
（４）サブセレクトトランジスタを選択して、選択ワード線ＷＬに高電圧を印加してメモリセルにプログラムストレスを与える。
（５）サブデータエリアライン中のビット線ＢＬをディスチャージする。
(1) The sub latches 54_1 to 54_4 are reset.
(2) The data PB is transferred to or either of the sub-latches 54_1 to 54_4.
(3) Precharge the bit line BL in the sub data area line.
(4) Select a sub-select transistor and apply a high voltage to the selected word line WL to apply program stress to the memory cell.
(5) Discharge the bit line BL in the sub data area line.
（１）〜（５）の工程で、選択したサブセレクトトランジスタに接続されたサブデータエリアラインについてデータ書き込みが行われる。以下、上述のような各工程に沿って、データ書き込み時の動作について図２２を用いて説明する。先ず、サブラッチのリセット工程では、全てのサブラッチ５４＿１〜５４＿４に、リセット信号ＲＳＴＲが供給される。サブラッチ５４＿１〜５４＿４にリセット信号ＲＳＴＲが供給されることで、全てのサブラッチ５４＿１〜５４＿４はリセットされる。 In the steps (1) to (5), data writing is performed on the sub data area line connected to the selected sub select transistor. Hereinafter, the operation during data writing will be described with reference to FIG. First, in the reset process of the sub latch, the reset signal RSTR is supplied to all the sub latches 54_1 to 54_4. When the reset signal RSTR is supplied to the sub latches 54_1 to 54_4, all the sub latches 54_1 to 54_4 are reset.
次に、サブラッチへのデータＰＢの転送する工程について説明する。サブラッチ５４＿１〜５４＿４にデータを転送するときには、セレクトトランジスタＢＳＥＬがオンされる。また、書き込み対象データエリアより下にあるデータエリアに対応するスロット部のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌは全てオンされ、書き込み対象データエリアに対応するスロット部の下側のスルーセレクトトランジスタＴＳＬ＿ｌがオンされ、上側のスルーセレクトトランジスタＴＳＬ＿ｕがオフされる。また、書き込み対象データエリアに対応するスロット部のサブラッチセレクトトランジスタＳＬＳＥＬがオンされる。また、書き込み対象データエリアより下にあるデータエリアに対応するスロット部のサブラッチセレクトトランジスタＳＬＳＥＬがオフされる。そして、書き込み対象データエリアに対応するスロット部のサブラッチに、ラッチ信号ＬＴが供給される。 Next, the process of transferring data PB to the sub-latch will be described. When transferring data to the sub-latches 54_1 to 54_4, the select transistor BSEL is turned on. Further, the through select transistors TSL_u and TSL_l in the slot corresponding to the data area below the write target data area are all turned on, and the through select transistor TSL_l below the slot corresponding to the write target data area is turned on, The upper through select transistor TSL_u is turned off. Further, the sub-latch select transistor SLSEL in the slot corresponding to the write target data area is turned on. Further, the sub-latch select transistor SLSEL in the slot corresponding to the data area below the write target data area is turned off. Then, the latch signal LT is supplied to the sub-latch in the slot corresponding to the write target data area.
例えば、データエリアＡ２のサブラッチ５４＿２にデータＰＢを転送する場合について説明すると、セレクトトランジスタＢＳＥＬとなるＭＯＳトランジスタ５６がオンされる。また、データエリアＡ２より下にあるデータエリアＡ３及びＡ４に対応するスロット部Ｂ３及びＢ４のスルーセレクトトランジスタＴＳＬ＿ｕ及びスルーセレクトトランジスタＴＳＬ＿ｌは全てオンされる。すなわち、スロット部Ｂ４のＭＯＳトランジスタ５１＿４及び５２＿４、スロット部Ｂ３のＭＯＳトランジスタ５１＿３及び５２＿３がオンされる。また、スロット部Ｂ２の下側のスルーセレクトトランジスタＴＳＬ＿ｌとなるＭＯＳトランジスタ５２＿２がオンされ、上側のスルーセレクトトランジスタＴＳＬ＿ｕとなるＭＯＳトランジスタ５１＿２がオフされる。
For example, in the case where data PB is transferred to the sub-latch 54_2 in the data area A2, the
これにより、メインバッファ２２０から、スロット部Ｂ２のサブラッチ５４＿２までに、経路が形成される。ここで、スロット部Ｂ２のサブラッチセレクトトランジスタＳＬＳＥＬとなるＭＯＳトランジスタ５３＿２がオンされ、サブラッチ５４＿２にラッチ信号ＬＴが供給されると、メインバッファ２２０からのデータＰＢは、メインデータ線ＭＤＬを通じて転送され、サブラッチ５４＿２にラッチされる。
As a result, a path is formed from the
ここで、メインバッファ２２０からのデータＰＢは、プログラムするビットはローレベル、プログラムしないビットはハイレベルとなっている。したがって、サブラッチ５４＿２には、プログラムする場合にはローレベルがラッチされ、プログラムしない場合にはハイレベルがラッチされる。なお、並列に設けられた各メインデータ線ＭＤＬに対応する構成においても上記と同様にデータ転送動作が行われる。この後に、並列に設けられた各メインデータ線ＭＤＬに対応する構成においてプログラムベリファイが行われる。
Here, in the data PB from the
次に、サブデータエリアライン中のビット線のプリチャージ工程について説明する。図２２において、各サブデータエリアラインＳＡＬ０およびＳＡＬ１中のビット線をプリチャージするときには、全てのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌがオンされる。すなわち、ＭＯＳトランジスタ５１＿１及び５２＿１、ＭＯＳトランジスタ５１＿２及び５２＿２、ＭＯＳトランジスタ５１＿３及び５２＿３、ＭＯＳトランジスタ５１＿４及び５２＿４が全てオンされる。これにより、メインデータ線ＭＤＬが全て繋がる。また、全てのサブセレクトトランジスタＳＳＥＬがオンされる。そして、プリチャージセレクトトランジスタＰＳＥＬとなるＭＯＳトランジスタ５７がオンされ、例えば３ＶのＢＩＡＳ電源によりメインデータ線ＭＤＬを通じてサブデータエリアラインＳＡＬ０およびＳＡＬ１中の全ビット線ＢＬがプリチャージされる。なお、並列に設けられた各メインデータ線ＭＤＬに対応する構成においても上記と同様にプリチャージが行われる。
Next, the precharge process of the bit line in the sub data area line will be described. In FIG. 22, when the bit lines in the sub data area lines SAL0 and SAL1 are precharged, all the through select transistors TSL_u and TSL_l are turned on. That is, the MOS transistors 51_1 and 52_1, the MOS transistors 51_2 and 52_2, the MOS transistors 51_3 and 52_3, and the MOS transistors 51_4 and 52_4 are all turned on. Thereby, all the main data lines MDL are connected. Further, all the sub-select transistors SSEL are turned on. Then, the
次に、サブセレクトトランジスタＳＳＥＬを選択して、選択ワード線ＷＬに高電圧を印加してメモリセルにプログラムストレスを与える工程について説明する。プログラムストレスを与えるときには、書き込み対象データエリアに対応するスロット部の上側のスルーセレクトトランジスタＴＳＬ＿ｕがオンされる。また、書き込み対象データエリアに対応するスロット部のサブラッチセレクトトランジスタＳＬＳＥＬがオンされる。他のデータエリアに対応するスロット部のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌはオフされる。これにより、サブラッチにラッチされていたデータがメインデータ線を通じて対応するデータエリアに出力される。なお、並列に設けられた各メインデータ線ＭＤＬに対応する構成においても上記と同様にデータ出力動作が行われる。 Next, a process of selecting the sub-select transistor SSEL and applying a high voltage to the selected word line WL to apply program stress to the memory cell will be described. When program stress is applied, the through select transistor TSL_u on the upper side of the slot corresponding to the data area to be written is turned on. Further, the sub-latch select transistor SLSEL in the slot corresponding to the write target data area is turned on. The through select transistors TSL_u and TSL_l in the slot corresponding to other data areas are turned off. As a result, the data latched in the sub-latch is output to the corresponding data area through the main data line. Note that the data output operation is performed in the same manner as described above also in the configuration corresponding to each main data line MDL provided in parallel.
また、書き込み対象データエリアにおける各サブデータエリアラインＳＡＬ１のそれぞれに接続された各サブセレクトトランジスタＳＳＥＬ＿１のゲートに例えば０Ｖが印加され、各サブセレクトトランジスタＳＳＥＬ＿１はオフにされる。これにより、各サブセレクトトランジスタＳＳＥＬ＿１は非選択状態になる。また、書き込み対象データエリアにおける各サブデータエリアラインＳＡＬ０のそれぞれに接続された各サブセレクトトランジスタＳＳＥＬ＿０のゲートに選択ゲート電圧（例えば、プリチャージ電圧）が印加され、各サブセレクトトランジスタＳＳＥＬ＿０はメインデータ線ＭＤＬの電圧状態に応じてオンまたはオフの状態になる。これにより、各サブセレクトトランジスタＳＳＥＬ＿０は選択状態になる。そして、対象となるブロックの選択ワード線ＷＬに例えば１６Ｖが印加され、非選択ワード線ＷＬに例えば１０Ｖが印加され、選択トランジスタＳＧＤに例えば３Ｖが印加される。これにより、選択ワード線ＷＬに対応する各サブデータエリアラインＳＡＬ０のメモリセルから成るページにデータが書き込まれる。なお、各サブセレクトトランジスタＳＳＥＬ＿１を選択し、各サブセレクトトランジスタＳＳＥＬ＿０を非選択とすれば、選択ワード線ＷＬに対応する各サブデータエリアラインＳＡＬ１のメモリセルから成るページにデータが書き込まれる。 Further, for example, 0V is applied to the gate of each sub-select transistor SSEL_1 connected to each sub-data area line SAL1 in the write target data area, and each sub-select transistor SSEL_1 is turned off. As a result, each sub-select transistor SSEL_1 is in a non-selected state. In addition, a selection gate voltage (for example, precharge voltage) is applied to the gate of each sub-select transistor SSEL_0 connected to each sub-data area line SAL0 in the write target data area, and each sub-select transistor SSEL_0 is connected to the main data line. It is turned on or off depending on the voltage state of the MDL. Thereby, each sub-select transistor SSEL_0 is selected. Then, for example, 16V is applied to the selected word line WL of the target block, 10V is applied to the non-selected word line WL, and 3V is applied to the selection transistor SGD, for example. As a result, data is written to a page composed of memory cells of each sub data area line SAL0 corresponding to the selected word line WL. If each sub-select transistor SSEL_1 is selected and each sub-select transistor SSEL_0 is not selected, data is written to a page composed of memory cells in each sub-data area line SAL1 corresponding to the selected word line WL.
例えば、データエリアＡ２の各サブデータエリアラインＳＡＬ０のメモリセルにデータを書き込む場合について説明すると、スロット部Ｂ２の上側のスルーセレクトトランジスタＴＳＬ＿ｕとなるＭＯＳトランジスタ５１＿２がオンされる。また、データエリアＡ２のサブラッチセレクトトランジスタＳＬＳＥＬとなるＭＯＳトランジスタ５３＿２がオンされる。このようにすると、サブラッチ５４＿２にラッチされていたデータは、ＭＯＳトランジスタ５３＿２、ＭＯＳトランジスタ５１＿２を介して、データエリアＡ２のメインデータ線ＭＤＬの部分に出力される。 For example, in the case where data is written to the memory cell of each sub data area line SAL0 in the data area A2, the MOS transistor 51_2 that becomes the through select transistor TSL_u on the upper side of the slot B2 is turned on. In addition, the MOS transistor 53_2 serving as the sub-latch select transistor SLSEL in the data area A2 is turned on. In this way, the data latched in the sub-latch 54_2 is output to the main data line MDL portion of the data area A2 via the MOS transistor 53_2 and the MOS transistor 51_2.
そして、データエリアＡ２の各サブデータエリアラインＳＡＬ１にデータを書き込ませないように、サブセレクトトランジスタＳＳＥＬ＿１となるＭＯＳトランジスタ６２＿２がオフされる。また、データが書き込まれる各サブデータエリアラインＳＡＬ０のサブセレクトトランジスタＳＳＥＬ＿０となるＭＯＳトランジスタ６１＿２のゲートに、選択ゲート電圧（例えば、プリチャージ電圧）が印加される。この選択ゲート電圧とは、メインデータ線ＭＤＬに出力されるデータの状態（電圧状態）に応じてＭＯＳトランジスタ６１＿２がオン・オフするような電圧である。すなわち、プログラムすべき旨のローレベルがサブラッチから出力された場合、ＭＯＳトランジスタ６１＿２はオンし、プログラムすべきでない旨のハイレベルがサブラッチから出力された場合、ＭＯＳトランジスタ６１＿２はオフする条件を満たす電圧が上記選択ゲート電圧である。なお、プログラムすべきでない旨のハイレベルがサブラッチから出力された場合、ＭＯＳトランジスタ６１＿２は完全なオフ状態でなくてもよいが、それについては後述する。 Then, the MOS transistor 62_2 serving as the sub-select transistor SSEL_1 is turned off so that data is not written to each sub-data area line SAL1 in the data area A2. In addition, a selection gate voltage (for example, a precharge voltage) is applied to the gate of the MOS transistor 61_2 that becomes the sub-select transistor SSEL_0 of each sub-data area line SAL0 to which data is written. The selection gate voltage is a voltage at which the MOS transistor 61_2 is turned on / off according to the state (voltage state) of data output to the main data line MDL. That is, when a low level indicating that it should be programmed is output from the sub-latch, the MOS transistor 61_2 is turned on. Is the selection gate voltage. Note that when a high level indicating that it should not be programmed is output from the sub-latch, the MOS transistor 61_2 may not be in a completely off state, which will be described later.
データエリアＡ２のサブラッチ５４＿２には、プログラムする場合にはローレベルがラッチされ、プログラムしない場合にはハイレベルが転送されている。サブラッチ５４＿２がデータエリアＡ２のサブデータエリアラインＳＡＬ０中のビット線の部分と繋がったとき、サブラッチ５４＿２からローレベルが読み出された場合には、データエリアＡ２のサブデータエリアラインＳＡＬ０中のビット線の電圧は下降する。一方、サブラッチ５４＿２がデータエリアＡ２のサブデータエリアラインＳＡＬ０中のビット線の部分と繋がったとき、サブラッチ５４＿２からハイレベルが読み出された場合には、データエリアＡ２のサブデータエリアラインＳＡＬ０中のビット線の電圧は、ワード線ＷＬとのカップリングでセルフブーストにより上昇する。そして、データエリアＡ２の選択ワード線ＷＬに例えば１６Ｖが印加され、非選択のワード線ＷＬに例えば１０Ｖが印加され、選択トランジスタＳＧＤに例えば３Ｖが印加される。 In the sub-latch 54_2 of the data area A2, a low level is latched when programming, and a high level is transferred when not programming. When the sub latch 54_2 is connected to the bit line portion in the sub data area line SAL0 of the data area A2, when the low level is read from the sub latch 54_2, the bit line in the sub data area line SAL0 of the data area A2 Voltage drops. On the other hand, when the sub latch 54_2 is connected to the bit line portion in the sub data area line SAL0 of the data area A2, if the high level is read from the sub latch 54_2, the sub latch 54_2 in the sub data area line SAL0 of the data area A2 The voltage of the bit line rises by self-boosting due to coupling with the word line WL. Then, for example, 16V is applied to the selected word line WL in the data area A2, 10V is applied to the non-selected word line WL, and 3V is applied to the selection transistor SGD, for example.
このとき、サブラッチ５４＿２から読み出されたデータがローレベルの場合には、ＭＯＳトランジスタ６１＿２はオン状態になり、データエリアＡ２のサブデータエリアラインＳＡＬ０中のビット線の電圧は下降する。したがって、選択ワード線ＷＬに例えば１６Ｖを印加すると、メモリセルのゲート・チャネル間にプログラムするのに十分な電位差が生じ、メモリセルがプログラムされる。これに対して、サブラッチ５４＿２から読み出されたデータがハイレベルの場合には、ＭＯＳトランジスタ６１＿２はオフ状態になり、データエリアＡ２のサブデータエリアラインＳＡＬ０中のビット線の電圧はワード線ＷＬとのカップリングでセルフブーストにより上昇する。このため、選択ワード線ＷＬに例えば１６Ｖを印加しても、プログラムするのに必要な電位差がメモリセルのゲート・チャネル間に生じず、メモリセルはプログラムされない。以上の書き込み動作が各メインデータ線ＭＤＬに対応する構成において行われる。これにより、データエリア２中の選択ワード線ＷＬに対応する各サブデータエリアラインＳＡＬ０のメモリセルから成るページにデータが書き込まれる。また、上記のような選択ゲート電圧を各サブセレクトトランジスタＳＳＥＬ＿０のゲートに印加して各サブセレクトトランジスタＳＳＥＬ＿０を選択すれば、各サブデータエリアラインＳＡＬ０のメモリセルそれぞれに同時にデータを書き込むことができる。このため、データエリア２の選択ワード線ＷＬに対応する各サブデータエリアラインＳＡＬ０のメモリセルから成るページに書き込まれるデータが、例えば「１０１１…」というような場合であっても、サブセレクトトランジスタＳＳＥＬ＿０への選択ゲート電圧印加により、所望のデータ書き込みを行うことができる。
At this time, when the data read from the sub latch 54_2 is at a low level, the MOS transistor 61_2 is turned on, and the voltage of the bit line in the sub data area line SAL0 of the data area A2 drops. Accordingly, when 16 V, for example, is applied to the selected word line WL, a potential difference sufficient for programming between the gate and channel of the memory cell is generated, and the memory cell is programmed. On the other hand, when the data read from the sub latch 54_2 is at a high level, the MOS transistor 61_2 is turned off, and the voltage of the bit line in the sub data area line SAL0 of the data area A2 is the same as that of the word line WL. Increased by self-boosting with the coupling. Therefore, even if, for example, 16V is applied to the selected word line WL, a potential difference necessary for programming does not occur between the gate and channel of the memory cell, and the memory cell is not programmed. The above write operation is performed in a configuration corresponding to each main data line MDL. As a result, data is written into a page composed of memory cells of each sub data area line SAL0 corresponding to the selected word line WL in the
なお、サブラッチ５４＿２から読み出されたデータがローレベル・ハイレベルのいずれであっても、データエリアＡ２のサブデータエリアラインＳＡＬ１のＭＯＳトランジスタ６２＿２はオフ状態であるため、データエリアＡ２のサブデータエリアラインＳＡＬ１中のビット線の電圧はワード線ＷＬとのカップリングでセルフブーストにより上昇する。このため、選択ワード線ＷＬに例えば１６Ｖが印加されても、プログラムするのに必要な電位差がメモリセルのゲート・チャネル間に生じず、メモリセルはプログラムされない。以上のように、サブデータエリアラインＳＡＬ１にデータを書き込ませないためには、サブセレクトトランジスタＳＳＥＬをオフにしておけばよい。 Note that the MOS transistor 62_2 in the sub data area line SAL1 in the data area A2 is in the off state regardless of whether the data read from the sub latch 54_2 is at the low level or the high level, so that the sub data area in the data area A2 The voltage of the bit line in the line SAL1 rises by self-boosting due to coupling with the word line WL. Therefore, even when, for example, 16 V is applied to the selected word line WL, a potential difference necessary for programming does not occur between the gate and channel of the memory cell, and the memory cell is not programmed. As described above, in order not to write data to the sub data area line SAL1, the sub select transistor SSEL may be turned off.
次に、サブデータエリアライン中のビット線のディスチャージ工程について説明する。図２２において、全サブデータエリアラインＳＡＬ０およびＳＡＬ１中のビット線をディスチャージするときには、全てのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌがオンされる。すなわち、ＭＯＳトランジスタ５１＿１及び５２＿１、ＭＯＳトランジスタ５１＿２及び５２＿２、ＭＯＳトランジスタ５１＿３及び５２＿３、ＭＯＳトランジスタ５１＿４及び５２＿４が全てオンされる。さらに、全てのサブセレクトトランジスタＳＳＥＬ＿０、ＳＳＥＬ＿１がオンされる。すなわち、ＭＯＳトランジスタ６１＿１及び６２＿１、ＭＯＳトランジスタ６１＿２及び６２＿２、ＭＯＳトランジスタ６１＿３及び６２＿３、ＭＯＳトランジスタ６１＿４及び６２＿４が全てオンされる。これにより、全サブデータエリアラインＳＡＬ０およびＳＡＬ１中のビット線全てがメインデータ線ＭＤＬに繋がる。そして、プリチャージセレクトトランジスタＰＳＥＬとなるＭＯＳトランジスタ５７がオンされ、例えば０ＶのＢＩＡＳ電源により、全サブデータエリアラインＳＡＬ０およびＳＡＬ１中のビット線がディスチャージされる。
Next, the discharge process of the bit lines in the sub data area line will be described. In FIG. 22, when the bit lines in all the sub data area lines SAL0 and SAL1 are discharged, all the through select transistors TSL_u and TSL_l are turned on. That is, the MOS transistors 51_1 and 52_1, the MOS transistors 51_2 and 52_2, the MOS transistors 51_3 and 52_3, and the MOS transistors 51_4 and 52_4 are all turned on. Further, all the sub-select transistors SSEL_0 and SSEL_1 are turned on. That is, the MOS transistors 61_1 and 62_1, the MOS transistors 61_2 and 62_2, the MOS transistors 61_3 and 62_3, and the MOS transistors 61_4 and 62_4 are all turned on. As a result, all the bit lines in all the sub data area lines SAL0 and SAL1 are connected to the main data line MDL. Then, the
図２３は、本発明の第２の実施形態において所定のワード線にプログラムストレスをかけたときの、他のメモリセルへの影響を説明するものである。図２３（Ａ）はビット線ＢＬ０、ＢＬ１をプリチャージするときの状態を示し、図２３（Ｂ）は選択ワード線ＷＬに対応するサブデータエリアラインＳＡＬ０のメモリセルがプログラムするビットである場合の状態を示し、図２３（Ｃ）は選択ワード線ＷＬに対応するサブデータエリアラインＳＡＬ０のメモリセルがプログラムしないビットである場合の状態を示している。なお、図２３（Ｂ）及び図２３（Ｃ）に示したメインデータ線ＭＤＬ０及びＭＤＬ１、並びにそれらに対応する、サブセレクトトランジスタＳＳＥＬ＿０及びＳＳＥＬ＿１、サブデータエリアラインＳＡＬ０及びＳＡＬ１は同じデータエリア中において並列に並んでいるものとする。また、図２３においてメインデータ線ＭＤＬの上流から下流に分岐した２つのサブデータエリアラインにより構成されたデータエリアを一例として取り上げて説明しているが、以下の説明はその他の構成のデータエリアにも適用することができる。 FIG. 23 explains the influence on other memory cells when a program stress is applied to a predetermined word line in the second embodiment of the present invention. FIG. 23A shows a state when the bit lines BL0 and BL1 are precharged, and FIG. 23B shows a case where the memory cell of the sub data area line SAL0 corresponding to the selected word line WL is a bit to be programmed. FIG. 23C shows a state in which the memory cell of the sub data area line SAL0 corresponding to the selected word line WL is a bit that is not programmed. The main data lines MDL0 and MDL1 shown in FIGS. 23B and 23C, and the corresponding sub-select transistors SSEL_0 and SSEL_1 and sub-data area lines SAL0 and SAL1 are arranged in parallel in the same data area. It is assumed that they are lined up. Further, in FIG. 23, the data area constituted by two sub data area lines branched from the upstream side to the downstream side of the main data line MDL is taken as an example, but the following explanation will be made on the data areas of other configurations. Can also be applied.
図２３（Ａ）に示すように、プリチャージ時には、サブセレクトトランジスタＳＳＥＬ＿０及びＳＳＥＬ＿１のゲートに例えば４Ｖが印加される。３ＶのＢＩＡＳ電源によりプリチャージした場合、メインデータ線ＭＤＬは３Ｖになる。このように、プリチャージ時には、サブセレクトトランジスタＳＳＥＬ＿０及びＳＳＥＬ＿１のゲートには、確実にオンさせる電圧を印加する。このため、メインデータ線ＭＤＬを通じてＢＩＡＳ電源からビット線ＢＬ０及びＢＬ１に電荷が流れ込みビット線ＢＬ０及びＢＬ１はプリチャージされる。 As shown in FIG. 23A, at the time of precharging, for example, 4V is applied to the gates of the sub-select transistors SSEL_0 and SSEL_1. When precharged by a 3V BIAS power supply, the main data line MDL becomes 3V. As described above, at the time of precharging, a voltage for surely turning on is applied to the gates of the sub-select transistors SSEL_0 and SSEL_1. Therefore, charges flow from the BIAS power supply to the bit lines BL0 and BL1 through the main data line MDL, and the bit lines BL0 and BL1 are precharged.
データ書き込み時には、選択ワード線ＷＬに例えば１６Ｖが印加され、非選択のワード線ｕＷＬには例えば１０Ｖが印加される。そして、選択ゲート線ＳＥＬＤに３Ｖが印加される。上記の通り図２３（Ｂ）における選択ワード線ＷＬに対応するサブデータエリアラインＳＡＬ０のメモリセルはプログラムされるが、この場合メインデータ線ＭＤＬ０を通じてサブラッチからローレベルのデータが供給される。このため、図２３（Ｂ）に示すようにメインデータ線ＭＤＬ０は０Ｖ程度になる。また、サブセレクトトランジスタＳＳＥＬ＿０のゲートには例えば３Ｖが印加され、サブセレクトトランジスタＳＳＥＬ＿１のゲートには０Ｖが印加される。これにより、サブセレクトトランジスタＳＳＥＬ＿０はオンし、対応するビット線ＢＬ０の電圧は０Ｖになる。このため、楕円領域Ａに囲まれたメモリセルのゲート・チャネル間にはプログラムするのに十分な電位差が生じて、プログラムされる。一方、同一のＮＡＮＤストリングの非選択のメモリセルには、非選択のワード線ｕＷＬ電圧として、１０Ｖが印加される。このとき、それらのメモリセルのゲート・チャネル間にはプログラムするのに十分な電位差が生じず、プログラムされない。 At the time of data writing, for example, 16V is applied to the selected word line WL, and for example, 10V is applied to the unselected word line uWL. Then, 3V is applied to the selection gate line SELD. As described above, the memory cell of the sub data area line SAL0 corresponding to the selected word line WL in FIG. 23B is programmed. In this case, low level data is supplied from the sub latch through the main data line MDL0. Therefore, the main data line MDL0 is about 0V as shown in FIG. For example, 3V is applied to the gate of the sub-select transistor SSEL_0, and 0V is applied to the gate of the sub-select transistor SSEL_1. As a result, the sub-select transistor SSEL_0 is turned on, and the voltage of the corresponding bit line BL0 becomes 0V. Therefore, a potential difference sufficient for programming is generated between the gate and the channel of the memory cell surrounded by the ellipse region A, and the memory cell is programmed. On the other hand, 10 V is applied as a non-selected word line uWL voltage to non-selected memory cells of the same NAND string. At this time, a potential difference sufficient for programming does not occur between the gate and the channel of these memory cells, and the memory cells are not programmed.
また、サブセレクトトランジスタＳＳＥＬ＿１はオフで、これに接続されたビット線ＢＬ１はフローティングになっている。そのビット線ＢＬ１の電圧は、ワード線とのカップリングでセルフブーストにより、８Ｖ程度に上昇する。このため、楕円領域Ｂに囲まれたメモリセルのゲート・チャネル間にはプログラムするのに十分な電位差が生じず、プログラムされない。同一のＮＡＮＤストリングの非選択のメモリセルには、非選択のワード線ｕＷＬ電圧として、１０Ｖが印加される。このとき、それらのメモリセルのゲート・チャネル間にはプログラムするのに十分な電位差が生じず、プログラムされない。 The sub-select transistor SSEL_1 is off, and the bit line BL1 connected to the sub-select transistor SSEL_1 is in a floating state. The voltage of the bit line BL1 rises to about 8V due to self-boost by coupling with the word line. For this reason, a potential difference sufficient for programming does not occur between the gate and the channel of the memory cell surrounded by the elliptic region B, and the memory cell is not programmed. An unselected memory cell of the same NAND string is applied with 10V as the unselected word line uWL voltage. At this time, a potential difference sufficient for programming does not occur between the gate and the channel of these memory cells, and the memory cells are not programmed.
また、上記の通り図２３（Ｃ）における選択ワード線ＷＬに対応するサブデータエリアラインＳＡＬ０のメモリセルはプログラムされないが、この場合メインデータ線ＭＤＬ１を通じてサブラッチからハイレベルのデータが供給される。このため、図２３（Ｃ）に示すようにメインデータ線ＭＤＬ１の電圧はプリチャージ時におけるＢＩＡＳ電源の電圧である３Ｖ程度になる。上記説明したように、サブセレクトトランジスタＳＳＥＬ＿０のゲートには３Ｖが印加され、サブセレクトトランジスタＳＳＥＬ＿１のゲートには０Ｖが印加されている。 Further, as described above, the memory cell of the sub data area line SAL0 corresponding to the selected word line WL in FIG. 23C is not programmed, but in this case, high level data is supplied from the sub latch through the main data line MDL1. For this reason, as shown in FIG. 23C, the voltage of the main data line MDL1 is about 3 V, which is the voltage of the BIAS power supply during precharging. As described above, 3V is applied to the gate of the sub-select transistor SSEL_0, and 0V is applied to the gate of the sub-select transistor SSEL_1.
ところで、サブセレクトトランジスタＳＳＥＬ＿０を３Ｖとしたのは、メインデータ線ＭＤＬ１における電圧であるプリチャージ時におけるＢＩＡＳ電源の電圧３Ｖを考慮したためである。このことについて以下説明する。 By the way, the reason why the sub-select transistor SSEL_0 is set to 3V is that the voltage of the BIAS power supply 3V at the time of precharging, which is the voltage on the main data line MDL1, is taken into consideration. This will be described below.
選択ワード線ＷＬに対応するメモリセルがプログラムしないビットである場合、図２３（Ｃ）に示すようにそのメモリセルに対応するビット線ＢＬ０の電圧を所定の電圧（例えば、８Ｖ程度）にする必要がある。その所定の電圧は、ワード線とのカップリングによるセルフブーストにより形成させる。 If the memory cell corresponding to the selected word line WL is an unprogrammed bit, the voltage of the bit line BL0 corresponding to that memory cell needs to be a predetermined voltage (for example, about 8 V) as shown in FIG. There is. The predetermined voltage is formed by self-boost by coupling with the word line.
ここで、サブセレクトトランジスタＳＳＥＬ＿０における選択ゲート電圧をメインデータ線ＭＤＬ１の電圧よりも高くし過ぎると、図２３（Ｃ）におけるサブセレクトトランジスタＳＳＥＬ＿０がオンしてしまい、ビット線ＢＬ０はフローティング状態にならず、ワード線とのカップリングによるセルフブーストによりビット線ＢＬ０に所定の電圧を形成させられない。これでは、ビット線ＢＬ０の電圧が下がってしまい、楕円領域Ｃに囲まれたメモリセルをプログラムしないための電圧条件が担保されない可能性がある。 Here, if the selection gate voltage in the sub-select transistor SSEL_0 is set higher than the voltage of the main data line MDL1, the sub-select transistor SSEL_0 in FIG. 23C is turned on, and the bit line BL0 is not in a floating state. A predetermined voltage cannot be formed on the bit line BL0 by self-boost by coupling with the word line. In this case, the voltage of the bit line BL0 is lowered, and there is a possibility that the voltage condition for not programming the memory cell surrounded by the elliptical region C may not be ensured.
一方、サブセレクトトランジスタＳＳＥＬ＿０における選択ゲート電圧を低くし過ぎると、図２３（Ｃ）におけるサブセレクトトランジスタＳＳＥＬ＿０はオフになるから問題ないが、図２３（Ｂ）におけるサブセレクトトランジスタＳＳＥＬ＿０までオフになってしまい、楕円領域Ａに囲まれたメモリセルをプログラムできなくなってしまう。 On the other hand, if the selection gate voltage in the sub-select transistor SSEL_0 is too low, there is no problem because the sub-select transistor SSEL_0 in FIG. 23C is turned off, but the sub-select transistor SSEL_0 in FIG. As a result, the memory cell surrounded by the elliptical area A cannot be programmed.
したがって、サブセレクトトランジスタＳＳＥＬ＿０を選択する際の選択ゲート電圧は、図２３（Ｂ）の方はオンし、かつ図２３（Ｃ）の方はオフする（または、ビット線ＢＬ０から電荷がメインデータ線ＭＤＬ１にリークしない）ことを同時に満たす電圧にする必要がある。サブセレクトトランジスタＳＳＥＬ＿０がオンするには、サブセレクトトランジスタＳＳＥＬ＿０の閾値よりも大きな電圧が必要である。また、ビット線ＢＬ０から電荷がメインデータ線ＭＤＬ１に流れ出さないためには、サブセレクトトランジスタＳＳＥＬ＿０におけるゲート・ドレイン間の電圧がサブセレクトトランジスタＳＳＥＬ＿０の閾値Ｖｔｈ以下である必要がある。このような条件を満たすサブセレクトトランジスタＳＳＥＬ＿０の選択ゲート電圧として、「サブラッチから供給されるローレベルのデータに相当するローレベル電圧＋サブセレクトトランジスタＳＳＥＬ＿０の閾値Ｖｔｈ」〜「サブラッチから供給されるハイレベルのデータに相当するハイレベル電圧＋サブセレクトトランジスタＳＳＥＬ＿０の閾値Ｖｔｈ」の間の電圧が想定される。図２３（Ｂ）および図２３（Ｃ）においては、サブラッチから供給されるローレベルのデータに相当するローレベル電圧は０Ｖ（ＭＤＬ０の電圧）で、サブラッチから供給されるハイレベルのデータに相当するハイレベル電圧は３Ｖ（ＭＤＬ１の電圧であり、プリチャージ時におけるＢＩＡＳ電源の電圧に相当する）である。そして、サブセレクトトランジスタＳＳＥＬ＿０の閾値Ｖｔｈを、例えば０．７Ｖとすると、図２３（Ｂ）および図２３（Ｃ）において選択ゲート電圧は、０．７Ｖ〜３．７Ｖの間の電圧が想定される。 Therefore, the selection gate voltage when selecting the sub-select transistor SSEL_0 is turned on in FIG. 23B and turned off in FIG. 23C (or the charge is transferred from the bit line BL0 to the main data line). It is necessary to make the voltage satisfying that it does not leak to MDL1. In order to turn on the sub-select transistor SSEL_0, a voltage larger than the threshold value of the sub-select transistor SSEL_0 is required. Further, in order to prevent the charge from flowing out from the bit line BL0 to the main data line MDL1, the voltage between the gate and the drain in the sub-select transistor SSEL_0 needs to be equal to or lower than the threshold value Vth of the sub-select transistor SSEL_0. As the selection gate voltage of the sub-select transistor SSEL_0 that satisfies such conditions, “low level voltage corresponding to low-level data supplied from the sub-latch + threshold value Vth of the sub-select transistor SSEL_0” to “high level supplied from the sub-latch” A voltage between the high level voltage corresponding to the data + the threshold Vth of the sub-select transistor SSEL_0 ”is assumed. In FIGS. 23B and 23C, the low level voltage corresponding to the low level data supplied from the sub-latch is 0V (the voltage of MDL0), which corresponds to the high level data supplied from the sub latch. The high level voltage is 3V (the voltage of MDL1, which corresponds to the voltage of the BIAS power supply during precharging). If the threshold value Vth of the sub-select transistor SSEL_0 is 0.7V, for example, the selection gate voltage in FIGS. 23B and 23C is assumed to be a voltage between 0.7V and 3.7V. .
図２３（Ｃ）のビット線ＢＬ１は、ワード線とのカップリングで、セルフブーストにより、８Ｖ程度に上昇する。図２３（Ｃ）のビット線ＢＬ１が８Ｖなので、図２３（Ｃ）のビット線ＢＬ１に対応するＮＡＮＤストリングのメモリセルのゲート・チャネル間にはプログラムするのに十分な電位差が生じず、プログラムされない。 The bit line BL1 in FIG. 23C rises to about 8 V by self-boost due to coupling with the word line. Since the bit line BL1 in FIG. 23C is 8V, a potential difference sufficient for programming is not generated between the gate and the channel of the memory cell of the NAND string corresponding to the bit line BL1 in FIG. .
以上のようにこの実施形態では、プリチャージ時には、サブセレクトトランジスタＳＳＥＬ＿０及びＳＳＥＬ＿１のゲートに４Ｖが印加され、データ書き込み時には、選択する側のサブセレクトトランジスタＳＳＥＬ＿０に３Ｖ程度が印加され、選択しない側のサブセレクトトランジスタＳＳＥＬ＿１のゲートに０Ｖが印加される。これにより、サブセレクトトランジスタＳＳＥＬ＿０またはＳＳＥＬ＿１のゲート電圧を上記のような条件を満たす電圧に設定すれば、同一の電圧によりプログラムするビットとプログラムしないビットを制御することができる。 As described above, in this embodiment, 4 V is applied to the gates of the sub-select transistors SSEL_0 and SSEL_1 at the time of precharging, and about 3 V is applied to the sub-select transistor SSEL_0 on the selection side at the time of data writing. 0V is applied to the gate of the sub-select transistor SSEL_1. As a result, if the gate voltage of the sub-select transistor SSEL_0 or SSEL_1 is set to a voltage that satisfies the above conditions, it is possible to control a bit that is programmed and a bit that is not programmed with the same voltage.
＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。図２４は、本発明の第３の実施形態のＮＡＮＤ型フラッシュメモリを示すものである。図２４に示すように、本発明の第３の実施形態のＮＡＮＤ型フラッシュメモリは、メモリセルアレイ３０１、コマンドデコーダ３１０、アドレスデコーダ３１１、メモリコアコントローラ３１２、Ｘデコーダ３１３、ＴＳＬコントローラ３１４、サブラッチ／ＳＬＳＥＬコントローラ３１５、ＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ３１６、電源制御回路３１７、Ｉ／Ｏバッファ３１８、ＳＲＡＭ３１９、メインバッファ３２０、ＳＳＥＬコントローラ３２１とから構成されている。
<Third Embodiment>
Next, a third embodiment of the present invention will be described. FIG. 24 shows a NAND flash memory according to the third embodiment of the present invention. As shown in FIG. 24, the NAND flash memory according to the third embodiment of the present invention includes a
メモリセルアレイ３０１は、図２に示すメモリセルアレイ１と同様の構成をしている。すなわち、メモリプレーンを、複数のデータエリアＡ１、Ａ２、Ａ３、Ａ４に分割し、各データエリアの分割部（例えば、データエリアＡ１〜Ａ４の底部）にスロット部Ｂ１〜Ｂ４を設けている。そして、メモリプレーンは、ビット線ＢＬ方向に沿って分割されている。すなわち、複数のデータエリアＡ１、Ａ２、Ａ３、Ａ４は、ビット線方向に直列に接続された態様になっている。
The
メモリセルアレイ３０１、コマンドデコーダ３１１、メモリコアコントローラ３１２、Ｘデコーダ３１３、ＴＳＬコントローラ３１４、サブラッチ／ＳＬＳＥＬコントローラ３１５、ＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ３１６、電源制御回路３１７、Ｉ／Ｏバッファ３１８、ＳＲＡＭ３１９、メインバッファ３２０、ＳＳＥＬコントローラ３２１は、前述の第３の実施形態における、メモリセルアレイ２０１、コマンドデコーダ２１０、アドレスデコーダ２１１、メモリコアコントローラ２１２、Ｘデコーダ２１３、ＴＳＬコントローラ２１４、サブラッチ／ＳＬＳＥＬコントローラ２１５、ＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ２１６、電源制御回路２１７、Ｉ／Ｏバッファ２１８、ＳＲＡＭ２１９、メインバッファ２２０、ＳＳＥＬコントローラ２２１と同様である。
但し、この実施形態では、スロット部Ｂ１、Ｂ２、Ｂ３、…には、２つのサブラッチが設けられている。また、２つのサブラッチを制御するために、サブラッチ／ＳＳＥＬコントローラ３１５は、２つのサブラッチセレクトトランジスタＳＬＳＥＬを制御するための信号ＳＬＳＥＬ＿０及びＳＬＳＥＬ＿１と、２つのラッチ信号ＬＴ＿０及びＬＴ＿１を出力する。また、１つのメインデータ線ＭＤＬに対して、２つのセレクトトランジスタＢＳＥＬが設けられており、サブラッチ／ＳＳＥＬコントローラ３１５は、２つのセレクトトランジスタＢＳＥＬを制御するための信号ＢＳＥＬ＿０及びＢＳＥＬ＿１を出力する。
However, in this embodiment, two sub-latches are provided in the slot portions B1, B2, B3,. In order to control the two sub-latches, the sub-latch /
図２５は、本発明の第３の実施形態のメモリセルアレイ３１０の一例を示すものである。データエリアＡ１には、例えばデータエリア要素１が少なくとも１つ含まれている。図２５においてデータエリアＡ１は、データエリア要素１が並列に複数並んだ態様を図示しているが、これに限るものではなく、例えば図２１における態様であってもよい。データエリアＡ１においてデータエリア要素１は、メインデータ線ＭＤＬからＭＯＳトランジスタ６１＿１及び６２＿１を介して２つのサブデータエリアラインＳＡＬ０及びＳＡＬ１が分岐した態様になっている。ＭＯＳトランジスタ６１＿１及び６２＿１は、サブセレクトトランジスタＳＳＥＬ＿０及びＳＳＥＬ＿１を構成する。データエリアＡ１の底部には、スロット部Ｂ１が設けられる。スロット部Ｂ１には、ＭＯＳトランジスタ５１＿１及び５２＿１と、ＭＯＳトランジスタ５３ａ＿１及び５３ｂ＿１と、サブラッチ５４ａ＿１及び５４ｂ＿１とが配設されている。ＭＯＳトランジスタ５１＿１及び５２＿１は、データエリアＡ１のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌを構成する。ＭＯＳトランジスタ５３ａ＿１及び５３ｂ＿１は、データエリアＡ１のサブラッチセレクトトランジスタＳＬＳＥＬ＿０及びＳＬＳＥＬ＿１を構成する。なお、スロット部Ｂ１においてデータエリアＡ１の左から２番目のデータエリア要素１に対応する部分の構成は図示していないが、データエリアＡ１の左から２番目のデータエリア要素１に対応する部分の構成は、データエリアＡ１の一番左のデータエリア要素１に対応する部分の構成と同様である。
FIG. 25 shows an example of the
データエリアＡ２には、例えばデータエリア要素１が少なくとも１つ含まれている。図２５においてデータエリアＡ２は、データエリア要素１が並列に複数並んだ態様を図示しているが、これに限るものではなく、図２１における態様のデータエリア要素２及び３が並列に複数並んだ態様であってもよい。データエリアＡ２においてデータエリア要素１は、メインデータ線ＭＤＬからＭＯＳトランジスタ６１＿２及び６２＿２を介して２つのサブデータエリアラインＳＡＬ０及びＳＡＬ１が分岐した態様になっている。ＭＯＳトランジスタ６１＿２及び６２＿２は、サブセレクトトランジスタＳＳＥＬ＿０及びＳＳＥＬ＿１を構成する。データエリアＡ２の底部には、スロット部Ｂ２が設けられる。スロット部Ｂ２には、ＭＯＳトランジスタ５１＿２及び５２＿２と、ＭＯＳトランジスタ５３ａ＿２及び５３ｂ＿２と、サブラッチ５４ａ＿２及び５４ｂ＿２とが配設されている。ＭＯＳトランジスタ５１＿２及び５２＿２は、データエリアＡ２のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌを構成する。ＭＯＳトランジスタ５３ａ＿２及び５３ｂ＿２は、データエリアＡ２のサブラッチセレクトトランジスタＳＬＳＥＬ＿０及びＳＬＳＥＬ＿１を構成する。なお、スロット部Ｂ２においてデータエリアＡ２の左から２番目のデータエリア要素１に対応する部分の構成は図示していないが、データエリアＡ２の左から２番目のデータエリア要素１に対応する部分の構成は、データエリアＡ２の一番左のデータエリア要素１に対応する部分の構成と同様である。
For example, at least one
データエリアＡ３には、例えばデータエリア要素１が少なくとも１つ含まれている。図２５においてデータエリアＡ３は、データエリア要素１が並列に複数並んだ態様を図示しているが、これに限るものではなく、図２１における態様のデータエリア要素２及び３が並列に複数並んだ態様であってもよい。データエリアＡ３においてデータエリア要素１は、メインデータ線ＭＤＬからＭＯＳトランジスタ６１＿３及び６２＿３を介して２つのサブデータエリアラインＳＡＬ０及びＳＡＬ１が分岐した態様になっている。ＭＯＳトランジスタ６１＿３及び６２＿３は、サブセレクトトランジスタＳＳＥＬ＿０及びＳＳＥＬ＿１を構成する。データエリアＡ３の底部には、スロット部Ｂ３が設けられる。スロット部Ｂ３には、ＭＯＳトランジスタ５１＿３及び５２＿３と、ＭＯＳトランジスタ５３ａ＿３及び５３ｂ＿３と、サブラッチ５４ａ＿３及び５４ｂ＿３とが配設されている。ＭＯＳトランジスタ５１＿３及び５２＿３は、スルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌを構成する。ＭＯＳトランジスタ５３ａ＿３及び５３ｂ＿３は、データエリアＡ３のサブラッチセレクトトランジスタＳＬＳＥＬ＿０及びＳＳＥＬ＿１を構成する。なお、スロット部Ｂ３においてデータエリアＡ３の左から２番目のデータエリア要素１に対応する部分の構成は図示していないが、データエリアＡ３の左から２番目のデータエリア要素１に対応する部分の構成は、データエリアＡ３の一番左のデータエリア要素１に対応する部分の構成と同様である。
The data area A3 includes at least one
データエリアＡ４には、例えばデータエリア要素１が少なくとも１つ含まれている。図２５においてデータエリアＡ４は、データエリア要素１が並列に複数並んだ態様を図示しているが、これに限るものではなく、図２１における態様のデータエリア要素２及び３が並列に複数並んだ態様であってもよい。データエリアＡ４においてデータエリア要素１は、メインデータ線ＭＤＬからＭＯＳトランジスタ６１＿４及び６２＿４を介して２つのサブデータエリアラインＳＡＬ０及びＳＡＬ１が分岐した態様になっている。ＭＯＳトランジスタ６１＿４及び６２＿４は、サブセレクトトランジスタＳＳＥＬ＿０及びＳＳＥＬ＿１を構成する。データエリアＡ４の底部には、スロット部Ｂ４が設けられる。スロット部Ｂ４には、ＭＯＳトランジスタ５１＿４及び５２＿４と、ＭＯＳトランジスタ５３ａ＿４及び５３ｂ＿４と、サブラッチ５４ａ＿４及び５４ｂ＿４とが配設されている。ＭＯＳトランジスタ５１＿４及び５２＿４は、データエリアＡ４のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌを構成する。ＭＯＳトランジスタ５３ａ＿４及び５３ｂ＿４は、データエリアＡ３のサブラッチセレクトトランジスタＳＬＳＥＬ＿０及びＳＬＳＥＬ＿１を構成する。なお、スロット部Ｂ４においてデータエリアＡ４の左から２番目のデータエリア要素１に対応する部分の構成は図示していないが、データエリアＡ４の左から２番目のデータエリア要素１に対応する部分の構成は、データエリアＡ４の一番左のデータエリア要素１に対応する部分の構成と同様である。
The data area A4 includes at least one
また、メインバッファ３２０とメインデータ線ＭＤＬとの間に、ＭＯＳトランジスタ５６＿１及び５６＿２が設けられる。ＭＯＳトランジスタ５６＿１及び５６＿２は、メインバッファ３２０とメインデータ線ＭＤＬとの接続・非接続を選択するためのセレクトトランジスタＢＳＥＬを構成する。ＭＯＳトランジスタ５６＿１からはデータＰＢ＿０が出力され、ＭＯＳトランジスタ５６＿２からは、データＰＢ＿１が出力される。また、メインデータ線ＭＤＬに対して、ＭＯＳトランジスタ５７が設けられる。ＭＯＳトランジスタ５７は、プリチャージセレクトトランジスタＰＳＥＬを構成する。
In addition, MOS transistors 56_1 and 56_2 are provided between the
この実施形態では、各データエリアＡ１〜Ａ４に、それぞれ、サブラッチ５４ａ＿１〜５４ａ＿４と、サブラッチ５４ｂ＿１〜５４ｂ＿４との２つのサブラッチを設けるようにしている。これにより、一方の各サブラッチ５４ａ＿１〜５４ａ＿４に、各サブデータエリアラインＳＡＬ０に書き込むデータをラッチし、他方の各サブラッチ５４ｂ＿１〜５４ｂ＿４に、各サブデータエリアラインＳＡＬ１に書き込むデータをラッチし、各サブデータエリアラインＳＡＬ０と各サブデータエリアラインＳＡＬ１とに順次データを書き込んでいくことができる。 In this embodiment, each of the data areas A1 to A4 is provided with two sub latches, that is, sub latches 54a_1 to 54a_4 and sub latches 54b_1 to 54b_4. Thereby, data to be written to each sub data area line SAL0 is latched in each of the sub latches 54a_1 to 54a_4, and data to be written to each sub data area line SAL1 is latched to each of the other sub latches 54b_1 to 54b_4. Data can be sequentially written to the area line SAL0 and each sub data area line SAL1.
次に、本発明の第３の実施形態のデータ書き込み時の動作について、フローチャート及び波形図を用いて説明する。図２６は、本発明の第３の実施形態のＮＡＮＤ型フラッシュメモリのデータ書き込み時の処理を示すフローチャートであり、図２７は、その波形図を示すものである。なお、図２６、図２７においては、データＰＢ＿０のみを書き込む場合についての動作であり、本発明の第２の実施形態の動作にも適用できる。また、以下に説明する各動作は、並列に設けられた各メインデータ線ＭＤＬに対応する各構成において行われる。 Next, an operation at the time of data writing according to the third embodiment of the present invention will be described with reference to a flowchart and a waveform diagram. FIG. 26 is a flowchart showing processing at the time of data writing in the NAND flash memory according to the third embodiment of the present invention, and FIG. 27 is a waveform diagram thereof. 26 and 27 are operations when only data PB_0 is written, and can be applied to the operation of the second embodiment of the present invention. Each operation described below is performed in each configuration corresponding to each main data line MDL provided in parallel.
図２６に示すように、データ書き込み時には、プログラムコマンド（例えば８０ｈ）が入力される（ステップＳ１０１）。そして、サブラッチ（サブラッチ５４ａ＿１〜５４ａ＿４及び５４ｂ＿１〜５４ｂ＿４）がリセットされる（ステップＳ１０２）。図２７において、時刻Ｔ１は、このサブラッチのリセット工程での波形を示している。図２７に示すように、時刻Ｔ１では、リセット信号ＲＳＴＲがＶｃｃレベルとなる。 As shown in FIG. 26, at the time of data writing, a program command (for example, 80h) is input (step S101). Then, the sub latches (sub latches 54a_1 to 54a_4 and 54b_1 to 54b_4) are reset (step S102). In FIG. 27, time T1 shows a waveform in the reset process of the sub-latch. As shown in FIG. 27, at time T1, the reset signal RSTR is at the Vcc level.
図２６に示すように、サブラッチのリセットが完了したら、データがサブラッチに転送される（ステップＳ１０３）。図２７において、時刻Ｔ２は、このデータの転送処理の工程での波形を示している。 As shown in FIG. 26, when the resetting of the sub latch is completed, the data is transferred to the sub latch (step S103). In FIG. 27, time T2 shows a waveform in the data transfer process.
図２７に示すように、時刻Ｔ２では、セレクトトランジスタＢＳＥＬ＿０のゲートに例えば４Ｖが印加され、そのセレクトトランジスタＢＳＥＬ＿０（ＭＯＳトランジスタ５６＿１）がオンされる。また、書き込み対象データエリアに対応するスロット部の上側のスルーセレクトトランジスタＴＳＬ＿ｕ（書き込み対象データエリアがデータエリアＡ２の場合にはＭＯＳトランジスタ５２＿２）のゲートには０Ｖが印加され、そのスルーセレクトトランジスタＴＳＬ＿ｕはオフされる。書き込み対象データエリアより下のデータエリアに対応するスロット部のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌのゲートには４Ｖが印加され、それらスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌはオンされる。また、書き込み対象データエリアに対応するスロット部のサブラッチセレクトトランジスタＳＬＳＥＬ＿０（書き込み対象データエリアがデータエリアＡ２の場合にはＭＯＳトランジスタ５３ａ＿２）のゲートには４Ｖが印加され、そのサブラッチセレクトトランジスタＳＬＳＥＬ＿０はオンされる。そして、サブラッチ（書き込み対象データエリアがデータエリアＡ２の場合にはサブラッチ５４ａ＿２）に、ラッチ信号ＬＴ＿０が供給される（ステップＳ１０３）。これにより、メインバッファ３２０のデータＰＢ＿０は、メインデータ線ＭＤＬを介して、サブラッチセレクトトランジスタＳＬＳＥＬ＿０に対応するサブラッチ（書き込み対象データエリアがデータエリアＡ２の場合にはサブラッチ５４ａ＿２）にラッチされる。データＰＢ＿０は、プログラムしないときにはハイレベル、プログラムするときにはローレベルのデータである。図２７に示すように、データＰＢ＿０が転送される際、データＰＢ＿０がハイレベルの場合は、メインデータ線ＭＤＬ及びビット線ＢＬ上にハイレベル電圧Ｖｃｃとして表れる（時刻Ｔ２のＭＤＬ／ＢＬの点線参照）。また、データＰＢ＿０が転送される際、データＰＢ＿０がローレベルの場合は、メインデータ線ＭＤＬ及びビット線ＢＬ上にローレベル電圧０Ｖとして表れる（時刻Ｔ２のＭＤＬ／ＢＬの実線参照）。なお、並列に設けられた各メインデータ線ＭＤＬに対応する構成においても上記と同様にデータ転送動作が行われる。
As shown in FIG. 27, at time T2, for example, 4V is applied to the gate of the select transistor BSEL_0, and the select transistor BSEL_0 (MOS transistor 56_1) is turned on. Further, 0V is applied to the gate of the through select transistor TSL_u on the upper side of the slot corresponding to the write target data area (or the MOS transistor 52_2 when the write target data area is the data area A2), and the through select transistor TSL_u is Turned off. 4V is applied to the gates of the through select transistors TSL_u and TSL_l in the slot corresponding to the data area below the write target data area, and the through select transistors TSL_u and TSL_l are turned on. In addition, 4 V is applied to the gate of the sub-latch select transistor SLSEL_0 in the slot corresponding to the write target data area (or the MOS transistor 53a_2 when the write target data area is the data area A2), and the sub-latch select transistor SLSEL_0 is Turned on. Then, the latch signal LT_0 is supplied to the sub-latch (sub-latch 54a_2 when the write target data area is the data area A2) (step S103). As a result, the data PB_0 of the
データＰＢ＿０がサブラッチ５４ａ＿２に転送されたら、上記各トランジスタはオフになり（ステップＳ１０４）、プログラムベリファイが行われる（ステップＳ１０５）。なお、並列に設けられた各メインデータ線ＭＤＬに対応する構成においても上記と同様にプログラムベリファイが行われる。 When the data PB_0 is transferred to the sub-latch 54a_2, each of the transistors is turned off (step S104), and program verification is performed (step S105). Note that the program verify is performed in the same manner as described above also in the configuration corresponding to each main data line MDL provided in parallel.
プログラムベリファイにおいて、書き込むべきデータ通りにメモリに書き込まれておらず、データの書き込みが失敗であったと確認された場合、全てのサブデータエリアライン中のビット線ＢＬのプリチャージが行われる（ステップＳ１０６）。 In the program verify, when it is confirmed that the data writing is not successful because the data to be written is not written, the bit lines BL in all the sub data area lines are precharged (step S106). ).
図２７において時刻Ｔ３は、サブデータエリアライン中のビット線ＢＬのプリチャージ工程での波形を示している。図２７に示すように、プリチャージ工程では、全てのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌのゲートに４Ｖが印加され、スルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌがオンされる。また、全てのサブセレクトトランジスタＳＳＥＬ＿０、ＳＳＥＬ＿１のゲートに４Ｖが印加され、全てのサブセレクトトランジスタＳＳＥＬ＿０、ＳＳＥＬ＿１がオンされる。これにより、メインデータ線ＭＤＬと全てのサブデータエリアラインが繋がれた状態になる。 In FIG. 27, a time T3 shows a waveform in the precharge process of the bit line BL in the sub data area line. As shown in FIG. 27, in the precharge process, 4V is applied to the gates of all the through select transistors TSL_u and TSL_l, and the through select transistors TSL_u and TSL_l are turned on. Further, 4 V is applied to the gates of all the sub-select transistors SSEL_0 and SSEL_1, and all the sub-select transistors SSEL_0 and SSEL_1 are turned on. As a result, the main data line MDL and all the sub data area lines are connected.
そして、プリチャージセレクトトランジスタＰＳＥＬがオンされ、例えば３ＶのＢＩＡＳ電源によりメインデータ線ＭＤＬを通じて全てのサブデータエリアライン中のビット線ＢＬがプリチャージされる。これにより、サブデータエリアライン中のビット線ＢＬは、３Ｖにプリチャージされる。プリチャージが終了したら、プリチャージセレクトトランジスタＰＳＥＬがオフされ、ＢＩＡＳ電源が０Ｖになり、スルーセレクトトランジスタＴＳＬ＿ｌ、サブセレクトトランジスタＳＳＥＬ＿１がオフされる（ステップＳ１０７）。また、少なくとも書き込み対象データエリアと隣接する上側のデータエリアに対応するスロット部のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌのいずれか、または両方に０Ｖが印加されてオフにされる。これにより、書き込み対象データエリアと他のデータエリアとの接続を分断する。なお、並列に設けられた各メインデータ線ＭＤＬに対応する構成においても上記と同様にプリチャージが行われる。そして、選択ワード線ＷＬに高電圧を印加してメモリセルにプログラムストレスが与えられる（ステップＳ１０８）。 Then, the precharge select transistor PSEL is turned on, and the bit lines BL in all the sub data area lines are precharged through the main data line MDL by a 3 V BIAS power supply, for example. As a result, the bit line BL in the sub data area line is precharged to 3V. When the precharge is completed, the precharge select transistor PSEL is turned off, the BIAS power supply becomes 0 V, and the through select transistor TSL_l and the sub select transistor SSEL_1 are turned off (step S107). In addition, 0 V is applied to at least one of or both of the through select transistors TSL_u and TSL_l in the slot corresponding to the upper data area adjacent to the write target data area to be turned off. As a result, the connection between the write target data area and the other data area is cut off. Note that the precharge is performed in the same manner as described above also in the configuration corresponding to each main data line MDL provided in parallel. Then, a high voltage is applied to the selected word line WL to apply program stress to the memory cell (step S108).
図２７において時刻Ｔ４は、プログラムストレスを与えるときの波形を示している。図２７に示すように、プログラムストレスを与えるときには、一方のサブセレクトトランジスタＳＳＥＬ＿０に３Ｖが印加され、他方のサブセレクトトランジスタＳＳＥＬ＿１に０Ｖが印加される。なお、サブセレクトトランジスタＳＳＥＬ＿０に３Ｖを印加しているのは、図２３で説明済みであるため、その説明を省略する。そして、対象となるブロックの選択ワード線ＷＬに例えば１６Ｖが印加され、非選択のワード線ｕＷＬに例えば１０Ｖが印加され、選択ゲート線ＳＥＬＤに例えば３Ｖが印加され、選択ゲート線ＳＥＬＳに例えば０Ｖが印加される（ステップＳ１０８）。以上の書き込み動作が各メインデータ線ＭＤＬに対応する構成において行われる。これにより、選択ワード線ＷＬに対応する各サブデータエリアラインＳＡＬ０のメモリセルから成るページにデータが書き込まれる。なお、各サブセレクトトランジスタＳＳＥＬ＿１を選択し、各サブセレクトトランジスタＳＳＥＬ＿０を非選択とすれば、選択ワード線ＷＬに対応する各サブデータエリアラインＳＡＬ１のメモリセルから成るページにデータが書き込まれる。プログラムストレスが終了すると、選択ゲート線ＳＥＬＤが０Ｖになり、選択ワード線ＷＬ及び非選択のワード線ｕＷＬの電圧が０Ｖになる（ステップＳ１０９）。 In FIG. 27, time T4 shows a waveform when program stress is applied. As shown in FIG. 27, when applying program stress, 3V is applied to one sub-select transistor SSEL_0, and 0V is applied to the other sub-select transistor SSEL_1. The reason why 3 V is applied to the sub-select transistor SSEL_0 has already been described with reference to FIG. For example, 16V is applied to the selected word line WL of the target block, 10V is applied to the unselected word line uWL, 3V is applied to the selection gate line SELD, and 0V is applied to the selection gate line SELS, for example. Applied (step S108). The above write operation is performed in a configuration corresponding to each main data line MDL. As a result, data is written to a page composed of memory cells of each sub data area line SAL0 corresponding to the selected word line WL. If each sub-select transistor SSEL_1 is selected and each sub-select transistor SSEL_0 is not selected, data is written to a page composed of memory cells in each sub-data area line SAL1 corresponding to the selected word line WL. When the program stress ends, the selection gate line SELD becomes 0V, and the voltages of the selected word line WL and the unselected word line uWL become 0V (step S109).
なお、サブラッチから出力されたデータがローレベルの場合、サブセレクトトランジスタＳＳＥＬ＿０はオンするため、サブセレクトトランジスタＳＳＥＬ＿０に接続されたビット線ＢＬは０Ｖになる（時刻Ｔ４のＭＤＬ／ＢＬ実線参照）。そして、選択ワード線ＷＬに対応するメモリセルはプログラムされる。一方、サブラッチから出力されたデータがハイレベルの場合、サブセレクトトランジスタＳＳＥＬ＿０はオフになるため、サブセレクトトランジスタＳＳＥＬ＿０に接続されたビット線ＢＬはフローティング状態になる。このため、ＳＳＥＬ＿０に接続されたビット線ＢＬは、ワード線ＷＬとのカップリングでセルフブーストにより８Ｖ程度に上昇する（時刻Ｔ４のＭＤＬ／ＢＬ点線参照）。このため、メモリセルのゲート・チャネル間に十分な電位差が生じず、プログラムされない。その後、そのサブラッチに対応するサブラッチセレクトトランジスタＳＬＳＥＬ＿０のゲートに０Ｖを印加して、そのサブラッチセレクトトランジスタＳＬＳＥＬ＿０をオフにすると、対応するサブラッチからハイレベルのデータが出力されなくなる。そして、３Ｖの選択ゲート電圧を印加されたサブセレクトトランジスタＳＳＥＬ＿０はオン状態になる。このため、８Ｖ程度に上昇したビット線ＢＬから電荷が徐々にディスチャージされていく（時刻Ｔ４のＭＤＬ／ＢＬ点線参照）。 When the data output from the sub-latch is at a low level, the sub-select transistor SSEL_0 is turned on, so that the bit line BL connected to the sub-select transistor SSEL_0 becomes 0V (see the MDL / BL solid line at time T4). Then, the memory cell corresponding to the selected word line WL is programmed. On the other hand, when the data output from the sub-latch is at a high level, the sub-select transistor SSEL_0 is turned off, so that the bit line BL connected to the sub-select transistor SSEL_0 is in a floating state. For this reason, the bit line BL connected to SSEL_0 rises to about 8 V by coupling with the word line WL (see the MDL / BL dotted line at time T4). For this reason, a sufficient potential difference does not occur between the gate and channel of the memory cell, and the memory cell is not programmed. Thereafter, when 0 V is applied to the gate of the sub-latch select transistor SLSEL_0 corresponding to the sub-latch to turn off the sub-latch select transistor SLSEL_0, high-level data is not output from the corresponding sub-latch. Then, the sub-select transistor SSEL_0 to which the 3V selection gate voltage is applied is turned on. For this reason, electric charges are gradually discharged from the bit line BL that has risen to about 8 V (see the MDL / BL dotted line at time T4).
プログラムストレスが終了したら、ビット線がディスチャージされる。図２７において時刻Ｔ５は、ビット線のディスチャージのときの波形を示している。図２７に示すように、ビット線をディスチャージするときには、全てのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌのゲートに４Ｖが印加され、全てのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌがオンになる。また、全てのサブセレクトトランジスタＳＳＥＬ＿０、ＳＳＥＬ＿１のゲートに４Ｖが印加され、全てのサブセレクトトランジスタＳＳＥＬ＿０、ＳＳＥＬ＿１がオンになる。これにより、メインデータ線ＭＤＬと全てのサブデータエリアラインが繋がれた状態になる。 When the program stress is finished, the bit line is discharged. In FIG. 27, a time T5 shows a waveform when the bit line is discharged. As shown in FIG. 27, when the bit line is discharged, 4V is applied to the gates of all the through select transistors TSL_u and TSL_l, and all the through select transistors TSL_u and TSL_l are turned on. Further, 4 V is applied to the gates of all the sub-select transistors SSEL_0 and SSEL_1, and all the sub-select transistors SSEL_0 and SSEL_1 are turned on. As a result, the main data line MDL and all the sub data area lines are connected.
そして、プリチャージセレクトトランジスタＰＳＥＬがオンされ、例えば０ＶのＢＩＡＳ電源により、メインデータ線ＭＤＬを通じて全てのサブデータエリアライン中のビット線がディスチャージされる（ステップＳ１１０）。ビット線のディスチャージが完了したら、各スイッチとなるトランジスタがオフされ（ステップＳ１１１）、ステップＳ１０５にリターンされる。 Then, the precharge select transistor PSEL is turned on, and the bit lines in all the sub data area lines are discharged through the main data line MDL by the BIAS power supply of 0V, for example (step S110). When the discharge of the bit line is completed, the transistor serving as each switch is turned off (step S111), and the process returns to step S105.
ステップＳ１０５で、プログラムベリファイが行われ、プログラムベリファイの結果、データ書き込みが正しく行われていたら、これで処理は終了する。 In step S105, program verification is performed, and if data writing is correctly performed as a result of the program verification, the processing is completed.
＜第４の実施形態＞
次に、本発明の第４の実施形態について説明する。この実施形態では、２つのサブデータエリアラインを順次選択することにより切り替えて、連続的に順次データ書き込みを行うことで、２つのサブデータエリアラインにほぼ同時にデータ書き込みをできるようにしたものである。この第４の実施形態の構成は、基本的には、図２４及び図２５で示した第３の実施形態と同様である。なお、図２８、図２９においては、データＰＢ＿０及びＰＢ＿１を書き込む場合についての動作である。
<Fourth Embodiment>
Next, a fourth embodiment of the present invention will be described. In this embodiment, the two sub data area lines are sequentially selected and switched, and the data is successively written sequentially so that data can be written to the two sub data area lines almost simultaneously. . The configuration of the fourth embodiment is basically the same as that of the third embodiment shown in FIGS. In FIG. 28 and FIG. 29, the operation for writing data PB_0 and PB_1 is shown.
図２８は、本発明の第４の実施形態のＮＡＮＤ型フラッシュメモリのデータ書き込み時の処理を示すフローチャートであり、図２９は、その波形図を示すものである。なお、以下に説明する各動作は、並列に設けられた各メインデータ線ＭＤＬに対応する各構成において行われる。 FIG. 28 is a flowchart showing processing at the time of data writing in the NAND flash memory according to the fourth embodiment of the present invention, and FIG. 29 is a waveform diagram thereof. Each operation described below is performed in each configuration corresponding to each main data line MDL provided in parallel.
図２８に示すように、データ書き込み時には、プログラムコマンド（例えば８１ｈ）が入力される（ステップＳ２０１）。なお、この実施形態では、２つのサブデータエリアラインを順次選択することにより切り替えて、連続的に順次データ書き込みを行うことで、２つのサブデータエリアラインにほぼ同時にデータ書き込みを行うため、通常のプログラムコマンドとは異なるプログラムコマンド（例えば８１ｈ）としている。そして、サブラッチ（サブラッチ５４ａ＿１〜５４ａ＿４及び５４ｂ＿１〜５４ｂ＿４）がリセットされる（ステップＳ２０２）。図２９において、時刻Ｔ１は、このサブラッチのリセット工程での波形を示している。図２９に示すように、時刻Ｔ１では、リセット信号ＲＳＴＲがＶｃｃレベルとなる。 As shown in FIG. 28, at the time of data writing, a program command (for example, 81h) is input (step S201). In this embodiment, switching is performed by sequentially selecting two sub data area lines, and data is written to the two sub data area lines almost simultaneously by sequentially writing data. The program command is different from the program command (for example, 81h). Then, the sub latches (sub latches 54a_1 to 54a_4 and 54b_1 to 54b_4) are reset (step S202). In FIG. 29, time T1 shows a waveform in the reset process of the sub-latch. As shown in FIG. 29, at time T1, the reset signal RSTR is at the Vcc level.
図２８に示すように、サブラッチのリセットが完了したら、データＰＢ＿０及びＰＢ＿１がサブラッチに転送される（ステップＳ２０３〜Ｓ２０４）。この実施形態においてデータＰＢ＿０及びＰＢ＿１は、それぞれ別のサブラッチ（サブラッチ５４ａ＿１〜５４ａ＿４、及びサブラッチ５４ｂ＿１〜５４ｂ＿４）に転送される。このため、データＰＢ＿０及びＰＢ＿１の転送は、２回に分けて行われる。図２９において時刻Ｔ２は、このデータの転送処理の工程での波形を示している。 As shown in FIG. 28, when the resetting of the sub-latch is completed, the data PB_0 and PB_1 are transferred to the sub-latch (Steps S203 to S204). In this embodiment, the data PB_0 and PB_1 are transferred to different sub latches (sub latches 54a_1 to 54a_4 and sub latches 54b_1 to 54b_4), respectively. For this reason, the data PB_0 and PB_1 are transferred in two steps. In FIG. 29, a time T2 shows a waveform in the data transfer process.
図２９に示すように、時刻Ｔ２では、セレクトトランジスタＢＳＥＬ＿０のゲートに例えば４Ｖが印加され、セレクトトランジスタＢＳＥＬ＿０（ＭＯＳトランジスタ５６＿１）がオンされる。また、メインバッファ３２０と、書き込み対象データエリアに対応するスロット部の下側のスルーセレクトトランジスタＴＳＬ＿ｌ（データエリアＡ４〜Ａ２の下側のスルーセレクトトランジスタＴＳＬ＿ｌ）との間にある全てのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌのゲートに４Ｖが印加され、それらのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌ全てがオンされる。また、書き込み対象データエリアに対応するスロット部の上側のスルーセレクトトランジスタＴＳＬ＿ｕ（書き込み対象データエリアがデータエリアＡ２の場合にはＭＯＳトランジスタ５２＿２）に０Ｖが印加され、そのスルーセレクトトランジスタＴＳＬ＿ｕはオフされる。また、書き込み対象データエリアに対応するスロット部のサブラッチセレクトトランジスタＳＬＳＥＬ＿０（書き込み対象データエリアがデータエリアＡ２の場合にはＭＯＳトランジスタ５３ａ＿２）のゲートに４Ｖが印加され、そのサブラッチセレクトトランジスタＳＬＳＥＬ＿０がオンされる。これにより、メインバッファ３２０からサブラッチセレクトトランジスタＳＬＳＥＬ＿０に対応するサブラッチ（書き込み対象データエリアがデータエリアＡ２の場合にはサブラッチ５４ａ＿２）までの経路が形成される。この経路を通じてデータＰＢ＿０がサブラッチセレクトトランジスタＳＬＳＥＬ＿０に対応するサブラッチ（書き込み対象データエリアがデータエリアＡ２の場合にはサブラッチ５４ａ＿２）に転送される（ステップＳ２０３）。
As shown in FIG. 29, at time T2, for example, 4V is applied to the gate of the select transistor BSEL_0, and the select transistor BSEL_0 (MOS transistor 56_1) is turned on. Further, all the through select transistors TSL_u between the
そして、サブラッチセレクトトランジスタＳＬＳＥＬ＿０に対応するサブラッチ（書き込み対象データエリアがデータエリアＡ２の場合にはサブラッチ５４ａ＿２）に、ラッチ信号ＬＴ＿０が供給される。これにより、データＰＢ＿０は、メインデータ線ＭＤＬを介して、サブラッチセレクトトランジスタＳＬＳＥＬ＿０に対応するサブラッチ（書き込み対象データエリアがデータエリアＡ２の場合には５４ａ＿２）に転送されラッチされる。データＰＢ＿０は、プログラムしない場合にはハイレベル、プログラムする場合にはローレベルである。 Then, the latch signal LT_0 is supplied to the sub-latch corresponding to the sub-latch select transistor SLSEL_0 (the sub-latch 54a_2 when the write target data area is the data area A2). As a result, the data PB_0 is transferred and latched via the main data line MDL to the sub-latch (54a_2 when the write target data area is the data area A2) corresponding to the sub-latch select transistor SLSEL_0. The data PB_0 is at a high level when not programmed and at a low level when programmed.
データＰＢ＿０の転送が終了すると、書き込み対象データエリアに対応するスロット部のサブラッチセレクトトランジスタＳＬＳＥＬ＿０（書き込み対象データエリアがデータエリアＡ２の場合にはＭＯＳトランジスタ５３ａ＿２）のゲートに０Ｖが印加され、そのサブラッチセレクトトランジスタＳＬＳＥＬ＿０がオフになる。次に、データＰＢ＿１の転送が行われるが、以上説明したデータＰＢ＿０の転送と同様の過程で行われる。 When the transfer of the data PB_0 is completed, 0V is applied to the gate of the sub-latch select transistor SLSEL_0 (or the MOS transistor 53a_2 when the write target data area is the data area A2) in the slot corresponding to the write target data area. The latch select transistor SLSEL_0 is turned off. Next, the data PB_1 is transferred in the same process as the transfer of the data PB_0 described above.
すなわち、セレクトトランジスタＢＳＥＬ＿１のゲートに例えば４Ｖが印加され、セレクトトランジスタＢＳＥＬ＿１（ＭＯＳトランジスタ５６＿２）がオンされる。また、メインバッファ３２０と、書き込み対象データエリアに対応するスロット部の下側のスルーセレクトトランジスタＴＳＬ＿ｌ（データエリアＡ４〜Ａ２の下側のスルーセレクトトランジスタＴＳＬ＿ｌ）との間にある全てのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌのゲートに４Ｖが継続して印加され、そのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌ全てのオン状態が継続される。また、書き込み対象データエリアに対応するスロット部のサブラッチセレクトトランジスタＳＬＳＥＬ＿１（書き込み対象データエリアがデータエリアＡ２の場合にはＭＯＳトランジスタ５３ｂ＿２）のゲートに４Ｖが印加され、そのサブラッチセレクトトランジスタＳＬＳＥＬ＿１がオンされる。これにより、メインバッファ３２０からそのサブラッチセレクトトランジスタＳＬＳＥＬ＿１に対応するサブラッチ（書き込み対象データエリアがデータエリアＡ２の場合にはサブラッチ５４ｂ＿２）までの経路が形成される。この経路を通じてデータＰＢ＿１が、サブラッチセレクトトランジスタＳＬＳＥＬ＿１に対応するサブラッチ（書き込み対象データエリアがデータエリアＡ２の場合にはサブラッチ５４ｂ＿２）に転送される（ステップＳ２０４）。
That is, for example, 4V is applied to the gate of the select transistor BSEL_1, and the select transistor BSEL_1 (MOS transistor 56_2) is turned on. Further, all the through select transistors TSL_u between the
そして、サブラッチセレクトトランジスタＳＬＳＥＬ＿１に対応するサブラッチ（書き込み対象データエリアがデータエリアＡ２の場合にはサブラッチ５４ｂ＿２）に、ラッチ信号ＬＴ＿１が供給される。これにより、データＰＢ＿１は、メインデータ線ＭＤＬを介して、サブラッチ５４ｂ＿２に転送されラッチされる。データＰＢ＿１は、プログラムしない場合にはハイレベル、プログラムする場合にはローレベルである。このようにして、２つのサブラッチ（書き込み対象データエリアがデータエリアＡ２の場合にはサブラッチ５４ａ＿２及び５４ｂ＿２）にデータが転送される。なお、並列に設けられた各メインデータ線ＭＤＬに対応する構成においても上記と同様にデータ転送動作が行われる。 Then, the latch signal LT_1 is supplied to the sub latch corresponding to the sub latch select transistor SLSEL_1 (the sub latch 54b_2 when the write target data area is the data area A2). As a result, the data PB_1 is transferred and latched to the sub-latch 54b_2 via the main data line MDL. The data PB_1 is at a high level when not programmed and at a low level when programmed. In this way, data is transferred to two sub-latches (sub-latches 54a_2 and 54b_2 when the data area to be written is data area A2). Note that the data transfer operation is performed in the same manner as described above also in the configuration corresponding to each main data line MDL provided in parallel.
図２８に示すように、データが２つのサブラッチに転送されたら、プログラムベリファイが行われる（ステップＳ２０５）。なお、並列に設けられた各メインデータ線ＭＤＬに対応する構成においても上記と同様にプログラムベリファイが行われる。 As shown in FIG. 28, when data is transferred to the two sub-latches, program verification is performed (step S205). Note that the program verify is performed in the same manner as described above also in the configuration corresponding to each main data line MDL provided in parallel.
プログラムベリファイで書き込むべきデータ通りにデータエリアにデータが書き込まれていない場合、プログラムベリファイは失敗したとされ、ビット線のプリチャージが行われる（ステップＳ２０６）。 If the data is not written in the data area as the data to be written by the program verify, it is determined that the program verify has failed and the bit line is precharged (step S206).
図２９の時刻Ｔ３は、ビット線のプリチャージ工程での波形を示している。図２９に示すように、プリチャージ工程では、全てのスルーセレクトトランジスタＴＳＬ＿ｕのゲートに４Ｖが印加され、スルーセレクトトランジスタＴＳＬ＿ｕがオンされる。また、全てのスルーセレクトトランジスタＴＳＬ＿ｌのゲートに４Ｖが印加され、スルーセレクトトランジスタＴＳＬ＿ｌはオンされる。また、全てのサブセレクトトランジスタＳＳＥＬ＿０、ＳＳＥＬ＿１のゲートに４Ｖが印加され、全てのサブセレクトトランジスタＳＳＥＬ＿０、ＳＳＥＬ＿１がオンされる。これにより、メインデータ線ＭＤＬと全てのサブデータエリアラインが繋がれた状態になる。 Time T3 in FIG. 29 shows a waveform in the bit line precharge process. As shown in FIG. 29, in the precharge process, 4V is applied to the gates of all the through select transistors TSL_u, and the through select transistors TSL_u are turned on. Further, 4V is applied to the gates of all the through select transistors TSL_l, and the through select transistors TSL_l are turned on. Further, 4 V is applied to the gates of all the sub-select transistors SSEL_0 and SSEL_1, and all the sub-select transistors SSEL_0 and SSEL_1 are turned on. As a result, the main data line MDL and all the sub data area lines are connected.
そして、プリチャージセレクトトランジスタＰＳＥＬがオンされ、例えば３ＶのＢＩＡＳ電源によりメインデータ線ＭＤＬを介してサブデータエリアライン中のビット線ＢＬがプリチャージされる。これにより、メインデータ線ＭＤＬ及びサブデータエリアライン中のビット線ＢＬは、３Ｖにチャージされる。プリチャージが終了したら、非選択のサブセレクトトランジスタＳＳＥＬ＿１はオフにされ、サブセレクトトランジスタＳＳＥＬ＿１に対応するサブデータエリアラインのビット線はフローティングの状態とされる。また、プリチャージセレクトトランジスタＰＳＥＬがオフにされ、ＢＩＡＳ電源が０Ｖになり、スルーセレクトトランジスタＴＳＬ＿ｌがオフにされる。なお、並列に設けられた各メインデータ線ＭＤＬに対応する構成においても上記と同様にプリチャージが行われる。 Then, the precharge select transistor PSEL is turned on, and the bit line BL in the sub data area line is precharged via the main data line MDL by, for example, 3 V BIAS power supply. As a result, the main data line MDL and the bit line BL in the sub data area line are charged to 3V. When the precharge is completed, the non-selected sub-select transistor SSEL_1 is turned off, and the bit line of the sub-data area line corresponding to the sub-select transistor SSEL_1 is brought into a floating state. Further, the precharge select transistor PSEL is turned off, the BIAS power supply becomes 0 V, and the through select transistor TSL_l is turned off. Note that the precharge is performed in the same manner as described above also in the configuration corresponding to each main data line MDL provided in parallel.
次に、各サブラッチセレクトトランジスタＳＬＳＥＬ＿０に対応する各サブラッチにラッチされたデータＰＢ＿０を、各サブセレクトトランジスタＳＳＥＬ＿０に接続された各サブデータエリアラインのメモリセルに書き込むため、選択ワード線ＷＬに高電圧を印加してそのメモリセルにプログラムストレスを与える（ステップＳ２０８）。 Next, in order to write the data PB_0 latched in each sub-latch corresponding to each sub-latch select transistor SLSEL_0 to the memory cell of each sub-data area line connected to each sub-select transistor SSEL_0, a high voltage is applied to the selected word line WL. Is applied to apply program stress to the memory cell (step S208).
図２９の時刻Ｔ４は、プログラムストレスを与えるときの波形を示している。図２９に示すように、プログラムストレス与えるときには、一方のサブセレクトトランジスタＳＳＥＬ＿０に３Ｖが印加され、他方のサブセレクトトランジスタＳＳＥＬ＿１に０Ｖが印加される。なお、サブセレクトトランジスタＳＳＥＬ＿０に３Ｖを印加しているのは、図２３で説明済みであるため、その説明を省略する。また、対象となるブロックの選択ワード線ＷＬに例えば１６Ｖが印加され、非選択のワード線ｕＷＬに例えば１０Ｖが印加され、選択ゲート線ＳＥＬＤに例えば３Ｖが印加され、選択ゲート線ＳＥＬＳに例えば０Ｖが印加される。以上の書き込み動作が各メインデータ線ＭＤＬに対応する構成において行われる。これにより、選択ワード線ＷＬに対応する各サブデータエリアラインＳＡＬ０のメモリセルから成るページにデータＰＢ＿０を含むデータが書き込まれる。なお、データＰＢ＿０がハイレベルの場合、データ書き込み時には、サブセレクトトランジスタＳＳＥＬ＿０に対応するサブデータエリアラインのビット線ＢＬは８Ｖ程度に上昇した後に段々と下がっていく（時刻Ｔ４のＭＤＬ／ＢＬ点線参照）。また、データＰＢ＿０がローレベルの場合、データ書き込み時には、サブセレクトトランジスタＳＳＥＬ＿０に対応するサブデータエリアラインのビット線ＢＬは０Ｖ程度になる（時刻Ｔ４のＭＤＬ／ＢＬ実線参照）。これらについては第３の実施例で説明済みであるため、その説明を省略する。 Time T4 in FIG. 29 shows a waveform when program stress is applied. As shown in FIG. 29, when applying program stress, 3V is applied to one sub-select transistor SSEL_0, and 0V is applied to the other sub-select transistor SSEL_1. The reason why 3 V is applied to the sub-select transistor SSEL_0 has already been described with reference to FIG. For example, 16V is applied to the selected word line WL of the target block, 10V is applied to the unselected word line uWL, 3V is applied to the selection gate line SELD, and 0V is applied to the selection gate line SELS. Applied. The above write operation is performed in a configuration corresponding to each main data line MDL. As a result, data including data PB_0 is written into the page formed of the memory cells of each sub data area line SAL0 corresponding to the selected word line WL. When the data PB_0 is at a high level, the bit line BL of the sub data area line corresponding to the sub select transistor SSEL_0 rises to about 8V and then gradually drops during data writing (see the MDL / BL dotted line at time T4). ). When the data PB_0 is at a low level, the bit line BL of the sub data area line corresponding to the sub select transistor SSEL_0 is about 0 V during data writing (see the MDL / BL solid line at time T4). Since these have already been described in the third embodiment, description thereof will be omitted.
上記サブデータエリアラインのメモリセルにデータＰＢ＿０が書き込まれると、選択ゲート線ＳＥＬＤが０Ｖになり、選択ワード線ＷＬ及び非選択のワード線ｕＷＬの電圧が０Ｖになる（ステップＳ２０９）。そして、ワード線がディスチャージされる（ステップＳ２１０）。 When data PB_0 is written into the memory cell in the sub data area line, the selection gate line SELD becomes 0V, and the voltages of the selected word line WL and the unselected word line uWL become 0V (step S209). Then, the word line is discharged (step S210).
次に、再度全ビット線が追加プリチャージされる（ステップＳ２１１）。図２９において時刻Ｔ５は、ビット線の追加プリチャージのときの波形を示している。図２９に示すように、ビット線をプリチャージするときには、全てのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌのゲートに４Ｖが印加され、全てのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌがオンになる。また、全てのサブセレクトトランジスタＳＳＥＬ＿０、ＳＳＥＬ＿１のゲートに４Ｖが印加され、全てのサブセレクトトランジスタＳＳＥＬ＿０、ＳＳＥＬ＿１がオンになる。これにより、メインデータ線ＭＤＬと全てのサブデータエリアラインが繋がれた状態になる。 Next, all bit lines are additionally precharged again (step S211). In FIG. 29, a time T5 shows a waveform when the bit line is additionally precharged. As shown in FIG. 29, when precharging the bit line, 4V is applied to the gates of all the through select transistors TSL_u and TSL_l, and all the through select transistors TSL_u and TSL_l are turned on. Further, 4 V is applied to the gates of all the sub-select transistors SSEL_0 and SSEL_1, and all the sub-select transistors SSEL_0 and SSEL_1 are turned on. As a result, the main data line MDL and all the sub data area lines are connected.
そして、プリチャージセレクトトランジスタＰＳＥＬがオンされ、例えば３ＶのＢＩＡＳ電源により、メインデータ線ＭＤＬを介してサブデータエリアライン中のビット線ＢＬがプリチャージされる。これにより、メインデータ線ＭＤＬ及びサブデータエリアライン中のビット線ＢＬは、３Ｖにプリチャージされる。プリチャージが終了したら（ステップＳ２１２）、非選択のサブセレクトトランジスタＳＳＥＬ＿０はオフにされ、サブセレクトトランジスタＳＳＥＬ＿０に対応するサブデータエリアラインのビット線はフローティングの状態とされる。また、プリチャージセレクトトランジスタＰＳＥＬがオフにされ、ＢＩＡＳ電源が０Ｖになり、スルーセレクトトランジスタＴＳＬ＿ｌがオフにされる。なお、並列に設けられた各メインデータ線ＭＤＬに対応する構成においても上記と同様に追加プリチャージが行われる。 Then, the precharge select transistor PSEL is turned on, and the bit line BL in the sub data area line is precharged via the main data line MDL by, for example, 3 V BIAS power supply. As a result, the main data line MDL and the bit line BL in the sub data area line are precharged to 3V. When the precharge is completed (step S212), the non-selected subselect transistor SSEL_0 is turned off, and the bit line of the subdata area line corresponding to the subselect transistor SSEL_0 is brought into a floating state. Further, the precharge select transistor PSEL is turned off, the BIAS power supply becomes 0 V, and the through select transistor TSL_l is turned off. Note that, in the configuration corresponding to each main data line MDL provided in parallel, additional precharge is performed in the same manner as described above.
プリチャージが終了したら、サブラッチセレクトトランジスタＳＬＳＥＬ＿１に対応するサブラッチにラッチされたデータＰＢ＿１を、サブセレクトトランジスタＳＳＥＬ＿１に対応するサブデータエリアラインのメモリセルに書き込むため、選択ワード線ＷＬに高電圧を印加してそのメモリセルにプログラムストレスを与える（ステップＳ２１３）。 When the precharge is completed, a high voltage is applied to the selected word line WL in order to write the data PB_1 latched in the sublatch corresponding to the sublatch select transistor SLSEL_1 to the memory cell in the subdata area line corresponding to the subselect transistor SSEL_1. Then, program stress is applied to the memory cell (step S213).
図２９において時刻Ｔ６は、再度のプログラムストレスを与えるときの波形を示している。図２９に示すように、再度のプログラムストレスを与えるときには、一方のサブセレクトトランジスタＳＳＥＬ＿１に３Ｖが印加され、他方のサブセレクトトランジスタＳＳＥＬ＿０に０Ｖが印加される。なお、サブセレクトトランジスタＳＳＥＬ＿１に３Ｖを印加しているのは、図２３で説明済みであるため、その説明を省略する。また、対象となるブロックの選択ワード線ＷＬに例えば１６Ｖが印加され、非選択のワード線ｕＷＬに例えば１０Ｖが印加され、選択ゲート線ＳＥＬＤに例えば３Ｖが印加され、選択ゲート線ＳＷＬＳに例えば０Ｖが印加される。また、サブラッチセレクトトランジスタＳＬＳＥＬ＿１のみをオンにする。以上の書き込み動作が各メインデータ線ＭＤＬに対応する構成において行われる。これにより、選択ワード線ＷＬに対応する各サブデータエリアラインＳＡＬ１のメモリセルから成るページにデータＰＢ＿１を含むデータが書き込まれる。なお、時刻Ｔ６のときのＭＤＬ／ＢＬの波形は上記データＰＢ＿０のときと同様であり、その内容については既に説明済みであるため、ここではその説明は省略する。 In FIG. 29, time T6 shows a waveform when the program stress is applied again. As shown in FIG. 29, when applying program stress again, 3V is applied to one sub-select transistor SSEL_1, and 0V is applied to the other sub-select transistor SSEL_0. The reason why 3 V is applied to the sub-select transistor SSEL_1 has already been described with reference to FIG. Further, for example, 16V is applied to the selected word line WL of the target block, 10V is applied to the unselected word line uWL, 3V is applied to the selected gate line SELD, and 0V is applied to the selected gate line SWLS, for example. Applied. Further, only the sub-latch select transistor SLSEL_1 is turned on. The above write operation is performed in a configuration corresponding to each main data line MDL. As a result, data including data PB_1 is written into a page formed of memory cells of each sub data area line SAL1 corresponding to the selected word line WL. The waveform of MDL / BL at time T6 is the same as that of the data PB_0, and the contents thereof have already been described.
プログラムストレスが終了すると、選択ゲート線ＳＥＬＤが０Ｖになり、選択ワード線ＷＬ及び非選択のワード線ｕＷＬの電圧が０Ｖになる（ステップＳ２１４）。そして、ワード線がディスチャージされ（ステップＳ２１５）、ビット線がディスチャージされる（ステップＳ２１６，Ｓ２１７）。 When the program stress ends, the selection gate line SELD becomes 0V, and the voltages of the selected word line WL and the unselected word line uWL become 0V (step S214). Then, the word line is discharged (step S215), and the bit line is discharged (steps S216 and S217).
図２９の時刻Ｔ７は、ビット線のディスチャージのときの波形を示している。図２９に示すように、ビット線をディスチャージするときには、全てのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌのゲートに４Ｖが印加され、全てのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌがオンになる。また、全てのサブセレクトトランジスタＳＳＥＬ＿０、ＳＳＥＬ＿１のゲートに４Ｖが印加され、全てのサブセレクトトランジスタＳＳＥＬ＿０、ＳＳＥＬ＿１がオンになる。これにより、メインデータ線ＭＤＬと全てのサブデータエリアラインが繋がれた状態になる。そして、プリチャージセレクトトランジスタＰＳＥＬがオンされ、例えば０ＶのＢＩＡＳ電源により、メインデータ線ＭＤＬを介してサブデータエリアライン中のビット線ＢＬがディスチャージされる（ステップＳ２１６）。 A time T7 in FIG. 29 shows a waveform when the bit line is discharged. As shown in FIG. 29, when the bit line is discharged, 4V is applied to the gates of all the through select transistors TSL_u and TSL_l, and all the through select transistors TSL_u and TSL_l are turned on. Further, 4 V is applied to the gates of all the sub-select transistors SSEL_0 and SSEL_1, and all the sub-select transistors SSEL_0 and SSEL_1 are turned on. As a result, the main data line MDL and all the sub data area lines are connected. Then, the precharge select transistor PSEL is turned on, and the bit line BL in the sub data area line is discharged through the main data line MDL by, for example, a BIAS power supply of 0V (step S216).
ビット線のディスチャージが完了したら、各スイッチとなるトランジスタがオフされ（ステップＳ２１７）、ステップＳ２０５にリターンし、プログラムベリファイが行われる。ステップＳ２０５で、プログラムベリファイが行われ、プログラムベリファイの結果、データ書き込みが正しく行われていたら、これで処理は終了する。 When the discharge of the bit line is completed, the transistor serving as each switch is turned off (step S217), the process returns to step S205, and program verification is performed. In step S205, program verification is performed. As a result of the program verification, if data writing is performed correctly, the process ends.
以上説明したように、本発明の第４の実施形態では、２つのサブデータエリアラインを順次選択することにより切り替えて、連続的に順次データ書き込みを行うことで、２つのサブデータエリアラインにほぼ同時にデータ書き込みを行うことができる。この実施形態では、データ書き込み終了毎にデータをサブラッチに転送してデータ書き込みを行うよりも、ビット線ＢＬ階層化によるプリチャージ時間を短縮することができる。また、プログラムストレスの間にベリファイ動作が入らないため、高圧電源ポンプの立ち上げ時間の短縮化が図れ、総消費電力の低減が図れる。 As described above, in the fourth embodiment of the present invention, switching is performed by sequentially selecting two sub data area lines, and data is written sequentially continuously, so that the two sub data area lines are almost completely separated. Data writing can be performed at the same time. In this embodiment, the precharge time due to the hierarchization of the bit lines BL can be shortened as compared with the case where data is written by transferring data to the sub-latch every time data writing is completed. In addition, since the verify operation is not performed during the program stress, the startup time of the high-voltage power supply pump can be shortened and the total power consumption can be reduced.
＜第５の実施形態＞
次に、本発明の第５の実施形態について説明する。図３０は、本発明の第５の実施形態のＮＡＮＤ型フラッシュメモリの構成の概要を示すブロック図である。
<Fifth Embodiment>
Next, a fifth embodiment of the present invention will be described. FIG. 30 is a block diagram showing an outline of the configuration of the NAND flash memory according to the fifth embodiment of the present invention.
図３０に示すように、本発明の第５の実施形態のＮＡＮＤ型フラッシュメモリは、メモリセルアレイ４０１、コマンドデコーダ４１０、アドレスデコーダ４１１、メモリコアコントローラ４１２、Ｘデコーダ４１３、ＴＳＬコントローラ４１４、サブラッチ／ＳＬＳＥＬコントローラ４１５、ＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ４１６、電源制御回路４１７、Ｉ／Ｏバッファ４１８、ＳＲＡＭ４１９、メインバッファ４２０、ＳＳＥＬコントローラ４２１とから構成されている。
As shown in FIG. 30, the NAND flash memory according to the fifth embodiment of the present invention includes a
メモリセルアレイ４０１は、図３１に示すように、各メモリプレーン４０２ａ、４０２ｂを、複数のデータエリアＡ１、Ａ２、…に分割した構成とされている。但し、前述までの実施形態では、各データエリアＡ１、Ａ２、Ａ３、…の底部に、スロット部Ｂ１、Ｂ２、Ｂ３、…が設けられていたのに対して、この実施形態では、対となるデータエリアＡ１及びＡ２、Ａ３及びＡ４の間の中央に、スロット部Ｂ１、Ｂ２、…が設けられている。
As shown in FIG. 31, the
メモリセルアレイ４０１、コマンドデコーダ４１０、アドレスデコーダ４１１、メモリコアコントローラ４１２、Ｘデコーダ４１３、ＴＳＬコントローラ４１４、サブラッチ／ＳＬＳＥＬコントローラ４１５、ＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ４１６、電源制御回路４１７、Ｉ／Ｏバッファ４１８、ＳＲＡＭ４１９、メインバッファ４２０、ＳＳＥＬコントローラ４２１は、前述の第３の実施形態における、メモリセルアレイ３０１、アドレスデコーダ３１１、コマンドデコーダ３１０、メモリコアコントローラ３１２、Ｘデコーダ３１３、ＴＳＬコントローラ３１４、サブラッチ／ＳＬＳＥＬコントローラ３１５、ＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ３１６、電源制御回路３１７、Ｉ／Ｏバッファ３１８、ＳＲＡＭ３１９、メインバッファ３２０、ＳＳＥＬコントローラ３２１と、基本的に同様である。
図３２は、本発明の第５の実施形態のメモリセルアレイ４０１の一例を示すものである。この例では、対をなすデータエリアＡ１及びＡ２、データエリアＡ３及びＡ４と、データエリアＡ１及びＡ２に対応するスロット部Ｂ１、データエリアＡ３及びＡ４に対応するスロット部Ｂ２が設けられている。また、対をなすデータエリアＡ１及びＡ２と、データエリアＡ３及びＡ４とは、スルーセレクトトランジスタＴＳＬ＿ｌを介して接続されている。さらに、データエリアＡ３及びＡ４と、メインバッファ４２０とは、スルーセレクトトランジスタＴＳＬ＿ｌを介して接続されている。
FIG. 32 shows an example of the
図３２において、データエリアＡ１とデータエリアＡ２とが対をなしている。データエリアＡ１には、例えばデータエリア要素１が少なくとも１つ含まれている。図３２においてデータエリアＡ１は、データエリア要素１が並列に複数並んだ態様を図示しているが、これに限るものではなく、例えば図２１における態様であってもよい。データエリアＡ１においてデータエリア要素１は、メインデータ線ＭＤＬからＭＯＳトランジスタ６１＿１及び６２＿１を介して２つのサブデータエリアラインＳＡＬ０及びＳＡＬ１が分岐した態様になっている。ＭＯＳトランジスタ６１＿１及び６２＿１は、サブセレクトトランジスタＳＳＥＬ＿０及びＳＳＥＬ＿１を構成する。
In FIG. 32, the data area A1 and the data area A2 are paired. For example, at least one
データエリアＡ２には、例えばデータエリア要素１が少なくとも１つ含まれている。図３２においてデータエリアＡ２は、データエリア要素１が並列に複数並んだ態様を図示しているが、これに限るものではなく、図２１における態様のデータエリア要素２及び３が並列に複数並んだ態様であってもよい。データエリアＡ２においてデータエリア要素１は、メインデータ線ＭＤＬからＭＯＳトランジスタ６１＿２及び６２＿２を介して２つのサブデータエリアラインＳＡＬ０及びＳＡＬ１が分岐した態様になっている。ＭＯＳトランジスタ６１＿２及び６２＿２は、サブセレクトトランジスタＳＳＥＬ＿０及びＳＳＥＬ＿１を構成する。
For example, at least one
データエリアＡ１とデータエリアＡ２との間の中央に、スロット部Ｂ１が設けられる。スロット部Ｂ１には、ＭＯＳトランジスタ５１＿１と、ＭＯＳトランジスタ５３ａ＿１及び５３ｂ＿１と、サブラッチ５４ａ＿１及び５４ｂ＿１とが配設されている。ＭＯＳトランジスタ５１＿１は、データエリアＡ１のスルーセレクトトランジスタＴＳＬ＿ｕを構成する。ＭＯＳトランジスタ５３ａ＿１及び５３ｂ＿１は、データエリアＡ１のサブラッチセレクトトランジスタＳＬＳＥＬを構成する。また、データエリアＡ２の底部には、ＭＯＳトランジスタ５２＿１が配設されている。ＭＯＳトランジスタ５２＿１は、スルーセレクトトランジスタＴＳＬ＿ｌを構成する。なお、スロット部Ｂ１においてデータエリアＡ１またはデータエリアＡ２の左から２番目のデータエリア要素１に対応する部分の構成は図示していないが、データエリアＡ１またはデータエリアＡ２の左から２番目のデータエリア要素１に対応する部分の構成は、データエリアＡ１またはデータエリアＡ２の一番左のデータエリア要素１に対応する部分の構成と同様である。
A slot B1 is provided in the center between the data area A1 and the data area A2. In the slot portion B1, a MOS transistor 51_1, MOS transistors 53a_1 and 53b_1, and sub-latches 54a_1 and 54b_1 are disposed. The MOS transistor 51_1 constitutes the through select transistor TSL_u in the data area A1. MOS transistors 53a_1 and 53b_1 constitute a sub-latch select transistor SLSEL in the data area A1. A MOS transistor 52_1 is disposed at the bottom of the data area A2. The MOS transistor 52_1 constitutes a through select transistor TSL_l. The configuration of the portion corresponding to the second
データエリアＡ３とデータエリアＡ４とが対をなしている。データエリアＡ３には、例えばデータエリア要素１が少なくとも１つ含まれている。図２２においてデータエリアＡ３は、データエリア要素１が並列に複数並んだ態様を図示しているが、これに限るものではなく、図２１における態様のデータエリア要素２及び３が並列に複数並んだ態様であってもよい。データエリアＡ３においてデータエリア要素１は、メインデータ線ＭＤＬからＭＯＳトランジスタ６１＿３及び６２＿３を介して２つのサブデータエリアラインＳＡＬ０及びＳＡＬ１が分岐した態様になっている。ＭＯＳトランジスタ６１＿３及び６２＿３は、サブセレクトトランジスタＳＳＥＬ＿０及びＳＳＥＬ＿１を構成する。
The data area A3 and the data area A4 make a pair. The data area A3 includes at least one
データエリアＡ４には、例えばデータエリア要素１が少なくとも１つ含まれている。図２２においてデータエリアＡ４は、データエリア要素１が並列に複数並んだ態様を図示しているが、これに限るものではなく、図２１における態様のデータエリア要素２及び３が並列に複数並んだ態様であってもよい。データエリアＡ４においてデータエリア要素１は、メインデータ線ＭＤＬからＭＯＳトランジスタ６１＿４及び６２＿４を介して２つのサブデータエリアラインＳＡＬ０及びＳＡＬ１が分岐した態様になっている。ＭＯＳトランジスタ６１＿４及び６２＿４は、サブセレクトトランジスタＳＳＥＬ＿０及びＳＳＥＬ＿１を構成する。
The data area A4 includes at least one
データエリアＡ３とデータエリアＡ４との間の中央に、スロット部Ｂ２が設けられる。スロット部Ｂ２には、ＭＯＳトランジスタ５１＿２と、ＭＯＳトランジスタ５３ａ＿２及び５３ｂ＿２と、サブラッチ５４ａ＿２及び５４ｂ＿２とが配設されている。ＭＯＳトランジスタ５１＿２は、スルーセレクトトランジスタＴＳＬ＿ｕを構成する。ＭＯＳトランジスタ５３ａ＿２及び５３ｂ＿２は、サブラッチセレクトトランジスタＳＬＳＥＬ＿０及びＳＬＳＥＬ＿１を構成する。また、データエリアＡ４の底部には、ＭＯＳトランジスタ５２＿２が配設されている。ＭＯＳトランジスタ５２＿２は、スルーセレクトトランジスタＴＳＬ＿ｌを構成する。なお、スロット部Ｂ２においてデータエリアＡ３またはデータエリアＡ４の左から２番目のデータエリア要素１に対応する部分の構成は図示していないが、データエリアＡ３またはデータエリアＡ４の左から２番目のデータエリア要素１に対応する部分の構成は、データエリアＡ３またはデータエリアＡ４の一番左のデータエリア要素１に対応する部分の構成と同様である。
A slot portion B2 is provided at the center between the data area A3 and the data area A4. In the slot B2, a MOS transistor 51_2, MOS transistors 53a_2 and 53b_2, and sub-latches 54a_2 and 54b_2 are disposed. The MOS transistor 51_2 constitutes a through select transistor TSL_u. The MOS transistors 53a_2 and 53b_2 constitute sub-latch select transistors SLSEL_0 and SLSEL_1. A MOS transistor 52_2 is disposed at the bottom of the data area A4. The MOS transistor 52_2 constitutes a through select transistor TSL_l. The configuration of the portion corresponding to the second
図３１及び図３２に示すように、第５の実施形態では、対をなすデータエリアＡ１とデータエリアＡ２との間にスロット部Ｂ１が設けられ、対をなすデータエリアＡ３とデータエリアＡ４との間にスロット部Ｂ２が設けられている。このような構成では、スルーセレクトトランジスタＴＳＬ＿ｕとなるＭＯＳトランジスタ５１＿１により、データエリアＡ１とデータエリアＡ２とを分離できる。また、このような構成では、スルーセレクトトランジスタＴＳＬ＿ｕとなるＭＯＳトランジスタ５１＿２により、データエリアＡ３とデータエリアＡ４とを分離できる。このため、対をなすデータエリアＡ１及びＡ２、並びに対をなすデータエリアＡ３及びＡ４に対して同時にデータ書き込みを行うことができる。 As shown in FIGS. 31 and 32, in the fifth embodiment, a slot B1 is provided between the data area A1 and the data area A2 that make a pair, and the data area A3 and the data area A4 that make a pair A slot B2 is provided between them. In such a configuration, the data area A1 and the data area A2 can be separated by the MOS transistor 51_1 serving as the through select transistor TSL_u. In such a configuration, the data area A3 and the data area A4 can be separated by the MOS transistor 51_2 that becomes the through select transistor TSL_u. Therefore, data can be written simultaneously to the data areas A1 and A2 making a pair and the data areas A3 and A4 making a pair.
また、このような構成では、スルーセレクトトランジスタＴＳＬ＿ｌとなるＭＯＳトランジスタ５２＿１により、データエリアＡ２とデータエリアＡ３とを分離できる。また、このような構成では、スルーセレクトトランジスタＴＳＬ＿ｌとなるＭＯＳトランジスタ５２＿２により、データエリアＡ４とページバッファ４２０とを分離できる。
In such a configuration, the data area A2 and the data area A3 can be separated by the MOS transistor 52_1 that is the through select transistor TSL_l. Further, in such a configuration, the data area A4 and the
図３３は、本発明の５の実施形態のＮＡＮＤ型フラッシュメモリのデータ書き込み時の処理を示すフローチャートであり、図３４は、その波形図を示すものである。なお、以下に説明する各動作は、並列に設けられた各メインデータ線ＭＤＬに対応する各構成において行われる。 FIG. 33 is a flow chart showing processing at the time of data writing in the NAND flash memory according to the fifth embodiment of the present invention, and FIG. 34 is a waveform diagram thereof. Each operation described below is performed in each configuration corresponding to each main data line MDL provided in parallel.
図３３に示すように、データ書き込み時には、プログラムコマンド（例えば８１ｈ）が入力される（ステップＳ４０１）。なお、この実施形態では、２つのサブデータエリアラインに対して同時にデータ書き込みが行われるため、通常のプログラムコマンドとは異なるプログラムコマンド（例えば８１ｈ）としている。そして、サブラッチ（サブラッチ５４ａ＿１〜５４ａ＿４及び５４ｂ＿１〜５４ｂ＿４）がリセットされる（ステップＳ４０２）。図３４において時刻Ｔ１は、このサブラッチのリセット工程での波形を示している。図３４に示すように、時刻Ｔ１では、リセット信号ＲＳＴＲがＶｃｃレベルとなる。 As shown in FIG. 33, at the time of data writing, a program command (for example, 81h) is input (step S401). In this embodiment, since data writing is simultaneously performed on two sub data area lines, a program command (for example, 81h) different from a normal program command is used. Then, the sub latches (sub latches 54a_1 to 54a_4 and 54b_1 to 54b_4) are reset (step S402). In FIG. 34, time T1 shows a waveform in the reset process of the sub-latch. As shown in FIG. 34, at time T1, the reset signal RSTR is at the Vcc level.
図３３に示すように、サブラッチのリセットが完了したら、データがサブラッチに転送される（ステップＳ４０３〜Ｓ４０４）。この実施形態においてデータＰＢ＿０及びＰＢ＿１は、それぞれ別のサブラッチ（サブラッチ５４ａ＿１〜５４ａ＿４及びサブラッチ５４ｂ＿１〜５４ｂ＿４）に転送される。このため、データＰＢ＿０及びＰＢ＿１の転送は、２回に分けて行われる。図３４において時刻Ｔ２は、このデータの転送処理の工程での波形を示している。 As shown in FIG. 33, when the resetting of the sub-latch is completed, the data is transferred to the sub-latch (Steps S403 to S404). In this embodiment, data PB_0 and PB_1 are transferred to different sub latches (sub latches 54a_1 to 54a_4 and sub latches 54b_1 to 54b_4), respectively. For this reason, the data PB_0 and PB_1 are transferred in two steps. In FIG. 34, time T2 shows a waveform in the data transfer process.
図３４に示すように時刻Ｔ２では、セレクトトランジスタＢＳＥＬ＿０のゲートに例えば４Ｖが印加され、セレクトトランジスタＢＳＥＬ＿０（ＭＯＳトランジスタ５６＿１）がオンされる。また、同時書き込み対象データエリアまでのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌ（同時書き込み対象データエリアがデータエリアＡ１及びＡ２の場合にはＭＯＳトランジスタ５１＿１及び５２＿１、５１＿２及び５２＿２）が全てオンされる。また、同時書き込み対象データエリアに対応するスロット部のサブラッチセレクトトランジスタＳＬＳＥＬ＿０（同時書き込み対象データエリアがデータエリアＡ１及びＡ２の場合にはＭＯＳトランジスタ５３ａ＿１）のゲートに４Ｖが印加され、そのサブラッチセレクトトランジスタＳＬＳＥＬ＿０がオンされる。 As shown in FIG. 34, at time T2, for example, 4V is applied to the gate of the select transistor BSEL_0, and the select transistor BSEL_0 (MOS transistor 56_1) is turned on. Also, the through select transistors TSL_u and TSL_l up to the simultaneous writing target data area (when the simultaneous writing target data area is the data areas A1 and A2, the MOS transistors 51_1 and 52_1, 51_2 and 52_2) are all turned on. Further, 4 V is applied to the gate of the sub-latch select transistor SLSEL_0 (or the MOS transistor 53a_1 when the simultaneous write target data area is the data area A1 or A2) in the slot corresponding to the simultaneous write target data area, and the sub-latch select is performed. The transistor SLSEL_0 is turned on.
これにより、メインバッファ４２０からサブラッチセレクトトランジスタＳＬＳＥＬ＿０に対応するサブラッチ（同時書き込み対象データエリアがデータエリアＡ１及びＡ２の場合にはサブラッチ５４ａ＿１）までの経路が形成される。この経路を通じてデータＰＢ＿０がサブラッチセレクトトランジスタＳＬＳＥＬ＿０に対応するサブラッチ（同時書き込み対象データエリアがデータエリアＡ１及びＡ２の場合にはサブラッチ５４ａ＿１）に転送される（ステップＳ４０３）。そして、サブラッチセレクトトランジスタＳＬＳＥＬ＿０に対応するサブラッチ（同時書き込み対象データエリアがデータエリアＡ１及びＡ２の場合にはサブラッチ５４ａ＿１）に、ラッチ信号ＬＴ＿０が供給される。これにより、データＰＢ＿０は、サブラッチセレクトトランジスタＳＬＳＥＬ＿０に対応するサブラッチ（同時書き込み対象データエリアがデータエリアＡ１及びＡ２の場合にはサブラッチ５４ａ＿１）にラッチされる。データＰＢ＿０は、プログラムしない場合にはハイレベル、プログラムする場合にはローレベルである。
As a result, a path is formed from the
次に、セレクトトランジスタＢＳＥＬ＿１のゲートに例えば４Ｖが印加され、セレクトトランジスタＢＳＥＬ＿１（ＭＯＳトランジスタ５６＿２）がオンされる。また、同時書き込み対象データエリアに対応するスロット部のサブラッチセレクトトランジスタＳＬＳＥＬ＿１（同時書き込み対象データエリアがデータエリアＡ１及びＡ２の場合にはＭＯＳトランジスタ５３ｂ＿１）のゲートに４Ｖが印加され、そのサブラッチセレクトトランジスタＳＬＳＥＬ＿１がオンされる。 Next, for example, 4 V is applied to the gate of the select transistor BSEL_1, and the select transistor BSEL_1 (MOS transistor 56_2) is turned on. In addition, 4 V is applied to the gate of the sub-latch select transistor SLSEL_1 in the slot corresponding to the simultaneous write target data area (or the MOS transistor 53b_1 when the simultaneous write target data area is the data areas A1 and A2), and the sub-latch select is performed. The transistor SLSEL_1 is turned on.
これにより、メインバッファ４２０からサブラッチセレクトトランジスタＳＬＳＥＬ＿１に対応するサブラッチ（同時書き込み対象データエリアがデータエリアＡ１及びＡ２の場合にはサブラッチ５ｂａ＿１）までの経路が形成される。この経路を通じてデータＰＢ＿１がサブラッチセレクトトランジスタＳＬＳＥＬ＿１に対応するサブラッチ（同時書き込み対象データエリアがデータエリアＡ１及びＡ２の場合にはサブラッチ５４ｂ＿１）に転送される（ステップＳ４０４）。そして、サブラッチセレクトトランジスタＳＬＳＥＬ＿１に対応するサブラッチ（同時書き込み対象データエリアがデータエリアＡ１及びＡ２の場合にはサブラッチ５４ｂ＿１）に、ラッチ信号ＬＴ＿１が供給される。これにより、データＰＢ＿１は、サブラッチセレクトトランジスタＳＬＳＥＬ＿１に対応するサブラッチ（同時書き込み対象データエリアがデータエリアＡ１及びＡ２の場合にはサブラッチ５４ｂ＿１）にラッチされる（ステップＳ４０４）。データＰＢ＿１は、プログラムしない場合にはハイレベル、プログラムする場合にはローレベルである。このようにして、２つのサブラッチ（同時書き込み対象データエリアがデータエリアＡ１及びＡ２の場合にはサブラッチ５４ａ＿１及び５４ｂ＿１）にデータが転送される。なお、並列に設けられた各メインデータ線ＭＤＬに対応する構成においても上記と同様にデータ出力動作が行われる。
As a result, a path is formed from the
図３３に示すように、データＰＢ＿０及びＰＢ＿１それぞれが２つのサブラッチに転送されたら、プログラムベリファイが行われる（ステップＳ４０５）。なお、並列に設けられた各メインデータ線ＭＤＬに対応する構成においても上記と同様にプログラムベリファイが行われる。 As shown in FIG. 33, when each of the data PB_0 and PB_1 is transferred to the two sub-latches, program verification is performed (step S405). Note that the program verify is performed in the same manner as described above also in the configuration corresponding to each main data line MDL provided in parallel.
プログラムベリファイで書き込むべきデータ通りにデータエリアにデータが書き込まれていない場合、プログラムベリファイは失敗したとされ、ビット線のプリチャージが行われる（ステップＳ４０６）。 If the data is not written in the data area in accordance with the data to be written by the program verify, it is determined that the program verify has failed and the bit line is precharged (step S406).
図３４において時刻Ｔ３は、ビット線のプリチャージ工程での波形を示している。図３４に示すように、プリチャージ工程では、全てのスルーセレクトトランジスタＴＳＬ＿ｕのゲートに４Ｖが印加され、スルーセレクトトランジスタＴＳＬ＿ｕがオンされる。また、全てのスルーセレクトトランジスタＴＳＬ＿ｌのゲートに４Ｖが印加され、スルーセレクトトランジスタＴＳＬ＿ｌはオンされる。また、全てのサブセレクトトランジスタＳＳＥＬ＿０、ＳＥＬ＿１のゲートに４Ｖが印加され、全てのサブセレクトトランジスタＳＳＥＬ＿０、ＳＥＬ＿１がオンされる（ステップＳ３０６）。これにより、メインデータ線ＭＤＬと全てのサブデータエリアラインが繋がれた状態になる。 In FIG. 34, a time T3 shows a waveform in the bit line precharge process. As shown in FIG. 34, in the precharge process, 4V is applied to the gates of all the through select transistors TSL_u, and the through select transistors TSL_u are turned on. Further, 4V is applied to the gates of all the through select transistors TSL_l, and the through select transistors TSL_l are turned on. Further, 4 V is applied to the gates of all the sub-select transistors SSEL_0 and SEL_1, and all the sub-select transistors SSEL_0 and SEL_1 are turned on (step S306). As a result, the main data line MDL and all the sub data area lines are connected.
そして、プリチャージセレクトトランジスタＰＳＥＬがオンされ、例えば３ＶのＢＩＡＳ電源により、メインデータ線ＭＤＬを介してサブデータエリアライン中のビット線ＢＬがプリチャージされる。これにより、メインデータ線ＭＤＬ及びビット線ＢＬは、３Ｖにプリチャージされる。プリチャージ終了後（ステップＳ４０７）、非選択のサブデータエリアラインに繋がるサブセレクトトランジスタＳＳＥＬ＿１はオフにされ、サブセレクトトランジスタＳＳＥＬ＿１に接続されたサブデータエリアライン中のビット線は、フローティング状態とされる。なお、並列に設けられた各メインデータ線ＭＤＬに対応する構成においても上記と同様にプリチャージが行われる。 Then, the precharge select transistor PSEL is turned on, and the bit line BL in the sub data area line is precharged via the main data line MDL by, for example, 3 V BIAS power supply. As a result, the main data line MDL and the bit line BL are precharged to 3V. After precharge ends (step S407), the sub-select transistor SSEL_1 connected to the non-selected sub-data area line is turned off, and the bit line in the sub-data area line connected to the sub-select transistor SSEL_1 is set in a floating state. . Note that the precharge is performed in the same manner as described above also in the configuration corresponding to each main data line MDL provided in parallel.
プリチャージが終了したら、２つのデータエリアに対して同時にプログラムストレスがかけられる（ステップＳ４０８）。図３４において時刻Ｔ４は、２つのデータエリアに同時にプログラムストレスを与えるときの波形を示している。図３４に示すように、サブラッチセレクトトランジスタＳＬＳＥＬ＿０及びＳＬＳＥＬ＿１が同時にオンされ、２つのサブラッチ（同時書き込み対象エリアがエリアＡ１及びＡ２の場合にはサブラッチ５４ａ＿１及び５４ｂ＿１）から同時にデータが読み出される。そして、プログラムストレスを与えるときには、一方のサブセレクトトランジスタＳＳＥＬ＿０に３Ｖが印加され、他方のサブセレクトトランジスタＳＳＥＬ＿１に０Ｖが印加される。なお、サブセレクトトランジスタＳＳＥＬ＿０に３Ｖを印加しているのは、図２３で説明済みであるため、その説明を省略する。そして、対象となるブロックの選択ワード線ＷＬに例えば１６Ｖが印加され、非選択のワード線ＷＬに例えば１０Ｖが印加され、選択ゲート線ＳＥＬＤに例えば３Ｖが印加され、選択ゲート線ＳＥＬＳに例えば０Ｖが印加される。以上の書き込み動作が各メインデータ線ＭＤＬに対応する構成において行われる。これにより、同時書き込み対象データエリア（例えば、データエリアＡ１及びＡ２）中のそれぞれの選択ワード線ＷＬに対応する各サブデータエリアラインＳＡＬ０のメモリセルから成るページ（例えば、データエリアＡ１中のページ及びデータエリアＡ２のページ）にデータが書き込まれる。なお、データＰＢ＿０及びＰＢ＿１がハイレベルの場合、データ書き込み時には、サブセレクトトランジスタＳＳＥＬ＿０に対応するサブデータエリアラインのビット線ＢＬは８Ｖ程度に上昇した後に段々と下がっていく（時刻Ｔ４のＭＤＬ／ＢＬ点線参照）。また、データＰＢ＿０及びＰＢ＿１がローレベルの場合、データ書き込み時には、サブセレクトトランジスタＳＳＥＬ＿０に対応するサブデータエリアラインのビット線ＢＬは０Ｖ程度になる（時刻Ｔ４のＭＤＬ／ＢＬ実線参照）。これらについては第３の実施例で説明済みであるため、その説明を省略する。 When the precharge is completed, program stress is simultaneously applied to the two data areas (step S408). In FIG. 34, time T4 shows a waveform when program stress is simultaneously applied to two data areas. As shown in FIG. 34, the sub-latch select transistors SLSEL_0 and SLSEL_1 are simultaneously turned on, and data is simultaneously read from two sub-latches (sub-latches 54a_1 and 54b_1 when the simultaneous write target areas are areas A1 and A2). When applying program stress, 3V is applied to one sub-select transistor SSEL_0, and 0V is applied to the other sub-select transistor SSEL_1. The reason why 3 V is applied to the sub-select transistor SSEL_0 has already been described with reference to FIG. Then, for example, 16V is applied to the selected word line WL of the target block, 10V is applied to the unselected word line WL, 3V is applied to the selected gate line SELD, and 0V is applied to the selected gate line SELS, for example. Applied. The above write operation is performed in a configuration corresponding to each main data line MDL. Thus, a page (for example, a page in the data area A1 and a page made up of memory cells in each sub data area line SAL0 corresponding to each selected word line WL in the data area to be simultaneously written (for example, the data areas A1 and A2). Data is written in the page of the data area A2. Note that when the data PB_0 and PB_1 are at a high level, the bit line BL of the sub data area line corresponding to the sub select transistor SSEL_0 rises to about 8V and then gradually drops during data writing (MDL / BL at time T4). (See dotted line). When the data PB_0 and PB_1 are at a low level, the bit line BL of the sub data area line corresponding to the sub select transistor SSEL_0 is about 0 V during data writing (see the MDL / BL solid line at time T4). Since these have already been described in the third embodiment, description thereof will be omitted.
プログラムストレスが終了したら、選択ゲート線ＳＥＬＤが０Ｖになり、選択ワード線ＷＬ及び非選択のワード線ｕＷＬの電圧が０Ｖになる（ステップＳ４０９）。そして、ワード線がディスチャージされる（ステップＳ４１０）。そして、全ビット線がディスチャージされる。図３４において時刻Ｔ５は、ビット線のディスチャージのときの波形を示している。図３４に示すように、ビット線をディスチャージするときには、全てのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌのゲートに４Ｖが印加され、全てのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌがオンになる。また、全てのサブセレクトトランジスタＳＳＥＬ＿０、ＳＥＬ＿１のゲートに４Ｖが印加され、全てのサブセレクトトランジスタＳＳＥＬ＿０、ＳＥＬ＿１がオンされる。これにより、メインデータ線ＭＤＬと全てのサブデータエリアラインが繋がれた状態になる。 When the program stress is finished, the selection gate line SELD becomes 0V, and the voltages of the selected word line WL and the unselected word line uWL become 0V (step S409). Then, the word line is discharged (step S410). Then, all bit lines are discharged. In FIG. 34, time T5 shows a waveform when the bit line is discharged. As shown in FIG. 34, when discharging the bit line, 4 V is applied to the gates of all the through select transistors TSL_u and TSL_l, and all the through select transistors TSL_u and TSL_l are turned on. Further, 4 V is applied to the gates of all the sub-select transistors SSEL_0 and SEL_1, and all the sub-select transistors SSEL_0 and SEL_1 are turned on. As a result, the main data line MDL and all the sub data area lines are connected.
そして、プリチャージセレクトトランジスタＰＳＥＬがオンされ、例えば０ＶのＢＩＡＳ電源により、メインデータ線ＭＤＬを介して全てのビット線がディスチャージされる（ステップＳ４１１）。全てのビット線のディスチャージが完了したら、各スイッチとなるトランジスタがオフされる（ステップＳ４１２）。そして、プログラムベリファイが行われ（ステップＳ４０５）、プログラムベリファイの結果、データ書き込みが正しく行われていたら、これで処理は終了する。 Then, the precharge select transistor PSEL is turned on, and all the bit lines are discharged via the main data line MDL, for example, by a BIAS power supply of 0V (step S411). When all the bit lines have been discharged, the transistors serving as the switches are turned off (step S412). Then, program verification is performed (step S405), and if data writing is correctly performed as a result of the program verification, the process ends.
以上説明したように、本発明の第５の実施形態では、対をなすデータエリアＡ１及びＡ２または、対をなすデータエリアＡ３及びＡ４に対して同時にデータ書き込みを行うことができる。 As described above, in the fifth embodiment of the present invention, data can be simultaneously written to the data areas A1 and A2 making a pair or the data areas A3 and A4 making a pair.
＜第６の実施形態＞
次に、本発明の第６の実施形態について説明する。図３５は、本発明の第６の実施形態のＮＡＮＤ型フラッシュメモリの構成の概要を示すブロック図である。
<Sixth Embodiment>
Next, a sixth embodiment of the present invention will be described. FIG. 35 is a block diagram showing an outline of the configuration of the NAND flash memory according to the sixth embodiment of the present invention.
図３５に示すように、本発明の第６の実施形態のＮＡＮＤ型フラッシュメモリは、メモリセルアレイ５０１、コマンドデコーダ５１０、アドレスデコーダ５１１、メモリコアコントローラ５１２、Ｘデコーダ５１３、ＴＳＬコントローラ５１４、サブラッチ／ＳＬＳＥＬコントローラ５１５、ＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ５１６、電源制御回路５１７、Ｉ／Ｏバッファ５１８、ＳＲＡＭ５１９、メインバッファ５２０とから構成されている。
As shown in FIG. 35, the NAND flash memory according to the sixth embodiment of the present invention includes a
メモリセルアレイ５０１、コマンドデコーダ５１０、アドレスデコーダ５１１、メモリコアコントローラ５１２、Ｘデコーダ５１３、ＴＳＬコントローラ５１４、サブラッチ／ＳＬＳＥＬコントローラ５１５、ＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ５１６、電源制御回路５１７、Ｉ／Ｏバッファ５１８、ＳＲＡＭ５１９、メインバッファ５２０は、前述の第６の実施形態における、メモリセルアレイ４０１、アドレスデコーダ４１１、コマンドデコーダ４１０、メモリコアコントローラ４１２、Ｘデコーダ４１３、ＴＳＬコントローラ４１４、サブラッチ／ＳＬＳＥＬコントローラ４１５、ＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ４１６、電源制御回路４１７、Ｉ／Ｏバッファ４１８、ＳＲＡＭ４１９、メインバッファ４２０と、基本的に同様である。
この実施形態においてメモリセルアレイ５０１は、各メモリプレーンを、対となるデータエリアＡ１及びＡ２、Ａ３及びＡ４に分割した構成としているが、各データエリアの構造をメインデータ線ＭＤＬからサブデータエリアラインを分岐した構造としていない。この実施形態では、各データエリアの構造を本発明の第１の実施形態におけるデータエリアと同様の構造としている。このような構成でも、前述と同様に、対をなすデータエリアＡ１及びＡ２、並びに対をなすデータエリアＡ３及びＡ４に対して同時にデータ書き込みを行うことができる。
In this embodiment, the
＜７．第７の実施形態について＞
次に、本発明の第７の実施形態について説明する。図３６は、本発明の第７の実施形態を示すものである。本発明の第７の実施形態では、各データエリアＡ１〜Ａ４に対応するスロット部Ｂ１〜Ｂ４のサブラッチにデータを転送しておき、各データエリアＡ１〜Ａ４に対して同時にデータ書き込みを行うことができるようにしている。
<7. About the seventh embodiment>
Next, a seventh embodiment of the present invention will be described. FIG. 36 shows a seventh embodiment of the present invention. In the seventh embodiment of the present invention, data is transferred to the sub-latches of the slot portions B1 to B4 corresponding to the data areas A1 to A4, and data is written to the data areas A1 to A4 at the same time. I can do it.
なお、この実施形態におけるメモリセルアレイは、図２に示した構成と同様である。すなわち、１つのメモリプレーンが複数のデータエリアＡ１〜Ａ４に分割され、それぞれのデータエリアＡ１〜Ａ４の底部に、スロット部Ｂ１〜Ｂ４が設けられる。スロット部Ｂ１〜Ｂ４には、サブラッチ５４＿１〜５４＿４と、スルーセレクトトランジスタＴＳＬ（図７におけるＭＯＳトランジスタ５１＿１及び５２＿１〜５１＿４及び５２＿４）が設けられる（図７参照）。本発明の第７の実施形態では、このような構成を用いて、複数データエリアに対して同時にデータ書き込みを行うものである。 The memory cell array in this embodiment is the same as that shown in FIG. That is, one memory plane is divided into a plurality of data areas A1 to A4, and slot portions B1 to B4 are provided at the bottom of each data area A1 to A4. The slot parts B1 to B4 are provided with sub-latches 54_1 to 54_4 and through select transistors TSL (MOS transistors 51_1 and 52_1 to 51_4 and 52_4 in FIG. 7) (see FIG. 7). In the seventh embodiment of the present invention, data writing is simultaneously performed on a plurality of data areas using such a configuration.
図３６（Ａ）に示すように、各スロット部Ｂ１〜Ｂ４のサブラッチ５４＿１〜５４＿４には、メインバッファからデータが転送される。そして、スルーセレクトトランジスタＴＳＬにより、各データエリアＡ１〜Ａ４が分離され、図３６（Ｂ）に示すように、各データエリアＡ１〜Ａ４に同時にデータが書き込まれる。例えば、各スロット部Ｂ１〜Ｂ４のサブラッチ５４＿１〜５４＿４に、１ｋＢ分のデータをラッチした場合、データエリアＡ１〜Ａ４に同時にデータを書き込むことで、４ｋＢ分のデータを同時に書き込むことができる。 As shown in FIG. 36A, data is transferred from the main buffer to the sub-latches 54_1 to 54_4 of the slot portions B1 to B4. Then, the data areas A1 to A4 are separated by the through select transistor TSL, and data is simultaneously written into the data areas A1 to A4 as shown in FIG. For example, when data of 1 kB is latched in the sub-latches 54_1 to 54_4 of the slot portions B1 to B4, data of 4 kB can be simultaneously written by simultaneously writing data to the data areas A1 to A4.
このような複数データエリアに対する同時データ書き込みは、図３７に示すようなアドレス構成とすることで、容易に行うことができる。つまり、通常では、図９に示したように、Ｘデコーダ１３に対するアドレスは、アドレスＸＡが８ビット、アドレスＸＢが８ビット、アドレスＸＣが８ビット、アドレスＸＤが４ビットとされている。
Such simultaneous data writing to a plurality of data areas can be easily performed by adopting an address configuration as shown in FIG. That is, as shown in FIG. 9, the address for the
これに対して、図３７は、複数データエリアに対する同時データ書き込みを実現するのに好適なアドレス構成を示している。図３７において、アドレスＸＡ´は上位４ビットを示し、アドレスＸＢは次の８ビットを示し、アドレスＸＣは次の８ビットを示し、アドレスＸＤは次の８ビットを示す。図３７に示すように、アドレスＸＡ´は何れかの１ビットが「１」で他の３ビットが「０」となる。アドレスＸＢは何れか１ビットが「１」で他の７ビットが「０」となる。アドレスＸＣは何れか１ビットが「１」で他の７ビットが「０」となる。アドレスＸＤは何れか１ビットが「１」で他の７ビットが「０」となる。 On the other hand, FIG. 37 shows an address configuration suitable for realizing simultaneous data writing to a plurality of data areas. In FIG. 37, address XA ′ indicates the upper 4 bits, address XB indicates the next 8 bits, address XC indicates the next 8 bits, and address XD indicates the next 8 bits. As shown in FIG. 37, in the address XA ′, any one bit is “1” and the other three bits are “0”. In the address XB, one of the bits is “1” and the other 7 bits are “0”. In the address XC, one of the bits is “1” and the other 7 bits are “0”. In the address XD, one of the bits is “1” and the other 7 bits are “0”.
このように、複数データエリアに対する同時データ書き込みを実現するためのアドレス構成では、アドレスＸＡ´が４ビット、アドレスＸＢが８ビット、アドレスＸＣが８ビット、アドレスＸＤが８ビットとされている。そして、上位４ビットのアドレスＸＡ´は、データエリアＡ１〜Ａ４に対応している。 Thus, in the address configuration for realizing simultaneous data writing to a plurality of data areas, the address XA ′ is 4 bits, the address XB is 8 bits, the address XC is 8 bits, and the address XD is 8 bits. The upper 4 bits of the address XA ′ correspond to the data areas A1 to A4.
すなわち、図３７に示すように、アドレスＸＡ´が「１０００」となるのはデータエリアＡ１のアドレスであり、アドレスＸＡ´が「０１００」となるのはデータエリアＡ２のアドレスであり、アドレスＸＡ´が「００１０」となるのはデータエリアＡ３のアドレスであり、アドレスＸＡ´が「０００１」となるのはデータエリアＡ４のアドレスである。 That is, as shown in FIG. 37, the address XA ′ is “1000” for the data area A1, and the address XA ′ is “0100” for the data area A2, and the address XA ′. "0010" is the address of the data area A3, and the address XA 'is "0001" is the address of the data area A4.
Ｘデコーダ１３は、図３に示したように、ブロック毎にあり、その構成は、図８に示すようになっている。図８に示したＸデコーダ１３では、プリＸデコーダを構成するＮＡＮＤゲート５２０に、２４ビットのアドレスが入力される。
As shown in FIG. 3, the
アドレスの構成を図３７に示したようなものとすると、プリＸデコーダを構成するＮＡＮＤゲート５３０ａ、５３０ｂ、…には、図３８に示すように、アドレスが入力されることになる。
If the address configuration is as shown in FIG. 37, the
ここで、複数データエリアに対して同時にデータ書き込みを行う場合には、４ビットのアドレスＸＡ´を「１１１１」とする。図８に示したようなＸデコーダ１３で、アドレスＸＡ´が「１１１１」となっている場合には、全てのデータエリアＡ１〜Ａ４において、アドレスＸＢ、ＸＣ、ＸＤに基づいて、複数データエリアＡ１〜Ａ４が同時にアクセスされることになる。
Here, when data is simultaneously written in a plurality of data areas, the 4-bit address XA ′ is set to “1111”. In the
次に、複数データエリアに対して同時にアクセスする場合のプログラムベリファイについて説明する。上述のように、複数データエリアに対して同時にデータ書き込みを行った場合、プログラムベリファイでデータ書き込みの成功が確認されたデータエリアと、未だにデータ書き込みが完了していないデータエリアとが生じる。既に、データ書き込みが完了していたら、追加ストレスをかけないことが望まれる。 Next, program verification when accessing a plurality of data areas simultaneously will be described. As described above, when data writing is simultaneously performed on a plurality of data areas, a data area in which data writing has been successfully confirmed by program verification and a data area in which data writing has not yet been completed are generated. If data writing has already been completed, it is desirable not to apply additional stress.
図３７に示したアドレス構成とすると、複数データエリアに対して簡単、かつ同時にデータ書き込みを行うことができるばかりでなく、プログラムベリファイでデータ書き込みの成功が確認されたデータエリアでのデータ書き込みを止めるような制御が簡単に行える。これにより、セルフブーストで上昇する電圧を防ぎ、データ書き込み時のディスターブを減らせると共に、消費電力の低減を防げる。また、サブデータエリアラインの選択を、プログラムベリファイでデータ書き込みの成功が確認されたら非選択とすることで、ビット線のさらなるプリチャージを食い止め、さらなるディスターブの低減と、消費電力の低減を図ることができる。 With the address configuration shown in FIG. 37, not only can data be easily and simultaneously written to a plurality of data areas, but data writing in the data areas where data writing has been confirmed successful by program verification is stopped. Such control can be easily performed. As a result, a voltage that increases due to self-boost can be prevented, disturbance during data writing can be reduced, and power consumption can be prevented from being reduced. In addition, the selection of sub data area lines is deselected when data write is confirmed to be successful by program verification, thereby preventing further precharge of the bit lines, further reducing disturbance, and reducing power consumption. Can do.
図３９は、プログラムベリファイでデータ書き込みの成功が確認されたデータエリアで、データ書き込みを止めることができるようにするための構成である。図３９おいて、サブラッチ５４＿１〜５４＿４は、各データエリアＡ１〜Ａ４毎に、ワイヤドＮＯＲで接続される。 FIG. 39 shows a configuration for enabling data writing to be stopped in a data area in which data writing has been confirmed successful by program verification. In FIG. 39, the sub latches 54_1 to 54_4 are connected by wired NOR for each of the data areas A1 to A4.
すなわち、第１の実施形態では、サブラッチ５４＿１〜５４＿４として、図１２に示したような構成のものが用いられている。この実施形態では、図４０（Ａ）に示すように、サブラッチ５４＿１〜５４＿４に含まれるサブラッチ回路に、さらに、ＭＯＳトランジスタ５６８が設けられる。同一のデータエリア中の複数のサブラッチのＭＯＳトランジスタ５６８は、図４０（Ｂ）に示すように、ＰＦＡＧラインと、接地されたＦＧラインとの間において並列に接続される。そして、ドレインが電源Ｖｃｃに接続され、ソースがＰＦＡＧラインに接続されたＰチャンネルＭＯＳトランジスタがプルアップ回路として設けられる。
That is, in the first embodiment, the sub-latches 54_1 to 54_4 are configured as shown in FIG. In this embodiment, as shown in FIG. 40A, a
前述したように、このようなサブラッチ回路では、プログラムベリファイ時に、データが正しく書き込まれたことが確認されると、インバータ５６１とインバータ５６２との接続点のノードＬＡＴＰはローレベルになる。図４０（Ｂ）に示した構成では、全てのＭＯＳトランジスタ５６８のゲートがローレベルになり、全てのＭＯＳトランジスタ５６８がオフした場合にのみ、ＭＯＳトランジスタ５６８の一端の信号ＰＦＡＧは上記プルアップ回路によりハイレベルに引き上げられる。したがって、ワイヤドＮＯＲの構成となる。以上のような構成（ベリファイ手段の一例）によりプログラムベリファイが行われ、データ書き込みが完了したか否かが確認される。なお、以上のプログラムベリファイを実現する態様は、プログラムベリファイを実現する一態様であって、これに限定されるものではない。
As described above, in such a sub-latch circuit, when it is confirmed that data is correctly written at the time of program verification, the node LATP at the connection point between the
図３９において、各データエリアＡ１〜Ａ４には、セルフプログラムコントローラ６０１＿１〜６０１＿４が設けられる。セルフプログラムコントローラ６０１＿１〜６０１＿４は、それぞれ、ＮＡＮＤゲート６１０＿１〜６１０＿４及びＡＮＤゲート６１１＿１〜６１１＿４とからなる。 In FIG. 39, self-program controllers 601_1 to 601_4 are provided in the data areas A1 to A4. The self program controllers 601_1 to 601_4 include NAND gates 610_1 to 610_4 and AND gates 611_1 to 611_4, respectively.
各データエリアＡ１〜Ａ４のセルフプログラムコントローラ６０１＿１〜６０１＿４において、ＮＡＮＤゲート６１０＿１〜６１０＿４には、それぞれ、サブラッチ５４＿１〜５４＿４のワイヤドＮＯＲの出力ＰＦＬＡＧと、プログラムストレス時のステータス信号ＰＧＭＳが供給される。ＮＡＮＤゲート６１０＿１〜６１０＿４の出力は、ＡＮＤゲート６１１＿１〜６１１＿４に供給される。また、ＡＮＤゲート６１１＿１〜６１１＿４には、アドレスＸＡ´が供給される。 In the self program controllers 601_1 to 601_4 of the data areas A1 to A4, the NAND gates 610_1 to 610_4 are supplied with the wired NOR output PFLAG of the sub latches 54_1 to 54_4 and the status signal PGMS at the time of program stress, respectively. Outputs of the NAND gates 610_1 to 610_4 are supplied to AND gates 611_1 to 611_4. The address XA ′ is supplied to the AND gates 611_1 to 611_4.
ＡＮＤゲート６１１＿１〜６１１＿４の出力信号は、アドレスＸＡ´´として、各データエリアＡ１〜Ａ４のＸデコーダのプリＸデコーダを構成するＮＡＮＤゲート５３０ａ＿１、５３０ｂ＿１、…、ＮＡＮＤゲート５３０ａ＿２、５３０ｂ＿２、…、ＮＡＮＤゲート５３０ａ＿３、５３０ｂ＿３、…、ＮＡＮＤゲート５３０ａ＿４、５３０ｂ＿４、…に供給される。また、ＡＮＤゲート６１１＿１〜６１１＿４の出力信号は、インバータ６１３＿１〜６１３＿４を介して、サブラッチ制御回路５８５＿１〜５８５＿４に供給される。 The output signals of the AND gates 611_1 to 611_4 are NAND gates 530a_1, 530b_1,..., NAND gates 530a_2, 530b_2,... Constituting NAND gates 530a_1, 530b_1,. 530a_3, 530b_3,..., NAND gates 530a_4, 530b_4,. Output signals of the AND gates 611_1 to 611_4 are supplied to the sub-latch control circuits 585_1 to 585_4 through the inverters 613_1 to 613_4.
例えば、データエリアＡ２のプログラムベリファイについて説明すると、データエリアＡ２におけるデータ書き込みが成功していないときには、サブラッチ５４＿２のワイヤドＮＯＲの出力ＰＦＬＡＧがローレベルである。また、プログラムストレス時には、ステータス信号ＰＧＭＳはハイレベルである。したがって、データエリアＡ２のプログラムベリファイが失敗である間は、ＮＡＮＤゲート６１０＿２の出力はハイレベルになる。ＮＡＮＤゲート６１０＿２の出力がハイレベルのときには、アドレスＸＡ´がそのままＡＮＤゲート６１１＿２からアドレスＸＡ´´として出力される。そして、このアドレスＸＡ´´がそのままＸデコーダ１３ａ＿２のプリＸデコーダを構成するＮＡＮＤゲート５３０ａ＿２に供給される。 For example, the program verify of the data area A2 will be described. When the data write in the data area A2 is not successful, the output PFLAG of the wired NOR of the sub-latch 54_2 is at the low level. Further, during program stress, the status signal PGMS is at a high level. Therefore, while the program verify of the data area A2 is unsuccessful, the output of the NAND gate 610_2 becomes high level. When the output of the NAND gate 610_2 is at the high level, the address XA ′ is output as it is from the AND gate 611_2 as the address XA ″. The address XA ″ is supplied as it is to the NAND gate 530a_2 that constitutes the pre-X decoder of the X decoder 13a_2.
また、例えば、データエリアＡ２の全てのデータ書き込みが完了し、プログラムベリファイが成功になると、サブラッチ５４＿２のワイヤドＮＯＲの出力ＰＦＬＡＧがハイレベルになる。また、プログラムストレス時には、ステータス信号ＰＧＭＳはハイレベルである。したがって、データエリアＡ２のプログラムベリファイが成功になると、ＮＡＮＤゲート６１０＿２の出力がローレベルになる。ＮＡＮＤゲート６１０＿２の出力がローレベルになると、ＡＮＤゲート６１１＿２からはアドレスＸＡ´´としてローレベルが出力される。そして、Ｘデコーダ１３ａ＿２の入力であるＮＡＮＤゲート５３０ａ＿２には、ローレベルのアドレスＸＡ´´が供給される。 Further, for example, when all the data writing in the data area A2 is completed and the program verification is successful, the output PFLAG of the wired NOR of the sub-latch 54_2 becomes high level. Further, during program stress, the status signal PGMS is at a high level. Therefore, when the program verify of the data area A2 is successful, the output of the NAND gate 610_2 becomes low level. When the output of the NAND gate 610_2 becomes a low level, the AND gate 611_2 outputs a low level as the address XA ″. Then, the low-level address XA ″ is supplied to the NAND gate 530a_2 which is the input of the X decoder 13a_2.
ＮＡＮＤゲート５３０ａ＿２に、アドレスＸＡ´´としてローレベルが供給されると、ＮＡＮＤゲート５３０ａ＿２の出力は、ハイレベルになり、Ｘデコーダ１３ａ＿２は非選択状態になる。 When a low level is supplied as the address XA ″ to the NAND gate 530a_2, the output of the NAND gate 530a_2 becomes a high level, and the X decoder 13a_2 is in a non-selected state.
また、ＮＡＮＤゲート６１０＿２の出力は、インバータ６１３＿２を介して、サブラッチ制御回路５８５＿２に供給される。ＮＡＮＤゲート６１０＿２の出力がローレベルになると、それがインバータ６１３＿２で反転したハイレベルの信号がサブラッチ制御回路５８５＿２のイネーブルＥＮＢに供給される。サブラッチ制御回路５８５＿２のイネーブルＥＮＢにハイレベルの信号が供給されると、サブラッチ制御回路５８５＿２は、サブラッチ５４＿２の動作を停止させる。 The output of the NAND gate 610_2 is supplied to the sub-latch control circuit 585_2 through the inverter 613_2. When the output of the NAND gate 610_2 becomes low level, a high level signal inverted by the inverter 613_2 is supplied to the enable ENB of the sub latch control circuit 585_2. When a high level signal is supplied to the enable ENB of the sub latch control circuit 585_2, the sub latch control circuit 585_2 stops the operation of the sub latch 54_2.
したがって、このような構成では、複数データエリアＡ１〜Ａ４に対して同時にデータ書き込みを行い、その後のプログラムベリファイの結果、プログラムベリファイに成功したデータエリアでは、追加プログラムストレスをかけられないようになる。これにより、さらなるディスターブの影響を受けないようにすることができる。 Therefore, in such a configuration, data writing is simultaneously performed on the plurality of data areas A1 to A4, and additional program stress cannot be applied to a data area that has succeeded in program verification as a result of subsequent program verification. Thereby, it is possible to avoid the influence of further disturbance.
＜応用例、変形例＞
以上説明したように、本発明の第１の実施形態では、各メモリプレーンにおける各データエリアＡ１〜Ａ４をスルーセレクトトランジスタＴＳＬにより分断して、各データエリアＡ１〜Ａ４毎のデータ書き込みを可能としている。これにより、データ書き込み時のビット線容量が削減できる。また、プログラムを行わないデータエリアに対し、書き込みストレス（ディスターブ）が掛かることを防ぐことができる。
<Application examples and modifications>
As described above, in the first embodiment of the present invention, each data area A1 to A4 in each memory plane is divided by the through select transistor TSL, and data can be written to each data area A1 to A4. . Thereby, the bit line capacity at the time of data writing can be reduced. In addition, it is possible to prevent a write stress (disturb) from being applied to a data area that is not programmed.
本発明の第２の実施形態では、メモリプレーンを構成する各データエリアＡ１〜Ａ４を、メインデータ線ＭＤＬから選択トランジスタを介して少なくとも２つのサブデータエリアラインを分岐させた構造にしている。そして、このメインデータ線ＭＤＬから少なくとも２つのサブデータエリアラインを分岐させた構造を並列に並べてデータエリアを構成させる。上記選択トランジスタを制御して、メインデータ線とビット線との接続を行っている。これにより、データ書き込み時のビット線容量を、さらに削減できる。また、プログラムを行わないサブデータエリアラインに対し、書き込みストレス（ディスターブ）が掛かることを防ぐことができる。 In the second embodiment of the present invention, each data area A1 to A4 constituting the memory plane has a structure in which at least two sub data area lines are branched from the main data line MDL via a selection transistor. Then, a data area is configured by arranging in parallel a structure in which at least two sub data area lines are branched from the main data line MDL. The selection transistor is controlled to connect the main data line and the bit line. Thereby, the bit line capacity at the time of data writing can be further reduced. In addition, it is possible to prevent a write stress (disturb) from being applied to a sub data area line that is not programmed.
本発明の第３の実施形態では、サブラッチを少なくとも２つ設けた態様を表しており、各サブデータエリアラインのデータを保持することができる。 The third embodiment of the present invention represents an aspect in which at least two sub latches are provided, and data of each sub data area line can be held.
本発明の第４の実施形態では、同一データエリア中の２つのサブラッチにデータを転送しておき、それらのサブラッチのそれぞれに対応する２つのサブデータエリアラインに、連続的に順次データ書き込みを行う。これにより、同一データエリア中の２つサブラッチのそれぞれに対応する２つのサブデータエリアラインにほぼ同時にデータを書き込むことができる。１回のサブラッチへの転送容量を１ｋＢとすると、第４の実施形態の構成では、２ｋＢ分のデータをほぼ同時に書き込むことができる。 In the fourth embodiment of the present invention, data is transferred to two sub-latches in the same data area, and data is successively written sequentially into two sub-data area lines corresponding to each of the sub-latches. . As a result, data can be written almost simultaneously to two sub data area lines corresponding to two sub latches in the same data area. If the transfer capacity to one sub-latch is 1 kB, 2 kB of data can be written almost simultaneously in the configuration of the fourth embodiment.
本発明の第５の実施形態では、対をなす２つのデータエリアに対して、その中間にサブラッチを２つ設けることで、対をなす２つのデータエリアに対して同時にデータ書き込みを行うことができる。１回のサブラッチの保持容量を１ｋＢとすると、第５の実施形態の構成では、合計２ｋＢ分のデータを中間の２つのサブラッチに保持させることができ、対をなす２つのデータエリアに対して１ｋＢ分のデータずつ同時に書き込むことができる。なお、本発明の第６の実施形態のように、メインデータ線ＭＤＬ及びサブデータエリアラインを設けていない構成でも、対をなす２つのデータエリアに対して同時にデータ書き込みを行うことができる。 In the fifth embodiment of the present invention, by providing two sub-latches in the middle of two data areas that make a pair, data can be written simultaneously to the two data areas that make a pair. . Assuming that the holding capacity of one sub-latch is 1 kB, in the configuration of the fifth embodiment, a total of 2 kB of data can be held in two intermediate sub-latches, and 1 kB for two pairs of data areas. Minute data can be written simultaneously. Note that, even in a configuration in which the main data line MDL and the sub data area line are not provided as in the sixth embodiment of the present invention, data writing can be performed simultaneously on two data areas forming a pair.
本発明の第７の実施形態では、複数データエリアＡ１〜Ａ４の同時データ書き込みを可能としている。１つのデータエリアに１回に１ｋＢ分のデータを書き込み可能とすると、第７の実施形態の構成では、４ｋＢ分のデータを同時に書き込むことができる。 In the seventh embodiment of the present invention, simultaneous data writing in a plurality of data areas A1 to A4 is possible. If data of 1 kB can be written to one data area at a time, in the configuration of the seventh embodiment, data of 4 kB can be written simultaneously.
さらに、以上の実施形態を組み合わせるようにしても良い。例えば、第４の実施形態と、第５の実施形態とを組み合わせると、同一データエリア中の２つのサブデータエリアラインに対して連続的に順次データ書き込みを行い、且つ、対をなす２つのデータエリアにおけるに対して同時にデータ書き込みを行うことができる。また、同一データエリア中の２つのサブデータエリアラインに対する連続的な順次データ書き込みを、対をなす２つのデータエリアにおいて同時に行うことができる。 Furthermore, the above embodiments may be combined. For example, when the fourth embodiment and the fifth embodiment are combined, data is sequentially written sequentially to two sub data area lines in the same data area, and two pairs of data are paired. Data can be written simultaneously in the area. Further, continuous sequential data writing to two sub data area lines in the same data area can be performed simultaneously in the two data areas forming a pair.
また、例えば、第４の実施形態と、第７の実施形態とを組み合わせるようにしても良い。第４の実施形態と、第７の実施形態とを組み合わせると、同一データエリア中の２つのサブデータエリアラインに対して連続的に順次データ書き込みを行い、且つ、そのことを４つのデータエリアＡ１〜Ａ４において同時に行うことができる。例えば２ｋＢ分のデータを連続的に順次サブデータエリアラインに書き込み、それを４つのデータエリアＡ１〜Ａ４において同時に行うと、８ｋＢ分のデータ（２ｋＢ×４＝８ｋＢ）を同時に書き込むことができる。 Further, for example, the fourth embodiment and the seventh embodiment may be combined. When the fourth embodiment and the seventh embodiment are combined, data is sequentially written sequentially into two sub data area lines in the same data area, and this is performed in the four data areas A1. ~ A4 can be performed simultaneously. For example, if data of 2 kB is written sequentially and sequentially in the sub-data area line and is simultaneously performed in the four data areas A1 to A4, data of 8 kB (2 kB × 4 = 8 kB) can be simultaneously written.
また、例えば、第５の実施形態と、第７の実施形態とを組み合わせるようにしても良い。第５の実施形態と、第７の実施形態とを組み合わせると、対をなす２つのデータエリアに対して同時にデータ書き込みを行うようなやり方で、４つのデータエリアに対して同時にデータ書き込みを行うことができる。例えば対をなす２つのデータエリア（例えば、データエリアＡ１及びＡ２、並びにデータエリアＡ３及びＡ４）に対して１ｋＢずつ合計２ｋＢ分のデータを同時に書き込み、それをデータエリアＡ１〜Ａ４において同時に行うと、４ｋＢ分のデータ（２ｋＢ×２＝４ｋＢ）を同時に書き込むことができる。 Further, for example, the fifth embodiment and the seventh embodiment may be combined. When the fifth embodiment and the seventh embodiment are combined, data can be written to four data areas at the same time in such a way that data is written to two paired data areas at the same time. Can do. For example, when data of 2 kB in total is simultaneously written in 1 kB to two data areas (for example, data areas A1 and A2 and data areas A3 and A4) that make a pair, and simultaneously performed in the data areas A1 to A4, Data for 4 kB (2 kB × 2 = 4 kB) can be written simultaneously.
また、例えば、第４の実施形態と、第５の実施形態と、第７の実施形態とを組み合わせるようにしても良い。第４の実施形態と、第５の実施形態と、第７の実施形態とを組み合わせると、同一データエリア中の２つのサブデータエリアラインに対する連続的な順次データ書き込みを、対をなす２つのデータエリアにおいて同時に行い、さらにそれをデータエリアＡ１〜Ａ４において同時に行うことになる。この場合、例えば２つのサブデータエリアラインに対して連続的に順次１ｋＢずつデータ書き込みを行って合計２ｋＢのデータが書き込まれ、それを対をなす２つのデータエリアに対して同時に行うと合計４ｋＢのデータが書き込まれることになり、さらにそれらをデータエリアＡ１〜Ａ４において同時に行うと８ｋＢのデータが書き込まれることになる。 Further, for example, the fourth embodiment, the fifth embodiment, and the seventh embodiment may be combined. When the fourth embodiment, the fifth embodiment, and the seventh embodiment are combined, continuous sequential data writing to two sub-data area lines in the same data area can be performed with two pairs of data. This is performed simultaneously in the area, and further in the data areas A1 to A4. In this case, for example, 1 kB of data is sequentially written to two sub data area lines sequentially to write a total of 2 kB of data, and if this is performed simultaneously on two pairs of data areas, a total of 4 kB is written. Data will be written, and if they are simultaneously performed in the data areas A1 to A4, 8 kB of data will be written.
本発明は、上述した実施形態に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。 The present invention is not limited to the above-described embodiments, and various modifications and applications can be made without departing from the gist of the present invention.
１，２０１，３０１，４０１，５０１：メモリセルアレイ
１０，２１０，３１０，４１０，５１０：コマンドデコーダ
１１，２１１，３１１，４１１，５１１：アドレスデコーダ
１２，２１２，３１２，４１２，５１２：メモリコアコントローラ
１３，２１３，３１３，４１３，５１３：Ｘデコーダ
１４，２１４，３１４，４１４，５１４；ＴＳＬコントローラ
１５，２１５，３１５，４１５，５１５：サブラッチ／ＳＬＳＥＬコントローラ
１６，２１６，３１６，４１６，５１６：ＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ
１７，２１７，３１７，４１７，５１７：電源制御回路
１８，２１８，３１８，４１８，５１８：Ｉ／Ｏバッファ
１９，２１９，３１９，４１９，５１９：ＳＲＡＭ
２０，２２０，３２０，４２０，５２０：メインバッファ
２２１，３２１，４２１：ＳＳＥＬコントローラ
1, 201, 301, 401, 501:
20, 220, 320, 420, 520:
Claims (21)
前記メモリセルアレイは、１つのメモリプレーンをビット線方向に沿って複数のデータエリアに分割して構成されており、
各データエリアの分割部で、隣り合う各データエリア間を接続する接続線の接続または非接続を選択するスルー選択手段と、
前記各データエリアの分割部のいずれかに少なくとも１つ設けられ、前記接続線に接続手段を介して接続され、データエリアについてのデータをラッチするラッチ手段と、
前記ラッチ手段にラッチされたデータをデータエリアのメモリセルに書き込むデータ書込み手段と
を備え、
前記データ書込み手段は、
書き込み対象データエリアのビット線のプリチャージ終了後、前記書き込み対象データエリアと他のデータエリアとの接続を分断させ、その後、前記書き込み対象データエリアと前記ラッチ手段との間にデータ出力経路が形成されるように、前記スルー選択手段及び前記接続手段を制御して、そのデータが出力された後に、前記書き込み対象データエリアのメモリセルに書き込むことを特徴とする不揮発性半導体メモリ装置。 In a nonvolatile semiconductor memory device having a NAND memory cell array,
The memory cell array is configured by dividing one memory plane into a plurality of data areas along the bit line direction.
Through-selection means for selecting connection or non-connection of connection lines that connect between adjacent data areas in the division section of each data area;
At least one provided in any of the divisions of each data area, connected to the connection line via a connection means, and latch means for latching data about the data area;
Data writing means for writing the data latched by the latch means into the memory cells of the data area,
The data writing means includes
After the precharge of the bit line of the write target data area is completed, the connection between the write target data area and the other data area is disconnected, and then a data output path is formed between the write target data area and the latch means As described above, the nonvolatile semiconductor memory device is characterized in that after the data is output by controlling the through selection means and the connection means, the data is written in the memory cell of the write target data area.
前記データ書込み手段は、前記メインバッファと前記書き込み対象データエリアに対応するラッチ手段との間にデータ転送経路が形成されるように、前記スルー選択手段及び前記接続手段を制御することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。 A main buffer connected to the memory plane and transferring data to the latch means;
The data writing unit controls the through selection unit and the connection unit so that a data transfer path is formed between the main buffer and a latch unit corresponding to the write target data area. The nonvolatile semiconductor memory device according to claim 1.
前記ラッチ手段は、複数設けられ、
前記データ書込み手段は、前記各ラッチ手段毎に、前記メインバッファとの間にデータ転送経路が形成されるように、各データ転送終了毎に前記スルー選択手段及び前記接続手段を制御することを特徴とする請求項２に記載の不揮発性半導体メモリ装置。 The main buffer transfers a plurality of data to the latch means,
A plurality of the latch means are provided,
The data writing means controls the through selection means and the connection means at the end of each data transfer so that a data transfer path is formed between the latch means and the main buffer. The nonvolatile semiconductor memory device according to claim 2.
前記データ書込み手段は、前記プリチャージの際、前記書き込み対象データエリアのビット線と前記プリチャージ手段との間に電荷転送経路が形成されるように、前記スルー選択手段を制御することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。 The precharging is performed by precharging means included in the data writing means,
The data writing means controls the through selection means so that a charge transfer path is formed between the bit line of the write target data area and the precharge means during the precharge. The nonvolatile semiconductor memory device according to claim 1.
少なくとも１つのビット線と、
そのビット線に接続され、複数のメモリセルを前記ビット線方向に直列接続してなるストリングと
を備え、
前記接続線は、前記ビット線であることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。 The data area is
At least one bit line;
A string formed by connecting a plurality of memory cells in series in the bit line direction, connected to the bit line,
The nonvolatile semiconductor memory device according to claim 1, wherein the connection line is the bit line.
前記スルー選択手段を介して各データエリアを貫いて接続する少なくとも１つのメインデータ線と、
前記メインデータ線から第１の選択トランジスタを介して前記メインデータ線の上流から下流に向かって分岐した少なくとも１つの第１のサブデータエリアラインと、
前記メインデータ線から第２の選択トランジスタを介して前記メインデータ線の下流から上流に向かって分岐した少なくとも１つの第２のサブデータエリアラインと
を備え、
前記接続線は、前記メインデータ線であり、
前記第１のサブデータエリアライン及び第２のサブデータエリアラインは、
それぞれ前記第１の選択トランジスタ及び第２の選択トランジスタに接続されたビット線と、
それらのビット線に接続され、複数のメモリセルを前記ビット線方向に直列接続してなるストリングとにより構成され、
前記データ書込み手段は、書き込みの際、前記第１の選択トランジスタまたは第２の選択トランジスタを選択して、前記ラッチ手段にラッチされたデータを、前記選択した第１のサブデータエリアラインまたは第２のサブデータエリアラインのメモリセルに書き込むことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。 The data area is
At least one main data line connected through each data area via the through selection means;
At least one first sub-data area line branched from the main data line through the first selection transistor from the upstream to the downstream of the main data line;
At least one second sub data area line branched from the main data line through a second selection transistor from the downstream to the upstream of the main data line;
The connection line is the main data line;
The first sub data area line and the second sub data area line are:
Bit lines connected to the first selection transistor and the second selection transistor, respectively.
A string formed by connecting a plurality of memory cells in series in the bit line direction, connected to the bit lines,
The data writing means selects the first selection transistor or the second selection transistor at the time of writing, and the data latched by the latch means is changed to the selected first sub-data area line or second The nonvolatile semiconductor memory device according to claim 1, wherein data is written in a memory cell of the sub data area line.
前記データ書き込み手段は、複数の前記ラッチ手段にラッチされたデータそれぞれを、連続して前記書き込み対象データエリア中のサブデータエリアラインのメモリセルに書き込むことを特徴とする請求項８に記載の不揮発性半導体メモリ装置。 A plurality of the latch means are provided in the division part of each data area,
9. The nonvolatile memory according to claim 8, wherein the data writing unit sequentially writes each of the data latched by the plurality of latching units into the memory cells of the sub data area line in the write target data area. Semiconductor memory device.
前記選択ゲート電圧は、
前記ラッチ手段から出力されたデータがローレベルの場合には、前記選択された第１の選択トランジスタまたは第２の選択トランジスタはオンし、
前記ラッチ手段から出力されたデータがハイレベルの場合には、前記選択された第１の選択トランジスタまたは第２の選択トランジスタはオフになる電圧であることを特徴とする請求項８に記載の不揮発性半導体メモリ装置。 The data writing means applies a selection gate voltage to the gate of the first selection transistor or the second selection transistor when selecting the first selection transistor or the second selection transistor,
The selection gate voltage is
When the data output from the latch means is low level, the selected first selection transistor or second selection transistor is turned on,
9. The nonvolatile memory according to claim 8, wherein when the data output from the latch means is at a high level, the selected first selection transistor or the second selection transistor is a voltage that turns off. Semiconductor memory device.
前記選択ゲート電圧は、
前記ラッチ手段から出力されたデータがローレベルの場合には、前記選択された第１の選択トランジスタまたは第２の選択トランジスタはオンし、
前記ラッチ手段から出力されたデータがハイレベルの場合には、前記選択された第１の選択トランジスタまたは第２の選択トランジスタを通じて前記メインデータ線へ電流をリークさせない電圧であることを特徴とする請求項８に記載の不揮発性半導体メモリ装置。 The data writing means applies a selection gate voltage to the gate of the first selection transistor or the second selection transistor when selecting the first selection transistor or the second selection transistor,
The selection gate voltage is
When the data output from the latch means is low level, the selected first selection transistor or second selection transistor is turned on,
The voltage which does not leak current to the main data line through the selected first selection transistor or the second selection transistor when the data output from the latch means is at a high level. Item 9. The nonvolatile semiconductor memory device according to Item 8.
前記データ書込み手段は、前記対をなすデータエリアそれぞれを書き込み対象データエリアとして、前記ラッチ手段にラッチされたデータを、前記対をなすデータエリアのメモリセルに書き込むことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。 The latch means is provided in at least two intermediate divided portions of adjacent data areas forming a pair, and latches data of each of the data areas forming the pair,
2. The data writing unit according to claim 1, wherein each of the paired data areas is set as a write target data area, and the data latched by the latch unit is written to a memory cell of the paired data area. The nonvolatile semiconductor memory device described.
前記スルー選択手段を介して各データエリアを貫いて接続する少なくとも１つのメインデータ線と、
前記メインデータ線から第１の選択トランジスタを介して前記メインデータ線の上流から下流に向かって分岐した少なくとも１つの第１のサブデータエリアラインと、
前記メインデータ線から第２の選択トランジスタを介して前記メインデータ線の下流から上流に向かって分岐した少なくとも１つの第２のサブデータエリアラインと
を備え、
前記接続線は、前記メインデータ線であり、
前記第１のサブデータエリアライン及び第２のサブデータエリアラインは、
それぞれ前記第１の選択トランジスタ及び第２の選択トランジスタに接続されたビット線と、
それらのビット線に接続され、複数のメモリセルを前記ビット線方向に直列接続してなるストリングとにより構成され、
前記データ書込み手段は、書き込みの際、前記第１の選択トランジスタまたは第２の選択トランジスタを選択して、前記ラッチ手段にラッチされたデータを、前記選択した第１のサブデータエリアラインまたは第２のサブデータエリアラインのメモリセルに書き込むことを特徴とする請求項１３に記載の不揮発性半導体メモリ装置。 The data area is
At least one main data line connected through each data area via the through selection means;
At least one first sub-data area line branched from the main data line through the first selection transistor from the upstream to the downstream of the main data line;
At least one second sub data area line branched from the main data line through a second selection transistor from the downstream to the upstream of the main data line;
The connection line is the main data line;
The first sub data area line and the second sub data area line are:
Bit lines connected to the first selection transistor and the second selection transistor, respectively.
A string formed by connecting a plurality of memory cells in series in the bit line direction, connected to the bit lines,
The data writing means selects the first selection transistor or the second selection transistor at the time of writing, and the data latched by the latch means is changed to the selected first sub-data area line or second The nonvolatile semiconductor memory device according to claim 13, wherein data is written in a memory cell of the sub data area line.
前記データ書き込み手段は、前記各データエリアそれぞれが分断するように、前記スルー選択手段を制御して、前記各データエリアに対応する各ラッチ手段にラッチされたデータを前記各データエリアに同時に書き込むことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。 At least one latch means is provided for each division of each data area,
The data writing means controls the through selection means so that each data area is divided, and simultaneously writes data latched in each latch means corresponding to each data area to each data area. The nonvolatile semiconductor memory device according to claim 1.
前記データ書き込み手段は、前記各データエリアにデータを同時に書き込む際には、前記同時に書き込むデータエリアに対して、前記データエリアを識別する部分のアドレスを同一にすることを特徴とする請求項１６に記載の不揮発性半導体メモリ装置。 The address for the memory cell array includes a portion for identifying the data area,
The data writing means, when writing data to each of the data areas at the same time, makes the address of the part for identifying the data area the same for the data area to be written at the same time. The nonvolatile semiconductor memory device described.
前記ベリファイ手段は、前記ラッチ手段にラッチされたデータに基づいて前記書き込み対象データエリアに対してベリファイを行うことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。 The data writing means includes a verify means that is provided for each division of each data area and performs verification on the data area,
The nonvolatile semiconductor memory device according to claim 1, wherein the verify unit performs verification on the write target data area based on data latched by the latch unit.
書き込み対象データエリアにおけるビット線との間に電荷転送経路を形成させるように前記スルー選択手段を制御して、前記書き込み対象データエリアにおけるビット線に対してプリチャージを行う工程と、
前記プリチャージ終了後、前記書き込み対象データエリアと他のデータエリアとの接続が分断するように、前記スルー選択手段を制御する工程と、
前記ラッチ手段から前記書き込み対象データエリアへの経路を形成するように前記スルー選択手段及び前記接続手段を制御し、前記ラッチ手段にラッチされたデータを前記書き込み対象データエリアに送る工程と、
前記書き込み対象データエリアにおけるメモリセルに前記ラッチ手段から送られたデータを書き込む工程と
を含むことを特徴とする不揮発性半導体メモリ装置におけるデータ書込み方法。 Connection of a NAND memory cell array configured by dividing at least one memory plane into a plurality of data areas along the bit line direction, and a connection line connecting adjacent data areas at a divided portion of each data area Alternatively, a through selection means for selecting non-connection and a latch means provided in at least one of the divided portions of each data area, connected to the connection line via the connection means, and latches data for the data area A data writing method in a nonvolatile semiconductor memory device comprising:
Controlling the through selection means to form a charge transfer path between the bit line in the write target data area and precharging the bit line in the write target data area; and
Controlling the through selection means so that the connection between the data area to be written and another data area is disconnected after the precharge ends;
Controlling the through selection means and the connection means so as to form a path from the latch means to the write target data area, and sending the data latched by the latch means to the write target data area;
And a step of writing data sent from the latch means into a memory cell in the write target data area.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010099566A JP2011233180A (en) | 2010-04-23 | 2010-04-23 | Nonvolatile semiconductor memory device and data writing method of nonvolatile semiconductor memory device |
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| JP2010099566A JP2011233180A (en) | 2010-04-23 | 2010-04-23 | Nonvolatile semiconductor memory device and data writing method of nonvolatile semiconductor memory device |
Publications (1)
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| JP2010099566A Pending JP2011233180A (en) | 2010-04-23 | 2010-04-23 | Nonvolatile semiconductor memory device and data writing method of nonvolatile semiconductor memory device |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9159439B2 (en) | 2013-03-14 | 2015-10-13 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US9263144B2 (en) | 2013-03-01 | 2016-02-16 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
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2010
- 2010-04-23 JP JP2010099566A patent/JP2011233180A/en active Pending
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| US9159439B2 (en) | 2013-03-14 | 2015-10-13 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US9472296B2 (en) | 2013-03-14 | 2016-10-18 | Kabushiki Kaisha Toshiba | Semiconductor memory device including circuits with data holding capability and bus for data transmission |
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