JP2011220762A - Test device and device board - Google Patents
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Abstract
Description
本発明は、試験装置およびデバイスボードに関する。 The present invention relates to a test apparatus and a device board.
被試験デバイス(DUT)を試験する試験装置は、DUTに信号を印加するドライバを備える。従来、ドライバが出力する電圧を規定する基準レベルを、DAコンバータにより生成している(例えば、特許文献1参照)。
[特許文献1] 特開2000−307427号公報
A test apparatus for testing a device under test (DUT) includes a driver that applies a signal to the DUT. Conventionally, a reference level that defines a voltage output by a driver is generated by a DA converter (see, for example, Patent Document 1).
[Patent Document 1] Japanese Patent Application Laid-Open No. 2000-307427
ドライバの基準レベルは、DUTのインターフェイスに応じた電圧に設定される。このため、多様なDUTを共通の試験装置で試験する場合、基準レベルを生成するDAコンバータのビット数が増大してしまう。特に、試験装置がドライバ毎にDAコンバータを備える場合、DAコンバータのビット数の増大は、試験装置の回路規模およびコストへの影響が大きい。 The reference level of the driver is set to a voltage corresponding to the interface of the DUT. For this reason, when various DUTs are tested with a common test apparatus, the number of bits of the DA converter that generates the reference level increases. In particular, when the test apparatus includes a DA converter for each driver, an increase in the number of bits of the DA converter has a large effect on the circuit scale and cost of the test apparatus.
上記課題を解決するために、本発明の第1の態様においては、被試験デバイスを試験する試験装置であって、被試験デバイスに入力する電圧を出力する出力部と、出力部に対して交換可能に接続されるデバイスボードと、デバイスボードに設けられ、デバイスボード毎に異なる特性を有する品種対応素子と、出力部に接続されたデバイスボードに設けられた品種対応素子の特性に応じて、出力部が出力する電圧の基準レベルを生成する基準レベル生成部とを備える試験装置を提供する。 In order to solve the above-described problem, in the first aspect of the present invention, a test apparatus for testing a device under test, wherein an output unit that outputs a voltage input to the device under test is exchanged for the output unit. Output according to the characteristics of the device board that can be connected, the device corresponding to the product type provided on the device board and having different characteristics for each device board, and the device corresponding to the product type provided on the device board connected to the output unit And a reference level generation unit that generates a reference level of a voltage output from the unit.
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。 It should be noted that the above summary of the invention does not enumerate all the necessary features of the present invention. In addition, a sub-combination of these feature groups can also be an invention.
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。 Hereinafter, the present invention will be described through embodiments of the invention, but the following embodiments do not limit the invention according to the claims. In addition, not all the combinations of features described in the embodiments are essential for the solving means of the invention.
図1は、試験装置100の構成例を示す。試験装置100は、半導体デバイス等の被試験デバイス200を試験する装置であって、パターン発生部10、出力部20、比較部30、判定部40、基準レベル生成部50、および、デバイスボード80を備える。
FIG. 1 shows a configuration example of the
パターン発生部10は、被試験デバイス200を試験する試験パターンを生成する。例えばパターン発生部10は、被試験デバイス200に含まれるデジタル回路の論理状態を制御する論理パターンを有する試験パターンを生成する。
The
出力部20は、被試験デバイス200に入力する電圧を出力する。本例の出力部20は、パターン発生部10が生成した試験パターンに応じた電圧波形を有する試験信号を、被試験デバイス200の信号端子に入力するドライバ22を有する。より具体的には、ドライバ22は、H論理およびL論理に対応する基準レベルVIHおよび基準レベルVILが与えられ、試験パターンの論理値に対応する基準レベルの電圧を出力する。なおL論理に対応する基準レベルVILは、接地レベルであってよい。以下では、ドライバ22に基準レベルVIHが与えられ、基準レベルVILが接地レベルの場合を説明する。
The
比較部30は、被試験デバイス200が出力する出力信号の論理値を検出する。比較部30は、被試験デバイス200の出力信号の電圧レベルと、予め設定される参照レベルとを比較して、出力信号の論理値を検出するコンパレータを有してよい。また、比較部30は、当該コンパレータが出力する論理値を、予め定められた周期でサンプリングして出力するタイミング比較器を更に有してよい。
The
判定部40は、比較部30が検出した出力信号の論理パターンと、予め定められた期待値パターンとの比較結果に基づいて、被試験デバイス200の良否を判定する。当該期待値パターンは、パターン発生部10が生成する試験パターンに基づいて設定される。
The
デバイスボード80は、被試験デバイス200を載置する。デバイスボード80は、被試験デバイス200と電気的に接続するソケットと、当該ソケットを介して被試験デバイス200の各端子に電気的に接続される配線とが設けられるソケットボードであってよい。
The
デバイスボード80は、出力部20および比較部30に対して交換可能に接続される。例えば試験装置は、出力部20および比較部30が設けられる試験ボードを有し、デバイスボード80は、試験ボードに対して交換可能に接続される。試験ボードおよびデバイスボード80は、着脱可能なコネクタ等により電気的に接続されてよい。
The
デバイスボード80は、予め定められた品種の被試験デバイス200を載置する。つまりデバイスボード80は、被試験デバイス200の品種毎に準備され、試験すべき被試験デバイス200の品種に応じて交換される。被試験デバイス200の品種は、被試験デバイス200のピン配列に応じて分類されてよく、また、被試験デバイス200が入出力する信号の基準レベル(H論理の電圧、L論理の電圧、または、中心電圧等)に応じて分類されてもよい。
The
デバイスボード80には、品種対応素子90が設けられる。品種対応素子90は、デバイスボード80毎に異なる特性を有する。より具体的には、品種対応素子90は、対応するデバイスボード80に載置される被試験デバイス200の品種に応じた特性を有する。ここで品種対応素子90の特性とは、異なる特性値の品種対応素子90が外部の回路に接続されることで、当該外部の回路が生成する電圧値が変化する、抵抗値等の電気的特性を指してよい。
The
品種対応素子90は、被試験デバイス200とは電気的に分離されて設けられてよい。また、デバイスボード80が同一品種の複数の被試験デバイス200を載置する場合、品種対応素子90は、複数の被試験デバイス200に対して共通に設けられてよく、被試験デバイス200毎に設けられてもよい。
The product type
基準レベル生成部50は、出力部20および比較部30に接続されたデバイスボード80から、デバイスボード80毎に予め定められた情報を取得し、当該情報に応じた基準レベルを生成する。当該情報は、例えばデバイスボード80に設けられる受動素子の電気的な特性値である。また、情報の取得とは、当該受動素子に基準レベル生成部50が電気的に接続されることで、基準レベル生成部50の動作が当該受動素子の特性値によって変化することを指してよい。本例の基準レベル生成部50は、出力部20および比較部30に接続されたデバイスボード80に設けられた品種対応素子90の特性に応じて、出力部20が出力する電圧の基準レベルを生成する。
The reference
基準レベル生成部50は、デバイスボード80の外部に設けられ、品種対応素子90に電気的に接続される。基準レベル生成部50は、出力部20および比較部30と同一の試験ボードに設けられてよい。また、基準レベル生成部50は、出力部20および比較部30と同一の半導体チップに設けられてよい。
The reference
以上の構成により、被試験デバイス200の品種毎に交換されるデバイスボード80に、被試験デバイス200の品種に応じた特性の品種対応素子90を設けることができる。このため、被試験デバイス200の複数の品種に対して共通に設けられる基準レベル生成部50は、多ビットのDAコンバータ等を有さずとも、被試験デバイス200の品種毎に異なる基準レベルを容易に生成することができる。
With the configuration described above, the device corresponding to the
図2は、基準レベル生成部50の構成例を示す。なお、本例における品種対応素子90は、対応する被試験デバイス200の品種に応じた抵抗値の第1抵抗92を含む。より具体的には、第1抵抗92の抵抗値は、被試験デバイス200に入力すべき信号の基準レベルに応じて定められる。本例の第1抵抗92の一端は接地され、他端が基準レベル生成部50に接続される。
FIG. 2 shows a configuration example of the reference
基準レベル生成部50は、第1抵抗92の抵抗値に応じた基準レベルを生成する。本例の基準レベル生成部50は、電圧源52、第2抵抗54、第1増幅器56、第2増幅器58、および、増幅率制御部60を有する。電圧源52は、予め定められた電源電圧を出力する。一例として、生成すべき1.5V程度の基準レベルに対して、当該電源電圧は、0.5V程度の電圧であってよい。
The reference
第2抵抗54は、接地電位から見て第1抵抗92と直列に接続される。第1増幅器56は、第1抵抗92および第2抵抗54の抵抗比に応じた増幅率で、電源電圧を増幅して出力する。本例の第1増幅器56は、正側入力端子に電圧源52が接続され、負側入力端子および出力端子の間に第1増幅器56と並列に第2抵抗54が接続される、非反転増幅器である。
The
第1増幅器56が出力する電圧Voは、電圧源52が出力する電源電圧をVref、第1抵抗92の抵抗値をR1、第2抵抗54の抵抗値をR2とすると、下式で与えられる。
Vo=Vref×(R1+R2)/R1
第1抵抗92の抵抗値R1は、上式で与えられる電圧Voが、対応する被試験デバイス200に入力すべき信号の基準レベルと等しくなるように設定される。
The voltage Vo output from the
Vo = Vref × (R1 + R2) / R1
The resistance value R1 of the
第2増幅器58は、第1増幅器56が出力する電圧を、予め設定される複数種類の増幅率のいずれかで増幅して、ドライバ22に基準レベルとして供給する。例えば第2増幅器58には、被試験デバイス200の量産試験時に用いられる複数種類の基準レベルを発生するのに用いる複数種類の増幅率が設定される。第2増幅器58に設定される増幅率には、1倍、1倍より大きい所定の増幅率、および、1倍より小さい所定の増幅率の少なくとも3種類を含んでよい。
The
第2増幅器58に設定される複数種類の増幅率は、被試験デバイス200を複数のクラスに選別する場合において、各クラスの境界となる基準レベルを生成する増幅率であってよい。一例として、第2増幅器58には、110%から90%までの範囲で5%刻みの5種類の増幅率が設定される。
The plurality of types of amplification factors set in the
また、第2増幅器58に設定される1倍の増幅率は、被試験デバイス200に印加すべき基準レベルの代表値(TYP値)に対応してよい。また、第2増幅器58に設定される1倍より大きい所定の増幅率は、被試験デバイス200に印加すべき基準レベルの代表値(TYP値)に対する、被試験デバイス200の動作を保証する仕様範囲の上限(MAX値)の比率(MAX値/TYP値)であってよい。同様に、1倍より小さい所定の増幅率は、被試験デバイス200に印加すべき基準レベルの代表値(TYP値)に対する、被試験デバイス200の動作を保証する仕様範囲の下限(MIN値)の比率(MIN値/TYP値)であってよい。
Further, the 1 × amplification factor set in the
増幅率制御部60は、第2増幅器58における複数種類の増幅率のいずれかを選択して、第2増幅器58における増幅率を制御する。増幅率制御部60は、被試験デバイス200の試験において印加すべき基準レベルに応じて、第2増幅器58における増幅率を選択する。例えば増幅率制御部60は、被試験デバイス200に対して、仕様範囲のMAX値の基準レベルの信号を印加して試験する場合、当該MAX値に応じた増幅率を選択する。増幅率制御部60にいずれの増幅率を選択させるかは、試験装置100に格納される試験プログラム等に基づいて、試験装置100の制御装置が設定してよい。
The amplification
第2増幅器58は、第1増幅器56と同様に非反転増幅器であってよい。第2増幅器58は、増幅率を決定する2つの抵抗の少なくとも一方が、複数種類の抵抗から選択可能であってよい。増幅率制御部60は、当該複数種類の抵抗のいずれかを選択することで、第2増幅器58における増幅率を選択する。
Similar to the
このような構成により、デバイスボード80毎に設けられた第1抵抗92の特性に基づいて、被試験デバイス200の品種に応じた基準レベルを容易に生成することができる。また、ドライバ22に供給する基準レベルの値を数種類の範囲で限定的に変化させる第2増幅器58を設けることで、回路規模をさほど増大させずに、量産試験等において要求される複数種類の基準レベルを生成することができる。
With such a configuration, a reference level corresponding to the type of device under
また、基準レベル生成部50は、ドライバ22に供給した基準レベルに応じた参照レベルを更に生成して、比較部30に供給してよい。例えば基準レベル生成部50は、ドライバ22に供給した基準レベルVIHおよび基準レベルVILの中間レベルを、参照レベルとして比較部30に供給する。基準レベルVILが接地レベルの場合、基準レベル生成部50は、基準レベルVIHに予め定められた係数(例えば0.5)を乗じた参照レベルを生成する。
The reference
図3は、基準レベル生成部50の他の構成例を示す。本例の基準レベル生成部50は、電流源62、第2増幅器58、および、増幅率制御部60を有する。第2増幅器58および増幅率制御部60は、図2において同一の符号を付して説明した構成要素と同一の機能および構成を有してよい。
FIG. 3 shows another configuration example of the reference
電流源62は、接地電位から見て第1抵抗92と直列に接続され、予め定められた電流を第1抵抗92に供給する。第2増幅器58の正側入力端子は、電流源62および第1抵抗92の間の伝送路に接続されてよい。これにより基準レベル生成部50は、第1抵抗92における電圧降下に応じた基準レベルを生成する。このような構成によっても、デバイスボード80毎に設けられた第1抵抗92に基づいて、被試験デバイス200の品種に応じた基準レベルを容易に生成することができる。
The
図4は、基準レベル生成部50の他の構成例を示す。本例の基準レベル生成部50は、第2抵抗54、第2増幅器58、および、増幅率制御部60を有する。第2増幅器58および増幅率制御部60は、図2において同一の符号を付して説明した構成要素と同一の機能および構成を有してよい。
FIG. 4 shows another configuration example of the reference
第2抵抗54は、予め定められた電圧レベルおよび接地レベルの間で、第1抵抗92と直列に接続される。第2増幅器58の正側入力端子は、第1抵抗92および第2抵抗54の間の伝送路に接続されてよい。これにより基準レベル生成部50は、第1抵抗92および第2抵抗54の抵抗比に応じた基準レベルを生成する。このような構成によっても、デバイスボード80毎に設けられた第1抵抗92に基づいて、被試験デバイス200の品種に応じた基準レベルを容易に生成することができる。
The
図5は、被試験デバイス200の設計時の試験および量産時の試験を説明する図である。図5において横軸は被試験デバイス200の動作レートを示しており、縦軸は被試験デバイス200に入力する試験信号の基準レベルを示す。
FIG. 5 is a diagram for explaining a test at the time of designing the device under
被試験デバイス200の設計時においては、被試験デバイス200の動作をより詳細に解析するべく、被試験デバイス200の動作レートおよび試験信号の基準レベルを高精細な分解能で変化させて試験することが好ましい。例えば、TYP値が1.35V−1.5V程度のSDRAMを設計する場合においては、試験信号の基準レベルを0.025V程度の分解能で1.0V〜2.0V程度の範囲で変化させて、被試験デバイス200が正常に動作するか否かを解析することが好ましい。
At the time of designing the device under
図5に示した設計時の試験の例では、実線よりも左側の領域で被試験デバイス200が正常に動作せず、実線よりも右側の領域(パス領域)で被試験デバイス200が正常に動作した結果を示す。設計時の試験では、試験信号の基準レベルを高精細に変化させるので、設計時の試験を行う試験装置は、多ビットのDAコンバータ等を備えることが好ましい。
In the design test example shown in FIG. 5, the device under
これに対し、量産時の試験では、基準レベル生成部50は、被試験デバイス200を良品および不良品に選別する境界条件の基準レベルを生成できればよい。また、量産時の試験において、被試験デバイス200を複数のクラスに選別する場合、基準レベル生成部50は、各クラスの境界条件の基準レベル(VA、VB、VC)を生成できればよい。このため、図1から図4に関連して説明したように、多ビットのDAコンバータを有さない簡易な基準レベル生成部50により、多様な品種の被試験デバイス200の量産試験等を精度よく行うことができる。
On the other hand, in the test at the time of mass production, the reference
図6は、試験装置100の他の構成例を示す。本例の試験装置100は、パターン発生部10、出力部20、ドライバ22、比較部30、判定部40、基準レベル生成部50、および、デバイスボード80を備える。パターン発生部10、ドライバ22、比較部30、判定部40、および、デバイスボード80は、図1において同一の符号を付して説明した構成要素と同一の機能および構成を有してよい。
FIG. 6 shows another configuration example of the
本例の出力部20は、電源部24を有する。電源部24は、被試験デバイス200の電源端子に印加する電源電圧VDDを出力する。基準レベル生成部50は、接続されるデバイスボード80に設けられた品種対応素子90の特性に応じた基準レベルを生成する。基準レベル生成部50は、当該基準レベルに応じて、電源部24が出力する電源電圧VDDの電圧レベルを制御する。電源部24は、基準レベル生成部50から与えられる電圧に応じて出力電圧が制御される可変電源であってよい。
The
このような構成により、被試験デバイス200の品種毎に、要求される電源電圧VDDの電圧レベルが異なる場合であっても、被試験デバイス200の品種に応じた電源電圧VDDを容易に生成することができる。なお、本例のドライバ22に対しても、品種対応素子90の特性に応じた基準レベルが供給されてよい。この場合、品種対応素子90は、ドライバ22および電源部24に対して共通に設けられてよく、別個に設けられてもよい。また、基準レベル生成部50は、ドライバ22および電源部24に対して別個に設けられてよい。
With such a configuration, the power supply voltage VDD corresponding to the type of the device under
以上の例においては、品種対応素子90として第1抵抗92を例として説明した。ただし、品種対応素子90は、抵抗素子に限定されるものではなく、基準レベル生成部50に接続されることで、基準レベル生成部50が生成する電圧レベルを変化させる素子であればよい。例えば品種対応素子90は、被試験デバイス200の品種に応じた電圧を出力する電圧源、アンプ等の能動素子であってもよい。また、品種対応素子90は、図2に示した試験装置100の構成における第2抵抗54および第1増幅器56を含んでよく、図4に示した試験装置100の構成における第2抵抗54を含んでもよい。この場合、基準レベル生成部50は、これらの構成を含まない。
In the above example, the
また、基準レベル生成部50は、再構成可能なプログラマブルロジックデバイスに形成されてよい。本例の基準レベル生成部50は、多ビットのDAコンバータを有さないので、比較的小規模なプログラマブルロジックデバイスに容易に構成することができる。当該プログラマブルロジックデバイスには、パターン発生部10、出力部20、比較部30、および、判定部40の少なくとも一部が更に形成されてよい。
Further, the reference
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。 As mentioned above, although this invention was demonstrated using embodiment, the technical scope of this invention is not limited to the range as described in the said embodiment. It will be apparent to those skilled in the art that various modifications or improvements can be added to the above-described embodiment. It is apparent from the scope of the claims that the embodiments added with such changes or improvements can be included in the technical scope of the present invention.
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。 The order of execution of each process such as operations, procedures, steps, and stages in the apparatus, system, program, and method shown in the claims, the description, and the drawings is particularly “before” or “prior to”. It should be noted that the output can be realized in any order unless the output of the previous process is used in the subsequent process. Regarding the operation flow in the claims, the description, and the drawings, even if it is described using “first”, “next”, etc. for convenience, it means that it is essential to carry out in this order. It is not a thing.
10・・・パターン発生部、20・・・出力部、22・・・ドライバ、24・・・電源部、30・・・比較部、40・・・判定部、50・・・基準レベル生成部、52・・・電圧源、54・・・第2抵抗、56・・・第1増幅器、58・・・第2増幅器、60・・・増幅率制御部、62・・・電流源、80・・・デバイスボード、90・・・品種対応素子、92・・・第1抵抗、100・・・試験装置、200・・・被試験デバイス
DESCRIPTION OF
Claims (12)
前記被試験デバイスに入力する電圧を出力する出力部と、
前記出力部に対して交換可能に接続され、前記被試験デバイスを載置するデバイスボードと、
前記出力部に接続された前記デバイスボードから、前記デバイスボード毎に予め定められた情報を取得し、当該情報に基づいて、前記出力部が出力する電圧の基準レベルを生成する基準レベル生成部と
を備える試験装置。 A test apparatus for testing a device under test,
An output unit for outputting a voltage input to the device under test;
A device board that is exchangeably connected to the output unit and on which the device under test is placed,
A reference level generation unit that acquires information predetermined for each device board from the device board connected to the output unit, and generates a reference level of a voltage output by the output unit based on the information; A test apparatus comprising:
前記基準レベル生成部は、前記出力部に接続された前記デバイスボードに設けられた前記品種対応素子の特性に応じて、前記出力部が出力する電圧の基準レベルを生成する
請求項1に記載の試験装置。 Provided in the device board, further comprising a variety corresponding element having different characteristics for each device board,
The reference level generation unit generates a reference level of a voltage output from the output unit according to characteristics of the device corresponding to the product type provided in the device board connected to the output unit. Test equipment.
前記品種対応素子は、対応する前記被試験デバイスの品種に応じた特性を有する請求項2に記載の試験装置。 The device board is mounted with a predetermined type of the device under test, and is connected to the output unit in a replaceable manner for each type of the device under test,
3. The test apparatus according to claim 2, wherein the product type corresponding element has a characteristic corresponding to a product type of the corresponding device under test.
前記基準レベル生成部は、前記第1抵抗の抵抗値に応じた前記基準レベルを生成する
請求項3に記載の試験装置。 The type corresponding element has a first resistance having a resistance value corresponding to a type of the corresponding device under test,
The test apparatus according to claim 3, wherein the reference level generation unit generates the reference level according to a resistance value of the first resistor.
請求項4に記載の試験装置。 The reference level generation unit includes a second resistor connected in series with the first resistor, and generates the reference level according to a resistance ratio of the first resistor and the second resistor. Testing equipment.
予め定められた電源電圧を出力する電圧源と、
前記第1抵抗および前記第2抵抗の抵抗比に応じた増幅率で、前記電源電圧を増幅して出力する第1増幅器と
を更に有する請求項5に記載の試験装置。 The reference level generator is
A voltage source for outputting a predetermined power supply voltage;
The test apparatus according to claim 5, further comprising: a first amplifier that amplifies and outputs the power supply voltage at an amplification factor according to a resistance ratio of the first resistor and the second resistor.
前記第1増幅器が出力する電圧を、予め設定される複数種類の増幅率のいずれかで増幅して、前記出力部に供給する第2増幅器と、
前記第2増幅器における前記複数種類の増幅率のいずれかを選択して、前記第2増幅器における増幅率を制御する増幅率制御部と
を更に有する請求項6に記載の試験装置。 The reference level generator is
A second amplifier that amplifies the voltage output from the first amplifier at any of a plurality of preset amplification factors and supplies the amplified voltage to the output unit;
The test apparatus according to claim 6, further comprising: an amplification factor control unit that selects any of the plurality of types of amplification factors in the second amplifier and controls the amplification factor in the second amplifier.
請求項4に記載の試験装置。 The test apparatus according to claim 4, wherein the reference level generation unit includes a current source that supplies a predetermined current to the first resistor, and generates the reference level according to a voltage drop in the first resistor. .
請求項1から8のいずれか一項に記載の試験装置。 The test apparatus according to claim 1, wherein the output unit outputs a signal input to a signal terminal of the device under test.
請求項1から8のいずれか一項に記載の試験装置。 The test apparatus according to claim 1, wherein the output unit outputs a voltage applied to a power supply terminal of the device under test.
前記基準レベル生成部は、前記基準レベルに応じた前記参照レベルを更に生成して、前記比較部に供給する
請求項1から9のいずれか一項に記載の試験装置。 Comparing the voltage level of the output signal of the device under test with a preset reference level, further comprising a comparator for detecting the logical value of the output signal;
The test apparatus according to claim 1, wherein the reference level generation unit further generates the reference level corresponding to the reference level and supplies the reference level to the comparison unit.
前記デバイスボードは、前記デバイスボード毎に異なる特性を有し、前記基準レベル生成部に接続される品種対応素子を有し、
前記基準レベル生成部は、接続された前記品種対応素子の特性に応じて、前記基準レベルを生成するデバイスボード。 The device board used in the test apparatus according to claim 1,
The device board has different characteristics for each device board, and has a product corresponding element connected to the reference level generation unit,
The reference level generation unit is a device board that generates the reference level according to the characteristics of the connected device corresponding to the product type.
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Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5912067U (en) * | 1982-07-15 | 1984-01-25 | 株式会社日立製作所 | Printed circuit board identification device |
JPH05259696A (en) * | 1992-03-11 | 1993-10-08 | Yamatake Honeywell Co Ltd | Method of identifying board in assembly |
JPH07262800A (en) * | 1994-03-18 | 1995-10-13 | Fujitsu Ltd | Tester of multiport type memory |
JP2000321332A (en) * | 1999-05-11 | 2000-11-24 | Hitachi Maxell Ltd | Evaluation method and evaluation device of semiconductor device |
JP2003166802A (en) * | 2001-12-03 | 2003-06-13 | Toyota Motor Corp | Circuit device with terminal discriminating mountable vehicle type and mounting method therefor |
JP2004257771A (en) * | 2003-02-24 | 2004-09-16 | Ono Sokki Co Ltd | Burn-in apparatus |
JP2006242638A (en) * | 2005-03-01 | 2006-09-14 | Matsushita Electric Ind Co Ltd | Semiconductor test device |
JP2007333685A (en) * | 2006-06-19 | 2007-12-27 | Matsushita Electric Ind Co Ltd | Failure inspection apparatus |
-
2010
- 2010-04-07 JP JP2010088588A patent/JP2011220762A/en not_active Ceased
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5912067U (en) * | 1982-07-15 | 1984-01-25 | 株式会社日立製作所 | Printed circuit board identification device |
JPH05259696A (en) * | 1992-03-11 | 1993-10-08 | Yamatake Honeywell Co Ltd | Method of identifying board in assembly |
JPH07262800A (en) * | 1994-03-18 | 1995-10-13 | Fujitsu Ltd | Tester of multiport type memory |
JP2000321332A (en) * | 1999-05-11 | 2000-11-24 | Hitachi Maxell Ltd | Evaluation method and evaluation device of semiconductor device |
JP2003166802A (en) * | 2001-12-03 | 2003-06-13 | Toyota Motor Corp | Circuit device with terminal discriminating mountable vehicle type and mounting method therefor |
JP2004257771A (en) * | 2003-02-24 | 2004-09-16 | Ono Sokki Co Ltd | Burn-in apparatus |
JP2006242638A (en) * | 2005-03-01 | 2006-09-14 | Matsushita Electric Ind Co Ltd | Semiconductor test device |
JP2007333685A (en) * | 2006-06-19 | 2007-12-27 | Matsushita Electric Ind Co Ltd | Failure inspection apparatus |
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