JP2011204026A - 不揮発性メモリの電源瞬断対応回路 - Google Patents
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Abstract
【解決手段】マイコン100のパワーオンリセット電圧VPORより上にある不揮発性メモリ94の動作保証電圧範囲VDD_MIN〜VDD_MAXにおいて、瞬断による電源電圧VDDの低下を検出し、瞬断検出信号を出力する瞬断発生検出回路40と、瞬断検出信号により、不揮発性メモリ94の書換え情報設定レジスタ94aにある書換え情報を該不揮発性メモリ94の外部で保持する書換え情報保持手段(ラッチレジスタ41)と、瞬断検出信号を保持する瞬断検出信号保持手段(瞬断検出フラグ42)とを有してなる電源瞬断対応回路とする。
【選択図】図1
Description
以上のようにして、上記不揮発性メモリの電源瞬断対応回路は、小型・低コストのメリットを阻害することのない、マイコンと共通の電源電圧で動作する不揮発性メモリの電源瞬断対応回路であって、電源瞬断があっても確実なデータ保証が可能な不揮発性メモリの電源瞬断対応回路とすることができる。
図11の瞬断検出フラグ42aは、次のように動作する。電源電圧VDDが低下した時、瞬断発生検出回路40の出力であるA点での瞬断検出信号の電圧VaがLレベルからHレベルとなり、OR素子54の出力信号であるJ点での電圧がHレベルとなる。この時、セレクタ55は“0”を選択している(K点の信号はLレベル)ため、保持回路56にHレベルが保持される。さらに、保持回路56のリセット端子Rが接地されてLレベルに固定されているため、電源電圧VDDの低下でパワーオンリセットがかかっても、瞬断検出フラグ42aは上記のようにHレベルを保持し続ける。
パワーオンリセット電圧VPORからの復帰時に、(a)の瞬断からの立ち上がり、および(b)の通常時における最初の電源立ち上がり、のいずれであるかを判断しなければならない。そして、(a)の場合におけるCPU92の処理としては、ラッチレジスタ41aに待避したデータを再度不揮発性メモリ94に書き直す等の瞬断後の処理を実施し、瞬断検出フラグ42aおよびラッチレジスタ41aのデータをクリアする処理を実施して、次の瞬断に備える。また、(b)の場合におけるCPU92の処理としては、瞬断検出フラグ42aおよびラッチレジスタ41aの保持回路56aにある不定データをクリアする処理だけを実施する。
1)瞬断検出信号の割込検出
2)不揮発性メモリ94の書換え情報設定レジスタ94aにある書込み中のアドレス、データ、モードの各書換え情報をRAM96へ保存
3)I/Oブロック97や通信ブロック98にある外部入力情報、処理情報、受信データ等の外部情報をRAM96へ保存
4)メモリ用ソフトリセットレジスタ45からソフトリセット発行
5)電源電圧VDDが、VDD_MIN(動作保証電圧)以下に低下
6)パワーオンリセット
以上のようにして、図18の電源瞬断対応回路では、不揮発性メモリ94の書換え情報設定レジスタ94aにある書換え情報、瞬断発生検出回路40から出力された瞬断検出信号およびCPU92が書換えようとしていた一連の外部情報や受信データを、マイコン110がリセットされる前に保護することができる。尚、RAM96に一時保存された上記書換え情報、瞬断検出信号および外部情報は、マイコン110がリセットされる前に別のレジスタに移動して保存する。
92 CPU
94 不揮発性メモリ
94a 書換え情報設定レジスタ
96 RAM
97 I/Oブロック
98 通信ブロック
40,40a,40b 瞬断発生検出回路
41,41a ラッチレジスタ
42,42a 瞬断検出フラグ
56,56a 保持回路
Claims (12)
- マイコンと共通の電源電圧で動作する不揮発性メモリの電源瞬断対応回路であって、
前記マイコンのパワーオンリセット電圧より上にある前記不揮発性メモリの動作保証電圧範囲において、瞬断による前記電源電圧の低下を検出し、瞬断検出信号を出力する瞬断発生検出回路と、
前記瞬断検出信号により、前記不揮発性メモリの書換え情報設定レジスタにある少なくともアドレス、データおよびモードを含んだ書換え情報を保持する該不揮発性メモリとは別に設けられた書換え情報保持手段と、
前記瞬断検出信号を保持する瞬断検出信号保持手段とを有してなることを特徴とする不揮発性メモリの電源瞬断対応回路。 - 前記書換え情報保持手段が、前記瞬断発生検出回路に接続するラッチレジスタであり、
前記瞬断検出信号保持手段が、前記瞬断発生検出回路に接続する瞬断検出フラグであり、
前記ラッチレジスタが前記書換え情報を、前記瞬断検出フラグが前記瞬断検出信号を、それぞれ、前記電源電圧が前記パワーオンリセット電圧より低いレベルまで保持することを特徴とする請求項1に記載の不揮発性メモリの電源瞬断対応回路。 - 前記瞬断検出信号を前記マイコンのCPUの割込コントローラに取り込んで、
前記瞬断検出信号により、前記マイコンのI/Oブロックまたは通信ブロックにある外部情報を、前記電源電圧が前記パワーオンリセット電圧に達する前に、前記マイコンのRAMに一時保存することを特徴とする請求項2に記載の不揮発性メモリの電源瞬断対応回路。 - 前記瞬断検出フラグが、
OR素子、セレクタ、フリップフロップからなる保持回路、アウトプットイネーブル(OE)、アドレスデコーダおよび2つのAND素子で構成され、
前記保持回路のリセット端子が接地されてなることを特徴とする請求項2または3に記載の不揮発性メモリの電源瞬断対応回路。 - 前記ラッチレジスタが、
複数のフリップフロップからなる保持回路で構成され、
前記保持回路のリセット端子が接地されてなることを特徴とする請求項2乃至4のいずれか一項に記載の不揮発性メモリの電源瞬断対応回路。 - 前記保持回路が、
該保持回路の論理回路を構成しているトランジスタの閾値電圧以下において、前記論理回路の所定のノードを論理固定するためのプルアップ抵抗またはプルダウン抵抗を有してなることを特徴とする請求項4または5に記載の不揮発性メモリの電源瞬断対応回路。 - 前記書換え情報保持手段と前記瞬断検出信号保持手段が、前記マイコンのCPUとRAMであり、
前記瞬断検出信号を前記CPUの割込コントローラに取り込んで、該瞬断検出信号と前記書換え情報および前記マイコンのI/Oブロックまたは通信ブロックにある外部情報を、前記電源電圧が前記パワーオンリセット電圧に達する前に、前記RAMに一時保持することを特徴とする請求項1に記載の不揮発性メモリの電源瞬断対応回路。 - 前記瞬断発生検出回路が、ピークホールド回路と比較器を有してなり、
瞬断による前記電源電圧の低下を、該電源電圧の現在値とピーク値を比較することによって検出することを特徴とする請求項1乃至7のいずれか一項に記載の不揮発性メモリの電源瞬断対応回路。 - 前記瞬断発生検出回路が、前記電源電圧の制御回路の構成要素である分圧抵抗、制御アンプおよび基準電圧源を利用して、前記制御アンプに第2の出力部を追加することにより構成されてなることを特徴とする請求項1乃至7のいずれか一項に記載の不揮発性メモリの電源瞬断対応回路。
- 前記マイコンと前記不揮発性メモリが、一つのチップに形成されてなることを特徴とする請求項1乃至9のいずれか一項に記載の不揮発性メモリの電源瞬断対応回路。
- 前記不揮発性メモリが、フラッシュメモリであることを特徴とする請求項10に記載の不揮発性メモリの電源瞬断対応回路。
- 前記マイコンが、車載用の電子制御ユニット(ECU)に用いられ、
前記電源電圧が、車のバッテリから供給されることを特徴とする請求項1乃至11のいずれか一項に記載の不揮発性メモリの電源瞬断対応回路。
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