JP2011204026A - 不揮発性メモリの電源瞬断対応回路 - Google Patents

Abstract

【課題】小型・低コストのメリットを阻害することのない、マイコンと共通の電源電圧で動作する不揮発性メモリの電源瞬断対応回路であって、電源瞬断があっても確実なデータ保証が可能な不揮発性メモリの電源瞬断対応回路を提供する。
【解決手段】マイコン１００のパワーオンリセット電圧ＶＰＯＲより上にある不揮発性メモリ９４の動作保証電圧範囲ＶＤＤ＿ＭＩＮ〜ＶＤＤ＿ＭＡＸにおいて、瞬断による電源電圧ＶＤＤの低下を検出し、瞬断検出信号を出力する瞬断発生検出回路４０と、瞬断検出信号により、不揮発性メモリ９４の書換え情報設定レジスタ９４ａにある書換え情報を該不揮発性メモリ９４の外部で保持する書換え情報保持手段（ラッチレジスタ４１）と、瞬断検出信号を保持する瞬断検出信号保持手段（瞬断検出フラグ４２）とを有してなる電源瞬断対応回路とする。
【選択図】図１

Description

本発明は、マイコン（microcomputer）と共通の電源電圧で動作する不揮発性メモリの電源瞬断対応回路に関する。

ＣＰＵと共通の電源で動作するＥＥＰＲＯＭのデータ保持回路が、例えば、特開平８−２４９２４４号公報（特許文献１）に開示されている。

図２０は特許文献１に開示されているデータ保持回路の構成例を示したブロック図で、図２０（ａ）は従来のデータ保持回路のブロック図であり、図２０（ｂ）は実施例１のデータ保持回路のブロック図である。

図２０（ａ）に示す従来のデータ保持回路は、保持すべきデータがＣＰＵからＥＥＰＲＯＭへ書き込まれる場合の回路である。このデータ保持回路は、電源レギュレータ１１とＣＰＵ（ＣＰＵ及びその周辺回路）１２とを備え、該ＣＰＵ１２がバス１３を介してＥＥＰＲＯＭ１４に接続されている。電源レギュレータ１１の出力側には、電圧低下検出器１５が接続され、その出力側がＣＰＵ１２及びＥＥＰＲＯＭ１４に接続されている。ＣＰＵ１２からＥＥＰＲＯＭ１４にデータを書き込む場合、ＣＰＵ１２から反転チップセレクト信号ＣＳＲＯＭ／を出力してＥＥＰＲＯＭ１４を選択した後、バス１３を介して該ＣＰＵ１２からＥＥＰＲＯＭ１４にデータを書き込む。電源投入時やその解除時において、電源レギュレータ１１から出力される電源電圧Ｖ１が一定電圧以下の時には、それが電圧低下検出器１５で検出され、該電圧低下検出器１５から出力される反転リセット信号ＲＥＳ１／がアクティブ状態となり、ＣＰＵ１２がリセットされる。また、このリセット信号ＲＥＳ１／はＥＥＰＲＯＭ１４の反転リセット端子（反転リセットピン）ＲＥＳ／に与えられるので、電源投入・解除時の誤書き換え等といった誤動作を防止できる。

しかしながら、従来の図２０（ａ）に示す従来のデータ保持回路では、ＥＥＰＲＯＭ１４の特性上、十数ｍｓｅｃ程度の長い時間を要する内部書込みサイクルが必要となるので、この状態中に電源瞬断あるいは電源電圧Ｖｃｃが動作電圧以下へ低下した場合は、書込みデータの消失と保持データの破壊が発生する可能性がある。

これに対して、図２０（ｂ）に示す実施例１のデータ保持回路は、電源電圧Ｖｃｃを安定化して２系統の第１の電源電圧（装置内部の主電源）Ｖ１と第２の電源電圧Ｖ２とを出力する電源レギュレータ２１を有している。電源レギュレータ２１から出力される電源電圧Ｖ１側には、メモリアクセス手段であるＣＰＵ及びその周辺回路２２が接続されている。ＣＰＵ２２には、バス２３を介して再書込み可能なＥＥＰＲＯＭ２４が接続されている。ＥＥＰＲＯＭ２４は、メモリ用電源電圧Ｖ２ａを入力する電源端子＋Ｖ等を有している。また、電源レギュレータ２１から出力される第２の電源電圧Ｖ２側には、該電源電圧Ｖ２の電荷を蓄積するために逆流防止用のダイオード２８及び大容量のコンデンサ２９からなる電荷蓄積手段が接続されている。ダイオード２８は、そのアノード側が電源レギュレータ２１の第２の電源電圧Ｖ２側に接続され、そのカソード側がコンデンサ２９を介してグランドに接続されている。また、ダイオード２８のカソード側は、ＥＥＰＲＯＭ２４の電源端子＋Ｖ及びＮＡＮＤゲート２６の電源端子に接続されると共に、第２の電圧低下検出手段である電圧低下検出器３０の入力側に接続されている。電圧低下検出器３０は、コンデンサ２９から出力されるメモリ用電源電圧Ｖ２ａの電圧低下を検出して、該電源電圧Ｖ２ａが一定値以下に低下した時には反転メモリリセット信号ＲＥＳ２／をＥＥＰＲＯＭ２４のリセット端子ＲＥＳ／へ出力する回路である。

図２０（ｂ）に示す実施例１のデータ保持回路では、電源断あるいは瞬断が発生した場合、コンデンサ２９に充電されたメモリ用電源電圧Ｖ２ａによってＥＥＰＲＯＭ２４の内部書込みサイクルが保証され、その後メモリリセット信号ＲＥＳ２／によってＥＥＰＲＯＭ２４の書込みが禁止されるので、該ＥＥＰＲＯＭ２４に既に保持されているデータの破壊を防止できる。

特開平８−２４９２４４号公報

図２１は、不揮発性メモリ９４を備えるマイコン９０を例にして、図２０（ａ）のデータ保持回路を具体化した回路構成図である。また、図２２は、電源瞬断の発生直後における図２１のマイコン９０の回路構成図にある不揮発性メモリ９４の動作等を説明するタイムチャートである。

図２１に示すマイコン９０は、車載用の電子制御ユニット（ＥＣＵ）に用いられるマイコンで、電源電圧ＶＤＤは、車のバッテリ（電圧＋Ｂ）から電圧ＶＤＤを発生する電源回路を介して供給される。尚、マイコン９０への電源電圧ＶＤＤの供給回路には、電圧保持用のコンデンサ９７が接続されている。不揮発性メモリ９４は、フラッシュメモリからなり、マイコン９０を構成しているＣＰＵ９２やバス９３で結ばれたＲＡＭ９６、ＲＯＭ、Ｉ／Ｏブロックおよび通信ブロック等の周辺回路と共に一つのチップ１に形成されている。言い換えれば、チップ１に形成されているマイコン９０は、不揮発性メモリ９４を内蔵する小型・低コストのマイコンである。不揮発性メモリ９４は、マイコン９０と共通の電源電圧ＶＤＤで動作する。

また、チップ１には、分圧抵抗Ｒ１１，Ｒ１２と差動アンプＡＭＰ１からなる電圧低下検出器９５が形成されている。電圧低下検出器９５は、後述するように、電源電圧ＶＤＤがマイコンのパワーオンのリセット電圧ＶＰＯＲより低下すると、ＣＰＵ９２と不揮発性メモリ９４を含めチップ１全体にリセット信号（次の図２２に示す電圧Ｖｒ：Ｈレベル）を出力する。電圧低下検出器９５は、図２０（ａ），（ｂ）のデータ保持回路における電圧低下検出器１５，２５に相当している。

図２１に示すマイコン９０において、電源瞬断が発生した時の不揮発性メモリ９４の動作と問題点を、図２２のタイムチャートを用いて説明する。

図２２に示すように、マイコン９０に内蔵される不揮発性メモリ９４の動作保証電圧範囲ＶＤＤ＿ＭＩＮ〜ＶＤＤ＿ＭＡＸ（例えば４．５Ｖ〜５．５Ｖ）は、マイコン９０のパワーオンのリセット電圧ＶＰＯＲ（例えば４．０Ｖ）より高いレベルに設定されている。これは、不揮発性メモリ９４の通常動作時に、マイコン９０のパワーオンのリセットが不用意にかからないようにするためである。そして、電源電圧ＶＤＤが不揮発性メモリ９４の動作保証電圧範囲ＶＤＤ＿ＭＩＮ〜ＶＤＤ＿ＭＡＸに入るように設定されて、マイコン９０と不揮発性メモリ９４が安定的に通常動作する。

図２２のタイムチャートにおいて、Ｐ０時点で電源電圧ＶＤＤに瞬断が起きると、図では横（時間）軸が拡大されているが、電源電圧ＶＤＤは急激に低下し、Ｐ１時点で不揮発性メモリ９４の動作保証電圧範囲の下限ＶＤＤ＿ＭＩＮに達する。このＰ１時点では、マイコン９０のパワーオンのリセットはかからず、不揮発性メモリ９４も書換え等の動作を継続する。電源電圧ＶＤＤがさらに低下してリセット電圧ＶＰＯＲに達するＰ２時点で、はじめてマイコン９０のパワーオンのリセットがかかる。このＰ２時点で、不揮発性メモリ９４も書換え動作を停止して、書換え情報であるアドレス、データ、モード（書込ｏｒ消去等）を設定している書換え情報設定レジスタ９４ａが初期化される。

図２１のマイコン９０において電源電圧ＶＤＤに瞬断が起きると、書換え動作中の不揮発性メモリ９４では、以下に示す問題が起きてしまう。すなわち、（１）Ｐ１時点〜Ｐ２時点の間では、動作保証電圧範囲外で書換えが実行されてしまうため、書換えＯＫと判定したデータも、メモリの閾値電圧保証（ＶＴ保証）ができない。（２）Ｐ２時点では、書換え途中で動作が止まるため、該当データの保証ができない。（３）Ｐ２時点でマイコン９０がリセットされるため、書換え情報設定レジスタ９４ａにある書換え情報（アドレス、データ、モード）が損失する。尚、書換え情報の損失だけでなく、マイコン９０のＣＰＵ９２が上位のアプリケーションで次に書換えようとしていた一連の外部情報や受信データも、Ｐ２時点で損失する。（４）電源瞬断が起ったことを記憶できていないので、電源復帰時には、保証されていない（１），（２）のデータをアクセスしてしまう。

一方、図２１のマイコン９０について図２０（ｂ）で見たようにＣＰＵ９２と不揮発性メモリ９４を別系統の電源とし、不揮発性メモリ９４の電源経路にダイオードとコンデンサからなる電荷蓄積手段を導入することで電源瞬断対応を図った場合、次の問題が生じる。図２０（ｂ）の回路構成は２系統の電源電圧を制御する電源レギュレータ２１が必要で、回路構成が大きくなってしまう。また、電荷蓄積手段のコンデンサ２９についても、大容量のものが必要である。さらに、マイコン内臓のフラッシュメモリ等を利用する場合、動作保証電圧範囲下限が高く（ＣＰＵと同じ）ＶＰＯＲより上であり、コンデンサのみで十数ｍＳの間電圧保持は難しく、又、前記（１）の問題も生じる。このため、図２１のような一つのチップ１に形成される不揮発性メモリ９４を内蔵した小型・低コストのマイコン９０への適用は、小型・低コストのメリットを阻害するため、現実的でない。

そこで本発明は、小型・低コストのメリットを阻害することのない、マイコンと共通の電源電圧で動作する不揮発性メモリの電源瞬断対応回路であって、電源瞬断があっても確実なデータ保証が可能な不揮発性メモリの電源瞬断対応回路を提供することを目的としている。

請求項１に記載の不揮発性メモリの電源瞬断対応回路は、マイコンと共通の電源電圧で動作する不揮発性メモリの電源瞬断対応回路であって、前記マイコンのパワーオンリセット電圧より上にある前記不揮発性メモリの動作保証電圧範囲において、瞬断による前記電源電圧の低下を検出し、瞬断検出信号を出力する瞬断発生検出回路と、前記瞬断検出信号により、前記不揮発性メモリの書換え情報設定レジスタにある少なくともアドレス、データおよびモードを含んだ書換え情報を保持する該不揮発性メモリとは別に設けられた書換え情報保持手段と、前記瞬断検出信号を保持する瞬断検出信号保持手段とを有してなることを特徴としている。

上記電源瞬断対応回路の適用対象とする不揮発性メモリは、小型・低コストのシステム構成を可能とするため、通常マイコンに内蔵されているフラッシュメモリ等も利用できるように、該マイコンとは共通の電源となっている。

上記電源瞬断対応回路は、マイコンと不揮発性メモリに共通する上記電源電圧の瞬断による低下を検出する、瞬断発生検出回路を備えている。該瞬断発生検出回路は、マイコンのパワーオンリセット電圧より上にある不揮発性メモリの動作保証電圧範囲において、瞬断が発生した直後に電源電圧が安定（定常）状態から外れて低下し始める発端を検出し、瞬断検出信号を出力する。このように、上記電源瞬断対応回路は、マイコンのパワーオンのリセットよりも前の電源電圧が不揮発性メモリの動作保証電圧範囲内にある段階で、瞬断の発生をすばやく検出して、瞬断検出信号を出力する。そして、この瞬断検出信号によって、不揮発性メモリの書換え情報設定レジスタにある少なくともアドレス、データおよびモードを含んだ書換え情報を、該不揮発性メモリとは別に設けられた書換え情報保持手段に退避して保持する。この書換え情報は、不揮発性メモリの動作が保証できなくなる前の動作保証電圧範囲内で書換え情報設定レジスタから移動されるものであり、誤りのない保証されたデータである。

上記書換え情報の移動が終わった後、不揮発性メモリは、動作保証電圧範囲外での書換えが起きないように、直ちにリセットされる。電源電圧が低下して、不揮発性メモリの動作保証電圧範囲の下限を超え、マイコンのリセット電圧に達した時点では、不揮発性メモリは、瞬断発生検出回路からの瞬断検出信号によってすでにリセットされ、少なくともアドレス、データおよびモードを含んだ書換え情報は移動（退避）済みである。従って、この時点で書換え情報設定レジスタに書換え情報はすでに無く、データの損失も起きえない。

また、上記電源瞬断対応回路においては、瞬断検出信号が瞬断検出信号保持手段に保持されて、電源瞬断が起ったことが記憶されている。従って、電源復帰時には、電源瞬断が起ったことを知ることができ、書換え情報保持手段に保持されている書換え情報を用いて、不揮発性メモリを電源瞬断発生前の正常状態に確実に復帰させることができる。

以上のようにして、上記不揮発性メモリの電源瞬断対応回路は、小型・低コストのメリットを阻害することのない、マイコンと共通の電源電圧で動作する不揮発性メモリの電源瞬断対応回路であって、電源瞬断があっても確実なデータ保証が可能な不揮発性メモリの電源瞬断対応回路とすることができる。

上記不揮発性メモリの電源瞬断対応回路は、請求項２に記載のように、前記書換え情報保持手段が、前記瞬断発生検出回路に接続するラッチレジスタであり、前記瞬断検出信号保持手段が、前記瞬断発生検出回路に接続する瞬断検出フラグであり、前記ラッチレジスタが前記書換え情報を、前記瞬断検出フラグが前記瞬断検出信号を、それぞれ、前記電源電圧が前記パワーオンリセット電圧より低いレベルまで保持する構成とすることが好ましい。

これによれば、瞬断発生検出回路から瞬断検出信号が出力されると同時に、ラッチレジスタが不揮発性メモリの書換え情報設定レジスタにある書換え情報をラッチして取り込み、瞬断検出フラグが瞬断検出信号を保持することができる。また、ラッチレジスタおよび瞬断検出フラグに記録された書換え情報および瞬断検出信号は、パワーオンリセット電圧より低いレベルまで保持されるため、移動データの確実な保護が可能である。

また、上記構成に加えて、請求項３に記載のように、前記瞬断検出信号を前記マイコンのＣＰＵの割込コントローラに取り込んで、前記瞬断検出信号により、前記マイコンのＩ／Ｏブロックまたは通信ブロックにある外部情報を、前記電源電圧が前記パワーオンリセット電圧に達する前に、前記マイコンのＲＡＭに一時保存するようにしてもよい。

これによれば、マイコンのＣＰＵが上位のアプリケーションで次に書換えようとしていた一連の外部情報や受信データも、マイコンがリセットされる前に保護することができる。

上記構成における瞬断検出フラグは、例えば請求項４に記載のように、ＯＲ素子、セレクタ、フリップフロップからなる保持回路、アウトプットイネーブル（ＯＥ）、アドレスデコーダおよび２つのＡＮＤ素子で構成することができ、前記保持回路のリセット端子を接地する。これによって、瞬断検出信号を、パワーオンリセット電圧より低いレベルまで保持することができる。

また、上記構成におけるラッチレジスタは、例えば請求項５に記載のように、複数のフリップフロップからなる保持回路で構成することができ、前記保持回路のリセット端子が接地する。これによって、不揮発性メモリの書換え情報設定レジスタにあるアドレス、データ、モードの各書換え情報を、パワーオンリセット電圧より低いレベルまで保持することができる。

上記瞬断検出フラグおよびラッチレジスタにおける保持回路は、例えば請求項６に記載のように、該保持回路の論理回路を構成しているトランジスタの閾値電圧以下において、前記論理回路の所定のノードを論理固定するためのプルアップ抵抗またはプルダウン抵抗を有してなる構成とすることが好ましい。これによれば、通常時の電源電圧の立ち上がり時において電源電圧が上記閾値電圧以下にあっても、上記保持回路においては、プルアップ抵抗またはプルダウン抵抗によって不定となることはなく、該保持回路のデータはクリア側に固定されることとなる。

上記不揮発性メモリの電源瞬断対応回路は、請求項７に記載のように、前記書換え情報保持手段と前記瞬断検出信号保持手段を、前記マイコンのＣＰＵとＲＡＭとし、前記瞬断検出信号を前記ＣＰＵの割込コントローラに取り込んで、該瞬断検出信号と前記書換え情報および前記マイコンのＩ／Ｏブロックまたは通信ブロックにある外部情報を、前記電源電圧が前記パワーオンリセット電圧に達する前に、前記ＲＡＭに一時保持するように構成してもよい。

これによれば、不揮発性メモリの書換え情報設定レジスタにある書換え情報、瞬断発生検出回路から出力された瞬断検出信号およびＣＰＵが書換えようとしていた一連の外部情報や受信データを、マイコンがリセットされる前に保護（退避）することができる。退避する具体的なデータや退避するＲＡＭの領域は、プログラムで自由に設定することができる。

上記電源瞬断対応回路の瞬断発生検出回路は、例えば請求項８に記載のように、ピークホールド回路と比較器を有してなり、瞬断による前記電源電圧の低下を、該電源電圧の現在値とピーク値を比較することによって検出する構成とする。これによって、不揮発性メモリの動作保証電圧範囲において、瞬断が発生した直後に電源電圧が安定状態から外れて低下し始める発端を検出し、瞬断検出信号を出力することができる。

また、上記電源瞬断対応回路の瞬断発生検出回路は、請求項９に記載のように、前記電源電圧の制御回路の構成要素である分圧抵抗、制御アンプおよび基準電圧源が利用できる場合には、前記制御アンプに第２の出力部を追加することにより構成することもできる。これによっても、不揮発性メモリの動作保証電圧範囲において、瞬断が発生した直後に電源電圧が安定状態から外れて低下し始める発端を検出し、瞬断検出信号を出力することができる。

以上のようにして、上記不揮発性メモリの電源瞬断対応回路は、小型・低コストのメリットを阻害することのない、マイコンと共通の電源電圧で動作する不揮発性メモリの電源瞬断対応回路であって、電源瞬断があっても確実なデータ保証が可能な不揮発性メモリの電源瞬断対応回路とすることができる。

従って、上記不揮発性メモリの電源瞬断対応回路は、請求項１０に記載のように、小型・低コストを目的とした、前記マイコンと前記不揮発性メモリが、一つのチップに形成されてなる場合に好適である。

この場合は、請求項１１に記載のように、前記不揮発性メモリが、フラッシュメモリであってよい。近年では、コスト低減、実装面積削減、セキュリティ対策などを狙い、マイコンに外付けするＥＥＰＲＯＭに代えて、元々プログラム格納用としてマイコンに内蔵されていたフラッシュメモリを、データ格納用途として利用（データフラッシュ）することが多くなっている。上記電源瞬断対応回路は、このようなデータフラッシュとして利用されるマイコン内蔵のフラッシュメモリの電源瞬断対応回路として好適である。

また、上記不揮発性メモリの電源瞬断対応回路は、請求項１２に記載のように、電源瞬断に対しても確実なデータ保証が要求される、前記マイコンが、車載用の電子制御ユニット（ＥＣＵ）に用いられ、前記電源電圧が、車のバッテリから供給される場合にも好適である。

本発明に係る不揮発性メモリの電源瞬断対応回路の一例を示した図で、不揮発性メモリ９４を備えるマイコン１００の回路構成図である。 電源瞬断の発生直後における図１の電源瞬断対応回路と不揮発性メモリ９４の動作等を説明するタイムチャートである。 図１にある瞬断発生検出回路４０の一例を示す図で、瞬断発生検出回路４０ａの回路構成図である。 電源瞬断の発生直後における図３の瞬断発生検出回路４０ａの動作等を説明するタイムチャートである。 図３の瞬断発生検出回路４０ａにおける比較器５１の一例を示す図で、比較器５１ａの回路構成図である。 図３の瞬断発生検出回路４０ａにおける比較器５１の別の例を示す図で、比較器５１ｂの回路構成図である。 図６の比較器５１ｂにおける入出力の関係を示した図である。 図１にある瞬断発生検出回路４０の別の例を示す図で、瞬断発生検出回路４０ｂの回路構成図である。 図８の瞬断発生検出回路４０ｂにおける制御アンプ５２の回路構成図である。 電源瞬断の発生直後における図８の瞬断発生検出回路４０ｂの動作等を説明するタイムチャートで、制御アンプ５２の制御出力であるＢ点での電圧Ｖｂと瞬断検出信号であるＡ点での電圧Ｖａの変化の様子を示した図である。 図１にある瞬断検出フラグ４２の具体化例を示す図で、瞬断検出フラグ４２ａの回路構成図である。 図１にあるラッチレジスタ４１の具体化例を示す図で、ラッチレジスタ４１ａの回路構成図である。 保持回路５６の具体化例を示す図で、保持回路５６ａの回路構成図である。 図１３の保持回路５６ａの機能を説明するための図で、電源電圧ＶＤＤについて、（ｂ）の通常時における最初の電源立ち上がりと（ａ）の瞬断からの立ち上がりの両方を合わせて示した図である。 図１に示した不揮発性メモリの電源瞬断対応回路の変形例を示した図で、不揮発性メモリ９４を備えるマイコン１００ｂの回路構成図である。 電源瞬断の発生直後における図１５のマイコン１００ｂおよび不揮発性メモリ９４の動作等を説明するタイムチャートである。 図１に示した電源瞬断対応回路の別の変形例を示した図で、不揮発性メモリ９４を備えるマイコン１００ｃの回路構成図である。 不揮発性メモリ９４の別の電源瞬断対応回路を示した図で、不揮発性メモリ９４を備えるマイコン１１０の回路構成図である。 電源瞬断の発生直後における図１８の電源瞬断対応回路と不揮発性メモリ９４の動作等を説明するタイムチャートである。 特許文献１に開示されているデータ保持回路の構成例を示したブロック図で、（ａ）は従来のデータ保持回路のブロック図であり、（ｂ）は実施例１のデータ保持回路のブロック図である。 不揮発性メモリ９４を備えるマイコン９０を例にして、図２０（ａ）のデータ保持回路を具体化した回路構成図である。 電源瞬断の発生直後における図２１のマイコン９０の回路構成図にある不揮発性メモリ９４の動作等を説明するタイムチャートである。

以下、本発明を実施するための形態を、図に基づいて説明する。

図１は、本発明に係る不揮発性メモリの電源瞬断対応回路の一例を示した図で、不揮発性メモリ９４を備えるマイコン１００の回路構成図である。尚、図１に示すマイコン１００において、図２１に示したマイコン９０と同様の部分については、同じ符号を付した。また、図２は、電源瞬断の発生直後における図１の電源瞬断対応回路と不揮発性メモリ９４の動作等を説明するタイムチャートである。

図１に示すマイコン１００は、図２１に示したマイコン９０と同様に、車載用の電子制御ユニット（ＥＣＵ）に用いられるマイコンで、電源電圧ＶＤＤは、車のバッテリ（電圧＋Ｂ）から電圧ＶＤＤを発生する電源回路を介して供給される。尚、マイコン１００への電源電圧ＶＤＤの供給回路には、電圧保持用のコンデンサ９７が接続されている。不揮発性メモリ９４は、フラッシュメモリからなり、マイコン１００を構成しているＣＰＵ９２やバス９３で結ばれたＲＡＭ９６、ＲＯＭ、Ｉ／Ｏブロックおよび通信ブロック等の周辺回路と共に一つのチップ１に形成されている。言い換えれば、チップ１に形成されているマイコン１００は、不揮発性メモリ９４を内蔵する小型・低コストのマイコンである。不揮発性メモリ９４は、マイコン１００と共通の電源電圧ＶＤＤで動作する。

また、チップ１には、分圧抵抗Ｒ１１，Ｒ１２と差動アンプＡＭＰ１からなる電圧低下検出器９５が形成されており、後述するように、電源電圧ＶＤＤがマイコンのパワーオンのリセット電圧ＶＰＯＲより低下すると、ＣＰＵ９２と不揮発性メモリ９４を含めてマイコン内部の各ブロックにリセット信号を出力する。

一方、図１に示すマイコン１００は、図２１に示したマイコン９０の構成要素に加えて、電源瞬断対応回路として、図中に太線で示した瞬断発生検出回路４０、書換え情報保持手段であるラッチレジスタ４１、瞬断検出信号保持手段である瞬断検出フラグ４２を備えている。瞬断発生検出回路４０は、後述するように、マイコン１００のパワーオンリセット電圧ＶＰＯＲより上にある不揮発性メモリ９４の動作保証電圧範囲ＶＤＤ＿ＭＩＮ〜ＶＤＤ＿ＭＡＸにおいて、瞬断による電源電圧ＶＤＤの低下を検出し、瞬断検出信号を出力する。瞬断発生検出回路４０は、ＯＲ素子４３を介して、不揮発性メモリ９４のリセット端子Ｒに接続されている。

ラッチレジスタ４１は、不揮発性メモリ９４とは別に設けられており、瞬断発生検出回路４０およびバス９３を介してＣＰＵ９２と接続されている。ラッチレジスタ４１は、瞬断発生検出回路４０から瞬断検出信号が出力されると同時に、不揮発性メモリ９４の書換え情報設定レジスタ９４ａにある少なくともアドレス、データ、モード（書込ｏｒ消去等）を含んだ書換え情報をラッチして取り込み、不揮発性メモリ９４の外部で、電源電圧ＶＤＤがパワーオンリセット電圧ＶＰＯＲより低いレベルまで保持する。

瞬断検出フラグ４２も、ラッチレジスタ４１と同様に、瞬断発生検出回路４０およびバス９３を介してＣＰＵ９２と接続されている。瞬断検出フラグ４２は、瞬断発生検出回路４０から瞬断検出信号が出力されると同時に、該瞬断検出信号を、電源電圧ＶＤＤがパワーオンリセット電圧ＶＰＯＲより低いレベルまで保持する。瞬断検出フラグ４２は、電源電圧ＶＤＤの復帰後にＣＰＵ９２が瞬断検出フラグ４２を参照して瞬断検出フラグイネーブルであることを認識した後、又はその後必要な復帰処置をとった後に、次の検出に備えてフラグクリアできる構成となっている。

このように、図１のマイコン１００では、瞬断発生検出回路４０から瞬断検出信号が出力された時、不揮発性メモリ９４の書換え情報設定レジスタ９４ａにある書換え情報および瞬断検出信号を、それぞれ、瞬時にラッチレジスタ４１および瞬断検出フラグ４２に記録して保持することができる。また、ラッチレジスタ４１および瞬断検出フラグ４２に記録された書換え情報および瞬断検出信号は、パワーオンリセット電圧ＶＰＯＲより低いレベルまで保持されるため、移動データの確実な保護が可能である。

また、瞬断発生検出回路４０、ラッチレジスタ４１、瞬断検出フラグ４２からなる上記電源瞬断対応回路を適用した不揮発性メモリ９４は、マイコン１００と共通の電源電圧ＶＤＤで動作する。従って、図２０（ｂ）の回路構成と異なり、マイコン１００と不揮発性メモリ９４が共通の電源となっており、マイコン内臓のフラッシュメモリ等に適用することができるため、小型・低コストのシステム構成が可能である。

次に、図１の瞬断発生検出回路４０、ラッチレジスタ４１、瞬断検出フラグ４２からなる電源瞬断対応回路の電源瞬断が発生した時の動作の詳細を、図２のタイムチャートを用いて説明する。

図２に示すように、マイコン１００のパワーオンのリセット電圧ＶＰＯＲ（例えば４．０Ｖ）は、マイコン１００に内蔵される不揮発性メモリ９４の動作保証電圧範囲ＶＤＤ＿ＭＩＮ〜ＶＤＤ＿ＭＡＸ（例えば４．５Ｖ〜５．５Ｖ）より低いレベルに設定されている。これは、不揮発性メモリ９４の通常動作時に、マイコン１００のパワーオンのリセットが不用意にかからないようにするためである。そして、電源電圧ＶＤＤが不揮発性メモリ９４の動作保証電圧範囲ＶＤＤ＿ＭＩＮ〜ＶＤＤ＿ＭＡＸに入るように設定されて、マイコン１００と不揮発性メモリ９４が安定的に通常動作する。

図２のタイムチャートにおいて、Ｐ０時点で電源電圧ＶＤＤに瞬断が起きると、図では横（時間）軸が拡大されているが、電源電圧ＶＤＤは急激に低下し、Ｐ１時点で不揮発性メモリ９４の動作保証電圧範囲の下限ＶＤＤ＿ＭＩＮに達する。図１に示す瞬断発生検出回路４０は、マイコン１００のパワーオンリセット電圧ＶＰＯＲより上にある不揮発性メモリの動作保証電圧範囲ＶＤＤ＿ＭＩＮ〜ＶＤＤ＿ＭＡＸにおいて、Ｐ０時点で瞬断が発生した直後に電源電圧ＶＤＤが安定（定常）状態から外れて低下し始める発端を検出し、瞬断検出信号（電圧Ｖａ：Ｈレベル）を出力する。このように、上記電源瞬断対応回路は、マイコン１００のパワーオンのリセットよりも前の電源電圧ＶＤＤが不揮発性メモリ９４の動作保証電圧範囲内にある段階で、Ｐ０時点での瞬断の発生をすばやく検出して、瞬断検出信号を出力する。そして、この瞬断検出信号によって、不揮発性メモリ９４の書換え情報設定レジスタ９４ａにある少なくともアドレス、データ、モードを含んだ書換え情報を、該不揮発性メモリ９４とは別に設けられた書換え情報保持手段のラッチレジスタ４１に移動して保持する。この書換え情報は、不揮発性メモリ９４の動作が保証できなくなる前の動作保証電圧範囲内で書換え情報設定レジスタ９４ａから移動されるものであり、誤りのない保証されたデータである。

上記書換え情報の移動が終わった後、不揮発性メモリ９４は、動作保証電圧範囲外での書換えが起きないように、直ちにリセットされる。電源電圧ＶＤＤが低下して、Ｐ１時点で不揮発性メモリ９４の動作保証電圧範囲の下限ＶＤＤ＿ＭＩＮを超え、マイコン１００のリセット電圧ＶＰＯＲに達したＰ２時点では、不揮発性メモリ９４は、瞬断発生検出回路からの瞬断検出信号によってすでにリセットされて、書換え情報（データ含む）は移動（退避）済みである。従って、このＰ２時点においては、書換え情報設定レジスタ９４ａに書換え情報はすでに無く、図２１のマイコン９０において電源瞬断時の不揮発性メモリ９４の動作で説明したような、データの損失も起きえない。

また、上記電源瞬断対応回路においては、瞬断発生検出回路４０からの瞬断検出信号が瞬断検出信号保持手段である瞬断検出フラグ４２に保持されて、電源瞬断が起ったことが記憶されている。従って、電源復帰時には、ラッチレジスタ４１に保持されている書換え情報を用いて、不揮発性メモリ９４を電源瞬断発生前の正常状態に確実に復帰させることができる。

尚、瞬断発生検出回路４０を備えるマイコン１００では、図２１に示した従来のマイコン９０に較べて、電源電圧ＶＤＤの保持のために接続しているコンデンサ９７の容量を小さくできる効果もある。

以上のようにして、上記の電源瞬断対応回路は、小型・低コストのメリットを阻害することのない、マイコン１００と共通の電源電圧ＶＤＤで動作する不揮発性メモリ９４の電源瞬断対応回路であって、電源瞬断があっても確実なデータ保証が可能な電源瞬断対応回路となっている。

次に、上記の電源瞬断対応回路の各構成要素の詳細について説明する。

図３は、図１にある瞬断発生検出回路４０の一例を示す図で、瞬断発生検出回路４０ａの回路構成図である。また、図４は、電源瞬断の発生直後における図３の瞬断発生検出回路４０ａの動作等を説明するタイムチャートである。

図３に示す瞬断発生検出回路４０ａは、ピークホールド回路と比較器５１を有しており、瞬断による電源電圧ＶＤＤの低下を、該電源電圧ＶＤＤの現在値とピーク値を比較することによって検出する構成となっている。すなわち、図３の瞬断発生検出回路４０ａにおいては、電源電圧ＶＤＤの分圧抵抗Ｒ１，Ｒ２におけるＣ点での電圧Ｖｃ＝ＶＤＤ・γを検出し、アンプＡＭＰ２を介してＤ点の電圧Ｖｄに戻して、一旦ピークホールドする。このピークホールドしたピーク値Ｖｄｈと、現在値であるＣ点での電圧Ｖｃとを比較器５１で比較し、その出力をＰ０時点での瞬断検出とする。

図４を参照しながら、図３に示す瞬断発生検出回路４０ａの動作をより詳細に説明する。

電源電圧ＶＤＤ立ち上がり時は、図３のダイオードＤ２０１が導通状態にある。このため、ピークホールド回路は通常のボルテージホロアとして機能し、Ｃ点の電圧ＶｃとＤ点の電圧Ｖｄが同電位になるようにコンデンサＣ２０１にチャージされる。図４に示すように、Ｃ点の電圧Ｖｃの立ち上がり後まもなく、時刻ｔ０でＤ点の電圧ＶｄがＣ点の電圧Ｖｃと同じレベルになる。

その後、電源の瞬断により時刻ｔ１で電源電圧ＶＤＤ（およびそれに伴うＣ点の電圧Ｖｃ）が低下すると、ダイオードＤ２０１には逆バイアスがかかって非導通となり、Ｄ点の電圧Ｖｄはピーク値Ｖｄｈを維持したままでＣ点の電圧Ｖｃだけが低下し、比較器５１の出力信号がＬ→Ｈレベルとなって、電源電圧ＶＤＤの低下の発端であるＰ０時点が検出できる。

以上のようにして、図３の瞬断発生検出回路４０ａによれば、不揮発性メモリ９４の動作保証電圧範囲ＶＤＤ＿ＭＩＮ〜ＶＤＤ＿ＭＡＸにおいて、瞬断が発生した直後に電源電圧ＶＤＤが安定状態から外れて低下し始める発端を検出し、瞬断検出信号を出力することができる。

但し、図３の瞬断発生検出回路４０ａにおいて、比較器５１にオフセットが全くない場合、電源電圧ＶＤＤ（およびそれに伴うＣ点の電圧Ｖｃ）がノイズレベルで変動した場合に誤検出してしまう。このため、図４に示すように、ピーク値Ｖｄｈに若干のオフセット電圧Ｖｏｆｆを設定する必要がある。

次に、上記オフセット電圧Ｖｏｆｆを設定した図３の比較器５１として、以下２例を示す。

図５は、図３の瞬断発生検出回路４０ａにおける比較器５１の一例を示す図で、比較器５１ａの回路構成図である。

図５の比較器５１ａにおいて、アンプＡＭＰ３はボルテージホロア回路であり、図３のコンデンサＣ２０１にチャージした電荷を抜かないために、ＩＮ＋からみたインピーダンスを無限大にするためのものである（従って、図５のＥ点の電圧Ｖｅは、ＩＮ＋と同じＶｄとなる）。また、図５の分圧抵抗Ｒ２０１，Ｒ２０２におけるＦ点の電圧Ｖｆは、Ｖｄ・（１−Δ）である。さらに、コンパレータＣＭＰ３の判定条件は、Ｖｃ＜Ｖｄ・（１−Δ）＝Ｖｄ−Ｖｏｆｆ、※Ｖｏｆｆ＝Ｖｄ・Δとなって、オフセット電圧Ｖｏｆｆが確保される。

図６は、図３の瞬断発生検出回路４０ａにおける比較器５１の別の例を示す図で、比較器５１ｂの回路構成図である。また、図７は、図６の比較器５１ｂにおける入出力の関係を示した図である。

図６の比較器５１ｂにおいて、オフセット電圧Ｖｏｆｆを設定しない場合には、トランジスタ（Ｔｒ）３０１とトランジスタ（Ｔｒ）３０６は差動対、およびトランジスタ（Ｔｒ）３０４とトランジスタ（Ｔｒ）３０５はカレントミラーの関係であり、両トランジスタのサイズが対称に作られる。ここで、例えば（１）Ｔｒ３０６に対しＴｒ３０１のゲート幅Ｗのサイズを大きくする、または（２）Ｔｒ３０４に対しＴｒ３０５のゲート幅Ｗのサイズを大きくする処置をすれば、同じ入力差（Ｖｄ−Ｖｃ）に対して、Ｔｒ３０５の電流Ｉ_３０５が、太線矢印で示したようにＴｒ３０８の電流Ｉ_３０８より増加する。このＴｒ３０５の電流Ｉ_３０５とＴｒ３０８の電流Ｉ_３０８の差によって、図７に示すように入出力関係がずれ、比較器５１ｂにおいてオフセット電圧Ｖｏｆｆを確保することができる。

図８は、図１にある瞬断発生検出回路４０の別の例を示す図で、瞬断発生検出回路４０ｂの回路構成図である。図９は、図８の瞬断発生検出回路４０ｂにおける制御アンプ５２の回路構成図である。また、図１０は、電源瞬断の発生直後における図８の瞬断発生検出回路４０ｂの動作等を説明するタイムチャートで、制御アンプ５２の制御出力であるＢ点での電圧Ｖｂと瞬断検出信号であるＡ点での電圧Ｖａの変化の様子を示した図である。

図８には、図１のマイコン１００の一例である、マイコン１００ａの電源周りが示されている。図８のマイコン１００ａでは、チップ１の内部に形成された内部素子とチップ１の外部に接続された外部素子とで、図中に一点鎖線で囲った電源電圧ＶＤＤの制御回路４４が構成されている。この制御回路４４により、車のバッテリ電圧＋Ｂから、マイコン１００ａの電源電圧ＶＤＤが生成される。

図８に示す瞬断発生検出回路４０ｂは、電源電圧ＶＤＤの制御回路４４の構成要素である分圧抵抗Ｒ３０２，Ｒ３０３、制御アンプ５２および基準電圧源５３を利用して、制御アンプ５２に図中に二点鎖線で囲った第２の出力部である瞬断検出信号出力部５２ａを追加することにより構成している。

以下、図８〜図１０を合わせて参照しながら、電源電圧ＶＤＤの制御回路４４および瞬断発生検出回路４０ｂの動作を説明する。

図８の瞬断発生検出回路４０ｂにおける制御アンプ５２は、電源電圧ＶＤＤを制御するための電圧制御出力部（端子ｐ１）に加え、瞬断検出信号出力部（端子ｎ１）５２ａを有している。図９に示す制御アンプ５２の瞬断検出信号出力部５２ａにある最終段のトランジスタ（Ｔｒ）１２０と、図８において制御アンプ５２の電圧制御出力端子ｐ１にゲートが繋がるトランジスタ（Ｔｒ）３００とは、閾値電圧Ｖｔｈが等しくなるように対称性を考慮してレイアウト（カレントミラーと同様の関係）している。

図８に示すように、制御アンプ５２は、ＩＮ＋入力であるＭ点での電圧Ｖｍ＝ＶＤＤ・γ’と、ＩＮ−入力である基準電圧源５３からの一定の出力電圧Ｖｂｇ（例；２Ｖ）とを比較し、両者に差が出ないようにＴｒ３００をＯＮ／ＯＦＦする。このＴｒ３００のＯＮ／ＯＦＦ動作によって、チップ１に形成されているマイコン１００ａの電源電圧ＶＤＤの端子に接続した外部のトランジスタＴｒ２０２に流れる電流を制御し、電源電圧ＶＤＤが一定電圧（例５Ｖ）となるようにしている。従って、図１０において電源電圧ＶＤＤに瞬断が発生する時刻ｔ１までの電圧安定領域では、制御アンプ５２の電源電圧制御出力であるＢ点での電圧Ｖｂは、Ｔｒ３００の閾値電圧Ｖｔｈレベルで安定している。一方、図８と図９を合わせてわかるように、図８においてＴｒ３００のゲートに接続するＢ点は、図９において制御アンプ５２の内部にあるＴｒ１２０のゲートにも接続されている。このため、図１０に示す電圧安定領域においては、Ｔｒ３００と同じ閾値電圧Ｖｔｈをもつ図９のＴｒ１２０にも、Ｔｒ３００に比例した電流Ｉ_１２０が流れる。このＴｒ１２０に流れる電流Ｉ_１２０は、トランジスタ（Ｔｒ）１２１に流れる定電流Ｉ_１２１より小さい。このため、図１０に示すように、Ａ点での瞬断検出信号の電圧Ｖａは、Ｌレベルを保つ。

次に、瞬断が発生して図１０の時刻ｔ１で電源電圧ＶＤＤが下がり始めると、図８に示すＭ点での電圧Ｖｍ＝ＶＤＤ・γ’（制御アンプ５２のＩＮ＋入力）も下がり、制御アンプ５２の電源電圧制御出力（Ｂ点での電圧Ｖｂ）は、Ｔｒ３００の閾値電圧Ｖｔｈから大きく外れる。この時、同じＢ点にゲートが接続している制御アンプ５２の内部のＴｒ１２０は完全にＯＦＦし、図１０に示すように、Ａ点での瞬断検出信号の電圧ＶａがＨレベルとなる。

以上のように、図８〜図１０に示す瞬断発生検出回路４０ｂを用いても、不揮発性メモリ９４の動作保証電圧範囲ＶＤＤ＿ＭＩＮ〜ＶＤＤ＿ＭＡＸにおいて、瞬断が発生した直後に電源電圧ＶＤＤが安定状態から外れて低下し始める発端を検出し、瞬断検出信号を出力することができる。

図１１は、図１にある瞬断検出フラグ４２の具体化例を示す図で、瞬断検出フラグ４２ａの回路構成図である。

図１１に示す瞬断検出フラグ４２ａは、ＯＲ素子５４、セレクタ５５、フリップフロップ（Ｆ／Ｆ）からなる保持回路５６、アウトプットイネーブル（ＯＥ）５７、アドレスデコーダ５８および２つのＡＮＤ素子５９，６０で構成されている。この瞬断検出フラグ４２ａは、保持回路５６のリセット端子Ｒが接地されてＬレベルに固定されている点に特徴がある。（通常のレジスタにおけるＦ／Ｆからなる保持回路は、マイコンのパワーオンリセットで初期化する必要があるため、リセット端子Ｒがリセット信号に接続されている。）
図１１の瞬断検出フラグ４２ａは、次のように動作する。電源電圧ＶＤＤが低下した時、瞬断発生検出回路４０の出力であるＡ点での瞬断検出信号の電圧ＶａがＬレベルからＨレベルとなり、ＯＲ素子５４の出力信号であるＪ点での電圧がＨレベルとなる。この時、セレクタ５５は“０”を選択している（Ｋ点の信号はＬレベル）ため、保持回路５６にＨレベルが保持される。さらに、保持回路５６のリセット端子Ｒが接地されてＬレベルに固定されているため、電源電圧ＶＤＤの低下でパワーオンリセットがかかっても、瞬断検出フラグ４２ａは上記のようにＨレベルを保持し続ける。

その後、電源が立ち上がってＣＰＵ９２が瞬断検出フラグ４２ａにあるフラグを読みにいくと、ＣＰＵ９２からのアドレスデコーダ５８を介した出力がＨレベルとなり、ＣＰＵ９２からのＷｒｉｔｅ信号がＬレベル（読出しアクセス）となるため、ＯＥ５７がＨレベルとなり、フラグが読み出される。また、ＣＰＵ９２がフラグを読んで瞬断を認識できたら、次の瞬断発生時の準備をするため、瞬断検出フラグ４２ａにあるフラグをクリアする。具体的には、図中のＣＰＵ９２からのアドレスデコーダ５８を介した出力がＨレベルとなり、ＣＰＵ９２からのＷｒｉｔｅ信号がＨレベル（書込みアクセス）となり、クリア（Ｃ）がＬレベル、Ｋ点の信号がＨレベルで、セレクタ５５が“１”を選択し、瞬断検出フラグ４２ａにあるフラグのデータがクリアされる。

以上のようにして、図１１の瞬断検出フラグ４２ａは、瞬断発生検出回路４０からの瞬断検出信号を、パワーオンリセット電圧ＶＰＯＲより低いレベルまで保持することができる。

図１２は、図１にあるラッチレジスタ４１の具体化例を示す図で、ラッチレジスタ４１ａの回路構成図である。

図１２に示すラッチレジスタ４１ａは、複数のフリップフロップ（Ｆ／Ｆ）からなる保持回路５６で構成されている。ラッチレジスタ４１ａの保持回路５６は、図１１示した瞬断検出フラグ４２ａの保持回路５６と同様であり、同じ符号を付してある。ラッチレジスタ４１ａにおける保持回路５６も、瞬断検出フラグ４２ａの保持回路５６と同様で、リセット端子Ｒが接地されてＬレベルに固定されており、不揮発性メモリ９４の書換え情報設定レジスタ９４ａにあるアドレス、データ、モードの各書換え情報を、パワーオンリセット電圧ＶＰＯＲより低いレベルまで保持することができる。

次に、上記した瞬断検出フラグ４２ａとラッチレジスタ４１ａにある保持回路５６について、より詳細について説明する。

図１３は、保持回路５６の具体化例を示す図で、保持回路５６ａの回路構成図である。また、図１４は、図１３の保持回路５６ａの機能を説明するための図で、電源電圧ＶＤＤについて、（ｂ）の通常時における最初の電源立ち上がりと（ａ）の瞬断からの立ち上がりの両方を合わせて示した図である。

図１１の瞬断検出フラグ４２ａおよび図１２のラッチレジスタ４１ａは、前述したようにリセットの機構がない。このため、図１４において（ｂ）で示した通常時における最初の電源立ち上がり時には、保持回路５６ａに不定データが入っている。従って、図１に示すマイコン１００のＣＰＵ９２は、
パワーオンリセット電圧ＶＰＯＲからの復帰時に、（ａ）の瞬断からの立ち上がり、および（ｂ）の通常時における最初の電源立ち上がり、のいずれであるかを判断しなければならない。そして、（ａ）の場合におけるＣＰＵ９２の処理としては、ラッチレジスタ４１ａに待避したデータを再度不揮発性メモリ９４に書き直す等の瞬断後の処理を実施し、瞬断検出フラグ４２ａおよびラッチレジスタ４１ａのデータをクリアする処理を実施して、次の瞬断に備える。また、（ｂ）の場合におけるＣＰＵ９２の処理としては、瞬断検出フラグ４２ａおよびラッチレジスタ４１ａの保持回路５６ａにある不定データをクリアする処理だけを実施する。

従って、（ｂ）の通常時における最初の電源立ち上がり時において、瞬断検出フラグ４２ａおよびラッチレジスタ４１ａに入っている不定データをクリアするため、瞬断検出フラグ４２ａおよびラッチレジスタ４１ａは初期化される必要がある。これを実現するため、図１３に示す保持回路５６ａでは、通常時の電源立ち上がり時において電源電圧ＶＤＤが保持回路５６ａの論理回路を構成しているトランジスタの閾値電圧ＶＴ以下にあって、瞬断検出フラグ４２ａ内およびラッチレジスタ４１ａ内の保持回路５６ａが不定となる時に、該保持回路５６ａのデータがクリア側に固定される手段が追加されている。すなわち、図１３に示す保持回路５６ａでは、電源電圧ＶＤＤが保持回路５６ａの論理回路を構成しているトランジスタの閾値電圧ＶＴ以下で、保持回路５６ａの各ノードが不定（Ｈｉ−Ｚ）である時に、論理固定する目的で抵抗Ｒ２１〜Ｒ２４および保持回路５６ａの入力へ抵抗Ｒ２５、Ｒ２６が挿入されており、それぞれのノードを高抵抗でプルアップまたはプルダウンするようにしている。尚、抵抗Ｒ２１〜Ｒ２６の抵抗値は、電源電圧ＶＤＤがトランジスタの閾値電圧ＶＴ以上となったときに論理回路の動作を阻害しないように、トランジスタの能力に合わせて適宜設定する。これによって、図１３の保持回路５６ａにおいては、通常時における最初の電源立ち上がり時に、該保持回路５６ａのデータがクリア側に固定されることとなる。

図１５は、図１に示した不揮発性メモリの電源瞬断対応回路の変形例を示した図で、不揮発性メモリ９４を備えるマイコン１００ｂの回路構成図である。また、図１６は、電源瞬断の発生直後における図１５のマイコン１００ｂおよび不揮発性メモリ９４の動作等を説明するタイムチャートである。

図１５のマイコン１００ｂに備わる電源瞬断対応回路は、図１のマイコン１００に備わる電源瞬断対応回路の構成に加えて、電源瞬断時にＩ／Ｏブロック９７や通信ブロック９８にある外部情報を保護するようにしたものである。図１５のマイコン１００ｂでは、瞬断発生検出回路４０からの瞬断検出信号をＣＰＵ９２の割込コントローラに取り込んで、該瞬断検出信号により、図１５に点線で示すように、Ｉ／Ｏブロック９７や通信ブロック９８にある外部情報を、電源電圧ＶＤＤがパワーオンリセット電圧ＶＰＯＲに達する前に、バス９３を介してＲＡＭ９６に一時保存するようにしている。これによって、瞬断検出信号や不揮発性メモリ９４の書換え情報設定レジスタ９４ａにある書換え情報だけでなく、ＣＰＵ９２が上位のアプリケーションで次に書換えようとしていた一連の外部情報や受信データも、マイコン１００ｂがリセットされる前に保護することができる。

このように、図１５のマイコン１００ｂに備わる電源瞬断対応回路は、最重要なデータである瞬断検出信号と書換え情報（アドレス，データ、モード）を瞬断検出フラグ４２とラッチレジスタ４１にハード的に瞬時に保持すると共に、その他の外部情報についてもＲＡＭ９６に退避できる構成となっている。

図１７は、図１に示した電源瞬断対応回路の別の変形例を示した図で、不揮発性メモリ９４を備えるマイコン１００ｃの回路構成図である。

図１に示すマイコン１００では、チップ１に形成されている各素子に対して、マイコン用の制御された電源電圧ＶＤＤが直接供給されていた。これに対して、図１７に示す車載用のマイコン１００ｃには、同じチップ１に電源電圧ＶＤＤを発生する電源回路９１が形成されており、電源回路９１に車のバッテリ電圧＋Ｂが供給されて、電源回路９１の出力である電源電圧ＶＤＤが、ＣＰＵ９２や不揮発性メモリ９４に供給される構成となっている。図１７に示す電源回路９１は、例えて言えば、図８のマイコン１００ａにおいてチップ１の外部に接続されている外部素子を、同じチップ１に形成したものに相当する。

電源電圧ＶＤＤの発生部までチップ１に形成されている図１７のマイコン１００ｃでは、図１のマイコン１００に較べて、より小型化が図られている。尚、図１７の電源構成による不揮発性メモリ９４の電源瞬断対応回路についても、図１の電源構成の場合と同様に、電源瞬断があっても確実なデータ保証が可能であることは言うまでもない。

図１８は、不揮発性メモリ９４の別の電源瞬断対応回路を示した図で、不揮発性メモリ９４を備えるマイコン１１０の回路構成図である。また、図１９は、電源瞬断の発生直後における図１８の電源瞬断対応回路と不揮発性メモリ９４の動作等を説明するタイムチャートである。

図１８のマイコン１１０にある電源瞬断対応回路においても、図１と同様の瞬断発生検出回路４０が用いられている。

一方、図１のマイコン１００における電源瞬断対応回路では、不揮発性メモリ９４の書換え情報設定レジスタ９４ａにある書換え情報を該不揮発性メモリ９４の外部で保持する書換え情報保持手段としてラッチレジスタ４１が用いられ、瞬断検出信号を保持する瞬断検出信号保持手段として瞬断検出フラグ４２が用いられていた。これに対して、図１８のマイコン１１０における電源瞬断対応回路では、上記書換え情報保持手段と瞬断検出信号保持手段をＣＰＵ９２とＲＡＭ９６としている。そして、瞬断発生検出回路４０からの瞬断検出信号をＣＰＵ９２の割込コントローラに取り込んで、該瞬断検出信号と不揮発性メモリ９４の書換え情報設定レジスタ９４ａにある書換え情報およびＩ／Ｏブロック９７や通信ブロック９８にある外部情報を、電源電圧ＶＤＤがパワーオンリセット電圧ＶＰＯＲに達する前に、ＲＡＭ９６に一時保持するように構成している。また、ＣＰＵ９２からの命令で不揮発性メモリ９４にリセット信号を送るために、リセット信号を保管するメモリ用ソフトリセットレジスタ４５が、ＯＲ素子４３に接続されている。

上記したように、図１８に示す電源瞬断対応回路は、図１に示した電源瞬断対応回路におけるラッチレジスタ４１や瞬断検出フラグ４２の役割を、ＣＰＵ９２の割り込み処理で実現するものである。つまり、瞬断発生検出回路４０の出力であるＡ点での瞬断検出信号でＣＰＵ退避する方法である。図１８の電源瞬断対応回路では、瞬断発生検出回路４０からの瞬断検出信号であらゆる情報をＲＡＭ９６に退避することができる。

図１９のタイムチャートを参照すると、上記したＣＰＵ９２の処理手順の詳細は、以下のようになる。
１）瞬断検出信号の割込検出
２）不揮発性メモリ９４の書換え情報設定レジスタ９４ａにある書込み中のアドレス、データ、モードの各書換え情報をＲＡＭ９６へ保存
３）Ｉ／Ｏブロック９７や通信ブロック９８にある外部入力情報、処理情報、受信データ等の外部情報をＲＡＭ９６へ保存
４）メモリ用ソフトリセットレジスタ４５からソフトリセット発行
５）電源電圧ＶＤＤが、ＶＤＤ＿ＭＩＮ（動作保証電圧）以下に低下
６）パワーオンリセット
以上のようにして、図１８の電源瞬断対応回路では、不揮発性メモリ９４の書換え情報設定レジスタ９４ａにある書換え情報、瞬断発生検出回路４０から出力された瞬断検出信号およびＣＰＵ９２が書換えようとしていた一連の外部情報や受信データを、マイコン１１０がリセットされる前に保護することができる。尚、ＲＡＭ９６に一時保存された上記書換え情報、瞬断検出信号および外部情報は、マイコン１１０がリセットされる前に別のレジスタに移動して保存する。

以上に説明した不揮発性メモリの電源瞬断対応回路は、いずれも、小型・低コストのメリットを阻害することのない、マイコンと共通の電源電圧で動作する不揮発性メモリの電源瞬断対応回路であって、電源瞬断があっても確実なデータ保証が可能な不揮発性メモリの電源瞬断対応回路とすることができる。

従って、上記不揮発性メモリの電源瞬断対応回路は、小型・低コストを目的とした、マイコンと不揮発性メモリが、一つのチップに形成されてなる場合に好適である。また、この場合は、不揮発性メモリが、フラッシュメモリであってよい。近年では、コスト低減、実装面積削減、セキュリティ対策などを狙い、マイコンに外付けするＥＥＰＲＯＭに代えて、元々プログラム格納用としてマイコンに内蔵されていたフラッシュメモリを、データ格納用途として利用（データフラッシュ）することが多くなっている。上記電源瞬断対応回路は、このようなデータフラッシュとして利用されるマイコン内蔵のフラッシュメモリの電源瞬断対応回路として好適である。しかしながら、上記した電源瞬断対応回路はこれに限らず、マイコンと不揮発性メモリがそれぞれ別のチップに形成されていても適用可能である。

また、上記不揮発性メモリの電源瞬断対応回路は、電源瞬断に対しても確実なデータ保証が要求される、マイコンが車載用の電子制御ユニット（ＥＣＵ）に用いられ、電源電圧ＶＤＤが車のバッテリから供給される場合にも好適である。

９０，１００，１００ａ〜１００ｃ，１１０ マイコン
９２ ＣＰＵ
９４ 不揮発性メモリ
９４ａ 書換え情報設定レジスタ
９６ ＲＡＭ
９７ Ｉ／Ｏブロック
９８ 通信ブロック
４０，４０ａ，４０ｂ 瞬断発生検出回路
４１，４１ａ ラッチレジスタ
４２，４２ａ 瞬断検出フラグ
５６，５６ａ 保持回路

Claims (12)

1. マイコンと共通の電源電圧で動作する不揮発性メモリの電源瞬断対応回路であって、
   前記マイコンのパワーオンリセット電圧より上にある前記不揮発性メモリの動作保証電圧範囲において、瞬断による前記電源電圧の低下を検出し、瞬断検出信号を出力する瞬断発生検出回路と、
   前記瞬断検出信号により、前記不揮発性メモリの書換え情報設定レジスタにある少なくともアドレス、データおよびモードを含んだ書換え情報を保持する該不揮発性メモリとは別に設けられた書換え情報保持手段と、
   前記瞬断検出信号を保持する瞬断検出信号保持手段とを有してなることを特徴とする不揮発性メモリの電源瞬断対応回路。
2. 前記書換え情報保持手段が、前記瞬断発生検出回路に接続するラッチレジスタであり、
   前記瞬断検出信号保持手段が、前記瞬断発生検出回路に接続する瞬断検出フラグであり、
   前記ラッチレジスタが前記書換え情報を、前記瞬断検出フラグが前記瞬断検出信号を、それぞれ、前記電源電圧が前記パワーオンリセット電圧より低いレベルまで保持することを特徴とする請求項１に記載の不揮発性メモリの電源瞬断対応回路。
3. 前記瞬断検出信号を前記マイコンのＣＰＵの割込コントローラに取り込んで、
   前記瞬断検出信号により、前記マイコンのＩ／Ｏブロックまたは通信ブロックにある外部情報を、前記電源電圧が前記パワーオンリセット電圧に達する前に、前記マイコンのＲＡＭに一時保存することを特徴とする請求項２に記載の不揮発性メモリの電源瞬断対応回路。
4. 前記瞬断検出フラグが、
   ＯＲ素子、セレクタ、フリップフロップからなる保持回路、アウトプットイネーブル（ＯＥ）、アドレスデコーダおよび２つのＡＮＤ素子で構成され、
   前記保持回路のリセット端子が接地されてなることを特徴とする請求項２または３に記載の不揮発性メモリの電源瞬断対応回路。
5. 前記ラッチレジスタが、
   複数のフリップフロップからなる保持回路で構成され、
   前記保持回路のリセット端子が接地されてなることを特徴とする請求項２乃至４のいずれか一項に記載の不揮発性メモリの電源瞬断対応回路。
6. 前記保持回路が、
   該保持回路の論理回路を構成しているトランジスタの閾値電圧以下において、前記論理回路の所定のノードを論理固定するためのプルアップ抵抗またはプルダウン抵抗を有してなることを特徴とする請求項４または５に記載の不揮発性メモリの電源瞬断対応回路。
7. 前記書換え情報保持手段と前記瞬断検出信号保持手段が、前記マイコンのＣＰＵとＲＡＭであり、
   前記瞬断検出信号を前記ＣＰＵの割込コントローラに取り込んで、該瞬断検出信号と前記書換え情報および前記マイコンのＩ／Ｏブロックまたは通信ブロックにある外部情報を、前記電源電圧が前記パワーオンリセット電圧に達する前に、前記ＲＡＭに一時保持することを特徴とする請求項１に記載の不揮発性メモリの電源瞬断対応回路。
8. 前記瞬断発生検出回路が、ピークホールド回路と比較器を有してなり、
   瞬断による前記電源電圧の低下を、該電源電圧の現在値とピーク値を比較することによって検出することを特徴とする請求項１乃至７のいずれか一項に記載の不揮発性メモリの電源瞬断対応回路。
9. 前記瞬断発生検出回路が、前記電源電圧の制御回路の構成要素である分圧抵抗、制御アンプおよび基準電圧源を利用して、前記制御アンプに第２の出力部を追加することにより構成されてなることを特徴とする請求項１乃至７のいずれか一項に記載の不揮発性メモリの電源瞬断対応回路。
10. 前記マイコンと前記不揮発性メモリが、一つのチップに形成されてなることを特徴とする請求項１乃至９のいずれか一項に記載の不揮発性メモリの電源瞬断対応回路。
11. 前記不揮発性メモリが、フラッシュメモリであることを特徴とする請求項１０に記載の不揮発性メモリの電源瞬断対応回路。
12. 前記マイコンが、車載用の電子制御ユニット（ＥＣＵ）に用いられ、
    前記電源電圧が、車のバッテリから供給されることを特徴とする請求項１乃至１１のいずれか一項に記載の不揮発性メモリの電源瞬断対応回路。

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